JP2871530B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 26
- 238000000034 method Methods 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 36
- 229910052710 silicon Inorganic materials 0.000 claims description 35
- 239000010703 silicon Substances 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 29
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 18
- 238000010438 heat treatment Methods 0.000 claims description 15
- 230000001590 oxidative effect Effects 0.000 claims description 7
- 238000005121 nitriding Methods 0.000 claims description 6
- 150000003376 silicon Chemical class 0.000 claims 1
- 239000012535 impurity Substances 0.000 description 15
- 238000005530 etching Methods 0.000 description 14
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 12
- 150000004767 nitrides Chemical class 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 8
- 125000004433 nitrogen atom Chemical group N* 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 7
- 229910052757 nitrogen Inorganic materials 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 239000000126 substance Substances 0.000 description 7
- 238000009826 distribution Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 239000007789 gas Substances 0.000 description 5
- 125000004429 atom Chemical group 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 238000012916 structural analysis Methods 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000003303 reheating Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 125000004430 oxygen atom Chemical group O* 0.000 description 2
- 238000010405 reoxidation reaction Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000004949 mass spectrometry Methods 0.000 description 1
- 150000002829 nitrogen Chemical class 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Manufacturing & Machinery (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にゲート絶縁膜を有するＭＯＳ型半導体装置
の製造方法に関する。
に関し、特にゲート絶縁膜を有するＭＯＳ型半導体装置
の製造方法に関する。
【０００２】
【従来の技術】ＵＬＳＩデバイスの性能はゲート酸化膜
の性能に大きく依存しており、いかに高信頼性を有した
酸化膜を形成するかは、今も昔も大きな課題である。そ
こで、現在までに様々な酸化膜の形成方法が考えられて
きた。そして近年では、ホットキャリア注入によるフラ
ットバンド電圧シフトや界面準位密度の増加を抑制する
ために、窒化酸化膜をゲート絶縁膜として適用する試み
がなされている。また、Ｐチャンネル型ＭＯＳトランジ
スタにおいて、ゲート電極としてＰ＋型多結晶シリコン
膜の使用が試みられているが、Ｐ＋型多結晶シリコン膜
からシリコン基板へのボロン（Ｂ）の拡散を抑制できる
絶縁膜としても、窒化酸化膜は有望視されている。
の性能に大きく依存しており、いかに高信頼性を有した
酸化膜を形成するかは、今も昔も大きな課題である。そ
こで、現在までに様々な酸化膜の形成方法が考えられて
きた。そして近年では、ホットキャリア注入によるフラ
ットバンド電圧シフトや界面準位密度の増加を抑制する
ために、窒化酸化膜をゲート絶縁膜として適用する試み
がなされている。また、Ｐチャンネル型ＭＯＳトランジ
スタにおいて、ゲート電極としてＰ＋型多結晶シリコン
膜の使用が試みられているが、Ｐ＋型多結晶シリコン膜
からシリコン基板へのボロン（Ｂ）の拡散を抑制できる
絶縁膜としても、窒化酸化膜は有望視されている。
【０００３】その窒化酸化膜の形成方法としては、急速
熱窒化＋再加熱法が提案されている（特開平２−１８９
３４）。図９に、この従来例１による絶縁膜の断面構造
図を示す。従来例の再加熱窒化酸化膜の形成方法は、熱
酸化膜（２）を窒化性雰囲気中で放射加熱による急速加
熱を用いて窒化処理して窒化酸化膜（３）を形成した
後、再び不活性雰囲気中で放射加熱を用いて熱処理す
る。その構造は上部に熱酸化膜（２）、シリコン基板界
面に窒化酸化膜（３）が存在する２層構造となる。酸化
膜中に導入される窒素は、窒化の温度や時間にも依存す
るが、シリコン基板と絶縁膜の界面近傍に片寄って分布
するものである。また、再加熱は急速熱窒化時に導入さ
れた水素を除去するために行われるものである。
熱窒化＋再加熱法が提案されている（特開平２−１８９
３４）。図９に、この従来例１による絶縁膜の断面構造
図を示す。従来例の再加熱窒化酸化膜の形成方法は、熱
酸化膜（２）を窒化性雰囲気中で放射加熱による急速加
熱を用いて窒化処理して窒化酸化膜（３）を形成した
後、再び不活性雰囲気中で放射加熱を用いて熱処理す
る。その構造は上部に熱酸化膜（２）、シリコン基板界
面に窒化酸化膜（３）が存在する２層構造となる。酸化
膜中に導入される窒素は、窒化の温度や時間にも依存す
るが、シリコン基板と絶縁膜の界面近傍に片寄って分布
するものである。また、再加熱は急速熱窒化時に導入さ
れた水素を除去するために行われるものである。
【０００４】また、再加熱の雰囲気を酸素として、再酸
化を行う例も報告されている。その従来例２について図
１０で、その工程を順次述べて、従来法における問題点
を説明する。図１０（ａ）〜（ｄ）は、熱酸化膜をアン
モニアガス雰囲気中で急速熱処理した後、酸素雰囲気で
急速熱酸化膜したものを示す絶縁膜の構造断面図であ
る。まず、図１０（ａ）に示す半導体基板（１）に、図
１０（ｂ）に示すように熱酸化膜（２）を形成し、これ
をアンモニアガス雰囲気中で熱処理すると図１０（ｃ）
に示すように窒化酸化膜が形成される。
化を行う例も報告されている。その従来例２について図
１０で、その工程を順次述べて、従来法における問題点
を説明する。図１０（ａ）〜（ｄ）は、熱酸化膜をアン
モニアガス雰囲気中で急速熱処理した後、酸素雰囲気で
急速熱酸化膜したものを示す絶縁膜の構造断面図であ
る。まず、図１０（ａ）に示す半導体基板（１）に、図
１０（ｂ）に示すように熱酸化膜（２）を形成し、これ
をアンモニアガス雰囲気中で熱処理すると図１０（ｃ）
に示すように窒化酸化膜が形成される。
【０００５】この時、窒素は界面近傍と表面近傍に導入
され、巨視的な構造では図１０（ｃ）に示すように、窒
化酸化膜（４）／酸化膜（２）／窒化酸化膜（３）の３
層構造となる。しかしながら界面窒化酸化膜（３）内の
窒素原子は周りのシリコン原子や酸素原子と強く結合し
ているものの、表面窒化酸化膜（４）内の窒素原子は格
子間などに存在して非常に不安定な状態にあり、微視的
な構造は大きく異なる。
され、巨視的な構造では図１０（ｃ）に示すように、窒
化酸化膜（４）／酸化膜（２）／窒化酸化膜（３）の３
層構造となる。しかしながら界面窒化酸化膜（３）内の
窒素原子は周りのシリコン原子や酸素原子と強く結合し
ているものの、表面窒化酸化膜（４）内の窒素原子は格
子間などに存在して非常に不安定な状態にあり、微視的
な構造は大きく異なる。
【０００６】そこで、酸素雰囲気で熱処理を行うと、窒
化時に導入された水素原子と共に、表面窒化酸化膜
（４）中の窒素原子は膜外に外方拡散してしまい、表面
窒化酸化膜（４）は消失する。この時、図１０（ｄ）に
示すように、シリコン界面には少量の再酸化膜（５）が
形成される。こうして、酸化膜（２）／窒化酸化膜
（３）／酸化膜（５）の３層構造膜が完成する。
化時に導入された水素原子と共に、表面窒化酸化膜
（４）中の窒素原子は膜外に外方拡散してしまい、表面
窒化酸化膜（４）は消失する。この時、図１０（ｄ）に
示すように、シリコン界面には少量の再酸化膜（５）が
形成される。こうして、酸化膜（２）／窒化酸化膜
（３）／酸化膜（５）の３層構造膜が完成する。
【０００７】上記従来例１、２の報告で、窒素が界面付
近にのみに分布しているとされているのは、再酸化膜
（５）が非常に薄く、界面窒化酸化膜（３）がほぼ界面
に存在するからである。窒化酸化膜は前述のように、ボ
ロン原子のみならず多くの不純物原子の拡散を防止する
膜として有効である。それは、例えばＬＰＣＶＤ法によ
って堆積される純粋な窒化膜のように必ずしも面内に一
層以上均一な膜は必要なく、上述のような窒素が数％含
有した厚さ１〜２ｎｍ程度の窒化酸化膜で可能である。
つまり、従来方法で形成した窒化酸化膜でも、不純物を
拡散されない場所をシリコン基板に限定するという意味
では効果があり、ＭＯＳデバイスのしきい値電圧Ｖｔｈ
の制御は容易になる。
近にのみに分布しているとされているのは、再酸化膜
（５）が非常に薄く、界面窒化酸化膜（３）がほぼ界面
に存在するからである。窒化酸化膜は前述のように、ボ
ロン原子のみならず多くの不純物原子の拡散を防止する
膜として有効である。それは、例えばＬＰＣＶＤ法によ
って堆積される純粋な窒化膜のように必ずしも面内に一
層以上均一な膜は必要なく、上述のような窒素が数％含
有した厚さ１〜２ｎｍ程度の窒化酸化膜で可能である。
つまり、従来方法で形成した窒化酸化膜でも、不純物を
拡散されない場所をシリコン基板に限定するという意味
では効果があり、ＭＯＳデバイスのしきい値電圧Ｖｔｈ
の制御は容易になる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来例１、２は図９、図１０に示すように、不純物拡散防
止に効果がある窒化酸化膜はシリコン基板との境界近傍
に存在するために、酸化膜中には、ゲート多結晶シリコ
ン電極よりボロンなどの不純物が大量に拡散してしま
う。この不純物は酸化膜そのものの特性を劣化させ、シ
リコンＭＯＳデバイスそのものの歩留まり低下の原因と
なる。本発明の目的は、上記欠点を除去し、ボロンを含
む不純物が酸化膜中に拡散するのを防ぐ、シリコン絶縁
膜の構造および製造方法を提供することにある。
来例１、２は図９、図１０に示すように、不純物拡散防
止に効果がある窒化酸化膜はシリコン基板との境界近傍
に存在するために、酸化膜中には、ゲート多結晶シリコ
ン電極よりボロンなどの不純物が大量に拡散してしま
う。この不純物は酸化膜そのものの特性を劣化させ、シ
リコンＭＯＳデバイスそのものの歩留まり低下の原因と
なる。本発明の目的は、上記欠点を除去し、ボロンを含
む不純物が酸化膜中に拡散するのを防ぐ、シリコン絶縁
膜の構造および製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、シリコン半導
体基板上にゲート電極がシリコン絶縁膜を介して形成さ
れたＭＯＳトランジスタの半導体装置の製造方法におい
て、５ｎｍ以下の膜厚の酸化膜を形成したシリコン半導
体基板に、窒化性雰囲気で熱処理を行いシリコン半導体
基板界面に窒化酸化膜を形成し、次いで酸化性雰囲気で
熱処理を行い前記窒化酸化膜とシリコン半導体基板との
界面に前記窒化酸化膜の膜厚よりも厚い膜厚の酸化膜を
形成し、得られた積層構造のシリコン絶縁膜の上にゲー
ト電極を形成することを特徴とする半導体装置の製造方
法である。
体基板上にゲート電極がシリコン絶縁膜を介して形成さ
れたＭＯＳトランジスタの半導体装置の製造方法におい
て、５ｎｍ以下の膜厚の酸化膜を形成したシリコン半導
体基板に、窒化性雰囲気で熱処理を行いシリコン半導体
基板界面に窒化酸化膜を形成し、次いで酸化性雰囲気で
熱処理を行い前記窒化酸化膜とシリコン半導体基板との
界面に前記窒化酸化膜の膜厚よりも厚い膜厚の酸化膜を
形成し、得られた積層構造のシリコン絶縁膜の上にゲー
ト電極を形成することを特徴とする半導体装置の製造方
法である。
【００１０】また、本発明は、シリコン半導体基板上に
ゲート電極がシリコン絶縁膜を介して形成されたＭＯＳ
トランジスタの半導体装置の製造方法において、酸化膜
を形成したシリコン半導体基板に、窒化性雰囲気で熱処
理を行いシリコン半導体基板界面に窒化酸化膜を形成
し、次いで酸化性雰囲気で熱処理を行い前記窒化酸化膜
とシリコン半導体基板との界面に前記窒化酸化膜の膜厚
よりも厚い膜厚の酸化膜を形成し、その後前記窒化酸化
膜の上の酸化膜をフッ酸系の溶液あるいはガスによりエ
ッチングし、得られた積層構造のシリコン絶縁膜の上に
ゲート電極を形成することを特徴とする半導体装置の製
造方法である。
ゲート電極がシリコン絶縁膜を介して形成されたＭＯＳ
トランジスタの半導体装置の製造方法において、酸化膜
を形成したシリコン半導体基板に、窒化性雰囲気で熱処
理を行いシリコン半導体基板界面に窒化酸化膜を形成
し、次いで酸化性雰囲気で熱処理を行い前記窒化酸化膜
とシリコン半導体基板との界面に前記窒化酸化膜の膜厚
よりも厚い膜厚の酸化膜を形成し、その後前記窒化酸化
膜の上の酸化膜をフッ酸系の溶液あるいはガスによりエ
ッチングし、得られた積層構造のシリコン絶縁膜の上に
ゲート電極を形成することを特徴とする半導体装置の製
造方法である。
【００１１】
【００１２】
【作用】本発明は、上部に薄い酸化膜を有し、窒化酸化
膜と厚い下部酸化膜の３層構造の絶縁膜、あるいは上部
に酸化膜が存在しない窒化酸化膜と厚い下部酸化膜の２
層構造の絶縁膜であり、また、その製造方法として初期
酸化膜を０〜５ｎｍ程度に薄くする方法と、あるいは３
層構造を形成した後にフッ酸系の薬液あるいはガスによ
って表面の酸化膜をエッチングするもので、絶縁膜の表
面近傍に窒化酸化膜を形成することが可能となり、従来
法の酸化膜中への不純物拡散を抑制でき、拡散不純物に
よる歩留まり低下あるいは信頼性の低下を防止すること
ができるものである。
膜と厚い下部酸化膜の３層構造の絶縁膜、あるいは上部
に酸化膜が存在しない窒化酸化膜と厚い下部酸化膜の２
層構造の絶縁膜であり、また、その製造方法として初期
酸化膜を０〜５ｎｍ程度に薄くする方法と、あるいは３
層構造を形成した後にフッ酸系の薬液あるいはガスによ
って表面の酸化膜をエッチングするもので、絶縁膜の表
面近傍に窒化酸化膜を形成することが可能となり、従来
法の酸化膜中への不純物拡散を抑制でき、拡散不純物に
よる歩留まり低下あるいは信頼性の低下を防止すること
ができるものである。
【００１３】
【実施例】次に、本発明の実施例に係る絶縁膜の構造お
よび製造方法を図面を参照して説明し、本発明の特徴及
び効果を明らかにする。 ［実施例１］図１は、本発明の実施例１を示す図で、絶
縁膜の構造および製造方法を示した断面構造図である。
表面に２ｎｍ程度の酸化膜、その下の表面近傍に厚さ２
ｎｍ程度で窒素含有４％程度の窒化酸化膜が存在し、界
面に６ｎｍ程度の熱酸化膜が存在する、極薄表面酸化膜
／窒化酸化膜／厚い酸化膜の３層構造絶縁膜を形成する
ときの工程を順に追った断面図である。
よび製造方法を図面を参照して説明し、本発明の特徴及
び効果を明らかにする。 ［実施例１］図１は、本発明の実施例１を示す図で、絶
縁膜の構造および製造方法を示した断面構造図である。
表面に２ｎｍ程度の酸化膜、その下の表面近傍に厚さ２
ｎｍ程度で窒素含有４％程度の窒化酸化膜が存在し、界
面に６ｎｍ程度の熱酸化膜が存在する、極薄表面酸化膜
／窒化酸化膜／厚い酸化膜の３層構造絶縁膜を形成する
ときの工程を順に追った断面図である。
【００１４】図１（ａ）に示す半導体基板（１）に、図
１（ｂ）に示すように熱酸化膜（２）を４ｎｍ厚形成す
る。その後、アンモニア雰囲気中で急速熱窒化すること
によって、窒化酸化膜を形成する。この時、図１（ｃ）
に示すように界面には窒素含有４％程度、厚さ２ｎｍ程
度のシリコン原子、酸素原子そして窒素原子がきちんと
結合した界面窒化酸化膜（３）と、それぞれの原子がき
ちんと結合していない表面窒化酸化（４）が１〜２ｎｍ
形成される。
１（ｂ）に示すように熱酸化膜（２）を４ｎｍ厚形成す
る。その後、アンモニア雰囲気中で急速熱窒化すること
によって、窒化酸化膜を形成する。この時、図１（ｃ）
に示すように界面には窒素含有４％程度、厚さ２ｎｍ程
度のシリコン原子、酸素原子そして窒素原子がきちんと
結合した界面窒化酸化膜（３）と、それぞれの原子がき
ちんと結合していない表面窒化酸化（４）が１〜２ｎｍ
形成される。
【００１５】再び酸化性雰囲気で熱処理を行うと、窒素
原子は外部に拡散して表面窒化酸化（４）は消失する。
この再酸化によって、図１（ｄ）に示すようにシリコン
界面が直接酸化されて界面酸化膜（５）が６ｎｍ形成さ
れる。このように、窒化膜形成後の酸化でも、通常の酸
化と同様にシリコン基板が直接酸化され、結果的に窒化
酸化膜（３）はほぼ初期の状態で絶縁膜の表面方向に移
動する。
原子は外部に拡散して表面窒化酸化（４）は消失する。
この再酸化によって、図１（ｄ）に示すようにシリコン
界面が直接酸化されて界面酸化膜（５）が６ｎｍ形成さ
れる。このように、窒化膜形成後の酸化でも、通常の酸
化と同様にシリコン基板が直接酸化され、結果的に窒化
酸化膜（３）はほぼ初期の状態で絶縁膜の表面方向に移
動する。
【００１６】図２は、実施例１の効果を説明するエッチ
ング法による構造解析結果であり、窒化酸化膜の分布の
様子を表わしたものである。図２において、横軸は深さ
（ｎｍ）で絶縁膜表面からの膜厚、縦軸はエッチング速
度／エッチング速度（ＳｉＯ２）でフッ酸系薬液でその
絶縁膜をエッチングしたときのエッチング速度を示して
いる。なお、エッチング速度は純粋な酸化膜をエッチン
グしたときのエッチング速度で割り、規格化している。
窒化膜はフッ酸系の薬液に対して強く、エッチングされ
にくい特徴を持つ。つまり縦軸の「１．０」のところが
酸化膜と同等のエッチング速度を示して、その部分は酸
化膜であると判断し、「１．０」以下のところがエッチ
ング速度が遅く、窒化されていると判断する。
ング法による構造解析結果であり、窒化酸化膜の分布の
様子を表わしたものである。図２において、横軸は深さ
（ｎｍ）で絶縁膜表面からの膜厚、縦軸はエッチング速
度／エッチング速度（ＳｉＯ２）でフッ酸系薬液でその
絶縁膜をエッチングしたときのエッチング速度を示して
いる。なお、エッチング速度は純粋な酸化膜をエッチン
グしたときのエッチング速度で割り、規格化している。
窒化膜はフッ酸系の薬液に対して強く、エッチングされ
にくい特徴を持つ。つまり縦軸の「１．０」のところが
酸化膜と同等のエッチング速度を示して、その部分は酸
化膜であると判断し、「１．０」以下のところがエッチ
ング速度が遅く、窒化されていると判断する。
【００１７】また、図２において、Ａは、上記実施例１
において、初期酸化膜（２）（４ｎｍ）を８５０℃のア
ンモニア雰囲気で６０秒窒化した後、１１５０℃の酸化
雰囲気で１２０秒酸化した時の結果である。Ｂは、従来
例２を示した図１０の３層構造の結果で、この従来例２
において、初期酸化膜（２）を８ｎｍ形成し、８５０℃
のアンモニア雰囲気で６０秒窒化した後、１１５０℃の
酸化雰囲気で１５秒再酸化しているものである。そし
て、上記実施例１においける結果Ａと従来例２の結果Ｂ
を比較しているものである。
において、初期酸化膜（２）（４ｎｍ）を８５０℃のア
ンモニア雰囲気で６０秒窒化した後、１１５０℃の酸化
雰囲気で１２０秒酸化した時の結果である。Ｂは、従来
例２を示した図１０の３層構造の結果で、この従来例２
において、初期酸化膜（２）を８ｎｍ形成し、８５０℃
のアンモニア雰囲気で６０秒窒化した後、１１５０℃の
酸化雰囲気で１５秒再酸化しているものである。そし
て、上記実施例１においける結果Ａと従来例２の結果Ｂ
を比較しているものである。
【００１８】この結果から明らかなように、最終的な絶
縁膜の厚さを例えば１０ｎｍとした時、初期酸化膜の厚
さを薄くすることによって、窒素を含む層（窒化酸化
膜）を絶縁膜表面近傍に形成することができる。図３は
実施例１の効果を説明するＳＩＭＳ法による構造解析結
果であり、横軸は深さ（ｎｍ）で絶縁膜表面からの膜
厚、縦軸は窒素濃度（ａｔｏｍｓ／ｃｍ３）を示してい
る。この窒素の分布の様子は二次電子質量分析（ＳＩＭ
Ｓ）法により詳細に確認できる。
縁膜の厚さを例えば１０ｎｍとした時、初期酸化膜の厚
さを薄くすることによって、窒素を含む層（窒化酸化
膜）を絶縁膜表面近傍に形成することができる。図３は
実施例１の効果を説明するＳＩＭＳ法による構造解析結
果であり、横軸は深さ（ｎｍ）で絶縁膜表面からの膜
厚、縦軸は窒素濃度（ａｔｏｍｓ／ｃｍ３）を示してい
る。この窒素の分布の様子は二次電子質量分析（ＳＩＭ
Ｓ）法により詳細に確認できる。
【００１９】図４は実施例１の効果を説明する信頼性試
験の結果で、絶縁膜の信頼性試験の一つである経時破壊
（ＴＤＤＢ）試験の結果である。図４において、横軸は
Ｑｂｄ（Ｃ／ｃｍ２）で絶縁膜の破壊までに注入できた
電子の電荷量Ｑｂｄをとり、縦軸はＷｅｉｂｕｌｌ Ｉ
ｎ［−Ｉｎ（１−ｐ）］で、それまでに破壊したテスト
デバイスの累積故障率をとっている。つまり、Ｑｂｄ全
体が大きいほど、そして、その分布がばらついていない
方が良い絶縁膜であると判断できる。したがって、本発
明の絶縁膜Ａは従来発明の絶縁膜Ｂよりも、全体的にＱ
ｂｄが大きいばかりでなく、特徴的にＱｂｄが小さい初
期に破壊するテストデバイスが少なく、歩留まりが良い
ことが分かる。この改善結果は、絶縁膜中に多結晶シリ
コン電極などから拡散して混入する不純物が少なくなっ
たことによる。
験の結果で、絶縁膜の信頼性試験の一つである経時破壊
（ＴＤＤＢ）試験の結果である。図４において、横軸は
Ｑｂｄ（Ｃ／ｃｍ２）で絶縁膜の破壊までに注入できた
電子の電荷量Ｑｂｄをとり、縦軸はＷｅｉｂｕｌｌ Ｉ
ｎ［−Ｉｎ（１−ｐ）］で、それまでに破壊したテスト
デバイスの累積故障率をとっている。つまり、Ｑｂｄ全
体が大きいほど、そして、その分布がばらついていない
方が良い絶縁膜であると判断できる。したがって、本発
明の絶縁膜Ａは従来発明の絶縁膜Ｂよりも、全体的にＱ
ｂｄが大きいばかりでなく、特徴的にＱｂｄが小さい初
期に破壊するテストデバイスが少なく、歩留まりが良い
ことが分かる。この改善結果は、絶縁膜中に多結晶シリ
コン電極などから拡散して混入する不純物が少なくなっ
たことによる。
【００２０】図５は実施例１のＳＩＭＳ法による不純物
（ボロン）の解析結果で、横軸は深さ（ｎｍ）、縦軸は
ボロン濃度（ａｔｏｍｓ／ｃｍ３）を示している。これ
は、実際のＭＯＳ型構造のデバイスにおいてはボロンを
不純物としたＰ＋型多結晶シリコン膜を使用した場合
に、絶縁膜中のボロン原子の分布をＳＩＭＳ法によって
調べた結果を示すものである。図３に示した、窒素原子
の分布と比較すると明らかであるが、ボロン原子は窒素
原子が存在するところで、その拡散が阻止されているこ
とがわかる。つまり、図４に示した信頼性の向上と高歩
留まりは、不純物であるボロン原子が絶縁膜中への拡散
が抑制されたためであることを示している。
（ボロン）の解析結果で、横軸は深さ（ｎｍ）、縦軸は
ボロン濃度（ａｔｏｍｓ／ｃｍ３）を示している。これ
は、実際のＭＯＳ型構造のデバイスにおいてはボロンを
不純物としたＰ＋型多結晶シリコン膜を使用した場合
に、絶縁膜中のボロン原子の分布をＳＩＭＳ法によって
調べた結果を示すものである。図３に示した、窒素原子
の分布と比較すると明らかであるが、ボロン原子は窒素
原子が存在するところで、その拡散が阻止されているこ
とがわかる。つまり、図４に示した信頼性の向上と高歩
留まりは、不純物であるボロン原子が絶縁膜中への拡散
が抑制されたためであることを示している。
【００２１】［実施例２］図６は、第２の実施例の絶縁
膜の断面構造図である。第２の実施例の初期酸化膜
（２）が２ｎｍ程度の場合には、次工程での窒化酸化工
程ですべてが窒化酸化膜になり、再酸化によって図６に
示すような窒化酸化膜（３）／再酸化膜（５）の２層構
造の絶縁膜となる。この時窒化酸化膜は完全に絶縁膜表
面に存在するため、不純物は完全に防止され、その信頼
性、歩留まり向上への効果は非常に大きいものとなる。
膜の断面構造図である。第２の実施例の初期酸化膜
（２）が２ｎｍ程度の場合には、次工程での窒化酸化工
程ですべてが窒化酸化膜になり、再酸化によって図６に
示すような窒化酸化膜（３）／再酸化膜（５）の２層構
造の絶縁膜となる。この時窒化酸化膜は完全に絶縁膜表
面に存在するため、不純物は完全に防止され、その信頼
性、歩留まり向上への効果は非常に大きいものとなる。
【００２２】 ［参考例］ 図７は、参考例の絶縁膜の断面構造図であ
る。 更に、初期酸化膜を形成せず、直接窒化処理を行うとシ
リコン基板（１）に窒化膜（６）が形成され、続く再酸
化処理によって、図７に示すような、極微量の酸素を含
んだ窒化（酸化）膜（６）／再酸化膜（５）の２層構造
の絶縁膜となる。この絶縁膜も同様に非常に高い効果を
示す。
る。 更に、初期酸化膜を形成せず、直接窒化処理を行うとシ
リコン基板（１）に窒化膜（６）が形成され、続く再酸
化処理によって、図７に示すような、極微量の酸素を含
んだ窒化（酸化）膜（６）／再酸化膜（５）の２層構造
の絶縁膜となる。この絶縁膜も同様に非常に高い効果を
示す。
【００２３】［実施例３］ 図８は、第３の実施例の絶縁膜の構造および製造方法を
示した断面構造図である。上述した各実施例は、初期酸
化膜の膜厚を薄くすることによって、窒化酸化膜が絶縁
膜表面近傍に存在する二ないしは三層膜を形成したが、
初期酸化膜を厚く形成しても、再酸化後にフッ酸系の薬
液やガスでエッチング処理を施すことによって、所望の
膜厚を有し、窒化酸化膜層が表面近傍に存在する絶縁膜
を形成することができる。
示した断面構造図である。上述した各実施例は、初期酸
化膜の膜厚を薄くすることによって、窒化酸化膜が絶縁
膜表面近傍に存在する二ないしは三層膜を形成したが、
初期酸化膜を厚く形成しても、再酸化後にフッ酸系の薬
液やガスでエッチング処理を施すことによって、所望の
膜厚を有し、窒化酸化膜層が表面近傍に存在する絶縁膜
を形成することができる。
【００２４】つまり、図８（ａ）に示すシリコン基板
（１）に、（ｂ）に示すように初期の熱酸化膜（２）を
例えば１０ｎｍ形成した後、窒化性の熱処理を行い、
（ｃ）に示すような界面窒化酸化膜（３）（２ｎｍ）と
表面窒化酸化膜（４）（１〜２ｎｍ）を形成する。そし
て、再酸化処理により、表面窒化酸化膜（４）を消失さ
せ、（ｄ）に示すようにシリコン基板（１）を直接酸化
させて再酸化膜（５）を７ｎｍ程度形成する。この時点
で総膜厚は１７ｎｍ程度になる。
（１）に、（ｂ）に示すように初期の熱酸化膜（２）を
例えば１０ｎｍ形成した後、窒化性の熱処理を行い、
（ｃ）に示すような界面窒化酸化膜（３）（２ｎｍ）と
表面窒化酸化膜（４）（１〜２ｎｍ）を形成する。そし
て、再酸化処理により、表面窒化酸化膜（４）を消失さ
せ、（ｄ）に示すようにシリコン基板（１）を直接酸化
させて再酸化膜（５）を７ｎｍ程度形成する。この時点
で総膜厚は１７ｎｍ程度になる。
【００２５】最後に、フッ酸系の薬液あるいはガスで絶
縁膜表面に存在する熱酸化膜（２）のエッチングを行
い、（ｅ）に示すように総膜厚は１０ｎｍ程度にする。
例えば、フッ酸系の薬液を使えば窒化膜とのエッチング
の選択比は非常に大きく、エッチングは窒化酸化膜で急
激に遅くなるため、エッチングしすぎによる膜厚減少は
起こらない。逆に言えば、この選択比の違いを利用し
て、窒化酸化膜でエッチングを止めることは容易であ
り、表面に窒化酸化膜を有する２層構造の絶縁膜形成も
容易に可能である。
縁膜表面に存在する熱酸化膜（２）のエッチングを行
い、（ｅ）に示すように総膜厚は１０ｎｍ程度にする。
例えば、フッ酸系の薬液を使えば窒化膜とのエッチング
の選択比は非常に大きく、エッチングは窒化酸化膜で急
激に遅くなるため、エッチングしすぎによる膜厚減少は
起こらない。逆に言えば、この選択比の違いを利用し
て、窒化酸化膜でエッチングを止めることは容易であ
り、表面に窒化酸化膜を有する２層構造の絶縁膜形成も
容易に可能である。
【００２６】
【発明の効果】以上説明したように本発明は、上部に薄
い酸化膜を有し、窒化酸化膜と厚い下部酸化膜の３層構
造の絶縁膜、あるいは、上部に酸化膜が存在しない、窒
化酸化膜と厚い下部酸化膜の２層構造の絶縁膜であり、
製造方法として、初期酸化膜を０〜５ｎｍ程度に薄くす
る方法と、あるいは、３層構造を形成したあとにフッ酸
系の薬液あるいはガスによって表面の酸化膜をエッチン
グするものであり、これにより、不純物拡散を防止でき
る窒化酸化膜を、絶縁膜の表面近傍に形成し、Ｐ＋型多
結晶シリコン膜などからボロン原子などの不純物が絶縁
膜に拡散するのを防止できる。その効果によって、信頼
性の高く、歩留まりが高い絶縁膜が形成され、デバイス
の信頼性向上、歩留まり改善に効果を有する。
い酸化膜を有し、窒化酸化膜と厚い下部酸化膜の３層構
造の絶縁膜、あるいは、上部に酸化膜が存在しない、窒
化酸化膜と厚い下部酸化膜の２層構造の絶縁膜であり、
製造方法として、初期酸化膜を０〜５ｎｍ程度に薄くす
る方法と、あるいは、３層構造を形成したあとにフッ酸
系の薬液あるいはガスによって表面の酸化膜をエッチン
グするものであり、これにより、不純物拡散を防止でき
る窒化酸化膜を、絶縁膜の表面近傍に形成し、Ｐ＋型多
結晶シリコン膜などからボロン原子などの不純物が絶縁
膜に拡散するのを防止できる。その効果によって、信頼
性の高く、歩留まりが高い絶縁膜が形成され、デバイス
の信頼性向上、歩留まり改善に効果を有する。
【図１】本発明の第１の実施例の絶縁膜の構造および製
造方法を示した断面構造図である。
造方法を示した断面構造図である。
【図２】本発明の第１の実施例のエッチング法による構
造解析結果である。
造解析結果である。
【図３】本発明の第１の実施例のＳＩＭＳ法による構造
解析結果である。
解析結果である。
【図４】本発明の第１の実施例の信頼性試験の結果であ
る。
る。
【図５】本発明の第１の実施例のＳＩＭＳ法による不純
物（ボロン）の解析結果である。
物（ボロン）の解析結果である。
【図６】本発明の第２の実施例の絶縁膜の断面構造図で
ある。
ある。
【図７】参考例の絶縁膜の断面構造図である。
【図８】本発明の第３の実施例の絶縁膜の構造および製
造方法を示した断面構造図である。
造方法を示した断面構造図である。
【図９】従来例１を示す絶縁膜の断面構造図である。
【図１０】従来例２を示す絶縁膜の構造および製造方法
を示した断面構造図である。
を示した断面構造図である。
１ シリコン基板 ２ （初期）熱酸化膜 ３ 界面窒化酸化膜 ４ 表面窒化酸化膜 ５ 再酸化膜 ６ 窒化（酸化）膜
Claims (2)
- 【請求項１】 シリコン半導体基板上にゲート電極がシ
リコン絶縁膜を介して形成されたＭＯＳトランジスタの
半導体装置の製造方法において、５ｎｍ以下の膜厚の酸
化膜を形成したシリコン半導体基板に、窒化性雰囲気で
熱処理を行いシリコン半導体基板界面に窒化酸化膜を形
成し、次いで酸化性雰囲気で熱処理を行い前記窒化酸化
膜とシリコン半導体基板との界面に前記窒化酸化膜の膜
厚よりも厚い膜厚の酸化膜を形成し、得られた積層構造
のシリコン絶縁膜の上にゲート電極を形成することを特
徴とする半導体装置の製造方法。 - 【請求項２】 シリコン半導体基板上にゲート電極がシ
リコン絶縁膜を介して形成されたＭＯＳトランジスタの
半導体装置の製造方法において、酸化膜を形成したシリ
コン半導体基板に、窒化性雰囲気で熱処理を行いシリコ
ン半導体基板界面に窒化酸化膜を形成し、次いで酸化性
雰囲気で熱処理を行い前記窒化酸化膜とシリコン半導体
基板との界面に前記窒化酸化膜の膜厚よりも厚い膜厚の
酸化膜を形成し、その後前記窒化酸化膜の上の酸化膜を
フッ酸系の溶液あるいはガスによりエッチングし、得ら
れた積層構造のシリコン絶縁膜の上にゲート電極を形成
することを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7136169A JP2871530B2 (ja) | 1995-05-10 | 1995-05-10 | 半導体装置の製造方法 |
| EP96107377A EP0742593A3 (en) | 1995-05-10 | 1996-05-09 | Semiconductor device with multilevel structured insulator and fabrication method thereof |
| KR1019960016033A KR100266519B1 (ko) | 1995-05-10 | 1996-05-10 | 다중레벨구조의절연체를가진반도체장치및그제조방법 |
| US08/644,166 US6037651A (en) | 1995-05-10 | 1996-05-10 | Semiconductor device with multi-level structured insulator and fabrication method thereof |
| US08/890,312 US5972800A (en) | 1995-05-10 | 1997-07-09 | Method for fabricating a semiconductor device with multi-level structured insulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7136169A JP2871530B2 (ja) | 1995-05-10 | 1995-05-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306687A JPH08306687A (ja) | 1996-11-22 |
| JP2871530B2 true JP2871530B2 (ja) | 1999-03-17 |
Family
ID=15168945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7136169A Expired - Lifetime JP2871530B2 (ja) | 1995-05-10 | 1995-05-10 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6037651A (ja) |
| EP (1) | EP0742593A3 (ja) |
| JP (1) | JP2871530B2 (ja) |
| KR (1) | KR100266519B1 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6100149A (en) * | 1997-07-01 | 2000-08-08 | Steag Rtp Systems | Method for rapid thermal processing (RTP) of silicon substrates |
| US6566281B1 (en) * | 1997-10-15 | 2003-05-20 | International Business Machines Corporation | Nitrogen-rich barrier layer and structures formed |
| TW391049B (en) * | 1998-02-27 | 2000-05-21 | United Microelectronics Corp | Method of forming semiconductor dielectric |
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| US6399519B1 (en) * | 1999-12-07 | 2002-06-04 | Advanced Micro Devices, Inc. | Method for establishing ultra-thin gate insulator having annealed oxide and oxidized nitride |
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| KR100380278B1 (ko) * | 2000-09-29 | 2003-04-16 | 주식회사 하이닉스반도체 | 반도체장치 및 그 제조방법 |
| US6642156B2 (en) | 2001-08-01 | 2003-11-04 | International Business Machines Corporation | Method for forming heavy nitrogen-doped ultra thin oxynitride gate dielectrics |
| US6878585B2 (en) | 2001-08-29 | 2005-04-12 | Micron Technology, Inc. | Methods of forming capacitors |
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1995
- 1995-05-10 JP JP7136169A patent/JP2871530B2/ja not_active Expired - Lifetime
-
1996
- 1996-05-09 EP EP96107377A patent/EP0742593A3/en not_active Withdrawn
- 1996-05-10 KR KR1019960016033A patent/KR100266519B1/ko not_active IP Right Cessation
- 1996-05-10 US US08/644,166 patent/US6037651A/en not_active Expired - Lifetime
-
1997
- 1997-07-09 US US08/890,312 patent/US5972800A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0742593A3 (en) | 1997-11-05 |
| KR100266519B1 (ko) | 2000-09-15 |
| EP0742593A2 (en) | 1996-11-13 |
| JPH08306687A (ja) | 1996-11-22 |
| US6037651A (en) | 2000-03-14 |
| US5972800A (en) | 1999-10-26 |
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|
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