KR100266519B1 - 다중레벨구조의절연체를가진반도체장치및그제조방법 - Google Patents

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에이지 하세가와
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가네꼬 히사시
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Abstract

반도체 기판에 형성된 다중 레벨 절연체를 가진 반도체 장치가 제공되는데, 이는 절연체와 접촉하는 물체로 도핑된 불순물 원자가 절연체내로 확산되는 것을 방지하는 것을 가능하게 한다. 다중 레벨 구조의 절연체는 기판 상에 형성된 제1 유전막 및 제1 유전막 상에 형성된 제2 유전막을 포함한다. 제1 유전막은 제2 유전막보다 두꺼워서 제1 및 제2 유전막의 인터페이스는 절연체의 중심 레벨 보다 더높은 레벨에 위치한다. 제1 유전막은 기판을 포함하는 반도체의 산화물로 제조된다. 제2 유전막은 기판을 포함하는 반도체의 질화물 또는 질화산화물로 제조된다.
절연체는 2 레벨 구조를 가지기 위해서 단지 제1 및 제2 유전막만을 양호하게 포함한다. 절연체는 제2 유전막 상에 형성된 제3 유전막을 포함하여, 제3 레벨 구조를 가진다. 제3 유전막은 기판을 포함하는 반도체의 산화물로 제조되며, 양호하게는 3nm 또는 그 이하의 두께를 가진다.

Description

다중 레벨 구조의 절연체를 가진 반도체 장치 및 그 제조 방법
제1도는 종래 반도체 장치의 도식적 횡단면도.
제2a도 내지 제2d도는 다른 종래의 반도체 장치의 제조 공정 순서를 도시하는 도식적 힁단면도.
제3a도 내지 제3d도는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정의 순서를 각각 도시하는 도식적 횡단면도.
제4도는 제1 실시예에 따른 반도체 장치에 있어서 에칭비와 절연체의 깊이사이의 관계를 도시하는 그래프도.
제5도는 제1 실시예에 따른 반도체 장치에 있어서 질소 농도와 절연체의 깊이 사이의 관계를 도시하는 그래프도.
제6도는 제1 실시예에 따른 반도체 장치에 있어서 절연체의 항복에 대하여 누적 고장율과 전하량 사이의 관계를 도시하는 그래프도.
제7도는 제1 실시예에 따른 반도체 장치에 있어서 보론의 농도와 절연체의 깊이 사이의 관계를 도시하는 그래프도.
제8a도 내지 제8d도는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 공정의 순서를 각각 도시하는 도식적 횡단면도.
제9a도 내지 제9c도는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 공저의 순서를 각각 도시하는 도식적 횡단면도.
제10a도 내지 제10e도는 본 발명의 제4 실시예에 따른 반도체 장치의 제조공정의 순서를 각각 도시하는 도식적 횡단면도.
제11도는 본 발명의 제5 실시예에 따른 방법에 의해 제조된 반도체 장치의 도식적 횡단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2, 2a, 2b, 5 : SiO2막
3 : SiN3xO2-x3a, 4 : SiNxO1-x막
3b : SiNx막 7 : 절연체
본 발명은 반도체 기판상에 형성된 다중 레벨 구조의 절연체를 가진 반도체 장치 및 그 제조 방법에 관한 것으로, 금속 산화물 반도체(M0S)형 반도체 장치의 신뢰성있는 게이트 절연체를 실현가능하게 하는 기술이다.
M0S 형 초대형 스케일 집적 회로 장치(ULSI)에 있어서, M0S 전계 효과 트랜지스터(MOSFET)의 게이트 절연체의 특성은 ULSI의 성능에 큰 영향을 끼친다.
그러므로, 게이트 절연체의 신뢰도 개선은 해결해야할 중요한 문제이며, 그러므로 절연체의 다양한 제조 방법이 연구되고 개발되었다.
최근에, 질화 이산화물 실리콘(즉, 질화 SiO2)은 핫 캐리어 주입에 의해 야기되는 플랫밴드(flatband) 전압의 시프트 및 인터페이스 상태 밀도(interfacial state density)의 증가 양자 모두를 방지하는 것이 가능하여, 질화 SiO2는 이러한 목적에 사용이 시도되었고, 적합한 물질로 고려되었다.
반면에, 보론(B)과 같은 p-형 불순물로 고농도 도핑된 p+형 폴리실리콘막은 P 채널 MOSFET(PMOS)의 게이트 전극으로 사용되도록 시도되었다. 질화 SiO2는 p+ 형 폴리실리콘막으로 도핑된 불순물이 질화 SiO2이 접촉된 실리콘 기판으로 확산되는 것을 억제할 수 있어서, 또한 이러한 목적에 적합한 물질로 고려되었다.
반도체 기판 상에 2-레벨 구조의 절연체가 형성된 이러한 종류의 반도체 장치의 종래의 제조 방법이 1990년 1월 공개된 일본국 미심사 특허 공개 제2-18934호에 공개된다. 이러한 종래 방법으로 제조된 종래의 반도체 장치가 제1도에 도시된다. 급속 열 질화물 및 급속 열 어닐링(rapid thennal annealing) 공정을 포함하는 이러한 종래의 방법이 아래에 설명된다.
먼저, 반도체 기판(21)이 열산화되어 기판(21)의 주 표면 상에 산화막(22)을 생성한다. 막(22)은 기판(21)을 구성하는 반도체의 산화물로 제조된다.
다음으로, 산화막(22)을 가진 기판(21)은 NH3또 분위기와 같은 질화물 분위기내의 방사된 열을 이용하여 급속 열 공정을 격어서, 산화막(22)을 질화시킨다. 질소(N)는 이 공정 동안 산화막(22)내로 주입된다. 막(22)내로 주입된 질소의 분포가 질화 온도 및 질화 시간에 따라 변하지만, 거의 모든 주입된 질소는 산화막(22)을 가진 기판(21)의 인터페이스의 근방에 분포해 있다. 그러므로, 제1도에서 도시된 것처럼 반도체 기판의 질화 산화막(23)은 기판-산화물 인터페이스의 부근에서 생성된다.
마지막으로, 막(22 및 23)을 가진 기판(21)은 불활성 분위기내의 방사된 열을 사용한 열 어닐링 공정을 겪게 되어, 이전의 질화 공정 동안 산화막(22)내로 도핑된 수소(H)를 제거하게 된다.
그러므로, 종래의 반도체 소자는 제1도에 도시된 것처럼 기판(21) 상에 형성된 질화 산화막(23)과 상기 막(23) 상에 형성된 산화막(22)으로 이루어진 2레벨 구조의 절연체(27)를 갖는다. 제1도에 도시된 것처럼, 질화 산화막(23)의 두께는 산화막(22)의 두께보다 매우 작다.
반도체 기판상에 형성된 3-레벨 구조의 절연체를 가진, 이러한 종류의 반도체 장치의 다른 종래 제조 방법이 1989년 1월 15일의 응용 물리 저널, 65권 제2호의 629-635 페이지의 "초박 재산화 질화 산화물의 복합 연구(Composition Study of Ultrathin reoxidizen nithde oxides)"에 기술되어 있다. 이러한 종래의 방법은 상술한 제1도의 종래 방법에서의 수소-제거 열 어닐링 공정 대신에 산화 분위기에서 수행되는 열 재산화 공정을 포함하며, 이는 제2a도 내지 제2d도에 도시된다.
먼저, 제2a도에 도시된 반도체 기판(31)은 열적으로 산화되어 제2b도에 도시된 것처럼 기판(31)의 주표면 상에 산화막(32)를 생성하게 된다. 막(32)은 기판 (31)을 포함하는 반도체의 산화물로 제조된다.
다음으로, 막(32)을 가진 기판(31)은 NH3분위기에서 열 질화 공정을 겪게되어, 산화막(32)을 질화시킨다. 질소는 이러한 공정 동안 산화막(32)내로 주입되고 막(32)의 표면 영역 및 산화막(32)을 가진 기판(31)의 인터페이스의 주위에 있다.
그러므로, 반도체 기판의 상부 및 하부 질화 산화막(33 및 34)이 제2c도에 도시된 것처럼 생성된다.
그러므로, 기판(31) 상에 형성된 하부 질화 산화막(33), 막(33) 상에 형성된 산화막(32) 및 막(32) 상에 형성된 상부 질화 산화막(34)으로 이루어진 3-레벨 구조가 얻어진다.
상부 및 하부 질화 산화막(33 및 34)은 미세 구조면에서는 서로 매우 상이하다. 하부 막(33)으로 주입된 질소 원자는 주위의 실리콘(Si) 및 산소(O) 원자에 강하게 접착된다. 이는 이러한 질소 원자 및 결과적으로는 하부막(33)이 매우 안정하다는 것을 의미한다.
반면에, 상부막(34)으로 주입된 질소 원자는 인터스티셜(interstitial) 및/또는 댕글링(dangling) 원자로서 위치하며, 그러므로 불안정하다. 이는 상부막(34)이 또한 불안정하다는 것을 의미한다.
마지막으로, 3개의 막(32,33, 및 34)을 가진 기판(31)은 O2분위기에서 열적으로 재산화물된다. 상부 질화 산화막(34)으로 주입된 질소(N) 원자는 불안정하므로, 이전 질화 공정 동안 상부 막(34)으로 주입되는 수소(H) 원자 뿐만 아니라 질소 원자가 외향으로 제거된다. 그러므로, 상부 질화 산화막(34)은 이 공정 동안 제거되며, 결과적으로 산화막(32)의 두께는 막(34)의 두께와 동일한 값으로 증가한다.
반면에, 하부 질화 산화막(33)으로 주입된 질소 원자가 안정하므로, 하부 막(33)으로 주입된 수소(H) 원자 만이 제거된다. 그러므로, 하부 질화 산화막(33)의 두께는 이 공정 동안 거의 변화하기 않고 유지된다.
또한, 재산화 공정 동안, 얇은 산화막(35)은 기판(31)의 재산화로 인해 하부질화 산화막(33)을 가진 기판(31)의 인터페이스에서 생성된다.
그러므로, 3-레벨 구조의 절연체(37)를 가진 종래의 반도체 장치가 제2d도에 도시된 것처럼 얻어진다. 이러한 절연체(37)는 기판(31)상에 형성된 산화막 (35), 막(35)상에 형성된 재산화 질화 산화막(33) 및 막(33) 상에 형성된 산화막 (32)로 이루어져 있다. 제2d도에 도시된 것처럼, 질화 산화막(33)의 두께는 상부 산화막(32)의 두께보다 얇다.
제2d도에 도시된 종래 반도체 장치에 기술된 상술한 논문에서, 질소 원자는 산화막(35)을 가진 기판(31)의 인터페이스의 인근에만 분포된다고 보고된다. 이는 산화막(35)이 매우 얇기 때문이며, 결과적으로는 하부 질화 산화막(33)만이 기판( 31)의 인터페이스 부근에 있다고 볼 수 있다.
상술한 것처럼, 질화 산화막(23 또는 33)은 기판(21 또는 31)으로의 도핑된 불순물 원자의 확산 또는 투과 장벽(penetration barrier)의 역할을 한다. 이러한 투과 장벽 기능을 실현하기 위해서는, 저압 화학 기상 증착(LPCVD)과 같은 증착 공정을 통해 생성된 순수하고 균일한 질화막을 사용할 필요가 없다. 상술한 질화 산화막(23)과 같은 임의의 질소 함유 산화막이 상기 기능을 수행할 수 있다. 질소 함유 산화막이 수 원소 퍼센트의 질소 농도 및 약 1 내지 2nm의 두께를 가지는 것으로 상기 기능은 충분하다.
이러한 질소 함유 산화막은 도핑된 불순물 원자가 질소 함유막을 통해 하부반도체 기판으로 확산되는 것을 방지하며, MOSFET의 임계 전압의 제어를 용이하게한다.
상기 종래 반도체 장치로, 질화 산화막(23 또는 33)은 기판(21 또는 31)의 인터페이스의 인근에 위치하며, 다시 말하면 질화물 산화막(23 또는 33)보다 더 두꺼운 산화막(22 또는 32)이 질연체(27 또는 37)의 상부에 위치한다. 결과적으로, 불순물(예를 들면, 보론)로 도핑된 물질이 절연체(27 또는 37)와 접촉하는 경우, 물질내에 도핑된 불순물 원자가 절연체(27 또는 37)내로 확산되려는 문제가 발생한다. 이러한 도핑된 불순물 원자는 그 특성 및/또는 전기적 성능을 저하시킨다.
이러한 문제는 절연체(27 또는 37)가 MOSFET의 게이트 절연체로서 이용되는 경우 심각하다. 특히, 절연체(27 또는 37)의 특성 및/또는 전기적 성능의 저하는 MOSFET의 성능 또는 특성에 나쁜 영향을 주어서, MOS-형 ULSI의 제조 수율 및 신뢰도를 저하시킨다.
따라서, 본 발명의 목적은 다중 레벨 구조 절연체를 가지는 반도체 장치 및 그 제조 방법을 제공하여 절연체와 접촉하는 물질내로 주입된 불순물 원자가 절연체로 확산되는 것을 막는 것을 가능하게 하는 것이다.
본 발명의 다른 목적은 다중 레벨 구조의 게이트 절연체를 가진 M0S형 반도체 장치 및 그 제조 방법을 제공하며, 게이트 전극에 주입된 불순물 원자가 게이트 절연체로 확산되는 것을 방지한다.
특별히 설명되지 않은 다른 목적과 함께 상술한 목적들은 아래의 설명으로 당해 기술 분야의 숙련자들에게는 분명하다.
본 발명의 제1 특징에 따르면, 반도체 기판 및 상기 기판상에 형성된 다중 레벨 구조의 절연체를 포함하는 반도체 장치가 제공된다.
절연체는 기판상에 형성된 제1 유전막 및 제1 유전막 상에 형성된 제2 유전막을 포함한다. 제1 유전막은 제2 유전막 보다 두꺼워서 제1 및 제2 유전막의 인터페이스는 절연체의 중심 레벨보다 높은 레벨에 있다.
제1 유전막은 기판을 구성하는 기판의 산화물로 제조된다. 제2 유전막은 기판을 구성하는 반도체의 질화물 또는 옥시니트라이드(oxynitride)로 제조된다. 질화물은 순수 질화물에 제한되지 않으며 소량의 산소도 포함될 수 있다.
본 발명의 제1 특징에 따른 반도체 장치에서, 절연체의 비교적 낮은 레벨에 위치한 제1 유전막은 비교적 높은 레벨에 위치한 제2 유전막보다 더 두꺼워서, 제1 및 제2 유전막의 인터페이스는 절언체의 중심 레벨보다 높은 레벨에 있다.
다시 말하면, 확산 또는 투과 장벽의 역할을 하는 제2 유전막은 기판에 대해 절연체의 대향측 또는 그 부근에 위치한다.
그러므로, 불순물 원자로 도핑된 물질이 기판에 대해 절연체의 대향측에 접촉되는 경우, 불순물 원자의 확산 활동은 제2 유전막에 의해 중단된다. 이는 불순물 원자의 주입은 절연체의 작은 부분에 국한된다는 것을 의미한다.
결과적으로, 특성 및/또는 절연체의 전기적 성능의 저하는 거의 또는 완벽하게 방지될 수 있다.
절연체가 MOSFET의 게이트 절연체로서 이용된다면, 게이트 절연체의 특성 및/또는 전기적 성능의 저하는 거의 또는 완벽하게 방지될 수 있다.
본 발명의 제1 특징에 따른 반도체 장치에 있어서, 제2 유전막이 질화물로 제조된 경우 제2 유전체막의 두께는 양호하게는 1 내지 2nm의 범위이다. 제2 유전막의 두께가 1nm 미만이면, 만족할 만한 투과 장벽 기능이 얻어질 수 없다. 2nm이상이라면, 절연막의 만족할 만한 전기적 성능이 얻어지기는 어렵다.
제2 유전막이 옥시니트라이드 산소질화물로 제조되는 경우 제2 유전막의 두께는 양호하게는 2 내지 4nm의 범위이다. 제2 유전막의 두께가 2nm 미만이면, 만족할 만한 투과 장벽 기능이 얻어질 수 없다. 4nm 상이라면, 절연막의 만족할 만한 전기적 성능이 얻어지기는 어렵다.
본 발명의 제1 특징에 따른 양호한 실시예에서, 절연체는 2 레벨 구조를 가지기 위해서 단지 제1 및 제2 유전막만을 포함한다. 이러한 경우, 제2 유전막이 절연체의 상부에 위치하므로, 접촉 물질로 도핑된 불순물 원자는 절연체로의 인입 방지가 보장된다. 결과적으로, 절연체의 특성 및/또는 전기적 성능의 저하는 완벽하게 방지될 수 있다.
본 발명의 제1 특징에 따른 반도체 장치의 다른 양호한 실시예에서, 절연체는 또한 제2 유전막 상에 형성된 제3 유전막을 포함하여, 3 레벨 구조를 가진다. 제3 유전막은 기판을 구성하는 반도체의 산화물로 제조된다.
이러한 경우, 제3 유전막이 절연체의 상부에 위치하고 투과 장벽의 역할을 하는 제2 유전막이 제3 유전막과 제1 유전막 사이에 위치하므로, 접촉 물질 내로 도핑된 불순물 원자는 제3 유전막내로 주입된다. 그러나, 제3 유전막 내의 불순물 원자는 인근 제2 유전막에 의해 절연체내로 진행되는 것을 방지하는 것이 보장된다. 결과적으로, 절연체의 성능 및/또는 전기적 성능의 저하가 거의 방지될 수 있다.
제3 유전막의 두께는 0이되는 것이 바람직한데, 다시 말하면, 불순물 원자의 절연체로의 주입이 완벽하게 방지될 수 있으므로 절연체는 제3 유전막을 포함하지 않는다. 그러나, 산화막(즉, 원래의 산화막)이 제2 유전막이 제조될 때에 제2 유전막의 상부에 형성되는 경향이 있으므로, 2 레벨 구조의 절연체는 일반적인 막-형성공정을 통해 실현되는 것이 매우 어렵다. 그러므로, 제3 유전막의 두께는 가능한 얇은 것이 바람직하다.
제3 유전막의 두께의 양호한 값은 3nm 이하이다. 두께가 3nm보다 두껍다면, 절연체의 성능 및/또는 전기적 특성은 수용가능한 범위내로 제한되지 않는다.
본 발명의 제2 특징에 따르면, 반도체 장치의 제조 방법은 아래의 단계 (a), (b), 및 (c)를 포함한다.
(a) 제1 유전막은 반도체 기판상에 형성된다. 제1 유전막은 기판을 구성하는 반도체의 산화물로 제조된다.
(b) 제1 유전막을 가진 기판은 제1 유전막을 질화하기 위해서 질소 분위기내에서 제1 열처리되어, 제1 유전막을 가진 기판의 인터페이스에 제2 유전막을 생성한다. 제2 유전막은 기판을 구성하는 반도체의 옥시니트라이드로 제조된다. 제1 유전막 전체가 제2 유전막이 되도록 질화된다.
(c) 제2 유전막을 가진 기판은 기판을 산화하기 위해서 산화 분위기내에서 제2 열처리되어, 제2 유전막을 가진 기판의 인터페이스에서 제3 유전막을 생성한다. 제3 유전막은 기판을 구성하는 반도체의 산화물로 제조된다.
제2 및 제3 유전막은 2 레벨 구조의 절연체를 구성한다. 제3 유전막은 제2 유전막보다 두꺼워서 제3 및 제2 유전막의 인터페이스는 절연체의 중심 레벨 보다 높은 레벨에 위치한다.
본 발명의 제2 특징에 따른 반도체 장치의 제조 방법에서, 기판상에 형성된 제3 유전막 및 제3 유전막 상에 형성된 제2 유전막은 2 레벨 구조의 절연체를 구성한다. 또한, 제3 유전막은 제2 유전막 보다 두꺼워서 제3 및 제2 유전막은 절연체의 중심 레벨 보다 높은 레벨에 위치한다. 이는 본 발명의 제2 특징에 따른 방법에 의해 제조된 반도체 장치가 제1 실시예와 동일한 구조를 가진다는 것을 의미한다.
결과적으로, 이 방법은 2 레벨 구조를 가진 본 발명의 제1 특징에 따른 반도체 장치를 제공할 수 있다.
제2 특징에 따른 방법의 양호한 실시예에 있어서, 단계(a)는 제1 유전막이 2.5m 이하의 두께를 가지도록 산화 분위기에서 기판의 열 산화에 의해 수행된다.
두께에 관련된 이러한 제한은 단계(b) 동안 제1 유전막 전체의 질화를 구현하기 위해서 필요하다.
본 발명의 제3 특징에 따르면, 반도체 장치의 다른 제조 방법은 아래의 단계 (a),(b), 및 (c)를 포함한다.
(a) 제1 유전막은 반도체 기판 상에 형성된다. 제1 유전막은 기판을 구성하는 반도체의 산화물로 제조된다.
(b) 제1 유전막을 가진 기판은 제1 유전막을 질화하기 위해 질화 분위기내에서 제1 열처리되어, 제1 유전막을 가진 기판의 인터페이스에서 제2 유전막을 생성한다. 제2 유전막은 기판을 구성하는 반도체의 옥시니트라이드로 제조된다.
제2 특징에 따른 방법과는 상이하게, 제1 유전막은 이 공정 동안 제거되지 않는다.
(c) 제1 및 제2 유전막을 가진 기판은 기판을 산화하기 위해 산화 분위기에서 제2 열처리되어, 제2 유전막을 가진 기판의 인터페이스에서 제3 유전막을 생성한다. 제3 유전막은 기판을 구성하는 반도체의 산화물로 제조된다.
제2 특징에 따른 방법과는 상이하게, 제1, 제2 및 제3 유전 막은 3 레벨 구조의 절연체를 구성한다. 제3 유전막은 제2 유전막보다 두꺼워서 제3 및 제2 유전막의 인터페이스는 절연체의 중심 레벨보다 높은 레벨에 위치한다.
본 발명의 제3 특징에 따른 제조 방법에 있어서, 기판 상에 형성된 제3 유전막, 제3 유전막 상에 형성된 제2 유전막, 및 제2 유전막 상에 형성된 제1 유전막은 3레벨 구조의 절연체를 구성한다. 또한, 제3 유전막은 제2 유전막보다 두꺼워서 제3 및 제2 유전막의 인터페이스는 절연체의 중심 레벨 보다 높은 레벨에 위치한다. 이는 제3 특징에 따는 방법에 의해 제조된 반도체 장치는 3 레벨 구조를 가진 제1 실시예의 것과 동일한 구조를 가진다는 것을 의미한다.
결과적으로, 이 방법은 3 레벨 구조를 가진 제1 특징에 따른 반도체 장치를 제공할 수 있다.
제3 특징에 따른 방법의 양호한 실시예에 있어서, 단계(a)는 5nm 이하의 제1 유전체 막의 두께를 얻기 위해서 산화 분위기에서 기판의 열 산화에 의해 수행된다.
제1 유전체 막의 두께에 대한 이러한 제한은 3nm 이하의 제1 유전막 두께를 얻는데 필요하다.
본 발명의 제4 특징에 따르면, 반도체 장치의 또 다른 제조 방법은 아래의 단계(a) 및 (b)를 포함한다.
이 방법은 기판 상에 제1 유전막을 형성하는 단계(a)가 포함되지 않은 점에서 제2 및 세3 특징에 따른 방법과 상이하다.
(a) 반도체 기판은 기판의 질화를 위해 질화 분위기에서 제1 열 처리되어, 기판의 표면 상에 제1 유전막을 생성한다. 제1 유전막은 기판을 구성하는 반도체의 질화물로 제조된다.
(b) 제1 유전막을 가진 기판은 기판을 산화하기 위해서 산화 분위기에서 제2 열 처리되어, 기판의 인터페이스에서 제1 유전막과 함께 제2 유전막을 생성한다.
제2 유전막은 기판을 구성하는 반도체의 산화물로 제조된다.
제1 및 제2 유전막은 2 레벨 구조의 절연체를 구성한다. 제2 유전막은 제1 유전막보다 두꺼워서 제2 및 제1 유전막의 인터페이스는 절연체의 중심 레벨보다 더 높은 레벨에 위치한다.
제1 유전막의 전체 표면이 단계(b)동안 산화 분위기에 노출되므로 제1 유전막은 산소를 함유한다.
본 발명의 제4 특징에 따른 반도체 장치의 제조 방법에 있어서, 기판 상에 형성된 제2 유전막 및 제2 유전막 상에 형성된 제1 유전막은 2 레벨 구조의 절연체를 구성한다. 또한, 제2 유전막은 제1 유전막 보다 두꺼워서 제1 및 제2 유전막의 두께는 절연체의 중심 레벨 보다 더 높은 레벨에 위치한다. 이는 제4 특징에 따른 방법에 의해 제조된 반도체 장치는 2 레벨 구조의 절연체를 가진 제1 특징에 따른 장치와 동일한 구조를 가진다.
결과적으로, 이 방법은 제1 특징에 따른 반도체 장치를 제공할 수 있다.
본 발명의 제5 특징에 따라, 반도체 장치의 또다른 제조 방법은 아래의 단계 (a), (b), (c) 및 (d)를 포함한다.
이 방법은 제1 유전막을 에칭하는 단계가 추가로 포함되었다는 점에서 제2 내지 제4 특성과는 상이하다.
(a) 제1 유전막이 반도체 기판 상에 형성된다. 제1 유전막이 기판을 구성하는 반도체의 산화물로 제조된다.
(b) 제1 유전막을 가진 기판이 제1 유전막을 질화하기 위해 질화 분위기에서 제1 열처리되어, 제1 유전막을 가진 기판의 인터페이스에서 제2 유전막을 생성한다.
제2 유전막은 기판을 구성하는 반도체의 옥시니트라이드로 제조된다.
(c) 제1 및 제 유전막을 가진 기판은 기판을 산화하기 위해서 산화 분위기에서 제2 열처리되어, 제2 유전막을 가진 기판의 인터페이스에서 제3 유전막을 생성한다. 제3 유전막은 기판을 구성하는 반도체의 산화물로 제조된다.
(d) 기판에 대한 제1 유전막의 대향면은 제1 유전막의 두께가 특정값과 동일해 질 때까지 에칭된다.
제1, 제2 및 제3 유전막은 3 레벨 구조의 절연체를 구성한다. 제3 유전막은 제2 유전막보다 두꺼워서 제3 및 제2 유전막의 인터페이스는 절연체의 중심 레벨보다 높은 레벨에 위치한다.
본 발명의 제1 특징에 따른 반도체 장치의 제조 방법에 있어서, 기판 상에 형성된 제3 유전막, 제3 유전막 상에 형성된 제2 유전막, 및 제2 유전막 상에 형성된 나머지 제1 유전막이 3 레벨 구조의 절연체를 구성한다. 또한, 제3 유전막은 제2 유전막 보다 두꺼워서 제3 및 제2 유전막의 인터페이스는 절연체의 중심 레벨 보다 높은 레벨에 위치한다. 이는 본 발명의 제1 특징에 따른 방법에 의해 제조된 반도체 장치는 3 레벨 구조를 가진 제1 실시예와 동일한 구조를 가진다는 것을 의미한다.
결과적으로, 상기 방법은 제1 특징에 따른 반도체 장치를 제공할 수 있다.
제5 특징에 따른 방법에 있어서, 제1 유전막이 단계(d)동안 에칭되므로, 제1 유전막은 두껍고, 제1 유전막의 최종 두께는 정확하게 제어된다.
본 발명의 제6 특징에 따라, 반도체 장치의 또다른 제조 방법이 제1 특징에 따른 방법에 기술된 것과 동일한 단계(a), (b), 및 (c)와 아래의 단계(d')를 포함한다.
(d') 제1 유전막은 제2 유전막이 노출될 때가지 대향면으로부터 에칭된다.
이 방법은 제1 유전막이 전체가 단계(d') 동안 에칭된다는 점에서 제5 특성에 따른 방법과는 상이하다.
제2 및 제3 유전막은 2 레벨 구조의 절연체를 구성한다. 제3 유전막은 제2 유전막보다 두꺼워서 제3 및 제2 유전막의 인터페이스는 절연체의 중심 레벨 보다 높은 레벨에 위치한다.
본 발명의 제6 특성에 따른 반도체 장치의 제조 방법으로, 기판 상에 형성된 제3 유전막 및 제3 유전막 상에 형성된 제2 유전막은 2 레벨 구조의 절연체를 구성한다. 또한, 제3 유전막은 제2 유전막보다 두꺼워서 제3 및 제2 유전막의 인터페이스는 절연체의 중심 레벨 보다 높은 레벨에 위치한다. 이는 제5 특징에 따른 방법에 의해 제조된 반도체 장치는 2 레벨 구조를 가진 제1 실시예의 것과 동일한 구조를 가진다.
결과적으로, 이 방멉은 2 레벨 구조를 가진 제1 특징에 따른 반도체 장치를 제공할 수 있다.
제6 특성에 따른 방법에 있어서, 제1 유전막 전체가 단계(d')동안 에칭되므로, 제1 유전막은 제2 특성에 따른 방법보다 두껍다.
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
[제1실시예]
본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법이 제3a도 내지 제3d도에 도시된다.
먼저, 제3a도에 도시된 단결정 실리콘 기판(1)이 준비된다. 다음으로, 기판(1)은 열적 산화되어, 제3b도에 도시된 기판(1)의 주 표면 상에 SiO2막(2)이 생성된다. SiO2막(2)은 4nm의 두께를 가진다. 이 공정은 예를 들면 급속 열 처리기(RTP)를 이용하여 건조한 산소 분위기에서 900℃로 100초간, 건조한 산소 분위기에서 1000℃로 34초간, 또는 수직 내열로(vertical heat-resistance funnce)를 이용하여 수증기(습식) 분위기에서 750℃로 6분 30초간의 열처리에 의해 실현된다.
이 공정은 기판(1)의 주표면 상에 SiO2막을 생성하는 경우 열산화 공정 외의 소정의 공정에 의해서 수행된다.
다음으로, SiO2막(2)을 가진 기판(1)은 NH3분위기에서 850℃로 60초간 급속 열 공정을 겪게 되어, SiO2막(2)을 질화한다. 질소(N)는 이러한 공정 동안 막(2)의 표면 영역내 및 막(2)을 가진 기판(1)의 인터페이스의 인근에 주입된다. 그러므로, 실리콘 질화산화(SiN3x/4O2-x) 막(3)이 인터페이스에서 생성되고[여기서 0 < X <2], 동시에 다른 SiNxO1-x막(4)이 제3c도에 도시된 것처럼 막(2)의 표면 영역내에 생성된다. 참조 번호(2a)는 나머지 SiO2막을 도시한다.
하부의 SiN3x/4O2-x(3)은 약 1 내지 2nm의 두께를 가지며 2 내지 3 원자 퍼센트(at.%)의 질소 농도를 가진다. 막(3)내로 주입된 질소 원자는 실리콘 및 산소원자내로 정상적으로 강하게 접합된다. 그러므로, 이 막(3)은 안정하고 순차적인 열처리 공정에 의해 영향을 받는 것이 어렵다.
상부 SiNxO1-x막(4)는 약 2nm의 두께를 가지며 4at.% 농도의 질소 농도를 가진다. 막(4)내로 주입된 질소 원자는 실리콘 및 산소 원자에 정상적으로 강하게 접합되지 않는다. 그러므로, 이 막(4)는 불안정하고 순차적인 열 처리 공정에 의해 영향을 받기가 쉽다.
마지막으로, SiO2막(2a) 및 SiN3x/4O2-x막 및 SiNxO1-x막 (3 및 4)를 가진 기판(1)은 산화 분위기에서 1150℃로 120초간 급속 열 공정을 겪게 되어, 기판(1)을 재산화한다.
재산화 공정 동안, 상부 SiNxO1-x막(4)으로 주입된 질소 원자의 대부분은 상기 분위기내로 확산되어 간다. 그러므로, 상부 SiNxO1-x막(4)은 제거되고, 하부 SiO2막(2a)이 성장하여 6nm의 두께를 가지는 SiO2막(2b)가 된다고 볼 수 있다. 결과적으로, 하부 SiN3x/4O2-x막(3)은 SiO2막(5)의 두께와 동일한 높이 만큼 상승된다.
하부 SiN3x/4O2-x막(3)의 두께 및 성분비는 실질적으로 변하지 않고 유지된다. 주입된 질소 원자의 작은 부분은 상기 재산화 공정 이후에 남아 있고, 결과적으로 SiO2막(2b)이 질소 원자를 함유한다.
그러므로, 약 10nm 두께의 3 레벨 구조의 절연체(7)는 제3d도에 도시된 것처럼 기판(1)의 주표면 상에 생성된다. 절연체(7)는 하부 레벨에 6nm의 두께를 가진 SiO2막(5), 중간 레벨에 두께 약 2nm를 가지는 SiN3x/4O2-x막(3), 및 상부 레벨에 약 2nm의 두께를 가지는 질소가 풍부한 SiO2막(2b)으로 구성된다.
상기 재산화 공정은 SiO2막(2)을 형성하는 공정과 동일한 산화 조건에서 수행된다.
제1 실시예에 따른 반도체 장치의 제조 방법에서, 하부 SiO2막(5)이 SiN3x/4O2-x막(3)보다 두꺼우므로, 막(5 및 3)의 인터페이스는 절연체(7)의 중심, 레벨보다 높은 레벨에서 위치한다. 다시 말하면, 확산 또는 투과 장벽의 역할을 하는 SiN3x/4O2-x막(3)은 기판(1)에 대해 절연체(7)의 상부 대향면 주위에 위치한다.
그러므로, 불순물 원자로 도핑된 물질이 절연체(7)의 상부측에 접촉하는 경우, 불순물 원자의 확산 활동은 막(3)에 의해 중단된다. 이는 불순물 원자의 주입은 절연체(7)의 작은 상부 부분 내에서 국한된다. 결과적으로, 절연체(7)의 성능 및/또는 전기적 특성의 저하가 거의 방지될 수 있다.
상술한 급속 열 질화 공정은 양호하게는 아래의 조건하에서 수행된다:
온도 상승율은 100℃/분 부터 150℃/초의 범위내이다. 온도 하강율은 30℃/분 부터 100℃/초의 범위이다. 온도 상승 및 하강율이 그 상한선보다 크다면, 열처리 시스템은 심하게 악영향을 받고 및/또한 급속한 온도의 변화로 실리콘 기판(1)내에 크랙(crack)이 발생할 가능성이 있다. 온도 상승 및 하강율이 그 하한선보다 낮으면, 산화/질화 공정 동안 불필요한 막이 생성될 확률이 있고 및/또한 소망된 처리능력비(throughput)가 얻어질 수 없다.
제1 실시예에 따른 방법에 의해 제조된 반도체 장치의 성능 및 성분을 확인하기 위해, 발명자는 일단의 실험을 수행하여, 그 결과는 제4도, 제5도, 제6도 및 제7도에 도시된다.
이러한 실험에서, 본 발명의 반도체 장치는 제1 실시예에 따른 방법에 의해제조되었다. 동시에, 종래의 반도체 장치가 제2a도 내제 제2d도에 도시되어 상술한 종래의 방법에 의해 제조된다. 종래의 장치를 제조하는 방법에 있어서, 열 산화공정에 의해 얻어진 SiO2막(32)는 8nm의 두께를 가지며, 질화 공정은 NH3분위기에서 850℃로 60초 동안 수행되며, 재산화 공정은 산화 분위기에서 1150℃로 15초간 수행된다.
제4도는 물 회석된 플루오르화 수소(HF)를 이용하여 얻어진, 절연체(7 및 37)의 에칭비 프로파일(profile)을 깊이의 함수로서 나타낸 도면이다. 에칭비는 순수 SiO2막의 에칭비에 의해 표준화된다.
제4도에서, 절연체(7 또는 37)는 표준화된 에칭비가 1 값을 가지는 위치에서 순수 SiO2막의 에칭비와 동일한 에칭비를 가진다. 이는 절연체(7 또는 37)의 성분이 이 위치 또는 깊이에서 순수 SiO2라는 것을 의미한다. 반면에, 절연체(7 또는 37)가 1 보다 낮은 값을 에칭비를 가진다면, SiONx의 에칭비가 일반적으로 SiO2의 것 미만이므로, 이는 절연체(7 또는 37)의 성분이 이 위치 또는 깊이에서 질소를 함유한 SiO2또는 SiNx이라는 것을 의미한다.
제4도에서 본 발명의 반도체 장치의 프로파일(A)은 절연체(7)의 표면 부근에서 하부 부분을 가지고, 종래 ·반도체 장치의 프로파일(B)는 8nm의 깊이 부근에서 하부 부분을 가진다는 것을 알 수 있다. 따라서, 투과 장벽의 역할을 하는 영역은 본 발명 장치에서의 절연체(7)의 상부 부근에 위치한다. 반면에, 투과 장벽의 역할을 하는 영역은 종래 장치에서의 절연체(37)의 하부 부분 부근에 위치한다.
제5도는 본 발명 및 종래의 절연체(7 및 37)의 질소 농도를 깊이 함수로서 나타낸 도면을 도시하는데, 이는 제2 이온 질량 분광기(Secondary Ion Mass Spectrometry ; SIMS)에 의해 얻어진다.
제5도에서 본 발명에 의한 절연체(7)의 프로파일(A)은 상부 부근에 최고치를 가지고 종래의 절연체(37)의 프로파일(B)은 하부 부분 부근의 약 8nm의 깊이에서 최고치를 가진다. 그러므로, 성분 분석은 제4도에 도시된 것처럼 SIMS 방법에 의해 확인된다.
제6도에서 본 발명 및 종래의 절연체(7 및 37)의 웨이불(Weibull) ln[-ln(1-p)](즉, 누적 고장)을 전하-대-항복(charge-to-breakdown;Qbd)의 함수로서의 곡선(A 및 B)를 도시하는데, 여기서 p는 고장율이다. 이 결과는 절연체(7 및 37)의 신뢰도를 확인하기 위해, 시간 의존 유전체 항복(TDDB) 방법에 의해 얻어진다.
Qbd의 값이 더 커지고 그 요동이 더 좁아지면, 절연체(7 및 37)의 신뢰도는 더 높아진다.
제6도에서, 본 발명의 절연체(7)는 종래 절연체(37)보다 더 큰 Qbd값을 가지며, 초기 고장율 또는 항복이 종래 절연체(37)의 경우에 비해 본 발명의 절연체(7)에서 발생하기가 더 어렵다. 이러한 개선은 접촉된 물질로부터 확산된 불순물의 감소에 의해 야기되었다고 고려된다.
제7도는 본 발명 및 종래 절연체(7 및 37)의 보론 농도의 곡선을 깊이의 함수로 도시하며, 이는 SIMS 실험에 의해 얻어진다. 이 실험에서, 보론으로 도핑된 p+형 폴리실리콘막은 절연체(7 및 37)의 투과 장벽 기능 또는 성능을 확인하기 위해 절연체(7 및 37)와 접촉한다.
제7도에서 본 발명의 절연체(7)의 곡선(A)는 상부 부근에 최고치를 가지며, 종래 절연체(37)의 곡선(B)는 하부 부분의 부근에 약 8nm의 깊이에서 최고치를 가진다. 제5도의 곡선과 이 곡선을 비교하면, 절연체(7 및 37)의 질소 함유 영역에서 보론 원자의 확산이 각각 중단된다는 것을 알 수 있다. 다시 말하면, 제6도에 도시된 것과 같이 도핑된 보론 원자가 본 발명의 절연체(7)의 내부로 도핑되는 것을 효율적으로 방지된다는 사실에 기인하여 신뢰도 및 양품율의 개선이 실현된다.
[제2 실시예]
본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법이 제8a도 내지 제8d도에 도시된다.
먼저, 제8a도에 도시된 단결정 실리콘 기판(1)이 준비된다. 다음으로, 제8b도에 도시된 것처럼, 기판(1)은 열적 산화되어 기판(1)의 주 표면상에 SiO2막(2c)을 생성한다. 이러한 공정 단계들은 제1 실시예의 것과 동일하다. 그러나, SiO2막 (2c)은 2nm의 두께를 가지며, 이는 제1 실시예의 SiO2막(2)보다 작다.
이 공정은 예를 들면 급속 열 처리기를 이용하여 건식 산소 분위기에서 900℃로 25초 동안, 건식 산소 분위기에서 1000℃로 8초 동안, 또는 수직 내열로를 이용하여, 증기 분위기에서 750℃에서 30초간 열처리에 의해 실현된다.
이 공정은 기판(1)의 주표면 상에 SiO2막을 생성한다면 열 산화 공정 이외의 공정에 의해 수행된다.
다음으로, SiO2막(2c)을 가진 기판(1)은 제1 실시예의 것과 동일한 조건하의 급속 열 공정을 겪게 되어, SiO2막(2c)을 질화시킨다. 막(2c)의 두께는 충분히 작아서, 질소는 이 공정 동안 전체 막(2c)내로 주입된다. 그러므로, 막(2c)은 SiNxO1-x막(3a)으로 변환되는데, 이는 제8C도에 도시된 것처럼 막(2c)을 가진 기판의 인터페이스에서 형성된다.
SiNxO1-x막(3a)은 약 2nm의 두께를 가지며, 2 내지 3 at.%의 질소 농도를 가진다. 막(3a)내로 주입된 질소 원자는 실리콘 및 산소 원자와 일반적으로 강하게 접합된다. 그러므로, 이 막(3a)은 안정하며 순차적인 열처리 공정에 의해 영향을 받기가 어렵다.
마지막으로, SiNxO1-x막(3a)을 가진 기판(1)은 제1 실시예의 것과 동일한 조건하에서 급속 열 공정을 겪게 되어, 기판(1)을 재산화하게 된다.
이 재산화 공정 동안, 6nm의 두께를 가지는 SiO2막(5a)은 SiNxO1-x막(3a)을 가진 기판(1)의 인터페이스에서 생성된다. 순차적으로, SiNxO1-x막(3a)은 SiO2막(5a)의 두께와 동일한 높이 만큼 상승된다. SiNxO1-x막(3a)의 두께 및 성분은 실질적으로 변하지 않게 유지된다.
그러므로, 제8d도에 도시된 것처럼 약 8nm의 두께를 가지는 2 레벨 구조의 절연체(7a)가 기판(l)의 주표면상에 생성된다. 절연체(7a)는 상부 레벨에 6nm의 두께를 가지는 SiO2막(5a) 및 하부 레벨에 약 2nm의 두께를 가지는 SiNxO1-x막(3a)으로 구성된다.
제2 실시예에 따른 반도체 장치의 제조 방법에 있어서, 확산 장벽의 역할을 하는 SiNxO1-x막(3a)가 절연체(7a)의 상부에 위치하기 때문에, 다시 말해서 기판(1)에 대해 절연체(7a)의 상부, 대향측 부근에 위치한다. 그러므로, 불순물 원자로 도핑된 물질이 절연체(7a)의 상부 부분과 접촉하는 경우, 불순물 원자의 확산 활동은 막(3a)에 의해 완벽히 중단된다.
결과적으로, 절연체(7a)의 성능 및/또는 전기적 특성의 저하는 완벽히 방지될 수 있고, 반도체 장치의 신뢰도 및 양품율을 극도로 개선할 수 있다.
[제3 실시예]
본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법이 제9a도 내지 제9c도에 도시된다. 이 실시예는 제1 및 제2 실시예에 도시된 열 산화 공정을 포함하지 않는다.
제9a도에 도시된 것과 같은 단결정 실리콘 기판(1)이 준비되고, SiO2막을 가지지 않는 기판(1)이 제1 실시예의 것과 동일한 조건하에서 급속 열 공정을 격게 되어, 기판을 질화한다. 그러므로, 제9b도에 도시된 것처럼 SiNx막(3b)은 기판(1)의 주표면 상에 형성된다.
SiNx막(3b)은 약 2nm의 두께를 가지며 10 내지 30 at.%의 질소 농도를 가진다. 이 막(3b)은 안정하며 다음의 열처리 공정에 의해 영향을 받기가 어렵다.
마지막으로, SiNx막(3b)을 가진 기판(1)은 제1 실시예의 것과 동일한 조건하에서 급속 열공정을 겪게 되어, 기판(1)을 재산화한다.
이 재산화 공정 동안, 6nm의 두께를 가지는 SiO2막(5b)이 SiNx막을 가지는 기판(1)의 인터페이스에 생성된다. 순차적으로, SiNx막(3)은 SiO2막(5)와 동일한 높이만큼 상승한다. SiNx막(3b)의 두께 멎 성분은 실질적으로 변하지 않고 유지된다.
막(3b)의 전표면이 이 공정을 통해 산화 분위기에 노출되므로, 소량의 산소가 막(3b)내로 주입된다.
그러므로, 약 8nm의 두께를 가지는 2 레벨 구조의 절연체(7b)는 제9c도에 도시된 것처럼 기판(1)의 인터페이스에서 생성된다. 절연체(7b)는 하부 레벨에 6nm의 두께를 가지는 SiO2막(5b) 및 상부 레벨에 약 2nm의 두께를 가지는 산소-함유 SiNx막 (3b)으로 구성된다.
제3 실시예에 따른 반도체 장치의 제조 방법에 있어서, 확산 장벽의 역할을 하는 산소 함유 SiNx막(3b)는 절연체(7b)의 상부에 위치한다. 그러므로, 불순물 원자로 도핑된 물질이 절연체(7b)의 상부 부분에 접촉하는 경우, 뷸순물 원자의 확산활동은 막(3b)에 의해 완전히 중단된다. 결과적으로, 절연체(7b)의 성능 및/또는 전기적 특성의 저하는 완벽히 방지될 수 있고, 반도체 장치의 신뢰도 및 제조 수율의 극단적인 개선을 가능하게 한다.
[제4 실시예]
본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법이 제10a도 내지 제10e도에 도시된다.
상술한 제1 및 제2 실시예에서, 얇은 SiO2막이 제1 공정 단계 동안 기판(1)의 주표면 상에 형성된다. 그러나, 본 발명의 다음 공정 단계에서 특정 두께를 가지도록 에칭된다면 두꺼운 SiO2막이 형성될 수 있다.
먼저, 제10a도에 도시된 것과 같은 단결정 실리콘 기판(1)이 준비되고, 제10b도에 도시된 것처럼, 기판(1)이 열적 산화되어 기판(1)의 주표면 상에 두꺼운 SiO2막(2d)을 생성한다. SiO2막(2d)는 예를 들면 1Onm의 두께를 가진다.
이 공정은 예를 들면 급속 열 처리기를 이용하여 건식 산소 분위기에서 1000℃로 220초간, 건식 산소 분위기에서 1100℃로 52초간, 또는 수직 내열로를 이용하여 습식 증기 분위기에서 750℃로 36분간 열처리에 의해 실현된다.
이 공정은 기판(1)의 주표면 상에 SiO2막을 생성한다면, 열 산화 공정 외의 다른 공정에 의해 수행된다.
다음으로, 두꺼운 SiO2막(2d)을 가진 기판(1)이 제1 실시예의 것과 동일한 조건하에 급속 열 공정을 겪게 되어, SiO2막(2d)을 질화하게 된다, 질화물은 이 공정동안 막(2d)의 표면 영역 및 기판(1)의 인터페이스의 부근으로 주입된다. 그러므로, SiNxO1-x막(3c)은 인터페이스에서 생성되고 동시에, 다른 SiNxO1-x막(4a)은 제10c도에 도시된 것처럼 막(2d)의 표면 영역내에 생성된다. 참조 번호(2e)는 나머지 SiO2막을 표시한다.
하부 SiNxO1-x막(3c)은 약 2nm의 두께를 가지고 2 내지 3 at.%의 질소 농도를 가진다. 막(3c)으로 주입된 질소 원자는 일반적으로 실리콘 및 산소 원자에 강하게 접합된다. 그러므로, 이 막(3c)은 안정하고 다음의 열 처리 공정에 의해 영향을 받기가 어렵다.
상부 SiNxO1-x막(4a)은 약 1 내지 2nm의 두께를 가지며 4 at.%의 질소 농도를 가진다. 막(4a)로 주입된 질소 원자는 실리콘 및 산소 원자에 일반적으로 강하게 접합되지 않는다. 그러므로, 이 막(4a)은 불안정하며 다음의 열처리 공정에 의해 쉽게 영향을 받는다.
순차적으로, SiO2막(2e) 및 SiNxO1-x막(3c 및 4a)을 가진 기판(1)은 산소 분위기에서 1150℃로 120초 동안 급속 열 공정을 겪게 되어, 기판(1)을 재산화하게 된다.
이 재산화 공정 동안, SiO2막(5c)은 하부 SiNxO1-x막(3c)을 가진 기판(1)의 인터페이스에서 생성 된다. 결과적으로, SiNxO1-x막(3c)은 제10c도에 도시된 SiO2막 (5c)의 두께와 동일한 높이만큼 상승한다. 하부 SiNxO1-x막(3c)의 두께 및 성분은 실질적으로 변화하지 않게 유지된다.
주입된 질소 원자의 작은 부분이 재산화 공정 이후에 남아서, 결과적으로 SiO2막(2f)는 질소 원자를 함유한다.
SiO2막(5c)의 형성과 동시에, 상부 SiNxO1-x막(4a)내로 주입된 대부분의 질소원자는 상기 분위기내로 확산된다. 그러므로, 상부 SiNxO1-x막(4a)은 소멸되고, 하부 SiO2막(2e)는 성장하여 약 6nm의 두께를 가지는 SiO2막(2f)가 된다.
상술한 재산화 공정은 SiO2막(2d)을 형성하는 열산화 공정의 것과 동일한 산화 조건에 의해 수행된다.
그러므로, 약 17nm의 두께를 가지는 3 레벨 구조의 절연체(7c')는 제10d도에 도시된 것과 같은 기판(1)의 주표면 상에 생성된다.
마지막으로, 절연체(7c')의 상부에 위치한 SiO2막(2f)는 절연체(7c')가 약 10nm의 두께를 가질 때까지 부분적으로 에칭되어, 제10e도에 도시된 것과 같은 3레벨 절연체(7c)를 생성한다.
절연체(7c)는 하부 레벨에 6nm의 두께를 가지는 SiO2막(5c), 중간 레벨에 약 2nm의 두께를 가지는 SiNxO1-x막(3c), 및 상부 레벨에 약 2nm의 두께를 가지는 질소가 풍부한 SiO2막(2f)로 구성된다.
상술한 에칭 공정은 예를 들면 절연체(7c')를 가진 기판(1)을 HF 수용액에 30초 내지 6분간 담금으로써 수행된다. 이 HF 용액은 예를 들면 1:400의 비율로 50%-HF 용액을 물과 혼합함으로써 얻어진다.
NH4F의 수용액이 HF 용액 대신에 이용된다.
또한, HF 시스템 에칭 가스가 에칭 공정을 수행하는데 사용된다. 예를 들면, 액화 플루오르(F) 기체로부터 제조된 HF 증기와 회석한 N2기체의 혼합물이 사용된다. 이러한 경우, 에칭 시간은 예를 들면 20초 내지 2분이다.
그러므로, 용재 또는 가스가 SiO2와 SiNx또는 SiNxO1-x사이에 극도로 큰 에칭 선택도를 제공하므로, 소정의 HF 시스템 에칭 용액 또는 가스도 양호하게 사용되며, 결과적으로 오버에칭이 방지되는 것이 보장된다.
제4 실시예에 따른 반도체 장치의 제조 방법에 있어서, 하부 SiO2막(5c)이 SiNxO1-x막(3c)보다 두꺼우므로, 막(5c 및 3c)의 인터페이스는 절연체(7c)의 중심 레벨보다 더 높은 레벨에 위치한다. 다시 말하면, 확산 또는 투과 장벽의 역할을 하는 SiNxO1-x막(3c)은 기판(1)에 대한 절연체(7c)의 상부 대향측 부근에 위치한다.
그러므로, 불순물 원자로 도핑된 물질이 절연체(7c)의 상부측과 접촉될 때, 불순물 원자의 확산 활동은 막(3c)에 의해 중단된다. 이는 불순물 원자의 주입은 절연체(7c)의 작은 상부 부분에만 국한된다. 결과적으로, 절연체(7c)의 성능 및/또는 전기적 특성의 저하는 거의 방지된다.
[제5 실시예]
본 발명의 제5 실시예에 따른 방법에 의해 제조된 반도체 장치가 제11도에 도시된다. 이 장치는 절연체(7c)의 상부 레벨내에 위치한 에칭되지 않은 SiO2막 (2f)이 제거된다는 것만 제외하면 제10e도에 도시된 제4 실시예의 것과 동일한 구조를 가진다.
제5 실시예에 따른 방법은 제10a도 내지 제10d도에 도시된 제4 실시예의 것과 동일한 단계를 포함한다. 그러나, 최종 에칭 단계는 제4 실시예의 것과는 상이하다. 특히, 절연체(7c')의 상부 레벨에 위치한 SiO2막(2f)은 완전히 제거되어 하부의 SiNxO1-x막(3c)를 노출시킨다.
그러므로, 제11도에 도시된 것처럼 2레벨 구조를 가지는 절연체(7d)가 얻어진다. 절연체(7d)는 하부 레벨에 6nm의 두께를 가지는 SiO2막(5d) 및 상부 레벨에 약 2nm의 두께를 가지는 SiNxO1-x막(3d)으로 구성된다.
SiNxO1-x막(3d)은 에칭 공정 동안 양호한 에칭 중단기의 작용을 하므로, 오버에칭이 발생하지 않고, 불필요한 절연체(7d)의 두께 감소를 방지한다.
실리콘 기판이 상기 제1 내지 제5 실시예에서 이용되지만, 다른 반도체로 제조된 기판도 이용될 수 있다.
제5 실시예에 따른 제조 방법에 있어서, 제2 및 제3 실시예의 것과 동일한이점이 얻어질 수 있다.
절연체를 구성하는 각 막의 두께는 상술한 실시예에만 국한하지 않고 소망하는 바대로 선택적으로 변경할 수 있다.
본 발명의 양호한 형태가 설명되지만, 본 발명의 기술 사상을 벗어나지 않고 당해 기술 분야의 숙련자라면 그 변형이 가능하다는 것이 이해될 것이다. 본 발명의 범위는 그러므로 아래의 첨부된 청구 범위에 의해 전적으로 결정된다.

Claims (15)

  1. 반도체 장치에 있어서, 반도체 기판; 및 상기 기판 상에 형성된 다중-레벨 구조의 절연체를 포함하며,
    상기 절연체는 상기 기판 상에 형성된 제1 유전막 및 상기 제1 유전막 상에 형성된 제2 유전막을 포함하며,
    상기 제1 및 제2 유전막의 인터페이스는 상기 절연체의 중심 레벨보다 높은 레벨에 있도록 상기 제1 유전막이 상기 제2 유전막보다 더 두꺼우며,
    상기 제1 유전막을 가진 상기 기판을 구성하는 반도체의 산화물로 제조되며,
    상기 제2 유전막은 상기 기판을 구성하는 상기 반도체의 질화물 또는 산화질화물(oxynitride)로 제조되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제2 유전막은 상기 기판을 구성하는 상기 반도체의 질화물로 제조되며, 상기 제2 유전막의 두께는 1 내지 2nm 범위인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제2 유전막은 상기 기판을 구성하는 상기 반도체의 산화질화물로 제조되며, 상기 제2 유전막의 두께는 2 내지 4nm 범위인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 절연체는 2 레벨 구조의 상기 제1 및 제2 유전막만을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 절연체는 상기 제2 유전막 상에 형성된 제3 유전막을 더 포함하여 제3 레벨 구조를 가지며,
    상기 제3 유전막은 상기 기판을 구성하는 상기 반도체의 산화물로 제조되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 제3 유전막의 두께는 3nm 이하인 것을 특징으로 하는 반도체 장치.
  7. 반도체 장치의 제조 방법에 있어서, (a) 기판을 구성하는 반도체의 산화물로 제조된 제1 유전막을 상기 반도체 기판 상에 형성하는 단계; (b) 상기 제1 유전막을 질화시키도록 질화 분위기에서 상기 제1 유전막을 가진 상기 기판상에 제1 열처리를 수행하여, 상기 제1 유전막을 가진 상기 기판의 인터페이스에 제2 유전막을 생성하는 단계 - 상기 제 2유전막은 상기 기판을 구성하는 상기 반도체의 산화질화물로 제조되며, 상기 제1 유전막 전체가 질화되어 상기 제2 유전막이 됨-; 및 (c) 상기 기판을 산화시키도록 산화 분위기에서 상기 제2 유전막을 가진 상기 기판상에 제2 열처리를 수행하여, 상기 제2 유전막을 가진 상기 기판의 인터페이스에 상기 기관을 구성하는 상기 반도체의 산화물로 제조된 제3 유전막을 생성하는 단계를 포함하며, 상기 제2 및 제3 유전막은 2-레벨 구조의 절연체를 구성하며, 상기 제3 및 제2 유전막의 인터페이스가 상기 절연체의 중심 레벨보다 높은 레벨에 위치하도록 상기 제3 유전막이 상기 제2 유전막보다 더 두꺼운 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제7항에 있어서, 상기 단계(a)는 상기 제1 유전막의 두께가 2.5nm 또는 그 이하가 되도록 산화 분위기에서 상기 기판을 열 산화함으로써 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 반도체 장치의 제조 방법에 있어서, (a) 기판을 구성하는 반도체의 산화물로 제조된 제1 유전막을 반도체 기판상에 형성하는 단계; (b) 상기 제1 유전막을 질화시키기 위해서 질화 분위기에서 상기 제1 유전막을 가진 상기 기판상에 제1 열 처리를 수행하여, 상기 제1 유전막을 가진 상기 기판의 인터페이스에서 상기 기관을 구성하는 상기 반도체의 산화질화물로 제조된 제2 유전막을 생성하는 단계;및 (c) 상기 기판을 산화시키도록 산화 분위기에서 상기 제1 및 제2 유전막을 가진 상기 기판 상에 제2 열처리를 수행하여, 상기 제2 유전막을 가진 상기 기판의 인터페이스에 상기 기판을 구성하는 상기 반도체의 산화물로 제조된 제3 유전막을 생성하는 단계를 포함하며, 상기 제1, 제2 및 제3 유전막은 3 레벨 구조의 절연체를 구성하며,
    상기 제 1, 제 2 및 제 3 유전막은 3 레벨 구조의 절연체를 구성하며,
    상기 제3 및 제2 유전막의 인터페이스가 상기 절연체의 중심 레벨보다 더 높은 레벨에 위치하도록 상기 제3 유전막이 상기 제2 유전막보다 더 두꺼운 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서, 상기 단계(a)는 상기 제1 유전막의 두께가 5nm 이하가 되도록 산화 분위기에서 상기 기판의 열 산화에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 반도체 장치의 제조 방법에 있어서,
    (a) 기판을 질화시키기 위해서 질화 분위기에서 반도체 기한상에 제1 열처리를 수행하여, 상기 기판의 표면상에 상기 기판을 구성하는 반도체의 질화물로 제조된 제1 유전막을 생성하는 단계; 및
    (b) 상기 기판을 산화시키기 위해서 산화 분위기에서 상기 제1 유전막을 가진 상기 반도체 기판상에 제2 열처리를 수행하여, 상기 제1 유전막을 가진 상기 기판의 인터페이스에서 상기 기판을 구성하는 상기 반도체의 산화물로 제조된 제2 유전막을 생성하는 단계를 포함하며,
    상기 제1 및 제2 유전막은 2 레벨 구조의 절연체로 구성되며,
    상기 제2 및 제1 유전막의 인터페이스가 상기 절연체의 중심 레벨보다 높은 레벨에 위치하도록 상기 제2 유전막이 상기 제1 유전막보다 더 두꺼운 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 반도체 장치의 제조 방법에 있어서,
    (a) 기판을 구성하는 반도체의 산화물로 제조된 제1 유전막을 반도체 기판상에 형성하는 단계;
    (b) 상기 제1 유전막을 질화시키도록 질화 분위기에서 상기 제1 유전막을 가진 상기 기판상에 제1 열처리를 수행하여, 상기 제1 유전막을 가진 상기 기판의 인터페이스에서 상기 기판을 구성하는 상기 반도체의 산화물질로 제조된 제2 유전막을 생성하는 단계;
    (c) 상기 기판을 산화기키기 위해서 산화 분위기에서 상기 제1 및 제2 유전막을 가진 상기 기판 상에 제2 열처리하여, 상기 제2 유전막을 가진 상기 기판의 인터페이스에서 상기 기판을 구성하는 상기 반도체의 산화물로 제조된 제3 유전막을 생성하는 단계; 및
    (d) 상기 제1 유전막의 두께가 특정 값과 일치할 때까지 상기 기판에 대해 상기 제1 유전막의 대향면을 에칭하는 단계를 포함하며,
    상기 제1, 제2 및 제3 유전막은 3 레벨 구조의 절연체를 구성하고,
    상기 제3 및 제2 유전막의 인터페이스가 상기 절연체의 중심 레벨보다 높은 레벨에 위치하도록 상기 제3 유전막이 제2 유전막보다 더 두꺼운 것을 특징으로 하는 반도체 제조 방법.
  13. 반도체 장치의 제조 방법에 있어서,
    (a) 기판을 구성하는 반도체의 산화물로 제조된 제1 유전막을 반도체 기판상에 형성하는 단계;
    (b) 상기 제1 유전막을 질화시키기 위해서 질화 분위기에서 상기 제1 유전막을 가진 상기 기판 상에 제 1 열처리를 수행하여, 상기 제1 유전막을 가진 상기 기판의 인터페이스에 상기 기판을 구성하는 상기 반도체의 산화질화물로 제조된 제2 유전막을 생성하는 단계;
    (c) 상기 기판을 산화시키기 위해서 산화 분위기에서 상기 제1 및 제2 유전막을 가진 상기 기판 상에 제2 열처리하여, 상기 제2 유전막을 가진 상기 기판의 인터페이스에 상기 기판을 구성하는 상기 기판의 산화물로 제조된 제2 유전막을 생성하는 단계; 및
    (d) 상기 제2 유전막이 노출되는 동안 상기 기판에 대해 상기 제1 유전막의 대향면을 에칭하는 단계를 포함하며,
    상기 제2 및 제3 유전막은 2 레벨 구조의 절연체를 구성하며,
    상기 제3 및 제2 유전막의 인터페이스가 상기 절연체의 중심 레벨보다 높은 레벨에 위치하도록 상기 제3 유전막이 상기 제2 유전막보다 더 두꺼운 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 반도체 장치에 있어서, 반도체 기판; 및
    상기 반도체 기판의 주 표면 상에 형성된 2-레벨 구조의 절연체를 포함하며, 상기 절연체는 상기 기판의 주 표면 상에 형성된 제1 유전막, 상기 제1 유전막 상에 형성된 제2 유전막을 포함하며,
    상기 제1 및 제2 유전막의 인테페이스가 상기 절연체의 중심 레벨 위에 있도록 상기 제1 유전막이 상기 제2 유전막보다 더 두꺼우며,
    상기 제1 유전막은 실리콘 산화물로 이루어지고, 상기 제2 유전막은 실리콘 질화물로 이루어지며,
    상기 제2 유전막은 상기 절연체 및 상기 기판의 외부에 존재하는 불순물이 상기 절연체를 통해 상기 기판으로 도핑되는 것을 방지하는 배리어(barrier)로서 역할을 하고, 또한 상기 절연체 및 상기 기판의 외부에 존재하는 불순물이 상기 절연체의 표면을 통해 상기 절연체 도핑되는 것을 억제시키는 배리어로서 역할을 하며, 상기 제2 유전막은 10 내지 30 at%의 질소 농도를 갖는 실리콘 질화물로 이루어지고, 1에서 2 nm 사이의 두께 범위를 갖는 것을 특징으로 하는 반도체 장치.
  15. 반도체 장치에 있어서,
    반도체 기판; 및 상기 반도체 기판의 주 표면 상에 형성된 2-레벨 구조의 절연체를 포함하며,
    상기 절연체는 상기 기판의 주 표면 상에 형성된 제1 유전막 및 상기 제1 유전막 상에 형성된 제2 ㅈ유전막을 포함하며,
    상기 제1 및 제2 유전막의 인터페이스가 상기 절연체의 중심 레벨 위에 있도록 상기 제1 유전막이 상기 제2 유전막보다 더 두꺼우며,
    상기 제1 유전막은 실리콘 산화물로 이루어지고, 상기 제2 유전막은 실리콘 산화물질(oxynoitride of silicon)로 이루어지며,
    상기 제2 유전막은 상기 절연체 및 상기 기판의 외부에 존재하는 불순물이 상기 절연체를 통해 상기 기판으로 도핑되는 것을 방지하는 배리어(barrier)로서 역할을 하고, 또한 상기 절연체 및 상기 기판의 외부에 존재하는 불순물이 상기 절연체의 표면을 통해 상기 절연체로 도핑되는 것을 억제시키는 배리어로서 역할을 하며, 상기 제2 유전막은 2 내지 3 at%의 질소 농도를 갖는 실리콘 산화질화물로 이루어지고, 상기 제2 유전막의 두께는 2 내지 4mm의 범위에 있는 것을 특징으로 하는 반도체 장치.
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