JP2738145B2 - 半導体装置 - Google Patents
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に多層配線を有する半
導体装置に関する。
導体装置に関する。
従来の多層配線について図面を参照して説明する。第
３図（ａ）は従来の２層配線の平面図、第３図（ｈ）は
第３図（ａ）のＡ−Ａ′線の断面図である。第３図
（ａ）に示す様に、第１層配線101はリソグラフィ技術
等で決まる第１層配線の最小配線ピッチで106の他に最
小配線ピッチより大きい配線ピッチ301で配線されてい
る。この最小配線ピッチより大きい配線ピッチ301はト
ランジスタ等のコンタクトのピッチに合わせてある。そ
の上に層間絶縁膜があり、さらにその上に第２層配線10
2が第１層配線101と垂直の方向に配線されている。第１
層配線101と第２層配線102はスルーホール103で接続さ
れている。そして第１層配線101と第２層配線102との間
の層間絶縁膜は、第３図（ｂ）に示す様に第１層配線10
1の段差を軽減し、平坦化するため、シリコン酸化膜302
と、その上に塗布法により形成したシリカフィルム303
と、さらにその上に形成したシリコン酸化膜304から成
る３層構造となっている。
３図（ａ）は従来の２層配線の平面図、第３図（ｈ）は
第３図（ａ）のＡ−Ａ′線の断面図である。第３図
（ａ）に示す様に、第１層配線101はリソグラフィ技術
等で決まる第１層配線の最小配線ピッチで106の他に最
小配線ピッチより大きい配線ピッチ301で配線されてい
る。この最小配線ピッチより大きい配線ピッチ301はト
ランジスタ等のコンタクトのピッチに合わせてある。そ
の上に層間絶縁膜があり、さらにその上に第２層配線10
2が第１層配線101と垂直の方向に配線されている。第１
層配線101と第２層配線102はスルーホール103で接続さ
れている。そして第１層配線101と第２層配線102との間
の層間絶縁膜は、第３図（ｂ）に示す様に第１層配線10
1の段差を軽減し、平坦化するため、シリコン酸化膜302
と、その上に塗布法により形成したシリカフィルム303
と、さらにその上に形成したシリコン酸化膜304から成
る３層構造となっている。
この従来の多層配線構造では、第３図（ｂ）に示す様
に、第１層配線最小ピッチ106の配線間隔の部分はシリ
カフィルム304が充分に充填され、層間絶縁膜は平坦化
されているため第２層配線102のステップカバレッジは
良好であるが、第１層配線の最小ピッチより大きい倍線
ピッチ301の配線間隔の部分では配線間隔が大きいため
シリカフィルム304の充填が充分でなく、層間絶縁膜の
平坦性が充分でないため、第２層配線102のステップカ
バレッジが低下している。その結果、第２層配線102の
エレクトロマイグレーション耐性が劣化し、信頼性が劣
化するという問題がある。また配線間隔によっては層間
絶縁膜の平坦性さらに劣化し、第２層配線102の断線が
生じるという問題点があった。
に、第１層配線最小ピッチ106の配線間隔の部分はシリ
カフィルム304が充分に充填され、層間絶縁膜は平坦化
されているため第２層配線102のステップカバレッジは
良好であるが、第１層配線の最小ピッチより大きい倍線
ピッチ301の配線間隔の部分では配線間隔が大きいため
シリカフィルム304の充填が充分でなく、層間絶縁膜の
平坦性が充分でないため、第２層配線102のステップカ
バレッジが低下している。その結果、第２層配線102の
エレクトロマイグレーション耐性が劣化し、信頼性が劣
化するという問題がある。また配線間隔によっては層間
絶縁膜の平坦性さらに劣化し、第２層配線102の断線が
生じるという問題点があった。
本発明の半導体装置は、多層配線を有する半導体装置
において、多層配線の少なくとも下層の配線層の膜厚と
間隔との比が、下層配線の膜厚／下層配線の間隔≧0.45
の条件で形成された領域又は下層配線の膜厚／下層配線
の間隔≦0.25の条件で形成された領域とを備え、0.25＜
下層配線の膜厚／下層配線の間隔＜0.45の条件で形成さ
れた領域は存在しないことを特徴とする。
において、多層配線の少なくとも下層の配線層の膜厚と
間隔との比が、下層配線の膜厚／下層配線の間隔≧0.45
の条件で形成された領域又は下層配線の膜厚／下層配線
の間隔≦0.25の条件で形成された領域とを備え、0.25＜
下層配線の膜厚／下層配線の間隔＜0.45の条件で形成さ
れた領域は存在しないことを特徴とする。
本発明の別の半導体装置は、複数の下層配線と、複数
の下層配線上に形成された第１のシリコン酸化膜と、第
１のシリコン酸化膜上に形成されたシリカフィルム層
と、シリカフィルム層上に形成された第２のシリコン酸
化膜とを有する半導体装置であって、下層配線の膜厚と
間隔の比が下層配線の膜厚／下層配線の間隔≧0.45、ま
たは、下層配線の膜厚／下層配線の間隔≦0.25のみであ
ることを特徴とする。
の下層配線上に形成された第１のシリコン酸化膜と、第
１のシリコン酸化膜上に形成されたシリカフィルム層
と、シリカフィルム層上に形成された第２のシリコン酸
化膜とを有する半導体装置であって、下層配線の膜厚と
間隔の比が下層配線の膜厚／下層配線の間隔≧0.45、ま
たは、下層配線の膜厚／下層配線の間隔≦0.25のみであ
ることを特徴とする。
本発明の更に別の半導体装置は、多層配線を有する半
導体装置において、少なくとも内部回路部は、複数個の
配線ピッチで配線され、少なくとも下層の配線層の膜厚
と間隔の比は離散的に存在し、かつ、その比が下層配線
の膜厚／下層配線の間隔≧0.45、又は下層配線の膜厚／
下層配線の間隔≦0.25のみであることを特徴とする。
導体装置において、少なくとも内部回路部は、複数個の
配線ピッチで配線され、少なくとも下層の配線層の膜厚
と間隔の比は離散的に存在し、かつ、その比が下層配線
の膜厚／下層配線の間隔≧0.45、又は下層配線の膜厚／
下層配線の間隔≦0.25のみであることを特徴とする。
次に本発明について図面を参照して説明する。第１図
は本発明の第１の実施例を示す。
は本発明の第１の実施例を示す。
膜厚0.6μｍのアルミにより形成された第１層配線101
と膜厚1.0μｍのアルミにより形成された第２層配線102
として多層配線が構成されており、層間絶縁膜に形成さ
れたスルーホール103により第１層配線101と第２層配線
102が接続されている。層間絶縁膜の構造は第３図
（ｂ）に示したものと同様に、シリカフィルムを中間層
にもつ３層構造である。
と膜厚1.0μｍのアルミにより形成された第２層配線102
として多層配線が構成されており、層間絶縁膜に形成さ
れたスルーホール103により第１層配線101と第２層配線
102が接続されている。層間絶縁膜の構造は第３図
（ｂ）に示したものと同様に、シリカフィルムを中間層
にもつ３層構造である。
本構造において、下層の配線層である第１層配線101
の幅104は1.0μｍ間隔、105は1.0μｍである。そして最
小配線ピッチ106は2.0μｍであり、第１層配線101はこ
の最小配線ピッチで決められたグリッドにのみ配置され
ている。従って第１層配線107は、隣に配線がないた
め、第１層配線108との配線ピッチ109は最小配線ピッチ
106の２倍の4.0μｍとなる。この様に配線された第１層
配線の膜厚と間隔の比の最大は最小配線ピッチ106の部
分であり0.6となり、その次に大きい膜厚と間隔の比は
最小配線ピッチの２倍の配線ピッチ109の部分であり0.2
となる。
の幅104は1.0μｍ間隔、105は1.0μｍである。そして最
小配線ピッチ106は2.0μｍであり、第１層配線101はこ
の最小配線ピッチで決められたグリッドにのみ配置され
ている。従って第１層配線107は、隣に配線がないた
め、第１層配線108との配線ピッチ109は最小配線ピッチ
106の２倍の4.0μｍとなる。この様に配線された第１層
配線の膜厚と間隔の比の最大は最小配線ピッチ106の部
分であり0.6となり、その次に大きい膜厚と間隔の比は
最小配線ピッチの２倍の配線ピッチ109の部分であり0.2
となる。
第２図に第１層配線の膜厚と間隔の比と第２層配線の
ステップカバレッジの間隔を示す。第２図より第２層配
線のステップカバレッジが50％以上となるためには、第
１層配線の膜厚と間隔の比が、0.45以上、又は0.25以下
となれば良い事が分かる。
ステップカバレッジの間隔を示す。第２図より第２層配
線のステップカバレッジが50％以上となるためには、第
１層配線の膜厚と間隔の比が、0.45以上、又は0.25以下
となれば良い事が分かる。
従って第１図に示した本発明の実施例では、第１層配
線の膜厚と間隔の比の内、0.2〜0.6の間の比は存在しな
いため、第２層配線のステップカバレッジは60％以上を
確保することができる。
線の膜厚と間隔の比の内、0.2〜0.6の間の比は存在しな
いため、第２層配線のステップカバレッジは60％以上を
確保することができる。
また本実施例の様に、予め決められた位置にしか配線
しないことは配線の自由度が低下するがコンピュータに
よる自動配線の場合には、何ら不都合は生じない。
しないことは配線の自由度が低下するがコンピュータに
よる自動配線の場合には、何ら不都合は生じない。
次に本発明の第２の実施例について第４図を参照して
説明する。本実施例は拡散層401とゲート電極402からな
るMOSFET上に２層配線を形成した場合で、第１層配線10
1はゲート電極上コンタクト403,及び拡散層上コンタク
ト404により、それぞれ、ゲート電極402及び拡散層401
と接続され、第２層配線102はスルーホール103により第
１層配線101に接続されている。第１層配線101の膜厚は
0.7μｍで、最小配線ピッチ106は2.0μｍであり、第１
層配線のピッチは最小配線ピッチ106の他、2.5μの配線
ピッチ405が存在する。この様に配線された第１層配線
の膜厚と間隔の比は最大は最小配線ピッチ106の部分で
0.7、次に大きいのは、配線ピッチ405の部分で第１層配
線間隔406が1.5μであるから0.47となる。さらに次に大
きいのは、第１の実施例と同様に、最小配線ピッチ106
で１本おきに配線された場合で、膜厚と間隔の比は0.23
となる。この場合も第１層配線の膜厚と間隔の比は離散
的に存在し、0.25から0.45の間の比は存在しない。従っ
て第２層配線のステップカバレッジは50％以上を確保す
ることができる。
説明する。本実施例は拡散層401とゲート電極402からな
るMOSFET上に２層配線を形成した場合で、第１層配線10
1はゲート電極上コンタクト403,及び拡散層上コンタク
ト404により、それぞれ、ゲート電極402及び拡散層401
と接続され、第２層配線102はスルーホール103により第
１層配線101に接続されている。第１層配線101の膜厚は
0.7μｍで、最小配線ピッチ106は2.0μｍであり、第１
層配線のピッチは最小配線ピッチ106の他、2.5μの配線
ピッチ405が存在する。この様に配線された第１層配線
の膜厚と間隔の比は最大は最小配線ピッチ106の部分で
0.7、次に大きいのは、配線ピッチ405の部分で第１層配
線間隔406が1.5μであるから0.47となる。さらに次に大
きいのは、第１の実施例と同様に、最小配線ピッチ106
で１本おきに配線された場合で、膜厚と間隔の比は0.23
となる。この場合も第１層配線の膜厚と間隔の比は離散
的に存在し、0.25から0.45の間の比は存在しない。従っ
て第２層配線のステップカバレッジは50％以上を確保す
ることができる。
また本発明は３層配線,4層配線と配線層数を増した場
合においても同様、下層配線層、つまり、３層配線構造
では第１層，第２層配線,4層配線構造では第１層，第２
層，及び第３層配線の膜厚と間隔の比を0.45以上または
0.25以下にすることによって上層配線のステップカバレ
ッジを50％以上確保することができる。
合においても同様、下層配線層、つまり、３層配線構造
では第１層，第２層配線,4層配線構造では第１層，第２
層，及び第３層配線の膜厚と間隔の比を0.45以上または
0.25以下にすることによって上層配線のステップカバレ
ッジを50％以上確保することができる。
以上説明したように本発明は、多層配線において、下
層配線の膜厚と間隔の比を離散的にし、上層配線のステ
ップカバレッジが低下する下層配線の膜厚と間隔の比の
領域が存在しない様にすることにより、上層配線のステ
ップカバレッジは50％以上が確保でき、多層配線を有す
る半導体装置の信頼性が向上し、歩留りも、向上すると
いう効果を有する。
層配線の膜厚と間隔の比を離散的にし、上層配線のステ
ップカバレッジが低下する下層配線の膜厚と間隔の比の
領域が存在しない様にすることにより、上層配線のステ
ップカバレッジは50％以上が確保でき、多層配線を有す
る半導体装置の信頼性が向上し、歩留りも、向上すると
いう効果を有する。
第１図は本発明の第１の実施例の平面図、第２図は第２
層配線のステップカバレッジを示すグラフ、第３図
（ａ），（ｂ）はそれぞれ従来の多層配線の平面図，及
び断面図、第４図は本発明の第２の実施例の平面図であ
る。 101……第１層配線、102……第２層配線、103……スル
ーホール、104……第１層配線幅、105……第１層配線間
隔、106……最小配線ピッチ、107,108……第１層配線、
109……配線ピッチ、301……配線ピッチ、302,304……
シリコン酸化膜、303……シリカフィルム、401……拡散
層、402……ゲート電極、403……ゲート電極上コンタク
ト、404……拡散層上コンタクト、405……配線ビッチ。
層配線のステップカバレッジを示すグラフ、第３図
（ａ），（ｂ）はそれぞれ従来の多層配線の平面図，及
び断面図、第４図は本発明の第２の実施例の平面図であ
る。 101……第１層配線、102……第２層配線、103……スル
ーホール、104……第１層配線幅、105……第１層配線間
隔、106……最小配線ピッチ、107,108……第１層配線、
109……配線ピッチ、301……配線ピッチ、302,304……
シリコン酸化膜、303……シリカフィルム、401……拡散
層、402……ゲート電極、403……ゲート電極上コンタク
ト、404……拡散層上コンタクト、405……配線ビッチ。
Claims (3)
- 【請求項１】多層配線を有する半導体装置において、前
記多層配線の少なくとも下層の配線層の膜厚と間隔との
比が、下層配線の膜厚／下層配線の間隔≧0.45の条件で
形成された領域又は下層配線の膜厚／下層配線の間隔≦
0.25の条件で形成された領域とを備え、0.25＜下層配線
の膜厚／下層配線の間隔＜0.45の条件で形成された領域
は存在しないことを特徴とする半導体装置。 - 【請求項２】複数の下層配線と、前記複数の下層配線上
に形成された第１のシリコン酸化膜と、前記第１のシリ
コン酸化膜上に形成されたシリカフィルム層と、前記シ
リカフィルム層上に形成された第２のシリコン酸化膜と
を有する半導体装置であって、前記下層配線の膜厚と間
隔の比が下層配線の膜厚／下層配線の間隔≧0.45、また
は、下層配線の膜厚／下層配線の間隔≦0.25のみである
ことを特徴とする半導体装置。 - 【請求項３】多層配線を有する半導体装置において、少
なくとも内部回路部は、複数個の配線ピッチで配線さ
れ、少なくとも下層の配線層の膜厚と間隔の比は離散的
に存在し、かつ、その比が下層配線の膜厚／下層配線の
間隔≧0.45、又は下層配線の膜厚／下層配線の間隔≦0.
25のみであることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316906A JP2738145B2 (ja) | 1990-11-21 | 1990-11-21 | 半導体装置 |
| US07/795,731 US5296742A (en) | 1990-11-21 | 1991-11-21 | Multilayered integrated circuit chip wiring arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316906A JP2738145B2 (ja) | 1990-11-21 | 1990-11-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04186828A JPH04186828A (ja) | 1992-07-03 |
| JP2738145B2 true JP2738145B2 (ja) | 1998-04-08 |
Family
ID=18082233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2316906A Expired - Lifetime JP2738145B2 (ja) | 1990-11-21 | 1990-11-21 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5296742A (ja) |
| JP (1) | JP2738145B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2797929B2 (ja) * | 1993-10-22 | 1998-09-17 | 日本電気株式会社 | 半導体装置 |
| JP2871530B2 (ja) * | 1995-05-10 | 1999-03-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6444564B1 (en) | 1998-11-23 | 2002-09-03 | Advanced Micro Devices, Inc. | Method and product for improved use of low k dielectric material among integrated circuit interconnect structures |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58216445A (ja) * | 1982-06-10 | 1983-12-16 | Nec Corp | 半導体装置およびその製造方法 |
| JPS60245254A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | 層間絶縁膜の形成方法 |
| US4996584A (en) * | 1985-01-31 | 1991-02-26 | Gould, Inc. | Thin-film electrical connections for integrated circuits |
| JPS6482547A (en) * | 1987-09-24 | 1989-03-28 | Tadahiro Omi | Semiconductor device |
-
1990
- 1990-11-21 JP JP2316906A patent/JP2738145B2/ja not_active Expired - Lifetime
-
1991
- 1991-11-21 US US07/795,731 patent/US5296742A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5296742A (en) | 1994-03-22 |
| JPH04186828A (ja) | 1992-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080116 Year of fee payment: 10 |
|
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