JPH04186828A - 半導体装置 - Google Patents
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- 239000011295 pitch Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 91
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 12
- 239000011229 interlayer Substances 0.000 abstract description 8
- 239000000377 silicon dioxide Substances 0.000 abstract description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052782 aluminium Inorganic materials 0.000 abstract description 4
- 239000004411 aluminium Substances 0.000 abstract 2
- 238000009792 diffusion process Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に多層配線を有する半導
体装置に関する。
体装置に関する。
従来の多層配線について図面を参照して説明する。第３
図（ａ）は従来の２層配線の平面図、第３図（ｂ）は第
３図（ａ）のＡ−Ａ’線の断面図である。第３図（ａ）
に示す様に、第１層配線１０１はリングラフィ技術等で
決まる第１層配線の最小配線ピッチで１０６の他に最小
配線ピッチより大きい配線ピッチ３０１て配線されてい
る。この最小配線ピッチより大きい配線ピッチ３０１は
トランジスタ等のコンタクトのピッチに合わせである。
図（ａ）は従来の２層配線の平面図、第３図（ｂ）は第
３図（ａ）のＡ−Ａ’線の断面図である。第３図（ａ）
に示す様に、第１層配線１０１はリングラフィ技術等で
決まる第１層配線の最小配線ピッチで１０６の他に最小
配線ピッチより大きい配線ピッチ３０１て配線されてい
る。この最小配線ピッチより大きい配線ピッチ３０１は
トランジスタ等のコンタクトのピッチに合わせである。
その上に層間絶縁膜があり、さらにその上に第２層配線
１０２が第１層配線１０１と垂直の方向に配線されてい
る。第１層配線１０１と第２層配線１０２はスルーホー
ル１０３で接続されている。
１０２が第１層配線１０１と垂直の方向に配線されてい
る。第１層配線１０１と第２層配線１０２はスルーホー
ル１０３で接続されている。
そして第１層配線１０１と第２層配線１０２との間の層
間絶縁膜は、第３図（ｂ）に示す様に第１層配線１０１
の段差を軽減し、平坦化するため、シリコン酸化膜３０
２と、その上に塗布法により形成したシリカフィルム３
０３と、さらにその上に形成したノリコン酸化膜３０４
から成る３層構造となっている。
間絶縁膜は、第３図（ｂ）に示す様に第１層配線１０１
の段差を軽減し、平坦化するため、シリコン酸化膜３０
２と、その上に塗布法により形成したシリカフィルム３
０３と、さらにその上に形成したノリコン酸化膜３０４
から成る３層構造となっている。
７発明か解決しようとする課題：
この従来の多層配線構造では、第３図（ｂ）に示す様に
、第１層配線最小ピッチ１０６の配線間隔の部分はシリ
カフィルム３０４か充分に充填され、層間絶縁膜は平坦
化されているため第２層配線１０２のステップカッ・レ
ッジは良好であるか、第１層配線の最小ピッチより大き
い配線ピッチ３０１の配線間隔の部分では配線間隔が大
きいためシリカフィルム３０４の充填が充分てなく、層
間絶縁膜の平坦性が充分てないため、第２層配線１０２
のステップカバレッジが低下している。その結果、第２
層配線１０２のエレクトロマイクレーンコン耐性が劣化
し、信頼性が劣化するという問題かある。また配線間隔
によっては層間絶縁膜の平坦性さらに劣化し、第２層配
線１０２の断線が生じるという問題点があった。
、第１層配線最小ピッチ１０６の配線間隔の部分はシリ
カフィルム３０４か充分に充填され、層間絶縁膜は平坦
化されているため第２層配線１０２のステップカッ・レ
ッジは良好であるか、第１層配線の最小ピッチより大き
い配線ピッチ３０１の配線間隔の部分では配線間隔が大
きいためシリカフィルム３０４の充填が充分てなく、層
間絶縁膜の平坦性が充分てないため、第２層配線１０２
のステップカバレッジが低下している。その結果、第２
層配線１０２のエレクトロマイクレーンコン耐性が劣化
し、信頼性が劣化するという問題かある。また配線間隔
によっては層間絶縁膜の平坦性さらに劣化し、第２層配
線１０２の断線が生じるという問題点があった。
二課題を解決するための手段−
本発明の多層配線を有する半導体装置は、多層配線の少
なくとも下層の配線層の膜厚と間隔の比が であることを特徴とする。
なくとも下層の配線層の膜厚と間隔の比が であることを特徴とする。
口実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す。
膜厚０６μｍのアルミにより形成された第１層配線１０
１と膜厚１０μｍのアルミにより形成された第２層配線
１０２として多層配線が構成されており、層間絶縁膜に
形成されたスルーホール１０３により第１層配線１０１
と第２層配線１０２が接続されている。層間絶縁膜の構
造は第３図（ｂ）に示したものと同様に、シリカフィル
ムを中間層にもつ３層構造である。
１と膜厚１０μｍのアルミにより形成された第２層配線
１０２として多層配線が構成されており、層間絶縁膜に
形成されたスルーホール１０３により第１層配線１０１
と第２層配線１０２が接続されている。層間絶縁膜の構
造は第３図（ｂ）に示したものと同様に、シリカフィル
ムを中間層にもつ３層構造である。
本構造において、下層の配線層である第１層配線１０１
の幅１０４は１．０ μｍ間隔、１０５は１０μｍであ
る。そして最小配線ピッチ１０６は２０μｍであり、第
１層配線１０１はこの最小配線ピッチで決められたクリ
ットにのみ配置されている。従って第１層配線１０７は
、隣に配線がないため、第１層配線１０８との配線ピッ
チ１０９は最小配線ピッチ１０６の２倍の４．０μｍと
なる。
の幅１０４は１．０ μｍ間隔、１０５は１０μｍであ
る。そして最小配線ピッチ１０６は２０μｍであり、第
１層配線１０１はこの最小配線ピッチで決められたクリ
ットにのみ配置されている。従って第１層配線１０７は
、隣に配線がないため、第１層配線１０８との配線ピッ
チ１０９は最小配線ピッチ１０６の２倍の４．０μｍと
なる。
この様に配線された第１層配線の膜厚と間隔の比の最大
は最小配線ピッチ１０６の部分てあり０６となり、その
次に大きい膜厚と間隔の比は最小配線ピッチの２倍の配
線ピッチ１０９の部分てあり０２となる。
は最小配線ピッチ１０６の部分てあり０６となり、その
次に大きい膜厚と間隔の比は最小配線ピッチの２倍の配
線ピッチ１０９の部分てあり０２となる。
第２図に第１層配線の膜厚と間隔の比と第２層配線のス
テップカバレッジの間隔を示す。第２区より第２層配線
のステップカバレッジが５０％以上となるためには、第
１層配線の膜厚と間隔の比が、０４５以上、又は０，２
５以下となれば良い事が分かる。
テップカバレッジの間隔を示す。第２区より第２層配線
のステップカバレッジが５０％以上となるためには、第
１層配線の膜厚と間隔の比が、０４５以上、又は０，２
５以下となれば良い事が分かる。
従って第１図に示した本発明の実施例では、第１層配線
の膜厚と間隔の比の内、０．２〜０６の間の比は存在し
ないため、第２層配線のステップカバレッジは６０％以
上を確保することかできる。
の膜厚と間隔の比の内、０．２〜０６の間の比は存在し
ないため、第２層配線のステップカバレッジは６０％以
上を確保することかできる。
また本実施例の様に、予め決められた位置にしか配線し
ないことは配線の自由度か低下するかコンピュータによ
る自動配線の場合には、何ら不都合は生しない。
ないことは配線の自由度か低下するかコンピュータによ
る自動配線の場合には、何ら不都合は生しない。
次に本発明の第２の実施例について第４図を参照して説
明する。本実施例は拡散層４０１とケート電極４０２か
らなるＭＯＳＦＥＴ上に２層配線を形成した場合で、第
１層配線１０１はケート＝極上コンタクト４０３．及び
拡散層上コンタクト４０４により、それぞれ、ケート電
極４０２及び拡散層４０１と接続され、第２層配線１０
２はスルーホール１０３により第１層配線１０１に接続
されている。第１層配線１０１の膜厚は０７μｍで、最
小配線ピッチ１０６は２．０μｍであり、第１層配線の
ピッチは最小配線ピッチ１０６の他、２５μの配線ピッ
チ４０５か存在する。この様に配線された第１層配線の
膜厚と間隔の比は最大は最小配線ピッチ１０６の部分で
０７、次に大きいのは、配線ピッチ４０５の部分て第１
層配線間隔４０６が１．５μであるから０．４７となる
。さらに次に大きいのは、第１の実施例と同様に、最小
配線ピンチ１０６で１本おきに配線された場合で、膜厚
と間隔の比は０．２３となる。この場合も第１層配線の
膜厚と間隔の比は離散的に存在し、０．２５から０４５
の間の比は存在しない。従って第２層配線のステップカ
バレッジは５０％以上を確保することができる。
明する。本実施例は拡散層４０１とケート電極４０２か
らなるＭＯＳＦＥＴ上に２層配線を形成した場合で、第
１層配線１０１はケート＝極上コンタクト４０３．及び
拡散層上コンタクト４０４により、それぞれ、ケート電
極４０２及び拡散層４０１と接続され、第２層配線１０
２はスルーホール１０３により第１層配線１０１に接続
されている。第１層配線１０１の膜厚は０７μｍで、最
小配線ピッチ１０６は２．０μｍであり、第１層配線の
ピッチは最小配線ピッチ１０６の他、２５μの配線ピッ
チ４０５か存在する。この様に配線された第１層配線の
膜厚と間隔の比は最大は最小配線ピッチ１０６の部分で
０７、次に大きいのは、配線ピッチ４０５の部分て第１
層配線間隔４０６が１．５μであるから０．４７となる
。さらに次に大きいのは、第１の実施例と同様に、最小
配線ピンチ１０６で１本おきに配線された場合で、膜厚
と間隔の比は０．２３となる。この場合も第１層配線の
膜厚と間隔の比は離散的に存在し、０．２５から０４５
の間の比は存在しない。従って第２層配線のステップカ
バレッジは５０％以上を確保することができる。
また本発明は３層配線、４層配線と配線層数を増した場
合においても同様、下層配線層、つまり、３層配線構造
では第１層、第２層配線２４層配線構造では第１層、第
２層、及び第３層配線の膜厚と間隔の比を０４５以上ま
たは０．２５以下にすることによって上層配線のステッ
プカバレッジを５０％以上確保することができる。
合においても同様、下層配線層、つまり、３層配線構造
では第１層、第２層配線２４層配線構造では第１層、第
２層、及び第３層配線の膜厚と間隔の比を０４５以上ま
たは０．２５以下にすることによって上層配線のステッ
プカバレッジを５０％以上確保することができる。
以上説明したように本発明は、多層配線において、下層
配線の膜厚と間隔の比を離散的にし、上層配線のステッ
プカバレッジが低下する下層配線の膜厚と間隔の比の領
域が存在しない様にすることにより、上層配線のステッ
プカハレッ／は５０９・。
配線の膜厚と間隔の比を離散的にし、上層配線のステッ
プカバレッジが低下する下層配線の膜厚と間隔の比の領
域が存在しない様にすることにより、上層配線のステッ
プカハレッ／は５０９・。
以上が確保でき、多層配線を有する半導体装置の信頼性
が向上し、歩留りも、向上するという効果を有する。
が向上し、歩留りも、向上するという効果を有する。
第１図は本発明の第１の実施例の平面図、第２図は第２
層配線のステ、プカノ・レッゾを示すクラ７、第３図（
ａ）、（ｂ）はそれぞれ従来の多層配線の平面図２及び
断面図、第４図は本発明の第２の実施例の平面図である
。 １０１・ 第１層配線、１０２・ 第２層配線、１０３
・・・・・・スルーホール、１０４・ ・・第１！配線
幅、１０５・・・・第１層配線間隔、１０６・・・・・
最小配線ピッチ、１０７，１０８・・・・第１層配線、
１０９・・・・・配線ピッチ、３０１・・・・・配線ピ
ッチ、３０２．３０４・・・・シリコン酸化膜、３０３
・・シリカフィルム、４０１・・・・拡散層、４０
２ ・・・ゲート電極、４０３・ ゲート電極上コン
タクト、４０４・・・・・・拡散層上コンタクト、４０
５・・・・配線ヒツチ。 代理人 弁理士 内 原 晋 第 ７ 図 第１眉配腺の膜厚／第７層灼乙糸蒙の間Ｐ丙第２ 図 第３図（Ｏ−） 裕３図（ｂ）
層配線のステ、プカノ・レッゾを示すクラ７、第３図（
ａ）、（ｂ）はそれぞれ従来の多層配線の平面図２及び
断面図、第４図は本発明の第２の実施例の平面図である
。 １０１・ 第１層配線、１０２・ 第２層配線、１０３
・・・・・・スルーホール、１０４・ ・・第１！配線
幅、１０５・・・・第１層配線間隔、１０６・・・・・
最小配線ピッチ、１０７，１０８・・・・第１層配線、
１０９・・・・・配線ピッチ、３０１・・・・・配線ピ
ッチ、３０２．３０４・・・・シリコン酸化膜、３０３
・・シリカフィルム、４０１・・・・拡散層、４０
２ ・・・ゲート電極、４０３・ ゲート電極上コン
タクト、４０４・・・・・・拡散層上コンタクト、４０
５・・・・配線ヒツチ。 代理人 弁理士 内 原 晋 第 ７ 図 第１眉配腺の膜厚／第７層灼乙糸蒙の間Ｐ丙第２ 図 第３図（Ｏ−） 裕３図（ｂ）
Claims (2)
- （１）多層配線を有する半導体装置において、前記多層
配線の少なくとも下層の配線層の膜厚と間隔の比が 下層配線の膜厚／下層配線の間隔≧０．４５、または、
下層配線の膜厚／下層配線の間隔≦０．２５であること
を特徴とする半導体装置。 - （２）多層配線を有する半導体装置において、少なくと
も内部回路部は、複数個の配線ピッチで配線され、少な
くとも下層の配線層の膜厚と間隔の比は離散的に存在し
、かつ、その比が 下層配線の膜厚／下層配線の間隔≧０．４５、または、
下層配線の膜厚／下層配線の間隔≦０．２５であること
を特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316906A JP2738145B2 (ja) | 1990-11-21 | 1990-11-21 | 半導体装置 |
| US07/795,731 US5296742A (en) | 1990-11-21 | 1991-11-21 | Multilayered integrated circuit chip wiring arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316906A JP2738145B2 (ja) | 1990-11-21 | 1990-11-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04186828A true JPH04186828A (ja) | 1992-07-03 |
| JP2738145B2 JP2738145B2 (ja) | 1998-04-08 |
Family
ID=18082233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2316906A Expired - Lifetime JP2738145B2 (ja) | 1990-11-21 | 1990-11-21 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5296742A (ja) |
| JP (1) | JP2738145B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2797929B2 (ja) * | 1993-10-22 | 1998-09-17 | 日本電気株式会社 | 半導体装置 |
| JP2871530B2 (ja) * | 1995-05-10 | 1999-03-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6444564B1 (en) | 1998-11-23 | 2002-09-03 | Advanced Micro Devices, Inc. | Method and product for improved use of low k dielectric material among integrated circuit interconnect structures |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60245254A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | 層間絶縁膜の形成方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58216445A (ja) * | 1982-06-10 | 1983-12-16 | Nec Corp | 半導体装置およびその製造方法 |
| US4996584A (en) * | 1985-01-31 | 1991-02-26 | Gould, Inc. | Thin-film electrical connections for integrated circuits |
| JPS6482547A (en) * | 1987-09-24 | 1989-03-28 | Tadahiro Omi | Semiconductor device |
-
1990
- 1990-11-21 JP JP2316906A patent/JP2738145B2/ja not_active Expired - Lifetime
-
1991
- 1991-11-21 US US07/795,731 patent/US5296742A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60245254A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | 層間絶縁膜の形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2738145B2 (ja) | 1998-04-08 |
| US5296742A (en) | 1994-03-22 |
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