JPH02161755A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02161755A JPH02161755A JP31697488A JP31697488A JPH02161755A JP H02161755 A JPH02161755 A JP H02161755A JP 31697488 A JP31697488 A JP 31697488A JP 31697488 A JP31697488 A JP 31697488A JP H02161755 A JPH02161755 A JP H02161755A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000009413 insulation Methods 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052782 aluminium Inorganic materials 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特に多層配線の配線領域を縮小
化した半導体装置に関する。
化した半導体装置に関する。
徒来、多層配線を有する半導体装置の配線接続は、第３
図、もしくは第４図のようになされている。第３図の場
合について説明すると。
図、もしくは第４図のようになされている。第３図の場
合について説明すると。
（ａ）の平面図、（ｂ）のＡ−Ａ’断面図に示すように
、半導体基板上の第１絶縁膜１上に形成された第１層配
線２ａ、２ｂは、第２絶縁膜５上の第２層配線６ａ、６
ｂを介して、第３絶縁膜３上の第３層配線４ａ、４ｂと
それぞれ接続される。一方、第４図の場合は、第１層配
線２ａは第２層配線を介せず直接に第３層配線４ａとコ
ンタクト穴８を通じ、て接続されている。
、半導体基板上の第１絶縁膜１上に形成された第１層配
線２ａ、２ｂは、第２絶縁膜５上の第２層配線６ａ、６
ｂを介して、第３絶縁膜３上の第３層配線４ａ、４ｂと
それぞれ接続される。一方、第４図の場合は、第１層配
線２ａは第２層配線を介せず直接に第３層配線４ａとコ
ンタクト穴８を通じ、て接続されている。
第３図、第４図の配線接続において、いずれの場合でも
、第２層配線６ｂは、第３層配線４ａのコンタクト穴８
と重ならないように迂回させる。
、第２層配線６ｂは、第３層配線４ａのコンタクト穴８
と重ならないように迂回させる。
上述した従来の半導体装置は、第３層配線４ａと第１層
配線２ａとの接続箇所では、第２層配線６ｂを迂回させ
て配線しなくてはならず、そのために、占有面積が増大
し、小型化に逆行するとともに、配線抵抗が増大すると
いう欠点があった。
配線２ａとの接続箇所では、第２層配線６ｂを迂回させ
て配線しなくてはならず、そのために、占有面積が増大
し、小型化に逆行するとともに、配線抵抗が増大すると
いう欠点があった。
本発明の目的は、上記の事情に鑑み、占有面蹟を縮小し
、配線抵抗を低減することのできる多層配線構造の半導
体装置を提供することにある。
、配線抵抗を低減することのできる多層配線構造の半導
体装置を提供することにある。
本発明の半導体装置は、その多層配線として１次順の関
係にない層配線間の接続の１部が、該層配線間に介在す
る絶縁膜・配線を貫通するコンタクト穴を介してなされ
、該コンタクト穴の側壁に形成された絶縁膜によって、
介在する絶縁改番配線との絶縁がなされているものであ
る。
係にない層配線間の接続の１部が、該層配線間に介在す
る絶縁膜・配線を貫通するコンタクト穴を介してなされ
、該コンタクト穴の側壁に形成された絶縁膜によって、
介在する絶縁改番配線との絶縁がなされているものであ
る。
本発明の半導体装置の多層配線構造は、次順の関係にな
い層配線間の接続の一部は、その間に介在する絶縁膜１
層配線を貫通してなされているので、介在する層配線を
利用する他の層配線間の接続が、従来例のように介在層
配線を迂回しなくても可能になる。これにより、占有面
積の縮小が可能になる。
い層配線間の接続の一部は、その間に介在する絶縁膜１
層配線を貫通してなされているので、介在する層配線を
利用する他の層配線間の接続が、従来例のように介在層
配線を迂回しなくても可能になる。これにより、占有面
積の縮小が可能になる。
以下、本発明の一実施例を図面を参照して説明する。こ
の実施例は、従来例の第４図に相当する場合のものであ
る。
の実施例は、従来例の第４図に相当する場合のものであ
る。
第１図（ａ）は本発明の一実施例の半導体装置の平面図
、第１図（ｂ）は第１図（ａ）中のＡ−Ａ’断面図であ
る。
、第１図（ｂ）は第１図（ａ）中のＡ−Ａ’断面図であ
る。
図からも明らかなように、第１絶縁膜１上に形成された
第１層配線２ａは、第２層配線６Ｃを貫通して形成され
たコンタクト穴３ａを介して、第３絶縁１ＩＩ３上に形
成された第３層配線４ａと接続されている。コンタクト
穴３ａの側壁には、第４絶縁ｒｆ！Ｊ７が形成されてい
て、第２層配線６Ｃとは絶縁されている。一方、第３層
配線４ｂはコンタクト孔３ａを迂回しないで第２層配線
６Ｃにより最短の距離で第１層配線２ｂと接続している
。
第１層配線２ａは、第２層配線６Ｃを貫通して形成され
たコンタクト穴３ａを介して、第３絶縁１ＩＩ３上に形
成された第３層配線４ａと接続されている。コンタクト
穴３ａの側壁には、第４絶縁ｒｆ！Ｊ７が形成されてい
て、第２層配線６Ｃとは絶縁されている。一方、第３層
配線４ｂはコンタクト孔３ａを迂回しないで第２層配線
６Ｃにより最短の距離で第１層配線２ｂと接続している
。
次にこの一実施例の半導体装置の製造方法の説明を第２
図の断面図を参照して工程順に説明する。
図の断面図を参照して工程順に説明する。
同図（ａ）に示すように、先ず、第１絶縁膜ｌ上に第１
層配線２ａ、２ｂを例えば、アルミニウムで５００ＯＡ
の膜厚に形成する。そして、第２絶縁膜５となる酸化膜
をその全面に、例えば５０００Ａの膜厚で形成後、コン
タクト穴５ａを形成し、第１層配線２ｂと接続させる。
層配線２ａ、２ｂを例えば、アルミニウムで５００ＯＡ
の膜厚に形成する。そして、第２絶縁膜５となる酸化膜
をその全面に、例えば５０００Ａの膜厚で形成後、コン
タクト穴５ａを形成し、第１層配線２ｂと接続させる。
第２層配線６ｃを５００ＯＡの膜厚で形成する。
続いて、同図（ｂ）に示すように、第３絶縁膜３となる
酸化膜を例えば５０００Ａの膜厚で形成し、さらに、第
３絶縁膜３にコンタクト穴３Ｃを第２層配線６Ｃ上に形
成する。そして、同図（Ｃ）に示すように、コンタクト
穴３０部分の第２層配線６Ｃと、第２絶縁［１５をエツ
チングして、第１絶縁膜ｌ上に形成された第１層配線２
ａに達するコンタクト穴３ｄを形成する。
酸化膜を例えば５０００Ａの膜厚で形成し、さらに、第
３絶縁膜３にコンタクト穴３Ｃを第２層配線６Ｃ上に形
成する。そして、同図（Ｃ）に示すように、コンタクト
穴３０部分の第２層配線６Ｃと、第２絶縁［１５をエツ
チングして、第１絶縁膜ｌ上に形成された第１層配線２
ａに達するコンタクト穴３ｄを形成する。
次に、同図（ｄ）に示すように、１００ＯＡの膜厚の窒
化膜の第４絶縁膜７′を全面に形成した後、同図（ｅ）
に示すように、異方性のエツチングによって、コンタク
ト穴３ｄの側壁のみに第４絶縁膜７を残し、他の部分を
エッチオフする。そして、同図（ｆ）に示すように、第
３絶縁膜３にコンタクト穴３ｂを形成し、同図（ｇ）に
示すように、第３層配線４ａ、４ｂを例えば、アルミニ
ウムで５００ＯＡの膜厚に形成し、第３層配線４ａは直
接に第１層配線２ａに接続され、第３層配線４ｂは間接
的に第２層配線６Ｃを介して第１層配線２ｂに接続され
る。
化膜の第４絶縁膜７′を全面に形成した後、同図（ｅ）
に示すように、異方性のエツチングによって、コンタク
ト穴３ｄの側壁のみに第４絶縁膜７を残し、他の部分を
エッチオフする。そして、同図（ｆ）に示すように、第
３絶縁膜３にコンタクト穴３ｂを形成し、同図（ｇ）に
示すように、第３層配線４ａ、４ｂを例えば、アルミニ
ウムで５００ＯＡの膜厚に形成し、第３層配線４ａは直
接に第１層配線２ａに接続され、第３層配線４ｂは間接
的に第２層配線６Ｃを介して第１層配線２ｂに接続され
る。
以上説明した実施例は、３層配線の場合について説明し
たが、３層以上の多層配線を有する半導体装置にも適用
可能なことはいうまでもない。
たが、３層以上の多層配線を有する半導体装置にも適用
可能なことはいうまでもない。
以上説明したように、本発明の半導体装置は、次順でな
い層配線間の接続を、その間に介在する層配線を貫通し
たコンタクト穴をとおして、直接に接続可能としたもの
である。したがって、間接的に、介在する層配線を接続
導体として次順でない層配線間の接続する場合にも、上
記コンタクト穴を迂回しないで、そのコンタクト部分に
介在する層配線を形成することができる。これによって
、配線の占有面積の縮小と、配線抵抗が低減でき、高密
度集積化に優れた効果がある。
い層配線間の接続を、その間に介在する層配線を貫通し
たコンタクト穴をとおして、直接に接続可能としたもの
である。したがって、間接的に、介在する層配線を接続
導体として次順でない層配線間の接続する場合にも、上
記コンタクト穴を迂回しないで、そのコンタクト部分に
介在する層配線を形成することができる。これによって
、配線の占有面積の縮小と、配線抵抗が低減でき、高密
度集積化に優れた効果がある。
第１図（ａ）は本発明の一実施例の平面図、第１図（ｂ
）は第１図（ａ）中ノＡ −Ａ’断面図、第２図（ａ）
〜（ｇ）は上記実施例の製造方法の主要工程を示す断面
図、第３図（ａ）（ｂ）はそれぞれ従来例の平面図、断
面図、第４図（ａ）（ｂ）はそれぞれ別の従来例の平面
図、断面図である。 １・・・第１絶縁膜。 ２ａ、２ｂ・・・第１層配線。 ３・・・第３絶縁膜、 ３ｃ 、３ｄ・・・コンタクト穴。 ４ａ、４ｂ・・・第３層配線、 ５・・・第２絶縁膜、 ６Ｃ・・・第２Ｍ配線。 ７．７′・・・第４絶縁膜。 第２図モっ］ ｂ ａ ４ａ、４１）！１ｉ３４ａｅ現 第２図＋、２ 第３図 Ｃａ） ｂ ａ 第４図 くｄフ Ｚ。 ａ
）は第１図（ａ）中ノＡ −Ａ’断面図、第２図（ａ）
〜（ｇ）は上記実施例の製造方法の主要工程を示す断面
図、第３図（ａ）（ｂ）はそれぞれ従来例の平面図、断
面図、第４図（ａ）（ｂ）はそれぞれ別の従来例の平面
図、断面図である。 １・・・第１絶縁膜。 ２ａ、２ｂ・・・第１層配線。 ３・・・第３絶縁膜、 ３ｃ 、３ｄ・・・コンタクト穴。 ４ａ、４ｂ・・・第３層配線、 ５・・・第２絶縁膜、 ６Ｃ・・・第２Ｍ配線。 ７．７′・・・第４絶縁膜。 第２図モっ］ ｂ ａ ４ａ、４１）！１ｉ３４ａｅ現 第２図＋、２ 第３図 Ｃａ） ｂ ａ 第４図 くｄフ Ｚ。 ａ
Claims (1)
- ３層以上の多層配線を有する半導体装置において、次順
の関係にない層配線間の接続の１部が、該層配線間に介
在する絶縁膜・配線を貫通するコンタクト穴を介してな
され、該コンタクト穴の側壁に形成された絶縁膜によっ
て、介在する絶縁膜・配線との絶縁がなされていること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31697488A JPH02161755A (ja) | 1988-12-14 | 1988-12-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31697488A JPH02161755A (ja) | 1988-12-14 | 1988-12-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02161755A true JPH02161755A (ja) | 1990-06-21 |
Family
ID=18083008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31697488A Pending JPH02161755A (ja) | 1988-12-14 | 1988-12-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02161755A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0463330A2 (en) * | 1990-06-29 | 1992-01-02 | Texas Instruments Incorporated | Iterative self-aligned contact metallization process |
| US5355008A (en) * | 1993-11-19 | 1994-10-11 | Micrel, Inc. | Diamond shaped gate mesh for cellular MOS transistor array |
| US6369797B1 (en) * | 1991-02-19 | 2002-04-09 | Stuart Tyrus Maynard, Jr. | Multiple signaling mouse with faceted surfaces |
| US6444564B1 (en) | 1998-11-23 | 2002-09-03 | Advanced Micro Devices, Inc. | Method and product for improved use of low k dielectric material among integrated circuit interconnect structures |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244756A (ja) * | 1987-03-31 | 1988-10-12 | Sony Corp | 多層配線構造 |
| JPS63299142A (ja) * | 1987-05-28 | 1988-12-06 | Nec Corp | 多層配線構造を有する半導体装置の製造方法 |
| JPH01289142A (ja) * | 1988-05-16 | 1989-11-21 | Nippon Telegr & Teleph Corp <Ntt> | 垂直配線構造 |
-
1988
- 1988-12-14 JP JP31697488A patent/JPH02161755A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244756A (ja) * | 1987-03-31 | 1988-10-12 | Sony Corp | 多層配線構造 |
| JPS63299142A (ja) * | 1987-05-28 | 1988-12-06 | Nec Corp | 多層配線構造を有する半導体装置の製造方法 |
| JPH01289142A (ja) * | 1988-05-16 | 1989-11-21 | Nippon Telegr & Teleph Corp <Ntt> | 垂直配線構造 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0463330A2 (en) * | 1990-06-29 | 1992-01-02 | Texas Instruments Incorporated | Iterative self-aligned contact metallization process |
| US6369797B1 (en) * | 1991-02-19 | 2002-04-09 | Stuart Tyrus Maynard, Jr. | Multiple signaling mouse with faceted surfaces |
| US5355008A (en) * | 1993-11-19 | 1994-10-11 | Micrel, Inc. | Diamond shaped gate mesh for cellular MOS transistor array |
| WO1995013693A1 (en) * | 1993-11-19 | 1995-05-26 | Micrel, Inc. | Diamond shaped gate mesh for cellular mos transistor array |
| US5447876A (en) * | 1993-11-19 | 1995-09-05 | Micrel, Inc. | Method of making a diamond shaped gate mesh for cellular MOS transistor array |
| US6444564B1 (en) | 1998-11-23 | 2002-09-03 | Advanced Micro Devices, Inc. | Method and product for improved use of low k dielectric material among integrated circuit interconnect structures |
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