JP2752863B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2752863B2 JP2752863B2 JP4235762A JP23576292A JP2752863B2 JP 2752863 B2 JP2752863 B2 JP 2752863B2 JP 4235762 A JP4235762 A JP 4235762A JP 23576292 A JP23576292 A JP 23576292A JP 2752863 B2 JP2752863 B2 JP 2752863B2
- Authority
- JP
- Japan
- Prior art keywords
- stripe
- stripes
- wiring
- film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 239000010410 layer Substances 0.000 claims description 26
- 239000011229 interlayer Substances 0.000 claims description 19
- 239000011248 coating agent Substances 0.000 claims description 17
- 238000000576 coating method Methods 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 description 39
- 239000002184 metal Substances 0.000 description 39
- 239000002131 composite material Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910001111 Fine metal Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Description
【0001】
【産業上の利用分野】この発明は半導体装置に関し、特
に多層金属配線を備える半導体装置に関する。
に多層金属配線を備える半導体装置に関する。
【0002】
【従来の技術】半導体装置の高集積化に伴ない、多層金
属配線が多く用いられている。多層金属配線は、図5に
示すように、半導体素子形成のための不純物拡散等の工
程を経たシリコンからなる半導体基板1の表面を、酸化
シリコン膜等の絶縁膜2で覆ったのち、アルミニウム
(Al)やタングステン(W)等からなる金属配線層と
層間絶縁膜とを交互に重ねて形成することによって通常
形成される。二つの金属配線層間の層間絶縁膜7は、C
VD法による下層の第1の酸化シリコン膜3と、塗布
(SOG;Spin On Glass)膜5と、その
塗布膜5を覆うCVD法による上層の第2の酸化シリコ
ン膜4とから構成されている(特開昭57−10074
8号公報)。下層金属配線層の金属膜パターン(ストラ
イプ)6の陵の直角部分が上記塗布膜5により実質的に
鈍角化されるので、下層金属配線に起因する急峻な段差
が除かれ、その配線層を覆う層間絶縁膜7の表面がより
平坦化される。その結果、下層の金属配線層がデザイン
・ルールによる最小間隔で互に平行に並んで配置された
複数の極細金属膜ストライプから成る領域においても、
その下層の金属配線層上の層間絶縁膜の表面に形成した
上層の金属配線層では、金属配線のステップカバレッ
ジ、すなわち、平坦部における金属配線の厚みに対する
段差部での最もうすい金属配線の厚みの割合はあまり低
下しない。
属配線が多く用いられている。多層金属配線は、図5に
示すように、半導体素子形成のための不純物拡散等の工
程を経たシリコンからなる半導体基板1の表面を、酸化
シリコン膜等の絶縁膜2で覆ったのち、アルミニウム
(Al)やタングステン(W)等からなる金属配線層と
層間絶縁膜とを交互に重ねて形成することによって通常
形成される。二つの金属配線層間の層間絶縁膜7は、C
VD法による下層の第1の酸化シリコン膜3と、塗布
(SOG;Spin On Glass)膜5と、その
塗布膜5を覆うCVD法による上層の第2の酸化シリコ
ン膜4とから構成されている(特開昭57−10074
8号公報)。下層金属配線層の金属膜パターン(ストラ
イプ)6の陵の直角部分が上記塗布膜5により実質的に
鈍角化されるので、下層金属配線に起因する急峻な段差
が除かれ、その配線層を覆う層間絶縁膜7の表面がより
平坦化される。その結果、下層の金属配線層がデザイン
・ルールによる最小間隔で互に平行に並んで配置された
複数の極細金属膜ストライプから成る領域においても、
その下層の金属配線層上の層間絶縁膜の表面に形成した
上層の金属配線層では、金属配線のステップカバレッ
ジ、すなわち、平坦部における金属配線の厚みに対する
段差部での最もうすい金属配線の厚みの割合はあまり低
下しない。
【0003】
【発明が解決しようとする課題】しかしながら、図4
(a),(b)に示すように、上記最小間隔で互いに平
行に並んだ極細の下層金属膜ストライプ6Aおよび6B
が2本だけ他の配線パターンから離れて形成されている
部分を下層の金属配線層が含む場合は、その下層の金属
配線層を覆う層間絶縁膜7の形成の際に、塗布膜5がそ
れら2本の金属膜ストライプ6A,6Bの間を十分に埋
めることができないため、層間絶縁膜7の平坦性が劣化
する。したがって、そのような平坦性の低い層間絶縁膜
の上に上層金属配線を形成すると、その配線膜のカバレ
ッジが低下し、断線を起こしやすくなる。断線に至らな
いまでも配線膜厚の非常に薄い部分が生じ、その部分が
エレクトロ・マイグレーションやストレス・マイグレー
ションを誘発し、半導体装置の信頼性及び歩留りを低下
させる。
(a),(b)に示すように、上記最小間隔で互いに平
行に並んだ極細の下層金属膜ストライプ6Aおよび6B
が2本だけ他の配線パターンから離れて形成されている
部分を下層の金属配線層が含む場合は、その下層の金属
配線層を覆う層間絶縁膜7の形成の際に、塗布膜5がそ
れら2本の金属膜ストライプ6A,6Bの間を十分に埋
めることができないため、層間絶縁膜7の平坦性が劣化
する。したがって、そのような平坦性の低い層間絶縁膜
の上に上層金属配線を形成すると、その配線膜のカバレ
ッジが低下し、断線を起こしやすくなる。断線に至らな
いまでも配線膜厚の非常に薄い部分が生じ、その部分が
エレクトロ・マイグレーションやストレス・マイグレー
ションを誘発し、半導体装置の信頼性及び歩留りを低下
させる。
【0004】本発明の目的は、デザイン・ルールによる
最小の間隔で互いに並んで、しかも他の配線パターンか
ら離れて配置された2本の極細金属膜ストライプを下層
配線層が含む場合も、その下層配線層の上の層間絶縁膜
の平坦性を確保 し、その層間絶縁膜上の金属配線の断
線等を防ぎ、信頼性及び歩留りの向上した半導体装置を
提供することにある。
最小の間隔で互いに並んで、しかも他の配線パターンか
ら離れて配置された2本の極細金属膜ストライプを下層
配線層が含む場合も、その下層配線層の上の層間絶縁膜
の平坦性を確保 し、その層間絶縁膜上の金属配線の断
線等を防ぎ、信頼性及び歩留りの向上した半導体装置を
提供することにある。
【0005】
【課題を解決するための手段】本発明の半導体装置は、
下層配線層としての複数の配線の中にデザイン・ルール
による最小間隔をもって並設された2本の配線であって
他の配線から離間して設けられた2本の配線を有し、前
記下層配線層を覆う層間絶縁層が絶縁膜と前記複数の配
線の各々に起因する前記絶縁膜の表面の段差を緩和する
塗布膜とを含んで構成された半導体装置において、前記
2本の配線の各々とほぼ同じ幅を有するダミーストライ
プを前記2本の配線に前記最小間隔をもって並設し、こ
れによって、前記絶縁膜の前記2本の配線に対応する部
分間の溝の大部分を前記塗布膜により埋めるようにした
ことを特徴とする。
下層配線層としての複数の配線の中にデザイン・ルール
による最小間隔をもって並設された2本の配線であって
他の配線から離間して設けられた2本の配線を有し、前
記下層配線層を覆う層間絶縁層が絶縁膜と前記複数の配
線の各々に起因する前記絶縁膜の表面の段差を緩和する
塗布膜とを含んで構成された半導体装置において、前記
2本の配線の各々とほぼ同じ幅を有するダミーストライ
プを前記2本の配線に前記最小間隔をもって並設し、こ
れによって、前記絶縁膜の前記2本の配線に対応する部
分間の溝の大部分を前記塗布膜により埋めるようにした
ことを特徴とする。
【0006】上記塗布膜は、幅の狭い金属膜ストライプ
上よりも幅の広いストライプ上に厚く形成される性質を
もっている。互いに並んで配置された2本の極細金属膜
ストライプにダミーの極細金属膜ストライプを追加する
ことによって極細金属膜ストライプの実効的な幅は1.
5倍となり、その上に形成される塗布膜はそれだけ厚く
なる。これに伴って、上記最小間隔で互いに並んで配置
された極細金属膜ストライプの間の溝は、塗布膜の材料
をそれだけ厚く保持するため、塗布膜を覆ってCVD法
により形成される絶縁膜、すなわち層間絶縁膜表面の平
坦性が向上する。したがって、この層間絶縁膜の表面に
形成される上層の金属配線層では、上記カバレッジの劣
化は軽減され、断線やエレクトロ・マイグレーション等
を回避できる。
上よりも幅の広いストライプ上に厚く形成される性質を
もっている。互いに並んで配置された2本の極細金属膜
ストライプにダミーの極細金属膜ストライプを追加する
ことによって極細金属膜ストライプの実効的な幅は1.
5倍となり、その上に形成される塗布膜はそれだけ厚く
なる。これに伴って、上記最小間隔で互いに並んで配置
された極細金属膜ストライプの間の溝は、塗布膜の材料
をそれだけ厚く保持するため、塗布膜を覆ってCVD法
により形成される絶縁膜、すなわち層間絶縁膜表面の平
坦性が向上する。したがって、この層間絶縁膜の表面に
形成される上層の金属配線層では、上記カバレッジの劣
化は軽減され、断線やエレクトロ・マイグレーション等
を回避できる。
【0007】
【実施例】次に本発明の実施例について図面を参照して
説明する。図1(a),(b)は本発明の一実施例を示
す半導体チップの平面図及びA−A線拡大断面図であ
る。
説明する。図1(a),(b)は本発明の一実施例を示
す半導体チップの平面図及びA−A線拡大断面図であ
る。
【0008】図1(a)および(b)に示すように、シ
リコン基板1上に酸化シリコンからなる絶縁膜2を形成
し、その上にAlやW等からなる2本の下層金属配線ス
トライプ6Aおよび6Bをデザイン・ルールによる最小
の間隔で並べて配列する。絶縁膜2のコンタクトホール
8を通じてこれら配線ストライプは基板1の不純物拡散
領域に接続される。これら配線ストライプ6Aおよび6
Bの幅と間隔は上記デザイン・ルールによる最小値であ
り、それぞれ例えば1.0μmである。配線ストライプ
6Bに隣接して、上述の最小間隔で、いずれの導体にも
電気的に接続されていないダミーの配線ストライプ9が
形成されている。これら配線ストライプ6A,6Bおよ
び9の上にはCVD法による第1の酸化シリコン膜3と
塗布(SOG)膜5と同じくCVD法による第2の酸化
シリコン膜4とからなる層間絶縁膜7が形成される。
リコン基板1上に酸化シリコンからなる絶縁膜2を形成
し、その上にAlやW等からなる2本の下層金属配線ス
トライプ6Aおよび6Bをデザイン・ルールによる最小
の間隔で並べて配列する。絶縁膜2のコンタクトホール
8を通じてこれら配線ストライプは基板1の不純物拡散
領域に接続される。これら配線ストライプ6Aおよび6
Bの幅と間隔は上記デザイン・ルールによる最小値であ
り、それぞれ例えば1.0μmである。配線ストライプ
6Bに隣接して、上述の最小間隔で、いずれの導体にも
電気的に接続されていないダミーの配線ストライプ9が
形成されている。これら配線ストライプ6A,6Bおよ
び9の上にはCVD法による第1の酸化シリコン膜3と
塗布(SOG)膜5と同じくCVD法による第2の酸化
シリコン膜4とからなる層間絶縁膜7が形成される。
【0009】このように、最小間隔で互いに並んで配置
された配線ストライプ6Aおよび6Bに、同じ最小間隔
で隣接してダミーの配線ストライプ9を設けると、実効
的な配線幅10が大きくなるため、これらストライプ上
に塗布される塗布膜5がダミーストライプ9を欠く場合
に比べて厚くなる。従って、ストライプ6A/6B間お
よび6B/9間の溝および、ストライプ6Aの外側近傍
部およびストライプ9の外側近傍における塗布膜5の付
着量の増大に伴ない、層間絶縁膜7の平坦性が改善され
る。
された配線ストライプ6Aおよび6Bに、同じ最小間隔
で隣接してダミーの配線ストライプ9を設けると、実効
的な配線幅10が大きくなるため、これらストライプ上
に塗布される塗布膜5がダミーストライプ9を欠く場合
に比べて厚くなる。従って、ストライプ6A/6B間お
よび6B/9間の溝および、ストライプ6Aの外側近傍
部およびストライプ9の外側近傍における塗布膜5の付
着量の増大に伴ない、層間絶縁膜7の平坦性が改善され
る。
【0010】すなわち、層間絶縁膜7の表面の平坦部に
おける配線層の厚さに対する上記ストライプ6A/6B
の直上部の配線層の最も薄い部分の厚さの割合、すなわ
ち上層金属配線層のカバレッジは、ダミーストライプ9
を設けない場合が30%以下であるのに対し、ダミース
トライプ9の形成により80%以上になる。これによっ
て、上層金属配線の断線等の障害を除くことができ、半
導体装置の信頼性および歩留りを向上させることができ
た。
おける配線層の厚さに対する上記ストライプ6A/6B
の直上部の配線層の最も薄い部分の厚さの割合、すなわ
ち上層金属配線層のカバレッジは、ダミーストライプ9
を設けない場合が30%以下であるのに対し、ダミース
トライプ9の形成により80%以上になる。これによっ
て、上層金属配線の断線等の障害を除くことができ、半
導体装置の信頼性および歩留りを向上させることができ
た。
【0011】次に実施例における金属膜ストライプの設
計手段を示すレイアウト図である図2および図3を参照
して、上記下層金属配線層のうち上記ダミーストライプ
9の形成を要する部分の検出の手法について述べる。
計手段を示すレイアウト図である図2および図3を参照
して、上記下層金属配線層のうち上記ダミーストライプ
9の形成を要する部分の検出の手法について述べる。
【0012】図2(a)を参照すると、配線ストライプ
21Aおよび21Bがストライプ幅a,デザイン・ルー
ルによる最小間隔bで並列に配置されている。これらス
トライプ21Aおよび21Bの各々の幅をb/2だけ各
ストライプの両側に広げ、しかる後に広げて形成された
合成ストライプの両側より(a/2+b/2)ずつ内側
に向って狭める。各々の幅を両側にb/2だけ広げた段
階でこれらストライプ21Aおよび21Bは1本の合成
ストライプとなり、次にこの合成ストライプの幅方向の
両端部から(a/2+b/2)ずつ内側に向った狭めた
段階では図2(b)に示すように、幅(a+b)の1本
の合成ストライプ22となる。
21Aおよび21Bがストライプ幅a,デザイン・ルー
ルによる最小間隔bで並列に配置されている。これらス
トライプ21Aおよび21Bの各々の幅をb/2だけ各
ストライプの両側に広げ、しかる後に広げて形成された
合成ストライプの両側より(a/2+b/2)ずつ内側
に向って狭める。各々の幅を両側にb/2だけ広げた段
階でこれらストライプ21Aおよび21Bは1本の合成
ストライプとなり、次にこの合成ストライプの幅方向の
両端部から(a/2+b/2)ずつ内側に向った狭めた
段階では図2(b)に示すように、幅(a+b)の1本
の合成ストライプ22となる。
【0013】ストライプ間隔がデザイン・ルールによる
最小間隔bよりも大きい場合は、上述の幅拡大処理によ
っても2本のストライプは一体とならず2本の合成スト
ライプとなる。従って上述の幅縮小処理によりこれら合
成ストライプの幅は0となり消滅する。
最小間隔bよりも大きい場合は、上述の幅拡大処理によ
っても2本のストライプは一体とならず2本の合成スト
ライプとなる。従って上述の幅縮小処理によりこれら合
成ストライプの幅は0となり消滅する。
【0014】図3(a)に示すように、互いに並んで配
列された3本の配線ストライプ23A,23Bおよび2
3Cが、ストライプ幅a,最小間隔bを有する場合は上
述の幅拡大/縮小処理により、図3(b)に示すように
配線幅(2a+2b)の1本の合成ストライプ24とな
る。従って、並んで形成された2本のストライプの各々
の幅をb/2ずつ各ストライプの両側に拡大して合成ス
トライプを作成し、次でこの合成ストライプの幅方向両
端から内側に向って(a/2+b/2)ずつ縮小させる
処理を経た段階で、幅が(a+b)以下となる配線スト
ライプを検出すれば、それら2本の配線ストライプはダ
ミーストライプ追加形成の対象となる。
列された3本の配線ストライプ23A,23Bおよび2
3Cが、ストライプ幅a,最小間隔bを有する場合は上
述の幅拡大/縮小処理により、図3(b)に示すように
配線幅(2a+2b)の1本の合成ストライプ24とな
る。従って、並んで形成された2本のストライプの各々
の幅をb/2ずつ各ストライプの両側に拡大して合成ス
トライプを作成し、次でこの合成ストライプの幅方向両
端から内側に向って(a/2+b/2)ずつ縮小させる
処理を経た段階で、幅が(a+b)以下となる配線スト
ライプを検出すれば、それら2本の配線ストライプはダ
ミーストライプ追加形成の対象となる。
【0015】上記実施例において、ダミーストライプ9
は配線ストライプ6Bに並べて形成したが、もう1本の
ダミーストライプを配線ストライプ6Aの外側に追加し
て配置することもできる。ダミーストライプの追加によ
って、層間絶縁膜7の平坦性はいっそう改善される。
は配線ストライプ6Bに並べて形成したが、もう1本の
ダミーストライプを配線ストライプ6Aの外側に追加し
て配置することもできる。ダミーストライプの追加によ
って、層間絶縁膜7の平坦性はいっそう改善される。
【0016】
【発明の効果】以上説明したように本発明は、半導体基
板上に絶縁膜を介して形成された下層の金属配線層に含
まれ、デザイン・ルールによる最小間隔で他の配線スト
ライプから離れて形成されている2本の配線ストライプ
に並行して、ダミーの配線ストライプを設けることによ
り、層間絶縁膜の一部を構成する塗布膜の保持量を増大
できるので、これら配線ストライプの直上の層間絶縁膜
の平坦性が改善され、その上に形成される上層の金属配
線層の膜の均一性を確保できる。従って上層の金属配線
の断線等を防ぐことができるため半導体装置の歩留り及
び信頼性を向上させることができる。
板上に絶縁膜を介して形成された下層の金属配線層に含
まれ、デザイン・ルールによる最小間隔で他の配線スト
ライプから離れて形成されている2本の配線ストライプ
に並行して、ダミーの配線ストライプを設けることによ
り、層間絶縁膜の一部を構成する塗布膜の保持量を増大
できるので、これら配線ストライプの直上の層間絶縁膜
の平坦性が改善され、その上に形成される上層の金属配
線層の膜の均一性を確保できる。従って上層の金属配線
の断線等を防ぐことができるため半導体装置の歩留り及
び信頼性を向上させることができる。
【図1】本発明の一実施例を示す半導体チップの平面図
及び拡大断面図。
及び拡大断面図。
【図2】実施例における金属膜ストライプの設計手順を
示すレイアウト図。
示すレイアウト図。
【図3】実施例における金属膜ストライプの設計手順を
示す他のレイアウト図。
示す他のレイアウト図。
【図4】従来の半導体装置の配線構造を示す平面図及び
拡大断面図。
拡大断面図。
【図5】従来の半導体装置の配線構造を示す平面図。
1 シリコン基板 2 絶縁膜 3 第1の酸化シリコン膜 4 第2の酸化シリコン膜 5 塗布膜 6,6A,6B 下層金属配線ストライプ 7 層間絶縁膜 8 コンタクトホール 9 ダミー配線ストライプ 10 配線幅 11 上層金属配線 21A,21B,21A〜23C 配線ストライプ 22,24 合成ストライプ
Claims (1)
- 【請求項1】 下層配線層としての複数の配線の中にデ
ザイン・ルールによる最小間隔をもって並設された2本
の配線であって他の配線から離間して設けられた2本の
配線を有し、前記下層配線層を覆う層間絶縁層が絶縁膜
と前記複数の配線の各々に起因する前記絶縁膜の表面の
段差を緩和する塗布膜とを含んで構成された半導体装置
において、前記2本の配線の各々とほぼ同じ幅を有する
ダミーストライプを前記2本の配線に前記最小間隔をも
って並設し、これによって、前記絶縁膜の前記2本の配
線に対応する部分間の溝の大部分を前記塗布膜により埋
めるようにしたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4235762A JP2752863B2 (ja) | 1991-09-11 | 1992-09-03 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23130091 | 1991-09-11 | ||
JP3-231300 | 1991-09-11 | ||
JP4235762A JP2752863B2 (ja) | 1991-09-11 | 1992-09-03 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05326510A JPH05326510A (ja) | 1993-12-10 |
JP2752863B2 true JP2752863B2 (ja) | 1998-05-18 |
Family
ID=16921462
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4235762A Expired - Lifetime JP2752863B2 (ja) | 1991-09-11 | 1992-09-03 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5293503A (ja) |
JP (1) | JP2752863B2 (ja) |
KR (1) | KR960004074B1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3366471B2 (ja) * | 1994-12-26 | 2003-01-14 | 富士通株式会社 | 半導体装置及びその製造方法 |
US5700549A (en) * | 1996-06-24 | 1997-12-23 | International Business Machines Corporation | Structure to reduce stress in multilayer ceramic substrates |
KR0183898B1 (ko) | 1996-06-28 | 1999-04-15 | 김광호 | 반도체장치 및 이를 이용한 콘택홀 형성방법 |
JP3311243B2 (ja) * | 1996-07-16 | 2002-08-05 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置及び半導体装置のパターン配置方法 |
US6266110B1 (en) * | 1996-07-30 | 2001-07-24 | Kawasaki Steel Corporation | Semiconductor device reeventing light from entering its substrate transistor and the same for driving reflection type liquid crystal |
US5888900A (en) * | 1996-07-30 | 1999-03-30 | Kawasaki Steel Corporation | Method for manufacturing semiconductor device and reticle for wiring |
JP2000286263A (ja) * | 1999-03-29 | 2000-10-13 | Nec Corp | 半導体装置及びその製造方法 |
KR100408414B1 (ko) | 2001-06-20 | 2003-12-06 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
JP2007335850A (ja) * | 2006-05-16 | 2007-12-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路、半導体集積回路の配線パターン設計方法および配線パターン設計装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57100748A (en) * | 1980-12-15 | 1982-06-23 | Toshiba Corp | Manufacture of semiconductor device |
JPS59188143A (ja) * | 1983-04-08 | 1984-10-25 | Hitachi Ltd | 多層配線部材およびその製造方法 |
JPS6174352A (ja) * | 1984-09-19 | 1986-04-16 | Sanyo Electric Co Ltd | 多層配線を有する半導体装置の製造方法 |
JPS6257222A (ja) * | 1985-09-06 | 1987-03-12 | Seiko Epson Corp | 半導体装置の製造方法 |
JPS63293966A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体集積回路装置 |
US4949162A (en) * | 1987-06-05 | 1990-08-14 | Hitachi, Ltd. | Semiconductor integrated circuit with dummy pedestals |
US5177584A (en) * | 1988-04-11 | 1993-01-05 | Hitachi, Ltd. | Semiconductor integrated circuit device having bipolar memory, and method of manufacturing the same |
JP3022565B2 (ja) * | 1988-09-13 | 2000-03-21 | 株式会社日立製作所 | 半導体装置 |
-
1992
- 1992-09-03 JP JP4235762A patent/JP2752863B2/ja not_active Expired - Lifetime
- 1992-09-09 KR KR1019920016552A patent/KR960004074B1/ko not_active IP Right Cessation
- 1992-09-10 US US07/943,228 patent/US5293503A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR930006832A (ko) | 1993-04-22 |
US5293503A (en) | 1994-03-08 |
KR960004074B1 (ko) | 1996-03-26 |
JPH05326510A (ja) | 1993-12-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6313537B1 (en) | Semiconductor device having multi-layered pad and a manufacturing method thereof | |
TWI405300B (zh) | 半導體裝置及其製造方法 | |
JP2752863B2 (ja) | 半導体装置 | |
KR100267108B1 (ko) | 다층배선을구비한반도체소자및그제조방법 | |
JP3109478B2 (ja) | 半導体装置 | |
EP1043773A1 (en) | Semiconductor device | |
JPH06105709B2 (ja) | 半導体集積回路装置 | |
US5955788A (en) | Semiconductor device having multilevel wiring with improved planarity | |
US20040043556A1 (en) | Capacitor formed in a multilayer wiring structure of a semiconductor device | |
US6989583B2 (en) | Semiconductor device | |
JP2508831B2 (ja) | 半導体装置 | |
JPH05144809A (ja) | 半導体装置 | |
JPS6115350A (ja) | 半導体装置 | |
JP2630845B2 (ja) | 半導体集積回路 | |
JPH10321623A (ja) | 半導体装置及びその製造方法 | |
JP2797929B2 (ja) | 半導体装置 | |
JPS6148779B2 (ja) | ||
US8164197B2 (en) | Semiconductor device having multilayer interconnection structure | |
JPH04186828A (ja) | 半導体装置 | |
JPS61188946A (ja) | 多層配線半導体集積回路 | |
JPS63136647A (ja) | 半導体集積回路装置の製造方法 | |
JPH05343546A (ja) | 半導体集積回路 | |
JPH04373151A (ja) | 半導体装置 | |
JPS62156834A (ja) | 半導体集積回路装置 | |
JPH04348054A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960319 |