JPS60245254A - 層間絶縁膜の形成方法 - Google Patents
層間絶縁膜の形成方法Info
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- JPS60245254A JPS60245254A JP10047684A JP10047684A JPS60245254A JP S60245254 A JPS60245254 A JP S60245254A JP 10047684 A JP10047684 A JP 10047684A JP 10047684 A JP10047684 A JP 10047684A JP S60245254 A JPS60245254 A JP S60245254A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は多層配線構造の形成に好適な層間絶縁膜の形成
方法に関し、特九半導体装置に摘要して有効な技術に関
するものである。
方法に関し、特九半導体装置に摘要して有効な技術に関
するものである。
表面に絶縁膜を施してなる半導体基板上に多層配線構造
たとえば２層配線構造を形成する場合、第１図のように
して形成することが考えらねる。
たとえば２層配線構造を形成する場合、第１図のように
して形成することが考えらねる。
即ち同図（ａｌに示す如く表面に絶縁膜たとえばＳｉｎ
。
。
膜１を施した半導体基板たとえば単結晶Ｓｉ基板２上に
下層ＡＩ配線（第１層目のＡＪ配線）３をたとえば膜厚
１．５μｍに形成し、その上に化学的蒸着法（以下ＣＶ
Ｄ法という）Ｋより絶縁膜たとえば５ｉＯｚ膜４を形成
する。この場合、Ｓ ｉ Ｏｔ膜４の表面圧凹凸ができ
るが、Ａ／配線３のスペース間隔ｄが狭いところ、たと
えばｄが１μｍ位以下のところではテーパのある深い凹
部５が形成される。そこで層間絶縁膜を平坦化するため
レジスト６を塗布して図示の如く表面を平坦にした後、
反応性イオンエツチング（ＲＩＥ）法によりエッチバッ
クして、たとえばＡＪ配線３０表面を同図（ｂｌＫ示す
ように露出させる。このとき、Ａ／配線３のスペース間
隔ｄが１μｍ以下の箇所では図示の如くますます深くエ
ッチされて、深さ０．４μｍ位の比較的深い凹部５が形
成される。次に同図（ｂｌに示す表面に、同図（ｃｌに
示す如＜ＣＶＤ法によりＰＳＧＳ２Ｏ２成し、スルーホ
ール孔８をエツチングにより開孔した後全面に上層Ａ／
配線（第２層目のＡ／配線）を形成すべくＡＩ層９をた
とえばスパッタ蒸着法で形成し、所定のパターニングを
行なって上層ＡＩ配線９′を形成する、この後図示して
いないが、パッシベーション膜を形成することにより２
層配線構造が得られる。
下層ＡＩ配線（第１層目のＡＪ配線）３をたとえば膜厚
１．５μｍに形成し、その上に化学的蒸着法（以下ＣＶ
Ｄ法という）Ｋより絶縁膜たとえば５ｉＯｚ膜４を形成
する。この場合、Ｓ ｉ Ｏｔ膜４の表面圧凹凸ができ
るが、Ａ／配線３のスペース間隔ｄが狭いところ、たと
えばｄが１μｍ位以下のところではテーパのある深い凹
部５が形成される。そこで層間絶縁膜を平坦化するため
レジスト６を塗布して図示の如く表面を平坦にした後、
反応性イオンエツチング（ＲＩＥ）法によりエッチバッ
クして、たとえばＡＪ配線３０表面を同図（ｂｌＫ示す
ように露出させる。このとき、Ａ／配線３のスペース間
隔ｄが１μｍ以下の箇所では図示の如くますます深くエ
ッチされて、深さ０．４μｍ位の比較的深い凹部５が形
成される。次に同図（ｂｌに示す表面に、同図（ｃｌに
示す如＜ＣＶＤ法によりＰＳＧＳ２Ｏ２成し、スルーホ
ール孔８をエツチングにより開孔した後全面に上層Ａ／
配線（第２層目のＡ／配線）を形成すべくＡＩ層９をた
とえばスパッタ蒸着法で形成し、所定のパターニングを
行なって上層ＡＩ配線９′を形成する、この後図示して
いないが、パッシベーション膜を形成することにより２
層配線構造が得られる。
しかしながら、このようにすると、同図（ｂｌに示す如
く深い凹部５′が形成されていた箇所では、ＰＳＧＳ２
Ｏ２図（ｃｌに示すように堆積して凹部５内を埋めつく
さず、空洞１０が発生したりすると共にＰＳＧ膜７０表
面に凹部ができてしまう。そして更にその上のＡＩ層９
も同様ＫＰＳＧ膜７の凹部を埋めつくすことができず空
洞１１が発生したりする。従って、下層Ａ／配線３のス
ペース間隔ｄがたとえば１μｍ以下のところでは、図示
の如く空洞１０．１１が発生して欠陥が生じると信頼度
上問題となる可能性あると共に、上層のＡＡ配線９′が
空洞１１上あるいは空洞１１付近のＰＳＧＳ２Ｏ２部１
２上にて断線を起しやすいということが本発明者によっ
て明らかにされた。
く深い凹部５′が形成されていた箇所では、ＰＳＧＳ２
Ｏ２図（ｃｌに示すように堆積して凹部５内を埋めつく
さず、空洞１０が発生したりすると共にＰＳＧ膜７０表
面に凹部ができてしまう。そして更にその上のＡＩ層９
も同様ＫＰＳＧ膜７の凹部を埋めつくすことができず空
洞１１が発生したりする。従って、下層Ａ／配線３のス
ペース間隔ｄがたとえば１μｍ以下のところでは、図示
の如く空洞１０．１１が発生して欠陥が生じると信頼度
上問題となる可能性あると共に、上層のＡＡ配線９′が
空洞１１上あるいは空洞１１付近のＰＳＧＳ２Ｏ２部１
２上にて断線を起しやすいということが本発明者によっ
て明らかにされた。
なお、多層配線における層間絶縁膜の平坦化については
、たとえば雑誌「日経エレクトロニクス別冊マイクロデ
バイセズのＰ２Ｏ，ＰＩ ２０．ＰＩ２５に示されてい
る、 〔発明の目的〕 本発明の目的は配線（下層配線）上の層間絶縁膜表面を
平坦化するようにした層間絶縁膜の形成方法を提供する
ことにある、 また本発明の他の目的は多層配線構造の形成に好適な層
間絶縁膜の形成方法を提供することにある。
、たとえば雑誌「日経エレクトロニクス別冊マイクロデ
バイセズのＰ２Ｏ，ＰＩ ２０．ＰＩ２５に示されてい
る、 〔発明の目的〕 本発明の目的は配線（下層配線）上の層間絶縁膜表面を
平坦化するようにした層間絶縁膜の形成方法を提供する
ことにある、 また本発明の他の目的は多層配線構造の形成に好適な層
間絶縁膜の形成方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである、すなわち、下
層配線上ＶｃＣＶＤ法により形成１−だ第１の絶縁膜を
エッチバックし、この工１．チバック後の凹凸表面に、
回転塗布による第２の絶縁膜たとえばＳＯＧ膜などを形
成することにより表面が平坦化され、従ってこの上にＣ
ＶＤ絶縁膜を形成してもその表面は平坦化される。よっ
て平坦化された層間絶縁膜を形成することができる。従
ってこの眉間絶縁膜上に上層配線を形成すれば配線の段
切れの心配もなく断線を防止でき、更に前述の方法を繰
り返すことにより３層以上の良好な多層配線構造を得る
ことができる。
を簡単に説明すれば下記のとおりである、すなわち、下
層配線上ＶｃＣＶＤ法により形成１−だ第１の絶縁膜を
エッチバックし、この工１．チバック後の凹凸表面に、
回転塗布による第２の絶縁膜たとえばＳＯＧ膜などを形
成することにより表面が平坦化され、従ってこの上にＣ
ＶＤ絶縁膜を形成してもその表面は平坦化される。よっ
て平坦化された層間絶縁膜を形成することができる。従
ってこの眉間絶縁膜上に上層配線を形成すれば配線の段
切れの心配もなく断線を防止でき、更に前述の方法を繰
り返すことにより３層以上の良好な多層配線構造を得る
ことができる。
本発明をＣＭ ＯＳゲートアレイＬＳＩの多層配線構造
、たとえば２層配線構造に適用した場合を例にとり以下
説明する。
、たとえば２層配線構造に適用した場合を例にとり以下
説明する。
第２図は本発明を用いて２層配線構造を形成する方法の
一実施例を示し、第１図と同−又は相当部分には同符号
を用いて説明を省略しても〕る。
一実施例を示し、第１図と同−又は相当部分には同符号
を用いて説明を省略しても〕る。
先ず第２図（ａ）に示すように表面に５ｉｎ２膜（絶縁
膜）１を形成した単結晶８ｉ基板２上に膜厚たとえば１
５μｍの下層Ａｌｌ配線３を形成した後、ＣＶＤ５ｉＯ
，膜４を形成する。この５ｉｎ２膜４の表面には配線パ
ターンに応じて凹凸ができるが、特にＡＩｌ配線３スペ
ース間隔が狭いところ、特に略１μｍ以下のところでは
テーパのある深い凹部５が形成されている、次に平坦化
した層間絶縁膜な得るために、レジスト６を塗布して表
面を平坦化した後ＲＩＥ法によりエッチバンクして同図
（ｂｌの如くたとえばＡＩ！配線３０表面を露出させる
。
膜）１を形成した単結晶８ｉ基板２上に膜厚たとえば１
５μｍの下層Ａｌｌ配線３を形成した後、ＣＶＤ５ｉＯ
，膜４を形成する。この５ｉｎ２膜４の表面には配線パ
ターンに応じて凹凸ができるが、特にＡＩｌ配線３スペ
ース間隔が狭いところ、特に略１μｍ以下のところでは
テーパのある深い凹部５が形成されている、次に平坦化
した層間絶縁膜な得るために、レジスト６を塗布して表
面を平坦化した後ＲＩＥ法によりエッチバンクして同図
（ｂｌの如くたとえばＡＩ！配線３０表面を露出させる
。
このとき、ｌ配線３のスペース間隔が略１μｍ以下の箇
所では図示の如く深くエッチされてしまい、深さ０．４
μｍ位の深い凹部５′が形成される。
所では図示の如く深くエッチされてしまい、深さ０．４
μｍ位の深い凹部５′が形成される。
次に同図（ｃｌに示すように、回転塗布機（塗布スピン
ナー）を用い、前記エッチバック後の基板上ＶｃｓＯＧ
（スピンオングラス）又はポリイミド系樹脂の液を滴下
して基板２の面と直交する軸で塗布スピンナーを回転さ
せることにより余分のＳＯＧ液又はポリイミド系樹脂液
を遠心力で飛散させてＳｉｎ、膜４の表面にある凹部５
′をＳＯＧ又はポリイミド系樹脂の液で埋めると共に表
面の凹凸がないように表面が平坦化した薄い（たとえば
膜厚０．１μｍ〜０．２μｍ）絶縁膜１３を形成する、
なお絶縁膜１３の材料としてはＳＯＧやポリイミド系樹
脂に限らず、回転塗布により絶縁膜が形成されるもので
あればよい。従って、ＳＯＧ膜中にリン、ポロン、ヒ素
などを不純物として含んでもよい、また基板２の内側（
たとえば中央付近）と外側とでは、Ａｌ配線３のスペー
ス間隔が同じ箇所でも、エッチバ、りにより形成される
５ｉｎ２膜４表面の凹凸が異なる（たとえば四部５′は
外側の方が深いなど）が、このようなエツチングにより
形状のばらつきも絶縁膜１３を塗布することにより埋め
合せして表面を平坦化でき、従来エツチングの際の形状
のばらつきにより生じていたクラックや割れの問題を除
去できろ。
ナー）を用い、前記エッチバック後の基板上ＶｃｓＯＧ
（スピンオングラス）又はポリイミド系樹脂の液を滴下
して基板２の面と直交する軸で塗布スピンナーを回転さ
せることにより余分のＳＯＧ液又はポリイミド系樹脂液
を遠心力で飛散させてＳｉｎ、膜４の表面にある凹部５
′をＳＯＧ又はポリイミド系樹脂の液で埋めると共に表
面の凹凸がないように表面が平坦化した薄い（たとえば
膜厚０．１μｍ〜０．２μｍ）絶縁膜１３を形成する、
なお絶縁膜１３の材料としてはＳＯＧやポリイミド系樹
脂に限らず、回転塗布により絶縁膜が形成されるもので
あればよい。従って、ＳＯＧ膜中にリン、ポロン、ヒ素
などを不純物として含んでもよい、また基板２の内側（
たとえば中央付近）と外側とでは、Ａｌ配線３のスペー
ス間隔が同じ箇所でも、エッチバ、りにより形成される
５ｉｎ２膜４表面の凹凸が異なる（たとえば四部５′は
外側の方が深いなど）が、このようなエツチングにより
形状のばらつきも絶縁膜１３を塗布することにより埋め
合せして表面を平坦化でき、従来エツチングの際の形状
のばらつきにより生じていたクラックや割れの問題を除
去できろ。
次に同図（ｄｌに示すようにＣＶ、Ｄ法により絶縁膜た
とえばＰＳＧ膜１４を形成し、前記絶縁膜１３とＰＳＧ
膜１４とで従来第１図（ｃｌに示すＣＶＤＰＳＧ膜７と
同じ位の膜厚Ｊμｍ〜２μｍにしている、この後スルー
ホール１５を開孔し、上層ＡＩ配線を形成すべくＡ７層
１６をたとえばスパッタ蒸着法で被着し、パターニング
を行ない上層Ａ７配線１６′を形成する。更にその上に
図示しないがパッシベーション膜を形成することにより
２層配線構造が得られる、 以上のようにすると、エッチバックによりＳｉｎ。
とえばＰＳＧ膜１４を形成し、前記絶縁膜１３とＰＳＧ
膜１４とで従来第１図（ｃｌに示すＣＶＤＰＳＧ膜７と
同じ位の膜厚Ｊμｍ〜２μｍにしている、この後スルー
ホール１５を開孔し、上層ＡＩ配線を形成すべくＡ７層
１６をたとえばスパッタ蒸着法で被着し、パターニング
を行ない上層Ａ７配線１６′を形成する。更にその上に
図示しないがパッシベーション膜を形成することにより
２層配線構造が得られる、 以上のようにすると、エッチバックによりＳｉｎ。
膜４０表面に発生ｌ−た凹部５や、基板２の内側と外側
とではＡｌ配線３のスペース間隔が同じでも異なる凹凸
形状ができるという形状のばらつきなどを回転塗布（ス
ピンナー塗布）Ｋよる絶縁膜１３で埋め合せし、てその
絶縁Ｍ１３の表面を平坦化できろ。従ってＣＶＤ ＰＳ
Ｇ膜１４の表面も平坦化でき、Ｓｉｎ、膜４と絶縁膜１
３とＰＳＧ膜１４とからなる層間絶縁膜の表面を平坦化
できることになり、この上に被着される上層配線１６′
も凹凸を有さす平坦化されるので従来の如く配線の段差
切れが生ぜず断線を防止できろ。
とではＡｌ配線３のスペース間隔が同じでも異なる凹凸
形状ができるという形状のばらつきなどを回転塗布（ス
ピンナー塗布）Ｋよる絶縁膜１３で埋め合せし、てその
絶縁Ｍ１３の表面を平坦化できろ。従ってＣＶＤ ＰＳ
Ｇ膜１４の表面も平坦化でき、Ｓｉｎ、膜４と絶縁膜１
３とＰＳＧ膜１４とからなる層間絶縁膜の表面を平坦化
できることになり、この上に被着される上層配線１６′
も凹凸を有さす平坦化されるので従来の如く配線の段差
切れが生ぜず断線を防止できろ。
上述の実施例において、絶縁膜４．１４としては塗布に
よる膜以外であれば何でもよく、プラズマＣＶＤ法、ス
パッタ法などによって形成した膜でもよい。
よる膜以外であれば何でもよく、プラズマＣＶＤ法、ス
パッタ法などによって形成した膜でもよい。
（１）配線上に形成したＣＶＤ法による第１の絶縁膜を
エッチバックし、この後回転塗布による第２の絶縁膜を
形成することにより、前記エッチバックによ゛り発生し
た深い凹部５′を含む凹凸表面および表面形状のばらつ
きなどを埋め合せして表面を平坦化させることができ、
従って層間絶縁膜の表面を平坦化させることができる、
よってこの上に上層配線を形成しても段差切れなどが生
ぜず断線を防止できる。
エッチバックし、この後回転塗布による第２の絶縁膜を
形成することにより、前記エッチバックによ゛り発生し
た深い凹部５′を含む凹凸表面および表面形状のばらつ
きなどを埋め合せして表面を平坦化させることができ、
従って層間絶縁膜の表面を平坦化させることができる、
よってこの上に上層配線を形成しても段差切れなどが生
ぜず断線を防止できる。
（２）塗布膜をＣＶＤ法などの塗布によらずに形成した
膜で傍っているので、アルミニウム配線層間の絶縁耐圧
を向上できる。
膜で傍っているので、アルミニウム配線層間の絶縁耐圧
を向上できる。
（３）塗布膜をＣＶＤ法などの塗布によらずに形成した
膜で覆っているので、層間絶縁膜全体としての機械的強
度の向上、水を通しにくくなることによる信頼性の向上
が達成できる。
膜で覆っているので、層間絶縁膜全体としての機械的強
度の向上、水を通しにくくなることによる信頼性の向上
が達成できる。
（４）配線３の相互の間は塗布によらずに形成した膜が
埋め込まれてこれらを絶縁しているので、通常のＣＶＤ
法によって眉間絶縁膜を形成した場合と同様の絶縁耐圧
が配線３相互の間で得られる−（５）塗布１ｓ１３を他
の絶縁膜４．１４よりも薄Ｘ形成しているので、層間絶
縁膜全体の膜厚を薄くしてコンタクトホール等の微細加
工を可能にするとともに、十分な絶縁耐圧、膜表面の平
坦度、高い耐湿性が同時に得られる、 以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その景旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、上記実施例
では、半導体基板を用いているが、アルミナ基板の如き
絶縁基板を用いてもよい、また上記実施例では半導体基
板としてＳｉ基板２を用いているが、これに限定される
ことなくたとえばＧ ａ Ａ ｓ なとの化合物半導体
基板などでもよい。更に上記実施例では２層配線構造の
形成に適用した場合について言及したけれども、本発明
方法を次々に繰り返して適用していけば配線の段差切れ
など断線の心配がない２層以上の多層配線構造の形成に
適用できる。この場合デバイス表面上の多層配線構造の
形成に適用できることはもちろんである。上記実施例で
はゲートアレイの２層配線構造の形成に適用した場合で
あるが、ダイナミックＲＡＭやスタティックＲＡＭなど
の半導体装置の多層配線構造に適用できる。更に上記実
施例では配線はＡＪを用いているが、これに限定される
ものではなく、必要に応じてたとえば低抵抗した多結晶
Ｓｉを用いてもよ（また爾融点金属のシリサイドを用い
てもよい、〔利用分野〕 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体装置の多層配
線構造の形成に適用した場合について説明したが、それ
に限定されるものではない。
埋め込まれてこれらを絶縁しているので、通常のＣＶＤ
法によって眉間絶縁膜を形成した場合と同様の絶縁耐圧
が配線３相互の間で得られる−（５）塗布１ｓ１３を他
の絶縁膜４．１４よりも薄Ｘ形成しているので、層間絶
縁膜全体の膜厚を薄くしてコンタクトホール等の微細加
工を可能にするとともに、十分な絶縁耐圧、膜表面の平
坦度、高い耐湿性が同時に得られる、 以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その景旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、上記実施例
では、半導体基板を用いているが、アルミナ基板の如き
絶縁基板を用いてもよい、また上記実施例では半導体基
板としてＳｉ基板２を用いているが、これに限定される
ことなくたとえばＧ ａ Ａ ｓ なとの化合物半導体
基板などでもよい。更に上記実施例では２層配線構造の
形成に適用した場合について言及したけれども、本発明
方法を次々に繰り返して適用していけば配線の段差切れ
など断線の心配がない２層以上の多層配線構造の形成に
適用できる。この場合デバイス表面上の多層配線構造の
形成に適用できることはもちろんである。上記実施例で
はゲートアレイの２層配線構造の形成に適用した場合で
あるが、ダイナミックＲＡＭやスタティックＲＡＭなど
の半導体装置の多層配線構造に適用できる。更に上記実
施例では配線はＡＪを用いているが、これに限定される
ものではなく、必要に応じてたとえば低抵抗した多結晶
Ｓｉを用いてもよ（また爾融点金属のシリサイドを用い
てもよい、〔利用分野〕 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体装置の多層配
線構造の形成に適用した場合について説明したが、それ
に限定されるものではない。
【図面の簡単な説明】
第１図（ａｔ〜（ｃｌは従来の多層配線構造の形成方法
の一例を示す工程断面図、 第２図１ａｌ〜ｌｄｌは本発明を適用してなる多層配線
構造の形成方法の一実施例を示す工程断面図である。 ３・・・下層配線、４・・・ＣＶＤ５ｉＯ，膜、５′・
・・凹部、１３・・・絶縁膜、１４・・・ＰＳＧ膜、１
５・・・スルーホール、１６・・・上層配線。 第 １ 図 第 ２ 図
の一例を示す工程断面図、 第２図１ａｌ〜ｌｄｌは本発明を適用してなる多層配線
構造の形成方法の一実施例を示す工程断面図である。 ３・・・下層配線、４・・・ＣＶＤ５ｉＯ，膜、５′・
・・凹部、１３・・・絶縁膜、１４・・・ＰＳＧ膜、１
５・・・スルーホール、１６・・・上層配線。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、配線を有する面上に化学的蒸着法にて形成した第１
の絶縁膜をエッチバックし、この後表面に回転塗布によ
る第２の絶縁膜を形成することにより、層間絶縁膜を平
坦化するようにしたことを特徴とする層間絶縁膜の形成
方法。 ２、前記回転塗布による第２の絶縁膜材料としてスピン
オングラスあるいはポリイミド系樹脂を用いてなる特許
請求の範囲第１項記載の層間絶縁膜の形成方法。 ３、前記化学的蒸着法にて形成した第１の絶縁膜ヲ前記
エッチバックすることにより生じた凹凸表面に前記回転
塗布による第２の絶縁膜を形成してなる特許請求の範囲
第１項又は第２項記載の層間絶縁膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10047684A JPS60245254A (ja) | 1984-05-21 | 1984-05-21 | 層間絶縁膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10047684A JPS60245254A (ja) | 1984-05-21 | 1984-05-21 | 層間絶縁膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60245254A true JPS60245254A (ja) | 1985-12-05 |
Family
ID=14274965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10047684A Pending JPS60245254A (ja) | 1984-05-21 | 1984-05-21 | 層間絶縁膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245254A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164341A (ja) * | 1986-12-26 | 1988-07-07 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPS6436031A (en) * | 1987-07-31 | 1989-02-07 | Toshiba Corp | Semiconductor device and manufacture thereof |
| US4965226A (en) * | 1987-10-16 | 1990-10-23 | U.S. Philips Corporation | Method of forming an interconnection between conductive levels |
| JPH04186828A (ja) * | 1990-11-21 | 1992-07-03 | Nec Corp | 半導体装置 |
-
1984
- 1984-05-21 JP JP10047684A patent/JPS60245254A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164341A (ja) * | 1986-12-26 | 1988-07-07 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPS6436031A (en) * | 1987-07-31 | 1989-02-07 | Toshiba Corp | Semiconductor device and manufacture thereof |
| US4965226A (en) * | 1987-10-16 | 1990-10-23 | U.S. Philips Corporation | Method of forming an interconnection between conductive levels |
| JPH04186828A (ja) * | 1990-11-21 | 1992-07-03 | Nec Corp | 半導体装置 |
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