JPH04192522A - 半導体素子構造およびその製造方法 - Google Patents
半導体素子構造およびその製造方法Info
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- JPH04192522A JPH04192522A JP32480290A JP32480290A JPH04192522A JP H04192522 A JPH04192522 A JP H04192522A JP 32480290 A JP32480290 A JP 32480290A JP 32480290 A JP32480290 A JP 32480290A JP H04192522 A JPH04192522 A JP H04192522A
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体素子構造及びその製造方法に関するもの
である。
である。
〔従来の技術１
従来より、配線は半導体素子の重要工程の一つであり、
デバイスの高集積化とともに配線幅が細くなり、かつ配
線層数は大きくなる。配線を多層化する際の問題点とし
ては、層数の増加とともに表面凹凸が増し、配線（主に
アルミニウムが主成分）が断線することがある。これを
防ぐために、配線の成膜方法や条件を最適化した番ハ配
線材料を工夫したり多くの改善が加えられてきた。また
、断線の原因となる表面凹凸を軽減するために、多層配
線間の層間絶縁膜表面をなだらかにすることも有効であ
る。例えば、その方法として、ボロンやリンを含んだシ
リコン酸化膜を層間絶縁膜として形成し、熱処理により
軟化・流動させて表面を平滑化する方法がある（アダム
スら、ジャーナルオブエレクトロケミカルソサイエテイ
ーＶｏ ｌ。
デバイスの高集積化とともに配線幅が細くなり、かつ配
線層数は大きくなる。配線を多層化する際の問題点とし
ては、層数の増加とともに表面凹凸が増し、配線（主に
アルミニウムが主成分）が断線することがある。これを
防ぐために、配線の成膜方法や条件を最適化した番ハ配
線材料を工夫したり多くの改善が加えられてきた。また
、断線の原因となる表面凹凸を軽減するために、多層配
線間の層間絶縁膜表面をなだらかにすることも有効であ
る。例えば、その方法として、ボロンやリンを含んだシ
リコン酸化膜を層間絶縁膜として形成し、熱処理により
軟化・流動させて表面を平滑化する方法がある（アダム
スら、ジャーナルオブエレクトロケミカルソサイエテイ
ーＶｏ ｌ。
１２８、Ｎｏ、２．ｐｐ４２３〜４２９ （１９８１
））。
））。
また、層間絶縁膜を形成した後、フォトレジストなどの
有機膜をスピンコートして、平坦な有機膜表面形状を眉
間絶縁膜表面にドライエツチングにより転写するエッチ
バック法がある。このときのドライエツチング条件とし
て、有機膜と層間絶縁膜のエツチングレートと等しい必
要がある（１尾ら、１９８９テクニ力ルダイジエストオ
ブＩＥＤＭ、ｐｐ８３７〜８４０）。
有機膜をスピンコートして、平坦な有機膜表面形状を眉
間絶縁膜表面にドライエツチングにより転写するエッチ
バック法がある。このときのドライエツチング条件とし
て、有機膜と層間絶縁膜のエツチングレートと等しい必
要がある（１尾ら、１９８９テクニ力ルダイジエストオ
ブＩＥＤＭ、ｐｐ８３７〜８４０）。
［発明が解決しようとする課題］
従来のエッチバック法のポイントは、スピンコートされ
た有機膜表面が十分に平滑化されていることである。し
かしながら、配線の段差か大きかったり、また配線が太
くかつ長い場合には、十分に平滑化できない。
た有機膜表面が十分に平滑化されていることである。し
かしながら、配線の段差か大きかったり、また配線が太
くかつ長い場合には、十分に平滑化できない。
本発明の目的は、配線側壁に配線側壁の傾斜角を緩やか
にするための形状を付加した多層配線に適した配線構造
とその製造方法を提供することにある。
にするための形状を付加した多層配線に適した配線構造
とその製造方法を提供することにある。
〔課題を解決するための手段］
前記目的を達成するため、本発明に係る半導体素子構造
においては、多層配線を有する半導体素子構造であって
、 多層配線は、金属配線と層間絶縁層とを有し、層間絶縁
層は、上下に積層形成される金属配線相互間を絶縁する
もので、下層の金属配線上に被覆形成される際に、金属
配線の側壁に対応する領域が緩やかな傾斜角をもつ形状
に形成されるものである。
においては、多層配線を有する半導体素子構造であって
、 多層配線は、金属配線と層間絶縁層とを有し、層間絶縁
層は、上下に積層形成される金属配線相互間を絶縁する
もので、下層の金属配線上に被覆形成される際に、金属
配線の側壁に対応する領域が緩やかな傾斜角をもつ形状
に形成されるものである。
また、本発明−に係る半導体素子構造の製造方法におい
ては、層間絶縁膜形成工程と、スビンコート工程と、エ
ツチング工程とを有し、多層配線を備えた半導体素子構
造の製造方法であって、層間絶縁膜形成工程は、逆バイ
アス印加を行いっつ化学気相成膜法又はスパッタリング
法により下層配線上に層間絶縁膜を形成し、かつ配線の
側壁に対応する領域を緩やかな傾斜角をもつ形状に形成
する工程であり、 スビンコート工程は、層間絶縁膜上に有機膜をスピンコ
ートする工程であり、 エツチング工程は、有機膜と層間絶縁膜のエツチングレ
ートが等しい条件にて、有機膜が完全になくなるまでエ
ツチングを行う工程である。
ては、層間絶縁膜形成工程と、スビンコート工程と、エ
ツチング工程とを有し、多層配線を備えた半導体素子構
造の製造方法であって、層間絶縁膜形成工程は、逆バイ
アス印加を行いっつ化学気相成膜法又はスパッタリング
法により下層配線上に層間絶縁膜を形成し、かつ配線の
側壁に対応する領域を緩やかな傾斜角をもつ形状に形成
する工程であり、 スビンコート工程は、層間絶縁膜上に有機膜をスピンコ
ートする工程であり、 エツチング工程は、有機膜と層間絶縁膜のエツチングレ
ートが等しい条件にて、有機膜が完全になくなるまでエ
ツチングを行う工程である。
配線側壁に配線側壁の傾斜角を緩やかにするための形状
を付加し、配線層表面の凹凸をなくする。
を付加し、配線層表面の凹凸をなくする。
以下、本発明の一実施例を図により説明する。
第１図（ａ）〜（ｄ）は、本発明の一実施例を工程順に
示す断面図である。
示す断面図である。
第１図（ａ）に示すように、デバイス層１の表面上に金
属配線２を形成する。配線２の形状は側壁が垂直に立つ
ようにエツチングが行われている。
属配線２を形成する。配線２の形状は側壁が垂直に立つ
ようにエツチングが行われている。
配線の厚みは０．５〜１．０μｍであるが、配線の幅は
０．５μｍから数μｍまで種々である。すなわち、電源
線なとの配線２は太く、信号線などの配線２は細くてよ
い。後述のようにデバイス層ｌの金属配線２上には、層
間絶縁膜３．有機膜４が順次積層されるが、従来のよう
に配線側壁の傾斜角がほぼ直角のときには、配線が太く
なると、塗布された有機Ｍ４の表面形状が第２図のよう
に凸凹となり、最終的に絶縁膜表面を平滑にできない。
０．５μｍから数μｍまで種々である。すなわち、電源
線なとの配線２は太く、信号線などの配線２は細くてよ
い。後述のようにデバイス層ｌの金属配線２上には、層
間絶縁膜３．有機膜４が順次積層されるが、従来のよう
に配線側壁の傾斜角がほぼ直角のときには、配線が太く
なると、塗布された有機Ｍ４の表面形状が第２図のよう
に凸凹となり、最終的に絶縁膜表面を平滑にできない。
そこで、本実施例では、配線形成後、バイアス印加電子
サイクロトロン共鳴プラズマＣＶＤを用いて、層間絶縁
膜としてのシリコン酸化膜３を形成する。このＣＶＤ法
はシランと酸素の反応による酸化膜３の形成と同時に、
イオン化されたアルゴンガスによるスパッタリングエツ
チングにより、配線２の側壁に対応する層間絶縁膜３の
側壁３ａを緩やかに傾斜角をもつ形状に形成する。第１
図（ｂ）は、層間絶縁膜３の形成後の形状を示すもので
ある。その後、ポリスチレンやフォトレジストなどの有
機材料をスピンコート法により塗布する。このとき、前
述の側壁３ａの傾斜角が緩やかであるため、配線幅が太
い配線上でも有機膜４の表面は平滑になる。第１図（ｃ
）にこの様子を示す。有機膜４と層間絶縁膜３が等速で
エツチング可能な条件にてエッチバックを行えば、有機
膜４の表面の平坦性が層間絶縁膜３の表面に転写できる
。その後、多層配線間を接続するスルーホールを形成す
るとともに、上層配線を形成することにより、第１図（
ｄ）に示すように多層配線が完成する。
サイクロトロン共鳴プラズマＣＶＤを用いて、層間絶縁
膜としてのシリコン酸化膜３を形成する。このＣＶＤ法
はシランと酸素の反応による酸化膜３の形成と同時に、
イオン化されたアルゴンガスによるスパッタリングエツ
チングにより、配線２の側壁に対応する層間絶縁膜３の
側壁３ａを緩やかに傾斜角をもつ形状に形成する。第１
図（ｂ）は、層間絶縁膜３の形成後の形状を示すもので
ある。その後、ポリスチレンやフォトレジストなどの有
機材料をスピンコート法により塗布する。このとき、前
述の側壁３ａの傾斜角が緩やかであるため、配線幅が太
い配線上でも有機膜４の表面は平滑になる。第１図（ｃ
）にこの様子を示す。有機膜４と層間絶縁膜３が等速で
エツチング可能な条件にてエッチバックを行えば、有機
膜４の表面の平坦性が層間絶縁膜３の表面に転写できる
。その後、多層配線間を接続するスルーホールを形成す
るとともに、上層配線を形成することにより、第１図（
ｄ）に示すように多層配線が完成する。
本実施例では層間絶縁膜形成方法として、バイアス印加
電子サイクロトロン共鳴プラズマＣＶＤを用いたが、バ
イアス印加型スパッタリング堆積法でもよい。また、層
間絶縁膜３としてシリコン酸化膜を用いたが、シリコン
窒化膜でもよい。
電子サイクロトロン共鳴プラズマＣＶＤを用いたが、バ
イアス印加型スパッタリング堆積法でもよい。また、層
間絶縁膜３としてシリコン酸化膜を用いたが、シリコン
窒化膜でもよい。
〔発明の効果］
以上説明したように本発明によれば、有機膜がスピンコ
ートされる際に、その粘性流動を妨げるような障壁を作
らないため、たとえ高低差が同じであっても、粘性液体
を流れやすく配線層の表面形状を平坦にすることができ
、配線の断線事故を防止できるという効果を有する。
ートされる際に、その粘性流動を妨げるような障壁を作
らないため、たとえ高低差が同じであっても、粘性液体
を流れやすく配線層の表面形状を平坦にすることができ
、配線の断線事故を防止できるという効果を有する。
第１図（ａ）、 （ｂ）、 （ｃ）、 （ｄ）は
、本発明の一実施例を工程順に示す断面図、第２図は従
来例を示す断面図である。
、本発明の一実施例を工程順に示す断面図、第２図は従
来例を示す断面図である。
Claims (2)
- （１）多層配線を有する半導体素子構造であって、多層
配線は、金属配線と層間絶縁膜とを有し、層間絶縁層は
、上下に積層形成される金属配線相互間を絶縁するもの
で、下層の金属配線上に被覆形成される際に、金属配線
の側壁に対応する領域が緩やかな傾斜角をもつ形状に形
成されるものであることを特徴とする半導体素子構造。 - （２）層間絶縁膜形成工程と、スピンコート工程と、エ
ッチング工程とを有し、多層配線を備えた半導体素子構
造の製造方法であって、 層間絶縁膜形成工程は、逆バイアス印加を行いつつ化学
気相成膜法又はスパッタリング法により下層配線上に層
間絶縁膜を形成し、かつ配線の側壁に対応する領域を緩
やかな傾斜角をもつ形状に形成する工程であり、 スピンコート工程は、層間絶縁膜上に有機膜をスピンコ
ートする工程であり、 エッチング工程は、有機膜と層間絶縁膜のエッチングレ
ートが等しい条件にて、有機膜が完全になくなるまでエ
ッチングを行う工程であることを特徴とする半導体素子
構造の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32480290A JPH04192522A (ja) | 1990-11-27 | 1990-11-27 | 半導体素子構造およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32480290A JPH04192522A (ja) | 1990-11-27 | 1990-11-27 | 半導体素子構造およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192522A true JPH04192522A (ja) | 1992-07-10 |
Family
ID=18169846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32480290A Pending JPH04192522A (ja) | 1990-11-27 | 1990-11-27 | 半導体素子構造およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192522A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5575886A (en) * | 1994-07-30 | 1996-11-19 | Nec Corporation | Method for fabricating semiconductor device with chemical-mechanical polishing process for planarization of interlayer insulation films |
| US5686356A (en) * | 1994-09-30 | 1997-11-11 | Texas Instruments Incorporated | Conductor reticulation for improved device planarity |
-
1990
- 1990-11-27 JP JP32480290A patent/JPH04192522A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5575886A (en) * | 1994-07-30 | 1996-11-19 | Nec Corporation | Method for fabricating semiconductor device with chemical-mechanical polishing process for planarization of interlayer insulation films |
| US5686356A (en) * | 1994-09-30 | 1997-11-11 | Texas Instruments Incorporated | Conductor reticulation for improved device planarity |
| US6653717B2 (en) | 1994-09-30 | 2003-11-25 | Texas Instruments Incorporated | Enhancement in throughput and planarity during CMP using a dielectric stack containing an HDP oxide |
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