JPS63278253A - ２層金属層のための平担化方法 - Google Patents

２層金属層のための平担化方法

Info

Publication number
JPS63278253A
JPS63278253A JP62261529A JP26152987A JPS63278253A JP S63278253 A JPS63278253 A JP S63278253A JP 62261529 A JP62261529 A JP 62261529A JP 26152987 A JP26152987 A JP 26152987A JP S63278253 A JPS63278253 A JP S63278253A
Authority
JP
Japan
Prior art keywords
layer
dielectric layer
silicon nitride
metal layer
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62261529A
Other languages
English (en)
Inventor
デイル　エー．シンプソン
ロバート　オー．ミラー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MOSTEK THOMPSON COMPONENTS
THOMPSON COMPONENTS MOSTEK CORP
Original Assignee
MOSTEK THOMPSON COMPONENTS
THOMPSON COMPONENTS MOSTEK CORP
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MOSTEK THOMPSON COMPONENTS, THOMPSON COMPONENTS MOSTEK CORP filed Critical MOSTEK THOMPSON COMPONENTS
Publication of JPS63278253A publication Critical patent/JPS63278253A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路の製造に関するものである。
従来の技術 高密度集積回路の製造では、少なくとも２つの金属化層
すなわち金属層を利用するのが普通である。この金属層
に、半導体基板の様々な領域と電気接続するようにパタ
ーン形成を行う。
発明が解決しようとする問題点 また、このようなデバイスでは、第２の金属層を堆積さ
せる前に下の層の表面の形状を平坦にするのが普通であ
る。これによって、この第２の金属層による段部の被覆
を良好にして、段部領域において第２の金属層に破断が
生じる傾向を防ぐ。
この目的のために存在する方法には様々な問題点があり
、特に第１の金属の間隔が小さい時に問題点が多い。
問題点を解決するための手段 本発明の方法では、酸化シリコンの薄膜を第１の金属層
の上に堆積させて、第１の金属層と第２の金属層の間の
絶縁体とする。この酸化シリコンの上に比較的厚い窒化
シリコンの薄膜を等方的に堆積させることによって平坦
化を行う。さらに、この窒化シリコンの厚さは、酸化シ
リコン薄膜内の小さな凹部すなわち孔を完全に埋める程
の厚さである。これによって、急岐な段部が全くない、
酸化シリコンと窒化シリコンとによって形成された表面
が得られる。次に、第１の金属層を被覆している酸化シ
リコンが露出するまで、窒化シリコン薄膜を選択的にエ
ツチングする。これによって、第２の金属層のための平
坦な表面が残される。層間絶縁層へのスルーホールの形
成、第２の金属層の堆積及びその第２の金属層のパター
ン形成は従来の方法で行われる。
本発明は、添付図面を参照して行われる以下の詳細な説
明によって、より明らかとなろう。
実施例 第１図には、通常シリコンである基板１１が示されてい
る。この基板は、個々の導電特性を有する様々な領域を
備えている。この導電特性により、第２の金属層を堆積
させる段階の前の標準的な方法における途中の段階で個
々の回路特性が決定される。基板を被覆するのは、比較
的厚いフィールド酸化シリコン層１２であり、その厚さ
は一般的には約６．０００人程度である。また、ＭＯＳ
デバイスには、ゲート領域（図示していない）を決定す
る比較的薄い酸化シリコン層の領域があることもある。
ポリシリコン層１３が製造品のいくつかの部分を被覆し
ているのが好ましい。この層は、ＭＯＳデバイスのゲー
ト電極を提供するのに役立つ。さらに、製造品は、通常
、絶縁材料層１４を含む。この絶縁材料層は、一般にＰ
ＳＧガラス等のシリコン化合物からなり、パターンが形
成された第１の金属層１５の部分を基板１１から絶縁す
るのに役立つ。
また、製造品は、金属層間誘電体層１６を含む。この層
は、通常、酸化シリコンを約５．０００人の厚さに堆積
させたものであり、堆積される予定の第２の金属層と第
１の金属層１５との間に電気接続が望まれる場所にスル
ーホールすなわち孔１８を備える。
また、金属層間誘電体層１６には、垂直な段部に側壁縁
すなわち丸縁１７が形成されて、第２の金属層等が堆積
される表面が比較的平坦になる。２つの段部の間隔が小
さい時、２つの金属部分の間隔は１５Ａと１５Ｂの部分
のように小さいので、側縁１７は図示したように酸化物
層に形成された狭い凹部に尖った部分１９を形成する傾
向がある。これは、デバイス欠陥となることの多い問題
の原因である。
一般に、側縁１７は、窒化シリコンの比較的薄い層を堆
積させて、縁だけを残すように異方的に除去することに
よって形成されていた。
第２図は、第１図と同じ方法でほぼ同じ段階の同様な製
造品を示している。しかし、本発明によると、この時、
金属層間酸化物層１６に比較的厚い窒化シリコン層２７
が堆積される。従って、金属部分１５Ａと１５Ｂとの間
の狭い凹部すなわち谷は、完全に充填される。一般に、
この層の厚さは、約７、０００　Ａ以上である。窒化シ
リコンの堆積に、例えば、ＣＶＤ法等、等方性被覆を形
成する方法を使用すると、上記のようになる。この等方
性被覆とは、全表面にほぼ同じ割合で堆積材料を形成し
たものである。その結果、狭い凹部の側壁への堆積は、
合体して、鉛直な表面が一体化する。
適切な堆積条件下では酸化シリコン、窒化シリコン及び
ポリシリコンはすべて等方的に堆積できるが、４５０℃
以上の温度では一般に、ヒロックを形成したり、通常の
２層配線で第１の金属層を形成するアルミニウムから剥
離する傾向があるため、４５０℃以上の温度は避ける必
要がある。窒化シリコンは、特に当業者には公知のプラ
ズマ反応を利用したＣＶＤ法等でより低い温度でも堆積
させることができるが、この温度の条件では、酸化シリ
コンを等方的に堆積させることが不可能になる。
第２図に示した過程を行った後、製造品にプラズマエツ
チングすなわち反応イオンエツチングを行い、第１の金
属部分１５を被覆する酸化物１６が露出するまで好まし
くは酸化シリコンの凸部の上の窒化シリコンをエツチン
グする。これによって、第３図に示した状態になる。こ
の図に示すように、窒化シリコンの側縁１７は酸化物１
６の段部の側壁に形成されるが、第１図に示したように
、以前に窒化シリコンの尖った部分１９が形成されてい
た小さな孔は第３図の領域２０に示すように窒化シリコ
ンで完全に充填されている。
その後、この方法を従来通りに続けることができ、第３
図に示した凹部を充填した表面は第２の金属層のために
より平坦化される。第２の金属層を堆積し、パターン形
成する前に、第３図−の区域１８に示すように、酸化物
層１６において第１と第２の金属部分の間の接続が行わ
れるのが望ましい場所に小さな孔を形成するのが普通で
ある。一般にアルミニウムである第２の金属層は例えば
蒸着によって堆積され、従来の方法でパターン形成され
る。通常、第１の金属部分への接続が形成される途中の
区域１８の第２の金属層の壁の被覆が良好になるように
注意する必要がある。
上記の実施例は、一般的な原理を含む一例にすぎない。
本発明の精神と範囲を越えない限り、変更は可能である
。
【図面の簡単な説明】
第１図は、従来技術の方法による問題のある段階の製造
品を示し、 第２図は、本発明による方法の中間段階の製造品を示し
、 第３図は、第２の金属層の堆積前の同じ方法での次の段
階の製造品を示す。 （主な参照番号） １１・・基板　　　　１２・・酸化シリコン層１３・・
ポリシリコン層　１４・・絶縁材料層１５・・第１の金
属層 １６・・金属層間誘電層 １７・・縁　　　　１８・・孔 １９・・先端部　　　２０・・窒化シリコン層特許出願
人　トムソンコンポーネンッーモステックコーポレーシ
ョン

Claims (3)

    【特許請求の範囲】
  1. （１）半導体基板上に、順番に、第１の金属層を形成し
    て、第１の金属化部分を形成するようにパターン形成し
    、誘電体層を形成して金属層間誘電体を形成し、第２の
    金属層を形成して第２の金属化部分を形成するようにパ
    ターン形成する段階を含む、金属層間誘電体層によって
    隔てられた２つの金属層を有する半導体集積回路デバイ
    スの製造方法であって、上記の金属層間誘電体層の上に
    比較的厚い平坦な別の誘電体材料の層を堆積させて、上
    記の金属層間誘電体層を平坦にし、上記第１の金属化部
    分の間の小さな段部の上に形成された狭い凹部を埋め、
    上記の平坦な層をエッチングして、上記金属層間誘電体
    層の上の部分を除去し、上記第１の金属化部分の間の近
    接した段部及び狭い凹部を除いて上記金属層間誘電体層
    を露出させることを特徴とする方法。
  2. （２）上記の金属層間誘電体層は酸化シリコンであり、
    上記の平坦な層の材料は窒化シリコンであることを特徴
    とする特許請求の範囲第１項に記載の方法。
  3. （３）上記窒化シリコンは、等方性被覆法によって堆積
    され、好ましくはプラズマエッチングによってエッチン
    グされることを特徴とする特許請求の範囲第２項に記載
    の方法。
JP62261529A 1986-10-17 1987-10-16 ２層金属層のための平担化方法 Pending JPS63278253A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US92024986A 1986-10-17 1986-10-17
US920249 1986-10-17

Publications (1)

Publication Number Publication Date
JPS63278253A true JPS63278253A (ja) 1988-11-15

Family

ID=25443431

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62261529A Pending JPS63278253A (ja) 1986-10-17 1987-10-16 ２層金属層のための平担化方法

Country Status (3)

Country Link
EP (1) EP0267831A1 (ja)
JP (1) JPS63278253A (ja)
KR (1) KR880005661A (ja)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59154040A (ja) * 1983-02-22 1984-09-03 Toshiba Corp 半導体装置の製造方法
US4654113A (en) * 1984-02-10 1987-03-31 Fujitsu Limited Process for fabricating a semiconductor device

Also Published As

Publication number Publication date
EP0267831A1 (en) 1988-05-18
KR880005661A (ko) 1988-06-29

Similar Documents

Publication Publication Date Title
US20020071237A1 (en) Capacitor having sidewall spacer protecting the dielectric layer and method of fabricating the same
JPH04174541A (ja) 半導体集積回路及びその製造方法
JPS63313837A (ja) 埋込み多重レベル間相互接続体装置
JPH01503021A (ja) シリコンウエハ内に貫通導体を形成する為の平担化方法
US4751198A (en) Process for making contacts and interconnections using direct-reacted silicide
US4755482A (en) Making semiconductor device on insulating substrate by forming conductive layers on both major surfaces
US6218287B1 (en) Method of fabricating a semiconductor structure
JP3820003B2 (ja) 薄膜キャパシタの製造方法
US6372570B1 (en) Method of formation of a capacitor on an integrated circuit
JPS62188229A (ja) 集積回路の製法
WO1987002828A1 (en) Glass intermetal dielectric
JP2519217B2 (ja) 相互接続導体を形成する方法
JP2503621B2 (ja) 半導体装置の製造方法
JP3163761B2 (ja) 集積回路装置
JPS63278253A (ja) ２層金属層のための平担化方法
JP2621287B2 (ja) 多層配線層の形成方法
JPH07106277A (ja) 半導体装置の製造方法
JPH0786209A (ja) 半導体装置の製造方法
JP3279737B2 (ja) 半導体素子の製造方法
JP3413697B2 (ja) 配線形成方法
JPH02111052A (ja) 多層配線形成法
JPH0273652A (ja) 半導体装置の製造方法
JPH05166941A (ja) 半導体セルフアライン・コンタクト構造および製造方法
JPH1093033A (ja) 半導体装置の製造方法
JPH0320033A (ja) 半導体装置の製造方法