JPS61107743A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61107743A JPS61107743A JP22860284A JP22860284A JPS61107743A JP S61107743 A JPS61107743 A JP S61107743A JP 22860284 A JP22860284 A JP 22860284A JP 22860284 A JP22860284 A JP 22860284A JP S61107743 A JPS61107743 A JP S61107743A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- photo
- insulating film
- wirings
- resists
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野の説明）
本発明は半導体装置の製造方法にかかり、とくに配線な
どの急峻な段差に対し、その後積層する膜のカバーレッ
ジを改善する半導体装置の製造方法に関する。
どの急峻な段差に対し、その後積層する膜のカバーレッ
ジを改善する半導体装置の製造方法に関する。
（従来技術の説明）
ウェハー表面の段差に対し各種材料を積層していくと除
々にカバーレッジが悪くなってくる。
々にカバーレッジが悪くなってくる。
特に蒸着又はスパッタで成長させる金属に対してはその
傾向が顕著であり、第１図はその例を示したものである
。
傾向が顕著であり、第１図はその例を示したものである
。
１は配線、２は通常カバレッジがもともと良いと言われ
るＣＶＤ法で成長させた絶縁層、３は上部の配線にする
蒸着などで成長させた金属である。
るＣＶＤ法で成長させた絶縁層、３は上部の配線にする
蒸着などで成長させた金属である。
半導体装置の寸法の微細化に伴ない多層の配線層を絶縁
する絶縁層を形成する際に、１の配線間の間隔が狭くな
ればなるほど、金属３における４０部分が非常に薄くな
り金属３で作成する二層目の配線の断線原因となる。
する絶縁層を形成する際に、１の配線間の間隔が狭くな
ればなるほど、金属３における４０部分が非常に薄くな
り金属３で作成する二層目の配線の断線原因となる。
これを改善する方法として、一層目の配線な形成し、次
に一層目と二層目の配線間の絶縁膜を形成後、段差をな
だらかにするため、シリカフィルム又は、高粘度高分子
材料を塗布してカバーレッジの向上を計ろうとする方法
がある。
に一層目と二層目の配線間の絶縁膜を形成後、段差をな
だらかにするため、シリカフィルム又は、高粘度高分子
材料を塗布してカバーレッジの向上を計ろうとする方法
がある。
しかし、この方法では新しい材料及び新しい装置をそろ
える必要があり、又、新しい材料が半導体装置に与える
影響も確認する必要があるので、簡単な工程変更及び条
件変更では実施できない欠点があった。
える必要があり、又、新しい材料が半導体装置に与える
影響も確認する必要があるので、簡単な工程変更及び条
件変更では実施できない欠点があった。
（発明の目的）
本発明の目的は、特に新しい材料を使用することなしに
下部配線上の絶縁膜の急峻な段差を簡単な工程変更及び
条件変更のみでなだらかにする事により、上部に積層す
る金属のカバーレッジを向上できる鎌にした半導体装置
の製造方法を提供することにある。
下部配線上の絶縁膜の急峻な段差を簡単な工程変更及び
条件変更のみでなだらかにする事により、上部に積層す
る金属のカバーレッジを向上できる鎌にした半導体装置
の製造方法を提供することにある。
（発明の構成）
本発明は少な（とも二層の配線層をもつ半導体装置の製
造方法において配線層を隔てる絶縁膜のズルーホールを
形成する工程を含み、一層目の配線層と二層目の配線層
の眉間絶縁膜を形成する際に、一層目の配線層を形成後
、−Ｊ−目の配線と同一寸法のフォトレジストを公知の
技術で一層目の配線層の真上に形成した後、第１の絶縁
膜を形成し、当該絶縁膜の表面を基板垂直方向に速い速
度をもつ異方性エツチングにより前記フォトレジストな
終点検出用モニターとしてエツチング除去し、前記フォ
トレジストを除去した後さらに第２の絶縁膜な形成する
工程とを有して構成される。
造方法において配線層を隔てる絶縁膜のズルーホールを
形成する工程を含み、一層目の配線層と二層目の配線層
の眉間絶縁膜を形成する際に、一層目の配線層を形成後
、−Ｊ−目の配線と同一寸法のフォトレジストを公知の
技術で一層目の配線層の真上に形成した後、第１の絶縁
膜を形成し、当該絶縁膜の表面を基板垂直方向に速い速
度をもつ異方性エツチングにより前記フォトレジストな
終点検出用モニターとしてエツチング除去し、前記フォ
トレジストを除去した後さらに第２の絶縁膜な形成する
工程とを有して構成される。
（実施例）
次に本発明について図面を参照して詳細に説明する０
まず、一層目の配線１の上に、公知の技術により配線１
と同一寸法のフォトレジスト５を形成し、その上に絶縁
膜２を配線１と配線１の間の段部の最上ｔ１５６がフォ
トレジスト５の最上部７になるように形成する（第２図
）。
と同一寸法のフォトレジスト５を形成し、その上に絶縁
膜２を配線１と配線１の間の段部の最上ｔ１５６がフォ
トレジスト５の最上部７になるように形成する（第２図
）。
次にフォトレジスト５を異方性エツチングのエンドポイ
ントとなるようにしてエツチングを実施した後、フォト
レジスト５を有機剥離により除去し、配線１と絶縁膜２
が基板水平方向に水平になるようにする（第３図）。
ントとなるようにしてエツチングを実施した後、フォト
レジスト５を有機剥離により除去し、配線１と絶縁膜２
が基板水平方向に水平になるようにする（第３図）。
以上の工程を実施した後に配線１と二層目の配線を形成
するための蒸着などで成長する金属を絶縁するための絶
縁膜８を形成し、次に二層目の配線になる金属３を形成
する（第４図）。
するための蒸着などで成長する金属を絶縁するための絶
縁膜８を形成し、次に二層目の配線になる金属３を形成
する（第４図）。
第１図と第４図を比較すると４の部分のような第２層金
属配線のカバーレッジの悪い部分が第４図では発生しな
いので第２眉金属配線のカバーレッジが大幅に改善でき
ることがわかる。
属配線のカバーレッジの悪い部分が第４図では発生しな
いので第２眉金属配線のカバーレッジが大幅に改善でき
ることがわかる。
（発明の効果）
本発明は以上説明した様に、フォトレジストを使用した
異方性エツチングを用いて下層の配線と上層の配線の間
に位置する絶縁膜の段差をなくすようにすることにより
、シリカフィルム又は高粘度高分子材料など新しい材料
などを使用することなしに、’ｒ？Ａ率な工程変更及び
条件変更のみで配線の断線を低減させる効果がある。
異方性エツチングを用いて下層の配線と上層の配線の間
に位置する絶縁膜の段差をなくすようにすることにより
、シリカフィルム又は高粘度高分子材料など新しい材料
などを使用することなしに、’ｒ？Ａ率な工程変更及び
条件変更のみで配線の断線を低減させる効果がある。
第１図は従来技術を示すもので、段差低減の方法を使用
していない場合の積層した薄膜の状態を示す断面図であ
る。 第２図〜に４図は本発明の実施例を示す断面図である。 １・・・・・・急峻な段を持つ配線、２・・・・・・１
を被うカバーレッジの良いＣＶＤ法などにより形成した
絶縁膜、３・・・・・・２の上部に積層したカバーレッ
ジの悪い蒸着などにより形成した配線、４・・・・・・
３が段差の影響により非常に薄くなっている部分、５・
・・・・・フォトレジスト、６・・・・・・１と１の間
の２段差の最上部、７・・・・・・５の最上部、８・・
・・・・１と２を被うカバーレッジの良いＣＶＤ法など
により形成した絶縁膜。 第２区
していない場合の積層した薄膜の状態を示す断面図であ
る。 第２図〜に４図は本発明の実施例を示す断面図である。 １・・・・・・急峻な段を持つ配線、２・・・・・・１
を被うカバーレッジの良いＣＶＤ法などにより形成した
絶縁膜、３・・・・・・２の上部に積層したカバーレッ
ジの悪い蒸着などにより形成した配線、４・・・・・・
３が段差の影響により非常に薄くなっている部分、５・
・・・・・フォトレジスト、６・・・・・・１と１の間
の２段差の最上部、７・・・・・・５の最上部、８・・
・・・・１と２を被うカバーレッジの良いＣＶＤ法など
により形成した絶縁膜。 第２区
Claims (1)
- 少なくとも、二層の配線層を有する半導体装置の製造
方法において、配線層を隔てる絶縁膜のスルーホールを
形成する工程を含み、一層目の配線層と二層目の配線層
の層間絶縁膜を形成する際に、一層目の配線層を形成後
、該一層目の配線と同一寸法のフォトレジストを該一層
目の配線層の真上に形成した後、第１の絶縁膜を形成し
、当該絶縁膜の表面を基板垂直方向に速い速度をもつ異
方性エッチングにより前記フォトレジストを終点検出用
モニターとしてエッチング除去し、前記フォトレジスト
を除去した後さらに第２の絶縁膜を形成することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22860284A JPS61107743A (ja) | 1984-10-30 | 1984-10-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22860284A JPS61107743A (ja) | 1984-10-30 | 1984-10-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61107743A true JPS61107743A (ja) | 1986-05-26 |
Family
ID=16878921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22860284A Pending JPS61107743A (ja) | 1984-10-30 | 1984-10-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107743A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6420623A (en) * | 1987-07-16 | 1989-01-24 | Agency Ind Science Techn | Flattening method |
| JPS6420628A (en) * | 1987-07-16 | 1989-01-24 | Agency Ind Science Techn | Flattening method |
| JPH01295423A (ja) * | 1987-08-14 | 1989-11-29 | Fairchild Semiconductor Corp | エッチバック検知 |
-
1984
- 1984-10-30 JP JP22860284A patent/JPS61107743A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6420623A (en) * | 1987-07-16 | 1989-01-24 | Agency Ind Science Techn | Flattening method |
| JPS6420628A (en) * | 1987-07-16 | 1989-01-24 | Agency Ind Science Techn | Flattening method |
| JPH01295423A (ja) * | 1987-08-14 | 1989-11-29 | Fairchild Semiconductor Corp | エッチバック検知 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100261826B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPS61107743A (ja) | 半導体装置の製造方法 | |
| JPS58213449A (ja) | 半導体集積回路装置 | |
| JPS60262443A (ja) | 多層配線の形成方法 | |
| JPH03145734A (ja) | ボイポーラ型半導体装置 | |
| JPS6376351A (ja) | 多層配線の形成方法 | |
| JPS63107141A (ja) | 半導体装置の製造方法 | |
| JPS61289649A (ja) | 半導体装置の製造方法 | |
| JPS62155537A (ja) | 半導体装置の製造方法 | |
| JP2000269328A (ja) | 半導体装置及びその製造方法 | |
| JPS61107746A (ja) | 半導体装置の製造方法 | |
| JPH0570301B2 (ja) | ||
| JPH09232429A (ja) | 多層配線半導体装置およびその製造方法 | |
| JPH01189939A (ja) | 半導体集積回路 | |
| JPS61239646A (ja) | 多層配線の形成方法 | |
| JPS63226041A (ja) | 半導体集積回路装置の製造方法 | |
| JPH01140645A (ja) | 半導体集積回路装置の製造方法 | |
| JPH02111052A (ja) | 多層配線形成法 | |
| KR0171990B1 (ko) | 폴리 실리콘막을 이용한 다층 금속 배선의 평탄화 방법 | |
| JP2758765B2 (ja) | 半導体装置の製造方法 | |
| JPH01158752A (ja) | 配線形成方法 | |
| JPH0212825A (ja) | 半導体装置の製造方法 | |
| JPS60147137A (ja) | 多層金属配線の形成方法 | |
| JPS59148348A (ja) | 半導体装置およびその製造方法 | |
| JPS6132555A (ja) | 多層配線構造の形成方法 |