KR100261826B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100261826B1
KR100261826B1 KR1019970062980A KR19970062980A KR100261826B1 KR 100261826 B1 KR100261826 B1 KR 100261826B1 KR 1019970062980 A KR1019970062980 A KR 1019970062980A KR 19970062980 A KR19970062980 A KR 19970062980A KR 100261826 B1 KR100261826 B1 KR 100261826B1
Authority
KR
South Korea
Prior art keywords
insulating film
wiring
semiconductor chip
film
interlayer insulating
Prior art date
Application number
KR1019970062980A
Other languages
English (en)
Other versions
KR19980042757A (ko
Inventor
나쯔끼 사또
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19980042757A publication Critical patent/KR19980042757A/ko
Application granted granted Critical
Publication of KR100261826B1 publication Critical patent/KR100261826B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 칩 주변부에서의 SOG 막의 막 두께의 증대를 방지하고, 높은 신뢰성과 높은 수율을 갖는 반도체 장치 및 그의 제조 방법을 제공한다.
반도체 기판상에 제1 층간 절연막을 매개로 제1 배선층이 형성되고, 또 상기 제1 배선층상에 SOG막을 포함하는 제2 층간 절연막을 매개로 제2 배선층이 형성되어 있는 배선의 구조에 있어서, 반도체 칩의 주변부에 배치되는 선폭이 넓은 제1 배선층이 좁은 선폭을 갖는 배선 패턴으로 분할되고, 혹은 반도체 칩 주변부의 상기 제1 층간 절연막이 일정 두께만 에칭되며, 상기 선폭이 넓은 제1 배선층은 상기 배선 패턴의 집합체로 구성된다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 특히 다층 배선의 제조 및 그의 형성 방법에 관한 것이다.
반도체 소자의 미세화에 수반해서, 반도체 장치의 형성에는 미세(黴細) 다층 배선의 채용이 필수로 된다. 이와 같은 다층 배선을 갖는 반도체 장치의 층간 절연막으로서는, 상층의 배선층과 하층의 배선층 사이 및 동일한 층 사이의 기생 용량을 저감할 목적 때문에 유전율이 적고 품질이 안정된 실리콘 산화막계의 절연막이 주류를 이루고 있다.
이런 반도체 소자의 미세화에 의해 하층 배선층의 선폭 및 배선 간격은 축소되지만, 배선 저항의 증가를 피하기 위해서는 어느 정도의 배선층의 단면적 확보가 필요하다. 그 결과로서, 배선층의 애스펙트비(배선층의 높이/배선층의 선폭)와 함께 배선간의 애스펙트비(배선층의 높이/배선층의 배선 간격)은 크게 된다. 그래서, 하층 배선층의 배선간에 층간 절연막을 충전해 그 표면을 평탄화하는 것이 요구된다.
또한, 층간절연막의 표면에 큰 단차가 있을 경우, 상층 배선층의 형성시에 포토리소그래피 기술에 있어서 포커스·마진의 부족 때문에 미세한 레지스트 패턴이 형성되지 않고, 형성된다 할지라도 큰 단차 때문에 상층 배선층의 단선 및 단차부에서의 배선 재료의 에칭 잔재가 발생한다. 이 때문에 층간 절연막의 표면이 평활한 것도 요구된다.
그리고, 알루미늄계의 금속 배선상의 층간 절연막일 경우에는 층간 절연막의 형성 온도는 겨우 450℃인 것도 요구된다.
이와 같은 알루미늄계 금속의 미세 다층 배선을 위한 층간 절연막의 형성 방법으로서, SOG(spin on glass)법이 일반적으로 이용되고 있다. 그러나, 이와 같은 SOG법에서는 반도체 칩 전체를 균일하게 평탄화시키는 것이 곤란하게 되어 있다.
이하, 이런 형태를 도 8에 기초하여 설명한다. 도 8은 SOG막을 층간 절연막의 평탄화 재료로서 사용할 경우의 하층 배선층과 상층 배선층의 형성 공정순의 단면도이다. 도 8의 단면도에서는, 반도체 칩의 내부와 함께 반도체 칩의 단부 및 스크라이브 선부가 도시되어 있다.
도 8의 a에 도시되어 있는 바와 같이, 실리콘 기판(101)상에는 필드 산화막(102)이 형성된다. 그리고, 필드 산화막(102)상에는 화학 기상 성장(CVD)법으로 제1 층간 절연막(103)이 형성된다. 이 제1 층간 절연막(103)은 실리콘 산화막이다.
다음에, 이 제1 층간 절연막(103)상에 하층 배선(104, 104a, 104b, 104c)가 형성된다. 여기서, 하층 배선(104 및 104a)은 반도체 칩 내부에 형성되는 하층의 배선층이다. 그리고, 하층 배선(104b)은 반도체 칩 단부에 형성되는 하층의 배선층이다. 이들 하층 배선은 알루미늄이나 텅스템 금속으로 형성되고, 전원선과, GND선 혹은 신호선으로서 사용된다. 이 도면에서는 선폭이 큰, 예를 들어, 20㎛정도의 전원선 혹은 GND선이 도시되어 있다. 또한, 마찬가지로 알루미늄 또는 텅스텐 금속으로 형성되는 하층 배선(104c)이 스크라이브 선부에 형성되고, 실리콘 기판(101)에 접속되어 있다.
이 하층 배선(104c)은 필드 산화막 아래에서의 채널성의 누설 전류 발생을 반도체 칩 주변에서 방지하기 위해 필수로 된다. 또, 이 하층 배선(104c)은 DRAM과 같은 반도체 장치에서는 기판 전위 발생 회로의 배선으로서 이용되기도 하고, ESD(Electro-Static-Discharge)를 위한 방전선으로도 사용된다.
다음에, 이들 하층 배선층을 피복하도록 제2 층간 절연막(105)이 형성된다. 이 제2 층간 절연막(105)은 플라즈마 CVD법으로 퇴적되는 막 두께 300nm 정도의 실리콘 산화막이다.
다음, SOG막(106, 106a)이 제2 층간 절연막(105)상에 형성된다. 이 SOG막은 SOG 도포 용액이 제2 층간 절연막(105)상에 회전 도포되고 열처리에 따른 열경화가 행하여져 형성된다. 또, 이와 같은 SOG막은 유기 실리카막이다.
그러나, 이와 같이 하여 SOG막을 형성하면, 그 막 두께가 반도체 칩 내부와 단부에서 크게 다르다. 예를 들어, 반도체 칩 내부의 SOG막(106)의 막 두께를 300nm 정도로 설정하고자 하면, 반도체 칩 단부의 SOG막(106a)의 막 두께는 600nm 정도로 된다. 이것은 반도체 칩 단부에서 SOG막이 그 표면 장력에 의해 하층 배선상에 잔류하기 쉽게 되기 때문이다. SOG막(106a)이 반도체 칩 단부에서 두껍게 되는 현상은 반도체 칩 단부에 배치되는 하층 배선(104b)의 배선폭이 클수록 현저하게 된다.
다음에, SOG막 전면에 드라이 에칭에 의한 에치백이 실시된다. 이러한 에치백에 의해서, 도 8의 b에 도시하는 바와 같이, 반도체 칩 내부의 하층 배선(104, 104a) 상의 SOG막이 제거된다. 다만, 이 경우에 하층 배선 104와 104a 사이에는 SOG막(106)이 잔존한다. 이렇게 하여 층간 절연막의 평탄화가 이루어진다.
그러나, 반도체 칩 단부에서는 하층 배선(104b 및 104c)상에 SOG막(106)이 잔존하게 된다. 이는 서술한 바와 같이 반도체 칩 단부의 SOG막의 막 두께가 반도체 내부의 막 두께 보다 크게 되기 때문이다.
이렇게 된 후, 제3 층간 절연막(107)이 플라즈마 CVD법으로 형성된다. 이 제3 층간 절연막(107)은 막 두께가 400nm 정도인 실리콘 산화막이다. 여기서, 반도체 칩 내부의 하층 배선(104 및 104a)상에서는 제3 층간 절연막(107)은 제2 층간 절연막(105)에 접하여 형성된다. 이에 대해, 반도체 칩 단부에서는 하층 배선(104b 및 104c)상에 제2 층간 절연막/SOG막/제3 층간 절연막이 적층하여 형성되게 된다.
다음에, 도 8의 c에 도시하는 바와 같이, 하층 배선(104 및 104a)상의 제2 층간 절연막(105)과 제3 층간 절연막(107)을 적층할 층간 절연막에 스루홀(108 및 108a)이 형성된다. 동시에, 하층 배선(104b)상의 제2 층간 절연막(105)/SOG막(106a)/제3 층간 절연막(107)에 스루홀(108b)이 형성된다.
그리고, 스루홀(108)을 통해 하층 배선(104)에 접속되는 상층 배선(109)이 형성된다. 마찬가지로,하층 배선 104a 및 104b에 각각 접속되는 상층 배선 109a 및 109b가 형성되게 된다.
그러나, 상술한 바와 같은 종래의 기술에서는 반도체 칩의 주변, 즉 반도체 칩 단부의 SOG막이 반도체 칩 내부의 막보다 두껍게 되도록 형성되어 버린다.
이 때문에, 이하와 같은 두가지의 중대한 문제점이 생긴다. 즉, 첫째는, 반도체 칩 단부의 하층 배선과 상층 배선의 접속부에서 상층 배선이 부식되고, 하층 배선과 상층 배선의 전기적 접속이 열화된다는 것이다. 이 때문에, 반도체 장치의 신뢰도가 대폭으로 저하하게 된다.
이와 같은 전기 접속의 열화는 이하와 같은 이유로 인해 생긴다. 상술한 바와 같이, 반도체 칩 단부에서는 배선폭이 넓은 하층 배선상에 SOG막이 잔존한다. 이 때문에, 스루홀(108b)의 측벽에 SOG막이 노출하게 된다. 그리고, SOG막은 흡습성이 높은 수분이 포함되기 쉽다. 이 SOG막의 수분이 스루홀(108b)부에서 상층 배선이 부식해 배선을 단절 혹은 저항의 상승을 유발시키게 된다. 이와 같은 문제를 해결하기 위해, 스루홀 측벽에 SOG막을 노출시키지 않게 하는 방법이 특개평 5-206284호 공보에 기재되어 있다. 그러나, 이 방법에서는 배선층의 선폭이 크게된다는 효과는 없게 된다.
둘째는, 마찬가지로 반도체 칩 단부의 하층 배선과 상층 배선과의 접속에 있어서 상층 배선의 커버리지(coverage)가 나빠진다든가 전기 접속이 곤란해진다는 것이다.
이것도 마찬가지로, 반도체 칩 단부의 하층 배선상에 SOG막이 잔존하게 되기 때문에 스루홀(108b)이 깊게 되어 스루홀의 애스펙트비가 크게 되기 때문이다.
본 발명의 목적은 상술한 반도체 칩 단부에서의 SOG막의 막 두께의 증대를 방지하고 높은 신뢰성과 높은 수율을 갖게 되는 반도체 장치 및 그 제조 방법을 제공하는데 있다.
이를 위해 본 발명의 반도체 장치에서는, 반도체 기판상에 제1 층간 절연막을 매개로 제1 배선층이 형성되고, 또 상기 제1 배선층상에 SOG막을 포함하는 제2 층간 절연막을 매개로 제2 배선층이 형성되어 있는 배선의 구조에 있어서, 반도체 칩의 주변부에 배치되는 선폭이 넓은 제1 배선층이 좁은 선폭을 갖는 배선 패턴으로 분할되고, 상기 선폭이 넓은 제1 배선층은 상기 배선 패턴의 집합체로 구성되어 있다.
또는, 반도체 기판상에 제1 층간 절연막을 매개로 제1 배선층이 형성되고, 또 상기 제1 배선층상에 SPG막을 포함하는 제2 층간 절연막을 매개로 제2 층간 절연막이 형성되어 잇는 배선의 구조에 있어서, 반도체 칩 주변부의 상기 제1 층간 절연막이 일정 두께만 에칭되고, 상기 반도체 칩의 주변부에 배치되는 제1 배선층이 반도체 칩의 내부에 배치하는 제1 배선층보다 낮은 위치에 형성되어 있다.
여기서, 상기 반도체 칩의 주변부는 반도체 칩 단부로부터의 거리가 반도체 칩 내부 100㎛ 이내로 되는 영역이다.
또한, 상기 좁은 선폭을 갖는 배선 패턴의 선폭은 10㎛ 이하로 되도록 설정되어 있다.
그리고, 상기 제1 배선층과 제2 배선층은 상기 분할된 배선 패턴상의 상기 제2 층간 절연막에 형성된 스루홀을 통해서 접속되고, 상기 스루홀부의 제2 층간 절연막에는 SOG막이 존재하지 않게 되어 있다.
또한, 본 발명의 반도체 장치 제조 방법은, 반도체 기판상에 제1 층간 절연막을 형성하고 상기 제1 층간 절연막상에 반도체 칩 주변부에서 패턴 분할된 제1 배선층을 형성하는 공정과, 상기 제1 배선층을 피복하는 제1 절연막을 형성하는 공정과, 상기 제1 절연막상에 SOG막을 형성하는 공정과, 상기 SOG막을 일정 두께만 에칭하여 상기 제1 배선층상의 상기 제1 절연막을 노출시키는 공정과, 상기 SOG막 상 및 상기 제1 절연막상에 제2 절연막을 형성하여 상기 제1 절연막과 제2 절연막 또는 SOG막으로 제2 층간 절연막을 형성하는 공정과, 상기 제2 절연막상에 제2 배선층을 형성하는 공정을 포함한다.
또는, 반도체 기판상에 제1 층간 절연막을 형성한 후, 반도체 칩 주변부의 상기 제1 층간 절연막을 일정한 깊이만 에칭 제거하는 공정과, 상기 제1 층간 절연막상에 제1 배선층을 형성하는 공정과, 상기 제1 배선층을 피복하는 제1 절연막을 형성하는 공정과, 상기 제1 절연막상에 SOG막을 형성하는 공정과, 상기 SOG막을 일정 두께만 에치백하여 상기 제1 배선층상의 제1 절연막을 노출시키는 공정과, 상기 SOG막상 및 상기 제1 절연막 상에 제2 절연막을 형성하여 상기 제1 절연막과 제2 절연막 또는 SOG막으로 제2 층간 절연막을 형성하는 공정과, 상기 제2 층간 절연막상에 제2 배선층을 형성하는 공정을 포함한다.
도1은 본 발명의 제1 실시 형태를 설명하는 제1 제조 공정에서의 단면도.
도2은 본 발명의 제1 실시 형태를 설명하는 제1 제조 공정에서의 단면도.
도3은 본 발명의 제1 실시 형태를 설명하는 하층 배선의 평면도.
도4는 본 발명의 제1 실시 형태를 설명하는 제1 제조 공정에서의 단면도.
도5는 본 발명의 효과를 설명하는 배선층의 신뢰성을 나타내 그래프.
도6은 본 발명의 효과를 설명하는 배선층의 신뢰성을 나타내는 그래프.
도7은 본 발명의 제2 실시 형태를 설명하기 위한 반도체 장치의 단면도.
도 8은 종래의 기술을 설명하기 위한 다층 배선의 제조 공정 순서의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 21, 101 : 실리콘 기판
2, 22, 102 : 필드 산화막
3, 23, 103 : 제1 층간 절연막
4, 4a, 4b, 4c, 24, 24a, 24b, 24c : 하층 배선
5, 25, 105 : 제2 층간 절연막
6, 26, 106 : SOG막
7, 27, 107 : 제3 층간 절연막
8 : 반도체 칩
9, 10, 11, 104, 104a, 104b, 104c : 하층 배선
9a, 9b, 9c, 10a, 10b, 10c : 좁은 하층 배선
12, 12a, 12b, 28, 28a, 28b : 스루홀
13, 13a, 13b, 29, 29a, 29b : 상층 배선
108, 108a, 108b : 스루홀
109, 109a, 109b : 상층 배선
다음에, 본 발명의 제1 실시 형태를 도 1 내지 도 4를 기초로 설명한다. 도 1, 도 2, 및 도 4는 본 발명의 반도체 장치의 어떤 제조 공정에서의 단면도이다. 또한, 도3은 반도체 칩상에서의 하층 배선의 평면도이다. 여기서, 도1, 도2 및 도4의 단면도에서는 종래 기술의 경우와 마찬가지로, 반도체 칩의 내부와 함께 반도체 칩의 단부 및 스크라이브 선부가 도시되어 있다.
도 1에 도시하는 바와 같이, 실리콘 기판(1)상에 필드 산화막(2)이 형성된다. 여기서, 필드 산화막(2)은 막 두께 400nm 정도의 실리콘 산화막이다. 그리고, 필드 산화막(2)상에는 CVD법으로 제1 층간 절연막(3)이 형성된다. 제1 층간 절연막(3)은 막 두께 300nm 정도의 실리콘 산화막이다. 이 필드 산화막(2)과 제1 층간 절연막(3)으로 제1 층간 절연막이 구성된다.
다음에, 제1 층간 절연막(3)상에 하층 배선(4, 4a, 4b,4c)이 형성된다. 여기서, 하층 배선(4)은 반도체 칩 내부에 형성되는 하층의 배선층이다. 그리고, 하층 배선(4a, 4b, 4c)은 반도체 칩 단부에 형성되는 하층의 배선층이다. 이들 하층 배선은 막 두께 400nm의 알루미늄 금속으로 형성된다. 그리고, 하층 배선(4)의 배선폭은 20㎛ 정도로 형성된다.
그러나, 반도체 칩 단부의 하층 배선(4a 및 4b)의 배선폭은 5㎛ 정도로 가늘게 된다. 또한, 이들 하층 배선간의 간격은 10㎛ 정도로 설정된다.
다음, 이들 하층의 배선층들을 피복하도록 제1 절연막인 제2 층간 절연막(5)이 형성된다. 이 제2 층간 절연막(5)은 플라즈마 CVD법으로 퇴적되는 막 두께 400nm 정도의 실리콘 산화막이다.
다음에, SOG막(6)이 제2 층간 절연막(5)상에 형성된다. 이 SOG막(6)은 전부 종래와 마찬가지로 형성된다. 즉, SOG 도포 용액이 제2 층간 절연막(5)상에 회전 도포되고 열처리에 의해 열경화되어 SOG막(6)이 형성된다.
본 발명과 같이, 반도체 칩 단부의 하층 배선층을 작게 하여 이 하층 배선(4, 4a, 4b, 4c)상에 SOG막을 형성하면, 이 막 두께가 반도체 칩 내부 및 반도체 칩 단부에서 거의 동일하게 된다. 예를 들어, 반도체 칩 내부의 SOG막(6)의 막 두께를 350nm 정도로 설정하면, 반도체 칩 단부의 SOG막(6)의 막 두께는 380nm 정도로 되었다. 이것은, 후술하는 바와 같이 하층 배선(4a, 4b)의 배선폭이 5㎛ 정도로 가늘게 형성되기 때문이다.
다음에, SOG막 전면의 드라이 에칭에 의한 에치백이 실시된다. 이 에치백에 의해, 도 2에 도시하는 바와 같이 반도체 칩 내부의 하층 배선(4)상의 SOG막이 제거된다. 이 경우에는, 반도체 칩 단부에서는 하층 배선(4a 및 4b)상의 SOG막도 제거된다. 그리고, 하층 배선간에 SOG막(6)이 잔존하게 된다. 이렇게 하여, 층간 절연막의 평탄화가 이루어진다.
이렇게 된 후, 제2 절연막인 제3 층간 절연막(7)이 CVD법으로 형성된다. 이 제3 층간 절연막(7)은 막 두께가 400nm 정도의 실리콘 산화막이다. 여기서, 반도체 칩 내부의 하층 배선(4) 및 반도체 칩 단부의 하층 배선(4a, 4b)상에서 제3 층간 절연막(7)은 제2 층간 절연막(5)에 접해 형성되게 된다. 그리고, 제2 층간 절연막(5)과 제3 층간 절연막(7) 또는 SOG막(6)으로 제2의 층간 절연막이 구성된다.
다음에, 도 2 상태에서의 하층 배선의 형태에 대해 도 3의 평면도로서 설명한다. 도 3에 도시하는 바와 같이, 반도체 칩(8) 단부에는 하층 배선(9 및 10)이 배치되어 있다. 그리고, 반도체 칩(8)의 단부를 따라, 하층 배선(9)은 배선폭이 좁은 하층 배선(9a, 9b, 9c)으로 세분할된다. 마찬가지로, 하층 배선(10)도 배선폭이 좁은 하층 배선(10a, 10b, 10c)으로 세분할된다. 또, 이들 하층 배선(9, 10)은 반도체 칩(8)의 단부를 따르지 않는 곳에서는 그의 배선폭은 큰 상태 그대로이다. 이에 대해, 반도체 칩(8) 내부의 하층 배선(11)은 세분할되지 않는다.
여기서, 하층 배선(9 및 10)의 세분할된 곳, 즉 가는 하층 배선 9a, 9b,9c 혹는 10a, 10b, 10c에 대해서는 후술하는 스루홀이 형성된다. 그러나, 반도체 칩(8)의 단부를 따르고, 또 배선폭이 넓은 하층 배선(9 또는 10)상에는 스루홀은 형성되지 않는다.
다음에, 도4에 도시하는 바와 같이, 하층 배선(4, 4a, 4b) 상의 제2 층간 절연막(5)과 제3 층간 절연막(7)이 적층하는 층간 절연막에 스루홀(12, 12a 및 12b)이 형성된다. 그리고, 스루홀(12)을 통해 하층 배선(4)에 접속되는 상층 배선(13)이 형성된다. 마찬가지로, 하층 배선(4a 및 4b)에 각각 접속되는 상층 배선(13a, 13b)이 형성된다. 이들 상층 배선은 막 두께 800nm 정도의 알루미늄 금속이다.
이와 같이 하여 실리콘 기판(1)상에 형성된 필드 산화막(2)상에 제1 층간 절연막(3)이 형성되고, 반도체 칩 내부의 하층 배선(4)은 세분할되지 않으며, 반도체 칩 단부의 하층 배선(4a, 4b 또는 4c)은 세분할되어 다층의 배선이 형성된다.
다음에, 본 발명의 효과에 대해 도 5 및 도 6으로서 설명한다. 여기서, 도 5 및 도 6은 하층 배선과 상층 배선이 SOG막을 포함하는 층간 절연막의 스루홀을 통해 접속되어 있는 경우의 신뢰성을 나타내 그래프이다. 이같은 배선 구조의 신뢰성은 고온, 고습의 가속 시험으로 평가되고 있다.
도 5에서, 횡축은 하층 배선이 배치되는 반도체 칩상의 위치, 즉 반도체 칩의 단부로부터의 거리이다. 그리고, 종축은 스루홀에서의 단선율을 나타낸다. 또한, 같은 도면에서는 하층 배선폭이 10㎛와 20㎛인 경우가 표시되어 있다.
도5에 도시하는 바와 같이, 하층 배선폭이 20㎛인 경우, 반도체 칩의 단부로 부터 100㎛ 이내에서는 스루홀에서의 단선이 생긴다. 그러나, 반도체 칩 내부로 100㎛를 넘어 들어간 영역에서는 스루홀 단선율은 0으로 된다. 이 스루홀의 단선율은 하층 배선의 선폭이 크게 되는 만큼 증대하지만, 반도체 칩 내부로 100㎛를 넘어 들어간 영역에서는 거의 0으로 된다. 이런 것은 반도체 칩의 단부로부터 100㎛ 이하에서 반도체 칩 단부에 배치되는 하층 배선이 세분할 되면, 베선의 신뢰성이 대단히 크게 되는 것을 나타낸다. 다만, 하층 배선폭(10)이 10㎛ 이하로 되면, 스루홀 단선율은 반도체 칩의 위치에 관계 없이 0으로 된다.
도 6에서는, 횡축은 하층 배선폭으로 되어 있다. 그리고, 종축은 마찬가지로 스루홀의 단선율을 나타낸다. 여기서, 하층 배선은 반도체 칩의 단부로부터 10㎛의 영역에 형성되어 있다. 도 6으로부터 명백한 바와 같이, 선폭이 10㎛ 이하로 되면 스루홀 단선율은 0이 된다.
이상 설명한 바와 같이, 반도체 칩 단부에 배치되는 하층 배선이 세분할되면 이와 같은 배선 구조체의 신뢰성이 대폭으로 향상하게 된다.
다음에는, 본 발명의 제2 실시 형태를 도 7를 기초로 설명한다. 도 7은 본 발명의 반도체 장치의 단면 구조도이다. 여기서, 도 7의 단면도에서는 반도체 칩의 내부와 함께 반도체 칩의 단부 및 스크라이브 선부가 도시되어 있다.
도 7에 도시하는 바와 같이, 실리콘 기판(21)상에 필드 산화막(22)이 형성된다. 여기서, 필드 산화막(22)은 막 두께 600nm 정도의 실리콘 산화막이다. 그리고, 필드 산화막(22)상에 CVD법으로 제1 층간 절연막(23)이 형성된다. 이 제1 층간 절연막(23)은 막 두께 200nm 정도인 실리콘 산화막이다. 여기서, 반도체 칩 단부의 제1 층간 절연막은 제거된다.
다음에, 제1 층간 절연막(23)상에 하층 배선(24)이 형성된다. 여기서, 하층 배선(24)은 반도체 칩 내부에 형성되는 하층의 배선층이다. 그리고, 하층 배선(24a, 24b)은 반도체 칩 단부의 필드 산화막(22)상에 형성된다. 또한, 하층 배선(24c)이 필드 산화막(22)상과 실리콘 기판(21)상에 부착하도록 형성된다. 이들의 하층 배선은 막 두께 700nm인 알루미늄 금속으로 형성된다. 그리고, 하층 배선(4)의 배선폭은 20㎛ 정도로 형성되고, 반도체 칩 단부의 하층 배선(24a, 24b)의 배선폭은 10㎛ 정도로 가늘게 된다. 또, 이들 하층 배선간의 간격은 5㎛ 정도로 설정된다.
다음에, 이들 하층 배선층을 피복하도록 제2 층간 절연막(25)이 형성된다. 이 제2 층간 절연막(25)은 플라즈마 CVD법으로 퇴적되는 막 두께 300nm 정도인 실리콘 산화막이다.
이후, SOG막(26)이 제2 층간 절연막(25)상에 형성된다. 이 SOG막(26)은 종래의 기술과 모두 마찬가지로 형성된다. 그리고, SOG막 전면의 드라이 에칭에 의한 에치백이 실시된다. 이 에치백에 의해 하층 배선(24, 24a, 24b)상의 SOG막이 제거된다. 이렇게 하여 층간 절연막의 평탄화가 이루어진다.
다음에, 제3 층간 절연막(27)이 플라즈마 CVD법으로 형성된다. 이 제3 층간 절연막(27)은 막 두께 30nm 정도의 실리콘 산화막이다. 여기서, 반도체 칩 내부의 하층 배선(24) 및 반도체 칩 단부의 하층 배선(24a, 24b)상에서 제3 층간 절연막(27)은 제2 층간 절연막(25)에 접하여 형성된다.
다음에는, 하층 배선(24, 24a, 24b) 상의 제2 층간 절연막(25)과 제3 층간 절연막(27)을 적층하는 층간 절연막에 스루홀(28, 28a 및 28b)이 형성된다. 그리고, 스루홀(28)을 통해 하층 배선(24)에 접속되는 상층 배선(29)이 형성된다. 마찬가지로, 하층 배선(24a 및 24b)에 각각 접속되는 상층 배선(29a 및 29b)이 형성된다. 이들의 상층 배선은 막 두께 1㎛인 알루미늄 금속이다.
제2 실시 형태에서는, 제1 층간 절연막은 반도체 칩 단부에서 선택적으로 제거된다. 그리고, 반도체 칩 단부의 하층 배선은 반도체 칩 내부의 하층 배선 보다 낮은 위치에 형성되게 된다. 이 때문에, SOG막은 제1 실시 형태보다 반도체 칩 내부와 단부에서 균일하게 형성되게 된다. 그리고, 하층 배선의 배선폭은 제1 실시 형태 보다 크게 될 수 있고 그 막 두께도 두껍게 설정할 수 있게 된다.
이상 설명한 바와 같이, 본 발명에서는 반도체 칩의 주변, 즉 반도체 칩 단부의 SOG막이 반도체 칩 내부의 SOG막과 동일한 정도로 되도록 형성되게 된다.
이 때문에, 종래의 기술에서 생길 수 있는 문제, 즉 반도체 칩 단부의 하층 배선과 상층 배선과의 접속부에서 상층 배선이 부식되고, 하층 배선과 상층 배선과의 전기적 접속이 열화된다는 문제는 전혀 없다. 이 때문에, 반도체 장치의 신뢰성은 대폭으로 향상하게 된다.
또한, 하층 배선과 상층 배선과의 접속에 있어서, 반도체 칩 내부와 단부에서 스루홀이 형성되는 층간 절연막(제2 층간 절연막/제3 층간 절연막의 적층막)의 막 두께는 전부 동일하게 된다. 이 때문에, 종래의 기술에서 생긴 반도체 칩 단부에서 상층 배선의 커버리지가 열악해 진다거나 전기적 접속이 곤란하게 된다는 문제도 전혀 없다.
이렇게 하므로써, 본 발명은 높은 신뢰성을 갖는 반도체 장치와 높은 수율의 제조 방법을 제공할 수 있게 된다.

Claims (10)

  1. 반도체 기판상에 제1 층간 절연막을 사이에 두고 제1 배선층이 형성되고, 상기 제1 배선층상에 SOG막을 포함하는 제2 층간 절연막을 사이에 두고 제2 배선층이 형성되어 있는 배선 구조에 있어서, 반도체 칩 주변부에 배치되는 선폭이 넓은 제1 배선층이 좁은 선폭을 갖는 배선 패턴으로 분할되고, 상기 선폭이 넓은 제1 배선층은 상기 배선 패턴의 집합체로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판상에 제1 층간 절연막을 사이에 두고 제1 배선층이 형성되고, 또 상기 제1 배선층상에 SOG막을 포함하는 제2 층간 절연막을 사이에 두고 제2 배선층이 형성되어 있는 배선의 구조에 있어서, 반도체 칩 주변부의 상기 제1 층간 절연막이 일정한 두께만큼 에칭되고, 상기 반도체 칩 주변부에 배치되는 제1 배선층이 반도체 칩의 내부에 배치되는 제1 배선층보다 낮은 위치에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 반도체 칩 주변부의 제1 층간 절연막이 일정 두께 만큼 에칭되고, 상기 반도체 칩 주변부에 배치되는 제1 배선층이 반도체 칩 내부에 배치되는 제1 배선층보다 낮은 위치에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제3항에 있어서, 상기 반도체 칩 주변부는 반도체 칩의 단부로 부터의 거리가 반도체 칩 내부 100㎛ 이내로 되는 영역인 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제3항에 있어서, 상기 좁은 선폭을 갖는 배선 패턴의 선폭은 10㎛ 이하가 되도록 설정되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항 또는 제3항에 있어서, 상기 제1 배선층과 제2 배선층은, 상기 분할된 배선 패턴상의 상기 제2 층간 절연막에 형성된 스루홀을 통해 접속되고, 상기 스루홀부의 제2 층간 절연막에는 SOG막이 존재하지 않는 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판상에 제1 층간 절연막을 형성하여 상기 제1 층간 절연막상에 반도체 칩의 주변부에서 패턴 분할된 제1 배선층을 형성하는 공정과,
    상기 제1 배선층을 피복하는 제1 절연막을 형성하는 공정과,
    상기 제1 절연막상에 SOG막을 형성하는 공정과,
    상기 SOG막을 일정한 두께만큼 에치백하여 상기 제1 배선층상의 제1 절연막을 노출시키는 공정과,
    상기 SOG막상 및 상기 제1 절연막상에 제2 절연막을 형성하여 상기 제1 절연막과 제2 절연막 혹은 SOG막으로 제2 층간 절연막을 형성하는 공정과,
    상기 제2 절연막상에 제2 배선층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 반도체 기판상에 제1 층간 절연막을 형성한 후, 반도체 칩 주변부의 상기 제1 층간 절연막을 일정 깊이만큼 에칭 제거하는 공정과,
    상기 제1 층간 절연막상에 제1 배선층을 형성하는 공정과,
    상기 제1 배선층을 피복하는 제1 절연막을 형성하는 공정과,
    상기 제1 절연막상에 SOG막을 형성하는 공정과,
    상기 SOG막을 일정한 두께만큼 에치백하여 상기 제1 배선층상의 제1 절연막을 노출시키는 공정과,
    상기 SOG막상 및 상기 제1 절연막상에 제2 절연막을 형성하여 상기 제1 절연막과 제2 절연막 혹은 SOG막으로 제2 층간 절연막을 형성하는 공정과,
    상기 제2 절연막상에 제2 배선층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제2항에 있어서, 상기 반도체 칩 주변부는 반도체 칩의 단부로부터의 거리가 반도체 칩 내부 100㎛ 이내로 되는 영역인 것을 특징으로 하는 반도체 장치.
  10. 제2항 또는 제9항에 있어서, 상기 좁은 선폭을 갖는 배선 패턴의 선폭은 10㎛ 이하로 되게 설정되어 있는 것을 특징으로 하는 반도체 장치.
KR1019970062980A 1996-11-26 1997-11-26 반도체 장치 및 그 제조 방법 KR100261826B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-315116 1996-11-26
JP08315116A JP3123450B2 (ja) 1996-11-26 1996-11-26 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR19980042757A KR19980042757A (ko) 1998-08-17
KR100261826B1 true KR100261826B1 (ko) 2000-09-01

Family

ID=18061609

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970062980A KR100261826B1 (ko) 1996-11-26 1997-11-26 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US6236106B1 (ko)
JP (1) JP3123450B2 (ko)
KR (1) KR100261826B1 (ko)
TW (1) TW451328B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7038239B2 (en) 2002-04-09 2006-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
JP3989761B2 (ja) 2002-04-09 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
JP3989763B2 (ja) 2002-04-15 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
TWI270919B (en) * 2002-04-15 2007-01-11 Semiconductor Energy Lab Display device and method of fabricating the same
US7242021B2 (en) * 2002-04-23 2007-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display element using semiconductor device
TWI272556B (en) 2002-05-13 2007-02-01 Semiconductor Energy Lab Display device
TWI263339B (en) 2002-05-15 2006-10-01 Semiconductor Energy Lab Light emitting device and method for manufacturing the same
US7256421B2 (en) * 2002-05-17 2007-08-14 Semiconductor Energy Laboratory, Co., Ltd. Display device having a structure for preventing the deterioration of a light emitting device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5772349A (en) * 1980-10-23 1982-05-06 Nec Corp Semiconductor integrated circuit device
US4451326A (en) * 1983-09-07 1984-05-29 Advanced Micro Devices, Inc. Method for interconnecting metallic layers
US4979012A (en) * 1984-10-05 1990-12-18 Honeywell Inc. Semiconductor device with bonding pad contacts
JPH0821559B2 (ja) * 1988-02-12 1996-03-04 三菱電機株式会社 半導体集積回路装置の製造方法
US5665657A (en) * 1995-09-18 1997-09-09 Taiwan Semiconductor Manufacturing Company, Ltd Spin-on-glass partial etchback planarization process

Also Published As

Publication number Publication date
JPH10163198A (ja) 1998-06-19
US6236106B1 (en) 2001-05-22
KR19980042757A (ko) 1998-08-17
TW451328B (en) 2001-08-21
JP3123450B2 (ja) 2001-01-09

Similar Documents

Publication Publication Date Title
KR100368115B1 (ko) 반도체 소자의 본딩 패드 구조 및 그 제조방법
JPH11340329A (ja) 半導体装置の製造方法
KR100261826B1 (ko) 반도체 장치 및 그 제조 방법
KR100679257B1 (ko) 매립형 커패시터의 제조방법
US20070293014A1 (en) Method for forming metal-insulator-metal capacitor of semiconductor device
US6091097A (en) Semiconductor device and a method of manufacturing the same
JP3123948B2 (ja) 半導体装置
KR100668221B1 (ko) Ｍｉｍ 캐패시터 형성 방법
JPH11135620A (ja) 半導体装置の製造方法
KR100299332B1 (ko) 반도체 소자의 층간 절연막 제조 방법
KR100248150B1 (ko) 반도체소자의 콘택홀형성방법
JP2636753B2 (ja) 半導体装置の製造方法
JPH07245301A (ja) 半導体装置の製造方法
KR0151224B1 (ko) 반도체 소자의 전도층간 연결방법
KR100216730B1 (ko) 반도체 금속막 식각공정
JPH04188850A (ja) コンタクトホール及びその製造方法
KR20030080311A (ko) 반도체 소자의 스크래치 결함 방지 방법
JPS61107743A (ja) 半導体装置の製造方法
KR100244801B1 (ko) 반도체 소자의 제조방법
JP2000031278A (ja) 半導体装置の製造方法
JPH08139185A (ja) 半導体装置の製造方法
KR100524917B1 (ko) 반도체 소자의 금속 배선간 절연막 및 그 형성방법
JPH09129726A (ja) 半導体装置およびその製造方法
JPS6149439A (ja) 半導体装置の製造方法
JPH06349828A (ja) 集積回路装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130404

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20140401

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee