JPH07245301A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07245301A JPH07245301A JP3271694A JP3271694A JPH07245301A JP H07245301 A JPH07245301 A JP H07245301A JP 3271694 A JP3271694 A JP 3271694A JP 3271694 A JP3271694 A JP 3271694A JP H07245301 A JPH07245301 A JP H07245301A
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- Japan
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- carbon film
- wiring
- substrate
- film
- layer wiring
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Abstract
(57)【要約】
【目的】 配線間の大気 (空間) 分離に関し，炭素膜の
膜厚を下層配線の疎密に関係なく均一にして配線間の寄
生容量を小さくし, 露光装置の所定の焦点深度内で露光
できるようにし，UVキュアをなくして工程の簡易化を行
う。 【構成】 １）表面に配線 2が形成された基板 1上に炭
素膜 3を成膜する工程と，該炭素膜 3上に上層配線 5を
形成する工程と，該炭素膜 3を酸化して除去する工程と
を有する, ２）前記基板 1を分割してなるチップをパッケージまた
はリードフレームに搭載し，該チップとリードとを接続
した後に，前記炭素膜 3の除去を行う。
膜厚を下層配線の疎密に関係なく均一にして配線間の寄
生容量を小さくし, 露光装置の所定の焦点深度内で露光
できるようにし，UVキュアをなくして工程の簡易化を行
う。 【構成】 １）表面に配線 2が形成された基板 1上に炭
素膜 3を成膜する工程と，該炭素膜 3上に上層配線 5を
形成する工程と，該炭素膜 3を酸化して除去する工程と
を有する, ２）前記基板 1を分割してなるチップをパッケージまた
はリードフレームに搭載し，該チップとリードとを接続
した後に，前記炭素膜 3の除去を行う。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り, 特に, 半導体装置の上下配線間の分離方法に関す
る。
係り, 特に, 半導体装置の上下配線間の分離方法に関す
る。
【０００２】近年, 半導体装置は高速化しているが，高
速化すればするほど配線での遅延,電力消費が増加して
いる。この遅延及び電力消費を小さくするには配線間の
静電容量を小さくすることが最も効果的である。
速化すればするほど配線での遅延,電力消費が増加して
いる。この遅延及び電力消費を小さくするには配線間の
静電容量を小さくすることが最も効果的である。
【０００３】具体的には配線間の誘電率を小さくするこ
とが必要であり，最も誘電率の小さい真空 (近似的に大
気) であることが望ましい。
とが必要であり，最も誘電率の小さい真空 (近似的に大
気) であることが望ましい。
【０００４】
【従来の技術】従来, 配線間を大気にする方法を図４を
用いて説明する。図４(A) 〜(E) は従来例による配線間
の大気 (空間) 分離の説明図である。
用いて説明する。図４(A) 〜(E) は従来例による配線間
の大気 (空間) 分離の説明図である。
【０００５】図４(A) において，表面に絶縁膜が成膜さ
れた基板 1上に配線膜を被着し，パターニングして配線
2を形成する。配線 2は大気分離されており，この方法
は単層配線にのみ適用できる。
れた基板 1上に配線膜を被着し，パターニングして配線
2を形成する。配線 2は大気分離されており，この方法
は単層配線にのみ適用できる。
【０００６】多層配線の場合は次の工程に従う。図４
(B) において，基板上全面にレジスト膜3'を回転塗布
し，ベーキングして固化する。
(B) において，基板上全面にレジスト膜3'を回転塗布
し，ベーキングして固化する。
【０００７】図４(C) において，レジスト膜3'にコンタ
クト穴を開口する。次いで，基板上に紫外線 (UV光) を
照射してレジスト膜3'をキュア (ベーク)して炭化す
る。
クト穴を開口する。次いで，基板上に紫外線 (UV光) を
照射してレジスト膜3'をキュア (ベーク)して炭化す
る。
【０００８】図４(D) において，基板上に上層配線膜を
成膜し，パターニングして上層配線5を形成する。さら
に, 多層配線の場合は，図４(B) 〜(D) を繰り返す。
成膜し，パターニングして上層配線5を形成する。さら
に, 多層配線の場合は，図４(B) 〜(D) を繰り返す。
【０００９】図４(E) において，炭化したレジスト膜3'
を酸化して除去する。以上の工程において，通常, レジ
ストは回転塗布しているため, 下層配線の疎密により配
線上のレジスト膜厚が変化し，フォトリソグラフィ工程
で露光の際の焦点が合いにくくなる。また，UVキュアで
レジスト膜を炭化する工程を必要とした。
を酸化して除去する。以上の工程において，通常, レジ
ストは回転塗布しているため, 下層配線の疎密により配
線上のレジスト膜厚が変化し，フォトリソグラフィ工程
で露光の際の焦点が合いにくくなる。また，UVキュアで
レジスト膜を炭化する工程を必要とした。
【００１０】
【発明が解決しようとする課題】図３(B) は従来例の問
題点を説明する図である。従来, 炭素膜を形成するため
のレジスト膜の被着は回転塗布によるため，被膜の膜厚
は，幅の広い配線上には厚く，配線パターンが疎で幅の
狭い配線上には薄く，配線パターンが密で幅の狭い配線
上にはその中間の厚さとなった。
題点を説明する図である。従来, 炭素膜を形成するため
のレジスト膜の被着は回転塗布によるため，被膜の膜厚
は，幅の広い配線上には厚く，配線パターンが疎で幅の
狭い配線上には薄く，配線パターンが密で幅の狭い配線
上にはその中間の厚さとなった。
【００１１】図のように，従来の配線間を大気にする工
程では，上下層の配線間隔が下層配線の疎密の影響を受
けて配線上のレジスト膜の膜厚が一定ではなく，基板面
の凹凸によるフォトリソグラフィ工程での焦点深度の確
保が難しくなり，さらに，レジストを炭化するためのUV
キュアの工程を必要とした。
程では，上下層の配線間隔が下層配線の疎密の影響を受
けて配線上のレジスト膜の膜厚が一定ではなく，基板面
の凹凸によるフォトリソグラフィ工程での焦点深度の確
保が難しくなり，さらに，レジストを炭化するためのUV
キュアの工程を必要とした。
【００１２】本発明は炭素膜の膜厚を下層配線の疎密に
関係なく均一にして配線間の寄生容量を小さくし, 露光
装置の所定の焦点深度内で露光できるようにし，UVキュ
アをなくして工程の簡易化を目的とする。
関係なく均一にして配線間の寄生容量を小さくし, 露光
装置の所定の焦点深度内で露光できるようにし，UVキュ
アをなくして工程の簡易化を目的とする。
【００１３】
【課題を解決するための手段】上記課題の解決は， １）表面に配線 2が形成された基板 1上に炭素膜 3を成
膜する工程と，該炭素膜3上に上層配線 5を形成する工
程と，該炭素膜 3を酸化して除去する工程とを有する半
導体装置の製造方法, あるいは ２）前記基板 1を分割してなるチップをパッケージまた
はリードフレームに搭載し，該チップとリードとを接続
した後に，前記炭素膜 3の除去を行う前記１）記載の半
導体装置の製造方法により達成される。
膜する工程と，該炭素膜3上に上層配線 5を形成する工
程と，該炭素膜 3を酸化して除去する工程とを有する半
導体装置の製造方法, あるいは ２）前記基板 1を分割してなるチップをパッケージまた
はリードフレームに搭載し，該チップとリードとを接続
した後に，前記炭素膜 3の除去を行う前記１）記載の半
導体装置の製造方法により達成される。
【００１４】
【作用】図３(A),(B) は本発明の原理説明図で, 図３
(A) は本発明，図３(B) は従来例を示す。
(A) は本発明，図３(B) は従来例を示す。
【００１５】本発明では下層配線上に気相成長(CVD) 法
により炭素膜を形成すると，配線上の膜厚は配線パター
ンの疎密に無関係に一定となる。従って，配線表面の高
さは一定となり, 凹凸に対応して露光の際の焦点深度を
大きくする必要はなく, 描画あるいは転写の精度を保持
できる。すなわち, 一定の焦点深度で露光する場合に焦
点深度をはずれてピンボケになることを防止することが
できる。
により炭素膜を形成すると，配線上の膜厚は配線パター
ンの疎密に無関係に一定となる。従って，配線表面の高
さは一定となり, 凹凸に対応して露光の際の焦点深度を
大きくする必要はなく, 描画あるいは転写の精度を保持
できる。すなわち, 一定の焦点深度で露光する場合に焦
点深度をはずれてピンボケになることを防止することが
できる。
【００１６】また，炭素膜を除去した後の大気分離の間
隔は一様になり，従来例に示される間隔の縮小化による
寄生容量の増加を抑制できる。さらに，炭素を直接成膜
するため，炭化工程であるUVキュア工程をなくすること
ができる。
隔は一様になり，従来例に示される間隔の縮小化による
寄生容量の増加を抑制できる。さらに，炭素を直接成膜
するため，炭化工程であるUVキュア工程をなくすること
ができる。
【００１７】
【実施例】図１(A),(B) は本発明の実施例１の説明図で
ある。図１(A) は配線間を炭素で埋め込んだ状態, 図１
(B) と炭素膜を除去した後の状態を示す。
ある。図１(A) は配線間を炭素で埋め込んだ状態, 図１
(B) と炭素膜を除去した後の状態を示す。
【００１８】図１(A) において，表面に絶縁膜が被着さ
れた基板 1上に厚さ5000Åの１層目配線 2を形成する。
次いで, CVD 法により, 基板上全面に厚さ5000Åの１層
目炭素膜3Aを成長する。
れた基板 1上に厚さ5000Åの１層目配線 2を形成する。
次いで, CVD 法により, 基板上全面に厚さ5000Åの１層
目炭素膜3Aを成長する。
【００１９】炭素の成長条件の一例を次に示す。 反応ガス： C2H2(1〜10％) −He 300 SCCM Ar 30 SCCM ガス圧力： 1.0 Torr 基板温度： 30〜300 ℃ 次いで, フォトリソグラフィ技術と異方性エッチングを
用いて, １層目炭素膜3Aにコンタクト孔 4を開口する。
用いて, １層目炭素膜3Aにコンタクト孔 4を開口する。
【００２０】異方性エッチング条件の一例を次に示す。 反応ガス： CF4＋CHF3＋Ar ガス圧力： 0.1〜0.5 Torr RF電力 ： 2〜3 W/cm2 RF周波数： 13.56 MHz 基板温度： 50 ℃ 次いで, 厚さ5000Åの２層目配線 5を形成する。
【００２１】次いで, 基板上全面に厚さ5000Åの２層目
炭素膜3Bを成長し，２層目炭素膜3Bにコンタクト孔を開
口する。次いで, コンタクト孔間を結ぶ３層目配線 6を
形成する。
炭素膜3Bを成長し，２層目炭素膜3Bにコンタクト孔を開
口する。次いで, コンタクト孔間を結ぶ３層目配線 6を
形成する。
【００２２】図１(B) において，アッシャを用いて，炭
素膜3A, 3Bを除去する。アッシング条件の一例を次に示
す。 反応ガス： 02 ガス圧力： 13〜10 Torr RF電力 ： 1〜2 W/cm2 RF周波数： 13.56 MHz 基板温度： 50℃ 図は大気分離された３層配線の断面を示している。
素膜3A, 3Bを除去する。アッシング条件の一例を次に示
す。 反応ガス： 02 ガス圧力： 13〜10 Torr RF電力 ： 1〜2 W/cm2 RF周波数： 13.56 MHz 基板温度： 50℃ 図は大気分離された３層配線の断面を示している。
【００２３】図２(A),(B) は本発明の実施例２の説明図
である。図２(A) は素子分離領域と配線間を炭素で埋め
込んだ状態, 図２(B) と炭素膜を除去した後の状態を示
す。
である。図２(A) は素子分離領域と配線間を炭素で埋め
込んだ状態, 図２(B) と炭素膜を除去した後の状態を示
す。
【００２４】図は基板上に形成されたMOS FET を示し,
基板の素子分離領域をエッチングして深さ3500Åの溝を
形成し，その上に厚さ5000Åの炭素膜 3を成長し，FET
のゲート 8とソースドレイン領域上にコンタクト孔 4を
開口し，両方のコンタクト孔間を配線 2で結線した状態
を示す。なお，図で 7はゲート絶縁膜, 9はゲート上及
び側面を覆う絶縁膜, 10はソースドレイン領域である。
基板の素子分離領域をエッチングして深さ3500Åの溝を
形成し，その上に厚さ5000Åの炭素膜 3を成長し，FET
のゲート 8とソースドレイン領域上にコンタクト孔 4を
開口し，両方のコンタクト孔間を配線 2で結線した状態
を示す。なお，図で 7はゲート絶縁膜, 9はゲート上及
び側面を覆う絶縁膜, 10はソースドレイン領域である。
【００２５】図２(B) において，アッシャにより，炭素
膜 3を除去する。図はゲートとソースドレイン間及び素
子間が大気分離されたFET を有する半導体装置を示して
いる。
膜 3を除去する。図はゲートとソースドレイン間及び素
子間が大気分離されたFET を有する半導体装置を示して
いる。
【００２６】次に, 炭素膜の除去工程は，組立工程前に
行うと組立工程中の衝撃等により上下配線間の接触事故
等が発生するおそれがあるため，組立工程が終了後に行
うことが望ましい。
行うと組立工程中の衝撃等により上下配線間の接触事故
等が発生するおそれがあるため，組立工程が終了後に行
うことが望ましい。
【００２７】その工程順序は以下のようになる。ウエハ
プロセス終了後, ウエハ (基板) をスクライブしてチッ
プに分割し，チップをパッケージに固着し，リードとチ
ップ間をワイヤ等でボンディングし，次いで炭素膜のア
ッシングを行い, その後封止を行う。
プロセス終了後, ウエハ (基板) をスクライブしてチッ
プに分割し，チップをパッケージに固着し，リードとチ
ップ間をワイヤ等でボンディングし，次いで炭素膜のア
ッシングを行い, その後封止を行う。
【００２８】
【発明の効果】本発明によれば, 配線間の大気分離を行
う際に, 配線間のスペーサとなる炭素膜の膜厚を下層配
線の疎密に関係なく均一にして配線間の寄生容量の増加
を抑制し, 露光装置の所定の焦点深度内で露光でき，UV
キュアをなくして工程の簡易化ができた。この結果, 半
導体装置の高速化, 低消費電力化, 低コスト化に寄与す
ることができた。
う際に, 配線間のスペーサとなる炭素膜の膜厚を下層配
線の疎密に関係なく均一にして配線間の寄生容量の増加
を抑制し, 露光装置の所定の焦点深度内で露光でき，UV
キュアをなくして工程の簡易化ができた。この結果, 半
導体装置の高速化, 低消費電力化, 低コスト化に寄与す
ることができた。
【図１】 本発明の実施例１の説明図
【図２】 本発明の実施例２の説明図
【図３】 本発明の原理説明図
【図４】 従来例による配線間の大気分離の説明図
1 基板 2 １層目配線 3 炭素膜 3A １層目炭素膜 3B ２層目炭素膜 4 コンタクト孔 5 ２層目配線 6 ３層目配線 7 ゲート絶縁膜 8 ゲート 9 絶縁膜 10 ソースドレイン領域
Claims (2)
- 【請求項１】 表面に配線(2) が形成された基板(1) 上
に炭素膜(3）を成膜する工程と，該炭素膜(3）上に上層
配線(5) を形成する工程と，アッシングにより該炭素膜
(3）を酸化して除去する工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 前記基板(1) を分割してなるチップをパ
ッケージまたはリードフレームに搭載し，該チップとリ
ードとを接続した後に，前記炭素膜(3）の除去を行うこ
とを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271694A JPH07245301A (ja) | 1994-03-03 | 1994-03-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271694A JPH07245301A (ja) | 1994-03-03 | 1994-03-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07245301A true JPH07245301A (ja) | 1995-09-19 |
Family
ID=12366569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271694A Withdrawn JPH07245301A (ja) | 1994-03-03 | 1994-03-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07245301A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000114364A (ja) * | 1998-10-05 | 2000-04-21 | St Microelectronics | 金属素子アイソレ―ション方法 |
| US6064118A (en) * | 1997-04-18 | 2000-05-16 | Nec Corporation | Multilevel interconnection structure having an air gap between interconnects |
| JP2002012972A (ja) * | 2000-02-17 | 2002-01-15 | Applied Materials Inc | アモルファスカーボン層の堆積方法 |
| JP2002057215A (ja) * | 2000-06-02 | 2002-02-22 | Sumitomo Precision Prod Co Ltd | 半導体装置及びその製造方法 |
-
1994
- 1994-03-03 JP JP3271694A patent/JPH07245301A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064118A (en) * | 1997-04-18 | 2000-05-16 | Nec Corporation | Multilevel interconnection structure having an air gap between interconnects |
| US6368939B1 (en) * | 1997-04-18 | 2002-04-09 | Nec Corporation | Multilevel interconnection structure having an air gap between interconnects |
| JP2000114364A (ja) * | 1998-10-05 | 2000-04-21 | St Microelectronics | 金属素子アイソレ―ション方法 |
| JP4677068B2 (ja) * | 1998-10-05 | 2011-04-27 | エスティマイクロエレクトロニクス エスエー | 導電性金属素子間のアイソレーション方法 |
| JP2002012972A (ja) * | 2000-02-17 | 2002-01-15 | Applied Materials Inc | アモルファスカーボン層の堆積方法 |
| JP2002057215A (ja) * | 2000-06-02 | 2002-02-22 | Sumitomo Precision Prod Co Ltd | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |