KR19990005825A - 폴리사이드게이트구조를 갖는 더블 폴리 커페시터 형성방법 - Google Patents

Abstract

본 발명은 더블 폴리 캐퍼시터의 제조공정에 관한 것으로서, 특히, 더블 폴리 커패시터를 갖는 모스형 전계효과 트랜지스터장치에 있어서, 반도체기판상에 필드산화막을 형성하고, 그 위에 폴리실리콘막 및 텅스텐 실리사이드막을 연속적으로 형성하는 단계와, 상기 텅스텐실리사이드막의 상부에 커패시터용 산화막과 커패시터용 폴리실리콘막을 연속적으로 도포하는 단계와, 상기 폴리실리콘막상에 캐퍼시터영역에서 제1감광막을 도포하여 식각하므로 트랜지스터영역에 있는 폴리실리콘막과 산화막을 식각하여 텅스텐실리사이드막을 노출시키는 단계와, 상기 폴리실리콘막 및 산화막을 식각한 후에 캐퍼시터영역에 있는 제1감광막을 제거하는 단계와, 상기 텅스텐실리사이드막과 폴리실리콘막상에 폴리사이드게이트를 형성하기 위하여 반사방지막을 형성하는 단계와, 상기 반사방지막상에 트랜지스터영역의 폴리사이드게이트와 캐퍼시터영역의 밑판전극을 형성하기 위하여 제2감광막(110)을 도포하여 식각하는 단계와, 상기 단계에서 남겨져 있는 제2감광막을 제거하는 단계로 이루어진 폴리사이드게이트구조를 갖는 더블 폴리 커패시터 형성방법인 바, 제품의 수율을 향상시키고, 제품에 신뢰성을 제공하도록 하는 매우 유용하고 효과적인 발명이다.

Description

폴리사이드게이트구조를 갖는 더블 폴리 커패시터 형성방법

본 발명은 더블폴리 커패시터를 형성하는 방법에 관한 것으로, 특히, 폴리사이드 형성을 위한 마스킹작업시에 텅스텐실리사이드막 상에 반사방지막을 형성하여서 폴리사이드 게이트의 간격을 0.5㎛이하인 초고집적화된 반도체 소자의 수율을 향상시키고, 제품에 대하여 신뢰성을 제공하도록 하는 폴리사이드게이트구조를 갖는 더블 폴리 커패시터 형성방법에 관한 것이다.

일반적으로, 반도체장치의 종류에는 여러 가지가 있으며, 이 반도체장치 내에 형성되는 트랜지스터 및 커패시터등을 구성시키는 방법에는 다양한 제조기술이 사용되고 있으며, 최근에는 반도체기판상에 산화막을 입혀 전계효과를 내도록 하는 모스형 전계효과트랜지스터(MOSFET; metal oxide semiconductor field effect transistor)를 점차적으로 많이 사용하고 있는 실정에 있다.

상기한 모스형 전계효과트랜지스터는 반도체 기판상에 형성된 게이트가 반도체층에서 얇은 산화 실리콘막에 의해 격리되어 있는 전계효과 트랜지스터로 접합형과 같이 임피던스가 저하되는 일이 없으며, 확산 공정이 1회로 간단하고, 소자간의 분리가 필요 없는 장점을 지니고 있어서, 고밀도 집적화에 적합한 특성을 지니고 있는 반도체 장치이며, 반도체 장치가 고집적화됨에 따라 반도체기판 상에 형성되어 전극으로 사용되는 텅스텐실리사이드막(폴리막)의 간격이 1.0㎛ 정도의 간격을 주로 사용하다가 최근에는 0.5㎛이하인 간격을 갖는 초 고집적화된 반도체장치로 발전하고 있는 추세에 발맞춰 전극이 1.0㎛이상인 반도체장치에 적용되는 방법이 0.5㎛이하인 반도체장치에는 적용되기가 어려워짐에 따라 새로운 제조방법을 제공하도록 하는 것이다.

도 1은 종래의 서브미크론급 폴리사이드 게이트 구조를 갖는 더블 폴리 커패시터의 단면 구성을 보인 도면으로서, 더블 폴리 커패시터(Double Poly Capacitor)는 모스형 전계효과트랜지스터에서 아날로그 신호를 디지털 신호로 변화시켜야 하는 옵션프로세스가 적용되는 경우에 트랜지스터영역을 형성하면서 동시에 커패시터영역을 형성시키기 위하여 필요한 구조이다

도 1에서 종래의 공정을 개략적으로 살펴 보면, 반도체기판(1)상에 필드산화막(2)을 형성하고, 이 필드산화막(2)상에 트랜지스터영역의 게이트전극 인 동시에 커패시터영역의 밑판전극으로 사용되는 폴리실리콘막(3) 및 텅스텐실리사이드막(4)을 연속적으로 도포 형성한다.

그리고, 계속하여 상기 텅스텐실리사이드막(4) 상에 커패시터 영역의 밑판전극의 절연을 방지하면서 폴리사이드게이트 마스크 작업시 반사방지막으로 사용할 얇은 폴리실리콘막(5)을 도포하고서 그 위에 커패시터영역에만 적용되는 산화막(6)과 커패시터 영역에서 위판전극으로 사용되는 폴리실리콘막(7)을 연속하여 도포한다.

그 이후에 제1마스킹 공정을 통하여 커패시터영역의 폴리시리콘막(7)과 산화막(6)을 식각하게 하게 되면, 트랜지스영역에 있던 상기 두가지 막이 역시 식각되어 제거되며, 그 후에 제2감광막을 통하여 트랜지스터영역의 텅스텐실리사이드막(4) 및 폴리실리콘막(5) 역시 동시에 식각해내고 활성영역(8)을 형성하여서 공정을 완료하게 된다.

그런데 상기한 제조 공정은 앞에서 설명한 바와 같이, 전극으로 사용되는 폴리막의 간격이 1㎛ 급인 반도체장치의 제조에는 적용이 가능하지만 0.5㎛ 급인 반도체장치의 제조방법에서 트랜지스터영역의 텅스텐실리사이드막(4)의 상부면에 도포되어 반사방지막의 역할을 수행하는 폴리실리콘막(5)의 간격(a)이 0.5㎛이하인 고집적화 반도체장치의 경우에는 노광공정에서 상부에서 광이 투사되는 경우 폴리실리콘막(5)을 통하여 텅스텐재질인 실리사이드막(4)에서 난반사를 일으켜 폴리실콘막(5)이 반사방지막의 역할을 제대로 수행하지 못하므로 텅스텐실리사이드막(4)의 간격(a)을 0.5㎛이하로 정확하게 만들어내지 못하는 문제점을 지니고 있었다.

본 발명은 이러한 점을 감안하여 안출한 것으로서, 폴리사이드 형성을 위한 마스킹작업시에 텅스텐실리사이드막 상에 반사방지막을 형성하여서 폴리사이드 게이트의 간격을 0.5㎛이하인 초고집적화된 반도체 소자의 수율을 향상시키고, 제품에 대하여 신뢰성을 제공하도록 하는 것이 목적이다.

도 1은 종래의 서브미크론급 폴리사이드 게이트 구조를 갖는 더블 폴리 커패시터의 단면 상태를 보인 단면도.

도 2 내지 도 5는 본 발명에 따른 서브미크론급 폴리사이드 게이트 구조를 갖는 더블 폴리 커패시터의 제조 공정을 순차적으로 보인 단면도.

도면의 주요부분에 대한 부호의 설명

10 : 반도체기판 20 : 필드산화막

30 : 폴리실리콘막 40 : 실리사이드막

60 : 커패시터산화막 70 : 폴리실리콘막

80 : 활성영역 90 : 제1감광막

100 : 반사방지막 110 : 제2감광막

이러한 목적은 더블 폴리 커패시터를 갖는 모스형 전계효과 트랜지스터장치에 있어서, 반도체기판상에 필드산화막을 형성하고, 그 위에 폴리실리콘막 및 텅스텐 실리사이드막을 연속적으로 형성하는 단계와, 상기 텅스텐실리사이드막의 상부에 커패시터용 산화막과 커패시터용 폴리실리콘막을 연속적으로 도포하는 단계와, 상기 폴리실리콘막상에 캐퍼시터영역에서 제1감광막을 도포하여 식각하므로 트랜지스터영역에 있는 폴리실리콘막과 산화막을 식각하여 텅스텐실리사이드막을 노출시키는 단계와, 상기 폴리실리콘막 및 산화막을 식각한 후에 캐퍼시터영역에 있는 제1감광막을 제거하는 단계와, 상기 텅스텐실리사이드막과 폴리실리콘막상에 폴리사이드게이트를 형성하기 위하여 반사방지막을 형성하는 단계와, 상기 반사방지막상에 트랜지스터영역의 폴리사이드게이트와 캐퍼시터영역의 밑판전극을 형성하기 위하여 제2감광막을 도포하여 식각하는 단계와, 상기 단계에서 남겨져 있는 제2감광막을 제거하는 단계로 이루어진 폴리사이드게이트구조를 갖는 더블 폴리 커패시터 형성방법을 제공함으로써 달성된다.

그리고, 상기 반사방지막은 옥시나이트라이드(SiO_XN_Y) 혹은 실리콘옥사이드(SiO₂)를 사용하도록 하는 것으로서, 이 재질들은 폴리실리콘에 비하여 조사되는 빛이 난반사되는 것을 효과적으로 방지하여 안정적으로 폴리사이드 게이트의 간격(b)이 0.5㎛이하가 되도록 한다.

이하, 첨부한 도면에 의거하여 본 발명에 따른 제조공정에 대하여 상세히 설명한다.

우선, 도 2에 도시된 바와 같이, 반도체기판(10)상에 필드산화막(20)을 형성하고, 트랜지스터 영역의 게이트 전극인 동시에 커패시터 영역의 밑판전극으로 사용되는 폴리실리콘막(30) 및 텅스텐 실리사이드막(40)을 연속적으로 도포하고, 그 이후에 커패시터 영역의 산화막(60)과, 커패시터 영역에서 위판전극으로 사용하는 폴리실리콘막(70)을 연속적으로 도포한 상태를 도시하였다.

그리고, 도 3에 도시된 바와 같이, 캐퍼시터 영역의 위판전극으로 사용되는 폴리실리콘막(70)을 노출시키기 위하여 제1감광막(90)을 도포하고서 식각공정을 수행하여 트랜지스터 영역에서는 폴리실리콘막(70)과 산화막(60)이 모두 식각공정에 의하여 제거되어 텅스텐실리사이드막(40)이 외부로 드러나는 상태를 보인 도면이다.

또한, 도 4에 도시된바와 같이, 캐퍼시터 영역에서 폴리실리콘막(7)의 상부면에 도포된 제1감광막(90)을 제거하고 난후에 0.5㎛이하의 간격(b)을 갖는 폴리사이드 게이트를 형성하기 위하여 반사방지능력이 좋은 옥시나이트라이드(SiO_XN_Y) 혹은 실리콘옥사이드(SiO₂)와 같은 반사방지막(100)을 텅스텐실리사이드막(40) 및 폴리실리콘막(70)상에 도포하여 형성시킨 후에 트랜지스터 영역의 폴리사이드게이트와 캐퍼시터 영역의 밑판전극을 형성하기 위하여 이 반사방지막(100)상에 제2감광막(110)을 트랜지스터 영역에서 폴리사이드게이트의 간격(0.5㎛이하의 고집접화된 트랜지스터의 경우)을 b에 해당하는 간격만큼 도포시키고 캐퍼시터 영역에서는 반사방지막(100)이 상측으로 돌출된 부분의 상부면에 도포시키는 상태를 보인 도면이다.

이와 같은 상태에서 도 5에 도시된 바와 같이, 상기 제2감광막(110)이 도포된 부분이외의 부분을 식각하여 트랜지스터 영역에 폴리사이드 게이트를 형성하고, 캐퍼시터 영역에서 밑판전극을 동시에 식각하여 내고서 제2감광막(110)을 제거한후에 폴리사이드 게이트의 외측으로 활성영역(80)을 형성하므로 트랜지스터 영역의 폴리사이드게이트와 캐퍼시터영역의 더블 폴리 캐퍼시터를 동시에 안정적으로 형성하는 상태를 보인 도면이다.

따라서, 상기한 바와 같이 본 발명에 따른 폴리사이드게이트구조를 갖는 더블 폴리 커패시터 형성방법을 사용하게 되면, 폴리사이드 형성을 위한 마스킹작업시에 텅스텐실리사이드막 상에 옥사이드 혹은 옥시나이트라이드막인 반사방지막을 형성하여서 노광공정에 빛이 텅스텐실리사이드로 조사되는 것을 반사방지막이 효과적으로 차단하므로 트랜지스터 영역의 폴리사이드 게이트의 간격(b)을 0.5㎛이하로 형성하는 것이 가능게 되어 고집적화된 폴리사이드 게이트를 획득하고 동시에 캐퍼시터 영역의 주요부분을 얻을 수 있으므로 공정상의 특성 변화를 최소한으로 줄이면서도 제품의 수율을 향상시키고 신뢰성있는 제품을 획득하도록 하는 잇점을 갖는 매우 유용하고 효과적인 발명인 것이다.

Claims (4)

1. 더블 폴리 커패시터를 갖는 모스형 전계효과 트랜지스터장치에 있어서, 반도체기판상에 필드산화막을 형성하고, 그 위에 폴리실리콘막 및 텅스텐 실리사이드막을 연속적으로 형성하는 단계와, 상기 텅스텐실리사이드막의 전체 상부에 커패시터용 산화막과 커패시터용 폴리실리콘막을 연속적으로 도포하는 단계와, 캐퍼시터영역에서 상기 폴리실리콘막상에 제1감광막을 도포하여 식각하므로 트랜지스터영역의 폴리실리콘막과 산화막을 식각하여 텅스텐실리사이드막을 노출시키는 단계와, 상기 폴리실리콘막 및 산화막을 식각한 후에 캐퍼시터영역에 있는 제1감광막을 제거하는 단계와, 상기 텅스텐실리사이드막과 폴리실리콘막 상에 폴리사이드게이트를 형성하기 위하여 반사방지막을 형성하는 단계와, 상기 반사방지막 상에 트랜지스터영역에서 일정간격을 갖는 폴리사이드게이트와 캐퍼시터영역의 밑판전극을 형성하기 위하여 제2감광막을 도포하여 식각하는 단계와, 상기 단계에서 남겨져 있는 제2감광막을 제거하는 단계로 이루어진 것을 특징으로 하는 폴리사이드게이트구조를 갖는 더블 폴리 커패시터 형성방법.
2. 제 1 항에 있어서, 상기 반사방지막은 옥시 나이트라이드인것을 특징으로 하는 폴리사이드게이트구조를 갖는 더블 폴리 커패시터 형성방법.
3. 제 1 항에 있어서, 상기 반사방지막은 실리콘 옥사이드인 것을 특징으로 하는 폴리사이드게이트구조를 갖는 더블 폴리 커패시터 형성방법.
4. 제 1 항에 있어서, 상기 폴리사이드 게이트의 간격은 0.5㎛이하인 것을 특징으로 하는 폴리사이드게이트구조를 갖는 더블 폴리 커패시터 형성방법.