KR100298462B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 폴리 실리콘막의 에치시 프로파일(Profile) 개선과 융점에 의한 게이트 전극의 끊어짐을 방지하여 소자의 신뢰성을 향상시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상에 게이트 절연막, 폴리 실리콘막, 유전체막을 차례로 형성하는 단계와, 상기 유전체막을 선택적으로 제거하여 게이트 영역을 정의하는 단계와, 상기 선택적으로 제거된 유전체막의 양측면에 제 1 측벽 스페이서를 형성하는 단계와, 상기 노출된 폴리 실리콘막의 표면에 제 1 실리사이드막을 형성하는 단계와, 상기 유전체막을 제거하는 단계와, 상기 제 1 측벽 스페이서 및 제 1 실리사이드막을 마스크로 이용하여 상기 폴리 실리콘막과 게이트 절연막을 선택적으로 제거하여 게이트 전극을 형성하는 단계와, 상기 제 1 측벽 스페이서를 제거하고 상기 게이트 전극 양측의 반도체 기판의 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 게이트 전극의 양측면에 제 2 측벽 스페이서를 형성하는 단계와, 상기 노출된 반도체 기판의 표면에 제 2 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 공정에 관한 것으로, 특히 소자의 신뢰성을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 활성영역과 필드영역으로 정의된 반도체 기판(11)의 필드영역을 선택적으로 제거하여 트랜치를 형성하고, 상기 트랜치의 내부에 절연막을 매립하여 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(12)을 형성한다.
도 1b에 도시한 바와 같이, 상기 소자 격리막(12)을 포함한 반도체 기판(11)의 전면에 게이트 산화막(13)과 폴리 실리콘막(14) 그리고 유전체(Dielectric)막(15)을 차례로 형성한다.
이어, 상기 유전체막(15)상에 포토레지스트(16)를 도포한 후, 노광 및 현상공정을 실시하여 상기 포토레지스트(16)를 패터닝한다.
그리고 상기 패터닝된 포토레지스트(16)를 마스크로 이용하여 상기 유전체막(15)을 선택적으로 제거하여 게이트 영역을 정의한다.
도 1c에 도시한 바와 같이, 상기 포토레지스트(16)를 제거하고, 상기 유전체막(15)이 선택적으로 제거되어 표면이 노출된 폴리 실리콘막(14)의 표면에 폴리 실리사이드막(17)을 형성한다.
여기서 상기 폴리 실리사이드막(17)은 폴리 실리콘막(14)을 따라 형성되기 때문에 실제보다 크게 디파인(Define) 되고 이후 폴리 실리콘막(14)의 에치(Etch)시 패터닝(Patterning) 불량이 발생한다.
도 1d에 도시한 바와 같이, 상기 유전체막(15)을 제거하고, 상기 폴리 실리사이드막(17)을 마스크로 이용하여 상기 폴리 실리콘막(14)과 게이트 산화막(13)을 선택적으로 제거하여 게이트 전극(14a)을 형성한다.
여기서 상기 게이트 전극(14a)의 에지(Edge) 부분에서 패턴이 찌그러지는 불량이 발생한다.
즉, 도 2a는 도 1d의 게이트 전극의 에지 부분이 찌그러지는 불량에 의해 종래의 밴트(Bent)된 트랜지스터(Transistor)에서 게이트 전극(14a) 라인이 얇아지는 부분(A)이 발생한다.
도 1e에 도시한 바와 같이, 상기 게이트 전극(14a)을 마스크로 이용하여 반도체 기판(11)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(14a) 양측의 반도체 기판(11) 표면내에 소오스/드레인 불순물 영역(18)을 형성한다.
도 1f에 도시한 바와 같이, 상기 게이트 전극(14a)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 게이트 전극(14a)의 양측면에 측벽 스페이서(19)를 형성한다.
이어, 상기 게이트 전극(14a)을 포함한 반도체 기판(11)의 전면에 코발트(Co)막을 형성한 후 고온에서 열처리 공정을 실시하여 상기 노출된 반도체 기판(11)의 표면에 코발트 실리사이드막(20)을 형성한다.
여기서 상기 코발트 실리사이드막(20) 형성시 융점(Agglomeration)에 의해 상기 게이트 전극(14a) 라인의 얇아진 부분(도 2a의 A부분)이 끊어지는 문제가 발생한다.
즉, 도 2b는 코발트 실리사이드막 형성시 게이트 전극 라인이 끊어지는 부분(B)을 나타낸 도면이다.
그리고 상기 반도체 기판(11)과 반응하지 않아 코발트 실리사이드막(20)이 형성되지 않은 코발트막을 제거한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 0.18㎛급 이하의 소자를 개발할 경우 실리사이드 형성시 융점에 의해 게이트 라인이 끊어진다.
특히, 밴트(Bent)된 트랜지스터에서 포토 진행시 빛의 근접 효과(Optical Proximity Effect)와 에치시 마이크로-로딩 효과(Micro-loading Effect)에 의해 밴트된 부분에서 게이트 라인이 작아지기 때문에 실리사이드 형성시 융점에 의한 게이트 라인이 끊어진다.
또한, 폴리 실리사이드를 형성한 후 게이트 전극을 형성하기 위하여 폴리 실리콘막을 패터닝할 경우 폴리 실리콘의 패터닝 형성의 어려움과 게이트 전극의 불량이 발생한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로 폴리 실리사이드 형성시 측벽 스페이서를 사용함으로써 폴리 실리콘막의 에치시 프로파일(Profile) 개선과 융점에 의한 게이트 전극의 끊어짐을 방지하여 소자의 신뢰성을 향상시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a는 도 1d의 게이트 전극의 에지 부분이 찌그러지는 불량 부분을 나타낸 도면
도 2b는 코발트 실리사이드막 형성시 게이트 전극 라인이 끊어지는 부분을 나타낸 도면
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자 격리막
33 : 게이트 산화막 34a : 게이트 전극
35 : 유전체막 36 : 포토레지스트
37 : 제 1 측벽 스페이서 38 : 폴리 실리사이드막
39 : 소오스/드레인 불순물 영역 40 : 제 2 측벽 스페이서
41 : 코발트 실리사이드막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상에 게이트 절연막, 폴리 실리콘막, 유전체막을 차례로 형성하는 단계와, 상기 유전체막을 선택적으로 제거하여 게이트 영역을 정의하는 단계와, 상기 선택적으로 제거된 유전체막의 양측면에 제 1 측벽 스페이서를 형성하는 단계와, 상기 노출된 폴리 실리콘막의 표면에 제 1 실리사이드막을 형성하는 단계와, 상기 유전체막을 제거하는 단계와, 상기 제 1 측벽 스페이서 및 제 1 실리사이드막을 마스크로 이용하여 상기 폴리 실리콘막과 게이트 절연막을 선택적으로 제거하여 게이트 전극을 형성하는 단계와, 상기 제 1 측벽 스페이서를 제거하고 상기 게이트 전극 양측의 반도체 기판의 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 게이트 전극의 양측면에 제 2 측벽 스페이서를 형성하는 단계와, 상기 노출된 반도체 기판의 표면에 제 2 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 활성영역과 필드영역으로 정의된 반도체 기판(31)의 필드영역을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성하고, 상기 트랜치의 내부에 절연막을 매립하여 STI 구조를 갖는 소자 격리막(32)을 형성한다.
도 3b에 도시한 바와 같이, 상기 소자 격리막(32)을 포함한 반도체 기판(31)의 전면에 게이트 산화막(33)과 폴리 실리콘막(34) 그리고 유전체막(35)을 차례로 형성한다.
이어, 상기 유전체막(35)상에 포토레지스트(36)를 도포한 후, 노광 및 현상공정을 실시하여 상기 포토레지스트(36)를 패터닝한다.
그리고 상기 패터닝된 포토레지스트(36)를 마스크로 이용하여 상기 유전체막(35)을 선택적으로 제거한다.
여기서 상기 유전체막(35)이 제거된 부분이 게이트가 형성될 영역인데 종래 보다 더 넓게 디파인(Define) 한다.
도 3c에 도시한 바와 같이, 상기 포토레지스트(36)를 제거하고, 상기 선택적으로 제거된 유전체막(35)을 포함한 전면에 제 1 절연막을 형성한 후, 전면에 에치백공정을 실시하여 상기 선택적으로 제거된 유전체막(35)의 양측면에 제 1 측벽 스페이서(37)를 형성한다.
이어, 상기 유전체막(35) 및 측벽 스페이서(37)가 형성되지 않은 폴리 실리콘막(34)의 표면에 폴리 실리사이드막(38)을 형성한다.
도 3d에 도시한 바와 같이, 상기 유전체막(35)을 제거하고, 상기 제 1 측벽 스페이서(37) 및 폴리 실리사이드막(38)을 마스크로 이용하여 상기 폴리 실리콘막(34) 및 게이트 산화막(33)을 선택적으로 제거하여 게이트 전극(34a)을 형성한다.
여기서 상기 게이트 전극(34a) 형성시 폴리 실리사이드막(38)이 에치되는 부위에 있지 않기 때문에 게이트 전극(34a)의 에지 부분에서 패턴이 찌그러지는 불량을 방지할 수 있다.
도 3e에 도시한 바와 같이, 상기 제 1 측벽 스페이서(37)를 제거하고, 상기 게이트 전극(34a)을 마스크로 이용하여 반도체 기판(31)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(34a) 양측의 반도체 기판(31) 표면내에 소오스/드레인 불순물 영역(39)을 형성한다.
도 3f에 도시한 바와 같이, 상기 게이트 전극(34a)을 포함한 반도체 기판(31)의 전면에 제 2 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 게이트 전극(34a)의 양측면에 제 2 측벽 스페이서(40)를 형성한다.
이어, 상기 게이트 전극(34a)을 포함한 반도체 기판(31)의 전면에 코발트막을 형성한 후 고온에서 열처리 공정을 실시하여 상기 노출된 반도체 기판(31) 및 게이트 전극(34a)의 표면에 코발트 실리사이드막(41)을 형성한다.
그리고 상기 게이트 전극(34a) 및 반도체 기판(31)과 반응하지 않은 코발트막을 제거한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 밴트된 트랜지스터 형성시 밴트된 부분에서 폴리 실리콘의 디파인을 크게함으로써 폴리 실리사이드 형성시 융점에 의한 게이트 전극 라인이 끊어지는 것을 방지할 수 있다.
둘째, 측벽 스페이서를 이용하여 폴리 실리사이드막을 형성한 후, 측벽 스페이서를 마스크로 이용하여 폴리 실리콘막을 패터닝하기 때문에 게이트 전극의 패턴 형성의 어려움과 패터닝 불량을 방지할 수 있다.
Claims (2)
- 반도체 기판상에 게이트 절연막, 폴리 실리콘막, 유전체막을 차례로 형성하는 단계;상기 유전체막을 선택적으로 제거하여 게이트 영역을 정의하는 단계;상기 선택적으로 제거된 유전체막의 양측면에 제 1 측벽 스페이서를 형성하는 단계;상기 노출된 폴리 실리콘막의 표면에 제 1 실리사이드막을 형성하는 단계;상기 유전체막을 제거하는 단계;상기 제 1 측벽 스페이서 및 제 1 실리사이드막을 마스크로 이용하여 상기 폴리 실리콘막과 게이트 절연막을 선택적으로 제거하여 게이트 전극을 형성하는 단계;상기 제 1 측벽 스페이서를 제거하고 상기 게이트 전극 양측의 반도체 기판의 표면내에 소오스/드레인 불순물 영역을 형성하는 단계;상기 게이트 전극의 양측면에 제 2 측벽 스페이서를 형성하는 단계;상기 노출된 반도체 기판의 표면에 제 2 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 실리사이드막은 폴리 실리사이드막이고, 제 2 실리사이드막은 코발트 실리사이드막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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