KR100433490B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 살리사이드 블로킹(salicide blocking) 공정 개발에 따른 스페이서 하부에서의 언더-컷(under-cut) 발생을 방지할 수 있는 반도체 소자의 제조방법을 개시하며, 개시된 본 발명의 반도체 소자의 제조방법은, I/O 패드를 구비한 반도체 기판 상에 폴리실리콘 재질의 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 기판 표면에 LDD 영역을 형성하는 단계; 상기 기판의 전 영역 상에 산화막과 질화막을 차례로 형성하는 단계; 상기 질화막을 블랭킷 식각하여 상기 산화막 상에 질화막의 일부 두께가 잔류된 상태의 스페이서를 형성하는 단계; 상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계; 상기 기판의 I/O 패드 상에만 스페이서 물질인 질화막이 잔류되도록 함과 동시에 상기 게이트 전극 양측벽에만 스페이서가 잔류되도록 소정의 살리사이드 블로킹 마스크를 이용하여 상기 스페이서를 식각하는 단계; 상기 스페이서가 식각되어 노출된 산화막 부분을 습식 식각하는 단계; 및 상기 산화막이 식각되어 노출된 게이트 전극 표면 및 소오스/드레인 영역 표면에 각각 실리사이드막을 형성하는 단계를 포함한다. 본 발명에 따르면, 살리사이드 블로킹층의 식각시에 스페이서 하부에서 언더-컷이 발생되는 것을 방지할 수 있으며, 그래서, 제조 수율의 저하를 방지할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 살리사이드 블로킹(salicide blocking) 공정 개발에 따른 스페이서 하부에서의 언더-컷 발생을 방지하기 위한 방법에 관한 것이다.
주지된 바와 같이, 반도체 소자의 고집적화에 따른 저항의 감소를 위해 폴리실리콘 배선 및 기판 접촉부, 즉, 게이트 전극 및 소오스/드레인 영역의 표면에 실리사이드막을 형성하는 기술에 제안되었고, 이를 위해, 반도체 소자 제조시 상기 게이트 전극 및 소오스/드레인 영역의 표면에만 실리사이드막을 형성해주는 살리사이드(Salicide) 공정이 필수가 되었다.
한편, 상기 살리사이드 공정은 반도체 소자 제조시 필수적으로 수행되어야 하지만, 코어(Core) 회로의 보호를 위해 I/O 패드에는 추가 마스크를 이용한 살리사이드 블로킹(salicide blocking)이 필요하다. 따라서, 현재의 반도체 소자 제조 공정은 상기 살리사이드 공정과 더블어 살리사이드 블로킹층 형성 공정을 포함하여 진행되며, 상기 살리사이드 블로킹층으로서는 주로 산화막이 이용된다.
도 1a 내지 도 1d는 종래 기술에 따른 살리사이드 및 살리사이드 블로킹층 형성 공정을 적용한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 소자분리막(2)을 구비한 반도체 기판(1) 상에 공지의 공정에 따라 폴리실리콘으로 이루어진 게이트 전극(3)을 형성한다. 그런다음, 불순물의 저농도 이온주입을 행하여 게이트 전극(3) 양측의 기판 표면에 LDD(Lightly Doped Drain) 영역(4)을 형성한다.
그 다음, 상기 게이트 전극(3)을 포함한 반도체 기판(1)의 전면 상에 제1 TEOS(Tetra Ethyl Orthor Silicate) 산화막(5)과 질화막을 차례로 증착하고, 이어, 상기 질화막 및 제1TEOS 산화막(5)을 블랭킷 식각하여 상기 게이트 전극(3)의 양측벽에 질화막으로 이루어진 스페이서(6)를 형성한다. 이때, 상기 스페이서 형성을위한 식각시, 기판(1) 상에 증착된 제1TEOS 산화막 부분은 식각되지 않고 잔류된다.
다음으로, 상기 기판 결과물에 대해 불순물의 고농도 이온주입을 수행하여 상기 스페이서(6)를 포함한 게이트 전극(3) 양측의 기판 표면에 소오스/드레인 영역(7)을 형성한다.
도 1b를 참조하면, 상기 단계까지의 기판 결과물 상에 살리사이드 블로킹층으로서 제2TEOS 산화막(8)을 증착한다.
도 1c를 참조하면, 제2TEOS 산화막이 I/O 패드(도시안됨) 상에만 잔류되도록 임의의 살리사이드 블로킹 마스크(도시안됨)를 이용하여 상기 I/O 패드 이외 부분에 형성된 제2TEOS 산화막 부분을 제거한다. 이때, 상기 제2TEOS 산화막의 제거는 습식 식각으로 수행하며, 상기 제2TEOS 산화막이 습식 식각되는 동안, 그 아래에 있는 제1TEOS 산화막도 함께 식각되고, 따라서, 도시된 바와 같이, 액티브 영역 상의 제2 및 제1TEOS 산화막은 완전히 제거되며, 상기 스페이서(6)는 부유(floating) 상태가 된다.
도 1d를 참조하면, 상기 기판 결과물 상에 소정의 전이 금속막(도시안됨)을 증착하고, 이어, 열처리를 행하여 게이트 전극(3) 표면 및 소오스/드레인 영역 표면에 각각 실리사이드막(8)을 형성한다.
그러나, 상기와 같은 종래의 살리사이드 및 살리사이드 블로킹층 형성 공정을 포함한 반도체 소자의 제조방법에 따르면, 살리사이드 블로킹층의 습식 식각시에 스페이서 하부에서 언더-컷(under-cut)이 발생되고, 또한, 설명하지는 않았지만 실리사이드막 형성시의 프리-클리닝(pre-cleaning)에서 상기 언더-컷이 추가로 발생되는 바, 이러한 언더-컷에 의해 누설 전류가 발생되는 등, 소자 신뢰성에 악영향이 미쳐 제조수율이 저하되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 스페이서 하부에서 언더-컷이 발생되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 소자분리막
23 : 게이트 전극 24 : LDD 영역
25 : 질화막 26,26a : 스페이서
27 : 소오스/드레인 영역 28 : 실리사이드막
상기와 같은 목적을 달성하기 위하여, 본 발명은, I/O 패드를 구비한 반도체 기판 상에 폴리실리콘 재질의 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 기판 표면에 LDD 영역을 형성하는 단계; 상기 기판의 전 영역 상에 산화막과 질화막을 차례로 형성하는 단계; 상기 질화막을 블랭킷 식각하여 상기 산화막 상에 질화막의 일부 두께가 잔류된 상태의 스페이서를 형성하는 단계; 상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계; 상기 기판의 I/O 패드 상에만 스페이서 물질인 질화막이 잔류되도록 함과 동시에 상기 게이트 전극 양측벽에만 스페이서가 잔류되도록 소정의 살리사이드 블로킹 마스크를 이용하여 상기 스페이서를 식각하는 단계; 상기 스페이서가 식각되어 노출된 산화막 부분을 습식 식각하는 단계; 및 상기 산화막이 식각되어 노출된 게이트 전극 표면 및 소오스/드레인 영역 표면에 각각 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
본 발명에 따르면, 스페이서 형성시에 질화막의 일부 두께를 잔류시킴으로써 후속하는 살리사이드 블로킹층의 식각시에 스페이서 하부에서 언더-컷이 발생되는 것을 방지할 수 있으며, 그래서, 제조수율의 저하를 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 소자분리막(22)을 구비한 반도체 기판(21) 상에 게이트 산화막 및 폴리실리콘막을 차례로 형성한 후, 상기 막들을 패터닝하여 상기 소자분리막(22)에 의해 한정된 기판(21)의 액티브 영역 상에 게이트 전극(23)을 형성한다. 그런다음, 불순물의 저농도 이온주입을 행하여 게이트 전극(23) 양측의 기판 표면에 LDD 영역(24)을 형성한다.
그 다음, 상기 게이트 전극(23)을 포함한 기판(21)의 전 영역 상에 TEOS 산화막(25)을 형성하고, 상기 TEOS 산화막(25) 상에 LPCVD 또는 PECVD 공정으로 질화막을 증착한다. 그런다음, 상기 질화막(25)을 블랭킷 식각하여 스페이서(26)를 형성한다. 이때, 상기 스페이서(26)는 상기 게이트 전극(23)의 양측벽에만 형성되는 형태가 아니라 상기 TEOS 산화막(25) 상에 일부 두께가 잔류되는 형태로 형성하며, 이에 따라, 상기 스페이서(26) 및 TEOS 산화막(25)은 후속에서 살리사이드 블로킹층으로 이용된다.
도 2b를 참조하면, 상기 기판 결과물에 대해 상기 게이트 스페이서(26) 및 TEOS 산화막(25)을 관통하는 에너지로 불순물의 고농도 이온주입을 수행하고, 이를 통해, 상기 스페이서(26)를 포함한 게이트 전극(23) 양측의 기판 표면에 소오스/드레인 영역(27)을 형성한다.
도 2c를 참조하면, 스페이서의 재질인 질화막이 I/O 패드 상에만 잔류되도록 임의의 살리사이드 블로킹 마스크(도시안됨)를 이용하여 실리사이드막이 형성될 부분의 질화막 부분을 식각 제거한다. 이때, 상기 질화막의 식각시, TEOS 산화막(25)은 식각되지 않고 잔류되며, 스페이서(26a)는 게이트 전극(23)의 측벽에만 잔류된 형태가 된다.
도 2d를 참조하면, 상기 살리사이드 블로킹 마스크를 제하고, 이어, 실리사이드막이 형성될 부분의 TEOS 산화막 부분을 습식식각으로 제거한다. 이때, 스페이서(26a) 하부의 TEOS 산화막 부분은 제거되지 않으며, 따라서, 상기 스페이서(26a) 하부에서의 언더-컷도 발생되지 않는 바, 결국, 제조 완료된 소자에서 상기 언더-컷에 기인하는 누설 전류의 발생은 초래되지 않는다.
도 2e를 참조하면, 상기 기판 결과물 상에 소정의 전이 금속막을 증착하고, 이어, 열처리를 행하여 게이트 전극 표면 및 소오스/드레인 영역 표면에 실리사이드막(28)을 형성한다. 그 다음, 상기 게이트 전극(23) 및 기판(1)의 실리콘과 반응하지 않고 잔류된 전이 금속막을 식각 제거한다.
이상에서와 같이, 본 발명은 살리사이드 블로킹층으로서 스페이서 물질인 질화막과 하부의 TEOS 산화막을 이용함으로써 스페이서 하부에서 언더-컷이 발생되는 것을 방지할 수 있고, 또한, 살리사이드 블로킹층 형성을 위한 TEOS 산화막의 형성을 생략하는 바, 실리사이드막 형성부에 형성된 TEOS 산화막의 습식 식각 타겟 (Target)을 줄일 수 있어서 프리-클리닝시에 TEOS 산화막의 추가 언더-컷의 발생도 방지할 수 있고, 그래서, 제조 완료된 소자에서 누설 전류가 발생되는 것을 방지할 수 있게 되어 소자 특성 및 제조 수율을 향상시킬 수 있다.
게다가, 본 발명은 살리사이드 블로킹층 형성을 위한 TEOS 산화막의 형성을 생략할 수 있는 바, 공정 단순화도 얻을 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (3)
- I/O 패드를 구비한 반도체 기판 상에 폴리실리콘 재질의 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 기판 표면에 LDD 영역을 형성하는 단계;상기 기판의 전 영역 상에 산화막과 질화막을 차례로 형성하는 단계;상기 질화막을 블랭킷 식각하여 상기 산화막 상에 질화막의 일부 두께가 잔류된 상태의 스페이서를 형성하는 단계;상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계;상기 기판의 I/O 패드 상에만 스페이서 물질인 질화막이 잔류되도록 함과 동시에 상기 게이트 전극 양측벽에만 스페이서가 잔류되도록 소정의 살리사이드 블로킹 마스크를 이용하여 상기 스페이서를 식각하는 단계;상기 스페이서가 식각되어 노출된 산화막 부분을 습식 식각하는 단계; 및상기 산화막이 식각되어 노출된 게이트 전극 표면 및 소오스/드레인 영역 표면에 각각 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 산화막은 TEOS(Tetra Ethyl Orthor Silicate) 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 실리사이드막을 형성하는 단계는,상기 게이트 전극 및 소오스/드레인 영역 표면이 노출된 기판 상에 전이 금속막을 증착하는 단계;상기 기판 결과물을 열처리하는 단계; 및상기 게이트 전극 및 기판 실리콘과 반응하지 않고 잔류된 전이 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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