JPH11354735A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH11354735A JPH11354735A JP10270334A JP27033498A JPH11354735A JP H11354735 A JPH11354735 A JP H11354735A JP 10270334 A JP10270334 A JP 10270334A JP 27033498 A JP27033498 A JP 27033498A JP H11354735 A JPH11354735 A JP H11354735A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 100
- 230000008569 process Effects 0.000 claims abstract description 59
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 57
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 57
- 238000009792 diffusion process Methods 0.000 claims abstract description 45
- 238000005530 etching Methods 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 125000006850 spacer group Chemical group 0.000 claims abstract description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 27
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 230000008018 melting Effects 0.000 claims description 10
- 238000002844 melting Methods 0.000 claims description 10
- 239000003870 refractory metal Substances 0.000 claims description 10
- 238000001312 dry etching Methods 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 238000003860 storage Methods 0.000 claims description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 claims description 3
- 239000002356 single layer Substances 0.000 claims description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 2
- 230000000903 blocking effect Effects 0.000 abstract description 2
- 238000007796 conventional method Methods 0.000 description 8
- 230000007547 defect Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000012535 impurity Substances 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
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Abstract
(57)【要約】
【課題】 工程単純化と費用の削減を図ることができ、
しかも正確に選択的にシリサイド膜を形成することがで
きる半導体素子の製造方法を提供すること。 【解決手段】 ゲート電極104 、スペーサ106 、ソース
・ドレイン用拡散領域が形成された基板100 上の全面に
エッチストッパ108 に続いて絶縁膜110 を形成し、この
絶縁膜110 を湿式食刻することにより、狭い場所では絶
縁膜110 が残ることを利用して、DRAMセル形成部Ａのゲ
ート電極104 間のソース・ドレイン用拡散領域表面のみ
に自己整合的にシリサイドブロッキング膜としての前記
絶縁膜110を残す。
しかも正確に選択的にシリサイド膜を形成することがで
きる半導体素子の製造方法を提供すること。 【解決手段】 ゲート電極104 、スペーサ106 、ソース
・ドレイン用拡散領域が形成された基板100 上の全面に
エッチストッパ108 に続いて絶縁膜110 を形成し、この
絶縁膜110 を湿式食刻することにより、狭い場所では絶
縁膜110 が残ることを利用して、DRAMセル形成部Ａのゲ
ート電極104 間のソース・ドレイン用拡散領域表面のみ
に自己整合的にシリサイドブロッキング膜としての前記
絶縁膜110を残す。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係るもので、詳しくは高集積化されたDRAM、あるい
はDRAMとロジックが併合された組み込み型DRAMにおいて
選択的にシリサイド膜を形成するときの工程単純化を図
り得る半導体素子の製造方法に関する。
法に係るもので、詳しくは高集積化されたDRAM、あるい
はDRAMとロジックが併合された組み込み型DRAMにおいて
選択的にシリサイド膜を形成するときの工程単純化を図
り得る半導体素子の製造方法に関する。
【０００２】
【従来の技術】半導体素子の高集積化が進むに従いコン
タクトのサイズが小さくなり、従って半導体素子のコン
タクト抵抗が大きくなる問題が発生した。これを防止す
るためサリサイド(salicide ：self-aligned silicid
e) 工程が開発され、0.35μm 級のロジック素子におい
ては既に適用されている。しかし、サリサイド工程の以
後に熱工程が必須なCOB(capacitor on bit line) 構
造のDRAMでは、メモリセル領域で極く小さいジャンクシ
ョンリークが要求されるため、このジャンクションリー
クの面から相対的に脆弱なサリサイド工程がまだ適用さ
れていない。
タクトのサイズが小さくなり、従って半導体素子のコン
タクト抵抗が大きくなる問題が発生した。これを防止す
るためサリサイド(salicide ：self-aligned silicid
e) 工程が開発され、0.35μm 級のロジック素子におい
ては既に適用されている。しかし、サリサイド工程の以
後に熱工程が必須なCOB(capacitor on bit line) 構
造のDRAMでは、メモリセル領域で極く小さいジャンクシ
ョンリークが要求されるため、このジャンクションリー
クの面から相対的に脆弱なサリサイド工程がまだ適用さ
れていない。
【０００３】サリサイドの形成のとき一般に用いられて
きた低抵抗金属の代表的な例としてはW-ポリサイドが上
げられるが、セルゲートの線幅が0.2 μm 以下に狭くな
るギガ−ビット級のDRAMあるいは、高密度ゲートロジッ
クが組み込まれたDRAMにおいてはゲート抵抗の問題のた
めW-ポリサイド膜の適用に限界があって、現在としては
選択的なシリサイド膜の形成を必要とする場合主にTiSi
或いはCoSiなどの低抵抗金属の使用が一般化されつつあ
る。
きた低抵抗金属の代表的な例としてはW-ポリサイドが上
げられるが、セルゲートの線幅が0.2 μm 以下に狭くな
るギガ−ビット級のDRAMあるいは、高密度ゲートロジッ
クが組み込まれたDRAMにおいてはゲート抵抗の問題のた
めW-ポリサイド膜の適用に限界があって、現在としては
選択的なシリサイド膜の形成を必要とする場合主にTiSi
或いはCoSiなどの低抵抗金属の使用が一般化されつつあ
る。
【０００４】このようなサリサイド工程を採用して半導
体素子を製造するに際して、半導体素子の全領域に亙っ
てシリサイド膜を形成する場合は別に問題はないが、選
択的にシリサイド膜を形成する必要がある場合はシリサ
イドブロッキング膜(silicide blocking layer：以
下、SBL という) を特定部位のみに残すように光食刻工
程が要求されるため、工程が複雑で難しいという問題が
発生している。
体素子を製造するに際して、半導体素子の全領域に亙っ
てシリサイド膜を形成する場合は別に問題はないが、選
択的にシリサイド膜を形成する必要がある場合はシリサ
イドブロッキング膜(silicide blocking layer：以
下、SBL という) を特定部位のみに残すように光食刻工
程が要求されるため、工程が複雑で難しいという問題が
発生している。
【０００５】これは、ゲート段差のある状態でシリサイ
ド膜形成部をオープンさせるべきであるので、SBL 食刻
のときに高精度な水準の光食刻工程が要求されるだけで
なく、食刻工程の実施のときにミスアラインを勘案して
シリサイド膜が形成される部分とSBL の両側に余裕を確
保しなければならないという難しさに起因して発生する
ものであって、現在これを改善するための研究が活発に
実施されている。
ド膜形成部をオープンさせるべきであるので、SBL 食刻
のときに高精度な水準の光食刻工程が要求されるだけで
なく、食刻工程の実施のときにミスアラインを勘案して
シリサイド膜が形成される部分とSBL の両側に余裕を確
保しなければならないという難しさに起因して発生する
ものであって、現在これを改善するための研究が活発に
実施されている。
【０００６】図７乃至図１３は従来の半導体素子の選択
的シリサイド膜の形成方法を示す工程断面図である。こ
れを参照して従来の製造方法を説明する。製造方法は７
段階に区分して説明する。ここでは一例としてDRAMとロ
ジックが併合された半導体素子の製造において、DRAMセ
ル形成部のソース・ドレイン用拡散領域（特に、ストレ
ージノード形成部）におけるシリサイド膜の形成は避け
ながら、ロジック形成部のゲート電極、ソース・ドレイ
ン用拡散領域及びDRAMセル形成部のゲート電極にはシリ
サイド膜を形成する場合について説明する。前記図中Ａ
で表示された部分は半導体素子のDRAMセル形成部を示
し、Ｂで表示された部分は半導体素子のロジック形成部
を示す。
的シリサイド膜の形成方法を示す工程断面図である。こ
れを参照して従来の製造方法を説明する。製造方法は７
段階に区分して説明する。ここでは一例としてDRAMとロ
ジックが併合された半導体素子の製造において、DRAMセ
ル形成部のソース・ドレイン用拡散領域（特に、ストレ
ージノード形成部）におけるシリサイド膜の形成は避け
ながら、ロジック形成部のゲート電極、ソース・ドレイ
ン用拡散領域及びDRAMセル形成部のゲート電極にはシリ
サイド膜を形成する場合について説明する。前記図中Ａ
で表示された部分は半導体素子のDRAMセル形成部を示
し、Ｂで表示された部分は半導体素子のロジック形成部
を示す。
【０００７】第１段階として、図７に示すように、ゲー
ト絶縁膜（図示せず）とフィールド酸化膜12が形成され
た半導体基板（シリコン基板）10上にポリシリコン材質
のゲート電極14を形成し、該ゲート電極14をマスクとし
て基板10内に低濃度の不純物をイオン注入してLDD(ligh
tly doped drain)（図示せず）を形成する。次いで、
前記ゲート電極14の両側壁に窒化膜或いは酸化膜材質の
スペーサ16を形成し、このスペーサ１６とゲート電極１
４をマスクとして基板１０内に高濃度の不純物をイオン
注入することにより、ゲート電極１４両側の基板１０内
部にソース・ドレイン用拡散領域（図示せず）を形成す
る。
ト絶縁膜（図示せず）とフィールド酸化膜12が形成され
た半導体基板（シリコン基板）10上にポリシリコン材質
のゲート電極14を形成し、該ゲート電極14をマスクとし
て基板10内に低濃度の不純物をイオン注入してLDD(ligh
tly doped drain)（図示せず）を形成する。次いで、
前記ゲート電極14の両側壁に窒化膜或いは酸化膜材質の
スペーサ16を形成し、このスペーサ１６とゲート電極１
４をマスクとして基板１０内に高濃度の不純物をイオン
注入することにより、ゲート電極１４両側の基板１０内
部にソース・ドレイン用拡散領域（図示せず）を形成す
る。
【０００８】第２段階として、図８に示すように、それ
ら結果物の全面に酸化膜材質の絶縁膜18を形成する。
ら結果物の全面に酸化膜材質の絶縁膜18を形成する。
【０００９】第３段階として、図９に示すように、前記
絶縁膜18上に非反射コーティング膜（anti-reflective
layer：以下、ARL という）20を形成する。ここで、こ
のように絶縁膜18上にARL20 を形成した理由は、もしAR
L20 がないと、後続の光食刻工程でU.V 光が前記絶縁膜
18の表面で乱反射する現象が発生して、目的の絶縁膜の
微細パターン（SBL ）を形成することが困難になるため
である。
絶縁膜18上に非反射コーティング膜（anti-reflective
layer：以下、ARL という）20を形成する。ここで、こ
のように絶縁膜18上にARL20 を形成した理由は、もしAR
L20 がないと、後続の光食刻工程でU.V 光が前記絶縁膜
18の表面で乱反射する現象が発生して、目的の絶縁膜の
微細パターン（SBL ）を形成することが困難になるため
である。
【００１０】第４段階として、図１０に示すように、AR
L20 上に感光膜22を形成し、光食刻工程によりシリサイ
ド膜形成部（例えばDRAMセル形成部Ａのゲート電極14上
面部と、ロジック形成部Ｂのゲート電極14及びソース・
ドレイン用拡散領域上面部）のARL20 表面が露出するよ
うに感光膜２２の所定部分を食刻する。
L20 上に感光膜22を形成し、光食刻工程によりシリサイ
ド膜形成部（例えばDRAMセル形成部Ａのゲート電極14上
面部と、ロジック形成部Ｂのゲート電極14及びソース・
ドレイン用拡散領域上面部）のARL20 表面が露出するよ
うに感光膜２２の所定部分を食刻する。
【００１１】第５段階として、図１１に示すように、食
刻処理された前記感光膜22をマスクとしてARL20 と絶縁
膜18を順次食刻して、ARL パターン20ａ下に前記絶縁膜
１８パターンからなるSBL18aを形成する。その結果、DR
AMセル形成部Ａのゲート電極14表面と、ロジック形成部
Ｂのゲート電極14表面及び拡散領域表面が露出される。
刻処理された前記感光膜22をマスクとしてARL20 と絶縁
膜18を順次食刻して、ARL パターン20ａ下に前記絶縁膜
１８パターンからなるSBL18aを形成する。その結果、DR
AMセル形成部Ａのゲート電極14表面と、ロジック形成部
Ｂのゲート電極14表面及び拡散領域表面が露出される。
【００１２】第６段階として、図１２に示すように、HF
系列のエッチング液を用いた湿式洗浄工程によりARL パ
ターン20a を除去する。ここで、このようにシリサイド
形成の前にARL パターン20a を除去する理由は、前記AR
L が残された状態でシリサイド膜形成工程を実施する
と、後続熱処理過程においてARL とその上に形成された
高融点金属間の接触不良によりこれらが剥がれる現象が
発生するためである。
系列のエッチング液を用いた湿式洗浄工程によりARL パ
ターン20a を除去する。ここで、このようにシリサイド
形成の前にARL パターン20a を除去する理由は、前記AR
L が残された状態でシリサイド膜形成工程を実施する
と、後続熱処理過程においてARL とその上に形成された
高融点金属間の接触不良によりこれらが剥がれる現象が
発生するためである。
【００１３】第７段階として、図１３に示すように、ゲ
ート電極14、スペーサ16及びSBL18aを含めた基板10上の
全面にCo、Ti、Ni材質の高融点金属を形成し熱処理を施
す。これにより、SBL18aが除去された領域ではシリコン
と高融点金属が反応して低抵抗金属のシリサイド膜24が
形成される。一方、SBL18aが残された領域及び側壁スペ
ーサ16が形成された領域ではシリコンと高融点金属が反
応できなくて高融点金属が未反応金属で残る。次いで、
未反応高融点金属を除去して、全工程を終了する。
ート電極14、スペーサ16及びSBL18aを含めた基板10上の
全面にCo、Ti、Ni材質の高融点金属を形成し熱処理を施
す。これにより、SBL18aが除去された領域ではシリコン
と高融点金属が反応して低抵抗金属のシリサイド膜24が
形成される。一方、SBL18aが残された領域及び側壁スペ
ーサ16が形成された領域ではシリコンと高融点金属が反
応できなくて高融点金属が未反応金属で残る。次いで、
未反応高融点金属を除去して、全工程を終了する。
【００１４】
【発明が解決しようとする課題】しかるに、上記のよう
にして半導体素子の選択的シリサイド膜形成工程を実施
した場合は、次のような問題点が発生する。 （１）SBL18aを特定部位のみに残すための食刻工程を実
施するとき、ARL 蒸着工程と光食刻工程が要求されるた
め、工程複雑化と費用上昇を招く問題が発生する。 （２）ロジック形成部Ｂのようにシリサイド膜が全面に
形成される領域では問題が発生しないが、DRAMセル形成
部Ａのようにゲート電極14の表面のみに選択的にシリサ
イド膜が形成される領域ではミスアラインによりゲート
電極14上に局部的にシリサイド膜が形成されないとか、
ソース・ドレイン用拡散領域に局部的にシリサイド膜が
形成される問題が発生する。このような現象はDRAMセル
の高集積化により微細パターンのサイズがより小さくな
ると一層甚だしくなるため、これに対する改善策が至急
に要求されている。 （３）ARL パターン20a を除去するときに食刻選択比の
不良のためSBL18aの一部が同時に食刻される現象が発生
し、その程度が甚だしい場合はSBL18aが本来の機能を行
うことができなくて、シリサイド膜の形成を必要としな
い領域でもシリサイド膜が形成される不良が発生する。
にして半導体素子の選択的シリサイド膜形成工程を実施
した場合は、次のような問題点が発生する。 （１）SBL18aを特定部位のみに残すための食刻工程を実
施するとき、ARL 蒸着工程と光食刻工程が要求されるた
め、工程複雑化と費用上昇を招く問題が発生する。 （２）ロジック形成部Ｂのようにシリサイド膜が全面に
形成される領域では問題が発生しないが、DRAMセル形成
部Ａのようにゲート電極14の表面のみに選択的にシリサ
イド膜が形成される領域ではミスアラインによりゲート
電極14上に局部的にシリサイド膜が形成されないとか、
ソース・ドレイン用拡散領域に局部的にシリサイド膜が
形成される問題が発生する。このような現象はDRAMセル
の高集積化により微細パターンのサイズがより小さくな
ると一層甚だしくなるため、これに対する改善策が至急
に要求されている。 （３）ARL パターン20a を除去するときに食刻選択比の
不良のためSBL18aの一部が同時に食刻される現象が発生
し、その程度が甚だしい場合はSBL18aが本来の機能を行
うことができなくて、シリサイド膜の形成を必要としな
い領域でもシリサイド膜が形成される不良が発生する。
【００１５】本発明の目的は、工程単純化と費用の削減
を図ることができ、しかも正確に選択的にシリサイド膜
を形成することができる半導体素子の製造方法を提供す
ることにある。
を図ることができ、しかも正確に選択的にシリサイド膜
を形成することができる半導体素子の製造方法を提供す
ることにある。
【００１６】
【課題を解決するための手段】本発明の第１の半導体素
子の製造方法は、半導体基板上にゲート電極を形成する
工程と、前記ゲート電極の両側壁にスペーサを形成する
工程と、前記ゲート電極両側の前記基板内部にソース・
ドレイン用拡散領域を形成する工程と、前記ゲート電極
とスペーサを含めた前記基板全面に絶縁膜を形成する工
程と、前記絶縁膜を蒸着厚さ以上に食刻処理してDRAMセ
ル形成部の前記ゲート電極間の前記拡散領域表面のみに
自己整合的に前記絶縁膜を残存させる工程と、DRAMセル
形成部の前記ゲート電極表面及びそれ以外の所定の領域
の前記ゲート電極と拡散領域表面にそれぞれシリサイド
膜を形成する工程とからなることを特徴とする。
子の製造方法は、半導体基板上にゲート電極を形成する
工程と、前記ゲート電極の両側壁にスペーサを形成する
工程と、前記ゲート電極両側の前記基板内部にソース・
ドレイン用拡散領域を形成する工程と、前記ゲート電極
とスペーサを含めた前記基板全面に絶縁膜を形成する工
程と、前記絶縁膜を蒸着厚さ以上に食刻処理してDRAMセ
ル形成部の前記ゲート電極間の前記拡散領域表面のみに
自己整合的に前記絶縁膜を残存させる工程と、DRAMセル
形成部の前記ゲート電極表面及びそれ以外の所定の領域
の前記ゲート電極と拡散領域表面にそれぞれシリサイド
膜を形成する工程とからなることを特徴とする。
【００１７】本発明の第２の半導体素子の製造方法は、
半導体基板上にゲート電極を形成する工程と、前記ゲー
ト電極の両側壁にスペーサを形成する工程と、前記ゲー
ト電極両側の前記基板内部にソース・ドレイン用拡散領
域を形成する工程と、前記ゲート電極とスペーサを含め
た前記基板全面にエッチストッパを形成する工程と、前
記エッチストッパ上に絶縁膜を形成する工程と、前記ゲ
ート電極上の前記エッチストッパが露出されるまで前記
絶縁膜を食刻してDRAMセル形成部の前記ゲート電極間の
前記拡散領域表面のみに自己整合的に前記絶縁膜を残存
させる工程と、前記絶縁膜が残存しない部分の前記エッ
チストッパを全面食刻してDRAMセル形成部の前記ゲート
電極表面及びそれ以外の所定の領域の前記ゲート電極表
面と前記拡散領域表面を露出させる工程と、DRAMセル形
成部の前記ゲート電極表面及びそれ以外の所定の領域の
前記ゲート電極表面と前記拡散領域表面にそれぞれシリ
サイド膜を形成する工程とからなることを特徴とする。
半導体基板上にゲート電極を形成する工程と、前記ゲー
ト電極の両側壁にスペーサを形成する工程と、前記ゲー
ト電極両側の前記基板内部にソース・ドレイン用拡散領
域を形成する工程と、前記ゲート電極とスペーサを含め
た前記基板全面にエッチストッパを形成する工程と、前
記エッチストッパ上に絶縁膜を形成する工程と、前記ゲ
ート電極上の前記エッチストッパが露出されるまで前記
絶縁膜を食刻してDRAMセル形成部の前記ゲート電極間の
前記拡散領域表面のみに自己整合的に前記絶縁膜を残存
させる工程と、前記絶縁膜が残存しない部分の前記エッ
チストッパを全面食刻してDRAMセル形成部の前記ゲート
電極表面及びそれ以外の所定の領域の前記ゲート電極表
面と前記拡散領域表面を露出させる工程と、DRAMセル形
成部の前記ゲート電極表面及びそれ以外の所定の領域の
前記ゲート電極表面と前記拡散領域表面にそれぞれシリ
サイド膜を形成する工程とからなることを特徴とする。
【００１８】上記のように工程を実施すると、SBL とし
て用いられる絶縁膜食刻のときにARL 蒸着工程と光食刻
工程を必要としないため、工程単純化および費用の削減
を図り得る。また、自己整合されたシリサイド膜の形成
のときにミスアラインにより惹起される工程不良（例え
ばDRAMセル形成部のゲート電極上に局部的にシリサイド
膜が形成されないとか、ソース・ドレイン用拡散領域上
に局部的にシリサイド膜が形成されるなどの不良）とAR
L 除去のときに惹起される工程不良（SBL の一部がARL
除去のときに同時に食刻される不良）を除去することが
できる。
て用いられる絶縁膜食刻のときにARL 蒸着工程と光食刻
工程を必要としないため、工程単純化および費用の削減
を図り得る。また、自己整合されたシリサイド膜の形成
のときにミスアラインにより惹起される工程不良（例え
ばDRAMセル形成部のゲート電極上に局部的にシリサイド
膜が形成されないとか、ソース・ドレイン用拡散領域上
に局部的にシリサイド膜が形成されるなどの不良）とAR
L 除去のときに惹起される工程不良（SBL の一部がARL
除去のときに同時に食刻される不良）を除去することが
できる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。本発明はSBL として用いられる絶縁膜を特
定部分（例えば、DRAMセル形成部のゲート電極間のソー
ス・ドレイン用拡散領域上）のみに残すときにARL 蒸着
工程と光食刻工程を使用しなくても、シリサイド膜を自
己整合的に所望の部位のみに正確に選択的に形成するこ
とが可能となって、DRAMセルリフレッシュ特性を悪化さ
せずに工程単純化と費用削減効果を同時に得られる。
て説明する。本発明はSBL として用いられる絶縁膜を特
定部分（例えば、DRAMセル形成部のゲート電極間のソー
ス・ドレイン用拡散領域上）のみに残すときにARL 蒸着
工程と光食刻工程を使用しなくても、シリサイド膜を自
己整合的に所望の部位のみに正確に選択的に形成するこ
とが可能となって、DRAMセルリフレッシュ特性を悪化さ
せずに工程単純化と費用削減効果を同時に得られる。
【００２０】図１乃至図６は本発明による半導体素子の
製造方法の実施の形態を示す工程断面図である。この図
を参照して製造方法を６段階に区分して説明する。ここ
では一例として、DRAMとロジックが併合された半導体素
子の製造においてDRAMセル形成部のソース・ドレイン用
拡散領域（特にストレージノード形成部）でのシリサイ
ド膜形成は避けながら、ロジック形成部のゲート電極、
ソース・ドレイン用拡散領域及びDRAMセル形成部のゲー
ト電極にはシリサイド膜を形成する場合について説明す
る。前記図中Ａで表示された部分は半導体素子のDRAMセ
ル形成部を示し、Ｂで表示された部分は半導体素子のロ
ジック形成部を示す。
製造方法の実施の形態を示す工程断面図である。この図
を参照して製造方法を６段階に区分して説明する。ここ
では一例として、DRAMとロジックが併合された半導体素
子の製造においてDRAMセル形成部のソース・ドレイン用
拡散領域（特にストレージノード形成部）でのシリサイ
ド膜形成は避けながら、ロジック形成部のゲート電極、
ソース・ドレイン用拡散領域及びDRAMセル形成部のゲー
ト電極にはシリサイド膜を形成する場合について説明す
る。前記図中Ａで表示された部分は半導体素子のDRAMセ
ル形成部を示し、Ｂで表示された部分は半導体素子のロ
ジック形成部を示す。
【００２１】第１段階として、図１に示すように、トレ
ンチ技術を適用して半導体基板（例えばシリコン基板）
100 内の所定部分に浅い埋め込み絶縁領域 102を形成
し、該埋め込み絶縁領域102 を含めた基板100 の全面に
酸化工程により30〜200 Å厚さのゲート絶縁膜（図示せ
ず）を形成した後、その上にポリシリコン材質のゲート
電極104 を形成する。このとき、素子分離領域として用
いられる埋め込み絶縁領域102 は図７に示したフィール
ド酸化膜１２に代替できる。次いで、ゲート電極104 を
マスクとして基板100 内に低濃度の不純物をイオン注入
してLDD （図示せず）を形成する。その後、ゲート電極
104 を含めた基板100 上の全面に酸化膜或いは窒化膜材
質の絶縁膜を形成した後、これをエッチバックしてゲー
ト電極104の両側壁に絶縁膜材質のスペーサ106 を形成
する。その後、ゲート電極104 とスペーサ106 をマスク
として基板100 内に高濃度の不純物をイオン注入してゲ
ート電極104 両側の基板100 内部にソース・ドレイン用
拡散領域（図示せず）を形成する。
ンチ技術を適用して半導体基板（例えばシリコン基板）
100 内の所定部分に浅い埋め込み絶縁領域 102を形成
し、該埋め込み絶縁領域102 を含めた基板100 の全面に
酸化工程により30〜200 Å厚さのゲート絶縁膜（図示せ
ず）を形成した後、その上にポリシリコン材質のゲート
電極104 を形成する。このとき、素子分離領域として用
いられる埋め込み絶縁領域102 は図７に示したフィール
ド酸化膜１２に代替できる。次いで、ゲート電極104 を
マスクとして基板100 内に低濃度の不純物をイオン注入
してLDD （図示せず）を形成する。その後、ゲート電極
104 を含めた基板100 上の全面に酸化膜或いは窒化膜材
質の絶縁膜を形成した後、これをエッチバックしてゲー
ト電極104の両側壁に絶縁膜材質のスペーサ106 を形成
する。その後、ゲート電極104 とスペーサ106 をマスク
として基板100 内に高濃度の不純物をイオン注入してゲ
ート電極104 両側の基板100 内部にソース・ドレイン用
拡散領域（図示せず）を形成する。
【００２２】第２段階として、図２に示すように、ゲー
ト電極104 とスペーサ106 を含めた基板100 の全面に窒
化膜或いはアンドープポリシリコン材質のエッチストッ
パ108 を20〜200 Åの厚さに形成する。
ト電極104 とスペーサ106 を含めた基板100 の全面に窒
化膜或いはアンドープポリシリコン材質のエッチストッ
パ108 を20〜200 Åの厚さに形成する。
【００２３】第３段階として、図３に示すように、DRAM
セル形成部Ａのゲート電極１０４間が完全に充填される
ようにエッチストッパ108 上の全面に絶縁膜１１０を形
成する。この絶縁膜１１０は、USG(undoped silicate
glass) 或いはCVD 酸化膜材質の単層構造又はこれらが
組み合わされた積層膜構造からなる。なお、図示してい
ないが、絶縁膜110 の形成前に保護膜としてLP CVD 酸
化膜を形成し、その後に前記絶縁膜110 を形成すること
もできる。
セル形成部Ａのゲート電極１０４間が完全に充填される
ようにエッチストッパ108 上の全面に絶縁膜１１０を形
成する。この絶縁膜１１０は、USG(undoped silicate
glass) 或いはCVD 酸化膜材質の単層構造又はこれらが
組み合わされた積層膜構造からなる。なお、図示してい
ないが、絶縁膜110 の形成前に保護膜としてLP CVD 酸
化膜を形成し、その後に前記絶縁膜110 を形成すること
もできる。
【００２４】第４段階として、図４に示すように、HF系
列のエッチング液を用いて、ゲート電極104 上のエッチ
ストッパ108 表面が露出されるまで前記絶縁膜110 を湿
式食刻する。その結果、DRAMセル形成部Ａのゲート電極
104 間のソース・ドレイン拡散領域表面のみに自己整合
的にSBL として用いられる数百Å以上の絶縁膜110 が残
存する。このとき、絶縁膜110 の食刻工程は、最初に乾
式食刻工程により絶縁膜110 を全面エッチバックした
後、湿式食刻工程を施すようにすることもできる。
列のエッチング液を用いて、ゲート電極104 上のエッチ
ストッパ108 表面が露出されるまで前記絶縁膜110 を湿
式食刻する。その結果、DRAMセル形成部Ａのゲート電極
104 間のソース・ドレイン拡散領域表面のみに自己整合
的にSBL として用いられる数百Å以上の絶縁膜110 が残
存する。このとき、絶縁膜110 の食刻工程は、最初に乾
式食刻工程により絶縁膜110 を全面エッチバックした
後、湿式食刻工程を施すようにすることもできる。
【００２５】ここで、このようにDRAMセル形成部Ａのみ
に選択的に絶縁膜110 が残る理由は、ロジック形成部Ｂ
のソース・ドレイン用拡散領域の幅がDRAMセル形成部Ａ
のソースドレイン用拡散領域の幅よりも一層広いため、
食刻工程の進行時に、この部分の絶縁膜110 は全て除去
されるが、DRAMセル形成部Ａの絶縁膜110 は全てが除去
されずにその一部が残存する現象が発生するためであ
る。
に選択的に絶縁膜110 が残る理由は、ロジック形成部Ｂ
のソース・ドレイン用拡散領域の幅がDRAMセル形成部Ａ
のソースドレイン用拡散領域の幅よりも一層広いため、
食刻工程の進行時に、この部分の絶縁膜110 は全て除去
されるが、DRAMセル形成部Ａの絶縁膜110 は全てが除去
されずにその一部が残存する現象が発生するためであ
る。
【００２６】第５段階として、図５に示すように、絶縁
膜110 が残された部分以外のエッチストッパ108 を食刻
して、シリサイド膜形成部（例えば、DRAMセル形成部Ａ
のゲート電極１０４表面及びロジック形成部Ｂのゲート
電極１０４表面とソース・ドレイン用拡散領域表面）を
露出させる。このとき、エッチストッパ108 は全面乾式
食刻工程あるいは光食刻工程により食刻されるが、後者
の方法を用いて食刻工程を実施する場合は、まず残存絶
縁膜110 上のみに選択的に感光膜を形成した後、これを
マスクとしてエッチストッパ１０８を食刻し感光膜を除
去する方法により工程が実施される。この後者の方法を
適用した場合は、エッチストッパ１０８を食刻するため
にレチクルを用いた光食刻工程が必要とされて、前者の
方法（乾式食刻）と比較したとき工程単純化の面でその
効果が多少落ちるが、この場合は多少ラフな作業でも問
題はなくて、ミスアラインの問題を考慮する必要がな
く、高精度の水準の光食刻工程が要求されないから、既
存の場合と比べて工程の実施が容易であるという特長を
有する。
膜110 が残された部分以外のエッチストッパ108 を食刻
して、シリサイド膜形成部（例えば、DRAMセル形成部Ａ
のゲート電極１０４表面及びロジック形成部Ｂのゲート
電極１０４表面とソース・ドレイン用拡散領域表面）を
露出させる。このとき、エッチストッパ108 は全面乾式
食刻工程あるいは光食刻工程により食刻されるが、後者
の方法を用いて食刻工程を実施する場合は、まず残存絶
縁膜110 上のみに選択的に感光膜を形成した後、これを
マスクとしてエッチストッパ１０８を食刻し感光膜を除
去する方法により工程が実施される。この後者の方法を
適用した場合は、エッチストッパ１０８を食刻するため
にレチクルを用いた光食刻工程が必要とされて、前者の
方法（乾式食刻）と比較したとき工程単純化の面でその
効果が多少落ちるが、この場合は多少ラフな作業でも問
題はなくて、ミスアラインの問題を考慮する必要がな
く、高精度の水準の光食刻工程が要求されないから、既
存の場合と比べて工程の実施が容易であるという特長を
有する。
【００２７】第６段階として、図６に示すように、ゲー
ト電極104 、スペーサ１０６、及びSBL として用いられ
る残存絶縁膜110 を含めた基板100 上の全面にCo、Ti、
Ni材質の高融点金属を形成し、熱処理を施す。これによ
り絶縁膜110 が除去された領域ではシリコンと高融点金
属が反応して低抵抗金属のシリサイド膜112 が形成され
る。一方、絶縁膜110 が残された領域及びスペーサ106
が形成された領域ではシリコンと高融点金属が反応でき
なくて高融点金属が未反応金属のまま残る。次いで、未
反応高融点金属を硫酸を用いて除去して、全工程を終了
する。
ト電極104 、スペーサ１０６、及びSBL として用いられ
る残存絶縁膜110 を含めた基板100 上の全面にCo、Ti、
Ni材質の高融点金属を形成し、熱処理を施す。これによ
り絶縁膜110 が除去された領域ではシリコンと高融点金
属が反応して低抵抗金属のシリサイド膜112 が形成され
る。一方、絶縁膜110 が残された領域及びスペーサ106
が形成された領域ではシリコンと高融点金属が反応でき
なくて高融点金属が未反応金属のまま残る。次いで、未
反応高融点金属を硫酸を用いて除去して、全工程を終了
する。
【００２８】以上のような方法によれば、SBL として用
いられる絶縁膜110 を食刻するときにARL 蒸着工程及び
光食刻工程を必要としないので、選択的シリサイド膜形
成工程の単純化を図ることができるとともに、マスクの
数を１枚減らして費用を削減することもできる。さら
に、シリサイド膜を正確に選択的に形成できる。
いられる絶縁膜110 を食刻するときにARL 蒸着工程及び
光食刻工程を必要としないので、選択的シリサイド膜形
成工程の単純化を図ることができるとともに、マスクの
数を１枚減らして費用を削減することもできる。さら
に、シリサイド膜を正確に選択的に形成できる。
【００２９】なお、以上の方法において、ロジック形成
部Ｂのソース・ドレイン用拡散領域にシリサイド膜が形
成されることを防ぐ場合は、第５段階でエッチストッパ
１０８を食刻する前に光食刻工程を用いてこの部分のエ
ッチストッパ１０８が感光膜により保護されるようにし
て、ロジック形成部Ｂのソース・ドレイン用拡散領域表
面にエッチストッパ１０８を残すようにすればよい。
部Ｂのソース・ドレイン用拡散領域にシリサイド膜が形
成されることを防ぐ場合は、第５段階でエッチストッパ
１０８を食刻する前に光食刻工程を用いてこの部分のエ
ッチストッパ１０８が感光膜により保護されるようにし
て、ロジック形成部Ｂのソース・ドレイン用拡散領域表
面にエッチストッパ１０８を残すようにすればよい。
【００３０】また、DRAMセル形成部Ａでビットラインコ
ンタクトが形成される部分のソース・ドレイン用拡散領
域表面にもシリサイド膜１１２を形成する場合は、第１
段階でゲート電極104 を形成するときにビットラインコ
ンタクトが形成される部分の拡散領域がストレージノー
ドが形成される部分の拡散領域よりも一層幅広く形成さ
れるようにポリシリコンの食刻工程を実施して、以後絶
縁膜110 の食刻時に、ビットラインコンタクト用の拡散
領域上から絶縁膜110 が除去されるようにすればよい。
ンタクトが形成される部分のソース・ドレイン用拡散領
域表面にもシリサイド膜１１２を形成する場合は、第１
段階でゲート電極104 を形成するときにビットラインコ
ンタクトが形成される部分の拡散領域がストレージノー
ドが形成される部分の拡散領域よりも一層幅広く形成さ
れるようにポリシリコンの食刻工程を実施して、以後絶
縁膜110 の食刻時に、ビットラインコンタクト用の拡散
領域上から絶縁膜110 が除去されるようにすればよい。
【００３１】また、以上の説明では、理解を容易にする
ため周辺回路部及び入出力端におけるシリサイド膜形成
に関する具体的な言及はしていないが、この部分の選択
的シリサイド膜形成時にも前記工程は同様に適用でき
る。
ため周辺回路部及び入出力端におけるシリサイド膜形成
に関する具体的な言及はしていないが、この部分の選択
的シリサイド膜形成時にも前記工程は同様に適用でき
る。
【００３２】一方、本発明の一変形例としてエッチスト
ッパ108 の蒸着工程は省略することができる。したがっ
て、その場合は、ゲート電極104 とスペーサ106 を含め
た基板100 上の全面に直接絶縁膜110 を形成した後、こ
れを蒸着厚さ以上に湿式食刻（又は乾式食刻後湿式食
刻）してＤＲＭセル形成部Ａのゲート電極104 間のソー
ス・ドレイン用拡散領域表面のみに自己整合的に絶縁膜
110 を残存させる方法により工程を進める。このような
方法によれば、エッチストッパの蒸着工程とエッチスト
ッパを除去するための別途の食刻工程が不要となり、工
程がより簡素化される効果が得られる。
ッパ108 の蒸着工程は省略することができる。したがっ
て、その場合は、ゲート電極104 とスペーサ106 を含め
た基板100 上の全面に直接絶縁膜110 を形成した後、こ
れを蒸着厚さ以上に湿式食刻（又は乾式食刻後湿式食
刻）してＤＲＭセル形成部Ａのゲート電極104 間のソー
ス・ドレイン用拡散領域表面のみに自己整合的に絶縁膜
110 を残存させる方法により工程を進める。このような
方法によれば、エッチストッパの蒸着工程とエッチスト
ッパを除去するための別途の食刻工程が不要となり、工
程がより簡素化される効果が得られる。
【００３３】以上、実施の形態を通して本発明を具体的
に説明したが、本発明はこれに限定されるものでなく本
発明の技術的思想内で当分野の通常の知識によりその変
形及び改良が可能であることは勿論である。
に説明したが、本発明はこれに限定されるものでなく本
発明の技術的思想内で当分野の通常の知識によりその変
形及び改良が可能であることは勿論である。
【００３４】
【発明の効果】以上説明したように本発明によれば、 （１）ARL 蒸着工程及び光食刻工程を必要とせずにSBL
として用いられる絶縁膜の選択的食刻処理が可能となっ
て、工程の単純化と費用の削減を図ることができる （２）ミスアラインにより惹起された工程不良（ゲート
電極上に局部的にシリサイド膜が形成されないとか、ソ
ース・ドレイン用拡散領域上に局部的にシリサイド膜が
形成されるなどの不良）とARL 除去のときに惹起される
工程不良(SBLに用いられる絶縁膜の食刻）を同時に除去
して、シリサイド膜を選択的に正確に形成でき、高信頼
性の半導体素子を実現できるという効果がある。
として用いられる絶縁膜の選択的食刻処理が可能となっ
て、工程の単純化と費用の削減を図ることができる （２）ミスアラインにより惹起された工程不良（ゲート
電極上に局部的にシリサイド膜が形成されないとか、ソ
ース・ドレイン用拡散領域上に局部的にシリサイド膜が
形成されるなどの不良）とARL 除去のときに惹起される
工程不良(SBLに用いられる絶縁膜の食刻）を同時に除去
して、シリサイド膜を選択的に正確に形成でき、高信頼
性の半導体素子を実現できるという効果がある。
【図１】本発明の半導体素子の製造方法の実施の形態を
示す工程断面図。
示す工程断面図。
【図２】本発明の半導体素子の製造方法の実施の形態を
示す工程断面図。
示す工程断面図。
【図３】本発明の半導体素子の製造方法の実施の形態を
示す工程断面図。
示す工程断面図。
【図４】本発明の半導体素子の製造方法の実施の形態を
示す工程断面図。
示す工程断面図。
【図５】本発明の半導体素子の製造方法の実施の形態を
示す工程断面図。
示す工程断面図。
【図６】本発明の半導体素子の製造方法の実施の形態を
示す工程断面図。
示す工程断面図。
【図７】従来の半導体素子の選択的シリサイド膜形成方
法を示す工程断面図。
法を示す工程断面図。
【図８】従来の半導体素子の選択的シリサイド膜形成方
法を示す工程断面図。
法を示す工程断面図。
【図９】従来の半導体素子の選択的シリサイド膜形成方
法を示す工程断面図。
法を示す工程断面図。
【図１０】従来の半導体素子の選択的シリサイド膜形成
方法を示す工程断面図。
方法を示す工程断面図。
【図１１】従来の半導体素子の選択的シリサイド膜形成
方法を示す工程断面図。
方法を示す工程断面図。
【図１２】従来の半導体素子の選択的シリサイド膜形成
方法を示す工程断面図。
方法を示す工程断面図。
【図１３】従来の半導体素子の選択的シリサイド膜形成
方法を示す工程断面図。
方法を示す工程断面図。
100 半導体基板 104 ゲート電極 106 スペーサ 108 エッチストッパ 110 絶縁膜 112 シリサイド膜
Claims (22)
- 【請求項１】 半導体基板上にゲート電極を形成する工
程と、 前記ゲート電極の両側壁にスペーサを形成する工程と、 前記ゲート電極両側の前記基板内部にソース・ドレイン
用拡散領域を形成する工程と、 前記ゲート電極とスペーサを含めた前記基板全面に絶縁
膜を形成する工程と、 前記絶縁膜を蒸着厚さ以上に食刻処理してDRAMセル形成
部の前記ゲート電極間の前記拡散領域表面のみに自己整
合的に前記絶縁膜を残存させる工程と、 DRAMセル形成部の前記ゲート電極表面及びそれ以外の所
定の領域の前記ゲート電極と拡散領域表面にそれぞれシ
リサイド膜を形成する工程とからなることを特徴とする
半導体素子の製造方法。 - 【請求項２】 前記絶縁膜はUSG 或いはCVD 酸化膜材質
の単層構造又はこれらが組み合わされた積層膜構造であ
ることを特徴とする請求項１に記載の半導体素子の製造
方法。 - 【請求項３】 前記絶縁膜は湿式食刻で食刻処理される
ことを特徴とする請求項１に記載の半導体素子の製造方
法。 - 【請求項４】 前記絶縁膜は食刻処理として最初に乾式
食刻が行われ、その後に湿式食刻が行われることを特徴
とする請求項１に記載の半導体素子の製造方法。 - 【請求項５】 前記湿式食刻はHF系列のエッチング液で
施すことを特徴とする請求項３又は４に記載の半導体素
子の製造方法。 - 【請求項６】 前記シリサイド膜は、 前記ゲート電極、スペーサ及び残存絶縁膜を含めた前記
基板の全面に高融点金属を形成しこれを熱処理する工程
と、 未反応の前記高融点金属を除去する工程とにより形成さ
れることを特徴とする請求項１に記載の半導体素子の製
造方法。 - 【請求項７】 前記高融点金属はCo、Ti、Niのうちいず
れか１つであることを特徴とする請求項６に記載の半導
体素子の製造方法。 - 【請求項８】 未反応の前記高融点金属は硫酸で除去さ
れることを特徴とする請求項６に記載の半導体素子の製
造方法。 - 【請求項９】 DRAMセル形成部でビットラインが接続さ
れる部分の前記拡散領域を、ストレージノードが接続さ
れる部分の前記拡散領域よりも一層幅広に形成すること
により、ビットラインが接続される部分の前記拡散領域
表面にも前記シリサイド膜が形成されるようにしたこと
を特徴とする請求項１に記載の半導体素子の製造方法。 - 【請求項１０】 前記絶縁膜の形成前にLP CVD 酸化膜
を形成する工程を更に有することを特徴とする請求項１
に記載の半導体素子の製造方法。 - 【請求項１１】 半導体基板上にゲート電極を形成する
工程と、 前記ゲート電極の両側壁にスペーサを形成する工程と、 前記ゲート電極両側の前記基板内部にソース・ドレイン
用拡散領域を形成する工程と、 前記ゲート電極とスペーサを含めた前記基板全面にエッ
チストッパを形成する工程と、 前記エッチストッパ上に絶縁膜を形成する工程と、 前記ゲート電極上の前記エッチストッパが露出されるま
で前記絶縁膜を食刻してDRAMセル形成部の前記ゲート電
極間の前記拡散領域表面のみに自己整合的に前記絶縁膜
を残存させる工程と、 前記絶縁膜が残存しない部分の前記エッチストッパを全
面食刻してDRAMセル形成部の前記ゲート電極表面及びそ
れ以外の所定の領域の前記ゲート電極表面と前記拡散領
域表面を露出させる工程と、 DRAMセル形成部の前記ゲート電極表面及びそれ以外の所
定の領域の前記ゲート電極表面と前記拡散領域表面にそ
れぞれシリサイド膜を形成する工程とからなることを特
徴とする半導体素子の製造方法。 - 【請求項１２】 前記絶縁膜はUSG 或いはCVD 酸化膜材
質の単層構造又はこれらが組み合わされた積層膜構造で
あることを特徴とする請求項１１に記載の半導体素子の
製造方法。 - 【請求項１３】 前記絶縁膜は湿式食刻で食刻処理され
ることを特徴とする請求項１１に記載の半導体素子の製
造方法。 - 【請求項１４】 前記絶縁膜は食刻処理として最初に乾
式食刻が行われ、その後に湿式食刻が行われることを特
徴とする請求項１１に記載の半導体素子の製造方法。 - 【請求項１５】 前記湿式食刻はHF系列のエッチング液
で施すことを特徴とする請求項１３又は１４に記載の半
導体素子の製造方法。 - 【請求項１６】 前記エッチストッパは20〜200 Å厚さ
の窒化膜或いはアンドープポリシリコンで形成されるこ
とを特徴とする請求項１１に記載の半導体素子の製造方
法。 - 【請求項１７】 前記エッチストッパは乾式食刻で食刻
されることを特徴とする請求項１１に記載の半導体素子
の製造方法。 - 【請求項１８】 前記エッチストッパを食刻する工程
は、 光食刻工程により前記残存絶縁膜上のみに選択的に感光
膜を形成する工程と、 前記感光膜をマスクとして前記エッチストッパを食刻し
前記感光膜を除去する工程とからなることを特徴とする
請求項１１に記載の半導体素子の製造方法。 - 【請求項１９】 前記シリサイド膜は、 前記ゲート電極、スペーサ及び残存絶縁膜を含めた前記
基板の全面に高融点金属を形成しこれを熱処理する工程
と、 未反応の前記高融点金属を除去する工程とにより形成さ
れることを特徴とする請求項１１に記載の半導体素子の
製造方法。 - 【請求項２０】 前記高融点金属はCo、Ti、Niのうちい
ずれか１つであることを特徴とする請求項１９に記載の
半導体素子の製造方法。 - 【請求項２１】 前記絶縁膜の形成前にLP CVD 酸化膜
を形成する工程を更に有することを特徴とする請求項１
１に記載の半導体素子の製造方法。 - 【請求項２２】 DRAMセル形成部でビットラインが接続
される部分の前記拡散領域を、ストレージノードが接続
される部分の前記拡散領域よりも一層幅広に形成するこ
とにより、ビットラインが接続される部分の前記拡散領
域表面にも前記シリサイド膜が形成されるようにしたこ
とを特徴とする請求項１１に記載の半導体素子の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1998P-20804 | 1998-06-05 | ||
| KR1019980020804A KR100286100B1 (ko) | 1998-06-05 | 1998-06-05 | 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11354735A true JPH11354735A (ja) | 1999-12-24 |
| JP3736827B2 JP3736827B2 (ja) | 2006-01-18 |
Family
ID=19538420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27033498A Expired - Lifetime JP3736827B2 (ja) | 1998-06-05 | 1998-09-24 | 半導体素子の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6171942B1 (ja) |
| JP (1) | JP3736827B2 (ja) |
| KR (1) | KR100286100B1 (ja) |
| CN (1) | CN1146035C (ja) |
| DE (1) | DE19919939B4 (ja) |
| TW (1) | TW419814B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009200517A (ja) * | 2009-04-28 | 2009-09-03 | Renesas Technology Corp | 半導体装置の製造方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4199338B2 (ja) * | 1998-10-02 | 2008-12-17 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP3141861B2 (ja) * | 1998-10-29 | 2001-03-07 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| KR100317532B1 (ko) * | 1999-04-22 | 2001-12-22 | 윤종용 | 반도체 소자 및 그 제조방법 |
| KR100558540B1 (ko) * | 1999-05-21 | 2006-03-10 | 삼성전자주식회사 | 반도체 소자 제조방법 |
| US6261898B1 (en) * | 2000-09-01 | 2001-07-17 | United Microelectronics Corp. | Method for fabricating a salicide gate |
| KR100374643B1 (ko) | 2000-12-26 | 2003-03-04 | 삼성전자주식회사 | 하부 단차를 이용한 무노광 패턴 형성방법 |
| KR100401494B1 (ko) * | 2000-12-28 | 2003-10-11 | 주식회사 하이닉스반도체 | 로직부와 메모리부를 포함하는 반도체 소자의 제조방법 |
| KR20020083795A (ko) * | 2001-04-30 | 2002-11-04 | 삼성전자 주식회사 | 자기정렬 실리사이드 기술을 사용하는 모스 트랜지스터의제조방법 |
| KR100447230B1 (ko) * | 2001-12-22 | 2004-09-04 | 주식회사 하이닉스반도체 | 반도체 소자의 살리사이드 형성 방법 |
| KR100492155B1 (ko) * | 2002-08-08 | 2005-06-01 | 삼성전자주식회사 | 반도체 소자의 실리사이드막 형성방법 |
| KR100567885B1 (ko) * | 2003-12-30 | 2006-04-04 | 동부아남반도체 주식회사 | 반도체 소자의 실리사이드막 제조 방법 |
| TWI302754B (en) * | 2005-02-28 | 2008-11-01 | Magnachip Semiconductor Ltd | Complementary metal-oxide-semiconductor image sensor and method for fabricating the same |
| KR100822614B1 (ko) * | 2007-05-07 | 2008-04-16 | 주식회사 하이닉스반도체 | 반도체 소자 및 이의 제조 방법 |
| KR101374317B1 (ko) | 2007-08-23 | 2014-03-14 | 삼성전자주식회사 | 저항 소자를 갖는 반도체 장치 및 그 형성방법 |
| CN102087963B (zh) * | 2009-12-04 | 2013-08-14 | 无锡华润上华半导体有限公司 | 多晶硅层的蚀刻方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5086017A (en) * | 1991-03-21 | 1992-02-04 | Industrial Technology Research Institute | Self aligned silicide process for gate/runner without extra masking |
| US5589423A (en) * | 1994-10-03 | 1996-12-31 | Motorola Inc. | Process for fabricating a non-silicided region in an integrated circuit |
| US5683941A (en) * | 1996-07-02 | 1997-11-04 | National Semiconductor Corporation | Self-aligned polycide process that utilizes a planarized layer of material to expose polysilicon structures to a subsequently deposited metal layer that is reacted to form the metal silicide |
| KR100298581B1 (ko) * | 1998-05-21 | 2001-09-06 | 윤종용 | 반도체 소자 및 그 제조방법 |
-
1998
- 1998-06-05 KR KR1019980020804A patent/KR100286100B1/ko not_active IP Right Cessation
- 1998-08-28 CN CNB981188044A patent/CN1146035C/zh not_active Expired - Lifetime
- 1998-09-24 JP JP27033498A patent/JP3736827B2/ja not_active Expired - Lifetime
- 1998-12-01 TW TW087119898A patent/TW419814B/zh not_active IP Right Cessation
-
1999
- 1999-04-01 US US09/283,226 patent/US6171942B1/en not_active Expired - Lifetime
- 1999-04-30 DE DE19919939A patent/DE19919939B4/de not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009200517A (ja) * | 2009-04-28 | 2009-09-03 | Renesas Technology Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19919939A1 (de) | 1999-12-16 |
| JP3736827B2 (ja) | 2006-01-18 |
| DE19919939B4 (de) | 2009-02-12 |
| TW419814B (en) | 2001-01-21 |
| US6171942B1 (en) | 2001-01-09 |
| KR100286100B1 (ko) | 2001-05-02 |
| CN1146035C (zh) | 2004-04-14 |
| KR20000000885A (ko) | 2000-01-15 |
| CN1238558A (zh) | 1999-12-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040428 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101104 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111104 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121104 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131104 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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