JP3141861B2 - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＤＲＡＭおよびその
製造方法に関し、特に、（周辺回路を構成する）ＭＯＳ
トランジスタおよび（メモリセルを構成する）セルトラ
ンジスタを覆う絶縁膜の構造とその製造方法とに関す
る。
【０００２】
【従来の技術】従来のＤＲＡＭでは、メモルセルを構成
する（ＮチャネルＭＯＳトランジスタからなる）セルト
ランジスタと周辺回路（の少なくとも一部）を構成する
ＮチャネルＭＯＳトランジスタは、共にゲート電極（あ
るいはワード線）に自己整合に形成されたＮ- 型拡散層
と、ゲート電極（あるいはワード線）の側面を覆う絶縁
膜スペーサに自己整合に形成されたＮ+ 型拡散層とから
なるＬＤＤ型ソース・ドレイン領域を有していた。しか
しながら、０．３５μｍデザインルールを採用した６４
ＭのＤＲＡＭのころから、セルトランジスタにはワード
線に自己整合的なＮ- 型拡散層のみからなるＮ- 型ソー
ス・ドレイン領域が採用されつつある。
【０００３】セルトランジスタにＮ- 型ソース・ドレイ
ン領域が採用されるのに至ったのは、次の理由による。
ワード線の側面への絶縁膜スペーサの形成には絶縁膜に
対するエッチバックが施されるが、これによるダメージ
により、０．３５μｍデザインルール程度の製法を用い
て微細化されたセルトランジスタでは、保持特性の劣化
が顕著になる。一方、周辺回路を構成するＮチャネルＭ
ＯＳトランジスタに要求される保持特性は厳しい値のも
のではないが、高い値の駆動電流が要求されることか
ら、このトランジスタでは従来どおりにＬＤＤ型ソース
・ドレイン領域を採用することが好ましい。
【０００４】ＤＲＡＭの製造工程の断面模式図である図
１２（ａ）〜（ｄ）と、ＤＲＡＭの平面模式図および断
面模式図である図１３（ａ）および（ｂ）とを参照し
て、メモリセルのワード線やビット線に接続されるデコ
ーダ回路，センスアンプ回路等の周辺回路がＮチャネル
ＭＯＳトランジスタのみから構成されたＤＲＡＭを例に
して、０．２５μｍ（クォータミクロン）デザインルー
ルを採用した場合のＤＲＡＭの製造方法を説明する。な
お、図１２（ａ）〜（ｄ）は、図１３（ａ）のＡＡ線に
対応する位置での製造工程の断面模式図であり、図１３
（ｂ）は図１３（ａ）のＡＡ線での断面模式図である。
【０００５】このＤＲＡＭはＰ型シリコン基板２０１の
表面に設けられており、Ｐ型シリコン基板２０１の表面
にはＤＲＡＭのメモリセルが配列されるセルアレイ領域
２５１，このセルアレイ領域２５１を取り囲む境界領域
２５２および周辺回路が形成される周辺回路領域２５３
が設けられている。このＤＲＡＭは、以下のとおりに形
成される。
【０００６】まず、境界領域２５２を含めて、Ｐ型シリ
コン基板２０１の表面のセルアレイ領域２５１および周
辺回路領域２５３の素子分離領域には、異方性エッチン
グにより、深さが例えば３００ｎｍ程度の溝が形成され
る。この溝には、ＣＶＤ等により、フィールド絶縁膜２
０２が充填される。フィールド絶縁膜２０２の上面は、
好ましくは概ねＰ型シリコン基板２０１の表面と一致し
ている。素子分離領域に囲まれたＰ型シリコン基板２０
１の表面の素子形成領域２０３，２０４には、熱酸化に
より、例えば膜厚５ｎｍ程度のゲート絶縁膜２０５が形
成される。境界領域２５２（におけるフィールド絶縁膜
２０２）の最小幅は例えば１．２μｍ程度である。
【０００７】続いて、全面に例えば膜厚１００ｎｍ程度
のＮ+ 型多結晶シリコン膜と例えば膜厚１００ｎｍ程度
のタングステンシリサイド膜とが形成される。このタン
グステンシリサイド膜およびＮ+ 型多結晶シリコン膜が
順次異方性エッチングによりパターニングされて、セル
アレイ領域２５１および周辺回路領域２５３にはそれぞ
れＮ+ 型多結晶シリコン膜パターン２４１にタングステ
ンシリサイド膜パターン２４２が積層してなるワード線
２１１およびゲート電極２１２が形成される。ワード線
２１１およびゲート電極２１２の線幅（ゲート長）はそ
れぞれ０．３μｍ程度および０．５μｍ程度である。隣
接するワード線２１１の間隔およびワード線とフィール
ド絶縁膜２０２との間隔は、それぞれ例えば０．６μｍ
程度である。
【０００８】続いて、フィールド絶縁膜２０２，ワード
線２１１およびゲート電極２１２をマスクにした燐のイ
オン注入等により、Ｐ型シリコン基板２０１の表面の素
子形成領域２０３および素子形成領域２０４には、接合
の深さが例えば７０ｎｍ程度のＮ- 型ソース・ドレイン
領域２１４およびＮ- 型拡散層２１５がそれぞれに形成
される。これにより、ゲート絶縁膜２０５，ワード線２
１１およびＮ- 型ソース・ドレイン領域２１４からなる
メモリセルが完成する。ここでは（一般的に）、Ｎ- 型
ソース・ドレイン領域２１４の一方はそれぞれ１つのワ
ード線２１１（１つのメモリセル）に属し、Ｎ- 型ソー
ス・ドレイン領域２１４の他方はそれぞれ隣接する２つ
のワード線２１１（２つのメモリセル）に共有される。
Ｎ- 型拡散層２１５を介したゲート電極２１２とフィー
ルド絶縁膜２０２との最小間隔は、例えば１．０μｍ程
度である〔図１２（ａ），図１３（ａ）〕。
【０００９】次に、例えば膜厚１３０ｎｍ程度の第１の
酸化シリコン膜２２１が減圧気相成長法（ＬＰＣＶＤ）
により全面に形成される。セルアレイ領域２５１および
境界領域２５２を覆うフォトレジスト膜パターン２４４
をマスクにした異方性エッチングにより、この酸化シリ
コン膜２２１（およびゲート絶縁膜２０５）が選択的に
エッチバックされて、ゲート電極２１２の側面を覆う
（酸化シリコン膜２２１からなる）絶縁膜スペーサ２２
７が残置形成される。絶縁膜スペーサ２２７の膜厚は概
ね１３０ｎｍ程度である〔図１２（ｂ）〕。
【００１０】フォトレジスト膜パターン２４４の除去に
前後した砒素のイオン注入とフォトレジスタ膜の除去後
の熱処理等とにより、素子形成領域２０４には、フィー
ルド絶縁膜２０２および（ゲート電極２１２並びに）絶
縁膜スペーサ２１７に自己整合的に、Ｎ+ 型拡散層２２
９が形成される。Ｎ+ 型拡散層２２９の接合の深さは例
えば２００ｎｍ程度である。これにより、周辺回路を構
成するＮチャネルＭＯＳトランジスタが完成する。Ｎチ
ャネルＭＯＳトランジスタのソース・ドレイン領域は、
Ｎ+ 型拡散層２２９とＮ- 型拡散層２１５とから構成さ
れるＬＤＤ型ソース・ドレイン領域２３０からなる。上
記酸化シリコン膜２２１（絶縁膜スペーサ２２７）の膜
厚は、Ｎ+ 型拡散層２２９の接合の深さにより規定され
る。
【００１１】続いて、常圧気相成長法（ＡＰＣＶＤ）に
より、全面に例えば膜厚１００ｎｍ程度の第２の酸化シ
リコン膜２３１が全面に形成される。さらに、オゾン
（Ｏ3），ＴＥＯＳ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ），ＴＭＯ
Ｐ（ＰＯ（ＯＣＨ3 ）3 ）およびＴＭＢ（Ｂ（ＯＣＨ
3 ）3 ）を原料としたＡＰＣＶＤにより、全面に例えば
膜厚２００ｎｍ程度のＢＰＳＧ膜２３２が形成される。
ここで、酸化シリコン膜２３１，ＢＰＳＧ膜２３２の成
膜にＡＰＣＶＤを採用するのは、生産性を優先するため
である。ＢＰＳＧ膜２３２における燐の濃度は例えば
４．８ｍｏｌ％程度であり、ボロンの濃度は例えば１
０．３ｍｏｌ％程度である。このとき、ＢＰＳＧ膜２３
２の上面における最も高い位置はワード線２１１の直上
の部分であり、これの上面の最も低い位置は境界領域２
５２に隣接した（周辺回路領域２５３における）フィー
ルド絶縁膜２０２，ＬＤＤ型ソース・ドレイン領域２３
０の直上の部分である。ＢＰＳＧ膜２３２の上面の最大
段差は３３０ｎｍ程度になっている。この値はワード線
２１１の膜厚と酸化シリコン膜２２１の膜厚との和に等
しい〔図１２（ｃ），図１３（ａ）〕。
【００１２】次に、例えば８５０℃，１０分間程度の窒
素雰囲気での熱処理が行なわれ、ＢＰＳＧ膜２３２はリ
フローされてＢＰＳＧ膜２３３になる。このリフローに
よって、ＢＰＳＧ膜２３３の上面の最大段差は２７０ｎ
ｍ程度に低減される〔図１２（ｄ）〕。
【００１３】なお、上記膜厚および燐濃度のＢＰＳＧ膜
２３２では、リフローの条件を例えばより高温，より長
時間に変えても、上記上面の最大段差の低減はあまり変
化しない。ＢＰＳＧ膜２３２の燐濃度は、上記以上に高
くすると燐の析出が発生し，耐湿性などの低下を招くこ
とになる。ＢＰＳＧ膜２３２の膜厚は、生産性の確保，
ＡＰＣＶＤに由来するＢＰＳＧ膜のオーバー・ハング形
状の抑制および（酸化シリコン膜２３１にＢＰＳＧ膜２
３３が積層してなる）層間絶縁膜に形成されるコンタク
ト孔のアスペクト比の増加の抑制等からの要請による。
さらになお、ＢＰＳＧ膜２３２の膜厚がこのように薄い
場合には、ＣＭＰによる平坦化は好ましくない。
【００１４】次に、化学増幅型でポジ型のフォトレジス
ト膜（図示せず）がＢＰＳＧ膜２３３の表面に形成され
る。ワード線２１１直上におけるこのフォトレジスト膜
の上面に焦点を合せて（開口パターン幅がこの位置で極
小になる条件のもとに）、ＫｒＦエキシマレーザによる
ステッパ露光により、このフォトレジスト膜に開口パタ
ーンが形成される。このフォトレジスト膜パターンをマ
スクにした酸化シリコン膜に対する異方性エッチングが
行なわれて、Ｎ- 型ソース・ドレイン領域２１４に達す
るビットコンタクト孔２３５と、ＬＤＤ型ソース・ドレ
イン領域２３０等に達するコンタクト孔２３６とが形成
される。ビットコンタクト孔２３５は０．２５μｍ□程
度であり、コンタクト孔２３６は０．３μｍ□程度であ
る。上記露光において上記位置における開口パターン幅
が極小になり，極大にならないようにようにするのは、
例えばコンタクト孔２３６が確実に形成できるようにす
るためである。
【００１５】全面に導電体膜が形成された後、この導電
体膜の表面を覆う化学増幅型でポジ型のフォトレジスト
膜（図示せず）が形成される。ワード線２１１直上にお
けるこのフォトレジスト膜の上面に焦点を合せて（パタ
ーン幅がこの位置で極大になる条件のもとに）、ＫｒＦ
エキシマレーザによるステッパ露光により、フォトレジ
スト膜パターンが形成される。このとき、ビット線を形
成するためのフォトレジスト膜パターンの設計目標幅，
設計目標最小間隔は、それぞれ０．２１６μｍ，０．２
５２μｍである。このための上記ＫｒＦエキシマレーザ
の露光量は４０ｍＪ程度である。続いて、これらのフォ
トレジスト膜パターンをマスクにして、この導電体膜が
異方性エッチングされ、ビット線２３７，配線２３８等
が形成される。ビット線２３７は、ビットコンタクト孔
２３５を介して複数のセルトランジスタに接続され、コ
ンタクト孔２３６を介して周辺回路を構成するＮチャネ
ルＭＯＳトランジスタの少なくとも１つに接続される。
配線２３７は、コンタクト孔２３６を介して周辺回路を
構成するＮチャネルＭＯＳトランジスタ等の間の接続に
供せられる。ビット線２３６は、ＢＰＳＧ膜２３３およ
び酸化シリコン膜２３１からなる層間絶縁膜と酸化シリ
コン膜２２１とを介して、ワード線２１１に直交に交差
している〔図１３（ａ），（ｂ）〕。
【００１６】なお、ビット線２３６，配線２３７のパタ
ーニング用のフォトレジスト膜パターン形成のための上
記露光において、上記位置におけるフォトレジスト膜パ
ターン幅が極大になるようにするのは、隣接するビット
線の短絡を回避するためである。ビットコンタクト孔２
３５の部分でのビット線２３７の線幅は０．５μｍ程度
になっており、ビットコンタクト孔２３５が隣接する部
分でのビット線２３７の間隔が最小間隔になっている。
したがって、このビットコンタクト孔２３５が隣接する
部分でのビット線２３７の間の短絡を完全に回避される
ことが必須である。
【００１７】その後（図示は省略するが）、全面に第２
の層間絶縁膜が形成される。第２の層間絶縁膜，ＢＰＳ
Ｇ膜２３３および酸化シリコン膜２３１（およびゲート
絶縁膜２１１）を貫通してＮ- 型ソース・ドレイン領域
２１４の他方に達するノードコンタクト孔が形成された
後、ノードコンタクト孔を介してセルトランジスタに接
続されるストレージノード電極が形成される。さらに、
容量絶縁膜，セルプレート電極等の形成が行なわれて、
ＤＲＡＭが完成する。
【００１８】
【発明が解決しようとする課題】しかしながら図１２，
図１３を参照して説明した上記ＤＲＡＭでは、（特に境
界領域２５２に近接した部分での）周辺回路領域２５３
におけるビット線２３６の線幅がセルアレイ領域２５１
における線幅より細くなり、さらにはこの部分で断線に
至るという不具合が発生する。
【００１９】ビット線２３６，配線２３７のパターニン
グ用のフォトレジスト膜パターン形成の露光に用いるＫ
ｒＦエキシマレーザの波長λは２４８ｎｍである。４０
ｍＪでの露光量のときの焦点深度（ＤＯＦ）は０．４μ
ｍ程度である。しかしながら、上述したような条件で焦
点位置を定めることから、ＤＯＦ／２＝０．２μｍが実
効的な意味を有することになる。したがって、ＢＰＳＧ
膜２３３の上面の最大段差がＤＯＦ／２＝０．２μｍよ
り大きな場合、フォトレジスト膜パターンの形成されな
い部分が発生することになる。ＢＰＳＧ膜２３３の上面
の最大段差はＢＰＳＧ膜２３２の上面の最大段差に関連
する。ＢＰＳＧ膜２３２の上面の最大段差はワード線２
１１の膜厚と酸化シリコン膜２２１の膜厚との和により
規定される。この和はλより大きな値になっている。セ
ルトランジスタを微細化するに際して、ワード線２１１
の膜厚は縮小率に比例するように設定することは困難で
ある。
【００２０】ビット線２３６の断線の回避のみに着目す
るならば、ＢＰＳＧ膜２３３の上面の最大段差が２７０
ｎｍ程度であることから、３６ｍＪ程度に露光量を低減
すればよい。しかしながらこのように露光量を低減する
と、フォトレジスト膜パターンの間隔が狭くなり、ビッ
ト線２３６の間の短絡が発生することになる。
【００２１】したがって本発明の目的は、生産性を犠牲
にせずに、ビット線の短絡並びに切断が容易に回避でき
るような（セルトランジスタ等を覆う）絶縁膜の構造と
その製造方法とを提供することにある。
【００２２】
【課題を解決するための手段】本発明の半導体記憶装置
の第１の態様は、シリコン基板の表面に設けられたＰ型
領域には、セルアレイ領域と境界領域と周辺回路領域と
が隣接して設けられ、上記セルアレイ領域，境界領域お
よび周辺回路領域の素子分離領域は、上記Ｐ型領域の表
面に設けられた溝と、これらの溝を充填し，上面が概ね
上記シリコン基板の表面に一致したフィールド絶縁膜と
からなり、上記周辺回路領域およびセルアレイ領域に
は、それぞれ複数のＮチャネルＭＯＳトランジスタおよ
びメモリセルを構成する複数のセルトランジスタが設け
られ、上記セルトランジスタおよびＮチャネルＭＯＳト
ランジスダは、それぞれゲート絶縁膜と、それぞれ第１
の膜厚（＝ｔ1 ）を有したワード線およびゲート電極
と、Ｎ- 型拡散層からなるＮ-型ソース・ドレイン領域
およびＮ+ 型拡散層並びにＮ- 型拡散層からなるＬＤＤ
型ソース・ドレイン領域とからなり、上記セルトランジ
スタを含めて上記メモリセル領域と上記境界領域とは第
１の酸化シリコン膜により覆われ、上記ＮチャネルＭＯ
Ｓトランジスタのゲート電極の側面のみがこの第１の酸
化シリコン膜がエッチバックされてなる第２の膜厚（＝
ｔ2 ）を有した絶縁膜スペーサにより覆われ、上記第１
の酸化シリコン膜および上記ＮチャネルＭＯＳトランジ
スタを含めて上記周辺回路領域は、第２の酸化シリコン
膜と常圧気相成長法（ＡＰＣＶＤ）により形成されてさ
らにリフローされたＢＰＳＧ膜とが積層してなる層間絶
縁膜により覆われて、この層間絶縁膜にはそれぞれ上記
Ｎ- 型ソース・ドレイン領域の一方およびこれらのＮチ
ャネルＭＯＳトランジスタに達する第１のコンタクト孔
（ビットコンタクト孔）および第２のコンタクト孔が設
けられ、上記層間絶縁膜の表面上には、上記ビットコン
タクト孔を介して複数の上記セルトランジスタに接続さ
れ，上記第２のコンタクト孔を介して少なくとも１つの
上記ＮチャネルＭＯＳトランジスタに接続されるビット
線と、これらの第２のコンタクト孔を介して複数のこれ
らのＮチャネルＭＯＳトランジスタに接続される配線と
が設けられ、上記Ｎ- 型ソース・ドレイン領域の他方に
接続される蓄積容量素子がビット線より上位に設けられ
たＤＲＡＭであって、上記ワード線の上面を覆う部分で
のこの第１の酸化シリコン膜は上記ｔ2 より薄い第３の
膜厚（＝ｔ3 ）を有することと、上記ビットコンタクト
孔近傍を除いた上記ビット線の線幅と、これらのビット
線の最小間隔とが、それぞれこれらのビット線および上
記配線の形成のフォトリソグラフィに供せられる露光光
の波長（＝λ）よりも短かいことと、ｔ1 ＋ｔ3 が上記
ビット線の線幅および最小間隔を規定する上記フォトリ
ソグラフィにおける焦点深度（＝ＤＯＦ）の１／２より
大きく、さらに、上記層間絶縁膜の上面の最大段差が、
ＤＯＦ／２より小さく，ＤＯＦ／２−（ｔ2 −ｔ3 ）よ
り大きいこととを特徴とする。
【００２３】本発明の半導体記憶装置の第２の態様は、
シリコン基板の表面に設けられたＰ型領域には、セルア
レイ領域と境界領域と周辺回路領域とが隣接して設けら
れ、上記セルアレイ領域，境界領域および周辺回路領域
の素子分離領域は、上記Ｐ型領域の表面に設けられた溝
と、これらの溝を充填し，上面が概ね上記シリコン基板
の表面に一致したフィールド絶縁膜とからなり、上記周
辺回路領域およびセルアレイ領域には、それぞれ複数の
ＮチャネルＭＯＳトランジスタおよびメモリセルを構成
する複数のセルトランジスタが設けられ、上記セルトラ
ンジスタおよびＮチャネルＭＯＳトランジスダは、それ
ぞれゲート絶縁膜と、それぞれ第１の膜厚（＝ｔ1 ）を
有したワード線およびゲート電極と、Ｎ- 型拡散層から
なるＮ-型ソース・ドレイン領域およびＮ+ 型拡散層並
びにＮ- 型拡散層からなるＬＤＤ型ソース・ドレイン領
域とからなり、上記セルアレイ領域の上記フィールド絶
縁膜および上記セルトランジスタの表面と上記境界領域
とは第２の膜厚（＝ｔ2 ）の第１の酸化シリコン膜によ
り直接に覆われ、さらに、上記ワード線の側面は、この
第１の酸化シリコン膜を介して，第３の膜厚（＝ｔ3 ）
の窒化シリコン膜がエッチバックされてなる窒化シリコ
ン膜スペーサにより覆われ、さらにまた、上記Ｎチャネ
ルＭＯＳトランジスタのゲート電極の側面のみがこの第
１の酸化シリコン膜並びにこの窒化シリコン膜がエッチ
バックされてなる絶縁膜スペーサにより覆われ、上記第
１の酸化シリコン膜並びに窒化シリコン膜スペーサおよ
び上記ＮチャネルＭＯＳトランジスタを含めて上記周辺
回路領域は、第２の酸化シリコン膜とＡＰＣＶＤにより
形成されてさらにリフローされたＢＰＳＧ膜とが積層し
てなる層間絶縁膜により覆われて、この層間絶縁膜には
それぞれ上記セルトランジスタの上記Ｎ- 型ソース・ド
レイン領域の一方およびこれらのＮチャネルＭＯＳトラ
ンジスタに達する第１のコンタクト孔（ビットコンタク
ト孔）および第２のコンタクト孔が設けられ、上記層間
絶縁膜の表面上には、上記ビットコンタクト孔を介して
複数の上記セルトランジスタに接続され，上記第２のコ
ンタクト孔を介して少なくとも１つの上記ＮチャネルＭ
ＯＳトランジスタに接続されるビット線と、これらの第
２のコンタクト孔を介して複数のこれらのＮチャネルＭ
ＯＳトランジスタに接続される配線とが設けられ、上記
Ｎ- 型ソース・ドレイン領域の他方に接続される蓄積容
量素子がビット線より上位に設けられたＤＲＡＭであっ
て、上記ビットコンタクト孔近傍を除いた上記ビット線
の線幅と、これらのビット線の最小間隔とが、それぞれ
これらのビット線および上記配線の形成のフォトリソグ
ラフィに供せられる露光光の波長（＝λ）よりも短かい
ことと、ｔ1 ＋ｔ2 が上記ビット線の線幅および最小間
隔を規定する上記フォトリソグラフィにおける焦点深度
（＝ＤＯＦ）の１／２より大きく、さらに、上記層間絶
縁膜の上面の最大段差が、ＤＯＦ／２より小さく，ＤＯ
Ｆ／２−ｔ3 より大きいこととを特徴とする。
【００２４】本発明の半導体記憶装置の第３の態様は、
シリコン基板の表面に設けられたＰ型領域には、セルア
レイ領域と境界領域と周辺回路領域とが隣接して設けら
れ、上記セルアレイ領域，境界領域および周辺回路領域
の素子分離領域は、上記Ｐ型領域の表面に設けられた溝
と、これらの溝を充填し，上面が概ね上記シリコン基板
の表面に一致したフィールド絶縁膜とからなり、上記周
辺回路領域およびセルアレイ領域には、それぞれ複数の
ＮチャネルＭＯＳトランジスタおよびメモリセルを構成
する複数のセルトランジスタが設けられ、上記セルトラ
ンジスタおよびＮチャネルＭＯＳトランジスダは、それ
ぞれゲート絶縁膜と、それぞれ第１の膜厚（＝ｔ1 ）を
有したワード線およびゲート電極と、Ｎ- 型拡散層から
なるＮ-型ソース・ドレイン領域およびＮ+ 型拡散層並
びにＮ- 型拡散層からなるＬＤＤ型ソース・ドレイン領
域とからなり、上記セルアレイ領域の上記フィールド絶
縁膜および上記セルトランジスタの表面と上記境界領域
とは第１の酸化シリコン膜とこの第１の酸化シリコン膜
より充分に薄い膜厚の窒化シリコン膜とからなる第２の
膜厚（＝ｔ2 ）の積層絶縁膜により直接に覆われ、さら
に、上記ワード線の側面は、この積層絶縁膜を介して，
第３の膜厚（＝ｔ3 ）の第２の酸化シリコン膜がエッチ
バックされてなる酸化シリコン膜スペーサにより覆わ
れ、さらにまた、上記ＮチャネルＭＯＳトランジスタの
ゲート電極の側面のみがこの第１の酸化シリコン膜並び
にこの第２の酸化シリコン膜がエッチバックされてなる
絶縁膜スペーサにより覆われ、上記積層絶縁膜並びに酸
化シリコン膜スペーサおよび上記ＮチャネルＭＯＳトラ
ンジスタを含めて上記周辺回路領域は、第３の酸化シリ
コン膜とＡＰＣＶＤにより形成されてさらにリフローさ
れたＢＰＳＧ膜とが積層してなる層間絶縁膜により覆わ
れて、この層間絶縁膜にはそれぞれ上記セルトランジス
タの上記Ｎ- 型ソース・ドレイン領域の一方およびこれ
らのＮチャネルＭＯＳトランジスタに達する第１のコン
タクト孔（ビットコンタクト孔）および第２のコンタク
ト孔が設けられ、上記層間絶縁膜の表面上には、上記ビ
ットコンタクト孔を介して複数の上記セルトランジスタ
に接続され，上記第２のコンタクト孔を介して少なくと
も１つの上記ＮチャネルＭＯＳトランジスタに接続され
るビット線と、これらの第２のコンタクト孔を介して複
数のこれらのＮチャネルＭＯＳトランジスタに接続され
る配線とが設けられ、上記Ｎ- 型ソース・ドレイン領域
の他方に接続される蓄積容量素子がビット線より上位に
設けられたＤＲＡＭであって、上記ビットコンタクト孔
近傍を除いた上記ビット線の線幅と、これらのビット線
の最小間隔とが、それぞれこれらのビット線および上記
配線の形成のフォトリソグラフィに供せられる露光光の
波長（＝λ）よりも短かいことと、ｔ1 ＋ｔ2 が上記ビ
ット線の線幅および最小間隔を規定する上記フォトリソ
グラフィにおける焦点深度（＝ＤＯＦ）の１／２より大
きく、さらに、上記層間絶縁膜の上面の最大段差が、Ｄ
ＯＦ／２より小さく，ＤＯＦ／２−ｔ3 より大きいこと
とを特徴とする。
【００２５】本発明の半導体記憶装置の製造方法の第１
の態様は、波長＝λの露光光，焦点深度＝ＤＯＦのフォ
トリソグラフィによりビット線が形成され、これらのビ
ット線においてセルトランジスタとの接続部を除いたビ
ット線の線幅とこれらのビット線の最小間隔とがそれぞ
れλよりも短かくなっており、さらに、蓄積容量素子が
ビット線より上位に形成されたＤＲＡＭの製造方法であ
って、シリコン基板の表面にＰ型領域を形成し、このＰ
型領域に形成されるセルアレイ領域，周辺回路領域およ
びこれらの間の境界領域の素子分離領域に溝を形成し、
上面が概ねこのシリコン基板の表面に一致したフィール
ド絶縁膜をこれらの溝に充填する工程と、上記素子分離
領域に囲まれた上記セルアレイ領域および周辺回路領域
の上記シリコン基板の表面に熱酸化によりゲート絶縁膜
を形成し、第１の膜厚（＝ｔ1 ）の第１の導電体膜を全
面に形成し、この第１の導電体膜をパターニングしてこ
のセルアレイ領域および周辺回路領域の上記Ｐ型領域の
表面上にワード線およびゲート電極を形成する工程と、
上記ワード線およびゲート電極に自己整合的に、上記素
子分離領域に囲まれた上記セルアレイ領域および周辺回
路領域の上記Ｐ型領域の表面に、Ｎ- 型ソース・ドレイ
ン領域およびＮ- 型拡散層を形成する工程と、減圧気相
成長法（ＬＰＣＶＤ）により、ＤＯＦ／２−ｔ1 より厚
い第２の膜厚（＝ｔ2 ）を有する第１の酸化シリコン膜
を全面に形成する工程と、上記第１の酸化シリコン膜を
異方性ドライエッチングによりエッチバックして、上記
ワード線およびゲート電極の直上におけるこの第１の酸
化シリコン膜の膜厚を第３の膜厚（＝ｔ3 ）にする工程
と、上記セルアレイ領域および境界領域を覆い，上記周
辺回路領域に開口部を有した第１のフォトレジスト膜パ
ターンをマスクにして、上記第１の酸化シリコン膜に対
して再度異方性ドライエッチングによるエッチバックを
行ない、上記ゲート電極の側面にこの第１の酸化シリコ
ン膜からなる絶縁膜スペーサを残置形成する工程と、上
記ゲート電極および絶縁膜スペーサをマスクにして、上
記周辺回路領域の上記Ｐ型領域の表面にＮ+ 型拡散層を
形成し，これらのＮ+ 型拡散層と上記Ｎ- 型拡散層とか
らなるＬＤＤ型ソース・ドレイン領域を形成する工程
と、全面に第２の酸化シリコン膜を形成し，さらに，Ａ
ＰＣＶＤにより全面にＢＰＳＧ膜を形成し、このＢＰＳ
Ｇ膜の上面の最大段差がｔ1 ＋ｔ3 およびＤＯＦ／２よ
り小さく，ＤＯＦ／２−（ｔ2 −ｔ3 ）より大きくなる
ようにこのＢＰＳＧ膜をリフローして、この第２の酸化
シリコン膜およびＢＰＳＧ膜からなる層間絶縁膜を形成
する工程と、上記層間絶縁膜に上記Ｎ- 型ソース・ドレ
イン領域の一方およびＬＤＤ型ソース・ドレイン領域に
それぞれに達するビットコンタクト孔およびコンタクト
孔を形成する工程と、全面に第２の導電体膜を形成し、
全面にポジ型のフォトレジスト膜を形成し、上記ワード
線直上でのこのフォトレジスト膜の上面に焦点を合わ
せ，さらに，この部分でのパターン幅が極大になる条件
のもとに露光を行ない、第２のフォトレジスト膜パター
ンを形成し、これらのフォトレジスト膜パターンをマス
クにした異方性ドライエッチングによりビット線を形成
するとともに上記周辺回路領域に配線を形成する工程
と、全面に第２の層間絶縁膜を形成し、この第２の層間
絶縁膜および上記第１の層間絶縁膜を貫通して上記Ｎ-
型ソース・ドレイン領域の他方に達するノードコンタク
ト孔を形成し、これらのノードコンタクト孔を介してこ
れらのＮ- 型ソース・ドレイン領域の他方に接続される
蓄積容量素子を形成する工程とを有することを特徴とす
る。
【００２６】上記半導体記憶装置の製造方法の第１の態
様において、好ましくは、上記第２のフォトレジスト膜
パターンが化学増幅型フォトレジスト膜からなり、これ
らの第２のフォトレジスト膜パターンの形成がＫｒＦエ
キシマレーザ露光もしくはＡｒＦエキシマレーザ露光に
より行なわれる。
【００２７】本発明の半導体記憶装置の製造方法の第２
の態様は、波長＝λの露光光，焦点深度＝ＤＯＦのフォ
トリソグラフィによりビット線が形成され、これらのビ
ット線においてセルトランジスタとの接続部を除いたビ
ット線の線幅とこれらのビット線の最小間隔とがそれぞ
れλよりも短かくなっており、さらに、蓄積容量素子が
ビット線より上位に形成されたＤＲＡＭの製造方法であ
って、シリコン基板の表面にＰ型領域を形成し、このＰ
型領域に形成されるセルアレイ領域，周辺回路領域およ
びこれらの間の境界領域の素子分離領域に溝を形成し、
上面が概ねこのシリコン基板の表面に一致したフィール
ド絶縁膜をこれらの溝に充填する工程と、上記素子分離
領域に囲まれた上記セルアレイ領域および周辺回路領域
の上記シリコン基板の表面に熱酸化によりゲート絶縁膜
を形成し、第１の膜厚（＝ｔ1 ）の第１の導電体膜を全
面に形成し、この第１の導電体膜をパターニングしてこ
のセルアレイ領域および周辺回路領域の上記Ｐ型領域の
表面上にワード線およびゲート電極を形成する工程と、
上記ワード線およびゲート電極に自己整合的に、上記素
子分離領域に囲まれた上記セルアレイ領域および周辺回
路領域の上記Ｐ型領域の表面に、Ｎ- 型ソース・ドレイ
ン領域およびＮ- 型拡散層を形成する工程と、ＬＰＣＶ
Ｄにより、ＤＯＦ／２−ｔ1 より厚い第２の膜厚（＝ｔ
2 ）を有する第１の酸化シリコン膜を全面に形成する工
程と、上記セルアレイ領域および境界領域を覆い，上記
周辺回路領域に開口部を有した第１のフォトレジスト膜
パターンをマスクにして、上記第１の酸化シリコン膜を
異方性ドライエッチングによりエッチバックして、上記
ゲート電極の直上におけるこの第１の酸化シリコン膜の
膜厚を第３の膜厚（＝ｔ3 ）にする工程と、上記第１の
フォトレジスト膜パターンを除去し、上記第１の酸化シ
リコン膜に対して再度異方性ドライエッチングによるエ
ッチバックを行ない、上記ゲート電極の側面にこの第１
の酸化シリコン膜からなる絶縁膜スペーサを残置形成す
る工程と、上記ゲート電極および絶縁膜スペーサをマス
クにして、上記周辺回路領域の上記Ｐ型領域の表面にＮ
+ 型拡散層を形成し，これらのＮ+ 型拡散層と上記Ｎ-
型拡散層とからなるＬＤＤ型ソース・ドレイン領域を形
成する工程と、全面に第２の酸化シリコン膜を形成し，
さらに，ＡＰＣＶＤにより全面にＢＰＳＧ膜を形成し、
このＢＰＳＧ膜の上面の最大段差がｔ1 ＋ｔ2 −ｔ3 お
よびＤＯＦ／２より小さく，ＤＯＦ／２−ｔ3 より大き
くなるようにこのＢＰＳＧ膜をリフローして、この第２
の酸化シリコン膜およびＢＰＳＧ膜からなる層間絶縁膜
を形成する工程と、上記層間絶縁膜に上記Ｎ-型ソース
・ドレイン領域の一方およびＬＤＤ型ソース・ドレイン
領域にそれぞれに達するビットコンタクト孔およびコン
タクト孔を形成する工程と、全面に第２の導電体膜を形
成し、全面にポジ型のフォトレジスト膜を形成し、上記
ワード線直上でのこのフォトレジスト膜の上面に焦点を
合わせ，さらに，この部分でのパターン幅が極大になる
条件のもとに露光を行ない、第２のフォトレジスト膜パ
ターンを形成し、これらのフォトレジスト膜パターンを
マスクにした異方性ドライエッチングによりビット線を
形成するとともに上記周辺回路領域に配線を形成する工
程と、全面に第２の層間絶縁膜を形成し、この第２の層
間絶縁膜および上記第１の層間絶縁膜を貫通して上記Ｎ
- 型ソース・ドレイン領域の他方に達するノードコンタ
クト孔を形成し、これらのノードコンタクト孔を介して
これらのＮ-型ソース・ドレイン領域の他方に接続され
る蓄積容量素子を形成する工程とを有することを特徴と
する。
【００２８】上記半導体記憶装置の製造方法の第２の態
様において、好ましくは、上記第２のフォトレジスト膜
パターンが化学増幅型フォトレジスト膜からなり、これ
らの第２のフォトレジスト膜パターンの形成がＫｒＦエ
キシマレーザ露光もしくはＡｒＦエキシマレーザ露光に
より行なわれる。
【００２９】本発明の半導体記憶装置の製造方法の第３
の態様は、波長＝λの露光光，焦点深度＝ＤＯＦのフォ
トリソグラフィによりビット線が形成され、これらのビ
ット線においてセルトランジスタとの接続部を除いたビ
ット線の線幅とこれらのビット線の最小間隔とがそれぞ
れλよりも短かくなっており、さらに、蓄積容量素子が
ビット線より上位に形成されたＤＲＡＭの製造方法であ
って、シリコン基板の表面にＰ型領域を形成し、このＰ
型領域に形成されるセルアレイ領域，周辺回路領域およ
びこれらの間の境界領域の素子分離領域に溝を形成し、
上面が概ねこのシリコン基板の表面に一致したフィール
ド絶縁膜をこれらの溝に充填する工程と、上記素子分離
領域に囲まれた上記セルアレイ領域および周辺回路領域
の上記シリコン基板の表面に熱酸化によりゲート絶縁膜
を形成し、第１の膜厚（＝ｔ1 ）の第１の導電体膜を全
面に形成し、この第１の導電体膜をパターニングしてこ
のセルアレイ領域および周辺回路領域の上記Ｐ型領域の
表面上にワード線およびゲート電極を形成する工程と、
上記ワード線およびゲート電極に自己整合的に、上記素
子分離領域に囲まれた上記セルアレイ領域および周辺回
路領域の上記Ｐ型領域の表面に、Ｎ- 型ソース・ドレイ
ン領域およびＮ- 型拡散層を形成する工程と、ＬＰＣＶ
Ｄにより、第２の膜厚（＝ｔ2 ）を有する第１の酸化シ
リコン膜と第３の膜厚（＝ｔ3 ）を有する窒化シリコン
膜とを、ｔ1 ＋ｔ2 ＋ｔ3 ＞ＤＯＦ／２の条件のもとに
順次全面に形成する工程と、上記窒化シリコン膜に対し
て異方性ドライエッチングにより選択的にエッチバック
して、上記第１の酸化シリコン膜を介して上記ワード線
およびゲート電極の側面をそれぞれに覆う窒化シリコン
膜スペーサを形成する工程と、上記セルアレイ領域およ
び境界領域を覆い，上記周辺回路領域に開口部を有した
第１のフォトレジスト膜パターンをマスクにして、上記
窒化シリコン膜スペーサと第１の酸化シリコン膜とを酸
化シリコン膜および窒化シリコン膜に対するエッチング
レートが略等しい異方性ドライエッチングによりエッチ
バックして、上記ゲート電極の側面に、この第１の酸化
シリコン膜に窒化シリコン膜スペーサが積層してなる絶
縁膜スペーサを残置形成する工程と、上記ゲート電極お
よび絶縁膜スペーサをマスクにして、上記周辺回路領域
の上記Ｐ型領域の表面にＮ+ 型拡散層を形成し，これら
のＮ+ 型拡散層と上記Ｎ- 型拡散層とからなるＬＤＤ型
ソース・ドレイン領域を形成する工程と、全面に第２の
酸化シリコン膜を形成し，さらに，ＡＰＣＶＤにより全
面にＢＰＳＧ膜を形成し、このＢＰＳＧ膜の上面の最大
段差がｔ1 ＋ｔ2 およびＤＯＦ／２より小さく，ＤＯＦ
／２−ｔ3 より大きくなるようにこのＢＰＳＧ膜をリフ
ローして、この第２の酸化シリコン膜およびＢＰＳＧ膜
からなる層間絶縁膜を形成する工程と、上記層間絶縁膜
に上記Ｎ- 型ソース・ドレイン領域の一方およびＬＤＤ
型ソース・ドレイン領域にそれぞれに達するビットコン
タクト孔およびコンタクト孔を形成する工程と、全面に
第２の導電体膜を形成し、全面にポジ型のフォトレジス
ト膜を形成し、上記ワード線直上でのこのフォトレジス
ト膜の上面に焦点を合わせ，さらに，この部分でのパタ
ーン幅が極大になる条件のもとに露光を行ない、第２の
フォトレジスト膜パターンを形成し、これらのフォトレ
ジスト膜パターンをマスクにした異方性ドライエッチン
グによりビット線を形成するとともに上記周辺回路領域
に配線を形成する工程と、全面に第２の層間絶縁膜を形
成し、この第２の層間絶縁膜および上記第１の層間絶縁
膜を貫通して上記Ｎ- 型ソース・ドレイン領域の他方に
達するノードコンタクト孔を形成し、これらのノードコ
ンタクト孔を介してこれらのＮ- 型ソース・ドレイン領
域の他方に接続される蓄積容量素子を形成する工程とを
有することを特徴とする。
【００３０】上記半導体記憶装置の製造方法の第３の態
様において、好ましくは、上記第２のフォトレジスト膜
パターンが化学増幅型フォトレジスト膜からなり、これ
らの第２のフォトレジスト膜パターンの形成がＫｒＦエ
キシマレーザ露光もしくはＡｒＦエキシマレーザ露光に
より行なわれ、さらに、上記絶縁膜スペーサを形成する
ための異方性ドライエッチングが、テトラフルオロメタ
ン（ＣＦ4 ）により行なわれる。
【００３１】本発明の半導体記憶装置の製造方法の第４
の態様は、波長＝λの露光光，焦点深度＝ＤＯＦのフォ
トリソグラフィによりビット線が形成され、これらのビ
ット線においてセルトランジスタとの接続部を除いたビ
ット線の線幅とこれらのビット線の最小間隔とがそれぞ
れλよりも短かくなっており、さらに、蓄積容量素子が
ビット線より上位に形成されたＤＲＡＭの製造方法であ
って、シリコン基板の表面にＰ型領域を形成し、このＰ
型領域に形成されるセルアレイ領域，周辺回路領域およ
びこれらの間の境界領域の素子分離領域に溝を形成し、
上面が概ねこのシリコン基板の表面に一致したフィール
ド絶縁膜をこれらの溝に充填する工程と、上記素子分離
領域に囲まれた上記セルアレイ領域および周辺回路領域
の上記シリコン基板の表面に熱酸化によりゲート絶縁膜
を形成し、第１の膜厚（＝ｔ1 ）の第１の導電体膜を全
面に形成し、この第１の導電体膜をパターニングしてこ
のセルアレイ領域および周辺回路領域の上記Ｐ型領域の
表面上にワード線およびゲート電極を形成する工程と、
上記ワード線およびゲート電極に自己整合的に、上記素
子分離領域に囲まれた上記セルアレイ領域および周辺回
路領域の上記Ｐ型領域の表面に、Ｎ- 型ソース・ドレイ
ン領域およびＮ- 型拡散層を形成する工程と、ＬＰＣＶ
Ｄにより、第２の膜厚（＝ｔ2 ）を有する第１の酸化シ
リコン膜と、この第１の酸化シリコン膜より充分に薄い
窒化シリコン膜とを順次全面に形成する工程と、上記セ
ルアレイ領域および境界領域を覆い，上記周辺回路領域
に開口部を有した第１のフォトレジスト膜パターンをマ
スクにして、上記窒化シリコン膜を選択的に等方性ドラ
イエッチングにより除去する工程と、第３の膜厚（＝ｔ
3 ）を有した第２の酸化シリコン膜を、ｔ1 ＋ｔ2 ＋ｔ
3 ＞ＤＯＦ／２の条件のもとに、ＬＰＣＶＤにより全面
に形成する工程と、酸化シリコン膜を選択的にエッチン
グする異方性ドライエッチングによるエッチバックによ
り、上記ワード線の側面には上記第２の酸化シリコン膜
からなる酸化シリコン膜スペーサを残置形成し，上記ゲ
ート電極の側面には上記第１の酸化シリコン膜にこの第
２の酸化シリコン膜が積層してなる絶縁膜スペーサを残
置形成する工程と、上記ゲート電極および絶縁膜スペー
サをマスクにして、上記周辺回路領域の上記Ｐ型領域の
表面にＮ+ 型拡散層を形成し，これらのＮ+ 型拡散層と
上記Ｎ- 型拡散層とからなるＬＤＤ型ソース・ドレイン
領域を形成する工程と、全面に第３の酸化シリコン膜を
形成し，さらに，ＡＰＣＶＤにより全面にＢＰＳＧ膜を
形成し、このＢＰＳＧ膜の上面の最大段差がｔ1 ＋ｔ2
およびＤＯＦ／２より小さく，ＤＯＦ／２−ｔ3 より大
きくなるようにこのＢＰＳＧ膜をリフローして、この第
２の酸化シリコン膜およびＢＰＳＧ膜からなる層間絶縁
膜を形成する工程と、上記層間絶縁膜に上記Ｎ- 型ソー
ス・ドレイン領域の一方およびＬＤＤ型ソース・ドレイ
ン領域にそれぞれに達するビットコンタクト孔およびコ
ンタクト孔を形成する工程と、全面に第２の導電体膜を
形成し、全面にポジ型のフォトレジスト膜を形成し、上
記ワード線直上でのこのフォトレジスト膜の上面に焦点
を合わせ，さらに，この部分でのパターン幅が極大にな
る条件のもとに露光を行ない、第２のフォトレジスト膜
パターンを形成し、これらのフォトレジスト膜パターン
をマスクにした異方性ドライエッチングによりビット線
を形成するとともに上記周辺回路領域に配線を形成する
工程と、全面に第２の層間絶縁膜を形成し、この第２の
層間絶縁膜および上記第１の層間絶縁膜を貫通して上記
Ｎ- 型ソース・ドレイン領域の他方に達するノードコン
タクト孔を形成し、これらのノードコンタクト孔を介し
てこれらのＮ- 型ソース・ドレイン領域の他方に接続さ
れる蓄積容量素子を形成する工程とを有することを特徴
とする。
【００３２】上記半導体記憶装置の製造方法の第４の態
様において、好ましくは、上記第２のフォトレジスト膜
パターンが化学増幅型フォトレジスト膜からなり、これ
らの第２のフォトレジスト膜パターンの形成がＫｒＦエ
キシマレーザ露光もしくはＡｒＦエキシマレーザ露光に
より行なわれる。さらに、上記窒化シリコン膜に対する
選択的な等方性ドライエッチングが、６弗化硫黄（ＳＦ
6 ）により行なわれる。
【００３３】
【発明の実施の形態】本発明のＤＲＡＭはＰ型シリコン
基板に形成されいる。このＰ型シリコン基板の構造は、
次のとおりになっている。Ｐ型シリコン基板の表面には
接合の深さが深いディープＮウェルが設けられ、このデ
ィープＮウェルの表面にＰウェルが設けられ、さらに、
ディープＮウェルから離れたＰ型シリコン基板の表面に
Ｎウェルが設けられている。本発明におけるＤＲＡＭ
は、セルトランジスタが形成されたセルアレイ領域と周
辺回路領域の一部とはＰウェルに設けられており、周辺
回路領域の残部はディープＰウェルを除いた表面に（Ｎ
ウェルを含んだ表面に）設けられている。セルトランジ
スタのソース・ドレイン領域はＮ- 型拡散層のみから構
成されている。周辺回路を構成する（ＰウェルおよびＰ
型シリコン基板の表面に直接に形成される）Ｎチャネル
ＭＯＳトランジスタは、Ｎ+ 型拡散層とＮ-型拡散層と
からなるＬＤＤ型ソース・ドレイン領域を有している。
周辺回路を構成する（Ｎウェルに形成される）Ｐチャネ
ルＭＯＳトランジスタはＤＤＤ型のソース・ドレイン領
域を有している。
【００３４】次に、本発明について図面を参照して説明
する。
【００３５】本発明の第１の実施の形態によるＤＲＡＭ
では、セルトランジスタのゲート電極であるワード線の
上面並びに側面が第１の酸化シリコン膜により直接に覆
われており、周辺回路を構成するＭＯＳトランジスタの
ゲート電極の側面がこの第１の酸化シリコン膜からなる
絶縁膜スペーサにより直接に覆われている。このとき、
ワード線の上面並びに側面を覆う部分での第１の酸化シ
リコン膜の膜厚は、絶縁膜スペーサの膜厚より薄くなっ
ている。
【００３６】ＤＲＡＭの平面模式図である図１（ａ）と
図１（ａ）のＡＡ線での断面模式図である図１（ｂ）と
を参照すると、本発明の第１の実施の形態の第１の実施
例によるＤＲＡＭは、０．２５μｍデザインルールにも
とずいて形成されたものであり、以下のとおりになって
いる。なお、図面の煩雑さを回避するため、ディープＮ
ウェル，ＮウェルおよびＰウェルの図示は省略する。
【００３７】Ｐ型シリコン基板１０１の表面にはディー
プＮウェル（図に明示せず）が設けられ、ディープＮウ
ェルがら離れたＰ型シリコン基板１０１の表面にはＮウ
ェル（図示せず）が設けられ、ディープＮウェルの表面
には（Ｐ型領域である）Ｐウェル（図に明示せず）が設
けられている。Ｐウェルにはセルアレイ領域１５１と境
界領域１５２と周辺回路領域１５３（の一部）とが隣接
して設けられている。境界領域１５２の含めてセルアレ
イ領域１５１および周辺回路領域１５３の素子分離領域
は、Ｐ型シリコン基板１０１の表面に設けられた溝と、
この溝を充填し，上面が概ねＰ型シリコン基板１０１の
表面に一致した（ＣＶＤによる酸化シリコン膜が平坦化
してなる）フィールド絶縁膜１０２とからなる。フィー
ルド絶縁膜１０２の膜厚（溝の深さ）は例えば３００ｎ
ｍ程度である。境界領域１５２（におけるフィールド絶
縁膜１０２）の最小幅は例えば１．５μｍ程度である。
フィールド絶縁膜１０２に囲まれた素子形成領域１０
３，１０４には、熱酸化によるゲート絶縁膜１０５が設
けられている。ゲート絶縁膜１０５の膜厚は例えば５ｎ
ｍ程度である。
【００３８】セルアレイン領域１５１および（上記Ｐ型
領域の）周辺回路領域１５３には、メモリセルを構成す
る（Ｎチャネルの）セルトランジスタおよび周辺回路
（の一部）を構成するＮチャネルＭＯＳトランジスタ
が、それぞれ複数ずつ設けられている。セルトランジス
タおよびＮチャネルＭＯＳトランジスタは、それぞれゲ
ート絶縁膜１０５と、それぞれ（第１の）膜厚（＝ｔ
1 ）が例えば２００ｎｍ程度の第１の導電体膜からなる
ワード線１１１およびゲート電極１１２と、（Ｎ- 型拡
散層のみからなる）Ｎ- 型ソース・ドレイン領域１１４
および（Ｎ- 型拡散層１１５およびＮ+ 型拡散層１２９
からなる）ＬＤＤ型ソース・ドレイン領域１３０とから
なる。
【００３９】Ｎ- 型ソース・ドレイン領域１１４および
Ｎ- 型拡散層１１５の接合の深さばそれぞれ例えば７０
ｎｍ程度であり、Ｎ+ 型拡散層１２９の接合の深さは例
えば２００ｎｍ程度である。第１の導電体膜は例えば膜
厚１００ｎｍ程度のＮ+ 型多結晶シリコン膜１４１に例
えば膜厚１００ｎｍ程度のタングステンシリサイド膜１
４２が積層されてなる。タングステンシリサイド膜１４
２の代りに、チタンシリサイド膜，コバルトシリサイド
膜あるいはモリブデンシリサイド膜を用いることもあ
る。ワード線１１１およびゲート電極１１２の線幅（ゲ
ート長）はそれぞれ例えば０．３μｍ程度および０．５
μｍ程度である。隣接するワード線１１１の間隔および
ワード線１１１とフィールド絶縁膜１０２との間隔は、
それぞれ例えば０．６μｍ程度である。Ｎ- 型拡散層１
１５を介したゲート電極１１２とフィールド絶縁膜１０
２との最小間隔は例えば１．０μｍ程度である。
【００４０】セルトランジスタを含めてメモリセル領域
１５１と境界領域１５２とは（第１の酸化シリコン膜か
らなる）酸化シリコン膜１２１ａａにより覆われてい
る。ワード線１１１の上面および側面はこの酸化シリコ
ン膜１２１ａａにより直接に覆われている。ゲート電極
１１２の側面は第１の酸化シリコン膜が（異方性ドライ
エッチングにより）エッチバックされてなる絶縁膜スペ
ーサ１２７ａにより直接に覆われている。絶縁膜スペー
サ１２７ａの膜厚（＝ｔ2 ）は例えば１３０ｎｍ程度で
あり、ワード線１１１の上面を覆う部分での酸化シリコ
ン膜１２１ａａの膜厚（＝ｔ3 ）は例えば５０ｎｍ程度
である。（ｔ3 ＜ｔ2 となる詳細は後述するが）成膜段
階で膜厚ｔ2 の第１の酸化シリコン膜が、メモリセル領
域１５１と境界領域１５２とを覆う部分で、８０ｎｍ程
度（異方性ドライエッチングにより）エッチバックされ
て、酸化シリコン膜１２１ａａとなる。
【００４１】酸化シリコン膜１２１ａａと、Ｎチャネル
ＭＯＳトランジスタを含めて周辺回路領域１５３とは、
例えば膜厚１００ｎｍ程度の（第２の）酸化シリコン膜
１３１により覆われている。この酸化シリコン膜１３１
は、ＡＰＣＶＤにより成膜されたＢＰＳＧ膜がリフロー
されてなるＢＰＳＧ膜１３３により覆われている。ビッ
ト線等と、セルトランジスタ，ＮチャネルＭＯＳトラン
ジスタとの間の層間絶縁膜は、酸化シリコン膜１３１お
よびＢＰＳＧ膜１３３からなる積層絶縁膜からなる。成
膜段階でのＢＰＳＧ膜の膜厚は例えば２００ｎｍ程度で
ある。この層間絶縁膜の上面の最高位はワード線１１１
の直上の部分であり、この上面の最低位は周辺領域１５
３のフィールド絶縁膜１０２（およびＮ+ 型拡散層１２
９）の直上の部分である。この層間絶縁膜の上面の最大
段差は例えば１９０ｎｍ程度である。
【００４２】この層間絶縁膜には、この層間絶縁膜およ
びゲート絶縁膜を貫通してＮ- 型ソース・ドレイン領域
１１４の一方に達するビットコンタクト孔１３５ａと、
この層間絶縁膜を貫通してＬＤＤ型ソース・ドレイン領
域１３０に達するコンタクト孔１３６ａとが設けられて
いる。ビットコンタクト孔１３５ａのコンタクトサイズ
は例えば０．３μｍ□程度であり、コンタクト孔１３６
ａのコンタクトサイズは（ビットコンタクト孔１３５ａ
より広く）例えば０．５μｍ□程度である。必要に応じ
て、Ｎ- 型ソース・ドレイン領域１１４，ＬＤＤ型ソー
ス・ドレイン領域１３０の表面にはそれぞれビットコン
タクト孔１３５ａ，コンタクト孔１３６ａに自己整合的
な（高濃度の燐のイオン注入等による）Ｎ+ 拡散層が設
けられている。さらに必要に応じて、ビットコンタクト
孔１３５ａ，コンタクト孔１３６ａの側面を覆う膜厚２
０ｎｍ程度の絶縁膜スペーサが設けられている。この場
合のビットコンタクト孔１３５ａ，コンタクト孔１３６
ａの実効的なコンタクトサイズは、０．２６μｍ□程
度，０．４６μｍ□程度になっている。
【００４３】この層間絶縁膜の表面上には、第２の導電
体膜からなるビット線１３７ａ，（周辺回路を構成する
トランジスタ間を接続する）配線１３８ａが設けられて
いる。第２の導電体膜の膜厚は例えば１５０ｎｍ程度で
あり、これはＮ+ 型多結晶シリコン膜，タングステン膜
等の高融点金属膜，タングステンシリサイド膜等の高融
点金属シリサイド膜あるいはこれらの積層膜から構成さ
れている。ビット線１３７ａは、層間絶縁膜および酸化
シリコン膜１２１ａａを介してワード線１１１に直交
し、複数のビットコンタクト孔１３５ａの介して複数の
（セルトランジスタの）Ｎ- 型ソース・ドレイン領域１
１４に接続され、コンタクト孔１３６ａを介して少なく
とも１つのＬＤＤソース・ドレイン領域１３０に接続さ
れている。セルアレイ領域１５１におけるビット線１３
７ａの最小間隔，（ビットコンタクト孔１３５ａ付近を
除いた）線幅は、０．２５２μｍ前後，０．２１６μｍ
前後である。詳細な理由は後述するが、ＢＰＳＧ膜１３
３の上面の最大段差が１９０ｎｍ程度であるために、周
辺回路領域１５３に延在した部分においてビット線１３
７ａの断線は発生していない。
【００４４】図示は省略するが、ビット線１３７ａおよ
び配線１３８ａを含んで（酸化シリコン膜１３１にＢＰ
ＳＧ膜１３３が積層してなる）層間絶縁膜の表面は第２
の層間絶縁膜により覆われている。第２の層間絶縁膜，
層間絶縁膜およびゲート絶縁膜を貫通してＮ- 型ソース
・ドレイン領域１１４の他方に達するノードコンタクト
孔が設けられている。第２の層間絶縁膜の表面上には、
ノードコンタクト孔を介して、Ｎ- 型ソース・ドレイン
領域１１４の他方に接続されるストレージノード電極が
設けられている。少なくともストレージノード電極の上
面並びに側面は容量絶縁膜により覆われている。容量絶
縁膜の表面はセルプレート電極により覆われている。
【００４５】図１（ａ）のＡＡ線に対応した部分での製
造工程の断面模式図である図２および図３と、図１と、
ＫｒＦエキシマレーザ露光によるフォトレジスト膜パタ
ーンに関する特性を示す図である図３とを合せて参照す
ると、本第１の実施の形態の本第１の実施例によるＤＲ
ＡＭは、次のとおりに形成される。
【００４６】まず、境界領域１５２を含めて、Ｐ型シリ
コン基板１０１の表面のセルアレイ領域１５１および周
辺回路領域１５３の素子分離領域には、異方性エッチン
グにより、深さが例えば３００ｎｍ程度の溝が形成され
る。この溝には、ＣＶＤ等により、フィールド絶縁膜１
０２が充填される。フィールド絶縁膜１０２の上面は、
好ましくは概ねＰ型シリコン基板１０１の表面と一致し
ている。素子分離領域に囲まれた素子形成領域１０３，
１０４には、熱酸化により、例えば膜厚５ｎｍ程度のゲ
ート絶縁膜１０５が形成される。境界領域１５２（にお
けるフィールド絶縁膜１０２）の最小幅は例えば１．２
μｍ程度である。
【００４７】続いて、全面に例えば膜厚１００ｎｍ程度
のＮ+ 型多結晶シリコン膜と例えば膜厚１００ｎｍ程度
のタングステンシリサイド膜とが形成される。このＮ+
型多結晶シリコン膜は、好ましくはシラン系ガスとホス
フィン（ＰＨ3 ）とを用いて形成され、成膜段階で高濃
度の燐が含まれている。このタングステンシリサイド膜
およびＮ+ 型多結晶シリコン膜が順次異方性エッチング
によりパターニングされて、セルアレイ領域１５１およ
び周辺回路領域１５３にはそれぞれＮ+ 型多結晶シリコ
ン膜パターン１４１にタングステンシリサイド膜パター
ン１４２が積層してなり，２００ｎｍ程度の膜厚である
第１の膜厚（ｔ1 ）を有してなるワード線１１１および
ゲート電極１１２が形成される。ワード線１１１および
ゲート電極１１２の線幅（ゲート長）はそれぞれ例えば
０．３μｍ程度および０．５μｍ程度である。隣接する
ワード線１１１の間隔およびワード線１１１とフィール
ド絶縁膜１０２との間隔は、それぞれ例えば０．６μｍ
程度である。
【００４８】続いて、フィールド絶縁膜１０２，ワード
線１１１およびゲート電極１１２をマスクにした３０ｋ
ｅＶ，２×１０13ｃｍ-2程度の燐のイオン注入等によ
り、素子形成領域１０３および１０４には、接合の深さ
が例えば７０ｎｍ程度のＮ- 型ソース・ドレイン領域１
１４およびＮ- 型拡散層１１５がそれぞれに形成され
る。これにより、ゲート絶縁膜１０５，ワード線１１１
およびＮ- 型ソース・ドレイン領域１１４からなるメモ
リセルが完成する。ここでは（一般的に）、Ｎ- 型ソー
ス・ドレイン領域１１４の一方はそれぞれ１つのワード
線１１１（１つのメモリセル）に属し、Ｎ- 型ソース・
ドレイン領域１１４の他方はそれぞれ隣接する２つのワ
ード線１１１（２つのメモリセル）に共有される。Ｎ-
型拡散層１１５を介したゲート電極１１２とフィールド
絶縁膜１０２との最小間隔は、例えば１．０μｍ程度で
ある〔図２（ａ），図１〕。
【００４９】次に、例えば１３０ｎｍ程度の第２の膜厚
（ｔ2 ）を有した第１の酸化シリコン膜１２１が、段差
被覆性に優れたＬＰＣＶＤにより、全面に形成される
〔図２（ｂ）〕。
【００５０】次に、酸化シリコン膜１２１が異方性エッ
チングにより例えば膜厚８０ｎｍ程度エッチバックされ
て、酸化シリコン膜１２１ａａが残置形成される。ワー
ド線１１１，ゲート電極１１２の上面の部分での酸化シ
リコン膜１２１ａａの膜厚は第３の膜厚（ｔ3 ）である
例えば５０ｎｍ程度であり、ゲート電極１１２の側面を
覆う部分での酸化シリコン膜１２１ａａの膜厚は概ねｔ
2 でおる〔図２（ｃ）〕。
【００５１】次に、周辺回路領域１５３に開口部を有
し，セルアレイ領域１５１および境界領域１５２を覆う
第１のフォトレジスト膜パターン１４４が形成される。
このフォトレジスト膜パターン１１４をマスクにした異
方性エッチングにより、再度酸化シリコン膜１２１ａａ
（およびゲート絶縁膜２０５）が選択的にエッチバック
されて、ゲート電極１１２の側面を覆う（酸化シリコン
膜１２１ａａからなる）絶縁膜スペーサ１２７ａが残置
形成される。絶縁膜スペーサ１２７ａの膜厚は概ねｔ2
（＝１３０ｎｍ）程度である。このエッチバックに際し
て、Ｎ- 型拡散層１１５の表面のゲート酸化膜１０５も
エッチング除去される〔図２（ｄ）〕。
【００５２】上記フォトレジスト膜１４４を除去した
後、少なくともセルアレイ領域１５１（と周辺回路領域
１５３におけるＰチャネルＭＯＳトランジスタの形成予
定領域と）を覆い，（周辺回路領域１５３における）Ｎ
チャネルＭＯＳトランジスタの形成予定領域に開口部を
有したフォトレジスト膜パターン１４５が形成される。
このフォトレジスト膜１４５をマスクにした６０ｋｅ
Ｖ，３×１０15ｃｍ-2程度の砒素のイオン注入と、フォ
トレジスタ膜パターン１４５の除去後の熱処理とによ
り、素子形成領域１０４には、フィールド絶縁膜１０２
および（ゲート電極１１２並びに）絶縁膜スペーサ１２
７ａに自己整合的に、Ｎ+ 型拡散層１２９が形成され
る。Ｎ+ 型拡散層１２９の接合の深さは例えば２００ｎ
ｍ程度である。これにより、周辺回路を構成するＮチャ
ネルＭＯＳトランジスタが完成する。ＮチャネルＭＯＳ
トランジスタのソース・ドレイン領域は、Ｎ+ 型拡散層
１２９とＮ- 型拡散層１１５とから構成されるＬＤＤ型
ソース・ドレイン領域１３０からなる。上記第１の酸化
シリコン膜１２１（絶縁膜スペーサ１２７ａ）の膜厚
は、Ｎ+ 型拡散層１２９の接合の深さにより規定される
〔図３（ａ），図１〕。
【００５３】続いて、ＡＰＣＶＤにより、例えば膜厚１
００ｎｍ程度の第２の酸化シリコン膜１３１が全面に形
成される。さらに、オゾン（Ｏ3 ），ＴＥＯＳ（Ｓｉ
（ＯＣ2 Ｈ5 ）4 ），ＴＭＯＰ（ＰＯ（ＯＣＨ3 ）3 ）
およびＴＭＢ（Ｂ（ＯＣＨ3 ）3 ）を原料としたＡＰＣ
ＶＤにより、全面に例えば膜厚２００ｎｍ程度のＢＰＳ
Ｇ膜１３２が形成される。ここで、酸化シリコン膜１３
１，ＢＰＳＧ膜１３２の成膜にＡＰＣＶＤを採用するの
は、生産性を優先するためである。ＢＰＳＧ膜１３２に
おける燐の濃度は例えば４．８ｍｏｌ％程度であり、ボ
ロンの濃度は例えば１０．３ｍｏｌ％程度である。この
とき、ＢＰＳＧ膜１３２の上面における最も高い位置は
ワード線１１１の直上の部分であり、これの上面の最も
低い位置は境界領域１５２に隣接した（周辺回路領域１
５３における）フィールド絶縁膜１０２，Ｎ+ 型拡散層
１２９の直上の部分である。ＢＰＳＧ膜１３２の上面の
最大段差は２５０ｎｍ程度になっている。この値はワー
ド線１１１の膜厚と酸化シリコン膜１２１ａａの膜厚と
の和に等しい〔図３（ｂ）〕。
【００５４】次に、例えば８５０℃，１０分間程度の窒
素雰囲気での熱処理が行なわれ、ＢＰＳＧ膜１３２はリ
フローされてＢＰＳＧ膜１３３になる。このリフローに
よって、ＢＰＳＧ膜１３３の上面の最大段差は１９０ｎ
ｍ程度に低減される〔図３（ｃ）〕。
【００５５】なお、上記膜厚および燐濃度のＢＰＳＧ膜
１３２では、リフローの条件を例えばより高温，より長
時間に変えても、上記上面の最大段差の低減はあまり変
化しない。ＢＰＳＧ膜１３２の燐濃度は、上記以上に高
くすると燐の析出が発生し，耐湿性などの低下を招くこ
とになる。ＢＰＳＧ膜１３２の膜厚は、生産性の確保，
ＡＰＣＶＤに由来するＢＰＳＧ膜のオーバー・ハング形
状の抑制および（酸化シリコン膜１３１にＢＰＳＧ膜１
３３が積層してなる）層間絶縁膜に形成されるコンタク
ト孔のアスペクト比の増加の抑制等からの要請による。
さらになお、ＢＰＳＧ膜１３２の膜厚がこのように薄い
場合には、ＣＭＰによる平坦化は好ましくない。
【００５６】次に、化学増幅型でポジ型のフォトレジス
ト膜（図示せず）がＢＰＳＧ膜１３３の表面に形成され
る。ワード線１１１直上におけるこのフォトレジスト膜
の上面に焦点を合せて（開口パターン幅がこの位置で極
小になる条件のもとに）、露光光の波長（λ）が２４８
ｎｍのＫｒＦエキシマレーザによるステッパ露光によ
り、このフォトレジスト膜に開口パターンが形成され
る。このフォトレジスト膜をマスクにした酸化シリコン
膜に対する異方性エッチングが行なわれて、Ｎ- 型ソー
ス・ドレイン領域１１４に達するビットコンタクト孔１
３５ａと、ＬＤＤ型ソース・ドレイン領域１３０等に達
するコンタクト孔１３６ａとが形成される。ビットコン
タクト孔１３５ａは０．２５μｍ□程度であり、コンタ
クト孔１３６ａは０．３μｍ□程度である。上記露光に
おいて上記位置における開口パターン幅が極小になり，
極大にならないようにようにするのは、例えばコンタク
ト孔１３６ａが確実に形成できるようにするためであ
る。
【００５７】なお、ビットコンタクト孔１３５ａの形成
の際の異方性エッチングによってもＮ- 型ソース・ドレ
イン領域１１４の表面にダメージは発生する。しかしな
がら、このダメージは絶縁膜スペーサ形成時のダメージ
と相違して、Ｎ- 型ソース・ドレイン領域とフィールド
絶縁膜１０２あるいはワード線１１１との境界近傍には
発生しないので、メモリセルの保持特性の劣化は生じに
くい〔図１〕。
【００５８】必要に応じて、高濃度の燐のイオン注入に
より、Ｎ- 型ソース・ドレイン領域１１４，ＬＤＤ型ソ
ース・ドレイン領域１３０の表面に、それぞれビットコ
ンタクト孔１３５ａ，コンタクト孔１３６ａに自己整合
的なＮ+ 拡散層が形成される。さらに必要に応じて、ビ
ットコンタクト孔１３５ａ，コンタクト孔１３６ａの側
面を覆う膜厚２０ｎｍ程度の絶縁膜スペーサが形成され
る。この場合のビットコンタクト孔１３５ａ，コンタク
ト孔１３６ａの実効的なコンタクトサイズは、０．２６
μｍ□程度，０．４６μｍ□程度になっている。
【００５９】例えば膜厚１５０ｎｍ程度の第２の導電体
膜が全面に形成される。この導電体膜の成膜方法は好ま
しくはＬＰＣＶＤであり、この導電体膜はＮ+ 型多結晶
シリコン膜，タングステン膜等の高融点金属膜，タング
ステンシリサイド膜等の高融点金属シリサイド膜あるい
はこれらの積層膜から構成されている。この導電体膜の
表面を覆う化学増幅型でポジ型のフォトレジスト膜（図
示せず）が形成される。このフォトレジスト膜の主成分
は例えばポリ（ｐ−ヒドロキシスチレン）の水酸基をブ
トキシカルボニル基（ｔＢＯＣ）でブロククしたｔＢＯ
Ｃ化ポリヒドロキシスチレン（ＰＢＯＣＳＴ）である。
【００６０】露光光のλより細いフォトレジスト膜パタ
ーンの線幅を得るには（標準的な露光量より）露光量を
増大させることにより可能になるが、これに伴なって焦
点深度ＤＯＦは浅くなる。図４は、上記フォトレジスト
膜を用いたときのＫｒＦエキシマレーザ露光の特性を本
発明者等が測定した結果である。フォトレジスト膜の上
面は概ね平坦になり、これの膜厚は下地段差に対応して
場所により変化する。露光量をパラメータとし、焦点を
合せた位置でのフォトレジスト膜パターンの幅が極大に
なる条件のもとで、フォトレジスト膜厚の変化量とフォ
トレジスト膜パターンの幅とを関係を示したグラフが図
４（ａ）である。図４（ａ）において、実線の部分がパ
ターンの断線しない領域であり、点線の部分がパターン
の断線する領域である。ここでは、実線の部分の間隔に
対応したフォトレジスト膜厚の変化量の差が、ＤＯＦに
対応している。ちなみに、設計目標パターン幅である
０．２１６μｍは、露光量４０ｍＪ程度で得られ、この
ときＤＯＦ／２＝２１０ｎｍ程度である。図４（ｂ）
は、露光量が少なくなるとパターン幅が広くなり、パタ
ーン間隔が狭くなる現象を示したグラフである。図４
（ｂ）における点線の部分は、上記設計目標パターン幅
のときに、隣接したパターンが継ながってしまう領域で
ある。この結果から、露光量は３７ｍＪより大きな値で
あることが好ましい。
【００６１】続いて、上記フォトレジスト膜は、ワード
線１１１直上におけるこのフォトレジスト膜の上面に焦
点を合せて（パターン幅がこの位置で極大になる条件の
もとに）、λ＝２４８ｎｍのＫｒＦエキシマレーザを用
い、例えば４０ｍＪの露光量でステッパ露光される。こ
のフォトレジスト膜を現像することにより、第２のフォ
トレジスト膜パターン（図示せず）が形成される。この
とき、このフォトレジスト膜パターンのパターン幅およ
びパターン間隔は概ね設計目標値に近い値になる。
【００６２】図１２，図１３を参照して説明した従来の
ＤＲＡＭでは、（リフロー前の）ＢＰＳＧ膜２３２の上
面の（ワード線２１１の膜厚（＝ｔ1 ）と酸化シリコン
膜２２１の膜厚（＝ｔ2 ）との和を反映した）最大段差
は３３０ｎｍ程度であり、（リフロー後の）ＢＰＳＧ膜
２３３の最大段差は２７０ｎｍ程度であった。図４から
明らかなように、フォトレジツト膜パターンの間隔を優
先するならば露光量は３８ｍＪ以上が好ましいが、この
ときのＤＯＦ／２は２６０ｎｍ程度であることから、従
来のＤＲＡＭでは好ましい露光条件は存在しないことに
なる。
【００６３】これに対して本第１の実施例では（露光量
を４０ｍＪとするならばＤＯＦ／２＝２１０ｎｍとな
り）、ＢＰＳＧ膜１３２の上面の最大段差（＝ｔ1 ＋ｔ
3 ）が２５０ｎｍ程度（ＤＯＦ／２より大）であって
も、リフローしたＢＰＳＧ膜１３３の上面の最大段差
（＝１９０ｎｍ程度）がＤＯＦ／２より小さくなり、目
的とするフォトレジスト膜パターンが得られることにな
る。ここで重要なのは、膜厚ｔ2 の酸化シリコン膜１２
１をエッチバックして膜厚ｔ3 の酸化シリコン膜１２１
ａａにする点にある。これを行なわないならば、ＢＰＳ
Ｇ膜１３３の上面の最大段差＋（ｔ2 −ｔ3 ）＝２７０
ｎｍ＞ＤＯＦ／２（但し、４０ｍＪときの値）となり、
その結果、従来と同じになる。
【００６４】上記第２のフォトレジスト膜パターンをマ
スクにした上記第２の導電体膜の異方性エッチングによ
り、ビット線１３７ａ，配線１３８ａ等が形成される。
ビット線１３７ａは、ビットコンタクト孔１３５ａを介
して複数のセルトランジスタに接続され、コンタクト孔
１３６ａを介して周辺回路を構成するＮチャネルＭＯＳ
トランジスタの少なくとも１つに接続される。配線１３
７ａは、コンタクト孔１３６ａを介して周辺回路を構成
するＮチャネルＭＯＳトランジスタ等の間の接続に供せ
られる。ビット線１３６ａは、ＢＰＳＧ膜１３３および
酸化シリコン膜１３１からなる層間絶縁膜と酸化シリコ
ン膜１２１とを介して、ワード線１１１に直交に交差し
ている〔図１（ａ），（ｂ）〕。
【００６５】なお、ビット線１３６ａ，配線１３７ａの
パターニング用のフォトレジスト膜パターン形成のため
の上記露光において、上記位置におけるフォトレジスト
膜パターン幅が極大になるようにするのは、隣接するビ
ット線の短絡を回避するためである。ビットコンタクト
孔１３５ａの部分でのビット線１３７ａの線幅は０．５
μｍ程度になっており、ビットコンタクト孔１３５ａが
隣接する部分でのビット線１３７ａの間隔が最小間隔に
なっている。したがって、このビットコンタクト孔１３
５ａが隣接する部分でのビット線１３７ａの間の短絡を
完全に回避されることが必須である。
【００６６】その後（図示は省略するが）、全面に第２
の層間絶縁膜が形成される。第２の層間絶縁膜，ＢＰＳ
Ｇ膜１３３および酸化シリコン膜１３１（およびゲート
絶縁膜１１１）を貫通してＮ- 型ソース・ドレイン領域
１１４の他方に達するノードコンタクト孔が形成された
後、ノードコンタクト孔を介してセルトランジスタに接
続されるストレージノード電極が形成される。さらに、
容量絶縁膜，セルプレート電極等の形成が行なわれて、
本第１の実施例によるＤＲＡＭが完成する。
【００６７】以上説明したように本第１の実施例によれ
ば、周辺回路を構成するＭＯＳトランジスタのゲート電
極の側面を直接に覆う膜厚ｔ2 の絶縁膜スペーサとワー
ド線の側面並びに上面を直接に覆う膜厚ｔ3 の絶縁膜と
がともに第１の酸化シリコン膜からなり、ワード線の膜
厚がｔ1 からなり、ビット線とワード線との間の層間絶
縁膜の上面の最大段差をＨとすると、ｔ1 ＋ｔ3 ＞ＤＯ
Ｆ／２，ＤＯＦ／２＞Ｈ＞ＤＯＦ／２−（ｔ2 −ｔ3 ）
とすることが容易なことから、生産性を犠牲にせずにビ
ット線の短絡並びに切断を回避することが容易になる。
【００６８】なお、本第１の実施例において、ｔ1 ，ｔ
2 −ｔ3 等を含めた数値および各種膜の構成材料等は上
述の値および材料に限定されるものではない。さらに、
本第１の実施例（はλ＝２４８ｎｍのＫｒＦエキシマレ
ーザ露光を例にして説明したが）の技術的思想は、λ＝
１９３ｎｍのＡｒＦエキシマレーザを採用した０．１８
μｍデザインルールによるＤＲＡＭに対しても、各種数
値を適宜選択することにより、適用することが可能であ
る。
【００６９】本第１の実施の形態は上記第１の実施例に
限定されるものではない。
【００７０】図１（ａ）のＡＡ線に対応した部分でのＤ
ＲＡＭの主要製造工程の断面模式図である図５を参照す
ると、本第１の実施の形態の第２の実施例は、上記第１
の実施例に比べて、（ゲート電極の側面を直接に覆う第
１の酸化シリコン膜からなる）絶縁膜スペーサ並びに
（層間絶縁膜とワード線との間に残置された第１の）酸
化シリコン膜の形成方法が相違しており、以下のとおり
になっている。
【００７１】まず、上記第１の実施例と同様に、境界領
域１５２を含めて、Ｐ型シリコン基板１０１の表面のセ
ルアレイ領域１５１および周辺回路領域１５３の素子分
離領域に深さが例えば３００ｎｍ程度の溝が形成され、
ＣＶＤ等により溝にフィールド絶縁膜１０２が充填され
る。フィールド絶縁膜１０２の上面は、好ましくは概ね
Ｐ型シリコン基板１０１の表面と一致している。素子分
離領域に囲まれたＰ型シリコン基板１０１の表面には、
熱酸化により、例えば膜厚５ｎｍ程度のゲート絶縁膜１
０５が形成される。境界領域１５２（におけるフィール
ド絶縁膜１０２）の最小幅は例えば１．２μｍ程度であ
る。
【００７２】続いて、全面に例えば膜厚１００ｎｍ程度
のＮ+ 型多結晶シリコン膜と例えば膜厚１００ｎｍ程度
のタングステンシリサイド膜とが形成される。このタン
グステンシリサイド膜およびＮ+ 型多結晶シリコン膜が
順次異方性エッチングによりパターニングされて、セル
アレイ領域１５１および周辺回路領域１５３にはそれぞ
れＮ+ 型多結晶シリコン膜パターン１４１にタングステ
ンシリサイド膜パターン１４２が積層してなり，２００
ｎｍ程度の膜厚である第１の膜厚（ｔ1 ）を有してなる
ワード線１１１およびゲート電極１１２が形成される。
ワード線１１１およびゲート電極１１２の線幅（ゲート
長）はそれぞれ例えば０．３μｍ程度および０．５μｍ
程度である。隣接するワード線１１１の間隔およびワー
ド線１１１とフィールド絶縁膜１０２との間隔は、それ
ぞれ例えば０．６μｍ程度である。
【００７３】続いて、フィールド絶縁膜１０２，ワード
線１１１およびゲート電極１１２をマスクにした燐のイ
オン注入等により、Ｐ型シリコン基板１０１の表面のセ
ルアレイ領域１５１および周辺回路領域１５３には、接
合の深さが例えば７０ｎｍ程度のＮ- 型ソース・ドレイ
ン領域１１４およびＮ- 型拡散層１１５がそれぞれに形
成される。これにより、ゲート絶縁膜１０５，ワード線
１１１およびＮ- 型ソース・ドレイン領域１１４からな
るメモリセルが完成する。Ｎ- 型拡散層１１５を介した
ゲート電極１１２とフィールド絶縁膜１０２との最小間
隔は、例えば１．０μｍ程度である。
【００７４】次に、上記第１の実施例と同様に、例えば
１３０ｎｍ程度の第２の膜厚（ｔ2）を有した第１の酸
化シリコン膜が、ＬＰＣＶＤにより全面に形成される。
【００７５】次に、上記第１の実施例と相違して、酸化
シリコン膜１２１の表面には、周辺回路領域１５３に開
口部を有し，セルアレイ領域１５１および境界領域１５
２を覆う第１のフォトレジスト膜パターン１４４が形成
される。このフォトレジスト膜パターン１１４をマスク
にした異方性エッチングにより、酸化シリコン膜１２１
が選択的に８０ｎｍ程度エッチバックされて、酸化シリ
コン膜１２１ａが残置形成される〔図５（ａ）〕。
【００７６】フォトレジスト膜パターン１４４が除去さ
れた後、Ｎ- 型拡散層１１５の表面およびゲート電極１
１２の上面が露出するまで酸化シリコン膜１２１ａ並び
に酸化シリコン膜１２１がエッチバックされて、酸化シ
リコン膜１２１が第３の膜厚ｔ3 （＝５０ｎｍ程度）の
酸化シリコン膜１２１ａｂになり、ゲート電極１１２の
側面を覆う絶縁膜スペーサ１２７ａが残置形成される。
絶縁膜スペーサ１２７ａの膜厚は概ねｔ2 （＝１３０ｎ
ｍ）程度である。このエッチバックに際して、Ｎ- 型拡
散層１１５の表面のゲート酸化膜１０５もエッチング除
去される〔図５（ｄ）〕。
【００７７】その後の製造工程は、上記第１の実施例と
同じである。本第２の実施例は上記第１の実施例の有し
た効果を有している。また本第２の実施例も、ＡｒＦエ
キシマレーザ露光に適用することが可能である。
【００７８】本発明は上記第１の実施の形態に限定され
るものではない。上記第１の実施の形態では、周辺回路
を構成するＭＯＳトランジスタのゲート電極の側面を直
接に覆う絶縁膜スペーサと、セルトランジスタのワード
線の上面並びに側面を直接に覆う絶縁膜とは、ともに第
１の酸化シリコン膜であった。本発明の第２の実施の形
態では、周辺回路を構成するＭＯＳトランジスタのゲー
ト電極の側面を直接に覆う絶縁膜スペーサが第１の酸化
シリコン膜に窒化シリコン膜が積層された絶縁膜からな
る。また、セルトランジスタのワード線の上面並びに側
面を直接に覆う絶縁膜は第１の酸化シリコン膜からな
り、さらに、ワード線の側面はこの第１の酸化シリコン
膜を介して（上記窒化シリコン膜からなる）窒化シリコ
ン膜スペーサにより覆われている。
【００７９】ＤＲＡＭの製造工程の断面模式図である図
６および図７と、ＤＲＡＭの平面模式図および断面模式
図である図８とを参照して、本第２の実施の形態の一実
施例によるＤＲＡＭを製造方法に沿って説明する。な
お、図６，７は、図８（ａ）のＡＡ線に対応する位置で
の製造工程の断面模式図である。
【００８０】まず、Ｎ- 型ソース・ドレイン領域１１
４，Ｎ- 型拡散層１１５の形成までは、上記第１の実施
の形態と同様の方法により形成される。この段階までの
各種のデバイスパラメータおよびプロセスパラメータ等
の数値あるいは構成材料等は、上記第１の実施例と同様
でもさしつかえない。続いて、膜厚（＝ｔ2 ）が例えば
５０ｎｍ程度の第１の酸化シリコン膜１２２が、ＬＰＣ
ＶＤにより全面に形成される。さらに、膜厚（＝ｔ3 ）
が例えば８０ｎｍ程度の窒化シリコン膜１２３が、ＬＰ
ＣＶＤにより全面に形成される〔図６（ａ）〕。
【００８１】次に、塩素（Ｃｌ2 ）をエッチングガスに
用いた異方性ドライエッチングにより窒化シリコン膜１
２３が選択的にエッチバックされて、酸化シリコン膜１
２２を介してワード線１１１並びにゲート電極１１２の
側面に窒化シリコン膜スペーサ１２３ｂが残置形成され
る〔図６（ｂ）〕。
【００８２】次に、周辺回路領域１５３に開口部を有
し，セルアレイ領域１５１および境界領域１５２を覆う
第１のフォトレジスト膜パターン１４４が形成される。
このフォトレジスト膜パターン１１４をマスクにし，テ
トラフルオロメタン（ＣＦ4 ）をエッチングガスに用い
た異方性エッチングにより、窒化シリコン膜スペーサ１
２３ｂおよび酸化シリコン膜１２２（およびゲート絶縁
膜１０５）がエッチバックされて、ゲート電極１１２の
側面を覆う（酸化シリコン膜スペーサ１２２ｂに窒化シ
リコン膜スペーサ１２３ｂａが積層してなる）絶縁膜ス
ペーサ１２７ｂが残置形成される。このエッチングで
は、窒化シリコン膜と酸化シリコン膜とに対するエッチ
ングレートをほぼ等しくすることが容易である。絶縁膜
スペーサ１２７ｂの膜厚は、概ねｔ2 ＋ｔ3 になってい
る〔図６（ｃ）〕。
【００８３】上記フォトレジスト膜１４４を除去した
後、少なくともセルアレイ領域１５１（と周辺回路領域
１５３におけるＰチャネルＭＯＳトランジスタの形成予
定領域と）を覆い，（周辺回路領域１５３における）Ｎ
チャネルＭＯＳトランジスタの形成予定領域に開口部を
有したフォトレジスト膜パターン１４５が形成される。
このフォトレジスト膜１４５をマスクにした高濃度の砒
素のイオン注入等により、（Ｐ型シリコン基板１０１の
表面の）周辺回路領域１５３には、フィールド絶縁膜１
０２および（ゲート電極１１２並びに）絶縁膜スペーサ
１２７ｂに自己整合的に、Ｎ+ 型拡散層１２９が形成さ
れる。Ｎ+ 型拡散層１２９の接合の深さは例えば２００
ｎｍ程度である。これにより、周辺回路を構成するＮチ
ャネルＭＯＳトランジスタが完成する。
【００８４】続いて、上記第１の実施の形態と同様に、
ＡＰＣＶＤにより、例えば膜厚１００ｎｍ程度の第２の
酸化シリコン膜１３１が全面に形成される。さらに、Ａ
ＰＣＶＤにより、全面に例えば膜厚２００ｎｍ程度のＢ
ＰＳＧ膜１３２が形成される。このとき、ＢＰＳＧ膜１
３２の上面における最も高い位置はワード線１１１の直
上の部分であり、これの上面の最も低い位置は境界領域
１５２に隣接した（周辺回路領域１５３における）フィ
ールド絶縁膜１０２，Ｎ+ 型拡散層１２９の直上の部分
である。ＢＰＳＧ膜１３２の上面の最大段差は２５０ｎ
ｍ程度になっている。この値はワード線１１１の膜厚と
酸化シリコン膜１２２の膜厚との和に等しい〔図７
（ａ）〕。
【００８５】次に、例えば８５０℃，１０分間程度の窒
素雰囲気での熱処理が行なわれ、ＢＰＳＧ膜１３２はリ
フローされてＢＰＳＧ膜１３３になる。このリフローに
よって、ＢＰＳＧ膜１３３の上面の最大段差は１９０ｎ
ｍ程度に低減される〔図７（ｂ）〕。
【００８６】次に、化学増幅型でポジ型のフォトレジス
ト膜がＢＰＳＧ膜１３３の表面に形成される。ワード線
１１１直上におけるこのフォトレジスト膜の上面に焦点
を合せて（開口パターン幅がこの位置で極小になる条件
のもとに）、ＫｒＦエキシマレーザによるステッパ露光
により、このフォトレジスト膜に開口パターンが形成さ
れる。このフォトレジスト膜をマスクにした酸化シリコ
ン膜に対する異方性エッチングが行なわれて、Ｎ- 型ソ
ース・ドレイン領域１１４に達するビットコンタクト孔
１３５ｂと、ＬＤＤ型ソース・ドレイン領域１３０等に
達するコンタクト孔１３６ｂとが形成される。ビットコ
ンタクト孔１３５ｂは０．２５μｍ□程度であり、コン
タクト孔１３６ｂは０．３μｍ□程度である。
【００８７】必要に応じて、高濃度の燐のイオン注入に
より、Ｎ- 型ソース・ドレイン領域１１４，ＬＤＤ型ソ
ース・ドレイン領域１３０の表面に、それぞれビットコ
ンタクト孔１３５ｂ，コンタクト孔１３６ｂに自己整合
的なＮ+ 拡散層が形成される。さらに必要に応じて、ビ
ットコンタクト孔１３５ｂ，コンタクト孔１３６ｂの側
面を覆う膜厚２０ｎｍ程度の絶縁膜スペーサが形成され
る。この場合のビットコンタクト孔１３５ｂ，コンタク
ト孔１３６ｂの実効的なコンタクトサイズは、０．２６
μｍ□程度，０．４６μｍ□程度になっている。
【００８８】例えば膜厚１５０ｎｍ程度の第２の導電体
膜が全面に形成される。この導電体膜の成膜方法は好ま
しくはＬＰＣＶＤであり、この導電体膜はＮ+ 型多結晶
シリコン膜，タングステン膜等の高融点金属膜，タング
ステンシリサイド膜等の高融点金属シリサイド膜あるい
はこれらの積層膜から構成されている。この導電体膜の
表面を覆う化学増幅型でポジ型のフォトレジスト膜（図
示せず）が形成される。このフォトレジスト膜の主成分
は例えばｔＢＯＣ化ポリヒドロキシスチレン（ＰＢＯＣ
ＳＴ）である。これがＫｒＦエキシマレーザによりステ
ッパ露光されて、第２のフォトレジスト膜パターンが形
成される。
【００８９】上記第２のフォトレジスト膜パターンをマ
スクにした上記第２の導電体膜の異方性エッチングによ
り、ビット線１３７ｂ，配線１３８ｂ等が形成される。
ビット線１３７ｂは、ビットコンタクト孔１３５ｂを介
して複数のセルトランジスタに接続され、コンタクト孔
１３６ｂを介して周辺回路を構成するＮチャネルＭＯＳ
トランジスタの少なくとも１つに接続される。配線１３
７ｂは、コンタクト孔１３６ｂを介して周辺回路を構成
するＮチャネルＭＯＳトランジスタ等の間の接続に供せ
られる。ビット線１３７ｂは、ＢＰＳＧ膜１３３および
酸化シリコン膜１３１からなる層間絶縁膜と酸化シリコ
ン膜１２２とを介して、ワード線１１１に直交に交差し
ている〔図８（ａ），（ｂ）〕。
【００９０】本一実施例によれば、周辺回路を構成する
ＭＯＳトランジスタのゲート電極１１２の側面を直接に
覆う絶縁膜スペーサ１２７ｂの膜厚がｔ2 ＋ｔ3 であ
り、ワード線１１１の側面並びに上面を直接に覆う第１
の酸化シリコン膜１２２の膜厚がｔ2 であり、ワード線
１１１の膜厚がｔ1 であるから、ビット線１３７ｂとワ
ード線１１１との間の層間絶縁膜の上面の最大段差をＨ
とすると、ｔ1 ＋ｔ2 ＞ＤＯＦ／２，ＤＯＦ／２＞Ｈ＞
ＤＯＦ／２−ｔ3 とすることが容易なことから、生産性
を犠牲にせずにビット線１３７ｂの短絡並びに切断を回
避することが容易になる。
【００９１】その後（図示は省略するが）、全面に第２
の層間絶縁膜が形成される。第２の層間絶縁膜，ＢＰＳ
Ｇ膜１３３および酸化シリコン膜１３１（およびゲート
絶縁膜１１１）を貫通してＮ- 型ソース・ドレイン領域
１１４の他方に達するノードコンタクト孔が形成された
後、ノードコンタクト孔を介してセルトランジスタに接
続されるストレージノード電極が形成される。さらに、
容量絶縁膜，セルプレート電極等の形成が行なわれて、
本一実施例によるＤＲＡＭが完成する。
【００９２】本第２の実施の形態の本一実施例は、上記
第１の実施の形態の有した効果を有している。さらに本
第２の実施の形態では、第１の酸化シリコン膜と窒化シ
リコン膜とから絶縁膜スペーサ等を形成するため、上記
第１の実施の形態よりｔ2 ，ｔ3 等の膜厚の制御性がよ
い。このことから本第２の実施の形態は、上記第１の実
施の形態に比べて、ＡｒＦエキシマレーザを採用するよ
り微細化されたＤＲＡＭには、より適している。
【００９３】なお、本第２の実施の形態の本一実施例例
においても、ｔ1 ，ｔ2 ，ｔ3 等を含めた数値および各
種膜の構成材料等は上述の値および材料に限定されるも
のではない。
【００９４】本発明の第３の実施の形態も上記第１の実
施の形態と相違して、周辺回路を構成するＭＯＳトラン
ジスタのゲート電極の側面を直接に覆う絶縁膜スペーサ
が第１の酸化シリコン膜に第２の酸化シリコン膜が積層
された絶縁膜からなる。また、セルトランジスタのワー
ド線の上面並びに側面を直接に覆う絶縁膜は第１の酸化
シリコン膜と極めて薄い窒化シリコン膜との積層絶縁膜
からなり、さらに、ワード線の側面はこの積層絶縁膜を
介して（上記第２の酸化シリコン膜からなる）酸化シリ
コン膜スペーサにより覆われている。
【００９５】ＤＲＡＭの製造工程の断面模式図である図
９および図１０と、ＤＲＡＭの平面模式図および断面模
式図である図１１とを参照して、本第３の実施の形態の
一実施例によるＤＲＡＭを製造方法に沿って説明する。
なお、図９，１０は、図１１（ａ）のＡＡ線に対応する
位置での製造工程の断面模式図である。
【００９６】まず、Ｎ- 型ソース・ドレイン領域１１
４，Ｎ- 型拡散層１１５の形成までは、上記第１の実施
の形態と同様の方法により形成される。この段階までの
各種のデバイスパラメータおよびプロセスパラメータ等
の数値あるいは構成材料等は、上記第１の実施例と同様
でもさしつかえない。
【００９７】次に、膜厚が例えば４５ｎｍ程度の第１の
酸化シリコン膜１２４が、ＬＰＣＶＤにより全面に形成
される。さらに、膜厚が例えば５ｎｍ程度の窒化シリコ
ン膜１２５が、ＬＰＣＶＤにより全面に形成される。酸
化シリコン膜１２４に窒化シリコン膜１２５が積層して
なる積層絶縁膜の膜厚（＝ｔ2 ）は５０ｎｍ程度であ
る。続いて、周辺回路領域１５３に開口部を有し，セル
アレイ領域１５１および境界領域１５２を覆う第１のフ
ォトレジスト膜パターン１４６が形成される。このフォ
トレジスト膜１４５をマスクにし，６弗化硫黄（ＳＦ
6 ）をエッチングガスに用いた等方性ドライエッチング
により窒化シリコン膜１２５が選択的にエッチバックさ
れて、周辺回路領域１５３を覆う窒化シリコン膜１２５
が除去される。ここで窒化シリコン膜１２５に対して選
択適な等方性エッチングを施すのは、ゲート電極１１２
の側面の窒化シリコン膜１２５を残さないためである
〔図９（ａ）〕。
【００９８】次に、上記フォトレジスト膜パターン１４
６が除去される。続いて、膜厚（＝ｔ３）が例えば８０
ｎｍ程度の第２の酸化シリコン膜１２６が、ＬＰＣＶＤ
により全面に形成される〔図９（ｂ）〕。
【００９９】次に、例えばオクタフルオロシクロブタン
（Ｃ4 Ｆ8 ）をエッチングガスに用いて、酸化シリコン
膜１２６，１２４が選択的に異方性エッチングされる。
これにより、ワード線１１１の側面には、酸化シリコン
膜１２４に窒化シリコン膜１２５が積層してなる積層絶
縁膜を介して、酸化シリコン膜スペーサ１２６ｃが残置
形成されり。ゲート電極１１２の側面には、酸化シリコ
ン膜スペーサ１２４ｃに酸化シリコン膜スペーサ１２６
ｃａが積層してなる絶縁膜スペーサ１２７ｃが残置形成
される。この異方性エッチングにおけるエッチバックに
おいて、窒化シリコン膜１２５はエッチングのストッパ
として機能している。絶縁膜スペーサ１２７ｃの膜厚
は、概ねｔ2 ＋ｔ3 になっている〔図９（ｃ）〕。
【０１００】少なくともセルアレイ領域１５１（と周辺
回路領域１５３におけるＰチャネルＭＯＳトランジスタ
の形成予定領域と）を覆い，（周辺回路領域１５３にお
ける）ＮチャネルＭＯＳトランジスタの形成予定領域に
開口部を有したフォトレジスト膜パターン１４７が形成
される。このフォトレジスト膜１４５をマスクにした高
濃度の砒素のイオン注入等により、周辺回路領域１５３
には、フィールド絶縁膜１０２および（ゲート電極１１
２並びに）絶縁膜スペーサ１２７ｂに自己整合的に、Ｎ
+ 型拡散層１２９が形成される。Ｎ+ 型拡散層１２９の
接合の深さは例えば２００ｎｍ程度である。これによ
り、周辺回路を構成するＮチャネルＭＯＳトランジスタ
が完成する〔図９（ｄ）〕。
【０１０１】続いて、上記第１の実施の形態と同様に、
ＡＰＣＶＤにより、例えば膜厚１００ｎｍ程度の第３の
酸化シリコン膜１３１が全面に形成される。さらに、Ａ
ＰＣＶＤにより、全面に例えば膜厚２００ｎｍ程度のＢ
ＰＳＧ膜１３２が形成される。このとき、ＢＰＳＧ膜１
３２の上面における最も高い位置はワード線１１１の直
上の部分であり、これの上面の最も低い位置は境界領域
１５２に隣接した（周辺回路領域１５３における）フィ
ールド絶縁膜１０２，Ｎ+ 型拡散層１２９の直上の部分
である。ＢＰＳＧ膜１３２の上面の最大段差は２５０ｎ
ｍ程度になっている。この値はワード線１１１の膜厚と
酸化シリコン膜１２４に窒化シリコン膜１２５が積層し
てなる積層絶縁膜の膜厚との和に等しい〔図１０
（ａ）〕。
【０１０２】次に、例えば８５０℃，１０分間程度の窒
素雰囲気での熱処理が行なわれ、ＢＰＳＧ膜１３２はリ
フローされてＢＰＳＧ膜１３３になる。このリフローに
よって、ＢＰＳＧ膜１３３の上面の最大段差は１９０ｎ
ｍ程度に低減される〔図１０（ｂ）〕。
【０１０３】次に、化学増幅型でポジ型のフォトレジス
ト膜がＢＰＳＧ膜１３３の表面に形成される。ワード線
１１１直上におけるこのフォトレジスト膜の上面に焦点
を合せて（開口パターン幅がこの位置で極小になる条件
のもとに）、ＫｒＦエキシマレーザによるステッパ露光
により、このフォトレジスト膜に開口パターンが形成さ
れる。このフォトレジスト膜をマスクにした酸化シリコ
ン膜に対する異方性エッチングが行なわれて、Ｎ- 型ソ
ース・ドレイン領域１１４に達するビットコンタクト孔
１３５ｃと、ＬＤＤ型ソース・ドレイン領域１３０等に
達するコンタクト孔１３６ｃとが形成される。ビットコ
ンタクト孔１３５ｃは０．２５μｍ□程度であり、コン
タクト孔１３６ｃは０．３μｍ□程度である。
【０１０４】必要に応じて、高濃度の燐のイオン注入に
より、Ｎ- 型ソース・ドレイン領域１１４，ＬＤＤ型ソ
ース・ドレイン領域１３０の表面に、それぞれビットコ
ンタクト孔１３５ｃ，コンタクト孔１３６ｃに自己整合
的なＮ+ 拡散層が形成される。さらに必要に応じて、ビ
ットコンタクト孔１３５ｃ，コンタクト孔１３６ｃの側
面を覆う膜厚２０ｎｍ程度の絶縁膜スペーサが形成され
る。この場合のビットコンタクト孔１３５ｃ，コンタク
ト孔１３６ｃの実効的なコンタクトサイズは、０．２６
μｍ□程度，０．４６μｍ□程度になっている。
【０１０５】例えば膜厚１５０ｎｍ程度の第２の導電体
膜が全面に形成される。この導電体膜の成膜方法は好ま
しくはＬＰＣＶＤであり、この導電体膜はＮ+ 型多結晶
シリコン膜，タングステン膜等の高融点金属膜，タング
ステンシリサイド膜等の高融点金属シリサイド膜あるい
はこれらの積層膜から構成されている。この導電体膜の
表面を覆う化学増幅型でポジ型のフォトレジスト膜（図
示せず）が形成される。このフォトレジスト膜の主成分
は例えばｔＢＯＣ化ポリヒドロキシスチレン（ＰＢＯＣ
ＳＴ）である。これがＫｒＦエキシマレーザによりステ
ッパ露光されて、第２のフォトレジスト膜パターンが形
成される。
【０１０６】上記第２のフォトレジスト膜パターンをマ
スクにした上記第２の導電体膜の異方性エッチングによ
り、ビット線１３７ｃ，配線１３８ｃ等が形成される。
ビット線１３７ｃは、ビットコンタクト孔１３５ｃを介
して複数のセルトランジスタに接続され、コンタクト孔
１３６ｃを介して周辺回路を構成するＮチャネルＭＯＳ
トランジスタの少なくとも１つに接続される。配線１３
７ｃは、コンタクト孔１３６ｃを介して周辺回路を構成
するＮチャネルＭＯＳトランジスタ等の間の接続に供せ
られる。ビット線１３７ｃは、ＢＰＳＧ膜１３３および
酸化シリコン膜１３１からなる層間絶縁膜と酸化シリコ
ン膜１２２とを介して、ワード線１１１に直交に交差し
ている〔図１１（ａ），（ｂ）〕。
【０１０７】本一実施例によれば、上記第２の実施の形
態と同様に、周辺回路を構成するＭＯＳトランジスタの
ゲート電極１１２の側面を直接に覆う絶縁膜スペーサ１
２７ｃの膜厚がｔ2 ＋ｔ3 であり、ワード線１１１の側
面並びに上面を直接に覆う（第１の酸化シリコン膜１２
４に窒化シリコン膜１２５が積層してなる）積層絶縁膜
の膜厚がｔ2 であり、ワード線１１１の膜厚がｔ1 であ
るから、ビット線１３７ｃとワード線１１１との間の層
間絶縁膜の上面の最大段差をＨとすると、ｔ1＋ｔ2 ＞
ＤＯＦ／２，ＤＯＦ／２＞Ｈ＞ＤＯＦ／２−ｔ3 とする
ことが容易なことから、生産性を犠牲にせずにビット線
１３７ｃの短絡並びに切断を回避することが容易にな
る。
【０１０８】その後（図示は省略するが）、全面に第２
の層間絶縁膜が形成される。第２の層間絶縁膜，ＢＰＳ
Ｇ膜１３３および酸化シリコン膜１３１（およびゲート
絶縁膜１１１）を貫通してＮ- 型ソース・ドレイン領域
１１４の他方に達するノードコンタクト孔が形成された
後、ノードコンタクト孔を介してセルトランジスタに接
続されるストレージノード電極が形成される。さらに、
容量絶縁膜，セルプレート電極等の形成が行なわれて、
本一実施例によるＤＲＡＭが完成する。
【０１０９】本第３の実施の形態の本一実施例は、上記
第２の実施の形態の有した効果を有している。
【０１１０】なお、本第３の実施の形態の本一実施例例
においても、ｔ1 ，ｔ2 ，ｔ3 等を含めた数値および各
種膜の構成材料等は上述の値および材料に限定されるも
のではない。
【０１１１】
【発明の効果】以上説明したように本発明によれば、セ
ルトランジスタのワード線の上面を直接に覆う絶縁膜の
膜厚を周辺回路のゲート電極の側面を直接に覆う絶縁膜
スペーサの膜厚より薄くなっている。その結果、生産性
を犠牲にすることなく、露光光の波長λより微細のパタ
ーン幅と間隔とを有したビット線の断線並びに短絡を回
避することが容易になる。
【図面の簡単な説明】
【図１】本発明の第１の実施と形態の第１の実施例の平
面模式図および断面模式図である。
【図２】上記第１の実施の形態の上記第１の実施例の製
造工程の断面模式図であり、図１（ａ）のＡＡ線に対応
する部分での製造工程の断面模式図である。
【図３】上記第１の実施の形態の上記第１の実施例の製
造工程の断面模式図であり、図１（ａ）のＡＡ線に対応
する部分での製造工程の断面模式図である。
【図４】本発明を説明するための図であり、ＫｒＦエキ
シマレーザ露光によるフォトレジスト膜パターンの特性
を示すグラフである。
【図５】上記第１の実施の形態の第２の実施例の主要製
造工程の断面模式図である。
【図６】本発明の第２の実施の形態の一実施例の製造工
程の断面模式図である。
【図７】上記第２の実施の形態の上記一実施例の製造工
程の断面模式図である。
【図８】上記第２の実施の形態の上記一実施例の平面模
式図および断面模式図である。
【図９】本発明の第３の実施の形態の一実施例の製造工
程の断面模式図である。
【図１０】上記第３の実施の形態の上記一実施例の製造
工程の断面模式図である。
【図１１】上記第３の実施の形態の上記一実施例の平面
模式図および断面模式図である。
【図１２】従来のＤＲＡＭの製造工程の断面模式図であ
る。
【図１３】上記従来のＤＲＡＭの平面模式図および断面
模式図であり、従来のＤＲＡＭの問題点を説明するため
の図である。
【符号の説明】
１０１，２０１ Ｐ型シリコン基板 １０２，２０２ フィールド絶縁膜 １０３，１０４，２０３，２０４ 素子形成領域 １０５，２０５ ゲート絶縁膜 １１１，２１１ ワード線 １１２，２１２ ゲート電極 １１４，２１４ Ｎ- 型ソース・ドレイン領域 １１５，２１５ Ｎ- 型拡散層 １２１，１２１ａ，１２１ａａ，１２１ａｂ，１２２，
１２４，１２６，１３１，２１１，２３１ 酸化シリ
コン膜 １２２ｂ，１２４ｃ，１２６ｃ，１２６ｃａ 酸化シ
リコン膜スペーサ １２３，１２５ 窒化シリコン膜 １２３ｂ，１２３ｂａ 窒化シリコン膜スペーサ １２７ａ，１２７ｂ，１２７ｃ，２２７ 絶縁膜スペ
ーサ １２９，２２９ Ｎ+ 型拡散層 １３０，２３０ ＬＤＤ型ソース・ドレイン領域 １３５ａ，１３５ｂ，１３５ｃ，２３５ ビットコン
タクト孔 １３６ａ，１３６ｂ，１３６ｃ，２３６ コンタクト
孔 １３７ａ，１３７ｂ，１３７ｃ，２３７ ビット線 １３８ａ，１３８ｂ，１３８ｃ，２３８ 配線 １４１，２４１ Ｎ+ 型多結晶シリコン膜パターン １４２，２４２ タングステンシリサイド膜パターン １４４，１４５，１４６，１４７，２４４ フォトレ
ジスト膜パターン １５１，２５１ セルアレイ領域 １５２，２５２ 境界領域 １５３，２５３ 周辺回路領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/316 H01L 21/8242 H01L 29/78

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】 シリコン基板の表面に設けられたＰ型領
    域には、セルアレイ領域と境界領域と周辺回路領域とが
    隣接して設けられ、 前記セルアレイ領域，境界領域および周辺回路領域の素
    子分離領域は、前記Ｐ型領域の表面に設けられた溝と、
    該溝を充填し，上面が概ね前記シリコン基板の表面に一
    致したフィールド絶縁膜とからなり、 前記周辺回路領域およびセルアレイ領域には、それぞれ
    複数のＮチャネルＭＯＳトランジスタおよびメモリセル
    を構成する複数のセルトランジスタが設けられ、 前記セルトランジスタおよびＮチャネルＭＯＳトランジ
    スダは、それぞれゲート絶縁膜と、それぞれ第１の膜厚
    （＝ｔ1 ）を有したワード線およびゲート電極と、Ｎ-
    型拡散層からなるＮ- 型ソース・ドレイン領域およびＮ
    + 型拡散層並びにＮ- 型拡散層からなるＬＤＤ型ソース
    ・ドレイン領域とからなり、 前記セルトランジスタを含めて前記メモリセル領域と前
    記境界領域とは第１の酸化シリコン膜により覆われ、前
    記ＮチャネルＭＯＳトランジスタのゲート電極の側面の
    みが該第１の酸化シリコン膜がエッチバックされてなる
    第２の膜厚（＝ｔ2 ）を有した絶縁膜スペーサにより覆
    われ、 前記第１の酸化シリコン膜および前記ＮチャネルＭＯＳ
    トランジスタを含めて前記周辺回路領域は、第２の酸化
    シリコン膜と常圧気相成長法（ＡＰＣＶＤ）により形成
    されてさらにリフローされたＢＰＳＧ膜とが積層してな
    る層間絶縁膜により覆われて、該層間絶縁膜にはそれぞ
    れ前記Ｎ- 型ソース・ドレイン領域の一方および該Ｎチ
    ャネルＭＯＳトランジスタに達する第１のコンタクト孔
    （ビットコンタクト孔）および第２のコンタクト孔が設
    けられ、 前記層間絶縁膜の表面上には、前記ビットコンタクト孔
    を介して複数の前記セルトランジスタに接続され，前記
    第２のコンタクト孔を介して少なくとも１つの前記Ｎチ
    ャネルＭＯＳトランジスタに接続されるビット線と、該
    第２のコンタクト孔を介して複数の該ＮチャネルＭＯＳ
    トランジスタに接続される配線とが設けられ、前記Ｎ-
    型ソース・ドレイン領域の他方に接続される蓄積容量素
    子がビット線より上位に設けられたＤＲＡＭであって、 前記ワード線の上面を覆う部分での該第１の酸化シリコ
    ン膜は前記ｔ2 より薄い第３の膜厚（＝ｔ3 ）を有する
    ことと、 前記ビットコンタクト孔近傍を除いた前記ビット線の線
    幅と、該ビット線の最小間隔とが、それぞれ該ビット線
    および前記配線の形成のフォトリソグラフィに供せられ
    る露光光の波長（＝λ）よりも短かいことと、 ｔ1 ＋ｔ3 が前記ビット線の線幅および最小間隔を規定
    する前記フォトリソグラフィにおける焦点深度（＝ＤＯ
    Ｆ）の１／２より大きく、さらに、前記層間絶縁膜の上
    面の最大段差が、ＤＯＦ／２より小さく，ＤＯＦ／２−
    （ｔ2 −ｔ3 ）より大きいこととを特徴とする半導体記
    憶装置。
  2. 【請求項２】 シリコン基板の表面に設けられたＰ型領
    域には、セルアレイ領域と境界領域と周辺回路領域とが
    隣接して設けられ、 前記セルアレイ領域，境界領域および周辺回路領域の素
    子分離領域は、前記Ｐ型領域の表面に設けられた溝と、
    該溝を充填し，上面が概ね前記シリコン基板の表面に一
    致したフィールド絶縁膜とからなり、 前記周辺回路領域およびセルアレイ領域には、それぞれ
    複数のＮチャネルＭＯＳトランジスタおよびメモリセル
    を構成する複数のセルトランジスタが設けられ、 前記セルトランジスタおよびＮチャネルＭＯＳトランジ
    スダは、それぞれゲート絶縁膜と、それぞれ第１の膜厚
    （＝ｔ1 ）を有したワード線およびゲート電極と、Ｎ-
    型拡散層からなるＮ- 型ソース・ドレイン領域およびＮ
    + 型拡散層並びにＮ- 型拡散層からなるＬＤＤ型ソース
    ・ドレイン領域とからなり、 前記セルアレイ領域の前記フィールド絶縁膜および前記
    セルトランジスタの表面と前記境界領域とは第２の膜厚
    （＝ｔ2 ）の第１の酸化シリコン膜により直接に覆わ
    れ、さらに、前記ワード線の側面は、該第１の酸化シリ
    コン膜を介して，第３の膜厚（＝ｔ3 ）の窒化シリコン
    膜がエッチバックされてなる窒化シリコン膜スペーサに
    より覆われ、さらにまた、前記ＮチャネルＭＯＳトラン
    ジスタのゲート電極の側面のみが該第１の酸化シリコン
    膜並びに該窒化シリコン膜がエッチバックされてなる絶
    縁膜スペーサにより覆われ、 前記第１の酸化シリコン膜並びに窒化シリコン膜スペー
    サおよび前記ＮチャネルＭＯＳトランジスタを含めて前
    記周辺回路領域は、第２の酸化シリコン膜とＡＰＣＶＤ
    により形成されてさらにリフローされたＢＰＳＧ膜とが
    積層してなる層間絶縁膜により覆われて、該層間絶縁膜
    にはそれぞれ前記セルトランジスタの前記Ｎ- 型ソース
    ・ドレイン領域の一方および該ＮチャネルＭＯＳトラン
    ジスタに達する第１のコンタクト孔（ビットコンタクト
    孔）および第２のコンタクト孔が設けられ、 前記層間絶縁膜の表面上には、前記ビットコンタクト孔
    を介して複数の前記セルトランジスタに接続され，前記
    第２のコンタクト孔を介して少なくとも１つの前記Ｎチ
    ャネルＭＯＳトランジスタに接続されるビット線と、該
    第２のコンタクト孔を介して複数の該ＮチャネルＭＯＳ
    トランジスタに接続される配線とが設けられ、前記Ｎ-
    型ソース・ドレイン領域の他方に接続される蓄積容量素
    子がビット線より上位に設けられたＤＲＡＭであって、 前記ビットコンタクト孔近傍を除いた前記ビット線の線
    幅と、該ビット線の最小間隔とが、それぞれ該ビット線
    および前記配線の形成のフォトリソグラフィに供せられ
    る露光光の波長（＝λ）よりも短かいことと、 ｔ1 ＋ｔ2 が前記ビット線の線幅および最小間隔を規定
    する前記フォトリソグラフィにおける焦点深度（＝ＤＯ
    Ｆ）の１／２より大きく、さらに、前記層間絶縁膜の上
    面の最大段差が、ＤＯＦ／２より小さく，ＤＯＦ／２−
    ｔ3 より大きいこととを特徴とする半導体記憶装置。
  3. 【請求項３】 シリコン基板の表面に設けられたＰ型領
    域には、セルアレイ領域と境界領域と周辺回路領域とが
    隣接して設けられ、 前記セルアレイ領域，境界領域および周辺回路領域の素
    子分離領域は、前記Ｐ型領域の表面に設けられた溝と、
    該溝を充填し，上面が概ね前記シリコン基板の表面に一
    致したフィールド絶縁膜とからなり、 前記周辺回路領域およびセルアレイ領域には、それぞれ
    複数のＮチャネルＭＯＳトランジスタおよびメモリセル
    を構成する複数のセルトランジスタが設けられ、 前記セルトランジスタおよびＮチャネルＭＯＳトランジ
    スダは、それぞれゲート絶縁膜と、それぞれ第１の膜厚
    （＝ｔ1 ）を有したワード線およびゲート電極と、Ｎ-
    型拡散層からなるＮ- 型ソース・ドレイン領域およびＮ
    + 型拡散層並びにＮ- 型拡散層からなるＬＤＤ型ソース
    ・ドレイン領域とからなり、 前記セルアレイ領域の前記フィールド絶縁膜および前記
    セルトランジスタの表面と前記境界領域とは第１の酸化
    シリコン膜と該第１の酸化シリコン膜より充分に薄い膜
    厚の窒化シリコン膜とからなる第２の膜厚（＝ｔ2 ）の
    積層絶縁膜により直接に覆われ、さらに、前記ワード線
    の側面は、該積層絶縁膜を介して，第３の膜厚（＝ｔ
    3 ）の第２の酸化シリコン膜がエッチバックされてなる
    酸化シリコン膜スペーサにより覆われ、さらにまた、前
    記ＮチャネルＭＯＳトランジスタのゲート電極の側面の
    みが該第１の酸化シリコン膜並びに該第２の酸化シリコ
    ン膜がエッチバックされてなる絶縁膜スペーサにより覆
    われ、 前記積層絶縁膜並びに酸化シリコン膜スペーサおよび前
    記ＮチャネルＭＯＳトランジスタを含めて前記周辺回路
    領域は、第３の酸化シリコン膜とＡＰＣＶＤにより形成
    されてさらにリフローされたＢＰＳＧ膜とが積層してな
    る層間絶縁膜により覆われて、該層間絶縁膜にはそれぞ
    れ前記セルトランジスタの前記Ｎ- 型ソース・ドレイン
    領域の一方および該ＮチャネルＭＯＳトランジスタに達
    する第１のコンタクト孔（ビットコンタクト孔）および
    第２のコンタクト孔が設けられ、 前記層間絶縁膜の表面上には、前記ビットコンタクト孔
    を介して複数の前記セルトランジスタに接続され，前記
    第２のコンタクト孔を介して少なくとも１つの前記Ｎチ
    ャネルＭＯＳトランジスタに接続されるビット線と、該
    第２のコンタクト孔を介して複数の該ＮチャネルＭＯＳ
    トランジスタに接続される配線とが設けられ、前記Ｎ-
    型ソース・ドレイン領域の他方に接続される蓄積容量素
    子がビット線より上位に設けられたＤＲＡＭであって、 前記ビットコンタクト孔近傍を除いた前記ビット線の線
    幅と、該ビット線の最小間隔とが、それぞれ該ビット線
    および前記配線の形成のフォトリソグラフィに供せられ
    る露光光の波長（＝λ）よりも短かいことと、 ｔ1 ＋ｔ2 が前記ビット線の線幅および最小間隔を規定
    する前記フォトリソグラフィにおける焦点深度（＝ＤＯ
    Ｆ）の１／２より大きく、さらに、前記層間絶縁膜の上
    面の最大段差が、ＤＯＦ／２より小さく，ＤＯＦ／２−
    ｔ3 より大きいこととを特徴とする半導体記憶装置。
  4. 【請求項４】 波長＝λの露光光，焦点深度＝ＤＯＦの
    フォトリソグラフィによりビット線が形成され、該ビッ
    ト線においてセルトランジスタとの接続部を除いたビッ
    ト線の線幅と該ビット線の最小間隔とがそれぞれλより
    も短かくなっており、さらに、蓄積容量素子がビット線
    より上位に形成されたＤＲＡＭの製造方法であって、 シリコン基板の表面にＰ型領域を形成し、該Ｐ型領域に
    形成されるセルアレイ領域，周辺回路領域およびこれら
    の間の境界領域の素子分離領域に溝を形成し、上面が概
    ね該シリコン基板の表面に一致したフィールド絶縁膜を
    該溝に充填する工程と、 前記素子分離領域に囲まれた前記セルアレイ領域および
    周辺回路領域の前記シリコン基板の表面に熱酸化により
    ゲート絶縁膜を形成し、第１の膜厚（＝ｔ1 ）の第１の
    導電体膜を全面に形成し、該第１の導電体膜をパターニ
    ングして該セルアレイ領域および周辺回路領域の前記Ｐ
    型領域の表面上にワード線およびゲート電極を形成する
    工程と、 前記ワード線およびゲート電極に自己整合的に、前記素
    子分離領域に囲まれた前記セルアレイ領域および周辺回
    路領域の前記Ｐ型領域の表面に、Ｎ- 型ソース・ドレイ
    ン領域およびＮ- 型拡散層を形成する工程と、 減圧気相成長法（ＬＰＣＶＤ）により、ＤＯＦ／２−ｔ
    1 より厚い第２の膜厚（＝ｔ2 ）を有する第１の酸化シ
    リコン膜を全面に形成する工程と、 前記第１の酸化シリコン膜を異方性ドライエッチングに
    よりエッチバックして、前記ワード線およびゲート電極
    の直上における該第１の酸化シリコン膜の膜厚を第３の
    膜厚（＝ｔ3 ）にする工程と、 前記セルアレイ領域および境界領域を覆い，前記周辺回
    路領域に開口部を有した第１のフォトレジスト膜パター
    ンをマスクにして、前記第１の酸化シリコン膜に対して
    再度異方性ドライエッチングによるエッチバックを行な
    い、前記ゲート電極の側面に該第１の酸化シリコン膜か
    らなる絶縁膜スペーサを残置形成する工程と、 前記ゲート電極および絶縁膜スペーサをマスクにして、
    前記周辺回路領域の前記Ｐ型領域の表面にＮ+ 型拡散層
    を形成し，該Ｎ+ 型拡散層と前記Ｎ- 型拡散層とからな
    るＬＤＤ型ソース・ドレイン領域を形成する工程と、 全面に第２の酸化シリコン膜を形成し，さらに，ＡＰＣ
    ＶＤにより全面にＢＰＳＧ膜を形成し、該ＢＰＳＧ膜の
    上面の最大段差がｔ1 ＋ｔ3 およびＤＯＦ／２より小さ
    く，ＤＯＦ／２−（ｔ2 −ｔ3 ）より大きくなるように
    該ＢＰＳＧ膜をリフローして、該第２の酸化シリコン膜
    およびＢＰＳＧ膜からなる層間絶縁膜を形成する工程
    と、 前記層間絶縁膜に前記Ｎ- 型ソース・ドレイン領域の一
    方およびＬＤＤ型ソース・ドレイン領域にそれぞれに達
    するビットコンタクト孔およびコンタクト孔を形成する
    工程と、 全面に第２の導電体膜を形成し、全面にポジ型のフォト
    レジスト膜を形成し、前記ワード線直上での該フォトレ
    ジスト膜の上面に焦点を合わせ，さらに，この部分での
    パターン幅が極大になる条件のもとに露光を行ない、第
    ２のフォトレジスト膜パターンを形成し、該フォトレジ
    スト膜パターンをマスクにした異方性ドライエッチング
    によりビット線を形成するとともに前記周辺回路領域に
    配線を形成する工程と、 全面に第２の層間絶縁膜を形成し、該第２の層間絶縁膜
    および前記第１の層間絶縁膜を貫通して前記Ｎ- 型ソー
    ス・ドレイン領域の他方に達するノードコンタクト孔を
    形成し、該ノードコンタクト孔を介して該Ｎ- 型ソース
    ・ドレイン領域の他方に接続される蓄積容量素子を形成
    する工程とを有することを特徴とする半導体記憶装置の
    製造方法。
  5. 【請求項５】 前記第２のフォトレジスト膜パターンが
    化学増幅型フォトレジスト膜からなり、該第２のフォト
    レジスト膜パターンの形成がＫｒＦエキシマレーザ露光
    もしくはＡｒＦエキシマレーザ露光により行なわれる請
    求項４記載の半導体記憶装置の製造方法。
  6. 【請求項６】 波長＝λの露光光，焦点深度＝ＤＯＦの
    フォトリソグラフィによりビット線が形成され、該ビッ
    ト線においてセルトランジスタとの接続部を除いたビッ
    ト線の線幅と該ビット線の最小間隔とがそれぞれλより
    も短かくなっており、さらに、蓄積容量素子がビット線
    より上位に形成されたＤＲＡＭの製造方法であって、 シリコン基板の表面にＰ型領域を形成し、該Ｐ型領域に
    形成されるセルアレイ領域，周辺回路領域およびこれら
    の間の境界領域の素子分離領域に溝を形成し、上面が概
    ね該シリコン基板の表面に一致したフィールド絶縁膜を
    該溝に充填する工程と、 前記素子分離領域に囲まれた前記セルアレイ領域および
    周辺回路領域の前記シリコン基板の表面に熱酸化により
    ゲート絶縁膜を形成し、第１の膜厚（＝ｔ1 ）の第１の
    導電体膜を全面に形成し、該第１の導電体膜をパターニ
    ングして該セルアレイ領域および周辺回路領域の前記Ｐ
    型領域の表面上にワード線およびゲート電極を形成する
    工程と、 前記ワード線およびゲート電極に自己整合的に、前記素
    子分離領域に囲まれた前記セルアレイ領域および周辺回
    路領域の前記Ｐ型領域の表面に、Ｎ- 型ソース・ドレイ
    ン領域およびＮ- 型拡散層を形成する工程と、 ＬＰＣＶＤにより、ＤＯＦ／２−ｔ1 より厚い第２の膜
    厚（＝ｔ2 ）を有する第１の酸化シリコン膜を全面に形
    成する工程と、 前記セルアレイ領域および境界領域を覆い，前記周辺回
    路領域に開口部を有した第１のフォトレジスト膜パター
    ンをマスクにして、前記第１の酸化シリコン膜を異方性
    ドライエッチングによりエッチバックして、前記ゲート
    電極の直上における該第１の酸化シリコン膜の膜厚を第
    ３の膜厚（＝ｔ3 ）にする工程と、 前記第１のフォトレジスト膜パターンを除去し、前記第
    １の酸化シリコン膜に対して再度異方性ドライエッチン
    グによるエッチバックを行ない、前記ゲート電極の側面
    に該第１の酸化シリコン膜からなる絶縁膜スペーサを残
    置形成する工程と、 前記ゲート電極および絶縁膜スペーサをマスクにして、
    前記周辺回路領域の前記Ｐ型領域の表面にＮ+ 型拡散層
    を形成し，該Ｎ+ 型拡散層と前記Ｎ- 型拡散層とからな
    るＬＤＤ型ソース・ドレイン領域を形成する工程と、 全面に第２の酸化シリコン膜を形成し，さらに，ＡＰＣ
    ＶＤにより全面にＢＰＳＧ膜を形成し、該ＢＰＳＧ膜の
    上面の最大段差がｔ1 ＋ｔ2 −ｔ3 およびＤＯＦ／２よ
    り小さく，ＤＯＦ／２−ｔ3 より大きくなるように該Ｂ
    ＰＳＧ膜をリフローして、該第２の酸化シリコン膜およ
    びＢＰＳＧ膜からなる層間絶縁膜を形成する工程と、 前記層間絶縁膜に前記Ｎ- 型ソース・ドレイン領域の一
    方およびＬＤＤ型ソース・ドレイン領域にそれぞれに達
    するビットコンタクト孔およびコンタクト孔を形成する
    工程と、 全面に第２の導電体膜を形成し、全面にポジ型のフォト
    レジスト膜を形成し、前記ワード線直上での該フォトレ
    ジスト膜の上面に焦点を合わせ，さらに，この部分での
    パターン幅が極大になる条件のもとに露光を行ない、第
    ２のフォトレジスト膜パターンを形成し、該フォトレジ
    スト膜パターンをマスクにした異方性ドライエッチング
    によりビット線を形成するとともに前記周辺回路領域に
    配線を形成する工程と、 全面に第２の層間絶縁膜を形成し、該第２の層間絶縁膜
    および前記第１の層間絶縁膜を貫通して前記Ｎ- 型ソー
    ス・ドレイン領域の他方に達するノードコンタクト孔を
    形成し、該ノードコンタクト孔を介して該Ｎ- 型ソース
    ・ドレイン領域の他方に接続される蓄積容量素子を形成
    する工程とを有することを特徴とする半導体記憶装置の
    製造方法。
  7. 【請求項７】 前記第２のフォトレジスト膜パターンが
    化学増幅型フォトレジスト膜からなり、該第２のフォト
    レジスト膜パターンの形成がＫｒＦエキシマレーザ露光
    もしくはＡｒＦエキシマレーザ露光により行なわれる請
    求項６記載の半導体記憶装置の製造方法。
  8. 【請求項８】 波長＝λの露光光，焦点深度＝ＤＯＦの
    フォトリソグラフィによりビット線が形成され、該ビッ
    ト線においてセルトランジスタとの接続部を除いたビッ
    ト線の線幅と該ビット線の最小間隔とがそれぞれλより
    も短かくなっており、さらに、蓄積容量素子がビット線
    より上位に形成されたＤＲＡＭの製造方法であって、 シリコン基板の表面にＰ型領域を形成し、該Ｐ型領域に
    形成されるセルアレイ領域，周辺回路領域およびこれら
    の間の境界領域の素子分離領域に溝を形成し、上面が概
    ね該シリコン基板の表面に一致したフィールド絶縁膜を
    該溝に充填する工程と、 前記素子分離領域に囲まれた前記セルアレイ領域および
    周辺回路領域の前記シリコン基板の表面に熱酸化により
    ゲート絶縁膜を形成し、第１の膜厚（＝ｔ1 ）の第１の
    導電体膜を全面に形成し、該第１の導電体膜をパターニ
    ングして該セルアレイ領域および周辺回路領域の前記Ｐ
    型領域の表面上にワード線およびゲート電極を形成する
    工程と、 前記ワード線およびゲート電極に自己整合的に、前記素
    子分離領域に囲まれた前記セルアレイ領域および周辺回
    路領域の前記Ｐ型領域の表面に、Ｎ- 型ソース・ドレイ
    ン領域およびＮ- 型拡散層を形成する工程と、 ＬＰＣＶＤにより、第２の膜厚（＝ｔ2 ）を有する第１
    の酸化シリコン膜と第３の膜厚（＝ｔ3 ）を有する窒化
    シリコン膜とを、ｔ1 ＋ｔ2 ＋ｔ3 ＞ＤＯＦ／２の条件
    のもとに順次全面に形成する工程と、 前記窒化シリコン膜に対して異方性ドライエッチングに
    より選択的にエッチバックして、前記第１の酸化シリコ
    ン膜を介して前記ワード線およびゲート電極の側面をそ
    れぞれに覆う窒化シリコン膜スペーサを形成する工程
    と、 前記セルアレイ領域および境界領域を覆い，前記周辺回
    路領域に開口部を有した第１のフォトレジスト膜パター
    ンをマスクにして、前記窒化シリコン膜スペーサと第１
    の酸化シリコン膜とを酸化シリコン膜および窒化シリコ
    ン膜に対するエッチングレートが略等しい異方性ドライ
    エッチングによりエッチバックして、前記ゲート電極の
    側面に、該第１の酸化シリコン膜に窒化シリコン膜スペ
    ーサが積層してなる絶縁膜スペーサを残置形成する工程
    と、 前記ゲート電極および絶縁膜スペーサをマスクにして、
    前記周辺回路領域の前記Ｐ型領域の表面にＮ+ 型拡散層
    を形成し，該Ｎ+ 型拡散層と前記Ｎ- 型拡散層とからな
    るＬＤＤ型ソース・ドレイン領域を形成する工程と、 全面に第２の酸化シリコン膜を形成し，さらに，ＡＰＣ
    ＶＤにより全面にＢＰＳＧ膜を形成し、該ＢＰＳＧ膜の
    上面の最大段差がｔ1 ＋ｔ2 およびＤＯＦ／２より小さ
    く，ＤＯＦ／２−ｔ3 より大きくなるように該ＢＰＳＧ
    膜をリフローして、該第２の酸化シリコン膜およびＢＰ
    ＳＧ膜からなる層間絶縁膜を形成する工程と、 前記層間絶縁膜に前記Ｎ- 型ソース・ドレイン領域の一
    方およびＬＤＤ型ソース・ドレイン領域にそれぞれに達
    するビットコンタクト孔およびコンタクト孔を形成する
    工程と、 全面に第２の導電体膜を形成し、全面にポジ型のフォト
    レジスト膜を形成し、前記ワード線直上での該フォトレ
    ジスト膜の上面に焦点を合わせ，さらに，この部分での
    パターン幅が極大になる条件のもとに露光を行ない、第
    ２のフォトレジスト膜パターンを形成し、該フォトレジ
    スト膜パターンをマスクにした異方性ドライエッチング
    によりビット線を形成するとともに前記周辺回路領域に
    配線を形成する工程と、 全面に第２の層間絶縁膜を形成し、該第２の層間絶縁膜
    および前記第１の層間絶縁膜を貫通して前記Ｎ- 型ソー
    ス・ドレイン領域の他方に達するノードコンタクト孔を
    形成し、該ノードコンタクト孔を介して該Ｎ- 型ソース
    ・ドレイン領域の他方に接続される蓄積容量素子を形成
    する工程とを有することを特徴とする半導体記憶装置の
    製造方法。
  9. 【請求項９】 前記第２のフォトレジスト膜パターンが
    化学増幅型フォトレジスト膜からなり、該第２のフォト
    レジスト膜パターンの形成がＫｒＦエキシマレーザ露光
    もしくはＡｒＦエキシマレーザ露光により行なわれる請
    求項８記載の半導体記憶装置の製造方法。
  10. 【請求項１０】 前記絶縁膜スペーサを形成するための
    異方性ドライエッチングが、テトラフルオロメタン（Ｃ
    Ｆ4 ）により行なわれる請求項８記載の半導体記憶装置
    の製造方法。
  11. 【請求項１１】 波長＝λの露光光，焦点深度＝ＤＯＦ
    のフォトリソグラフィによりビット線が形成され、該ビ
    ット線においてセルトランジスタとの接続部を除いたビ
    ット線の線幅と該ビット線の最小間隔とがそれぞれλよ
    りも短かくなっており、さらに、蓄積容量素子がビット
    線より上位に形成されたＤＲＡＭの製造方法であって、 シリコン基板の表面にＰ型領域を形成し、該Ｐ型領域に
    形成されるセルアレイ領域，周辺回路領域およびこれら
    の間の境界領域の素子分離領域に溝を形成し、上面が概
    ね該シリコン基板の表面に一致したフィールド絶縁膜を
    該溝に充填する工程と、 前記素子分離領域に囲まれた前記セルアレイ領域および
    周辺回路領域の前記シリコン基板の表面に熱酸化により
    ゲート絶縁膜を形成し、第１の膜厚（＝ｔ1 ）の第１の
    導電体膜を全面に形成し、該第１の導電体膜をパターニ
    ングして該セルアレイ領域および周辺回路領域の前記Ｐ
    型領域の表面上にワード線およびゲート電極を形成する
    工程と、 前記ワード線およびゲート電極に自己整合的に、前記素
    子分離領域に囲まれた前記セルアレイ領域および周辺回
    路領域の前記Ｐ型領域の表面に、Ｎ- 型ソース・ドレイ
    ン領域およびＮ- 型拡散層を形成する工程と、 ＬＰＣＶＤにより、第２の膜厚（＝ｔ2 ）を有する第１
    の酸化シリコン膜と、該第１の酸化シリコン膜より充分
    に薄い窒化シリコン膜とを順次全面に形成する工程と、 前記セルアレイ領域および境界領域を覆い，前記周辺回
    路領域に開口部を有した第１のフォトレジスト膜パター
    ンをマスクにして、前記窒化シリコン膜を選択的に等方
    性ドライエッチングにより除去する工程と、 第３の膜厚（＝ｔ3 ）を有した第２の酸化シリコン膜
    を、ｔ1 ＋ｔ2 ＋ｔ3 ＞ＤＯＦ／２の条件のもとに、Ｌ
    ＰＣＶＤにより全面に形成する工程と、 酸化シリコン膜を選択的にエッチングする異方性ドライ
    エッチングによるエッチバックにより、前記ワード線の
    側面には前記第２の酸化シリコン膜からなる酸化シリコ
    ン膜スペーサを残置形成し，前記ゲート電極の側面には
    前記第１の酸化シリコン膜に該第２の酸化シリコン膜が
    積層してなる絶縁膜スペーサを残置形成する工程と、 前記ゲート電極および絶縁膜スペーサをマスクにして、
    前記周辺回路領域の前記Ｐ型領域の表面にＮ+ 型拡散層
    を形成し，該Ｎ+ 型拡散層と前記Ｎ- 型拡散層とからな
    るＬＤＤ型ソース・ドレイン領域を形成する工程と、 全面に第３の酸化シリコン膜を形成し，さらに，ＡＰＣ
    ＶＤにより全面にＢＰＳＧ膜を形成し、該ＢＰＳＧ膜の
    上面の最大段差がｔ1 ＋ｔ2 およびＤＯＦ／２より小さ
    く，ＤＯＦ／２−ｔ3 より大きくなるように該ＢＰＳＧ
    膜をリフローして、該第２の酸化シリコン膜およびＢＰ
    ＳＧ膜からなる層間絶縁膜を形成する工程と、 前記層間絶縁膜に前記Ｎ- 型ソース・ドレイン領域の一
    方およびＬＤＤ型ソース・ドレイン領域にそれぞれに達
    するビットコンタクト孔およびコンタクト孔を形成する
    工程と、 全面に第２の導電体膜を形成し、全面にポジ型のフォト
    レジスト膜を形成し、前記ワード線直上での該フォトレ
    ジスト膜の上面に焦点を合わせ，さらに，この部分での
    パターン幅が極大になる条件のもとに露光を行ない、第
    ２のフォトレジスト膜パターンを形成し、該フォトレジ
    スト膜パターンをマスクにした異方性ドライエッチング
    によりビット線を形成するとともに前記周辺回路領域に
    配線を形成する工程と、 全面に第２の層間絶縁膜を形成し、該第２の層間絶縁膜
    および前記第１の層間絶縁膜を貫通して前記Ｎ- 型ソー
    ス・ドレイン領域の他方に達するノードコンタクト孔を
    形成し、該ノードコンタクト孔を介して該Ｎ- 型ソース
    ・ドレイン領域の他方に接続される蓄積容量素子を形成
    する工程とを有することを特徴とする半導体記憶装置の
    製造方法。
  12. 【請求項１２】 前記第２のフォトレジスト膜パターン
    が化学増幅型フォトレジスト膜からなり、該第２のフォ
    トレジスト膜パターンの形成がＫｒＦエキシマレーザ露
    光もしくはＡｒＦエキシマレーザ露光により行なわれる
    請求項１１記載の半導体記憶装置の製造方法。
  13. 【請求項１３】 前記窒化シリコン膜に対する選択的な
    等方性ドライエッチングが、６弗化硫黄（ＳＦ6 ）によ
    り行なわれる請求項１１記載の半導体記憶装置の製造方
    法。
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