TW426975B - Semiconductor memory and manufacturing method of the semiconductor memory - Google Patents

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五'發明說明（1) 【發明背景】 42¾¾笋濟】 本發明係關於DRAM與DRAM之製造方法，尤其關於絕緣 膜之結構，該絕緣膜係覆蓋一M0S電晶體（其構成—外緣電 路），一單元電晶體（其構成一記憶單元），以及該絕緣膜 之製造方法。 【相關技術之說明】 _在習知的DRAM中，一單元電晶體包含：構成一記憶單 元之一N通道MOS電晶體，以及構成一外緣電路之至少一部 伤之N通道MOS電晶體，其二者皆具有一 LJ)])型源極與没 極區域，其包含：自對準於閘極電極（或字元線）之一 N—型 擴散層，以及自對準於絕緣間隙壁之一 N +型擴散層，該絕 緣間隙壁覆蓋該閘極電極（或字元線）之一邊β無論如何'， 自從使用0.3 5 /zm設計規則之64Μ型DRAM出現時起，僅包含 自對準於字元線之N-型擴散層之N-型源極與汲極區域業已 使用於電晶體中》 下文中說明在單元電晶體中採用N -型源極與汲極區 域之理由。在字元線側壁上之絕緣膜間隙壁之形成中，會 對絕緣膜進行回蝕。然而，在單元電晶體中，因為回蝕所 造成之損壞’所以明顯造成保持特性之變差，該單元電晶 體係由使用0 · 3 5 // m數量級之設計規則的製造方法而精細 製成。另一方面，雖然構成外緣電路之N通道m〇’s電晶體所 需之保持特性並未基於此一精確值，但需要具有高數值之

4269 7 5 ' _____ 五、發明說明（2) 驅動電流，因而最好在電晶體中使用LDD型源極與沒極區 域，其業已在習知方式下實行。 參照圖1A至1D，其顯示DRAM之製造步驟之剖面圖，以 及圖2A與2B ’其顯示DRAM之平面圖與剖面圖，提供一 DRAM 之例示’其中外緣電路例如解碼器電路、感測放大器電 路、或諸如此類者，連接至記憶單元之字元線與位元線， 茲將以採用0. 2 5以m (四分之一微米）的設計規則之例子說 明DRAM之製造方法》附帶一提，圖ία至1D係對應於圖2A中 線Α-Α位置處之製造步驟之剖面圖。圖2Β係沿著圖2Α中線 Α-Α之剖面圖。 此DRAM係設置於Ρ型矽基板201之表面上。一早元陣列 區域251 ’其上配置一DRAM記憶單元、一邊界區域252，環 繞此單元陣列區域251、以及一外緣電路區域253，其上形 成一外緣電路，係設置於P型矽基板201之表面上。此DRAM 係以如下之方法而形成。 首先，在單元陣列區域251之裝置分離區域與外緣電 路區域2 53上，該外緣電路區域包括p型矽基板2 〇1表面上 之邊界區域252 ’藉由非等向性蝕刻製程，形成一厚度約 為例如300nm之溝槽。在此溝槽中，藉由CVD或諸如此類之 製程’填滿場絕緣膜202。場絕緣膜20 2之上表面最·好實質 上齊平於Ρ型矽基板201之表面。在漿置形成區域2 〇3與204 上，其位於Ρ型矽基板201之表面上，由裝置分離區域所環 繞’形成一厚度約為例如5nm之閘極絕緣膜2 0 5。邊界區域 252(其中之％絕緣膜202)之最小寬度約為例如。

第6頁 42697 5 五、發明說明（3) 繼而，矽基板20 1之整個表面上，形成一厚度約為例 如100nm之N +型多晶矽膜與一厚度約為例如i〇〇nm之矽化鎢 膜。藉由非等向性蝕刻製程，依序圖案化此矽化鎢膜與N + 型多晶矽膜。在單元陣列區域251與外緣電路區域253上， 分別形成字元線211與閘極電極21 2，其係經由使矽化鎢膜 圊案242疊製於N+型多晶矽膜圖案241上而形成。字元線 2 11與閘極電極2 1 2之線寬度（閘極寬度）分別約為〇 _ 3以m與 0. 5私m。相鄰的字元線211間之間隔以及字元線211與場絕 緣膜2 0 2間之間隔’分別約為例如〇. 6 v m。 隨後’使用場絕緣膜202、字元線211、與閘極電極 212作為遮罩，藉由離子植入或諸如此類之製程，分別形 成接面深度約為例如70nm之一N -型源極與汲極區域214與 一 N -型擴散層215 ’於P型矽基板201之表面上的裝置形成 區域2 03與裝置形成區域2 04上。因此，完成包含一閘極絕 緣膜205、字元線211、N_型源極與汲極區域214之一記憶 單元。此處’（通常地），N-型源極與汲極區域214中之一 區域屬於一條字元線211 ( —個記憶單元），而N-型源極與 汲極區域214中之另一區域則由相鄰的字元線211所分享 (二個記憶單元）。閘極電極21 2與場絕緣膜202間之最小間 隔約為例如1. 0 y m (參照圖1A與圖2 A)。 、 接著’藉由低壓化學氣相沉積製程（low-pressure chemical vapor deposition，LPCVD)，厚度約為例如 13 Onm之第一氧化矽膜221形成於基板201之整個表面上。 藉由非等向性蝕刻製程，其中一光阻膜圖案244覆蓋單元

第7頁 42697 d 五、發明說明（4) 陣列區域251與邊界區域252，選擇性回蝕此氧化矽膜 2 2 1 (與閘極絕緣膜2 〇 5 )，導致用以覆蓋閘極電極21 2之側 壁的絕緣膜間隙壁227(包含氧化矽膜221)存留且形成。絕 緣膜間隙壁227之厚度實質上約為i3〇nm(參照圖1B)。 藉由光阻膜圖案244移除前與移除後之碎離子植入， 以及藉由光阻膜移除後之熱處理，N +型擴散.層229形成於 裝置形成區域2 0 4上’自對準於場絕緣膜2 〇 2與絕緣膜間隙 壁2 17(與閘電極2 12 —起N +型擴散層229之接面深度約 為例如200nm。因此，完成構成外緣電路之n通道m〇s電晶 體。N通道MOS電晶體之源極與汲極區域包含一ldd型源極 與汲極區域230，該LDD型源極與汲極區域包含N+型擴散層 229與N -型擴散層215。氧化矽膜221(絕緣膜間隙壁227)之 厚度係隨著N+型擴散層229之深度而調整。 繼之’藉i大氣壓力化學氣相沉積（atmospheric pressure chemical vapor deposition，APCVD)製程，厚 度約為例如100nm之第二氧化矽膜231形成於基板201之整 個表面上。再者，藉由APCVD，使用臭氧（〇3)、TE0S (Si(〇C2H5)4)、TM0P (P0(0CH3)3)、與TMB (B(0CH3)3)作為 材料，形成厚度約為例如200nm之BPSG膜232。此處，採用 APCVD製程以形成氧化矽膜231與BPSG膜232之理由係：生 產率具有優先性。BPSG膜232中之磷濃度係例如4, 8mol% 。硼之濃度為10. 3mol%。此時，BPSG膜232之上表面上之 最高位置係直接位於字元線211上之一部份《其上表面之 最低位置係直接位於場絕緣膜202上之一部份，鄰近（外緣

第8頁 4 2 69 7 r 五、發明說明（5) 〜 電路區域253中之）邊界區域252，以及LDD型源極與沒極區 域230。BPSG膜232之上表面之最大位階差約為33〇nm。此 數值等於字元線βΠ之厚度與氧化矽膜221之厚度之總和 (參照圖1C與圖2Α)。 '‘ 隨後’在氮氣環境中，於例如850 〇c下進行熱處理約 10分鐘。BPSG膜232再熱流，且BPSG膜233形成，藉此再熱 流，BPSG膜233之上表面上之最大位階差減低至約為2?〇1^ (參照圖ID)。 附帶一提，在具有前述厚度與前述磷濃度之Bps(J膜 2 3 2上即使當再熱流之條件改變至例如較高的溫度或較 長的時間時，前述上表面之最大位階差之減少仍未改變太 多。當磷濃度增加至超過前述程度時，磷沉積會產生，導 致滿氣持久度下降^ BPSG膜2 3 2之厚度係由生產率之安全 性所要求，由APCVD所導致之BPSG膜之懸甲組態之抑制， 以及接觸孔之縱橫比之增加之抑制，該接觸孔係形成於層 間絕緣膜上（其係藉由疊製BPSG膜233於氡化矽膜23]L上而 形成）。.再者’此方法中之BPSG膜232之厚度較薄之情形 下’藉由CMP以平坦化並不合適。 繼之’化學增強型與正片型光阻膜（未圖示）.形成於 BPSG膜233之表面上。藉由使用](rF準分子雷射之步進曝光.一 (stepper exposure),聚焦於此光阻臈之直接妆於字元線 211上之上表面’（在此位置處之開口圖案寬度變成最小的

If形下），一開口圖案形成於此光阻臈上。使用光阻膜圊 案作為遮罩’非等向性蝕刻氧化矽膜，以形成達到N _型源

第9頁 42697· 五、發明說明（6) 極與汲極區域214之位元接觸孔235，以及達到LDD型源極 與汲極區域230之接觸孔236。位元接觸孔235之尺寸係 0.25 平方數暈級，然而接觸孔236之尺寸係0.3 μοι平方 數量級。在前述之曝光中，在前述位置處之開口圖案寬度 係設定至最小程度且防止變成最大的理由係：例如安全地 形成接觸孔236。 在導電膜形成於基板的整個表面上之後，形成化學增 強型與正片型光阻膜（未圖示），以覆蓋此導電膜之表面。 藉由使用KrF準分子雷射之步進曝光，.聚焦於光阻膜之直 接位於字元線211之上表面，（在此位置處之圖案寬度變成 最大的情形下），形成光阻膜圖案。此時，光阻膜圖案之 設計目標寬度與其設計目的最小間隔分別為：〇. 21 6只m與 〇.252vm。為此目的之KrF準分子雷射之曝光量約為 4OmJ。接著，藉由使用光阻膜圖案作為遮罩，非等向性蝕 刻此導電膜，以形成位元線237與配線238 »位元線237係 經由位元接觸孔2 3 5而連接於複數個單元電晶體，且經由 接觸孔236而連接於至少一個構成外緣電路之n通道電 晶醴。位元線237係用以經由接觸孔236，而作為構成外緣 電路之N通道M0S電晶體或諸如此類者間之連接。·經由氧化 石夕膜221與層間絕緣膜’位元線236垂直於字元線2丨1，該 層間絕緣膜包含BPSG膜233與氧化矽膜231 (參照‘圖,2A與圖 2B) » 、 附帶一提，在形成用以圖案化位元線236與配線237之 光阻膜的前述曝光中’前述位置處之光阻膜圖案寬度係設

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4269 7 R 五、發明說明（7) 定至最大之理由係：避免相鄰的位元線之短路。位元線 237中位元接觸孔235部分處之線寬度約為〇. 5 ，導致位 元接觸孔235之徠此相鄰之位置處的位元線237間之間隔變 成最小。所以，基本上完全避免位元接觸孔235之彼此相 鄰之位置處上位元線237間之短路。 此後（未圖示）’第二層間絕緣膜形成基板之整個表面 上。在節點接觸孔形成後，該節點接觸孔係穿過BpSG膜 233 '氧化矽膜231(與閘極絕緣膜211)，而達到N-型源極 與汲極區域214之中另一區域，一儲存節點電極形成，其 經由節點接觸孔而連接至單元電晶體。再者，電容絕緣 膜、單元平板電極或諸如此類者形成，而完成DRAM。 無論如何，參照圖1A至1D，圖2A與圖2B，在前述之 DRAM申有一缺點：在外緣電路區域253中（尤其，位於邊 界區域252附近之區域），位元線23 6之線寬度薄於單元陣 列區域2 5 1中之線寬度，導致此部份處之位元線不連接。 在形成光阻膜圖案之曝光中，該光阻膜圖案係用以圖 案化位元線236與配線237，所使用的KrF準分子雷射之波 長λ為248nm。在40mJ之曝光時，焦深（depth of focus， DOF)約為〇. 4 // m。然而，既然焦點位置係於前述條件下所 測定，因此DOF/2 = 0. 變得有意義。所以，BPSG膜233 之上表面之最大位階差大於DOF/2 = 0. 2/zm之情形下，產生 光阻膜圖案未形成之部分。BPSG膜23 3之上表面之最大位 階差係關聯於BPSG膜232之上表面之最大位階差_。BPSG膜 2 32之上表面之最大位階差係依據字元線211之厚度與氧化

* 4269 7 5 五、發明說明（8) 矽膜2 21之厚度的總和而調整。此總和大於λ之數值》在 製造細微單元電晶體時，難以使字元線2 1 i之厚度設定成 正比於縮小率。 當僅注意避免位元線236之不連接時，因為BPSG膜233 之上表面之最大位階差約為270nm，所以僅曝光量得降低 至約為36mJ。然而，當此曝光量降低時，光阻膜圖案之間 隔會變窄，導致位元線236間產生短路。 【發明概述】 本發明之一目的在於’提供一絕緣膜（覆蓋一單元電 晶體或諸如此類者）之結構’與此絕緣膜之製造方法，其 結構可避免位元線之短路與不連接，而不犧牲生產率 依據本發明之第一態樣，提供一種半導體記憶 為一DRAM，其中： . 一單元陣列區域、一邊界卩说 .,.Λ 運界&域、與一外緣電路區域係 彼此相鄰地設置於一 Ρ型區域上，兮u β ^ 基板之表面上； 域上斯型區域係設置於一發 一獎區：人該邊界區域、與該外緣電路區域之 於兮P *丨r θ々主左u 4槽，該複數個溝槽係設置 於该p型區域之表面上，以及一 上类而奋粗ί•澉巫认姑A 場絕緣膜，該場絕緣膜之 溝槽； 丞板之表面，該膜填滿該複數個 記憶單元之梭數個單元 區域與該單元陣列區域 複數個Ν通道MOS電晶髅與構成 電晶體，皆分別設置於該外緣電路

4269 i b 五、發明說明（9) J Ϊ ί :單疋電晶體與該N通道M〇S電晶體分別包含： ^ 厚度（ = tl)之字元線與一閘極電 inu, b 域其包含一Ν-型擴散層、以及 一 LDD型源極與沒極區域，甘& ..,, 蚀应场其包含一Ν+型擴散層與一 η-型 擴散層； 包括：由第一氧化矽臈 該記憶單元區域與該邊界區域 所覆蓋之該單元電晶體； 僅Ν通道MOS電晶體之閘極電極之側壁受絕緣膜間隙壁 所覆蓋’該絕緣膜間隙壁係藉由回触—第—氧化妙膜而獲 得，且其具有第二厚度（ = t2); 該外緣電路區域包括該第一氧化矽膜與該N通道M〇s電 晶體’其受一層間絕緣膜所覆蓋，該層間絕緣膜包含一第 二氧化妙膜與-_之一 4製層，其藉由J 氣相沉積（APCVD)製程而形成，且更再熱流； 一第一接觸孔（一位元接觸孔），其達到該N -型源極與 没極區域中之一區域’以及一第二接觸孔，其達到該N通 道MOS電晶體之源極與j：及極區域中之一區域，皆分別設置 於層間絕緣膜上； 複數條位元線’其經由該位元接觸孔而連接於該複數 個單元電晶體，且經由該第二接觸孔而連接於至少一個N 通道MOS電晶體，以及一配線，其經由該第二接觸孔而連 接於複數個該N通道MOS電晶體，皆設置於層間也緣膜之 表面上；以及

第13頁 4269 f5 五、發明說明（ίο) 一聚集電容元件，連接於該N-型源極與汲極區域中之 另一區域，係設置於高於該位元線之位置上；該裝置包 含： « 該第一氧化矽膜係覆蓋該字元線之上表面，該膜具有 較t2薄之第三厚度（ = t3); 不包括該位元接觸孔附近之該位元線之線寬度與此位 元線之最小間隔，皆較曝光光線之波長（=又）短，該曝光 光線係作為光微影製程，以分別形成該位元線與該配線； 在光微影製程中，tl+t3大於1/2的焦深（=DOF);並且 該層間絕緣膜之上表面之最大位階差小於DOF/2且大 於DOF/2-(t2-t3)。 依據本發明之第二態樣，提供一種半導體記憶體，作 為一DRAM，其中： 一單元陣列區域、一邊界區域、與一外緣電路區域係 彼此相鄰地設置於一 P型區域上，該p型區域係設置於一矽 基板之表面上； 該單元陣列區域、該邊界區域、與該外緣電路區域之 一裝置分離區域，包含複數個溝槽，該複數個溝槽係設置 於該P型區域之表面上，以及一場絕緣膜，該場叙緣膜之 上表面實質上齊平於矽基板之表面，該膜填滿該後數個溝 槽； * 複數個N通道MOS電晶趙與構成記憶單元之複數個單元 電晶體，皆分别設置於該外緣電路區域與該單夫*陣列區域 上；

4269 7 5 五、發明說明（11) — ---- 該複數個單元電晶趙與該N通道MOS電晶體分別包含： 一閘極絕緣膜、具有第一厚度（=u )之字元線與一閘極電 極、一N型源極與汲極區域，其包含一擴散層，以及 一 LDD型源極與汲極區域，其包含一 n +型擴散層與一 N -型 擴散層； ' 在該單元陣列區域中之該場絕緣膜、該單元電晶體之 表面、與該邊界區域’皆直接由具有第二厚度（ = t2)之第 一氧化矽膜所覆蓋； 該字元線之侧壁經由該第—氧化矽膜，更受一氮化矽 膜間隙壁所覆蓋，該氮化矽膜間隙壁係藉由回蝕具有第三 厚度（ = t3)之氮化矽膜而形成； 僅該N通道MOS電晶體..之閘極電極之側壁更受一絕緣間 隙壁所覆蓋，該絕緣膜間隙壁係藉由回蝕該第一氧化矽膜 與該氮化矽膜而形成； 該外緣電路區域，包括該第一氧化矽膜、該氮化矽膜 間隙壁、與該N通道MOS電晶體，係受一層間絕緣膜所覆 蓋，s亥層間絕緣旗包含：一第二氧化石夕膜與一Bp%膜之一 疊製層，係藉由APCVD而形成，且更再熱流； 一第一接觸孔（一位元接觸孔），其達到該N-·型源極與 汲極區域中之一區域，以及一第二接觸孔，其達到該N通 道MOS電晶餿之源極與汲極區域中之一區域，皆，分別設置 於層間絕緣膜；

複數條位元線，經由該位元接觸孔而連接舲該複數個 單元電晶體，且經由該第二接觸孔而連接於至少一個該N

426975 五、發明說明（12) 通道MOS電晶體’以及一配線，經由該第二接觸孔而連接 於複數個該N通道MOS電晶體，皆設置於該層間絕緣骐之表 面上，以及 一聚集電容元件，連接於該N -型源極與汲極區域中之 另一區域’係設置於高於該位元線之位置上；該裝置包 含： 不包括該位元接觸孔附近之該位元線之線寬度與此位 元線之最小間隔，皆較曝光光線之波長（=A )短，該曝光 光線係作為光微影製程，以分別形成該位元線與該配線； 在光微影製程中，tl+t2大於1/2的焦深OD0F)，用以 調整該位元線之線寬度與最小間隔；以及 該層間絕緣膜之上表面之最大位階差更小於D0F/2且 大於D0F/2-t3。 本發明之第三實施例提供，一種半導體記憶體，作為 一DRAM ，其中： 一單元陣列區域、一邊界區域、與一外緣電路區域係 彼此相鄰地設置於一p型區域上，該p型區域係設置於一矽 基板之表面上； 该單元陣列區域、該邊界區域、與該外緣電·路區域之 一裝置分離區域’包含複數個溝槽，該複數個溝糌係設置 於該P型區域之表面上，以及一場絕緣膜，該場，絕緣膜之 上表面實質上齊平於該矽基板之表面，該膜填滿該複數個 溝槽； 複數個N通道MOS電晶體與構成記憶單元之複數個單元

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T晶體’皆分別設置於該外緣電路區域與該單元陣列區域 上 j · 該複數個單元電晶體與該Ν通道MOS電晶體分別包含. 一閑極絕緣膜、具有第-厚度( = U)之字元線與一V極電 極、-N1源極與沒極區域’其包含一N_ “電 -型源極與沒極區域，其包含一N+型擴散層散與層一n以及 擴散層， »亥單元陣列區域之該場絕緣膜、該單元電晶趙之表 面、與該邊界區域’皆直接由一第一氧化物臈與一疊製層 絕緣膜所f蓋’該疊製層絕緣膜係由該第__氧切膜與一 氮化矽膜所形成，該氮化矽膜之厚度足夠薄於該第一氧化 石夕膜’該疊製層具有第二厚度（ = t2); 該字元線之侧壁經由該疊製層絕緣膜，更受一氧化石夕 膜間隙壁所覆蓋，該氡化矽臈間隙壁係藉由回蝕具有第三 厚度（ = t3)之第二氧化矽膜而形成； 僅β亥N通道MOS電晶體之閘極電極之側壁受該第一氧化 矽膜與一絕緣膜間隙壁所覆蓋，該絕緣膜間隙壁係藉由回 敍該第二氧化矽臈而獲得； 遠外緣電路區域包括該第一氡化矽膜、該氣‘化矽膜間 隙壁、與該Ν通道MOS電晶體，其受一層間絕緣膜所覆蓋， 該層間絕緣膜係由一第三氧化矽膜與一BPSG膜之一疊製層 所形成，該BPSG膜係藉由APCVD而形成，且更再熱流； 一第一接觸孔（一位元接觸孔），其達到該型源極與 汲極區域中之一區域，以及一第二接觸孔，其達到該N通

第17頁 4269 75 五、發明說明（14) 道MOS電晶體之該源極與没極區域中之一區域，皆分別設 置於該層間絕緣膜上； 複數條位元線，經由該位元接觸孔而連接於該複數個 單元電晶體’且經由該第二接觸孔而連接於至少一個該N 通道MOS電晶體，以及一配線，經由該第二接觸孔而連接 於複數個該N通道MOS電晶體，皆設置於該層間絕緣膜之表 面上；以及 一聚集電容元件，連接於該N -型源極與汲極區域之另 一區域’係設置於高於該位元線之位置上；該裝置包含： 不包括該位元接觸孔附近之該位元線之線寬度與此位 元線之最小間隔’皆較曝光光線之波長（=λ )短，該曝光 光線係作為光微影製程，以分別形成該位元線與誃配線； 在光微影製程中，tl+t3大於1/2的焦深（=DOF);以及 該層間絕緣膜之上表面之最大位階差小於D0F/2且大 於D0F/2-(t2-t3)。 依據本發明第一態樣之半導體記憶體之製造方法，係 一DRAM之製造方法，其中：複數條位元線係由具有波長入 與焦深DOF之曝光光線的光微影製程所形成，並且在該複 數條位元線中，不包括連接於單元電晶體之部分的該位元 線之線寬度與該位元線之最小間隔，分別變得短於λ，以 及一聚集電容元件，連接於Ν -型源極與汲極區域中之另一 區域，更設置於高於該位元線之位置上，此方法包含下列 步驟： 形成一 Ρ塑區域於矽基板之表面上，形成複數個溝槽

第18頁 4269 7 五、發明說明（15) 於單兀陣列區域、外緣電路區域、以及邊界區域之一裝置 分離區域中，該邊界區域係介於該單元陣列區域與該外緣 電路區域間，並且以一場絕緣膜填滿此等渠溝，該場絕緣 膜之上表面實質上齊平於該矽基板之表面； 藉由熱氧化，形成一閘極絕緣膜於該矽基板之表面 上’位於該單元陣列區域與該外緣電路區域中，由該裝置 分離區域所環繞’形成具有第一厚度（ = tl)之一第一"導電_ 膜於該矽基板之整個表面上，並藉由圖案化此第一導電 膜，形成複數條字元線與一閘極電極於，此單元陣列區域 與該外緣電路區域之P型區域之表面上； 形成一I型源極與汲極區域以-型擴散層於該單元 陣列區域與該外緣電路區域之p型區域之表面上由該裝 置分離區域所環繞，自對準於該字元線與㈣極電極； 藉由低壓化學氣相沉積（LPCVD)製程，形成具有第二 ff( = t2)之一第一氧化矽膜於該矽基板之整個表面上， 其厚於DOF/2-tl ; 藉由非等向性乾式蝕刻製程，回蝕該第一氧化矽膜， 2接=字元線與閘極電極上之該第一氧化石夕膜 為第二厚度（ = t3) ; ^ 索作乾式蝕刻製使用一第-光阻臈圖 件覆蓋爷單：該第—氧化矽膜，該第一光阻膜圖案 列區；與該邊界區域，且具有-開孔於該 、°°中以存留並形成一絕緣膜間隙金，該纟邑绫 在該閘極電極之側壁上之該第一氧化矽膜； 第19頁 4289 7 五、發明說明（丨6) 使用該閘極電極與該絕緣膜間隙壁作為遮罩，形成一 N +型擴散層於該外緣電路區域之P型區域之表面上，且形 成>1^1)0型源極率汲極區域，其包含一n +型擴散層與一N-型擴散層； 藉由APCVD ’形成一第二氧化石夕膜於該基板之整個表 面上，且形成一BPSG膜於該矽基板之整個表面上，並且再 熱流該BPSG膜’使得該BPSG膜之上表面之最大位階差變得 小於tl + t3及D0F/2 ’且大於D0F/2-(t2-t3)，藉以形成一 層間絕緣膜，其包含該第二氧化矽膜與該BpsG膜； 形成複數個位元接觸孔與複數個接觸孔於該層間絕緣 膜上，该位元接觸孔與該接觸孔分別達到一 N型源極與汲 極區域中之一區域，以及一 LDD型源極與汲極區域中之一 區域； 形成一第二導電膜於該带基板之整個表面上，形成一 正片型光阻膜於該基板之整個表面上，藉由聚焦於該光阻 膜之直接位於該字元線上之上表面，形成一第二光阻膜圖 案’且在此位置處之圖案寬度變得最大之條件下，更進行 曝光，藉由非等向性乾式蝕刻製程，使用此等光阻膜圖案 作為遮罩，形成複數條位元線，且同時形成一配.線於該外 緣電路區域上；以及 一 〃形成一第二層間絕緣臈於該基板之整個表面上，形成 一節點接觸孔，穿過該第二層間絕緣膜與該第一層間絕緣 骐達到N型源極與汲極區域中之另一區域，立形成一聚 集電容元件’其經由該節點接觸孔，連接於該N _型源極與

^2 69 7 五、發明說明（17) 汲極區域中之該另一區域。 在依據本發明之第一半導體記憶 + 認：化學增強型光阻膜所形成，且此等 'Λ工 藉由使用KrF準分子雷射之曝光 或使用ArF準分子雷射之曝光。 迤、* :ί本：：第一半導體記憶體之製造方法係-’M之 二/Λ’△複數條位元線係由具有波長入與焦深 DOF之曝光光線的光微影製程所形成，並且在該複數條位 =中^包括連接於該單元電晶艘之部分的該位元線之 線寬度與忒位元線之最小間隔，分別變得短於又，以及一 聚集電容元件’連接於該N-型源極與及極區域之另一區 域：更設置於高於該位元線之位置上，此方法包含下列步 驟. 形成一P型區域於該矽基板之表面上，形成複數個溝 槽於單元陣列區域、外緣電路區域、以及邊界區域之一裝 置分離區域中，該邊界區域係介於該單元陣列區域與該外 緣電路區域間，並且以一場絕緣臈填滿此等渠溝，該場絕 緣膜之上表面實質上齊平於該矽基板之表面； 藉由熱氡化’形成一閘極絕緣膜於該矽基板·之表面 上，位於該單元陣列區域與該外緣電路區域，由該裝置分 離區域所環繞，形成具有第一厚度（ = tl)之一第、一導電膜 於該矽基板之整個表面上’並藉由圖案化此第一導電膜， 形成複數條字元線與一閘極電極於，此單元陣初區域與該 外緣電路區域之P型區域之表面上； 、Λ

第21頁 蹲2ββ

五、發明說明（18) 陣列域以及Ν-型擴散層於該單元 置分離區域所環型區域之表面上’由該裝 藉由低壓化學氣字元線與該閑極電極； -氧化碎膜，其程’形成具有第二厚度之第 至直性？式#刻製程’回姓該第-氧化碎膜， 膜，Si ί”性乾式餘刻製程，再回餘該第一氧化砂 膜使用該第-先阻膜圖案作為遮罩，該第 覆蓋該單元陣列區域與該邊界㈣，且具有—乂m 緣電路區域中，以存留並形成一 ' PI 1¾、辟4入产# 絕緣膜間隙壁，該絕緣骐 間隙壁〇 3在β亥閘極電極之側壁上之該第一氧化矽膜； 使用該閘極電極與該絕緣膜間隙壁作為遮罩形 一 Ν+型擴散層於該外緣電路區域之該ρ型區域之表面上且" 形成一LDD型源極與汲極區域，其包含一"型擴散層 Ν-型擴散層； ' 藉由APCVD，形成一第二氧化矽膜於該基板之整個表 面上’且形成一BPSG膜於該矽基板之整個表面上'並且再 熱流該BPSG膜’使得該BPSG膜之上表面之最大位階差變得 小於tl + t2-t3及D0F/2，且大於D〇F/2-t3，藉以.形成一層 間絕緣膜，其包含該第二氧化矽膜與該BPSG膜； 形成複數個位元接觸孔與複數個接觸孔於命層間絕緣 膜上’該位元接觸孔與該接觸孔分別達到一N型源極與没

第22頁 7 五、發明說明（19) 極區域中之一，以及一LDD型源極與汲極區域中之一； 形成一第二導電膜於該矽基板之整個表面上，形成一 正片型光阻膜於該基板之整個表面上，藉由聚焦於該光阻 膜之直接位於該字元線上之上表面’形成一第二光阻膜圖 案’且在此位置處之圖案寬度變得最大之條件下，更進行 曝光’藉由非等向性乾式蝕刻製程，使用此等光阻膜圖案 作為遮罩，形成複數條位元線，且同時形成一配線於該外 緣電路區域上；以及 二層間絕緣骐於該基板之整個表面上，形成 ’穿過該第二層間絕緣膜與該第一層間絕緣 形成一第 —節點接觸孔 膜’達到該N-型源極與汲極區域之中另一區域，且形成一 聚集電容元件，其經由此等節點接觸孔，連接於該N-型源 極與汲極區域_之另一區域。 在依據本發明之第二半導體記憶體之製造方法中，該 第二光阻膜圖案最好由化學增強型光阻膜所形成，且此等 第二光阻膜圖案之形成係藉由使用KrF準分子雷射之曝光 或使用ArF準分子雷射之曝光。 U依據本發明第三半導體記憶艎之製造方法係一 DR AM之 製造方法，其中：複數條位元線係由具有波長又‘與焦深 DOF之曝光光線的光微影製程所形成，並且在 元線中，不包括連接於該單元電晶體之部分的該複位數二位之 線寬度與該位元線之最小間隔’分別變得短於λ，以及一 聚集電容元件’連接於Ν -型源極與汲極區域中之另一區 域’更設置於高於該位元線之位置上，此方法包含下列步 画

第23頁

驟： 形成-P型區域於該石夕基板之表面上，形成複數個溝 槽於單元陣列區域中、外緣電路區域中、以及邊界區域之 -裝置分離區域中，該邊界區域係介於該單元陣列區域與 該外緣電路區域間，並且以一場絕緣膜填滿此等渠溝，該 場絕緣膜之上表面實質上齊平於該矽基板之表面； 藉由熱氧化’形成一閘極絕緣膜於該矽基板之表面 上，位於該單元陣列區域與該外緣電路區域中，由該裝置 分離區域所環繞，形成具有第一厚度（=tl)之第一導電膜 於該矽基板之整個表面上，並藉由圖案化此第一導電膜、， 形成複數條字元線與一閘極電極於，此單元障 外緣電路區域之P型區域之表面上； 域與該 _形成一 N1源極與汲極區域以及一 N —型擴散層於該單 π陣列區域與該外緣電路區域之p型區域之表面上由該 裝置分離區域所環繞，自對準於該字元線與該閘極電極； 藉由LPCVD，在tl+t2 + t3>D0F/2的條件下，依序形成 具有第二厚度（ = t2)之第一氧化矽膜與具有第三厚度（ = t3) 之一氣化硬膜於該矽基板之整個表面上； 藉由非等向性乾式蝕刻製程，選擇性蝕刻該氮化矽 以形成一氮化矽膜間隙壁，其經由該第一氧化矽膜而 分別覆蓋該字元線與該閘極電極之側壁； . 藉由非等向性乾式蝕刻製程，該蝕刻製程中對於氧化 矽膜與氮化矽骐之蝕刻速率實質上相等，使用鉍第一光阻 膜圖案作為遮|，回蝕該氮化矽間隙壁與該第一氧化矽

i ^21) - 膜，該第一筅阻膜圖案係覆蓋該單元陣列區域與該邊界區 域’且具有一開孔於該外緣電路區域中，藉以存留並形成 —絕緣膜間隙壁.於該閘極電極之侧壁上，該絕緣膜間隙壁 係由該氮化矽膜間隙壁與該第一氧化矽膜之一叠製膜所形 成； 使用該閘極電極與該絕緣膜間隙壁作為遮罩，形成一 N+型擴散層於該外緣電路區域之p型區域之表面上，且形 成一 LDD型源極與沒極區域，其包含一 n +型擴散層與一 型擴散層； ' 藉由APCVD，形成一第二氧化矽膜於該基板之整個表 面上，且形成一BPSG臈於矽基板之整個表面上，並且 流該BPSG膜，使得該BPSG膜之上表面之最大位階差變得^ 於tl+t2及D0F/2，且大於D0F/2_t3，藉以形成一層間絕緣 膜，其包含該第二氧化矽膜與該BPSG膜； 形成一位 位元接觸孔與 之一區域，以 形成一第 正片型光阻膜 膜之直接位於 案，且在此位 曝光，藉由非 作為遮罩，形 緣電路區域上 疋接觸孔與一接觸孔於該層間絕緣膜上，該 該接觸孔分別達到該Ν型源極與汲極區域中Λ 及LDD型源極與汲極區域中之一區域，· 二導電膜於該矽基板之整個表面上，形成一 於，基板之整個表面上，藉由聚焦於該光阻 該f几線上之上表面，形成一第二光阻膜圖 置處之圖案寬度變得最大之條件下；更進行 等向性乾式敍刻製程，使用此等光阻膜圖案 成複數條位元線；且同時形成一配線於 ;以及

五 一α形成一第二層間絕緣膜於該基板之整個表面上，形成 節點接觸孔，穿過該第二層間絕緣膜與該第一層間絕緣 膜，達到該Ν-型源極與汲極區域中之另氺區域，且形成一 聚集電容元件，其經由該節點接觸孔，蛛接於該Ν_型源極 與汲極區域中之該另一區域。 . 在依據本發明之第三半導體記憶體^製造方法中，該 第二光阻膜圖案最好由化學增強型光阻膜所形成，且此等 第二光阻膜圖案之形成係藉由使用KrF準分子雷射之曝光 或使用ArF準分子雷射之曝光，且用以形成絕緣膜間隙壁 之非等向性乾式钱刻製程係使用四氟化破（)。 依據本發明第四半導體記憶體之製造方法係一DRAM之 製造方法，其中：複數條位元線係由具有波長^焦深 DOF之曝光光線的光微影製程所形成，並且在該複數條位 元線中，不包括連接於該單元電晶體之部分的該位元線之 線寬度與該位元線之最小間隔，分別變得短於又，以及一 聚集電容元件’連接於N-型源極與及極區域中之另一區 域，更設置於高於該位元線之位置上，此方法包含 驟： 形成：Ρ型區域於該梦基板之表面上，形成複數個溝 槽於單元陣列區域中、外緣電路區域中、以及邊界區域之 -裝置分離區域中，該邊界區域係介於該單元陣列區域與 ?外緣：路區域間’並且以一場絕緣膜填滿此等渠溝該 場絕緣膜之上表面實質上齊平於該矽基板之表面； 藉由熱氧化，形成-閘極絕緣膜於該石夕基板之表面

Ml 第26頁 紹(?3万 上，位 分離區 於該矽 形成複 外緣電 形 元陣列 裝置分 藉 矽膜與 係足夠 藉 為遮罩 該單元 路區域 藉 第三厚 藉 化矽膜 上，該 成一絕 壁包含 形成； 使 於该单凡陣列區域與該 — 域所環繞，形成具有第Ϊ路區域中，由該裝置 其把夕敕加? 有第—厚度（=tl)之第一導電膜 ΪΪ字面藉由囷案化此第-導電骐、， ί:與ϊ=没極區域以及十型擴散層於該單 =所環繞’自對準於該字元線與該間極電極； ，依序形成具有第二厚度卜t2)之第一氧化 薄於該第-氧切；整個表面上’該氣切膜 由性乾式钱刻製程’使用-第-光阻膜圖案作 ^選擇性移除該氣切膜H光阻膜圈案覆蓋 陣列區域與該邊界區域’且具有—開孔於該外緣電 中； 由LPCVD，在tl + t2 + t3>D〇F/2的條件下，形成具有 度Ot3)之第二氧化矽膜於該基板之整個表面上； 由非等向性乾式蝕刻製程之回蝕，選擇性蝕刻該氧 存留並形成一氧化石夕膜間隙壁於該字元’線之側壁 氧化矽臈間隙壁包含該第二氧化矽膜，且存留並形 緣膜間隙壁於該閘極電極之側壁上，該絶緣膜間隙 該氮化矽膜間隙壁與該第一氧化矽膜之一疊製膜所 用該閘極電極與該絕緣膜間隙壁作為遮罩，形成一

第27頁 --- N+型擴散層於該外緣電路區域之該p型區域之表面上，且 形成 LDD型源極與沒極區域’其包含一 n +型擴散廣與>__ N-型擴散層； ' 1 藉由APCVD，形成一第三氧化矽膜於該基板之整個表 面上，且更形成一BPSG膜於矽基板之整個表.面上，並且再 熱流該BPSG膜，使得該BPSG膜之上表面之最大位階差變得 小於tl+t2及D0F/2，且大於D0F/2〜t3，藉以形成一層間絕 緣膜’其包含該第二氧化矽膜與該BPSG膜； 形成一位元接觸孔與一接觸孔於該層間絕緣膜上，該 位元接觸孔與該接觸孔分別達到該N型源極與汲極區域中 之一區域’以及該LDD型源極與汲極區域中之一區域； 形成一第二導電膜於該矽基板之整個表面上，形成一 正片型光阻膜於該基板之整個表面上，藉由聚焦於該光阻 臈之直接位於該字元線上之上表面，形成一第二光阻膜圖 案，且在此位置處之圖案寬度變得最大之條件下，更進行 曝光，藉由非等向性乾式蝕刻製程，使用此等光阻骐圖案 作為遮罩，形成複數條位元線；且同時形成一配線於該外 緣電路區域上；以及 —^形成一第二層間絕緣膜於該基板之整個表面上，形成 知點接觸孔’穿過該第二層間絕緣膜與該第一層間絕緣 、，達到該N—型源極與汲極區域中之另一區域，‘且形成一 1集電容凡件’其經由該節點接觸孔，連接於該N_型源極 與沒極區域中之該另一區域。 . 在依據本發明之第四半導體記憶體之製造方法中，該

第28頁 五、發明說明（25)、 ~ :二J阻膜園案最好由化學增強型光阻膜所形丨，且此等 第二光阻膜圖案之形成係藉由使用KrF準分子雷射之曝光 ，使用ArF準分干雷射之曝光。再者對於氮化石夕膜之選 擇性等向性乾式㈣製程係使用六氣化硫（sF6)。 【較佳實施例之詳細說明】 茲參照所附圖示具體說明本發明之較佳實施例。 本發明之DRAM係形成於一ρ型矽基板上。此ρ型矽基板 之結構係由下列方式所構成。一深N井形成於p型矽基板之 表面上’該深N井具有一深接面深度，且該深n井之表面上 具有一P井。再者’P型矽基板之表面上具有N型井，該N型 井分離於該深N井《在依據本發明之dram中，單元電晶體 係形成於一單元陣列區域上’且外緣電路區域之一部份位 於P井上，然而外緣電路區域之其餘部份位於深p井以外之 表面上（位於包含N井之表面上）。單元電晶體之源極與 波極區域僅由N—型擴散層所構成。構成外緣電路之N通道 MOS電晶體（其直接形成於p井上與p型矽基板之表面上） 具有包含N+型擴散層與N-型擴散層之LDD型源極與汲極區 域。構成外緣電路之P通道MOS電晶體（形成於N井上）具 有DDD型源極與汲極區域。 · 繼而將說明本發明之第一實施例。在依據本發明第一 實施例之DRAM中，構成單元電晶體之閘電極的学元線之上 表面與側壁係直接由第一氧化矽膜所覆蓋，然而構成外緣 電路之MOS電晶體之閘電極之側壁係直接由包含第一氧化 矽膜之絕緣間隙壁（間隙壁）膜所覆蓋。此時，於字元線

第29頁 4^B97f^___ 五、發明說明（26) 之上表面與側壁之部分處，第一氧化矽膜之厚度變得較絕 緣膜間隙壁之厚度薄。 圖3A係顯示，一DRAM之平面圖，圖3B係沿著圖3A中線 A-A之剖面圖。依據本發明第一實施例之DRAM係基於〇. 25 y m設計規則而形成，且以下列之方式形成。附帶一提， 為了避免圖示趨於複雜，茲省略深N井、N丼、與P井之顯 示。 一深N井（未圖示）係設於P型矽基板1 〇 1之表面上。 一N井（未圖示）係設於P型矽基板1〇1之表面上，該表面 係分離於該深N井，然而一P井（係一p型區域）（未圈示 )係設於該深N井之表面。在P井中，單元陣列區域151、 邊界區域1 5 2、與外緣電路區域1 5 3 (之一部份）係彼此相 鄰》單元陣列區域151與包含邊界區域152之外緣電路153 之裝置分離區域’包含複數個溝槽，該複數個溝槽係設於 P型矽基板1 0 1與場絕緣膜1 0 2 (藉由CVD達成氧化矽膜之平 坦化而形成）之表面上’該場絕緣臈1〇2之上表面實質上齊 平於P型矽基板1 01之表面，該絕緣膜填滿該複數個溝槽。 舉例而言’場絕緣膜1 02之厚度（溝槽之厚度）約為3〇〇nm。 舉例而言，邊界區域1 5 2 (在邊界區域1 5 2中之場i邑緣膜 102)之寬度為1.5以m »在由場絕緣膜1〇2所環繞的裝置分 離區域103與104中’設有由熱氧化所形成之一閘極絕緣膜 105。舉例而言，閘極絕緣膜1〇5之厚度約為5ηιη。 在單元陣列區域1 5 1與外緣電路區域丨5 3 (於·ρ型區域 内）中，分別設有複數個構成記憶單元之通道）單元電晶

第30頁 ^^69 η 五、發明說明（27) 體，與構成外緣電路之一部份之Ν通道MOS電晶體。單元電 晶體與Ν通道MOS電晶體分別包含一閘極絕緣膜105、複數 條字元線1 1 1與一閘極電極1 12，該字元線1 1 1與該閘極電 極分別包含（第一）厚度（ = tl)約為200nm之一第一導電膜 111、一 N_型源極與汲極區域114(僅包含N -型擴散層）、以 及一 LDD型源極與汲極區域130(包含N-型擴散層115與型 擴散層129)。 舉例而言，Ν-型源極與汲極區域114和Ν-型擴散層Π5 間之接面的渾度係約為7〇nm，且Ν +型擴散層129之接面的 深度約為2 0 0nin。藉由疊製厚度約為例如1〇〇nln之矽化鎢膜 142 ’形成第一導電膜於厚度約為例如ι〇〇ηιη之n +型多晶石夕 膜141上。在若干例子中，使用矽化鈦膜、矽化鈷膜、或 石夕化钥膜替代該矽化鎢膜U2 ^舉例而言，字元線丨丨j與閘 極電極112之線寬度（閘極長度）分別約為〇3 與g m。相鄰的字元線111間之間隔與字元線丨丨丨與場絕緣膜 1 02間之間隔分別約為〇. 6以m。舉例而言，閘極電極i丄2 與場絕緣膜102間之通過型擴散層115的最小間隔約為 1. 0 # m。 記憶單元區域151與包括單元電晶體之邊界食域丨“係 受氧化矽膜121 aa(包含第一氧化矽膜）所覆蓋。字元線^ 之上表面與側壁係直接受氧化矽膜丨2丨aa所覆蓋、字元線 111之侧壁係直接受絕緣臈間隙壁〗27a所覆蓋，該絕緣膜 間隙：，係藉由回钱第一氧化石夕膜(藉由非等向性乾式 蝕刻1程）而形成。舉例而言，絕緣膜間隙壁1273之厚度

Μ 第31頁 426b 五、發明說明（28) 上表面之位置上 (茲將詳細說明 ( = t2)約為130nm，且於覆蓋字元線丨丨^的 的氧化矽膜121aa之厚度（ = t3)約為50nm t3<t2之關係）’但在犋形成階段中，厚皮t2的第一氧化矽 膜於覆蓋把憶單元151與邊界單元152之位置處，被回蚀刻 8 0nm(藉由非等向性乾式蝕刻製程），以_設一氧化梦膜 121aa 。 體之外緣電路153 矽膜之厚度約為 Ϊ3所覆蓋，該 膜4上表面之最 低位置係直接位 氧化矽膜121aa與包括N通道MOS電晶 係受（第二）氧化矽膜131所覆蓋，該氧化 例如lOOnra。此氧化矽蹲131係受BPSG膜1 BPSG膜係由APCVD所形成之BPSG膜的再$流（reflow)而形 成。介於位元線或諸如此類者、單元電心趙、N通道jjos電 晶體間之層間絕緣膜係由疊製層絕緣膜（ layer insulation f i lm)所形成，該疊t層絕緣膜係由氧 化梦膜131與BPSG膜133所組成。在膜形成階段中，舉例而 言，BPSG膜之厚度約為200nm。層間絕緣 高位置係直接位於字元線111上，然而最 於外緣區域153之場絕緣膜102(與N+型擴散層129)上。舉 例而言’層間絕緣膜之上表面之最大位階差（step)約為 190nm ° · 在此層間絕緣膜上，設有位元接觸孔1 35b，其.經由屠 ‘間絕緣膜與閘極絕緣膜而達到Μ -型源極與汲極區域11 4中 之一區域’以及接觸孔1 3 6 a，其經由此唐間絕緣膜而達到 LDD型源極與汲極區域130。位元接觸孔136a之接觸尺寸較 位元接觸孔135a寬，並且舉例而言，其一側壁之長度約為

4269 7 5 五、發明說明（29) 0. 3 μ in。必要時，在N —型源極與液極區域114、以及LDD型 源極與没極區域130之表面上，設有一Ν +型擴散層（藉由高 磷濃度之離子植入或諸如此類者），其分別自對準於位元 接觸孔135a與接觸孔136a。再者，設有厚度約為2〇ηηι之一 絕緣膜間隙壁’其覆蓋位元接觸孔135a與接觸孔136a之側 壁。在此例子中，位元接觸孔135a與接觸孔136a之有效接 觸尺寸係設定為’使其一側壁長度分別約為〇· 26私m與約 為0.46从m。 在此層間絕緣膜之表面上，設有位元線丨3 7a，其包含 第二導電膜與一配線138a(連接於構成外緣電路之電晶 體）。舉例而言，第二導電膜之厚度為15〇11111，且第二導電 膜係由一 N +型多晶砍膜’一金屬膜，具有高溶點，例如嫣 膜或諸如此類者，一金屬矽化物膜’具有高熔點，例如石夕 化鎢膜或諸如此類者，或其疊製層膜。經由複數個位元接 觸孔135a，位元線137a與字元線ill形成直角，經由複數 個位元接觸孔135a，位元線137a連接於複數個單元電晶 體之N—型源極與汲極區域114，並且經由接觸孔136a ,而 至少連接於一 LDD型源極與汲極區域130 ^單元陣列區域 151中之位元線1 37a的最小間隔’以及線寬度（不包括位元 接觸孔135a之附近）約為〇_252 //ffl以及〇.216/^。因為 • BPSG膜133之上表面之最大位階差約為19〇nm，所以在延伸 至外緣電路區域153之位置處，不會發生位元線丨37a之未 連接’下文中將說明其原因。 雖然未囷示’然而包括位元線]37a與配線丨38a之層間

第33頁 4269 7 5 五、發明說明（30) 絕緣膜（由BPSG膜133疊製於氧化矽膜131上而形成）之表面 受第一層間絕緣膜所覆蓋。設有節點接觸孔，其穿過第二 層間絕緣膜、層間絕緣膜、與閘極絕緣膜，達到其他的N-型源極與汲極區域11 4 »第二層間絕緣膜之表面上，設有 一儲存電極’其經由節點接觸孔而連接至其他的N型源極 與沒極區域11 4。儲存節點電極中至少上表面與側壁係受 電容絕緣膜所覆蓋。電容絕緣膜之表面係受單元平板電 極所覆蓋。 繼而，茲將說明依據本發明第一實施例之])ram之製造 方法。圖4A至4G係對應於圖3A中線A-A之部分之剖面圖， 按各步驟之順序，顯示DRAM之製造方法。圖5A與5B係顯示 使用KrF準分子雷射之曝光的光阻膜圖案之特徵β此等圖 示係沿著圓3Α與3Β。 首先’在單元陣列區域151與外緣電路區域153之裝置 分離區域上，該外緣電路區域包括在ρ型矽基板1〇1之表面 上之邊界區域152 ’形成深度為例如300nm之溝槽^在此等 溝槽中，藉由CVD或諸如此類者，填滿場絕緣膜丨〇2 »場絕 緣臈102之上表面最好實質上齊平於p型矽基板之表面。在 由裝置分離區域所環繞之裝置形成區域1〇3與10 4.上，藉由 熱氧化形成厚度約為例如5nm之一閘極絕緣膜1 〇 5。-在邊界 區域152中之場絕緣膜1〇2的最小寬度約為例如1.2 。 隨後，在基板之整個表面上’形成厚度約為例如 ΙΟΟηιπ之一N-型多晶矽膜與厚度約為例如1〇〇nra之一矽化鶴 膜。在膜形成階段’此N+型多晶矽膜最好係使用矽烷型氣

第34頁 426975 五、發明說明（31) 體與phosphane(PH3)而形成，且包含高濃度之磷。然後， 藉由非等向性蝕刻製程圖案化矽化鎢膜與N +型多畢矽膜。 在單元陣列區域151與外緣電路區域153上，字元線111與 具有約為200 nm之第一厚度（tl)之閘極電極112形成，使得 矽化鎢膜圈案142疊製於N +型多晶矽膜圖案1 41上。舉例而 言，字元線11 1與閘極電極112之線寬度（閘極長度）分別約 為0.3#m與約為〇.5em。舉例而言，相鄰的字元線hi間 之間隔以及字元線111與場絕緣膜I 02間之間隔分別約為 0 · 6 /z m 〇 繼之’藉由30KeV與2x1 0l3cnr2之麟離子植入，使用字 元線111與閘極電極11 2作為遮罩，分別形成n型源極與ί及 極區域114以及Ν~型擴散層115，該Ν型源極與汲極區域之 接面深度約為例如70nm。在此製程中，完成包含閘極絕緣 膜105、字元線1Π、與N—型源極與汲極區域114之記憶單 元。此處’（通常地），N_型源極與汲極區域114中之一個 分別屬於一條字元線111( 一個記憶單元），而N -型源極與 汲極區域11 4中之另一個則由彼此相鄰的二條字元線 111(二個記憶單元）共享。舉例而言，經由型擴散層115 而介於閘極電極112與場絕緣膜1〇2間之最小間隔‘約為1. 〇 em(參照圖4A、3A與3B)。 隨而’藉由具有極佳的階梯覆蓋性之LPCVD‘，具有例 如約為130nm之第二厚度（t2)之第一氧化矽膜121形成於整 個表面上（參照囷4B)。 · 繼而，藉由非等向性蝕刻製程，氧化矽膜丨2 1被回蝕

第35頁 4 2 69 7 5 五、發明說明（32) " '— 成=度例如約為8〇nm ’導致氧化矽膜I21aa存留且形成。 在字元線111與閘極電極i 12之上表面的位置處之氧化矽膜 121aa之厚度約今例如5〇nm，此為第三厚度（t3)，且氧化 石夕膜121aa中覆蓋閘極電極112之側壁之部分的之厚度實質 上約為t2(參照圖4C)。 繼之，形成第一光阻膜圖案144，其具有一開孔於外 緣電路區域153中，且覆蓋單元陣列區域151與邊界區域 1 5 2。藉由非等向性蝕刻製程，使用先阻膜圖案丨丨4作為遮 罩’氧化矽膜121aa(與閘極絕緣臈205)再次被選擇性回 银，導致覆蓋閘極電極112的側壁之絕緣膜間隙壁127a(包 含氧化石夕膜121 aa)存留且形成。絕緣膜間隙壁i27a之厚度 實質上約為t2( = 130nm)。回敍氧化石夕膜I21aa之時，在N-型擴散層115表面上之閘極氧化膜1〇5亦被蝕刻且袜移除 (參照圖4 D )。 在前述的光阻膜144被移除之後，形成光阻膜圖案 145 ’其至少覆蓋單元陣列區域151(與外緣電路區域153中 形成P通道MOS電晶體之預定區域），並且具有一開孔於n通 道MOS電晶體之形成區域處（在外緣電路區域153中）。使用 此光阻膜145作為遮罩，藉由60KeV與3xl015cm_2之砷離子植 入，且於光阻膜圖案145移除後進行熱處理，形成自對準 於場絕緣膜102之N+型擴散層129、（閘極電極112與）絕緣 膜間隙壁127a於裝置形成區域104上。N +型擴散層129之接 面之深度約為例如20 0nm。在此製程中，完成構成外緣電 路之N通道MOS電晶體。N通道MOS電晶體之源極與汲極區域

第36頁 4 2 69 7 5 五、發明說明（33) 包含一LDD型源極與汲極區域130，該LDD型源極與汲極區 域包含N+型擴散層129與N-型擴散層115 第一氧化矽膜 121 (絕緣臈間隙壁127a)之厚度係依據N +型擴散層129之接 面之深度（參照圖4E、3A與3B)而調整。 隨後’藉由APCVD，厚度為例如l〇〇nm之第二氧化碎膜 131形成於基板之整個表面上。再者，藉由APCVD，使用臭

氧（〇3)、TE0S (Si(OC2H5)4)、TM0P (PO(〇CH3)3)、與TMB (B(OCH3)3)作為材料’具有厚度例如約為2〇〇nni之BPSG膜 132形成於基板之整個表面上。此處，採用Apcvi)以形成氧 化矽膜131與BPSG膜132之理由係：以生產率優先為考量。 舉例而e ，在BPSG膜132中之麟濃度約為4_8mol%，而领之 濃度為10. 3mol%。此時，BPSG膜132之上表面之最高位置 係直接位於字元線1 1 1上，然而上表面之最低位置係直接 位於場絕緣膜102中（在外緣電路區域153中），鄰接於邊界 區域152與N +型擴散層129。BPSG膜132之上表面上之最大 位階差約為250nm »此數值等於字元線丨1；1之厚度與氧化矽 膜1 21 aa之厚度之總和（參照圖4F)。 繼之’於氮氣環境中進行熱處理，舉例而言，於85〇 1下進行約ίο分鐘。卯讥膜132再熱流而形成Bpes.G膜π3。 藉此再熱流，BPSG膜133上表面之最大位階差減低至約為 ‘ 190nm(參照圖4G)。 ， 附帶一提，即使當再熱流條件改變時，例如使用較高 =溫度與較長的時間於具有前述厚度與磷濃度乏BpsG膜， 前述上表面之最大位階差之減低不會有太大改變。當卟別

五、發明說明（34) 膜132之磷濃度係設定為高於前述位階之濃度時，磷沉積 會產生且渔度耐久性會減少β BPSG膜132之厚度係由生產 率之安全性所要求，由APCVD所獲得的BPSG膜之突出組態 之壓制’以及接觸孔之縱橫比增加之壓制（藉由疊製BPSG 膜1 3 3於氧化矽膜1 31上而形成）’該接觸孔係形成於層間 絕緣膜上。再者’於此方法下之薄BpSG膜132的例子中， 藉由CMP之平坦化並不有利。 隨之’化學增強型與正片型光阻膜（未圖示）形成於 BPSG臈133之表面上《藉由使用KrF準分子雷射之曝光光線 波長（λ )為248nm的步進曝光，一開孔圖案形成於此光阻 膜上（此位置處之開孔圖案寬度變為最小之情形下），其聚 焦於直接位於字元線111之光阻膜之上表面β藉由使用此 光阻膜作為遮罩’對於氧化矽膜進行非等向性蝕刻，以形 成達到Ν —型源極與汲極區域114之位元接觸孔135a，以及 達到LDD型源極與汲極區域〗3〇或諸如此類者之接觸孔 13 6a。位元接觸孔i35a之側壁長度約為〇. 25 //m，而接觸 孔136a之側壁長度約為〇. 。在前述之曝光中，在前述 位置處之開孔圖案寬度變小且不會變大之原因係，舉例而 言，接觸孔136a可被確實地形成。 附帶一提’即使在位元接觸孔1 35a形成之時使.用非等 向性姓刻製程，仍會損害N-型源極與汲極區域114之表 面。無論如何’損害發生於N型源極與汲極區域和場絕緣 膜1G2或子元線in間之邊界附近，導致記憶單先之保持特 性（holding characteristic)嚴重變差（參照圖3A 與3B)。

第38頁 4^69 7 5 五、發明說明（35) 需要時，藉由高磷濃度之離子值入，分別形成自對準 於位元接觸孔135a之N+型擴散層，以及接觸孔136a於N—型 源極與汲極區域11 4以及LDD型源極與汲極區域130之表面 上。再者，需要時，形成厚度約為2〇nm之絕緣膜間隙壁， 用以復蓋位元接觸孔1 35a與接觸孔1 36a之側壁。位元接觸 孔135a與接觸孔136a之有效接觸尺寸分別係約為〇. 26 μ m 與〇. 4 6 μ m之側壁長度。 舉例而言，厚度約為150nm之第二導電膜形成於基板 之整個表面上◎形成此導電膜之方法最好係LPCVD，並且 此導電膜包含一高熔點金屬膜’例如N +型多晶矽膜，鎢膜 或諸如此類者’以及一高熔點金屬膜，例如矽化鎢膜或諸 如此類者，或二種膜之疊製膜。覆蓋此導電膜表面之化 學增強型與正片型光阻膜（未圖示）形成。舉例而言， 此光阻膜之主要成分係BOC型polyhydroxystyrene (PB0CST)，其藉由butoxycarbonyl 族群（tBOC)區隔 poiy-(p-hydroxystyrene)之hydroxy 1 族群而獲得。 藉由增加曝光光線量（超過標準曝光光線量），可獲得 寬度小於曝光光線波長之光阻膜圖案之線寬度。然而， 藉此，焦深（depth of focus，D0F)會變淺。圖4.顯示當本 發明之發明人在使用前述光阻膜之時，量測Krp>準分子雷 射之特徵所獲得之結果。光阻膜之上表面變得實質上平 坦’且其厚度對應於基底之位階，隨著位置而改變。 圖5A顯示在光阻膜圖案寬度於聚焦位置處蹙為最大之 情形下，光阻膜之變化量與光阻膜圖案之寬度間之關係β

第39頁 五、發明說明（36) ---- 在圖5Α中’實線所標示之部分係不產生圖案未連接之區 域，然而虛線所標示之部分則係產生圖案未連接之區域。 此處’對應於由實線所標示之部分之間隔，光阻膜厚度之 變化量之差異係對應於D0F。舉例而言，代表設計目的之 圖案寬度之0.216"111係於曝光光線量40mJ下獲得此時， 建立 1)(^/2 = 21〇11111之關係》 囷5B係顯不隨著曝光光線量之減少，圖案寬度變寬與 圖案間隔變窄之現象《圖5B中虛線所標示之部分係，於前 述設計目標之圖案寬度下相鄰的圖案相連接之區域。因 此，曝光光線量最好設定為大於37mJ。 繼而’使用KrF準分子雷射聚焦於光阻膜之上表面， 於曝光光線量為例如40mJ下’對前述的光阻膜進行步進曝 光，該光阻膜直接位於字元線111上（在圖案寬度於此位置 下變為最大之情形下顯影此光阻膜，以形成第二光阻 膜圖案（未圖示）。此時，此光阻膜圖案圖案寬度與圖案間 隔實質上近似於設計目標值》 在業已參照圖1人至11)及圖2几與28而說|明之習知的1^八!^ 中’BPSG膜232上表面之最大位階差（於再熱流之前）（反 映字元線211之厚度（tl)與氧化矽膜221之厚度（t‘2)之總 和）約為33 0nm。BPSG膜233(於再熱流之後）之最大位階 差約為270nm。如圖4所明示，當光阻膜圖案之間隔具有優 先性時’曝光量最好係38mJ或更高，但此時之D0F/2約為 260 nm，因此在習知的DRAM中不存在適合的曝光·條件。 另一方面，依據本發明之第一實施例，當曝光光線量

第40頁 4269 75 五、發明說明（37) 設定為40mJ時’會建立DOF/2 = 210nm之關係，所以即使當 BPSG膜132上表面之最大位階差約為250nm時（其大於 D0F/2) ’再熱流的BPSG膜133之最大位階差（約為l9〇nm)會 小於D0F/2，故可獲得標的光阻圖案。此處，重要的是， 厚度為t2之氧化矽膜121受回蝕，藉以獲得厚度為t3之氧 化矽膜121 aa。當此製程未執行時，可建立BPSG膜133上表 面之最大厚度·Κΐ2-ΐ3 ) = 270ηιη>Ι)ΟΡ/2 (然而，此數值係於 4OmJ下獲得），並且此結果相同於習知的結果。 藉由前述使用第二光阻膜圖案作為遮罩，非等向性蚀 刻第二導電膜’形成位元線137a與配線138a或諸如此類 者。位元線137a經由位元接觸孔135a，連接於複數個單元 電晶體’且經由接觸孔1 36a ’連接於構成外緣電路之n通 道M0S電晶體中至少一個電晶體。配線137a係經由接觸孔 13 6a ’作為構成外緣電路之N通道M0S電晶體彼此間之連 接。藉由包含BPSG膜133與氧化矽膜131以及氧化矽膜121 之層間絕緣膜’位元線1 36a與字元線111形成直角（參照 圖3A與3B)。 附帶一提，前述用以使光阻膜圖案化之曝光中，該光 阻膜係用以圖案化位元線1 3 6 a與配線1 3 7 a，在前‘述位置之 光阻膜圖案寬度設定為最大之原因在於，避免相離的位元 線之短路。在位元接觸孔135a位置處之位元線137a之線寬 度係設定成約為0. 5 μ m，並且在位元接觸孔相互鄰近之位 置處的位元線137a之間隔變得最小。因此，基本上可完全 避免在位元接觸孔135a相互鄰近之位置處的位元線137a間

第41頁 五、發明說明（38) 之短路。 此後（未圊示）’第二層間絕緣膜形成於基板之整個表 面上。在節點接觸孔透過第二層間絕緣膜而達到其他的N-型源極與没極區域之後，形成肝％膜133與氧化矽膜131 (以及閘極絕緣膜111 )，形成一儲存節點電極，其經由節 點接觸孔而連接於單元電晶體。再者，形成電容絕緣膜、 單元平板電極或諸如此類者，因而完成依據本發明第一實 施例之DRAM。 如前所述’依據本發明第一實施例，厚度*t2之絕緣 膜間隙壁，其直接覆蓋MOS電晶體之閘極電極之側壁，構 成外緣電路’以及厚度為t3之絕緣膜，其直接覆蓋字元線 之側壁與上表面，皆由第一氧化矽膜所形成，字元線之厚 度變為tl。當介於位元線與字元線間之層間絕緣膜的上表 面之最大位階差係設定為Η時，容易形成tl+t3>D0F/2， DOF/2>H>DOF/2-(t2-t3)之關係式所代表之狀態，因而易 於避免位元線之短路與未連接，且不會犧牲生產率。 附帶一提’在本發明之第一實施例中，包含11、12、 t3及諸如此類者之數值’以及每一種類之構成材料或諸如 此類者’皆不僅限於前述之數值與材料。再者，·第一實施 例之技術構想（其業已經由使用波長為X = 248nm之KrF準分 子雷射進行曝光之例子加以說明）可應用於基於0.18am設 計規則所形成之DRAM上，其中藉由適當地選擇每一種類之 數值’採用波長為X = 193nm之ArF準分子雷射。’ 附帶一提，毋庸贅言，本發明並非僅限於前述的第―

第42頁 fu fu

五、發明說明（39) 實施例。 繼之’將參照圖“與⑽說明本發明第二實施例.β圖6八 與6Β係顯示對應，於圖3Α中線A-Α之部分，在DRAM之製造方 法中之主要步驟之剖面圖。第二實施例不同於第一實施例 之處在於，第一氧化矽膜之形成方法，第一氧化矽膜係位 於，緣膜間隙壁與字元線間，該絕緣膜間隙壁係包含直接 覆蓋閘極電極之側壁與層間絕緣膜之第一氧化矽膜。 首先’在相同於前述實施例之方法下，深度約為 30Onm之溝槽係形成於單元陣列區域151與外緣電路區域 153之裝置分離區域上，該外緣電路區域153包含在ρ型矽 基板101之表面上之邊界區域丨52，且藉由CVI)使一場絕緣 膜102填滿溝槽。場絕緣膜1〇2之上表面最好實質上齊平於 P型矽基板之表面。在被裝置分離區域所環繞的p型矽基板 之表面上’形成厚度約為例如5nm之閘極絕緣膜1 〇 5。邊界 區域152(其中之場絕緣膜丨02)之最小寬度約為例如 1. 2 " m。 繼而，厚度約為例如l〇〇nm之N+型多晶矽膜與厚度約 為例如1 0Onm之矽化鎢膜皆形成於基板之整個表面上《藉 由非等向性蝕刻製程，此矽化鎢膜與N +型多晶石夕·膜相繼圖 案化’導致矽化鎢膜圖案142疊製於N +型多晶矽臈圓案141 上’該N +型多晶矽膜圖案1 41位於單元陣列區域‘ 1 5 1與外 緣電路區域153上，且形成具有第一厚度（tl)之字元線111 與閘極電極11 2。字元線111與閘極電極11 2之線·寬度（閘極

第43頁 426975 . 五、發明說明（40) 之間隔以及介於字元線丨丨1與場絕緣膜丨〇 2間之間隔，分別 為例如0, 6私m。 隨後’藉由肩離子植入，使用場絕緣膜1 0 2、字元線 111、與開極電極112作為遮罩，分別形成接面深度約為例 如70nm之N型源極與汲極區域114，以及N-型擴散層115。 因而’ 一記憶單元完成’其包含閘極絕緣膜丨〇5、字元線 111、以及N-型源極與汲極區域丨14之完成。閘極電極丨12 與場絕緣膜1 02間經由n型擴散層1丨5之最小間隔，約為例 如 1，0 // m 〇 接著’如同前述第一實施例之方式，藉由LpCVD，具 有約為例如130nm之第二厚度（t2)之第一氧化矽膜形成於 基板之整個表面。 繼之’不同於前述第一實施例，第一光阻膜$案144 形成於氧化碎膜121之表面上，其具有一開孔於外緣電路 區域153上’且覆蓋單元陣列區域15ι與邊界區域丨52。藉 由非等向性蝕刻製程’使用此光阻膜圖案〗丨4作為遮罩， 選擇性回蝕氧化矽膜121約8〇nm，導致氧化矽膜121a存留 且形成（參照圖6A)。 在光阻膜圖案1 4 4移除後，回蝕氧化矽膜1 2 la與氧化 石夕膜121 ’直到N-型擴散層115之表面與閘極電極π.2上表 面皆顯露，導致氧化矽膜121形成具有第三厚度約50nm) 之氧化矽膜121ab ’且存留並形成用以覆蓋閘極電極112之 側壁之絕緣膜間隙壁1 27a。絕緣臈間隙壁1 27a乏厚度實質 上約為t2( = 130nm)。於此回#時’位於N-型擴數廣π 5上

第44頁 五'發明說明（41) 之閘極氧化物膜105亦受回蝕且被移除（參照圓68)。 此後之製造步驟係相同於前述第一實施例。第二實施 例具有前述第一實施例之優點。再者，第二實施例可應用 於使用ArF準分子雷射之曝光。 本發明不僅限於第一實施例與第二實施例。在第一實 施例與第一實施例中，絕緣膜間隙壁，其直接覆蓋構成外 緣電路之MOS電晶體之閘極電極之侧壁，以及絕緣膜，其 直接覆蓋上表面與單元電晶體之字元線之側壁，皆為第一 氧化矽膜。 在本發明之第三實施例中，絕緣膜間隙壁，直接覆蓋 構成外緣電路MOS電晶體之閘極電極之側壁，包含一絕緣 膜’其中一氮化矽膜疊至於該第一氧化矽膜上。再者，絕 緣膜’直接覆蓋上表面與單元電晶體之字元線之側壁，包 含該第一氧化矽臈。此外，字元線之侧壁，經由此第一氧 化珍膜’受氮化矽膜間隙壁（包含氮化矽膜）所覆蓋。 藉由參照圖7A至7F，其顯示DRam之製造方法之剖面 圖’以及圖8A與8B ’其顯示DRAM之平面圖與剖面圖，茲將

說明依據第三實施例之DRAM之製造方法。附帶一提，圖7A 至7F係顯示在對應於圖8Α中線α_α之位置處，製籩步驟之 剖面圖。 首先’以相同於前述第一實施例之方法形成DRAM，直 到%型源極與没極區域丨14以及N_型擴散層115形成。在此 階段’每一類裝置參數、製程參數、或諸如此龥者之數值 與成分材料得相同於前述第一實施例。繼而，藉由

第45頁 &S975 五、發明說明（42) LPCVD，厚度（-t2)約為例如5〇nm之第一氧化石夕膜122形成 於整個表面上。再者，藉由LpCVI)，厚度約為例如8〇nm之 氮化矽膜形成於基板之整個表面上（參照囷7A )。 接著，藉由非等向性乾式蝕刻，使用氣（c丨2 )作為蝕 刻氣體，選擇性回蝕氮化矽膜丨23，導致氮化矽膜間隙壁 123b，經由氧化矽膜122，存留且形成於字元線ln與閘極 電極11 2之側壁上（參照圓7β ) β 隨後，形成第一光阻膜圖案144，其具有一開孔於外 緣電路區域153上，且覆蓋單元陣列區域丨51以及邊界區域 1 52。藉由非等向性蝕刻，使用此光阻膜圖案〗丨4作為遮 罩’且使用四氟化碳（CF4 )作為蝕刻氣體，氮化矽膜間隙 壁123b與氧化矽膜122(與閘極絕緣膜1〇5)受回蝕刻，以存 留並形成絕緣膜間隙壁1 2 7b(由氮化矽膜間隙壁1 23ba疊製 於氧化妙膜122b上而形成），其覆蓋閘極電極丨12之側壁。 在此蚀刻製程中，容易使氮化矽膜與氧化矽膜之蝕刻速率 實質上相等。絕緣膜間隙壁1271[)之厚度實質上為“ +以（參 照圖7C)。 在前述光阻膜144移除後，形成光阻膜圓案145，其至 少覆蓋單元陣列區域151(與外緣電路區域153中之區域， 該區域上預定形成Ρ通道M0S電晶體），並且具有一開孔於 £域中（在外緣電路區域丨53中），該區域上預定，形成n通道 MOS電晶體。 藉由岗濃度之石申離子植入或諸如此類者，使用光阻膜 145作為遮罩，形成N+型擴散層129於外緣電路區域153上 hi 第46頁 五^發明說明（43) 黍板1〇1之表面上），自對準於場絕緣膜1〇2、閘 極電極112、以及絕緣膜間隙壁127b » N +型擴散層129之接 面深度約為例如2 OOnm。在此製程中，完成構成外緣電路 之N通道M0S電晶體（參照圖7D)。 隨後’如同前述第一實施例之方法，藉由APCVD，厚 度約為例如10 Onm之第二氧化矽膜131形成於基板之整個表 面上。此外’藉由APCVD，厚度約為例如200nm之BPSG膜 132形成於基板之整個表面。此時，BPSG膜132之上表面 之最高位置係直接位於字元線Π1上，然而其上表面之最 低位置係直接位於場絕緣膜102上與鄰近邊界區域152之N + 型擴散層129(在外緣電路區域153中）上。BPSG膜132之上 表面之最大位階差約為250nm。此數值等於字元線111之厚 度與氧化矽膜122之厚度之總和（參照圖7E)。 繼而’在氮氣環境中’於例如8 5 0 °C下進行熱處理約 10分鐘，且再熱流BPSG膜132，以提供BPSG膜133。藉此再 熱流’BPSG膜133之上表面之最大位階差減低至約為 I90nm(參照圖7F)。 隨後’化學增強型與正片型光阻膜形成於BPSG膜133 之表面上。藉由聚焦於字元線111上方之光阻膜乏上表 面，（在此位置處之開孔圖案寬度變為最小之條件下），藉 由使用KrF準分子雷射之步進曝光’開孔圖案形.成於此光 阻膜上。使用此光阻膜作為遮罩，對於氧化矽膜進行非等 向性蝕刻製程，以形成位元接觸孔135b，其達刦Ν'"型源極 與汲極區域114，以及接觸孔136b ’其達到LDD型源極與汲

第47頁 聲2¾¾說明（44) 極區^1§ 〇 或諸如此類者。位元接觸孔1 35b之一側壁長度 約為0.25jczm，然而接觸孔之一側壁長度約為0.3/zm。 必要時，藉,由高濃度磷離子植入，形成N+型擴散層於 N一型源極與汲極區域114以及LDD型源極與汲極區域130之 表面上’分別自對準於位元接觸孔135b與接觸孔136b。再 者’必要時，形成絕緣膜間隙壁，其覆蓋位元接觸孔1 35b 與接觸孔136b之側壁，該間隙壁之厚度約為2〇nra。在此例 子中，位元接觸孔135b與接觸孔13 6b之有效接觸尺寸的側 壁長度’分別約為0.26 與0.46 //in。 舉例而言，厚度約為15 〇nm之第二導電膜形成於基板 之整個表面上。此導電膜之製造方法最好係LPCVD。此導 電膜包含一高熔點金屬膜，例如N +型多晶矽膜、一鶴膜或 諸如此類者、一高熔點金屬矽化物膜，例如矽化鶴膜或諸 如此類者、或金屬膜與金屬矽化物膜之疊製層。用以覆蓋 導電膜之表面的化學增強型與正片型光阻膜（未圖示）形 成。舉例而言’此光阻膜之主要成分係型 polyhydro-xystyrene (PB0CST)。使用KrF 準分子雷射對 於此主要成分進行步進曝光，以形成第二光阻膜圖案。 藉由使用第二光阻膜圖案作為遮罩之第二導·電膜之非 等向性蝕刻’形成位元線137b、配線138b或諸如此類者。 .位元線1 3 7 b係經由位元接觸孔1 3 5 b而連接於複數個單元電 晶艘’且經由接觸孔1 36b而連接於至少一個構成外緣電路 之N通道M0S電晶體。配線137b係用於作為介，通道M〇s

第48頁 五(45) 構成外¥ 1：路。位元線137b係經由BPSG膜133而垂直於字 元線111 ’層間絕緣膜包含氧化矽膜131與氧化矽膜122(參 照圖8A與8B)。 依據第三實施例’既然絕緣膜間隙壁1 27b之厚度為 t2 + t3 ’其直接覆蓋構成外緣電路之M0S電晶體的閘極電極 112之側壁’第一氧化矽膜丨22之厚度為t2，其直接復蓋字 元線111之上表面與側壁’字元線hi之厚度為丨丨，所以容 易建立tl + t2>D0F/2 ’ 以及 D0F/2>H>D0F/2-t3之關係，其 中符號Η代表介於位元線137b與字元線111間，層間絕緣膜 之上表面之最大位階差。 、 因此’容易避免位元線137b之短路與不連接，而不犧 牲生產率。 隨後（未圖示），第二層間絕緣膜形成於基板之整個表 面上。在節點接觸孔穿過第二層間絕緣膜，達到N __型源極 與汲極區域114之另一個之後，形成BPSG膜丨33、與氧化矽 膜1 31 (以及閘極絕緣膜1丨丨），且形成一儲存電極，經由節 點接觸孔而連接於單元電晶體。此外，電容絕緣膜、單元 平板電極或諸如此類者形成，以完成依據第三實施 DRAM » 第四實施例具有前述第一實施例與第二實施例之相同 效果。此外，依據第三實施例，既然絕緣膜間隙壁或諸如 此類者係由第一氧化矽膜與氮化矽膜所形成，厚度之控 制，例如12、t3或諸如此類者，更適於第一實施例。因 此，第三實施例較前述第一與第二實施例，更適合於採用

第49頁 一 '

ArF準分子雷射而細微製造之DRAM。 附帶一提，在第三實施例中，包括tl、t2、t3或諸如 此類之數值’與每一種類之膜的構成材料或諸如此類者，° 並不僅限於前述之數值與材料。 接者’將說明本發明之第四實施例。第四實施例亦不 同於前述第一與第二實施例。在第四實施例，一絕緣膜間 隙壁’其直接覆蓋構成外緣電路之MOS電晶體之閘極電極^ 之側壁，包含一絕緣膜’其中該第二氧化矽膜係叠製於該 第一氧化矽膜上。再者，一絕緣膜，其直接覆蓋單元電晶 體之字元線之上表面與側壁，包含該第一氧化妙膜之一 $ 製層絕緣膜與一極度薄氮化矽膜。此外，字元線之側壁係 經由此疊製層絕緣膜，由該氧化矽膜間隙壁（包含前述第 二氧化矽膜）所覆蓋。 圖9Α至9F之剖面圖係依序顯示，依據第四實施例之 DRAM製造方法的步驟❶圖10Α與10Β係分別顯示DRAM之平面 圖與剖面圖。圖9A至9F之剖面圖係顯示，對應於圖1QA中 線A-A之位置處，DRAM之製造方法之步驟。 首先’直到N -型源極與汲極區域11 4以及N -型擴散層 11 5形成時’第四實施例係以相同於前述第一實施例之方 法而形成。到此階段，數值與構成材料或諸如此類者，例 如每一種類之裝置參數、製程參數或諸如此類者，得相同 於前述的第一實施例。 繼而’藉由LPCVD，厚度約為例如45nm之第’一氧化石夕 膜124形成於基板之整個表面上β由氮化石夕膜125疊製於

第50頁 五、發明說明（47) 五、發明說明（47) 24上所 >隨後 形成之疊製層絕緣膜，具有約為50nm之 ’形成第一光阻膜囷案146，其具有一開 孔於外緣電路區域153中，且其覆蓋單元陣列區域151與邊 界區域152。藉由等向性乾式蝕刻製程，使用此光阻膜145 作為遮罩，且使用六氟化硫作為蝕刻氣體，選擇性回蝕氮 化矽膜1 2 5，以移除用以覆蓋外緣電路區域丨5 3之氮化矽膜 1 2 5 »對於氮化石夕臈1 2 5進行合適的等向性触刻之理由係： 不欲使氮化矽膜1 2 5存留於閘極電極之侧壁上（參照圖 9 A)。 ’、、、 繼之，移除光阻膜圏案146。接著，藉由LPCVD，厚度 為例如80ηηι之第二氧化矽膜126形成於基板之整個表面上 (參照圖9B)。 隨後，使用例如octafluoro-cyclobutane (C4F8)作為 触刻氣體，分別非等向性蝕刻氧化矽膜丨26與丨24。因此， 在字元線111之侧壁上’經由疊製層絕緣膜，氧化矽膜間 隙壁1 2 6 c存留且形成’該疊製層絕緣臈係由氮化矽膜1 2 5 叠數於氧化石夕膜124上而形成。在閘極電極112之侧壁上， 絕緣膜間隙壁1 2 7 c存留且形成，第·中氧化矽膜間隙壁 126ca係疊製於氧化矽間隙壁124(：上。在此非等而性蝕刻 製程之回蝕中，氮化矽膜125之功用如同蝕刻製程之中止 層。絕緣臈間隙壁127c之厚度實質上為t2 + t3(參照圖 9C)。 .、 光阻骐圖案147形成，其至少覆蓋單元陣列*區域 151(與一區域，該區域上預定形成p通道M〇s電晶體於外緣

第51頁 五、發明說明（48) 電中），且具有一開孔於區域中，，該區域上預定 電晶體（在外緣電路區域丨53中）。藉由高淚 度砷離子植入或諸如此類者，使用此光阻膜丨4 5作為遮 罩’形成N +型擴散層，自對準於外緣電路區域Η〗之上場 絕緣膜1 0 2、（閘極電極11 2 )與絕緣膜間隙壁1 2 7 b。舉例而 言，N +型擴散層129之接面深度約為20 Onm。在此一製程 中，完成構成外緣電路之N通道MOS電晶體（參照囷9D)。 隨後’如同前述第一實施例之方法，藉由APCVD，厚 度約為例如lOOnm之一第三氧化矽膜131形成於整個表面 上。再者’藉由APCVD ’厚度約為例如200nm之BPSG膜132 形成於基板之整個表面。此時’BPSG膜132之上表面之最 高位置係直接位於字元線111上，然而其上表面之最低位 置則直接位於場絕緣膜1〇2，以及鄰近邊界區域152之M+型 擴散層129 (在外緣電路區域153中）上。BPSG膜132之上表 面之最大位階差約為250nm »此數值等於字元線丨11之厚度 與疊製層絕緣臈之厚度的總和，該疊製層絕緣膜係由氮化 矽膜125疊製於氧化矽膜丨24上所形成（參照圖9E) » 接著’在氮氣環境中，於例如850 °C下進行熱處理10 分鐘，且再熱流BPSG膜132，以提供BPSG膜133。·藉此再熱 流’ BPSG膜133之上表面之最大位階差減低至約為. -190nm(參照圖9F)。 隨後’化學增強型與正片型光阻膜形成於BPSG膜133 之表面上。聚焦於字元線^!上之光阻膜之上表·面（在此位 置處之開孔圖案寬度變得最小之條件下），藉由使用KrF準

第52頁 五、考明說明（49) 容石I步進曝光，一開孔圖案形成於此光阻膜。使用 此光阻膜作為遮罩，對於氧化矽膜進行非等向性蝕刻製 程，以形成位元,接觸孔1 3 5 C，其達到N -型源極與汲極區域 114，以及接觸孔136c，其達到LDD型源極與汲極區域 130。達到N-型源極與汲極區域114之位元接觸孔135c之一 側壁長度約為0. 25仁m，然而接觸孔136c之·!側壁長度約 為 0. 3 # m β 必要時’藉由高濃度磷離子植入，Ν +型擴散層形成於 Ν一型源極與沒極區域114以及LDD型源極與汲極區域130之 表面上’其分別自對準於位元接觸孔135c與接觸孔136c。 再者，必要時，形成厚度約為2 0nm之一絕緣膜間隙壁，其 覆蓋位元接觸孔1 3 5 c與接觸孔1 3 6 c之側壁。在此例子中， 位元接觸孔I35c與接觸孔136c之有效接觸尺寸係使得，其 側壁長度分別設定約為0. 26 //in與0. 46 yin。 舉例而言’厚度為150nm之第二導電膜形成於基板之 整個表面上。形成第一導電膜之方法最好係LPCVD，且此 導電膜包含一高熔點金屬膜，例如一 N+型多晶石夕膜、一鎮 膜或諸如此類者、一高溶點金屬矽化鎢膜，例如一；5夕化鑛 膜或諸如此類者、以及其疊製膜。化學增強型與正片型光 阻膜（未圖示）形成’用以覆蓋導電膜之表面。舉例而言， 此光阻膜之主要成分為tBOC型 * polyhydroxystyrene(PBOCST)。使用 KrF 準分子雷射對於 此光阻膜步進曝光，以形成第二光阻膜圖案。· 使用第二光阻膜圖案作為遮罩，非等向性蚀刻第二導

第53頁 五、發明說明（50) 气j變占哭成位元線l3?c、配線l38c或諸如此類者。位元 線137c係經由位元接觸孔135c而連接於複數個單元電晶 體，且經由接觸孔136 c，而至少連接於一個構成外緣電路 之N通道MOS電晶體。配線137c係經由接觸孔136c，作為構 成外緣電路之N通道MOS電晶體間之連接。位元線138c係經 由接觸孔136c ’作為構成外緣電路之N通道MOS電晶體或諸 如此類者間之連接。位元線1 37c經由層間絕緣膜，垂直於 字元線111與氧化矽膜122(參照圖1 0A與10B)。 依據第四實施例’如同第三實施例之方法，既然絕緣 膜間隙壁127c之厚度為t2 + t 3，其直接覆蓋構成外緣電路 之MOS電晶體的閘極電極π 2之側壁^疊製層絕緣膜（由氮 化石夕膜125疊至於第一氧化矽膜124上而形成）之厚度為 t2 ’其直接覆蓋字元線丨丨1之上表面與側壁，並且字元線 111厚度為tl，因此容易建立ti+t2>DOF/2與 D0F/2>H>D0F/2-t3之關係，其中符號H代表介於位元線 1 37c與字元線111間之層間絕緣膜的上表面之最大位階 差，使其變得容易避免位元線137c之短路與不連接，而不 犧牲生產率。 隨後（未圖示），第二層間絕緣膜形成於基棱之整個表 面上。在節點接觸孔形成之後，其穿過第二層間絕緣膜、 BPSG膜1 33與氧化矽膜ι31 (以及閘極絕緣膜丨丨丨y，而達到n ，源極與没極區域114之另一個，形成一儲存節點電極， 其經由節點接觸孔而連接於單元電晶體。此外.，形成電容 絕緣膜、|元平板電極或諸如此類者，以完成依據本發明

第54頁

1阂本發明第三實施 75 施例之效果。 附帶一提，依據第四實施例，包括tl、t2與之數值 u及每· 一種類的構成材料並不僅限於前述數值及材料。 如前所述’依據本發明，直接覆蓋本發明字元線之上 表面的絕緣膜之厚度，係薄於絕緣膜間隙壁之厚度，該絕 緣膜間隙壁係直接覆蓋外緣電路之閘極電極之侧壁。因 此，容易避免位元線之不連接與短路，該位元線之圖案 度與間隔小於曝光光線之波長λ，而不犧牲生產率β '

第55頁 7 圖係顯示習知的DRAM製造方法之步棘之剖面 圖。 圖2A與2B係分別顯示前述習知的DRAM之平面圖與剖面 圖，用以說明習知的DRAM之問題。 圖3A與3B係分別顯示本發明第一實施例之平面圖與剖 面圖。 圖4Α至4G係對應於囷3Α中線Α-Α之部分，依各步驟之 順序，顯示本發明第一實施例之製造方法之剖面圖。 圖5Α與5Β係顯示依據本發明使用KrF準分子雷射之曝 光的光阻膜圖案之特徵。 圖6A與6B係顯示依據本發 之主要步驟之剖面圖。 明第二實施例之製造方法中 圖7A至7F係依各舟 施例之製造方法之剖：：之順序，顯示依據本發明第三實 圖8Α與8Β係分別顯 圖。 、剛迷第三實施例之平面圖與剖面 圖9Α至9F係依Α止 顯示依據本發明第四實 四實施例之平·面圖與剖 各步驟$ μ + 施例之製造方法之卹=之旧序’ 到面圖。 圖10Α與10Β係分拓丨^ 面圖。 1顯示前述第

Claims (1)

1. W種半導體記憶體，作為—DRAM，其中： 一單元陣列區域、一邊界區域、與一外緣電路區域係 彼此相鄰地設置於~ P开〗A 1 ^ „ ^ X 1‘y、 p型區域中，該P型區域係設置於一矽 基板之表面上； 忒單7C陣列區域、該邊界區域、與該外緣電路區域之 分離區·域’包含：複數個溝槽，該複數個溝槽係設 之ιΊ i區册域之表面上’以及一場絕緣膜，該場絕緣嫉 個溝槽.質上齊平於該矽基板之表面，該膜填滿該複數 =數：N通道MOS電晶體與構成記憶單元之複數個單元 中:曰，白分別設置於該外緣電路區域與該單元陣列區域 -閘：Ξ ί :單7^電晶體與該㈣道廳電晶體分別包含： 層二型源極與汲極區域，其包含-Ν-型擴散 :-二擴:層型源極與"極…其― 區域，由H單凡電晶趙之該記憶單元區域與該邊界 田第一氧化矽膜所覆蓋； _ 隙壁，=通道麟電晶體之閉極電極之側壁卜絕緣膜間 (水壁所覆Μ，該絕緣膜 深腰間 而獲，，且其具有第二厚度（_^藉由回㈣第一氧切膜 路區ί括ΐ!: 與該N通侧電晶體之該外緣電 由層間絕緣膜所覆蓋，該層間絕緣膜包含一第

   IH

   第57頁 六、I爾f 5 二氡化矽膜與一BPSG膜之一疊製層，其藉由Λ氣壓力化學 氣相沉積（atmospheric pressure chemical vapor deposition，AP.CVD)製程而形成，且更再熱流（refi〇w); 一第一接觸孔（一位元接觸孔），其連到該N -型源極與 汲極區域中之一區域，以及一第二接觸孔，其達到該N通 道M0S電晶趙之源極與没極區域中之一區域，皆分別設置 於該層間絕緣膜上； 複數條位元線，經由該位元接觸孔而連接於該複數個 單元電晶體’且經由該第二接觸孔而連接於至少一個該N 通道M0S電晶體’以及一配線，經由該第二接觸巩^而連接 於該複數個Ν通道M0S電晶體，皆設置於該層間絕緣瞑之表 面上，以及 一聚集電容元件’連接於該Ν —型源極與汲極區域中之 另一區域，係設置於高於該位元線之位置上； 該裝置包含： 該第一氧化矽膜係復蓋該字元線之上表面，該膜具有 第三厚度（ = t3)，該第三厚度薄於t2 ; ' 不包括該位元接觸孔附近之該位元線之線寬度與此位 元線之最小間隔，皆較曝光光線之波長（=久）短·，該曝光 光線係作為光微影製程，以分別形成該位元線與該配線； 在光微影製程中，tl+t3大於1/2的焦深〇DOF);以及 該層間絕緣膜之上表面之最大位階差更小於D〇F/2且 大於D0F/2-(t2-t3)。 ·

   第58頁 六、. 2. 一種半導體記憶體，作為一DRAM，其中： 一單元陣列區域、一邊界區域、與一外緣電路區域係 彼此相鄰地設置於一P型區域上，該p型區域係設置於一矽 基板之表面上； 該單元陣列區域、該邊界區域、與該外緣電路區域之 一裝置分離區域’包含：複數個溝槽，該複數個溝槽係設 置於該P型區域之表面上，以及一場絕緣膜’該場絕緣膜 之上表面實質上齊平於該基板之表面’該膜填滿該複數個 溝槽； 曰複數個N通道MOS電晶體與構成記憶單元之複數個單元 電晶體，皆分別設置於該外緣電路區域與該單元陣列區域 該複數個單元電晶體與該複數個N通道M〇s電晶體分別 包含：一閘極絕緣膜、具有第一厚度（ = tl)之複數條字元 線與-閘極電極、-N-型源極與汲極區㉟，其包含一N—型 擴散層 '以及一LDD型源極與汲極區域，其包含一N + 散層與一N-型擴散層； ' 在：單元陣列區域中之該場絕緣膜、該複數個 晶髏…、與該邊界區域，皆直接由具有第二厚度疋電 (-t2)之第一氧化矽膜所覆蓋； 該複數條字元線之側壁經由該第一氧化矽膜 隙= 復蓋化糊㈣係藉由2 頁第一厚度（_t3)之一氮化矽膜而形成； 僅該N通道MOS電晶體之閘極電極之側壁更受一絕緣膜

   六今_彳贏6 ---- 間蓋，該絕緣膜間隙壁係藉由回蝕該第一氧化矽 膜與該氛•化矽膜而形成； 該外緣電路區域，包括該第一氧化矽膜、該氮化矽膜 間隙壁、與該N通道MOS電晶體，係受一層間絕緣膜所覆 蓋’該層間絕緣膜包含：一第二氧化矽膜與—BPSG膜之一 疊製層’係藉由APCVD而形成，且更再熱流； 一第一接觸孔（一位元接觸孔），其達到該N -型源極與 波極區域中之一區域與該源極，以及一第二接觸孔，其達 到該N通道MOS電晶逋之源極與汲極區域中之一區域，皆分 別設置於該層間絕緣膜上； 複數條位元線，經由該位元接觸孔而連接於該複數個 單疋電晶體’且經由該第二接觸孔而連接於至少一個該N 通道MOS電晶體，以及一配線，經由該第二接觸孔而連接 於該複數個N通道MOS電晶體，皆設置於該層間絕緣膜之表 面上；以及 一聚集電容元件’連接於該N -型源極與汲極區域中之 另一區域，係設置於高於該位元線之位置上； 該裝置包含： 不包括該位元接觸孔附近之該位元線之線宽’度與此位 几線之最小間隔，皆較曝光光線之波長λ )短，該曝光 光線係作為光微影製程，以分別形成該位元線與該配線； 在光微影製程中，tl + t2大於1/2的焦深（=d〇f)，用以 調整該位元線之線寬度與最小間隔；以及 . 該層間絕緣膜之上表面之最大位階差更小於DOf / 2且

   第60頁 六 大於D0F/2-t3。 3. —種半，導體記憶體，作為一DRAM，其中： 一單元陣列區域、一邊界區域、與—外緣電路區域係 彼此相鄰地設置於一 P型區域上，該p型區域係設置於一矽 基板之表面上； 該單元陣列區域、該邊界區域、與該外緣電路區域之 一裝置分離區域，其包含：複數個溝槽，該複數個溝槽係 設置於該P塑區域之表面上’以及一場絕緣膜，該場絕緣 膜之上表面實質上齊平於該矽基板之表面，該膜填滿該複 數個溝槽； 複數個N通道MOS電晶體與構成記憶單元之複數個單元 電晶體，皆分別設置於該外緣電路區域與該單元陣列區域 該複數個 包含：一閘極 線與一閘極電 擴散層 散層與 該 面、與 絕緣膜 化矽膜 膜，該 、以及 一 N ~型 單元陣 該邊界 所覆蓋 所形成 疊製層 單元電晶體與該複數個N通道M0S電晶體分別 絕緣膜、具有第一厚度（ = t〇之複數條字元 極、一N -型源極與汲極區域，其包含一 N型 一LDD型源極與汲極區域，其包含一 擴散層； .> R =域之該場絕緣膜、料元電晶體之表 品’旁直接由一第一氧化矽膜與一疊製層 ’：,製層絕緣膜係由該第一氧化矽與一氮 ，該氮切膜之厚度足_於該1氧化_ 具有第二厚度（ = t2);

   六、中請專#範f圍。 該複數條字元線之側壁經由該疊製層絕緣膜，而更受 —氣化破膜間隙壁所覆蓋’該氧化矽膜間隙壁係藉由回蝕 具有第三厚度Ot 3)之第二氧化矽膜而形成； 僅該N通道M0S電晶體之閘極電極之側壁更受該第一氧 化矽膜與一絕緣膜間隙壁所覆蓋，該絕緣膜間隙壁係藉由 口蚀該第二氧化碎膜而獲得； 該外緣電路區域，包括該第一氧化矽膜、該氮化矽骐 ，隙壁、與該N通道M0S電晶艘，係受一層間絕緣膜所復 蓋，該層間絕緣膜係由一第三氧化矽膜與一BpsG膜之一疊 製層所形成，該BPSG膜係藉由APCVD而形成，且更再熱 流； ”、 到該N-塑源極與汲 ’達到該N通道M0S 皆分別設置於該層 一第一接觸孔（一位元接觸孔），達 極區域中之一區域，以及一第二接觸孔 電晶體之源極與没極區域中之一區域， 間絕緣膜上； 留複數條位兀線，视田砑伹尤接蜩孔而連接於該複數個 單π電晶體，且經由該第二接觸孔而連接於至少一個該1^ :道M0S電晶體’以及—配線，經由該第二接觸孔而連接 ^複數_通道MGS電晶體，皆設置於該層間絕·緣膜 面上；以及 一聚集電容元件，連接於該Ν-型源極與沒極區域中之 另一區域’係設置於高於該位元線之位置上； 該裝置包含： ’. 不包括該位元接觸孔附近之該位元線之線寬度與此位

   第62頁 A：^69 7r 六'申請專利範圍 元線之最小間隔，皆較曝光光線之波長λ )短‘，該曝光 光線係作為光微影製程，以分別形成該位元線與該配線； 在光微影製，程中，tl + t2大於1/2的焦深（=DOF);以及 該層間絕緣膜之上表面之最大位階差小於jjOF/2且大 於D0F/2-t3 » 4· 一種半導體記憶體之製造方法，作為一DRAM之製 造方法，其中：複數條位元線係由具有波長又與焦深D〇F 之曝光光線的光微影製程所形成’並且在該複數條位元線 中’不包括連接於單元電晶體之部分的該位元線之線寬度 與該位元線之最小間隔，分別變得短於A ，並且一聚集電 容元件更設置於高於該位元線之位置上， 此方法包含下列步驟： 形成一 P型區域於一矽基板之表面上，形成複數個溝 槽於單元陣列區域、外緣電路區域、以及邊界區域之一裝 置分離區域中’該邊界區域係介於該單元陣列區域與該外 緣電路區域間，並且以一場絕緣膜填滿此等渠溝，該場絕 緣膜之上表面實質上齊平於該矽基板之表面； 藉由熱氧化’形成一閘極絕緣膜於該矽基板·之表面 上’位於該單元陣列區域與該外緣電路區域中，由該裝置 分離區域所環繞’形成具有第一厚度（ = ΐ1)之一'第一導電 膜於該矽基板之整個表面上，並藉由圖案化此第一導電 膜’形成複數條字元線與一閘極電極於，該單元陣列區域 與該外緣電路區域之該Ρ型區域之表面上；

   第63頁

   六、申請專利範圍 形成一 N -型源極與汲極區 元陣列區域與該外緣電路區域 該裝置分離區域所環繞，自對 極電極； 域以及一 N-型擴散層於該單 之該P型區域之表面上，由 準於該複數條字元線與該閘 藉由低壓化學氣相沉積（l〇w pressure chemical vapor deposition，LPCVD)製程，形成具有第二厚度 厚 〇t2)之一第一氧化矽膜於該矽基板之整個表面上， 於DOF/2-tl ; 藉由非等向性乾式蝕刻製程，回蝕該第一氧化矽膜， 至直接位於該字元線與該閘極電極上之該第一氧化矽膜之 厚度成為第三厚度（ = t3); ' 再藉由非等向性乾式蝕刻製程，使用一第一光阻膜圖 案作為遮罩’再回蝕該第一氧化矽膜，該第一光阻膜圓案 覆蓋該單元陣列區域與該邊界區域，且具有一開孔於外緣 電路區域中’以存留並形成一絕緣膜間隙壁，該絕緣膜間 隙壁包含在該閘極電極之側壁上之該第一氧化矽膜； 使用該閘極電極與該絕緣膜間隙壁作為遮罩，形成一 N +型擴散層於該外緣電路區域之該p型區域之表面上，且 形成一 LDD型源極與沒極區域，其包含一 N +型擴奴層與一 N 一型擴散層； 藉由APCVD ’形成一第二氧化矽膜於該基板·之整個表 面上，且形成一BPSG膜於該矽基板之整個表面上，並且再 熱流該BPSG膜，使得該BPSG膜之上表面之最大位階差變得 小於tl+t3及D0F/2，且大於DOF/2-(t2-t3)，藉以形成一

   第_64頁 狗範圍 層間^緣膜’纟包含該第二氣化砍膜與該BPSG膜； 形成複數個位元接觸孔與複數個接觸孔於該層間絕緣 3 ΐ二該位元接觸孔與該接觸孔分別達到該N塑源極與没 極？域中之一區域，以及-LDD型源極與汲極區域中之- 形成一第二導電膜於該矽基板之整個表面上形成一 正片型光阻膜於該基板之整個表面上藉由聚焦於該光阻 膜之直接位於字元線上之上表面，形成一第二光阻膜圖 案、，且在此位置處之圖案寬度變得最大之條件下，更進行 曝光，藉由非等向性乾式蝕刻製程，使用此等光阻膜圊案 作為遮罩，形成複數條位元線，且同時形成一配線於該外 緣電路區域上；以及 斤形成一第二層間絕緣膜於該基板之整個表面上，形成 一節點接觸孔，穿過該第二層間絕緣膜與該第一層間絕緣 膜，達到該Ν-型源極與汲極區域中之另一區域，且形成一 聚集電容元件，其經由該節點接觸孔，連接於該Ν_型源極 與汲極區域之該另一區域。 · 5.如申請專利範圍第4項之半導體記憶體之製造方 法，其中該第一光阻膜圖案係由化學增強型光阻膜所形 成’且該第二光阻膜圖案之形成係藉由使用KrF準分子雷 射之曝光或使用ArF準分子雷射之曝光。 6. 一種半導體記憶體之製造方法，作為一DRAM之製

   --_______·_____ 範圍 造方法’其中：複數條位元線係由具有波長久與焦深如卩 之曝光光線的光微影製程所形成，並且在該複數條位元線 中，.不包括連接,於早元電晶體之部分的該位元線之線寬度 與該位元線之最小間隔，分別變得短於λ，以及一聚集電 容元件’連接於Ν —型源極與汲極區域中之另一區域，更設 置於尚於該位元線之位置上’此方法包含下列步驟： 形成一 Ρ型區域於該矽基板之表面上，形成複數個溝 槽於單元陣列區域、外緣電路區域、以及邊界區域之一裝 置分離區域中，該邊界區域係介於該單元陣列區域與該外 緣電路區域間，並且以一場絕緣膜填滿該複數個渠溝，該 場絕緣膜之上表面實質上齊平於該矽基板之表面； 藉由熱氧化，形成一閘極絕緣膜於該矽基板之表面 上，位於該單元陣列區域與該外緣電路區域中，由該裝置 分離區域所環繞’形成具有第一厚度（ = tl)之一第一導電 膜於該矽基板之整個表面上’並藉由圖案化此第一導電 膜，形成複數條字元線與一閘極電極於，此單元陣列區域 與該外緣電路區域之ρ型區域之表面上； 形成一 N型源極與汲極區域以及一 ν -型擴散層於該單 元陣列區域與該外緣電路區域之ρ型區域之表面上，由°該 裝置分離區域所環繞，自對準於該字元線與該閘極電極； 藉由低壓化學氣相沉積製程，形成具有第土厚度之一 第一氧化矽膜，其厚於])0FV2-tl ; 藉由非等向性乾式蝕刻製程，回蝕該第一成化矽膜， 至直接位於該字元線與該閘極電極上之該第—氧化矽膜之 六、申請#麫移8 b 庳是έ為第三厚度（ = t3); ‘成一第一光阻膜圖案，再藉由非等向性乾式蝕刻製 程，使用該第一光阻膜圖案作為遮罩，再回蝕該第一氧化 矽膜，該第一光阻膜圖案係復蓋該單元陣列區域與該邊界 區域’且具有一開孔於該外緣電路區域中，以存留並形成 一絕緣膜間隙壁，該絕緣膜間隙壁包含在該閘極電極之側 壁上之該第一氧化矽膜； 使用該閘極電極與該絕緣膜間隙壁作為遮罩，形成一 N+型擴散層於該外緣電路區域之該p型區域之表面上，且 形成一LDD型源極與汲極區域，其包含一 型擴散層與一 N_型擴散層； ' 藉由APCVD，形成一第二氧化矽膜於該基板之整個表 面上’且形成一 BPSG膜於该石夕基板之整個表面上，並且再 熱流該BPSG膜’使得該BPSG膜之上表面之最大位階差變得 小於tl + t2-t3及D0F/2 ’且大於D〇F/2-t3，藉以形成一層 間絕緣膜’其包含該第二氧化矽膜與該bpSG膜； 形成複數個位元接觸孔與複數個接觸孔於該層間絕緣 膜上’遠位元接觸孔與該接觸孔，分别逹到一 N型源極與 汲極區域中之一區域’以及一LDD型源極與汲極运域中之 一區域； 形成一第二導電膜於該石夕基板之整個表面上，形成一 正片型光阻膜於該基板之整個表面上，藉由聚 膜之直接位於該字元線上之上表面，形成一第膜圖 案，且在此位置處之圖案寬度變得最大之條件下，更進行

   第67頁 Ml ------τι I-, "I ^ 六、— ' 曝光’藉由非等向性乾式蝕刻製程，使用此等光阻膜圈案 作為遮罩’形成複數條位元線，且同時形成一配線於該外 緣電路區域上；以及 一 〃形成一第二層間絕緣膜於該基板之整個表面上，形成 一節點接觸孔，穿過該第二層間絕緣膜與該第一層間絕緣 膜，達到該N型源極與没極區域中之另一區域，且形成一 聚集電容元件，其經由該節點接觸孔，連接於該N—型源極 與汲極區域中之該另一區域。 7.如申請專利範圍第6項之半導體記憶體之製造方 法，其中该第二光阻膜圖案係由化學増強型光阻膜所形 成’且此等第二光阻膜圖案之形成係藉由使用㈤準分子 雷射之曝光或使用ArF準分子雷射之曝光。 8. -種半導體記憶體之製造方法，作為之製 造方法’ Λ中：複數條位元線係由具有波長λ與焦深雨 之曝光光線的光微影製程所形成，並且在該複數條位元線 :’不包：連J於單元電晶趙之部分的該位元線之線寬度 與該位π線之最小間隔，分別變得短於又’以及一 容元件’連接於N-型源極與汲極區域中之另一區域，更設 置於高於該位元線之位置上，此方法包含下列步 形成—P型區域於該石夕美妬' ^ ^ s ,, ^ 7基板之表面上，形成複數個溝 槽於単7G陣列£域、外緣電路區$、以及邊界區域之一裝 置分離區域中，該邊界區域係介於該單元陣列區域與該外

   第68頁

   緣：ί 間並且以一場絕緣膜填滿此等渠#，該場絕 緣膜：上表面實質上齊平於該矽基板之表面；‘ 藉由熱氧化’形成一閉極絕緣膜於該石夕基板之表面 ^=於該单元障列區域與該外緣電路區域’由該裝置分 繞，形成具有第一厚度(=tl)之-第-導電膜 基板之整個表面上，並藉由圖案化此第一導電膜， 2故複數條字兀線與一閘極電極於，此單元陣列區域與該 外緣電路區域之P型區域之表面上；- 形成一N型源極與汲極區域以及一 N_型擴 元陣列區域與料緣電路區域之p型區㈣面上增於由;單 裝置分離區域所環繞，自對準於該字元線與該閘極電極； 藉由LPCVD，在tl + t2 + t3>DOF/2的條件下，依序形成 具有第二厚度（ = t2)之一第一氧化矽膜與具有第三厚度 (=t3)之一氮化矽膜於該矽基板之整個表面上； 藉由非等向性乾式蝕刻製程，選擇性蝕刻該氮化矽 膜，以形成一氮化矽膜間隙壁，其經由該第一氧化矽膜而 分別覆蓋該字元線與該閘極電極之侧壁； 形成一第一光阻膜圖案，藉由非等向性乾式蝕刻製 程’該餘刻製程中對於氧化矽膜與氮化矽膜之蝕刻速率實 質上相等，使用該第一光阻膜圖案作為遮罩’回蝕該氮化 ，間隙壁與該第一氧化矽膜，該第一光阻膜圖案係覆蓋該 單元陣列區域與該邊界區域，且具有一開孔於該外緣電路 區域中，藉以存留並形成一絕緣膜間隙壁於該閘極電極之 側壁上’該絕緣膜間隙壁係由該氮化矽膜間隙壁與該第一

   第69頁 六、4¾絕足 氧化矽膜之一疊製膜所形成； 使用該閘極電極與該絕緣膜間隙壁作為遮罩，形成一 N+型擴散層於該.外緣電路區域之P型區域之表面上，且形 成一 LDD型源極與沒極區域，其包含一 N +型擴散層與一 n_ 型擴散層； 藉由APCVD，形成一第二氧化矽膜於該基板之整個表 面上，且形成一BPSG膜於該矽基板之整個表面上，並且再 熱流該BPSG膜，使得該BPSG膜之上表面之最大位階差變得 小於tUt2及D0F/2 ’且大於D0F/2-t3，藉以形成一層間絕 緣骐’其包含該第二氧化矽膜與該BPSG膜； 形成一位元接觸孔與一接觸孔於層間絕緣膜上，該位 元接觸孔與該接觸孔分別達到該N型源極與汲極區域中之 一區域’以及該LDD型源極與汲極區域中之一區域； 形成一第二導電膜於該矽基板之整個表面上，形成一 正片型光阻膜於該基板之整個表面上，藉由聚焦於該光阻 膜之直接位於該字元線上之上表面，形成一第二光阻膜圖 案’且在此位置處之圖案寬度變得最大之條件下，更進行 曝光’藉由非等向性乾式蝕刻製程，使用此等光阻膜圈案 作為遮罩’形成複數條位元線；且同時形成一蚝線於該外 緣電路區域上；以及 ' ^ h 形成一第二層間絕緣膜於該基板之整個表囱上，形 一節點接觸孔，穿過該第二層間絕緣膜與該第一層間絕緣 膜’達到該N -型源極與汲極區域中之另一區域·，且形成一 聚集電容元件，其經由該節點接觸孔，連接於該N_型源極

   第70頁

   興及极IF χΑϊ α* 视區域中之該另一區域β ^ 9. 如申請，專利範圍第8項之半導體記憶體之製造方 耸’其中該第二光阻膜圖案包含化學增強塑光阻膜，且此 ，，第一光阻膜圖案之形成係藉由使用j(rF準分子雷射之曝 光或使用ArF準分子雷射之曝光。 10. 如申請專利範圍第8項之半導體記憶體之製造方 法’其中用以形成該絕緣膜間隙壁之非等向性乾式蝕刻製 程係使用四氟化碳（CF4)。 11. 一種半導逋記憶體之製造方法，作為—DRAM之製 造方法’其中：複數條位元線係由具有波長又與焦深 之曝光光線的光微影製程所形成’並且在該複數條位元線 t ’不包括連接於單元電晶體之部分的铉位元線之線寬度 與該位元線之最小間隔，分別變得短於；1，以及一聚集電 容元件，連接於N-型源極與汲極區域中之另一區域，更設 置於高於該位元線之位置上，此方法包含下列步驟： 形成一 P型區域於該石夕基板之表面上，形成^數個溝 槽於單元陣列區域中、外緣電路區域中、以及邊界區域之 一裝置分離區域中’該邊界區域係介於該單元陣列區域與 該外緣電路區域間，並且以一場絕緣膜填滿此等渠溝，該 場絕緣膜之上表面實質上齊平於該矽基板之表面； 藉由熱氧化，形成一閘極絕緣膜於該妙基板之表面

   第71頁 六 9Γ1 、申 6 上，位於該單元陣列區域與該外緣電路區域中，由該裝置 分離區域所環繞，形成具有第一厚度（ = tl)之第一導電膜 於該矽基板之整個表面上，並藉由圖案化此第一導電膜， 形成複數條字元線與一閘極電極於，此單元陣列區域與該 外緣電路區域之P型區域之表面上； 形成一 N -型源極與汲極區域以及一 N —型擴散層於該單 元陣列區域與該外緣電路區域之P型區域之表面上，由該 裝置分離區域所環繞，自對準於該字元線與該閘極電極； 藉由LPCVD，依序形成具有第二厚度（ = t2)之一第一氧 化梦膜與一氮化矽膜於該矽基板之整個表面上，該氮化矽 臈係足夠薄於該第一氧化矽臈； 藉由等向性乾式蝕刻製程，使用一第一光阻膜圊案作 為，罩’選擇性移除該氮化矽膜，該第一光阻膜圈案覆蓋 該單元陣列區域與該邊界區域，且具有一開孔於外緣電路 區域中； 藉由LPCVD，在tl+t2 + t3>DOF/2的條件下，形成具有 一厚度（ = t3)之一第二氧化矽膜於該基板之整個表面 藉由非等向性乾式蝕刻製程之回蝕，選擇杈蝕刻該氧 發膜’#留並形成-氧化砂膜間隙壁於該字元線之側壁 ^ ’該氧切膜間隙壁包含該第二氧化颜，且存留並形 緣：間隙壁於該閉極電極之側壁上，該絕緣膜間隙 以含該Μ㈣_壁與該^氧切膜之—叠製膜； 使用該閘極電極與該絕緣膜間隙壁作為遮單形成一

   第72頁 ______ 六、申請專職® -- Ν +型擴散層於該外緣電路區域之該ρ型區域之表面上，且 形成一 LDD型源極與汲·極區域，其包含一 ν +型擴散層與— Ν-型擴散層； 藉由APCVD，形成一第三氧化矽膜於該基板之整個表 面上’且更形成一BPSG膜於該基板之整個表面上，並且再 熱流該BPSG膜，使得該BPSG膜之上表面之最大位階差變得 小於tl +12及D0F/2 ’且大於D〇F/2-t3 ’藉以形成一層間絕 緣膜，其包含該第二氧化矽膜與該BPSG膜； 形成一位元接觸孔與一接觸孔於該層間絕緣膜上，該 位元接觸孔與該接觸孔分別達到該N型源極與没極區域中 之一區域，以及該LDD型源極與汲極區域中之一區域； 形成一第二導電臈於該基板之整個表面上，形成一正 片型光阻膜於該基板之整個表面上，藉由聚焦於红光阻膜 之直接位於該字元線上之上表面，形成一第二光阻膜圓 案，且在此位置處之圖案寬度變得最大之條件下，更進行 曝光，藉由非等向性乾式蝕刻製程，使用此等光阻膜圖案 作為遮罩’形成複數條位元線；且同時形成一配線於該外 緣電路區域上；以及 形成一第二層間絕緣膜於該基板之整個表面·上，形成 一節點接觸孔，穿過該第二層間絕緣膜與該第一層間絕緣 膜，達到該N—型源極與汲極區域中之另一區域、，且形成一 聚集電容元件’其經由該節點接觸孔，連接於該N -型源極 與及極區域之該另一區域。

   第73頁

   12. 如申請專利範圍第11項之半導體記憶體之製造方 法’其中該第二光阻膜圓案最好由化學增強型光阻膜所形 成’且此等第二光阻膜圖案之形成係藉由使用KrF準分子 雷射之曝光或使用ArF準分子雷射之曝光。 13. 如申請專利範圍第11項之半導體記憶體之製造方 法，其中對於氣化矽膜之選擇性等向性乾式蝕刻製程係使 用六氟化硫（sf6)。

   第74頁