JP2007194496A - 半導体集積回路 - Google Patents

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Abstract

【課題】セルアレイの大容量化と信頼性向上に有効なレイアウトを提案する。
【解決手段】本発明の例に関わる半導体集積回路は、セルアレイ１１と、セルアレイ１１上に配置されるライン＆スペースのパターンを有する導電線ＷＬ１１，・・・ＷＬ１ｎと、導電線ＷＬ１１，・・・ＷＬ１ｎよりも上に形成される引き出し線Ｌ１１，・・・Ｌ１ｎと、導電線ＷＬ１１，・・・ＷＬ１ｎと引き出し線Ｌ１１，・・・Ｌ１ｎとを接続するコンタクトホールＣＳ１１，・・・ＣＳ１ｎとを備え、導電線ＷＬ１１，・・・ＷＬ１ｎの一端は、導電線ＷＬ１１，・・・ＷＬ１ｎのうちの一つから他の一つに向かうに従って、順次、セルアレイ１１の端部から離れていく。
【選択図】図７

Description

本発明は、ライン＆スペースのパターンを有する導電線のレイアウトに関し、特に、記憶容量の大容量化が要求される半導体メモリに使用される。
近年、主記憶メモリとしてＮＡＮＤ型フラッシュメモリを使用した電子機器が数多く製品化されている。一方、電子機器の多機能化に伴い、ＮＡＮＤ型フラッシュメモリの記憶容量の大容量化が課題となっている。
記憶容量の大容量化を図るに当たって、チップレイアウトは非常に重要である。例えば、メモリセルの微細化が顕著に進行しているが、導電線の断線、短絡などの問題を解消し、信頼性の向上を図るためには、導電線やコンタクトホールに関しては、フォトリソグラフィ時の合せずれを考慮してそのサイズやピッチを決定しなければならない（例えば、特許文献１を参照）。
特に、ワード線については、ライン＆スペースのパターンにより最小加工寸法(feature size)で形成したとしても、これとワード線ドライバとを接続するためには、例えば、金属から構成される引き出し線が必要となる。従って、ワード線と引き出し線とを接続する引き出しエリアのレイアウトの検討は、チップサイズの縮小、さらには、記憶容量の大容量化にとって必須である。
尚、このような問題は、ＮＡＮＤ型フラッシュメモリ以外の記憶容量の大容量化が要求される半導体メモリにも同様に生じる。
特開２００２−１５１６０１号公報
本発明の例では、ライン＆スペースのパターンを有する導電線と引き出し線とのコンタクトに関して、セルアレイの記憶容量の大容量化と信頼性の向上とに貢献できる新規なレイアウトを提案する。
本発明の例に関わる半導体集積回路は、アレイ状の複数の素子から構成されるセルアレイと、セルアレイ上に配置されるライン＆スペースのパターンを有する複数の導電線と、複数の導電線よりも上に形成される複数の引き出し線と、複数の導電線と複数の引き出し線とを接続する複数のコンタクトホールとを備え、複数の導電線の一端は、複数の導電線のうちの一つから他の一つに向かうに従って、順次、セルアレイの端部から離れていき、複数のコンタクトホールは、複数の導電線の一端に配置され、複数のコンタクトホールのサイズは、複数の導電線の幅よりも大きい。
本発明の例によれば、ライン＆スペースのパターンを有する導電線と引き出し線とのコンタクトに関して、新規なレイアウトを採用することでセルアレイの記憶容量の大容量化と信頼性の向上とを実現できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例は、メモリセルアレイ上に配置されるライン＆スペースのパターンを有するワード線やビット線などの複数の導電線のレイアウトに関する。具体的には、複数の導電線の一端を、複数の導電線のうちの一つから他の一つに向かうに従って、順次、メモリセルアレイの端部から離れていくようなレイアウトとする。
このようなレイアウトは、例えば、メモリセルアレイが複数のブロックから構成される場合にはブロックごとに採用されるため、メモリセルアレイ全体としては、複数の導電線の一端が鋸の刃のようになる。そこで、斜めの部分を刃とみると、この形状は片刃形状ということができるため、以降では、このような複数の導電線のパターンを片刃形状と称する。
また、複数の導電線の一端には、サイズが複数の導電線の幅よりも大きい複数のコンタクトホールが配置される。これら複数のコンタクトホールは、複数の導電線と複数の引き出し線との間に配置され、複数の引き出し線は、複数の導電線を駆動するドライバに接続される。
ここで、コンタクトホールのサイズとは、コンタクトホールの形状を円形と仮定した場合にはその直径である。また、コンタクトホールの形状を正方形と仮定した場合にはその一辺の長さ、長方形と仮定した場合にはその長辺の長さ、楕円形と仮定した場合にはその長軸の長さ、その他の形状に関してはその最大幅と定義する。
このようなレイアウトによれば、メモリセルの微細化に対する相性が良くなるため、チップサイズの縮小、さらには、記憶容量の大容量化が可能になる。
また、フォトリソグラフィ時に合せずれが発生しても、複数のコンタクトホールの中心点を、複数の導電線の中心線に対して、複数の導電線の一端がメモリセルアレイの端部に次第に近づく側にずらすことができるため、複数の導電線の断線、短絡などの問題を防止し、高信頼性の半導体メモリを実現できる。
また、最小加工寸法よりも小さいコンタクトホールを形成する必要がないため、製造プロセスが簡易化される。
２． 実施の形態
次に、ＮＡＮＤ型フラッシュメモリを例に実施の形態を説明する。
(1) 全体図
図１は、ＮＡＮＤ型フラッシュメモリの全体図を示している。
メモリセルアレイ１１は、複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊから構成される。複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊの各々は、複数のセルユニットを有し、複数のセルユニットの各々は、直列接続された複数のメモリセルからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成される。
データラッチ回路１２は、読み出し／書き込み時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。Ｉ／Ｏ(input/output)バッファ１３は、データのインターフェイス回路として、アドレスバッファ１４は、アドレス信号のインターフェイス回路として機能する。
ロウデコーダ１５及びカラムデコーダ１６は、アドレス信号に基づいてメモリセルアレイ１１内のメモリセルを選択する。ワード線ドライバ１７は、選択されたブロック内の選択されたワード線を駆動する。
基板電圧制御回路１８は、半導体基板の電圧を制御する。具体的には、ｐ型半導体基板内に、ｎ型ウェル領域とｐ型ウェル領域からなるダブルウェル領域が形成され、メモリセルがｐ型ウェル領域内に形成される場合、ｐ型ウェル領域の電圧を動作モードに応じて制御する。
例えば、基板電圧制御回路１８は、読み出し／書き込み時には、ｐ型ウェル領域を０Ｖに設定し、消去時には、ｐ型ウェル領域を１５Ｖ以上４０Ｖ以下の電圧に設定する。
電圧発生回路１９は、選択されたブロック内のワード線に与える電圧を発生する。
例えば、読み出し時には、電圧発生回路１９は、読み出し電圧と中間電圧を発生する。読み出し電圧は、選択されたブロック内の選択されたワード線に与え、中間電圧は、選択されたブロック内の非選択のワード線に与える。
また、書き込み時には、電圧発生回路１９は、書き込み電圧と中間電圧を発生する。書き込み電圧は、選択されたブロック内の選択されたワード線に与え、中間電圧は、選択されたブロック内の非選択のワード線に与える。
制御回路２０は、例えば、基板電圧制御回路１８及び電圧発生回路１９の動作を制御する。
(2) メモリセルアレイ部のレイアウト
図２は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ部のレイアウトを示している。
メモリセルアレイ１１内の複数のブロックＢＫ１，ＢＫ２，ＢＫ３．ＢＫ４，・・・は、ｙ方向に配置される。複数のブロックＢＫ１，ＢＫ２，ＢＫ３．ＢＫ４，・・・の各々は、ｘ方向に配置されるセルユニット２１を有する。
セルユニット２１は、例えば、図３に示すようなレイアウトを有する。即ち、セルユニット２１は、ｙ方向に長いアクティブエリアＡＡ内に配置される。複数のメモリセルＭＣは、ｙ方向に直列接続され、ＮＡＮＤストリングを構成する。ＮＡＮＤストリングの両端には、それぞれセレクトゲートトランジスタＳＴが接続される。
複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・は、ｘ方向に延び、複数のビット線ＢＬ１，ＢＬ２，・・・ＢＬ（ｍ−１），ＢＬｍは、ｙ方向に延びる。
ワード線ドライバ１７（ＤＲＶ１，ＤＲＶ２，ＤＲＶ３，ＤＲＶ４，・・・）は、ブロックＢＫ１，ＢＫ２，ＢＫ３．ＢＫ４，・・・に対応しているが、１つのワード線ドライバを１つのブロックのｙ方向の幅内に収めることが難しいために、メモリセルアレイ１１の両端にそれぞれ均等に配置される。
ロウデコーダ１５（ＲＤ１，ＲＤ２，ＲＤ３，ＲＤ４，・・・）は、ロウアドレス信号をデコードし、デコード信号ＲＤＥＣＩ１，ＲＤＥＣＩ２，ＲＤＥＣＩ３，ＲＤＥＣＩ４，・・・を出力する。
デコード信号ＲＤＥＣＩ１，ＲＤＥＣＩ２，ＲＤＥＣＩ３，ＲＤＥＣＩ４，・・・は、ワード線ドライバ１７（ＤＲＶ１，ＤＲＶ２，ＤＲＶ３，ＤＲＶ４，・・・）に入力される。
(3) 回路例
図４は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ部の回路例を示している。
同図から明らかなように、ワードドライバＤＲＶ１を構成するトランジスタ数は、非常に多くなっている。また、ワード線ドライバＤＲＶ１内には、書き込み時の高電圧に耐え得るように、メモリセルよりもサイズの大きい高耐圧トランジスタも必要である。
従って、図２で説明したようなレイアウトを採用することは、メモリセルアレイの周辺回路を効率よく配置し、チップサイズの縮小、さらには、記憶容量の大容量化を図るに当たって有効である。
(4) ワード線レイアウトの第１例
図５は、参考例としてのワード線レイアウトの第１例を示している。
メモリセルアレイ１１内の複数のブロックＢＫ１，ＢＫ２，ＢＫ３．ＢＫ４，・・・は、ｙ方向に配置される。複数のブロックＢＫ１，ＢＫ２，ＢＫ３．ＢＫ４，・・・の各々は、ｘ方向に配置されるセルユニットを有する。セルユニットは、例えば、図３に示すようなレイアウトを有し、アクティブエリアＡＡ内に配置される。
複数のアクティブエリアＡＡのうち、メモリセルアレイ１１のｘ方向の端部に最も近い１つ又はそれ以上のアクティブエリアは、データの記憶のために使用しないダミーアクティブエリアＡＡ（ＤＵＭＭＹ）である。
ダミーアクティブエリアＡＡ（ＤＵＭＭＹ）にも、セルユニットが形成されるが、このセルユニットは、ダミーである。このようなエリアを設ける理由は、ライン＆スペースのパターンについては、そのパターンの端部で最も歪が大きくなり、メモリセルの特性が悪くなるからである。
複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・は、メモリセルアレイ１１上をｘ方向に延び、それらの一端及び他端は、メモリセルアレイ１１とワード線ドライバＤＲＶ１，・・・との間のワード線引き出しエリア２２内に存在する。
ワード線引き出しエリア２２内には、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・とワード線ドライバＤＲＶ１，・・・とを接続する複数の引き出し線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−１），Ｌ１ｎ，・・・が配置される。
複数の引き出し線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−１），Ｌ１ｎ，・・・の幅は、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の幅よりも広い。
複数のコンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・は、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端に配置される。
複数のコンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・のサイズは、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の幅よりも大きい。
このため、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端には、複数のコンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・の合せずれを考慮してフリンジが設けられる。
この場合、例えば、図６に示すように、メモリセルＭＣが微細化され、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の幅を狭くしても、ライン＆スペースのパターンを維持する限り、それらのピッチＰ１は、複数の引き出し線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−１），Ｌ１ｎ，・・・のピッチＰ２に制限され、十分に狭くできない。
複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・のピッチＰ１（＝Ｐ２）を無理に狭くすると、複数のコンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・又は複数の引き出し線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−１），Ｌ１ｎ，・・・に合せずれが発生したときに、断線、短絡などの問題が発生するからである。
従って、このようなワード線レイアウトでは、メモリセルアレイ１１のｙ方向の幅を十分に狭めることができず、チップサイズの縮小、さらには、記憶容量の大容量化を図ることが難しい。
(5) ワード線レイアウトの第２例
図７は、ワード線レイアウトの第２例を示している。
第２例は、第１実施の形態に関わるレイアウトである。
メモリセルアレイ１１内の複数のブロックＢＫ１，ＢＫ２，ＢＫ３．ＢＫ４，・・・は、ｙ方向に配置される。複数のブロックＢＫ１，ＢＫ２，ＢＫ３．ＢＫ４，・・・の各々は、ｘ方向に配置されるセルユニットを有する。セルユニットは、例えば、図３に示すようなレイアウトを有し、アクティブエリアＡＡ内に配置される。
複数のアクティブエリアＡＡのうち、メモリセルアレイ１１のｘ方向の端部に最も近い１つ又はそれ以上のアクティブエリアは、第１例と同様に、データの記憶のために使用しないダミーアクティブエリアＡＡ（ＤＵＭＭＹ）である。
複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・は、メモリセルアレイ１１上をｘ方向に延び、それらの一端及び他端は、メモリセルアレイ１１とワード線ドライバＤＲＶ１，・・・との間のワード線引き出しエリア２２内に存在する。
複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端及び他端は、ワード線引き出しエリア２２内において片刃形状を有している。
ワード線引き出しエリア２２内には、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・とワード線ドライバＤＲＶ１，・・・とを接続する複数の引き出し線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−１），Ｌ１ｎ，・・・が配置される。
複数の引き出し線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−１），Ｌ１ｎ，・・・の幅は、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の幅よりも広い。
複数のコンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・は、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端に配置される。
複数のコンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・のサイズは、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の幅よりも大きい。
また、図８に示すように、複数のコンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・の中心点は、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の中心線に対して、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端がメモリセルアレイ１１の端部に次第に近づく側にずれている。
この複数のコンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・がずれる側は、隣接するワード線が存在しない側である。このため、複数のコンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・のサイズを大きくできると共に、合せずれに対しても、断線、短絡などの問題が発生し難い構造となる。
このように、第２例では、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端及び他端を片刃形状とすることで、複数のコンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・のサイズを大きくしても、フォトリソグラフィ時の合せずれによって、断線、短絡が発生することはない。
尚、第２例によれば、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端のみを片刃形状とすれば、当初の目的を達成できる。しかし、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端及び他端を、共に、片刃形状とすることにより、ライン＆スペースのパターンが左右対称となるため、第２例のレイアウトは、寸法変動の防止や設計の容易化などにとって非常に有効である。
また、図９に示すように、片刃形状の複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端に、複数のコンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・の合せずれを考慮してフリンジを設けることも可能である。
以上、説明したように、第２例のワード線レイアウトによれば、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・に関して、ライン＆スペースのパターンを維持しつつ、複数の引き出し線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−１），Ｌ１ｎ，・・・のピッチＰ２に制限されずに、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・のピッチＰ１を狭くできる。
従って、メモリセルアレイ１１のｙ方向の幅を十分に狭めることができ、チップサイズの縮小、さらには、記憶容量の大容量化を図ることができる。
また、これとは逆に、引き出し線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−１），Ｌ１ｎ，・・・のピッチＰ２については、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・のピッチＰ１の２倍程度まで広げることができるため、引き出し線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−１），Ｌ１ｎ，・・・の加工の容易化に貢献できる。
(6) ワード線レイアウトの第３例
図１０は、ワード線レイアウトの第３例を示している。
第３例は、第２実施の形態に関わるレイアウトである。第３例のレイアウトは、第２例のレイアウトと比べると、ダミーワード線２３がさらに追加された点を除き、第２例のレイアウトと同じである。
複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端及び他端は、第２例と同様に、ワード線引き出しエリア２２内で片刃形状を有する。
複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端及び他端から先には、さらに、これら複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・から分離され、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・と同じ幅の複数のダミーワード線２３が配置される。
ダミーワード線２３は、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・上に配置される層間絶縁層の表面の平坦化を実現するために設けられる。
具体的には、ダミーワード線２３を設けないと、その部分に凹部が形成され、層間絶縁層の表面に段差が発生し、例えば、層間絶縁層上に配置される複数の引き出し線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−１），Ｌ１ｎ，・・・の形状のばらつきや、最悪の場合には、断線、短絡などの問題が発生する。
ダミーワード線２３を設ければ、このような問題が発生することはない。
特に、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端及び他端を片刃形状とした場合には、このようなダミーワード線２３を設けることは、上記問題を解決するに当たって非常に有効な手段となる。
尚、片刃形状のワード線とダミーワード線とを組み合わせた場合、チップレイアウトとしては、メモリセルアレイ１１の端部から最も近いダミーワード線２３までの距離Ｘ１は、ダミーワード線２３が形成されるエリアのピッチＸ２よりも短くなる。
図１１は、図１０のＸＩ−ＸＩ線に沿う断面、図１２は、図１０のＸＩＩ−ＸＩＩ線に沿う断面、図１３は、図１０のＸＩＩＩ−ＸＩＩＩ線に沿う断面を、それぞれ示している。
複数のワード線ＷＬ２１，ＷＬ２２，・・・ＷＬ２（ｎ−１），ＷＬ２ｎ，・・・は、ライン＆スペースのパターンで規則的に配置される。同様に、ダミーワード線ＷＬ２１（ＤＵＭＭＹ），ＷＬ２２（ＤＵＭＭＹ），・・・も、ワード線ＷＬ２１，ＷＬ２２，・・・ＷＬ２（ｎ−１），ＷＬ２ｎ，・・・と同じ幅及び同じピッチで規則的に配置される。
このようなワード線レイアウトによれば、ダミーワード線２３を設けることにより、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・より上に形成される導電線の信頼性を向上できる。
また、第２例と同様に、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・に関して、ライン＆スペースのパターンを維持しつつ、そのピッチＰ１を狭くできるため、メモリセルアレイ１１のｙ方向の幅を十分に狭めることができ、チップサイズの縮小、さらには、記憶容量の大容量化を図ることができる。
(7) ワード線レイアウトの第４例
図１４及び図１５は、ワード線レイアウトの第４例を示している。
第４例は、第３実施の形態に関わるレイアウトである。第４例のレイアウトは、第３例のレイアウトと比べると、ワード線の引き出し線が接続されない側の端、即ち、ワード線の他端のレイアウトが異なる点を除き、第３例のレイアウトと同じである。
上述の第２例及び第３例では、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端及び他端が、共に、片刃形状を有する。
このようなレイアウトとする理由は、既に述べたように、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・のパターンを左右対称にすることで、ライン＆スペースの周期性が乱れることによる寸法変動を防止できるからである。
また、このようなレイアウトとすれば、引き出し線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−１），Ｌ１ｎ，・・・のレイアウトを変えずに、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端及び他端のどちらからでもこれを引き出せるため、設計の自由度が増加する。
これに対し、図１４のレイアウトでは、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端は、片刃形状を有するが、他端は、メモリセルアレイ１１の端部からの距離が等しい。
このようなレイアウトでも、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端が片刃形状となっているため、上述の第２及び第３例と同様の効果を得ることができる。
また、図１５のレイアウトでは、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端及び他端が、共に、片刃形状となっているが、その片刃の向きが逆になっている。
このようなレイアウトにすると、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の長さが等しくなるため、寄生容量による信号遅延量も等しくなり、動作特性が向上する。
(8) ワード線レイアウトの第５例
図１６は、ワード線レイアウトの第５例を示している。
第５例は、第４実施の形態に関わるレイアウトである。
上述の第２乃至第３例では、１ブロックごとに、ワード線の引き出し方向、即ち、ワード線と引き出し線とのコンタクト部を左右入れ替えたが、ワード線の引き出し方向は、複数のブロックごとに左右入れ替えてもよい。
第５例では、メモリセルアレイ１１内の２ブロックごとに、ワード線の引き出し方向を左右入れ替える例について説明する。
メモリセルアレイ１１内の複数のブロックＢＫ１，ＢＫ２，ＢＫ３．ＢＫ４，・・・は、ｙ方向に配置される。複数のブロックＢＫ１，ＢＫ２，ＢＫ３．ＢＫ４，・・・の各々は、ｘ方向に配置されるセルユニットを有する。セルユニットは、例えば、図３に示すようなレイアウトを有し、アクティブエリアＡＡ内に配置される。
複数のアクティブエリアＡＡのうち、メモリセルアレイ１１のｘ方向の端部に最も近い１つ又はそれ以上のアクティブエリアは、第１例と同様に、データの記憶のために使用しないダミーアクティブエリアＡＡ（ＤＵＭＭＹ）である。
複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・は、メモリセルアレイ１１上をｘ方向に延び、それらの一端及び他端は、メモリセルアレイ１１とワード線ドライバＤＲＶ１，・・・との間のワード線引き出しエリア２２内に存在する。
複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端及び他端は、ワード線引き出しエリア２２内において片刃形状を有している。
尚、図１７に示すように、隣接する２つのブロックで片刃の向きを上下逆向きにし、メモリセルアレイ１１全体として、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端及び他端が、両刃形状となるようにしてもよい。
ワード線引き出しエリア２２内には、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・とワード線ドライバＤＲＶ１，・・・とを接続する複数の引き出し線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−１），Ｌ１ｎ，・・・が配置される。
複数の引き出し線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−１），Ｌ１ｎ，・・・の幅は、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の幅よりも広い。
複数のコンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・は、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端に配置される。
複数のコンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・のサイズは、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の幅よりも大きい。
また、複数のコンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・の中心点は、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の中心線に対して、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端がメモリセルアレイ１１の端部に次第に近づく側にずれている。
このように、複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端及び他端を片刃形状又は両刃形状とすることで、複数のコンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・の直径を大きくしても、フォトリソグラフィ時の合せずれによって、断線、短絡が発生することはない。
また、メモリセルアレイ１１内の２ブロックごとに、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・のの引き出し方向を左右入れ替えるため、その２ブロックの間でトランジスタの共有化や、配線レイアウトの簡略化などを実現でき、周辺回路としてのワード線ドライバの面積縮小に貢献できる。
(9) コンタクト部の断面形状
図１８は、ワード線と引き出し線とのコンタクト部の断面形状を示している。
半導体基板３１内には、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層３２が形成される。素子分離絶縁層３２は、例えば、酸化シリコンから構成され、その厚さは、０．１〜０．５μｍの範囲内の値に設定される。
素子分離絶縁層３２上には、いわゆるＩＰＤ(inter polysilicon dielectric)層３３を介してワード線ＷＬ１（ｎ−１）、ＷＬ１ｎが形成される。ワード線ＷＬ１（ｎ−１）、ＷＬ１ｎは、紙面に垂直な方向（ｘ方向）に延び、メモリセルのコントロールゲート電極となり、例えば、不純物を含んだ導電性ポリシリコンから構成される。
ワード線ＷＬ１（ｎ−１）、ＷＬ１ｎの間には、例えば、酸化シリコンなどの絶縁層３４が満たされる。
素子分離絶縁層３２上及びワード線ＷＬ１（ｎ−１）、ＷＬ１ｎ上には、エッチングストッパ層３５が形成される。エッチングストッパ層３５上には、例えば、酸化シリコンなどの絶縁層３６，３７が形成される。
絶縁層３６，３７には、コンタクトホールＣＳ１ｎが形成され、このコンタクトホールＣＳ１ｎ内には、引き出し線Ｌ１ｎを構成する導電層が満たされる。
エッチングストッパ層３５は、例えば、厚さ３０ｎｍ以下のＳｉＮ、ＳｉＯＮなどの絶縁層から構成される。エッチングストッパ層３５は、絶縁層３６，３７をエッチングしてコンタクトホールＣＳ１ｎを形成するときのエッチングストッパとして機能する。
このエッチングストッパ層３５があることにより、コンタクトホールＣＳ１ｎを形成するときに、下地となる素子分離絶縁層３２が大きく削り取られ、半導体基板３１まで突き抜けることを防止できる。
ここで、図１８の断面では、コンタクトホールＣＳ１ｎとワード線ＷＬ１ｎとの合せずれがないことを前提としている。
仮に、コンタクトホールＣＳ１ｎが、ワード線ＷＬ１（ｎ−１）側とは反対側にずれた場合には、図１９の断面に示すようになるが、その反対側には別のワード線が存在しないため、ワード線ＷＬ１ｎと引き出し線Ｌ１ｎとのコンタクトが確保できる限り、大きな問題は生じない。
また、コンタクトホールＣＳ１ｎが、ワード線ＷＬ１（ｎ−１）側にずれた場合には、図２０の断面に示すようになるが、元々、コンタクトホールＣＳ１ｎの中心点は、ワード線ＷＬ１（ｎ−１）の中心線に対してワード線ＷＬ１（ｎ−１）側とは反対側にずれているため、引き出し線Ｌ１ｎがワード線ＷＬ１（ｎ−１）に接触することはない。
ところで、コンタクトホールＣＳ１ｎを形成するときのフォトリソグラフィの露光量変動や加工変換差変動などによって、コンタクトホールＣＳ１ｎのサイズがΔｄだけ変動したとしても、コンタクトホールＣＳ１ｎの中心点を、ワード線ＷＬ１（ｎ−１）の中心線に対してワード線ＷＬ１（ｎ−１）側とは反対側にずらすことにより、この変動量Δｄを相殺できる。
同様に、例えば、ワード線ＷＬ１ｎのフォトリソグラフィの露光量変動や加工変換差変動などによって、ワード線ＷＬ１ｎの幅がΔｄだけ変動したとしても、コンタクトホールＣＳ１ｎの中心点を、ワード線ＷＬ１（ｎ−１）の中心線に対してワード線ＷＬ１（ｎ−１）側とは反対側にずらすことにより、この変動量Δｄを相殺できる。
また、本発明の例では、ワード線ＷＬ１ｎの一端にあえてフリンジを設ける必要がないため、単純なライン＆スペースのパターンで複数のワード線をパターニングできる。従って、フォトリソグラフィのコントラストの向上により、ワード線ＷＬ１ｎの幅の変動を抑えることができる。
このように、本発明の例によれば、隣接するワード線同士の短絡が発生し難く、安定した形状のワード線を得ることができる。また、フォトリソグラフィの照明に、例えば、ダイポール(dipole)照明を用いて、最小ピッチのライン＆スペースのパターンを形成した場合、直交パターンの解像度が低くてもパターニングが可能になる。
また、コンタクトホールのサイズをワード線の幅よりも大きくできるため、このコンタクトホールを、周辺回路におけるコンタクトホールと同時に形成することができ、工程数の削減も図れる。
３． その他
本発明の例により、フォトリソグラフィ工程や加工工程の難易度が低減され、メモリセルのワード線、ワード線上のコンタクトホール、さらには、引き出し線のサイズのばらつきに伴うコンタクト不良やセル特性のばらつきなどの問題を解消できる。その結果、ＬＳＩの微細化や工程の簡略化が図れる。
尚、ワード線及び引き出し線は、Al, Cu, W などの金属又は合金から構成することができる。また、ワード線及び引き出し線は、多結晶構造を有していてもよい。さらに、実施の形態では、ワード線について説明したが、ライン＆スペースのパターンを有するビット線にも適用可能である。
また、半導体メモリとしては、ＮＡＮＤ型フラッシュメモリの他、ＤＲＡＭ(dynamic random access memory)、ＭＲＡＭ(magnetic random access memory)などにも適用可能である。
本発明の例は、半導体メモリ以外の半導体集積回路、例えば、アレイ状の複数の素子から構成されるセルアレイと、セルアレイ上に配置されるライン＆スペースのパターンを有する導電線とを有する半導体集積回路にも適用可能である。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
ＮＡＮＤ型フラッシュメモリの主要部を示すブロック図。 メモリセルアレイ部のレイアウトを示す図。 セルユニットのレイアウトを示す図。 メモリセルアレイ部の回路例を示す図。 参考例としてのレイアウトを示す図。 ワード線と引き出し線のコンタクト部を示す図。 第１実施の形態としてのレイアウトを示す図。 ワード線と引き出し線のコンタクト部を示す図。 ワード線と引き出し線のコンタクト部を示す図。 第２実施の形態としてのレイアウトを示す図。 図１０のＸＩ−ＸＩ線に沿う断面図。 図１０のＸＩＩ−ＸＩＩ線に沿う断面図。 図１０のＸＩＩＩ−ＸＩＩＩ線に沿う断面図。 第３実施の形態としてのレイアウトを示す図。 第３実施の形態としてのレイアウトを示す図。 第４実施の形態としてのレイアウトを示す図。 第４実施の形態としてのレイアウトを示す図。 コンタクト部の断面形状を示す図。 コンタクト部の断面形状を示す図。 コンタクト部の断面形状を示す図。
符号の説明
１１： メモリセルアレイ、 １２： データラッチ回路、 １３： Ｉ／Ｏバッファ、 １４： アドレスバッファ、 １５： ロウデコーダ、 １６： カラムデコーダ、 １７： ワード線ドライバ、 １８： 基板電圧制御回路、 １９： 電圧発生回路、 ２０： 制御回路、 ２１： セルユニット、 ２２： 引き出しエリア、 ２３： ダミーワード線、 ３１： 半導体基板、 ３２： 素子分離絶縁層、 ３３： ＩＰＤ層、 ３４，３６，３７： 絶縁層、 ３５： エッチングストッパ層。

Claims (5)

  1. アレイ状の複数の素子から構成されるセルアレイと、前記セルアレイ上に配置されるライン＆スペースのパターンを有する複数の導電線と、前記複数の導電線よりも上に形成される複数の引き出し線と、前記複数の導電線と前記複数の引き出し線とを接続する複数のコンタクトホールとを具備し、前記複数の導電線の一端は、前記複数の導電線のうちの一つから他の一つに向かうに従って、順次、前記セルアレイの端部から離れていき、前記複数のコンタクトホールは、前記複数の導電線の一端に配置され、前記複数のコンタクトホールのサイズは、前記複数の導電線の幅よりも大きいことを特徴とする半導体集積回路。
  2. 前記複数のコンタクトホールの中心点は、前記複数の導電線の中心線に対して前記複数の導電線の一端が前記セルアレイの端部に次第に近づく側にずれていることを特徴とする請求項１に記載の半導体集積回路。
  3. 前記セルアレイは、複数のブロックから構成されるメモリセルアレイであり、各ブロック内において前記複数の導電線の一端が前記複数の導電線のうちの一つから他の一つに向かうに従って前記セルアレイの端部から順次離れていくことを特徴とする請求項１又は２に記載の半導体集積回路。
  4. 前記複数のブロックのうち１つ以上のブロックを単位として、前記複数の導電線の一端が互いに逆方向となり、前記セルアレイの２つの端部に前記複数の導電線を駆動するドライバが配置されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
  5. 前記複数の導電線の一端から先に、前記複数の導電線から分離され、前記複数の導電線と同じ幅の複数のダミー導電線が配置されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
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