JP2010123963A - 半導体装置及び該半導体装置のレイアウト方法 - Google Patents
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Abstract
【解決手段】複数のビットラインパターンと、複数のビットラインパターンにそれぞれ連結されて形成される複数のパッドパターンと、パッドパターンに形成される少なくとも一つのコンタクトと、を備え、パッドパターンのピッチは、ビットラインパターンのピッチより長い半導体装置とする。
【選択図】 図3
Description
前記ページバッファパターンは、前記ビットラインパターンと同じレイヤに形成される。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は、同一部材を表わす。
図1を参照すれば、メインアレイ110を介して、ページバッファ領域PBHV1〜PBLV8,PBHV9〜PBLV16が配される。ページバッファ領域PBHV1〜PBLV8は、メインアレイ110の一方側に順次に配され、ページバッファ領域PBHV9〜PBLV16は、メインアレイ110の他方側に順次に配される。ページバッファ領域PBHV1〜PBHV16は、高い電圧に対応するページバッファ領域であり、ページバッファ領域PBLV1〜PBLV16は、低い電圧に対応するページバッファ領域である。
メインアレイ110には、多数のビットラインパターンが形成される。
図2を参照すれば、メインアレイ210を介して、ページバッファ領域PBHV1〜PBHV16,PBLV1〜PBLV16が配される。ページバッファ領域PBHV1〜PBHV16,PBLV1〜PBLV16が配される順序において、図1及び図2は、区別される。
図3を参照すれば、本発明の第1実施形態による半導体装置は、メインアレイ310、第1ページバッファ330と第2ページバッファ340を備える。メインアレイ310は、メモリセルアレイ領域に属し、第1ページバッファ330と第2ページバッファ340は、ページバッファ領域に属する。
図4を参照すれば、本発明の第2実施形態による半導体装置は、メインアレイ410、第1ページバッファ430、第2ページバッファ440、第3ページバッファ450及び第4ページバッファ460を備える。メインアレイ410は、メモリセルアレイ領域に属し、第1ページバッファ430、第2ページバッファ440、第3ページバッファ450及び第4ページバッファ460は、ページバッファ領域に属しうる。
ページバッファパターンPBP1〜PBP8は、ビットラインパターンBLP1〜BLP6と同じレイヤに位置しうる(図3で、ページバッファパターンがビットラインパターンと相異なるレイヤに位置することと区別される)。
第1レイヤに複数のビットラインパターンBLP1,BLP2を形成する。ビットラインパターンBLP1,BLP2は、DPT技術を利用して形成されうる。
第1レイヤに複数のビットラインパターンBLP1〜BLP6を形成する。次いで、第1レイヤに形成され、ページバッファ領域でビットラインパターンBLP1〜BLP6に連結される複数のページバッファパターンPBP1〜PBP8を形成する。ページバッファパターンPBP1〜PBP8の一部は、ビットラインパターンBLP1〜BLP6の一方側端部に連結され、ページバッファパターンPBP1〜PBP8の残りの一部は、ビットラインパターンBLP1〜BLP6の他方側端部に連結される。ページバッファパターンPBP1〜PBP8のピッチは、ビットラインパターンBLP1〜BLP6のピッチより長い。
330 第1ページバッファ
340 第2ページバッファ
Claims (18)
- 複数のビットラインパターンと、
前記複数のビットラインパターンにそれぞれ連結されて形成される複数のパッドパターンと、
前記パッドパターンに形成される少なくとも一つのコンタクトと、を備え、
前記パッドパターンのピッチは、前記ビットラインパターンのピッチより長いことを特徴とする半導体装置。 - 前記ビットラインパターンと前記パッドパターンとは、
前記半導体装置のメモリセルアレイ領域に形成されることを特徴とする請求項1に記載の半導体装置。 - 前記ビットラインパターンの長さは、相異なり、
前記パッドパターンの一部は、前記相異なる長さを有するビットラインパターンの一方側端部に連結され、
前記パッドパターンの残りの一部は、前記相異なる長さを有するビットラインパターンの他方側端部に連結0されることを特徴とする請求項1に記載の半導体装置。 - 前記コンタクトを通じて前記複数のビットラインパターンまたは前記複数のパッドパターンにそれぞれ連結される複数のページバッファパターンをさらに備え、
前記ページバッファパターンのピッチは、前記ビットラインパターンのピッチより広いことを特徴とする請求項1に記載の半導体装置。 - 前記パッドパターンは、
前記ビットラインパターンと同じレイヤに配され、
前記ページバッファパターンは、
前記ビットラインパターンと相異なるレイヤに配されることを特徴とする請求項4に記載の半導体装置。 - 前記ページバッファパターンと同じレイヤに配される連結パターンをさらに備え、
前記連結パターンは、
前記ページバッファパターンと連結され、
前記コンタクトを通じて前記複数のパッドパターンと連結されることを特徴とする請求項5に記載の半導体装置。 - 前記連結パターンのピッチは、
前記ビットラインパターンのピッチより長く、
前記ページバッファパターンのピッチと同じであることを特徴とする請求項6に記載の半導体装置。 - 前記ビットラインパターンは、
DPT(Double Patterning Technology)技術を利用して形成されることを特徴とする請求項1に記載の半導体装置。 - 前記コンタクトは、
メタルコンタクトであることを特徴とする請求項1に記載の半導体装置。 - 複数のビットラインパターンと、
前記ビットラインパターンに連結されて形成される複数のページバッファパターンと、を備え、
前記ビットラインパターンと前記ページバッファパターンとは、ページバッファ領域で連結され、
前記ページバッファパターンのピッチは、前記ビットラインパターンのピッチより長いことを特徴とする半導体装置。 - 前記ページバッファパターンは、
前記ビットラインパターンと同じレイヤに形成されることを特徴とする請求項10に記載の半導体装置。 - 前記ページバッファパターンの一部は、
前記ビットラインパターンの一方側端部に連結され、
前記ページバッファパターンの残りの一部は、
前記ビットラインパターンの他方側端部に連結されることを特徴とする請求項10に記載の半導体装置。 - 第1レイヤに複数のビットラインパターンを形成するステップと、
前記第1レイヤに形成され、前記ビットラインパターンの端部に連結される複数のパッドパターンを形成するステップと、
前記第1レイヤより上側に位置する第2レイヤに複数のページバッファパターンを形成するステップと、
前記パッドパターンに連結される複数の連結パターンを前記第2レイヤに形成するステップと、
前記第1レイヤのパッドパターンと前記第2レイヤの連結パターンとを垂直に連結する一つ以上のコンタクトを形成するステップと、を含み、
前記パッドパターンのピッチは、前記ビットラインパターンのピッチより長いことを特徴とする半導体装置のレイアウト方法。 - ビットラインパターンと前記パッドパターンとは、
前記半導体装置のメモリセルアレイ領域に形成されることを特徴とする請求項13に記載の半導体装置のレイアウト方法。 - 前記パッドパターンの一部は、
前記ビットラインパターンの一側端部に連結され、
前記パッドパターンの残りの一部は、
前記ビットラインパターンの他側端部に連結されることを特徴とする請求項13に記載の半導体装置のレイアウト方法。 - 前記連結パターンのピッチは、
前記ビットラインパターンのピッチより長く、
前記ページバッファパターンのピッチと同じであることを特徴とする請求項13に記載の半導体装置。 - 前記ビットラインパターンは、
DPT技術を利用して形成されることを特徴とする請求項13に記載の半導体装置。 - 第1レイヤに複数のビットラインパターンを形成するステップと、
前記第1レイヤに形成され、ページバッファ領域で前記ビットラインパターンに連結される複数のページバッファパターンを形成するステップと、を含み、
前記ページバッファパターンの一部は、前記ビットラインパターンの一方側端部に連結され、
前記ページバッファパターンの残りの一部は、前記ビットラインパターンの他方側端部に連結され、
前記ページバッファパターンのピッチは、前記ビットラインパターンのピッチより長いことを特徴とする半導体装置のレイアウト方法。
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