JP2008192259A

JP2008192259A - 強誘電体半導体記憶装置

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Publication number: JP2008192259A
Application number: JP2007027576A
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Inventors: Shinichiro Shiratake; 慎一郎白武
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Current assignee: Toshiba Corp
Priority date: 2007-02-07
Filing date: 2007-02-07
Publication date: 2008-08-21
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Abstract

【課題】均一性の高い強誘電体メモリセルからなる強誘電体メモリを得る。
【解決手段】強誘電体キャパシタと強誘電体キャパシタの両端に並列に接続されたトランジスタからなる複数の強誘電体メモリセルが直列に接続されたブロックと、トランジスタの各々に接続されたワード線と、ブロックの一方の端に接続された選択トランジスタと、選択トランジスタに接続されたビット線と、ブロックの他方の端に接続されたプレート線を備え、ブロックに接続されている強誘電体メモリセルは、奇数個であることを特徴とする強誘電体半導体記憶装置を提供することにより上記課題を解決する。
【選択図】図１

Description

本発明は、強誘電体半導体記憶装置に関するものであり、特に、強誘電体キャパシタの両端に接続されたトランジスタからなる強誘電体メモリセルを複数有した強誘電体半導体記憶装置に関するものである。

半導体記憶装置の一つとして、特許文献１に記載されているように、ＴＣ並列ユニット直列接続型強誘電体メモリ（「Ｃｈａｉｎ型ＦｅＲＡＭ」とも呼ぶ。）と呼ばれる強誘電体メモリが存在している。このＣｈａｉｎ型ＦｅＲＡＭは、強誘電体キャパシタとそれに接続されたトランジスタからなる複数の強誘電体メモリセルから構成されている。

通常は、このような強誘電体メモリセルにおける情報の記憶は、デジタル情報が２進法であることから、２のべき乗個の強誘電体メモリセルを一つのブロックとし、このブロックを単位として情報の記憶、消去等を行なっている。従って、一つのブロックには、２のべき乗個の強誘電体メモリセルが直列に接続されているため、一つのブロックにおける強誘電体メモリセルは、半導体基板上の面方向に連なり形成されている。ブロックは、複数存在しているためブロックを選択するための選択トランジスタが各々のブロックに設けられている。従って、２のべき乗個の強誘電体メモリセルと選択トランジスタが一つの単位として形成されている。
特開平１０−２５５４８３号公報

本発明は、強誘電体キャパシタの両端に並列に接続されたトランジスタからなる強誘電体メモリセルを複数有する強誘電体メモリからなる強誘電体半導体記憶装置において、各々の強誘電体メモリセルの特性が均一である強誘電体半導体記憶装置を提供する。

本発明の一態様に係る強誘電体半導体記憶装置は、強誘電体キャパシタと前記強誘電体キャパシタの両端に並列に接続されたトランジスタからなる複数の強誘電体メモリセルが直列に接続されたブロックと、前記トランジスタの各々に接続されたワード線と、前記ブロックの一方の端に接続された選択トランジスタと、前記選択トランジスタに接続されたビット線と、前記ブロックの他方の端に接続されたプレート線と、を備え、前記ブロックに接続されている強誘電体メモリセルの数は、奇数であることを特徴とする。

また、本発明の一態様に係る強誘電体半導体記憶装置は、強誘電体キャパシタと前記強誘電体キャパシタの両端に並列に接続されたトランジスタからなる奇数個の強誘電体メモリセルが直列に接続された第１のブロックと、強誘電体キャパシタと前記強誘電体キャパシタの両端に並列に接続されたトランジスタからなる奇数個の強誘電体メモリセルが直列に接続された第２のブロックと、前記第１のブロックの一方の端と、前記第２のブロックの一方の端とが接続されており、前記接続から延びるプレート線と、前記トランジスタの各々に接続されたワード線と、前記第１ブロックの他方の端に接続された第１の選択トランジスタと、前記第２ブロックの他方の端に接続された第２の選択トランジスタと、前記第１の選択トランジスタと、前記第２の選択トランジスタとの各々に接続されたビット線と、を備えたことを特徴とする。

本発明によれば、強誘電体半導体記憶装置における各々の強誘電体メモリの特性の均一性を向上させることができるため、情報の記憶や読み出しの誤りを減少させることができ、強誘電体半導体記憶装置の信頼性を向上させることができる。

〔発明の経緯〕
前述のとおり、通常強誘電体メモリは、２のべき乗個である偶数個の強誘電体メモリセルからなるブロックと、選択トランジスタを一つの単位として形成される。強誘電体メモリセルも選択トランジスタもともに、各々トランジスタを有しており、シリコン等の半導体基板上に、これらのトランジスタが形成される。シリコン等の半導体基板上では、面方向に連なる構造により形成されるが、製造等の関係より通常、２個のトランジスタからなるパターンを繰り返すことにより作製される。このため、２のべき乗個の強誘電体メモリセルと一つの選択トランジスタを形成する場合においては、これに用いられるトランジスタの合計の数は奇数となり、偶数個からなるパターンとは整合性が悪く、パターンの周期性を乱すため、通常強誘電体メモリの縮小化には支障となっている。また、このように、パターンの周期性を乱すことは、強誘電体メモリセル間の均一性にバラつきを生じさせ、特に、選択トランジスタに隣接している強誘電体メモリセルにおいて、同一ブロック内の他の強誘電体メモリセルと異なる特性を示す。このことは発明者が経験上得た結果であり、本発明における実施の形態は、発明者が上記経験上得た結果に基づくものである。

〔第１の実施の形態〕
本発明における第１の実施の形態を以下に記載する。

本実施の形態は、強誘電体メモリであるＦｅＲＡＭの構成に関するものである。図１に本実施の形態の強誘電体メモリセルの一つのブロックの構成の回路図を示す。本実施の形態は、一つのブロックが奇数個の強誘電体メモリセルにより構成されており、このブロックの一方の端に選択トランジスタが接続されている。

具体的には、強誘電体キャパシタ３１の両端に並列にトランジスタ２１が接続された強誘電体メモリセルと、強誘電体キャパシタ３２の両端に並列にトランジスタ２２が接続された強誘電体メモリセルと、強誘電体キャパシタ３３の両端に並列にトランジスタ２３が接続された強誘電体メモリセルと、強誘電体キャパシタ３４の両端に並列にトランジスタ２４が接続された強誘電体メモリセルと、強誘電体キャパシタ３５の両端に並列にトランジスタ２５が接続された強誘電体メモリセルとが直列に接続されており、強誘電体メモリのブロック１０を形成している。また、トランジスタ２１のゲートにはワード線ＷＬ０が接続されており、トランジスタ２２のゲートにはワード線ＷＬ１が接続されており、トランジスタ２３のゲートにはワード線ＷＬ２が接続されており、トランジスタ２４のゲートにはワード線ＷＬ３が接続されており、トランジスタ２５のゲートには、ワード線ＷＬ４が接続されている。

このブロック１０の一方の端となる強誘電体キャパシタ３５の両端に並列にトランジスタ２５が接続された強誘電体メモリセルには、選択トランジスタ１１が接続されており、選択トランジスタ１１を介しビット線ＢＬと接続されている。また、ブロック１０の他方の端となる強誘電体キャパシタ３１の両端に並列にトランジスタ２１が接続された強誘電体メモリセルには、プレート線ＰＬが接続されている。

図２に、図１に示す本実施の形態の回路をシリコン基板上に形成した構造断面図を示す。本実施の形態における強誘電体メモリは、Ｎ型の不純物を拡散させたＰ型のシリコン基板上に、電極及び強誘電体キャパシタを形成した複数の強誘電体メモリセルと選択トランジスタから構成されている。

具体的には、シリコン基板表面のＮ型拡散領域６１上に、コンタクト電極５１が形成され、メタル配線層５２と接続されている。メタル配線層５２は、プレート線ＰＬと接続されるとともに、コンタクト電極５３を介し、強誘電体キャパシタ３１の上部電極５４と接続されている。強誘電体キャパシタ３１は、上部電極５４、強誘電体層５５、下部電極５６が積層されることにより形成されている。下部電極５６は、コンタクト電極５７により、シリコン基板上のＮ型拡散領域６２と接続されている。Ｎ型拡散領域６１とＮ型拡散領域６２との間の領域の直上には、ゲート電極５８が形成されている。シリコン基板はＰ型であるため、Ｎ型拡散領域６１、６２、ゲート電極５８によりトランジスタ２１が形成される。このトランジスタ２１と、その両端に接続された強誘電体キャパシタ３１により、破線で囲まれた領域からなる強誘電体メモリセル７１が形成される。他の強誘電体メモリセルも同様の構成により構成されており、隣接する強誘電体メモリセル同士は、その境界面において対称になるように形成される。即ち、強誘電体メモリセル７１に隣接する強誘電体メモリセル７２は、トランジスタ２２と強誘電体キャパシタ３２から構成されており、コンタクト電極により並列に接続されている。強誘電体メモリセル７１と強誘電体メモリセル７２の境界面において、強誘電体メモリセル７１と強誘電体メモリセル７２とが対称となるように形成されている。本実施の形態における強誘電体メモリは、強誘電体メモリセル７１と強誘電体メモリセル７２からなるパターンを繰り返すことにより形成されている。尚、強誘電体メモリセル７１と強誘電体メモリセル７２とは、Ｎ型拡散層６２により接続されている。

強誘電体メモリセル７２に隣接する強誘電体メモリセル７３は、トランジスタ２３と強誘電体キャパシタ３３から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル７２とは、メタル配線層５９により接続されている。

強誘電体メモリセル７３に隣接する強誘電体メモリセル７４は、トランジスタ２４と強誘電体キャパシタ３４から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル７３とは、Ｎ型拡散層６３により接続されている。

強誘電体メモリセル７４に隣接する強誘電体メモリセル７５は、トランジスタ２５と強誘電体キャパシタ３５から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル７４とは、メタル配線層６０により接続されている。

以上より、５つの強誘電体メモリセル７１、７２、７３、７４、７５が直列に接続されており、このブロックの一方の端となる強誘電体メモリセル７５に隣接した領域７６に、Ｎ型拡散領域６４、６５、ゲート電極６６により選択トランジスタ１１が形成される。Ｎ型拡散領域６５は、コンタクト電極６７を介し、メタル配線層６８と接続されている。更に、メタル配線層６８は、ビット線ＢＬと接続されている。

本実施の形態における構成では、シリコン基板上に５つの強誘電体メモリセル７１、７２、７３、７４、７５を構成する５つのトランジスタ２１、２２、２３、２４、２５と選択トランジスタ１１との６つのトランジスタが形成されるため、前述の２つのトランジスタからなる周期パターンを乱すことなく、強誘電体メモリを形成することができる。これにより、各々の強誘電体メモリセルの特性を均一なものとすることが可能となる。特に、選択トランジスタ１１と隣接する強誘電体メモリセル７５と、他の強誘電体メモリセル７１、７２、７３、７４との特性の均一性を高めることができる。

また、本実施の形態において、ダミーの強誘電体キャパシタを設けることにより、より一層各々の強誘電体メモリセルの特性を均一なものとすることができる。具体的には、図３に示すように、強誘電体メモリセル７５に隣接した選択トランジスタ１１の形成される領域７６に、強誘電体メモリセル７５の強誘電体キャパシタ３５の形成される位置に相当する位置に、ダミーの強誘電体キャパシタ３６を形成したものである。これにより強誘電体メモリセル７５と選択トランジスタ１１の形成される領域７６との対称性をより一層高めることができる。すなわち、強誘電体キャパシタ３５と３６、及びそれらに近接するコンタクト電極が、キャパシタ電極の形成される位置において強誘電体メモリセル７５と７６の境界に対して対称に形成される。一方で例えば強誘電体メモリセル７３と７４に注目すると、同様に両者の境界に対してキャパシタと電極が対称に形成されている。
よって、強誘電体メモリセル７５を他の強誘電体メモリセル７１、７２、７３、７４との特性を更に均一なものとすることが可能となる。尚、ダミーの強誘電体キャパシタ３６は、均一性及び周期性を確保するために設けられるものであることから、Ｎ型拡散領域６４、及びメタル配線６８とは接続されてはいない。

〔第２の実施の形態〕
次に、本発明における第２の実施の形態を記載する。本実施の形態は、強誘電体メモリであるＦｅＲＡＭの構成に関するものである。

図４に本実施の形態の強誘電体メモリの一つのブロックの構成の回路図を示す。本実施の形態は、奇数個の強誘電体メモリセルが直列に接続されている第１のブロックと、奇数個の強誘電体メモリセルが直列に接続されている第２のブロックとを直列に接続した一つの強誘電体メモリのブロックにより構成されている。従って、一つの強誘電体メモリのブロックは、偶数個の強誘電体メモリセルにより構成される。

具体的には、強誘電体キャパシタ１３１の両端にトランジスタ１２１が接続された強誘電体メモリセルと、強誘電体キャパシタ１３２の両端にトランジスタ１２２が接続された強誘電体メモリセルと、強誘電体キャパシタ１３３の両端にトランジスタ１２３が接続された強誘電体メモリセルとが直列に接続されており、第１のブロック１０１を形成している。トランジスタ１２１のゲートにはワード線ＷＬ０が接続されており、トランジスタ１２２のゲートにはワード線ＷＬ１が接続されており、トランジスタ１２３のゲートにはワード線ＷＬ２が接続されている。

また、強誘電体キャパシタ１３４の両端にトランジスタ１２４が接続された強誘電体メモリセルと、強誘電体キャパシタ１３５の両端にトランジスタ１２５が接続された強誘電体メモリセルと、強誘電体キャパシタ１３６の両端にトランジスタ１２６が接続された強誘電体メモリセルと、強誘電体キャパシタ１３７の両端にトランジスタ１２７が接続された強誘電体メモリセルと、強誘電体キャパシタ１３８の両端にトランジスタ１２８が接続された強誘電体メモリセルとが直列に接続されており、第２のブロック１０２を形成している。トランジスタ１２４のゲートにはワード線ＷＬ３が接続されており、トランジスタ１２５のゲートにはワード線ＷＬ４が接続されており、トランジスタ１２６のゲートにはワード線ＷＬ５が接続されており、トランジスタ１２７のゲートにはワード線ＷＬ６が接続されており、トランジスタ１２８のゲートには、ワード線ＷＬ７が接続されている。

第１のブロック１０１の一方の端である強誘電体キャパシタ１３３の両端にトランジスタ１２３が接続された強誘電体メモリセルと、第２のブロック１０２の一方の端である強誘電体キャパシタ１３４の両端にトランジスタ１２４が接続された強誘電体メモリセルとが接続されており、第１のブロック１０１と第２のブロック１０２とにより、全体として一つの強誘電体メモリのブロックを形成している。

第１のブロック１０１は３個の強誘電体メモリセルにより構成されており、第２のブロック１０２は５個の強誘電体メモリセルにより構成されている。よって、第１のブロック１０１と第２のブロック１０１により構成される一つの強誘電体メモリのブロックにおける、強誘電体メモリセルの個数は、２のべき乗の自然数となる８個（偶数）の強誘電体メモリセルにより構成されている。また、この第１のブロック１０１の一方の端と第２のブロック１０２の一方の端との接続の延長にはプレート線ＰＬが形成されている。

第１のブロック１０１の他方の端である強誘電体キャパシタ１３１の両端にトランジスタ１２１が接続された強誘電体メモリセルには、選択トランジスタ１１１が接続されており、選択トランジスタ１１１を介しビット線ＢＬ（ＢＬ（０））が接続されている。また、第２のブロック１０２の他方の端である強誘電体キャパシタ１３８の両端にトランジスタ１２８が接続された強誘電体メモリセルには、選択トランジスタ１１２が接続されており、選択トランジスタ１１２を介しビット線ＢＬ（ＢＬ（１））と接続されている。尚、選択トランジスタ１１１のゲートには、ブロック選択線ＢＳ０が接続されており、選択トランジスタ１１２のゲートには、ブロック選択線ＢＳ１が接続されている。

図５に、図４に示す本実施の形態の回路をシリコン基板上に形成した構造断面図を示す。

本実施の形態における強誘電体メモリは、Ｎ型の不純物を拡散させたＰ型のシリコン基板上に、電極及び強誘電体キャパシタを形成した複数の強誘電体メモリセルと選択トランジスタから構成されている。具体的には、シリコン基板表面のＮ型拡散領域１６０上に、コンタクト電極１５１が形成されており、メタル配線層１５２を介しビット線ＢＬと接続されている。

シリコン基板上のＮ型拡散領域１６０とＮ型拡散領域１６１との間の領域の直上には、ゲート電極１５３が形成されている。シリコン基板はＰ型であるため、Ｎ型拡散領域１６０、１６１、ゲート電極１５３により選択トランジスタ１１１が形成される。選択トランジスタ１１１の形成される領域１７０（破線で囲まれた領域）は、後述する一つの強誘電体メモリセルを構成する領域の大きさにほぼ等しい大きさである。

この選択トランジスタ１１１の形成される領域１７０に隣接して、破線で囲まれた強誘電体メモリセル１７１が形成される。強誘電体メモリセル１７１は、Ｎ型拡散層１６１、１６２、ゲート電極１５４により構成されるトランジスタ１２１と、この両端に並列に接続された強誘電体キャパシタ１３１により構成されている。強誘電体メモリセル１７１は、Ｎ型拡散層１６２により、選択トランジスタ１１１と接続されている。尚、各々の強誘電体メモリセルの構成は、第１の実施の形態と同様である。

強誘電体メモリセル１７１に隣接する強誘電体メモリセル１７２は、トランジスタ１２２と強誘電体キャパシタ１３２から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル１７１と強誘電体メモリセル１７２とは、メタル配線層１５５により接続されている。

強誘電体メモリセル１７２に隣接する強誘電体メモリセル１７３は、トランジスタ１２３と強誘電体キャパシタ１３３から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル１７２と強誘電体メモリセル１７３とは、Ｎ型拡散領域１６３により接続されている。

本実施の形態における強誘電体メモリは、強誘電体メモリセル１７１と強誘電体メモリセル１７２からなるパターンを繰り返すことにより形成されている。尚、強誘電体メモリセル１７１、１７２、１７３により、図４に示す第１のブロック１０１が形成されており、強誘電体メモリセル１７３の強誘電体キャパシタ１３３は、コンタクト電極によりメタル配線層１５６と接続されている。メタル配線層１５６は、プレート線ＰＬと接続されている。

強誘電体メモリセル１７３に隣接する強誘電体メモリセル１７４は、トランジスタ１２４と強誘電体キャパシタ１３４から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル１７３と強誘電体メモリセル１７４とは、メタル配線層１５６により接続されている。

強誘電体メモリセル１７４に隣接する強誘電体メモリセル１７５は、トランジスタ１２５と強誘電体キャパシタ１３５から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル１７４と強誘電体メモリセル１７５とは、Ｎ型拡散領域１６４により接続されている。

強誘電体メモリセル１７５に隣接する強誘電体メモリセル１７６は、トランジスタ１２６と強誘電体キャパシタ１３６から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル１７５と強誘電体メモリセル１７６とは、メタル配線層１５７により接続されている。

強誘電体メモリセル１７６に隣接する強誘電体メモリセル１７７は、トランジスタ１２７と強誘電体キャパシタ１３７から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル１７６と強誘電体メモリセル１７７とは、Ｎ型拡散領域１６５により接続されている。

強誘電体メモリセル１７７に隣接する強誘電体メモリセル１７８は、トランジスタ１２８と強誘電体キャパシタ１３８から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル１７７と強誘電体メモリセル１７８とは、メタル配線層１５８により接続されている。

尚、強誘電体メモリセル１７４、１７５、１７６、１７７、１７８により、図４に示す第２のブロック１０２が形成される。

強誘電体メモリセル１７８に隣接し、破線で囲まれた領域１７９において、選択トランジスタ１１２が形成される。具体的には、シリコン基板上のＮ型拡散領域１６６とＮ型拡散領域１６７との間の領域の直上に、ゲート電極１６８が形成されている。シリコン基板はＰ型基板であるため、Ｎ型拡散領域１６６、１６７、ゲート電極１６８により選択トランジスタ１１２が形成される。選択トランジスタ１１２の形成される領域１７９（破線で囲まれた領域）は、前述した一つの強誘電体メモリセルを構成する領域の大きさに、ほぼ等しい大きさである。

Ｎ型拡散領域１６７上には、コンタクト電極１６９が形成され、メタル配線層１５９と接続されている。メタル配線層１５９は、ビット線ＢＬと接続されている。

奇数個である３個の強誘電体メモリセルからなる第１のブロックと、奇数個である５個の強誘電体メモリセルからなる第２のブロックにより、一つのブロックが構成されるため、偶数個の８個の強誘電体メモリセルと２個の選択トランジスタが形成される。２つの選択トランジスタは、強誘電体メモリセルにおける強誘電体キャパシタが形成されない以外は、パターンとしては、ほぼ強誘電体メモリセルと同じ構造である。従って、強誘電体メモリセルのパターンの周期性を乱すことなく形成される。

また、本実施の形態において、ダミーの強誘電体キャパシタを設けることにより、より一層各々の強誘電体メモリセルの特性を均一にすることができる。具体的には、図６に示すように、強誘電体メモリセル１７１に隣接した選択トランジスタ１１１の形成される領域１７０に、強誘電体メモリセル１７１の強誘電体キャパシタ１３１の形成される位置に相当する位置に、ダミーの強誘電体キャパシタ１３０を形成するとともに、強誘電体メモリセル１７８に隣接した選択トランジスタ１１２の形成される領域１７９に、強誘電体メモリセル１７８の強誘電体キャパシタ１３８の形成される位置に相当する位置に、ダミーの強誘電体キャパシタ１３９を形成する。これにより強誘電体メモリセル１７１と選択トランジスタ１１１の形成される領域１７０との対称性、及び、強誘電体メモリセル１７８と選択トランジスタ１１２の形成される領域１７９との対称性をより一層高めることができる。よって、強誘電体メモリセル１７１、１７８と、他の強誘電体メモリセル１７２、１７３、１７４、１７５、１７６、１７７との特性をより一層均一なものとすることができる。尚、ダミーの強誘電体キャパシタ１３０、１３９は、均一性及び周期性を確保するために設けられるものであることから、Ｎ型拡散領域及びメタル配線とは接続されてはいない。

次に、図７、図８に基づき、本実施の形態における強誘電体メモリの動作について説明する。図７に示す回路は、図４に示す回路の制御回路である。具体的には、図７に示す回路の各々の出力は、図４に示す回路のブロック選択線ＢＳ０、ＢＳ１、プレート線ＰＬ、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７に接続されている。図７に示す回路の入力信号Ａ０、Ａ１、Ａ２の制御により、所定の強誘電体メモリセルを選択することが可能である。尚、ブロックあたりの容量が８ビット以上の場合においては、入力信号Ａｎを追加することにより制御可能となる。図８は、入力信号Ａ０、Ａ１、Ａ２とワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、プレート線ＰＬ、ビット線ＢＬとの関係を示す。尚、ＢＬ（０）は、選択トランジスタ１１１と直接接続されているビット線の側、ＢＬ（１）は、選択トランジスタ１１２と直接接続されているビット線の側を示すが、ＢＬ（０）及びＢＬ（１）は、ビット線ＢＬとして接続されている。

〔第３の実施の形態〕
本発明における第３の実施の形態を以下に記載する。

図９に本実施の形態の強誘電体メモリセルの構成の回路図を示す。本実施の形態は、奇数個の強誘電体メモリセルにより構成されたブロックを２つ組み合わせたものであり、各々のブロックの一方の端に選択トランジスタが接続されている。

具体的には、本実施の形態では、強誘電体メモリのブロック２１０とブロック３１０により構成されている。強誘電体メモリのブロック２１０では、強誘電体キャパシタ２３１の両端に並列にトランジスタ２２１が接続された強誘電体メモリセルと、強誘電体キャパシタ２３２の両端に並列にトランジスタ２２２が接続された強誘電体メモリセルと、強誘電体キャパシタ２３３の両端に並列にトランジスタ２２３が接続された強誘電体メモリセルと、強誘電体キャパシタ２３４の両端に並列にトランジスタ２２４が接続された強誘電体メモリセルと、強誘電体キャパシタ２３５の両端に並列にトランジスタ２２５が接続された強誘電体メモリセルが直列に接続されている。また、トランジスタ２２１のゲートにはワード線ＷＬ０が接続されており、トランジスタ２２２のゲートにはワード線ＷＬ１が接続されており、トランジスタ２２３のゲートにはワード線ＷＬ２が接続されており、トランジスタ２２４のゲートにはワード線ＷＬ３が接続されており、トランジスタ２２５のゲートには、ワード線ＷＬ４が接続されている。

このブロック２１０の一方の端となる強誘電体キャパシタ２３５の両端に並列にトランジスタ２２５が接続された強誘電体メモリセルには、短絡させたトランジスタ２１２を介し選択トランジスタ２１１が接続されており、選択トランジスタ２１１はビット線ＢＬ１と接続されている。また、ブロック２１０の他方の端となる強誘電体キャパシタ２３１の両端に並列にトランジスタ２２１が接続された強誘電体メモリセルは、プレート線ＰＬ１が接続されている。

一方、強誘電体メモリのブロック３１０では、強誘電体キャパシタ３３１の両端に並列にトランジスタ３２１が接続された強誘電体メモリセルと、強誘電体キャパシタ３３２の両端に並列にトランジスタ３２２が接続された強誘電体メモリセルと、強誘電体キャパシタ３３３の両端に並列にトランジスタ３２３が接続された強誘電体メモリセルと、強誘電体キャパシタ３３４の両端に並列にトランジスタ３２４が接続された強誘電体メモリセルと、強誘電体キャパシタ３３５の両端に並列にトランジスタ３２５が接続された強誘電体メモリセルが直列に接続されている。また、トランジスタ３２１のゲートにはワード線ＷＬ０が接続されており、トランジスタ３２２のゲートにはワード線ＷＬ１が接続されており、トランジスタ３２３のゲートにはワード線ＷＬ２が接続されており、トランジスタ３２４のゲートにはワード線ＷＬ３が接続されており、トランジスタ３２５のゲートには、ワード線ＷＬ４が接続されている。

このブロック３１０の一方の端となる強誘電体キャパシタ３３５の両端に並列にトランジスタ３２５が接続された強誘電体メモリセルには、選択トランジスタ３１２が接続されており、短絡させたトランジスタ３１１を介しビット線ＢＬ２と接続されている。また、ブロック３１０の他方の端となる強誘電体キャパシタ３３１の両端に並列にトランジスタ３２１が接続された強誘電体メモリセルには、プレート線ＰＬ２が接続されている。

図１０に、図９に示す本実施の形態のブロック２１０の回路をシリコン基板上に形成した構造断面図を示す。

具体的には、Ｎ型の不純物を拡散させたＰ型のシリコン基板上に、電極及び強誘電体キャパシタを形成した複数の強誘電体メモリセルと選択トランジスタから構成されている。即ち、シリコン基板表面のＮ型拡散領域２６１上に、コンタクト電極２５１が形成され、メタル配線層２５２と接続されている。メタル配線層２５２は、プレート線ＰＬ１と接続されるとともに、コンタクト電極２５３を介し、強誘電体キャパシタ２３１の上部電極２５４と接続されている。強誘電体キャパシタ２３１は、上部電極２５４、強誘電体層２５５、下部電極２５６が積層されることにより形成されている。下部電極２５６は、コンタクト電極２５７により、シリコン基板上のＮ型拡散領域２６２と接続されている。Ｎ型拡散領域２６１とＮ型拡散領域２６２との間の領域の直上には、ゲート電極２５８が形成されている。シリコン基板はＰ型であるため、Ｎ型拡散領域２６１、２６２、ゲート電極２５８によりトランジスタ２２１が形成される。このトランジスタ２２１と、その両端に接続された強誘電体キャパシタ２３１により、破線で囲まれた領域からなる強誘電体メモリセル２７１が形成される。他の強誘電体メモリセルも同様の構成により構成されており、隣接する強誘電体メモリセル同士は、その境界面において対称になるように形成される。即ち、強誘電体メモリセル２７１に隣接する強誘電体メモリセル２７２は、トランジスタ２２２と強誘電体キャパシタ２３２から構成されており、コンタクト電極により並列に接続されている。強誘電体メモリセル２７１と強誘電体メモリセル２７２の境界面において、強誘電体メモリセル２７１と強誘電体メモリセル２７２とが対称となるように形成されている。本実施の形態における強誘電体メモリは、強誘電体メモリセル２７１と強誘電体メモリセル２７２からなるパターンを繰り返すことにより形成されている。尚、強誘電体メモリセル２７１と強誘電体メモリセル２７２とは、Ｎ型拡散層２６２により接続されている。

強誘電体メモリセル２７２に隣接する強誘電体メモリセル２７３は、トランジスタ２２３と強誘電体キャパシタ２３３から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル２７２とは、メタル配線層２５９により接続されている。

強誘電体メモリセル２７３に隣接する強誘電体メモリセル２７４は、トランジスタ２２４と強誘電体キャパシタ２３４から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル２７３とは、Ｎ型拡散層２６３により接続されている。

強誘電体メモリセル２７４に隣接する強誘電体メモリセル２７５は、トランジスタ２２５と強誘電体キャパシタ２３５から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル２７４とは、メタル配線層２６０により接続されている。

以上より、５つの強誘電体メモリセル２７１、２７２、２７３、２７４、２７５が直列に接続されており、ブロック２１０の一方の端となる強誘電体メモリセル２７５に隣接した領域２７６に、Ｎ型拡散領域２６４、２６５、ゲート電極２６６により選択トランジスタ２１１が形成される。Ｎ型拡散領域２６５は、コンタクト電極２６７を介し、メタル配線層２６８と接続されている。更に、メタル配線層２６８は、ビット線ＢＬ１と接続されている。

ブロック２１０では、シリコン基板上に５つの強誘電体メモリセル２７１、２７２、２７３、２７４、２７５を構成する５つのトランジスタ２２１、２２２、２２３、２２４、２２５と選択トランジスタ２１１との６つのトランジスタが形成されるため、前述の２つのトランジスタからなる周期パターンを乱すことなく、強誘電体メモリを形成することができる。これにより、各々の強誘電体メモリセルの特性を均一にすることが可能となる。特に、選択トランジスタ２１１と隣接する強誘電体メモリセル２７５と、他の強誘電体メモリセル２７１、２７２、２７３、２７４との特性の均一性を高めることができる。

また、本実施の形態においては、ダミーの強誘電体キャパシタ２３６が設けられており、より一層各々の強誘電体メモリセルの特性を均一なものとすることができる。即ち、強誘電体メモリセル２７５に隣接した選択トランジスタ２１１の形成される領域２７６に、強誘電体メモリセル２７５の強誘電体キャパシタ２３５の形成される位置に相当する位置に、ダミーの強誘電体キャパシタ２３６を形成したものである。これにより強誘電体メモリセル２７５と選択トランジスタ２１１の形成される領域２７６との対称性をより一層高めることができる。よって、強誘電体メモリセル２７５を他の強誘電体メモリセル２７１、２７２、２７３、２７４との特性を更に均一なものとすることが可能となる。尚、図９に示すトランジスタ２１２は、図１０に示すＮ型拡散領域２６４により短絡されているため形成されない。また、ダミーの強誘電体キャパシタ２３６は、均一性及び周期性を確保するために設けられるものであることから、Ｎ型拡散領域２６４、及びメタル配線２６８とは接続されてはいない。

図１１に、図９に示す本実施の形態のブロック３１０の回路をシリコン基板上に形成した構造断面図を示す。

具体的には、Ｎ型の不純物を拡散させたＰ型のシリコン基板上に、電極及び強誘電体キャパシタを形成した複数の強誘電体メモリセルと選択トランジスタから構成されている。即ち、シリコン基板表面のＮ型拡散領域３６１上に、コンタクト電極３５１が形成され、メタル配線層３５２と接続されている。メタル配線層３５２は、プレート線ＰＬ２と接続されるとともに、コンタクト電極３５３を介し、強誘電体キャパシタ３３１の上部電極３５４と接続されている。強誘電体キャパシタ３３１は、上部電極３５４、強誘電体層３５５、下部電極３５６が積層されることにより形成されている。下部電極３５６は、コンタクト電極３５７により、シリコン基板上のＮ型拡散領域３６２と接続されている。Ｎ型拡散領域３６１とＮ型拡散領域３６２との間の領域の直上には、ゲート電極３５８が形成されている。シリコン基板はＰ型であるため、Ｎ型拡散領域３６１、３６２、ゲート電極３５８によりトランジスタ３２１が形成される。このトランジスタ３２１と、その両端に接続された強誘電体キャパシタ３３１により、破線で囲まれた領域からなる強誘電体メモリセル３７１が形成される。他の強誘電体メモリセルも同様の構成により構成されており、隣接する強誘電体メモリセル同士は、その境界面において対称になるように形成される。具体的には、強誘電体メモリセル３７１に隣接する強誘電体メモリセル３７２は、トランジスタ３２２と強誘電体キャパシタ３３２から構成されており、コンタクト電極により並列に接続されている。強誘電体メモリセル３７１と強誘電体メモリセル３７２の境界面において、強誘電体メモリセル３７１と強誘電体メモリセル３７２とが対称となるように形成されている。本実施の形態における強誘電体メモリは、強誘電体メモリセル３７１と強誘電体メモリセル３７２からなるパターンを繰り返すことにより形成されている。尚、強誘電体メモリセル３７１と強誘電体メモリセル３７２とは、Ｎ型拡散層３６２により接続されている。

強誘電体メモリセル３７２に隣接する強誘電体メモリセル３７３は、トランジスタ３２３と強誘電体キャパシタ３３３から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル３７２とは、メタル配線層３５９により接続されている。

強誘電体メモリセル３７３に隣接する強誘電体メモリセル３７４は、トランジスタ３２４と強誘電体キャパシタ３３４から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル３７３とは、Ｎ型拡散層３６３により接続されている。

強誘電体メモリセル３７４に隣接する強誘電体メモリセル３７５は、トランジスタ３２５と強誘電体キャパシタ３３５から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル３７４とは、メタル配線層３６０により接続されている。

以上より、５つの強誘電体メモリセル３７１、３７２、３７３、３７４、３７５が直列に接続されており、ブロック３１０の一方の端となる強誘電体メモリセル３７５に隣接した領域３７６に、Ｎ型拡散領域３６４、３６５、ゲート電極３６６により選択トランジスタ３１２が形成される。Ｎ型拡散領域３６５は、コンタクト電極３６７を介し、メタル配線層３６８と接続されている。更に、メタル配線層３６８は、ビット線ＢＬ２と接続されている。

ブロック３１０では、シリコン基板上に５つの強誘電体メモリセル３７１、３７２、３７３、３７４、３７５が形成され、これらを構成する５つのトランジスタ３２１、３２２、３２３、３２４、３２５と選択トランジスタ３１２との６つのトランジスタが形成されるため、前述の２つのトランジスタからなる周期パターンを乱すことなく、強誘電体メモリを形成することができる。これにより、各々の強誘電体メモリセルの特性を均一にすることが可能となる。特に、選択トランジスタ３１２と隣接する強誘電体メモリセル３７５と、他の強誘電体メモリセル３７１、３７２、３７３、３７４との特性の均一性を高めることができる。

また、本実施の形態においては、ダミーの強誘電体キャパシタ３３６が設けられており、より一層各々の強誘電体メモリセルの特性を均一にすることができる。即ち、強誘電体メモリセル３７５に隣接した選択トランジスタ３１２の形成される領域３７６に、強誘電体メモリセル３７５の強誘電体キャパシタ３３５の形成される位置に相当する位置に、ダミーの強誘電体キャパシタ３３６を形成したものである。これにより強誘電体メモリセル３７５と選択トランジスタ３１２の形成される領域３７６との対称性をより一層高めることができる。よって、強誘電体メモリセル３７５を他の強誘電体メモリセル３７１、３７２、３７３、３７４との特性を更に均一なものとすることが可能となる。尚、図９に示すトランジスタ３１１は、図１１に示すＮ型拡散領域３６５により短絡されているため形成されない。また、ダミーの強誘電体キャパシタ３３６は、均一性及び周期性を確保するために設けられるものであることから、Ｎ型拡散領域３６５、及びメタル配線３６８とは接続されてはいない。

〔第４の実施の形態〕
次に、本発明における第４の実施の形態を記載する。

図１２に本実施の形態の強誘電体メモリのブロックの構成の回路図を示す。本実施の形態は、奇数個の強誘電体メモリセルが直列に接続されている第１のブロック４０１と、奇数個の強誘電体メモリセルが直列に接続されている第２のブロック４０２とを直列に接続した強誘電体メモリのブロックと、奇数個の強誘電体メモリセルが直列に接続されている第１のブロック５０１と、奇数個の強誘電体メモリセルが直列に接続されている第２のブロック５０２とを直列に接続した強誘電体メモリのブロックからなる２つのブロックにより構成されている。よって、一つのブロックは偶数個の強誘電体メモリセルにより構成される。

第１のブロック４０１と第２のブロック４０２とを直列に接続した強誘電体メモリのブロックにおいては、強誘電体キャパシタ４３１の両端にトランジスタ４２１が接続された強誘電体メモリセルと、強誘電体キャパシタ４３２の両端にトランジスタ４２２が接続された強誘電体メモリセルと、強誘電体キャパシタ４３３の両端にトランジスタ４２３が接続された強誘電体メモリセルと、強誘電体キャパシタ４３４の両端にトランジスタ４２４が接続された強誘電体メモリセルと、強誘電体キャパシタ４３５の両端にトランジスタ４２５が接続された強誘電体メモリセルが直列に接続されており、第１のブロック４０１を形成している。トランジスタ４２１のゲートにはワード線ＷＬ０が接続されており、トランジスタ４２２のゲートにはワード線ＷＬ１が接続されており、トランジスタ４２３のゲートにはワード線ＷＬ２が接続されており、トランジスタ４２４のゲートにはワード線ＷＬ３が接続されており、トランジスタ４２５のゲートにはワード線ＷＬ４が接続されている。

また、強誘電体キャパシタ４３６の両端にトランジスタ４２６が接続された強誘電体メモリセルと、強誘電体キャパシタ４３７の両端にトランジスタ４２７が接続された強誘電体メモリセルと、強誘電体キャパシタ４３８の両端にトランジスタ４２８が接続された強誘電体メモリセルとが直列に接続されており、第２のブロック４０２を形成している。トランジスタ４２６のゲートにはワード線ＷＬ５が接続されており、トランジスタ４２７のゲートにはワード線ＷＬ６が接続されており、トランジスタ４２８のゲートには、ワード線ＷＬ７が接続されている。

第１のブロック４０１の一方の端である強誘電体キャパシタ４３５の両端にトランジスタ４２５が接続された強誘電体メモリセルと、第２のブロック４０２の一方の端である強誘電体キャパシタ４３６の両端にトランジスタ４２６が接続された強誘電体メモリセルとは、直列に接続されており、第１のブロック４０１と第２のブロック４０２により、全体として一つの強誘電体メモリのブロックを形成している。

第１のブロック４０１は５個の強誘電体メモリセルにより構成されており、第２のブロック４０２は３個の強誘電体メモリセルにより構成されている。よって、第１のブロック４０１と第２のブロック４０１により構成される一つの強誘電体メモリのブロックにおける強誘電体メモリセルの個数は、２のべき乗の自然数となる８個（偶数）の強誘電体メモリセルにより構成されている。また、この第１のブロック４０１の一方の端と第２のブロック４０２の一方の端との接続の延長にはプレート線ＰＬ１が形成されている。

第１のブロック４０１の他方の端である強誘電体キャパシタ４３１の両端にトランジスタ４２１が接続された強誘電体メモリセルには、選択トランジスタ４１２が接続されており、選択トランジスタ４１２は、短絡されたトランジスタ４１１を介しビット線ＢＬ１と接続されている。また、第２のブロック４０２の他方の端である強誘電体キャパシタ４３８の両端にトランジスタ４２８が接続された強誘電体メモリセルには、短絡されたトランジスタ４１３を介し選択トランジスタ４１４が接続されており、選択トランジスタ４１４はビット線ＢＬ１と接続されている。尚、選択トランジスタ４１２のゲートは、ブロック選択線ＢＳ２と接続されており、選択トランジスタ４１４のゲートは、ブロック選択線ＢＳ４と接続されている。

また、第１のブロック５０１と第２のブロック５０２とを直列に接続した強誘電体メモリのブロックにおいては、強誘電体キャパシタ５３１の両端にトランジスタ５２１が接続された強誘電体メモリセルと、強誘電体キャパシタ５３２の両端にトランジスタ５２２が接続された強誘電体メモリセルと、強誘電体キャパシタ５３３の両端にトランジスタ５２３が接続された強誘電体メモリセルとが直列に接続されており、第１のブロック５０１を形成している。トランジスタ５２１のゲートにはワード線ＷＬ０が接続されており、トランジスタ５２２のゲートにはワード線ＷＬ１が接続されており、トランジスタ５２３のゲートにはワード線ＷＬ２が接続されている。

また、強誘電体キャパシタ５３４の両端にトランジスタ５２４が接続された強誘電体メモリセルと、強誘電体キャパシタ５３５の両端にトランジスタ５２５が接続された強誘電体メモリセルと、強誘電体キャパシタ５３６の両端にトランジスタ５２６が接続された強誘電体メモリセルと、強誘電体キャパシタ５３７の両端にトランジスタ５２７が接続された強誘電体メモリセルと、強誘電体キャパシタ５３８の両端にトランジスタ５２８が接続された強誘電体メモリセルとが直列に接続されており、第２のブロック５０２を形成している。トランジスタ５２４のゲートにはワード線ＷＬ３が接続されており、トランジスタ５２５のゲートにはワード線ＷＬ４が接続されており、トランジスタ５２６のゲートにはワード線ＷＬ５が接続されており、トランジスタ５２７のゲートにはワード線ＷＬ６が接続されており、トランジスタ５２８のゲートには、ワード線ＷＬ７が接続されている。

第１のブロック５０１の一方の端である強誘電体キャパシタ５３３の両端にトランジスタ５２３が接続された強誘電体メモリセルと、第２のブロック５０２の一方の端である強誘電体キャパシタ５３４の両端にトランジスタ５２４が接続された強誘電体メモリセルとは、直列に接続されており、第１のブロック５０１と第２のブロック５０２により、全体として一つの強誘電体メモリのブロックを形成している。

第１のブロック５０１は３個の強誘電体メモリセルにより構成されており、第２のブロック５０２は５個の強誘電体メモリセルにより構成されている。よって、第１のブロック５０１と第２のブロック５０１により構成される一つの強誘電体メモリのブロックにおける強誘電体メモリセルの個数は、２のべき乗の自然数となる８個（偶数）の強誘電体メモリセルにより構成されている。また、この第１のブロック５０１の一方の端と第２のブロック５０２の一方の端との接続の延長にはプレート線ＰＬ２が形成されている。

第１のブロック５０１の他方の端である強誘電体キャパシタ５３１の両端にトランジスタ５２１が接続された強誘電体メモリセルには、短絡されたトランジスタ５１２を介し選択トランジスタ５１１が接続されており、選択トランジスタ５１１はビット線ＢＬ２と接続されている。また、第２のブロック５０２の他方の端である強誘電体キャパシタ５３８の両端にトランジスタ５２８が接続された強誘電体メモリセルには、選択トランジスタ５１３が接続されており、選択トランジスタ５１３は、短絡されたトランジスタ５１４を介しビット線ＢＬ２と接続されている。尚、選択トランジスタ５１１のゲートは、ブロック選択線ＢＳ１と接続されており、選択トランジスタ５１３のゲートは、ブロック選択線ＢＳ３と接続されている。

図１３に、図１２に示す第１のブロック４０１と第２のブロック４０２からなるブロックをシリコン基板上に形成した構造断面図を示す。

具体的には、Ｎ型の不純物を拡散させたＰ型のシリコン基板上に、電極及び強誘電体キャパシタを形成した複数の強誘電体メモリセルと選択トランジスタから構成されている。具体的には、シリコン基板表面のＮ型拡散領域４６０上に、コンタクト電極４５１が形成されており、メタル配線層４５２を介しビット線ＢＬ１と接続されている。

シリコン基板上のＮ型拡散領域４６０とＮ型拡散領域４６１との間の領域の直上には、ゲート電極４５３が形成されている。シリコン基板はＰ型であるため、Ｎ型拡散領域４６０、４６１、ゲート電極４５３により選択トランジスタ４１２が形成される。選択トランジスタ４１２の形成される領域４７０（破線で囲まれた領域）は、後述する一つの強誘電体メモリセルを構成する領域の大きさにほぼ等しい大きさである。

この選択トランジスタ４１１の形成される領域４７０に隣接して、破線で囲まれた強誘電体メモリセル４７１が形成される。強誘電体メモリセル４７１は、Ｎ型拡散層４６１、４６２、ゲート電極４５４により構成されるトランジスタ４２１と、この両端に並列に接続された強誘電体キャパシタ４３１により構成されている。強誘電体メモリセル４７１は、Ｎ型拡散層４６２により、選択トランジスタ４１１と接続されている。尚、各々の強誘電体メモリセルの構成は、第１の実施の形態と同様である。

強誘電体メモリセル４７１に隣接する強誘電体メモリセル４７２は、トランジスタ４２２と強誘電体キャパシタ４３２から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル４７１と強誘電体メモリセル４７２とは、メタル配線層４５５により接続されている。

強誘電体メモリセル４７２に隣接する強誘電体メモリセル４７３は、トランジスタ４２３と強誘電体キャパシタ４３３から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル４７２と強誘電体メモリセル４７３とは、Ｎ型拡散領域４６３により接続されている。

本実施の形態における強誘電体メモリは、強誘電体メモリセル４７１と強誘電体メモリセル４７２からなるパターンを繰り返すことにより形成されている。

強誘電体メモリセル４７３に隣接する強誘電体メモリセル４７４は、トランジスタ４２４と強誘電体キャパシタ４３４から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル４７３と強誘電体メモリセル４７４とは、メタル配線層４５６により接続されている。

強誘電体メモリセル４７４に隣接する強誘電体メモリセル４７５は、トランジスタ４２５と強誘電体キャパシタ４３５から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル４７４と強誘電体メモリセル４７５とは、Ｎ型拡散領域４６４により接続されている。

尚、強誘電体メモリセル４７１、４７２、４７３、４６４、４６５により、第１のブロック４０１が形成されており、強誘電体メモリセル４７５の強誘電体キャパシタ４３５は、コンタクト電極によりメタル配線層４５７と接続されている。メタル配線層４５７は、プレート線ＰＬ１と接続されている。

強誘電体メモリセル４７５に隣接する強誘電体メモリセル４７６は、トランジスタ４２６と強誘電体キャパシタ４３６から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル４７５と強誘電体メモリセル４７６とは、メタル配線層４５７により接続されている。

強誘電体メモリセル４７６に隣接する強誘電体メモリセル４７７は、トランジスタ４２７と強誘電体キャパシタ４３７から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル４７６と強誘電体メモリセル４７７とは、Ｎ型拡散領域４６５により接続されている。

強誘電体メモリセル４７７に隣接する強誘電体メモリセル４７８は、トランジスタ４２８と強誘電体キャパシタ４３８から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル４７７と強誘電体メモリセル４７８とは、メタル配線層４５８により接続されている。

尚、強誘電体メモリセル４７６、４７７、４７８により、第２のブロック４０２が形成される。

強誘電体メモリセル４７８に隣接し、破線で囲まれた領域４７９において、選択トランジスタ４１４が形成される。具体的には、シリコン基板上のＮ型拡散領域４６６とＮ型拡散領域４６７との間の領域の直上に、ゲート電極４６８が形成されている。シリコン基板はＰ型基板であるため、Ｎ型拡散領域４６６、４６７、ゲート電極４６８により選択トランジスタ４１４が形成される。選択トランジスタ４１４の形成される領域４７９（破線で囲まれた領域）は、前述した一つの強誘電体メモリセルを構成する領域の大きさに、ほぼ等しい大きさである。

Ｎ型拡散領域４６７上には、コンタクト電極４６９が形成され、メタル配線層４５９と接続されている。メタル配線層４５９は、ビット線ＢＬ１と接続されている。

奇数個である５個の強誘電体メモリセルからなる第１のブロック４０１と、奇数個である３個の強誘電体メモリセルからなる第２のブロック４０２により、一つのブロックが構成されるため、偶数個の８個の強誘電体メモリセルと２個の選択トランジスタが形成される。２つの選択トランジスタ４１２、４１４は、強誘電体メモリセルにおける強誘電体キャパシタが接続されていないこと以外は、パターンとしては、強誘電体メモリセルとおなじである。従って、強誘電体メモリセルのパターンの周期性を乱すことなく形成される。

具体的には、強誘電体メモリセル４７１に隣接した選択トランジスタ４１２の形成される領域４７０に、強誘電体メモリセル４７１の強誘電体キャパシタ４３１の形成される位置に相当する位置に、ダミーの強誘電体キャパシタ４３０を形成するとともに、強誘電体メモリセル４７８に隣接した選択トランジスタ４１４の形成される領域４７９に、強誘電体メモリセル４７８の強誘電体キャパシタ４３８の形成される位置に相当する位置に、ダミーの強誘電体キャパシタ４３９を形成したものである。これにより強誘電体メモリセル４７１と選択トランジスタ４１２の形成される領域４７０との対称性、及び、強誘電体メモリセル４７８と選択トランジスタ４１４の形成される領域４７９との対称性をより一層高めることができる。よって、強誘電体メモリセル４７１、４７８と、他の強誘電体メモリセル４７２、４７３、４７４、４７５、４７６、４７７との特性をより一層均一なものとすることができる。尚、図１２に示すトランジスタ４１１は、図１３に示すようにＮ型拡散領域４６０により短絡されているため形成されない。また、図１２に示すトランジスタ４１３は、図１３に示すようにＮ型拡散領域４６６により短絡されているため形成されない。

図１４に、図１２に示す第１のブロック５０１と第２のブロック５０２からなるブロックをシリコン基板上に形成した構造断面図を示す。

具体的には、Ｎ型の不純物を拡散させたＰ型のシリコン基板上に、電極及び強誘電体キャパシタを形成した複数の強誘電体メモリセルと選択トランジスタから構成されている。具体的には、シリコン基板表面のＮ型拡散領域５６０上に、コンタクト電極５５１が形成されており、メタル配線層５５２を介しビット線ＢＬ２と接続されている。

シリコン基板上のＮ型拡散領域５６０とＮ型拡散領域５６１との間の領域の直上には、ゲート電極５５３が形成されている。シリコン基板はＰ型であるため、Ｎ型拡散領域５６０、５６１、ゲート電極５５３により選択トランジスタ５１１が形成される。選択トランジスタ５１１の形成される領域５７０（破線で囲まれた領域）は、後述する一つの強誘電体メモリセルを構成する領域の大きさにほぼ等しい大きさである。

この選択トランジスタ５１１の形成される領域５７０に隣接して、破線で囲まれた強誘電体メモリセル５７１が形成される。強誘電体メモリセル５７１は、Ｎ型拡散層５６１、５６２、ゲート電極５５４により構成されるトランジスタ５２１と、この両端に並列に接続された強誘電体キャパシタ５３１により構成されている。強誘電体メモリセル５７１は、Ｎ型拡散層５６２により、選択トランジスタ５１１と接続されている。尚、各々の強誘電体メモリセルの構成は、第１の実施の形態と同様である。

強誘電体メモリセル５７１に隣接する強誘電体メモリセル５７２は、トランジスタ５２２と強誘電体キャパシタ５３２から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル５７１と強誘電体メモリセル５７２とは、メタル配線層５５５により接続されている。

強誘電体メモリセル５７２に隣接する強誘電体メモリセル５７３は、トランジスタ５２３と強誘電体キャパシタ５３３から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル５７２と強誘電体メモリセル５７３とは、Ｎ型拡散領域５６３により接続されている。

本実施の形態における強誘電体メモリは、強誘電体メモリセル５７１と強誘電体メモリセル５７２からなるパターンを繰り返すことにより形成されている。尚、強誘電体メモリセル５７１、５７２、５７３により、第１のブロック５０１が形成されており、強誘電体メモリセル５７３の強誘電体キャパシタ５３３は、コンタクト電極によりメタル配線層５５６と接続されている。メタル配線層５５６は、プレート線ＰＬ２と接続されている。

強誘電体メモリセル５７３に隣接する強誘電体メモリセル５７４は、トランジスタ５２４と強誘電体キャパシタ５３４から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル５７３と強誘電体メモリセル５７４とは、メタル配線層５５６により接続されている。

強誘電体メモリセル５７４に隣接する強誘電体メモリセル５７５は、トランジスタ５２５と強誘電体キャパシタ５３５から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル５７４と強誘電体メモリセル５７５とは、Ｎ型拡散領域５６４により接続されている。

強誘電体メモリセル５７５に隣接する強誘電体メモリセル５７６は、トランジスタ５２６と強誘電体キャパシタ５３６から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル５７５と強誘電体メモリセル５７６とは、メタル配線層５５７により接続されている。

強誘電体メモリセル５７６に隣接する強誘電体メモリセル５７７は、トランジスタ５２７と強誘電体キャパシタ５３７から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル５７６と強誘電体メモリセル５７７とは、Ｎ型拡散領域５６５により接続されている。

強誘電体メモリセル５７７に隣接する強誘電体メモリセル５７８は、トランジスタ５２８と強誘電体キャパシタ５３８から構成されており、コンタクト電極により並列に接続されている。また、強誘電体メモリセル５７７と強誘電体メモリセル５７８とは、メタル配線層５５８により接続されている。

尚、強誘電体メモリセル５７４、５７５、５７６、５７７、５７８により、第２のブロック５０２が形成される。

強誘電体メモリセル５７８に隣接し、破線で囲まれた領域５７９において、選択トランジスタ５１３が形成される。具体的には、シリコン基板上のＮ型拡散領域５６６とＮ型拡散領域５６７との間の領域の直上に、ゲート電極５６８が形成されている。シリコン基板はＰ型基板であるため、Ｎ型拡散領域５６６、５６７、ゲート電極５６８により選択トランジスタ５１３が形成される。選択トランジスタ５１３の形成される領域５７９（破線で囲まれた領域）は、前述した一つの強誘電体メモリセルを構成する領域の大きさに、ほぼ等しい大きさである。

Ｎ型拡散領域５６７上には、コンタクト電極５６９が形成され、メタル配線層５５９と接続されている。メタル配線層５５９は、ビット線ＢＬ２と接続されている。

奇数個である３個の強誘電体メモリセルからなる第１のブロック５０１と、奇数個である５個の強誘電体メモリセルからなる第２のブロック５０２により、一つのブロックが構成されるため、偶数個の８個の強誘電体メモリセルと２個の選択トランジスタが形成される。２つの選択トランジスタ５１１、５１３は、強誘電体メモリセルにおける強誘電体キャパシタが接続されていないこと以外は、パターンとしては、強誘電体メモリセルとおなじである。従って、強誘電体メモリセルのパターンの周期性を乱すことなく形成される。

具体的には、強誘電体メモリセル５７１に隣接した選択トランジスタ５１１の形成される領域５７０に、強誘電体メモリセル５７１の強誘電体キャパシタ５３１の形成される位置に相当する位置に、ダミーの強誘電体キャパシタ５３０を形成するとともに、強誘電体メモリセル５７８に隣接した選択トランジスタ５１３の形成される領域５７９に、強誘電体メモリセル５７８の強誘電体キャパシタ５３８の形成される位置に相当する位置に、ダミーの強誘電体キャパシタ５３９を形成したものである。これにより強誘電体メモリセル５７１と選択トランジスタ５１１の形成される領域５７０との対称性、及び、強誘電体メモリセル５７８と選択トランジスタ５１３の形成される領域５７９との対称性をより一層高めることができる。よって、強誘電体メモリセル５７１、５７８と、他の強誘電体メモリセル５７２、５７３、５７４、５７５、５７６、５７７との特性をより一層均一なものとすることができる。尚、図１２に示すトランジスタ５１２は、図１４に示すようにＮ型拡散領域５６２により短絡されているため形成されない。また、図１２に示すトランジスタ５１４は、図１４に示すようにＮ型拡散領域５６７により短絡されているため形成されない。

以上、実施の形態において本発明における強誘電体半導体記憶装置について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。

第１の実施の形態における回路図第１の実施の形態における構造断面図第１の実施の形態における別の構造断面図第２の実施の形態における回路図第２の実施の形態における構造断面図第２の実施の形態における別の構造断面図第２の実施の形態における回路を駆動するための論理回路図図４に示す回路図の入力信号と出力信号の状態図第３の実施の形態における回路図第３の実施の形態における構造断面図（１）第３の実施の形態における構造断面図（２）第４の実施の形態における回路図第４の実施の形態における構造断面図（１）第４の実施の形態における構造断面図（２）

符号の説明

１０・・・ブロック、１１・・・選択トランジスタ、２１、２２、２３、２４、２５・・・トランジスタ、３１、３２、３３、３４、３５・・・強誘電体キャパシタ、ＢＬ・・・ビット線、ＢＳ・・・ブロック選択線、ＰＬ・・・プレート線、ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４・・・ワード線

Claims

強誘電体キャパシタと前記強誘電体キャパシタの両端に並列に接続されたトランジスタからなる複数の強誘電体メモリセルが直列に接続されたブロックと、
前記トランジスタの各々に接続されたワード線と、
前記ブロックの一方の端に接続された選択トランジスタと、
前記選択トランジスタに接続されたビット線と、
前記ブロックの他方の端に接続されたプレート線と、
を備え、
前記ブロックに接続されている強誘電体メモリセルの数は、奇数であることを特徴とする強誘電体半導体記憶装置。
前記選択トランジスタの形成される領域において、隣接する前記強誘電体メモリセルの強誘電体キャパシタの形成される位置に相当する位置に、ダミーの強誘電キャパシタを形成したことを特徴とする請求項１に記載の強誘電体半導体記憶装置。
強誘電体キャパシタと前記強誘電体キャパシタの両端に並列に接続されたトランジスタからなる奇数個の強誘電体メモリセルが直列に接続された第１のブロックと、
強誘電体キャパシタと前記強誘電体キャパシタの両端に並列に接続されたトランジスタからなる奇数個の強誘電体メモリセルが直列に接続された第２のブロックと、
前記第１のブロックの一方の端と、前記第２のブロックの一方の端とが接続されており、前記接続から延びるプレート線と、
前記トランジスタの各々に接続されたワード線と、
前記第１ブロックの他方の端に接続された第１の選択トランジスタと、
前記第２ブロックの他方の端に接続された第２の選択トランジスタと、
前記第１の選択トランジスタと、前記第２の選択トランジスタとの各々に接続されたビット線と、
を備えたことを特徴とする強誘電体半導体記憶装置。
前記第１の選択トランジスタの形成される領域において、隣接する前記強誘電体メモリセルの強誘電キャパシタの形成される位置に相当する位置に、ダミーの強誘電キャパシタを形成し、
前記第２の選択トランジスタの形成される領域において、隣接する前記強誘電体メモリセルの強誘電体キャパシタの形成される位置に相当する位置に、ダミーの強誘電キャパシタを形成したことを特徴とする請求項３に記載の強誘電体半導体記憶装置。
前記第１のブロックにおいて直列に接続されている強誘電体メモリセルの数と、前記第２のブロックにおいて直列に接続されている強誘電体メモリセルの数との和が、２のべき乗の自然数であることを特徴とする請求項３又は４に記載の強誘電体半導体記憶装置。