JP6215653B2 - 半導体記憶素子 - Google Patents

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Description

本発明は、半導体素子に係り、特に、ソースラインを含む半導体記憶素子に関する。
小型、多機能及び／又は低製造コストなどの特性により、半導体素子は、電子産業において重要な要素として脚光を浴びている。半導体素子は、論理データを格納する半導体記憶素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素とを含むシステムオンチップ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ、ＳＯＣ）に区分することができる。
半導体記憶素子は、多数の端子（例えば、ビットライン、ワードライン、及び／又はソース）に印加される電圧の差を利用して、記憶セルに格納されたデータを判読するか、又は記憶セルにデータを書き込むことができる。このような電圧を調節する場合に、半導体記憶素子の消費電力が増加することがある。電子産業の発展に伴い、半導体記憶素子の高集積化と低消費電力化がますます求められている。これらの要件を満たすために多くの研究が進行している。
米国特許第８１４４５０９号公報
本発明の技術的課題は、消費電力を減らすことができる半導体記憶素子を提供することにある。
本発明の他の技術的課題は、高集積化に最適化された半導体記憶素子を提供することにある。
本発明の課題は上述の課題に制限されず、その他の課題は、下記の記載から当業者が明確に理解できるであろう。
上述の技術的課題を解決するために半導体記憶素子を提供する。一実施形態によれば、半導体記憶素子は、一つのセルアレイブロック内で行と列に沿って２次元的に配列された複数の単位セルを含み、前記単位セルは、複数のセルサブグループに区分され、前記各セルサブグループは、複数の前記行を構成する単位セルを含み、前記各単位セルは、選択要素と情報格納部とを含み、さらに前記各列を構成する単位セルの前記選択要素のゲート電極に接続したワードラインと、前記各行を構成する前記単位セルの前記情報格納部に接続され、前記ワードラインを横切るビットラインと、前記各セルサブグループ内に配置され、前記各セルサブグループ内の前記単位セルの前記選択要素のソース端子に電気的に接続したソースラインとを含むことができる。前記ソースラインは、前記ビットラインの中から選択されたビットラインに隣接し、前記ソースラインは、前記ビットラインと平行である。前記ソースラインと、前記選択されたビットラインとの間の間隔は、隣接する前記ビットラインの間の間隔と同一であり、前記各セルサブグループ内に配置され、前記行と平行な方向に沿って配列された複数のダミーセルを含むダミー行をさらに含み、前記ダミー行のダミーセルの情報格納部は前記ソースラインに接続される。
一実施形態において、前記セルサブグループに各々含まれた前記ソースラインは、互いに独立して制御することができる。例えば、プログラム、及び／又は判読動作の時に、前記セルサブグループの中から選択されたセルサブグループの前記ソースラインには基準電圧を印加することができ、前記セルサブグループの中で非選択されたサブグループの前記ソースラインは、前記基準電圧と異なる電圧が印加されるか、又はフローティングにされる。
一実施形態において、前記半導体記憶素子は、前記各セルサブグループ内に配置され、前記ワードラインの長さ方向に並んで延長された複数の局所接続ラインをさらに含むことができる。前記局所接続ラインの各々は、前記ワードラインの長さ方向に配列された前記単位セルのソース端子と接続し、前記ソースラインは、前記各セルサブグループ内の前記局所接続ラインを横切り、そして接続することができる。前記各セルサブグループ内の前記局所接続ラインは、他のセルサブグループの局所接続ラインから分離する。
一実施形態において、前記各列を構成する単位セルは、前記複数のセルサブグループに各々含まれる複数のサブ列に区分することができる。前記各セルサブグループ内で、互いに隣接する奇数番目のサブ列と偶数番目のサブ列は、前記各局所接続ラインを共有することができ、前記共有局所接続ラインを基準に互いに対称的な構造を有することができる。
一実施形態において、前記ダミー行は、前記行の中から選択された行に隣接しており、前記ダミー行と、前記選択された行との間の間隔は、隣接する前記行間の間隔と同一である。
一実施形態において、各セルサブグループに含まれた前記ビットラインは、少なくとも４とすることができる。
一実施形態において、各セルサブグループ内で前記ソースラインの一方側に配置された前記ビットラインの数は、前記ソースラインの他方側に配置された前記ビットラインの数と同一である。
本発明の別の実施形態によれば、半導体記憶素子は、一つのセルアレイブロック内で行と列に沿って２次元的に配列された複数の活性部を含む基板を含み、前記活性部は複数のセルサブグループに区分され、前記各セルサブグループは、複数の前記行を構成する前記活性部を含み、さらに前記各列を構成する前記活性部を横切り、前記活性部と絶縁された一対のセルゲート電極と、前記一対のセルゲート電極の間の前記各活性部内に配置された第１ドーピングされた領域と、前記一対のセルゲート電極を挟んで、前記各活性部の両端内に各々配置された一対の第２ドーピングされた領域と、前記第２ドーピングされた領域に各々電気的に接続された複数の情報格納部と、前記各行と平行に延長され、前記各行の活性部の前記第２ドーピングされた領域に電気的に接続された情報格納部上に配置された導電ラインとを含むことができる。前記各セルサブグループ内の前記導電ラインはソースラインと複数のビットラインとを含むことができる。前記ソースラインは、前記各セルサブグループ内の前記第１ドーピングされた領域と電気的に接続され、前記ビットラインの下の活性部は、セル活性部であり、前記各セル活性部に形成された前記一対のセルゲート電極、第１ドーピングされた領域、第２ドーピングされた領域、及びこれに接続された情報格納部は一対の単位セルを構成し、前記ソースラインの下の活性部はダミー活性部であり、前記各ダミー活性部に形成された前記一対のゲート電極、第１ドーピングされた領域、第２ドーピングされた領域、及びこれに接続された情報格納部は一対のダミーセルを構成することができる。
一実施形態において、前記複数のセルサブグループに各々含まれた前記ソースラインは、互いに独立して制御することができる。
一実施形態において、前記行は、等間隔に配列することができ、前記導電ラインも等間隔に配列することができる。前記導電ラインは、前記基板の上部面から同じレベルに位置することができる。
一実施形態において、各セルサブグループ内の前記基板上に配置された複数の局所接続ラインをさらに含むことができる。前記各局所接続ラインは、前記各セルサブグループ内で前記各列の活性部内に形成された前記第１ドーピングされた領域と接続することができる。前記各セルサブグループ内で前記ソースラインは、前記局所接続ラインの上部を横切り、前記局所接続ラインに電気的接続することができる。前記各セルサブグループ内の前記局所接続ラインは、他のセルサブグループ内の局所接続ラインと分離することができる。
一実施形態において、前記半導体記憶素子は、前記ソースラインと前記各局所接続ラインとの間に介在されたソースプラグをさらに含むことができる。
一実施形態において、前記ソースラインの長さ方向に前記ソースプラグの底面の幅は、前記各局所接続ラインの幅より小さい幅を有することができる。
一実施形態において、前記ソースラインの長さ方向に前記ソースプラグの底面の幅は、前記各局所接続ラインの幅より大きい幅を有することができる。
一実施形態において、各セルサブグループ内のビットラインは、少なくとも４になることができる。
一実施形態において、前記一対のセルゲート電極は、前記各列の前記活性部を横切る一対のセルグルーブ内に各々配置することができる。
一実施形態において、前記半導体記憶素子は、前記一つのセルアレイブロック内の基板に形成され、一方向に並んで延長された活性ラインパターンを定義する複数の素子分離パターンと、前記活性ラインパターンと前記素子分離パターンと並んで横切る隔離グルーブ内に各々配置され、前記活性ラインパターンと絶縁された複数の隔離ゲート電極とをさらに含むことができる。前記隔離ゲート電極は、前記各活性ラインパターンを前記各行を構成する前記活性部に分割することができる。
本発明の別の実施形態によれば、半導体記憶素子は、一つのセルアレイブロック内で第１方向に延長される行及び第２方向に延長される列に沿って２次元的に配列された複数の単位セルを含む基板を含み、前記単位セルは、複数のセルサブグループに区分され、前記各セルサブグループは、複数の前記行を構成する前記単位セルを含み、前記単位セルは、前記各行内で、前記第１方向に沿って前記基板内に交互に配列された複数のゲート電極及びドーピングされた領域を含み、さらに前記ドーピングされた領域の中で複数の第１タイプのドーピングされた領域に各々接続された複数の情報格納部と、前記第１方向に延長され、前記情報格納部を経由して前記第１タイプのドーピングされた領域に電気的に接続された複数の導電ラインとを含むことができる。前記第２方向は、前記第１方向を横切る。前記各セルサブグループ内で、前記導電ラインの中から第１導電ラインは、前記ドーピングされた領域の中で、第２タイプのドーピングされた領域に電気的に接続され、前記第１導電ラインに接続される前記情報格納部を含む単位セルはダミーセルを構成する。
一実施形態において、前記セルサブグループに各々含まれた前記第１導電ラインは、互いに独立して制御することができる。
一実施形態において、各セルサブグループ内で、前記導電ラインの中で複数の第２導電ラインは、前記第２のタイプのドーピングされた領域から電気的に隔離することができる。
一実施形態において、前記複数の単位セルは、少なくとも２つのトランジスタを含むことができる。前記少なくとも２つのトランジスタの各々は、前記ゲート電極のうちの一つ、前記第１タイプのドーピングされた領域のうちの一つ、及び前記第２タイプのドーピングされた領域のうちの一つで構成することができる。前記少なくとも２つのトランジスタは、前記第２タイプのドーピングされた領域のうちの一つを共有することができる。
一実施形態において、前記各列を構成する前記少なくとも２つのトランジスタは、前記単位セルの選択要素であり得る。
一実施形態において、前記単位セルは、第１抵抗状態から第２抵抗状態に変更可能な抵抗を有する複数のメモリセルであり得る。
一実施形態において、前記半導体記憶素子は、前記各セルサブグループ内の一つの局所接続ラインをさらに含むことができる。前記第１導電ラインは、前記局所接続ラインを経由して前記第２タイプのドーピングされた領域に電気的に接続することができる。前記セルサブグループのうちの一つに含まれた局所接続ラインは、前記セルサブグループのうちの前記一つに隣接する他のセルサブグループに含まれた局所接続ラインから電気的に隔離することができる。
一実施形態において、各セルサブグループ内で、前記複数の行を構成する前記単位セルは、前記第１導電ラインを共有することができる。
一実施形態において、前記半導体記憶素子は、各々が前記ゲート電極のうちの一つを前記ドーピングされた領域から絶縁させる複数のゲート絶縁膜をさらに含むことができる。前記ゲート絶縁膜は、前記ゲート電極の表面上にコンフォーマルに形成することができる。前記行は、互いに等間隔に配列することができ、前記導電ラインは、互いに等間隔に配列することができる。前記導電ラインは、前記基板の上部面から同じレベルにあり得る。
上述のように、一つのセルアレイブロック内の単位セルは、複数のセルサブグループに区分され、各セルサブグループ内にソースラインを配置することができる。ソースラインは、各セルサブグループ内の単位セルのソース端子と電気的に接続する。これにより、セルサブグループ内に各々含まれたソースラインは、互いに独立して制御することができる。その結果、半導体記憶素子の消費電力を減らすことができ、半導体記憶素子の動作速度を向上させることができる。
また、ソースライン及びこれに隣接するビットラインの間の間隔が互いに隣接するビットラインの間の間隔と同じである。つまり、ソースライン及びビットラインは等間隔に配列することができる。これにより、高集積化された半導体記憶素子を実現することができる。これに加えて、各セルサブグループは、複数のビットラインを含む。つまり、各セルサブグループ内の複数のビットラインがソースラインを共有することによって、半導体記憶素子の集積度をさらに向上させることができる。
さらに、セルサブグループに各々含まれたソースラインは、互いに独立して制御することができる。これにより、不良セルが発生した場合に、不良セルを含むセルサブグループだけを余分の（ｒｅｄｕｎｄａｎｃｙ）セルにリペア（ｒｅｐａｉｒ）することができる。これにより、余分のセルが占める面積を減らすことができ、リペア工程の効率を向上させることができる。
本発明の実施形態に係る半導体記憶素子を示す概略的なブロック図。 本発明の実施形態に係る半導体記憶素子のセルアレイブロック内のセルアレイを示す回路図。 本発明の実施形態に係る半導体記憶素子のセルアレイを示す平面図。 図３ＡのＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面図。 図３ＡのＩＩＩ−ＩＩＩ’線に沿って切断した断面図。 本発明の実施形態に係る半導体記憶素子の一変形例を示す平面図。 本発明の実施形態に係る半導体記憶素子の他の変形例を示す平面図。 図５ＡのＩＶ−ＩＶ’線に沿って切断した断面図。 本発明の実施形態に係る半導体記憶素子の情報格納部の一例を示す断面図。 本発明の実施形態に係る半導体記憶素子の情報格納部の他の例を示す断面図。 本発明の実施形態に係る半導体記憶素子の情報格納部の他の例を示す断面図。 本発明の実施形態に係る半導体記憶素子の情報格納部の他の例を示す断面図。 本発明の実施形態に係る半導体記憶素子の製造方法を説明するための平面図。 図７ＡＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面図。 図７ＡのＩＩＩ−ＩＩＩ’線に沿って切断した断面図。 本発明の実施形態に係る半導体記憶素子の製造方法を説明するための平面図。 図８ＡＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面図。 図８ＡのＩＩＩ−ＩＩＩ’線に沿って切断した断面図。 本発明の実施形態に係る半導体記憶素子の製造方法を説明するための平面図。 図９ＡＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面図。 図９ＡのＩＩＩ−ＩＩＩ’線に沿って切断した断面図。 本発明の実施形態に係る半導体記憶素子を含む電子システムの一例を示す概略的なブロック図。 本発明の実施形態に係る半導体記憶素子を含むメモリカードの一例を示す概略的なブロック図。
以上、本発明の目的、他の目的、特徴及び利点は、添付の図面に係る以下の好ましい実施形態を通じて容易に理解することができる。しかし、本発明は、ここで説明される実施形態に限定されず、他の形態への具体化も可能である。むしろ、ここで紹介される実施形態は、開示された内容が徹底し、完全になるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。
本明細書で使われた用語「及び／または」は、これと関連して記載された項目のうち、１つまたはそれ以上の任意の組合わせまたはあらゆる組合わせを含み、“／”として縮約して記載されることもある。また、他の要素に「接続される又は結合される」は、他の要素に直接接続、又は結合されるか、又は、介在する要素が存在することができる。
本明細書において、ある膜（または層）が異なる膜（または層）又は基板上にあると記載された場合、ある層（又は層）又は基板上に直接形成しても、それらの間に第３の膜（又は層）が介在しても良い。本明細書で使われる用語は、特定の実施例を記述するための目的として用いられるものであり、本発明の範囲を制限するためのものではない。本明細書で、単数として使われた用語は、それについての単数であることを示す明白な背景に関する言及がない限り、複数も含むものである。また、本明細書で使われる「包含する」という用語は、言及された構成要素、段階、動作及び／または素子に、１つまたはそれ以上の他の構成要素、段階、動作、及び／または他の素子の存在または付加を除外するものではない。
また、本明細書の様々な実施形態では、第１、第２、第３などの用語が様々な領域、膜（又は層）などを記述するために使用されるが、これらの領域、膜（又は層）が、このような用語によって限定されてはならない。これらの用語は、単に、ある所定の領域又は膜（又は層）を別の領域又は膜（又は層）と区別するために使用されているだけである。したがって、一実施形態での第１膜（又は第１層）に記載されたものが、他の実施形態では、第２膜（又は第２層）と記載されうる。ここに説明されて例示された各実施形態は、その相補的な実施形態も含む。明細書の全体にわたって同一の参照番号で表示された部分は、同一構成要素を示す。
本発明の理想的な実施例を概略的に図示した断面図を参照して本発明の実施例を説明する。各実施例は、例えば、製造技術及び／または許容誤差の結果として図示された形状から偏差がありえる。したがって、本発明の実施例は、図示された特定の形状にのみ制限されると解釈されてはならず、例えば、製造結果から得られる形状における偏差を含むと解釈されなければならない。例えば、平坦なものと示されたり、説明された領域は、典型的に荒いか、及び／または非線形の特徴を有することができる。特に、とがっていた角を有すると図示されたのは、典型的にラウンド状を有することができる。したがって、図面に示された領域は、事実上概略的なものであり、それらの形状は、素子の領域の正確な形状を説明しようとするものではなく、本発明の範囲を制限するものではない。
図１は、本発明の実施形態に係る半導体記憶素子を示す概略的なブロック図である。
図１を参照すると、本発明の実施形態に係る半導体記憶素子は、複数のセルアレイブロック５０（ｃｅｌｌ ａｒｒａｙ ｂｌｏｃｋｓ）と周辺回路領域とを含むことができる。各アレイブロック５０は、行と列に沿って配列された複数のセルを含むことができる。周辺回路領域は、第１デコーダ部５５（ｆｉｒｓｔ ｄｅｃｏｄｅｒ ｐａｒｔｓ）と第２デコーダ部６０とを含むことができる。一実施形態において、各第１デコーダ部５５は、各セルアレイブロック５０内のセルに接続されたワードライン（ｗｏｒｄ ｌｉｎｅｓ）と接続することができ、各第２デコーダ部６０は、セルアレイブロック５０内のセルに接続されたビットライン（ｂｉｔ ｌｉｎｅｓ）と接続することができる。各第１デコーダ部５５は、各セルアレイブロック５０内のワードラインの中のいずれか一つを選択することができ、各第２デコーダ部６０は、各セルアレイブロック５０内のビットラインの中のいずれか一つを選択することができる。一実施形態において、１つの第１デコーダ部５５は、隣接するセルアレイブロック５０の間に配置することができる。すなわち、隣接するセルアレイブロック５０は、所定の距離（例えば、少なくとも第１デコーダ部５５の幅）だけ互いに離隔することができる。
各セルアレイブロック５０内のセル、ワードライン、ビットラインを図２を参照して具体的に説明する。
図２は、本発明の実施形態に係る半導体記憶素子のセルアレイブロック内のセルアレイを示す回路図である。
図１及び図２を参照すると、セルＵＣＥ、ＤＣＥは行と列に沿って２次元的に配列することができる。行は、第１方向Ｄ１と平行であり、列は、第１方向Ｄ１に垂直な第２方向Ｄ２と平行である。各セルＵＣＥ又はＤＣＥは、選択要素ＳＥと、選択要素ＳＥの一端子に接続された情報格納部ＤＳＰとを含むことができる。
選択要素ＳＥは、３端子を有するトランジスタであり得る。すなわち、選択要素ＳＥは、ゲート電極、ソース端子、ドレイン端子を含むことができる。情報格納部ＤＳＰは、論理データを格納することができる。情報格納部ＤＳＰの第１端子は、選択要素ＳＥのドレイン端子に接続することができる。一実施形態において、情報格納部ＤＳＰは、可変抵抗体であり得る。
ワードラインＷＬは各列を構成するセルＵＣＥ、ＤＣＥの選択要素ＳＥのゲート電極と接続することができる。すなわち、列に各々対応する複数のワードラインＷＬを各セルアレイブロック５０内に配置することができる。ワードラインＷＬは、第２方向Ｄ２に沿って並んで延長することができる。一実施形態において、各セルアレイブロック５０内で互いに隣接する奇数番目の列と偶数番目の列は、カラムペア（ｃｏｌｕｍｎ−ｐａｉｒ）を構成することができる。複数のカラムペアは、各セルアレイブロック５０内に配置することができる。各カラムペア内で、奇数番目の列を構成するセルＵＣＥ、ＤＣＥは、偶数番目の列を構成するセルＵＣＥ、ＤＣＥと対称的な構造を有することができる。各カラムペア内で、第１方向Ｄ１に隣接する奇数番目と偶数番目の列のセルＵＣＥ又はＤＣＥのソース端子は互いに接続できる。一実施形態において、各カラムペア内で、第１方向Ｄ１に隣接する奇数番目及び偶数番目の列のセルＵＣＥ又はＤＣＥは、一つのソース端子を共有することができる。
各行を構成するセルＵＣＥ又はＤＣＥの情報格納部ＤＳＰの第２端子は導電ラインＢＬ又はＳＬに接続することができる。すなわち、情報格納部ＤＳＰは、選択要素ＳＥのドレイン端子と、１つの導電ラインＢＬ又はＳＬとの間に接続することができる。各セルアレイブロック５０内に行に各々対応する導電ラインＢＬ、ＳＬが配置される。導電ラインＢＬ、ＳＬは、第１方向Ｄ１に並んで延長することができる。
各セルアレイブロック５０内のセルＵＣＥ、ＤＣＥは、複数のセルサブグループ７０（ｃｅｌｌ ｓｕｂｇｒｏｕｐ）に区分することができる。各セルサブグループ７０は、互いに隣接する複数の行に沿って配列されたセルＵＣＥ、ＤＣＥを含む。各セルサブグループ７０は、複数の行に各々対応する複数の導電ラインＢＬ、ＳＬを含む。一実施形態において、各セルサブグループ７０内の複数の導電ラインＢＬ、ＳＬはソースラインＳＬと複数のビットラインＢＬとを含む。一実施形態において、各セルサブグループ７０内のビットラインＢＬの数は、少なくとも４とすることができる。
各セルサブグループ７０内のセルＵＣＥ、ＤＣＥのソース端子は、各セルサブグループ７０内に含まれたソースラインＳＬに電気的に接続している。この時、セルサブグループ７０に各々含まれたソースラインＳＬは、互いに独立して制御される。すなわち、セルサブグループ７０のうちの一つに含まれたソースラインＳＬは、セルサブグループ７０のうちの残りに含まれたソースラインＳＬから独立して制御することができる。すなわち、セルサブグループ７０の中から選択されたセルサブグループ７０のソースラインＳＬは、セルサブグループ７０の中で非選択されたセルサブグループ７０のソースラインＳＬから独立して制御することができる。半導体記憶素子のプログラム及び／又は判読動作の際に、基準電圧を、選択されたサブグループ７０のソースラインＳＬに印加することができ、非選択されたセルサブグループ７０のソースラインＳＬには、基準電圧と異なる電圧を印加するか、又はフローティングにすることができる。これによって、プログラム及び／又は判読動作の時に、基準電圧を、選択されたサブグループ７０のセルＵＣＥ、ＤＣＥのソース端子に印加することができ、非選択されたサブグループ７０のセルＵＣＥ、ＤＣＥのソース端子には、基準電圧と異なる電圧を印加するか、又はフローティングにすることができる。
第２方向Ｄ２に沿って配列されたセルＵＣＥ、ＤＣＥを含む各列は、複数のセルサブグループ７０内で各々含まれた複数のサブ列に区分することができる。各サブ列を構成するセルＵＣＥ、ＤＣＥの数は、各セルサブグループ７０内の行の数と同一であり得る。同様に、各カラムペアも複数のセルサブグループ７０に各々含まれた複数のサブカラムペアに区分することができる。
各セルサブグループ７０内のソースラインＳＬは、局所接続ラインＬＣＬ（ｌｏｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｌｉｎｅｓ）を通じて各セルサブグループ７０内のセルＤＣＥ、ＵＣＥのソース端子と電気的に接続することができる。各セルサブグループ７０内の局所接続ラインＬＣＬは、残りのセルサブグループ７０内の局所ラインＬＣＬから分離される。各局所接続ラインＬＣＬは、ワードラインＷＬと平行に延長され、各セルサブグループ７０内に第２方向Ｄ２に配列されたセルＵＣＥ、ＤＣＥのソース端子と接続することができる。
一実施形態において、各局所接続ラインＬＣＬは、各サブカラムペアを構成するセルＵＣＥ、ＤＣＥのソース端子と接続することができる。各局所接続ラインＬＣＬは、各サブカラムペア内の一対のワードラインＷＬの間に配置することができる。複数の局所接続ラインＬＣＬを、セルアレイブロック５０のカラムペア内の一対のワードラインＷＬの間に配置することができる。この時、カラムペア内の一対のワードラインＷＬの間に位置する局所接続ラインＬＣＬは互いに分離し、第２方向Ｄ２に沿って配列することができる。カラムペア内の一対のワードラインＷＬの間に位置する局所接続ラインＬＣＬは、複数のセルサブグループ７０内に各々含まれている。一実施形態において、局所接続ラインＬＣＬは、各セルサブグループ７０内で互いに隣接するサブカラムペアの間に配置されていない場合がある。カラムペア内の一対のワードラインＷＬは、複数のセルサブグループ７０の間に第２方向Ｄ２に延長される。
各セルサブグループ７０は、第１方向Ｄ１に沿って配列された複数のサブカラムペアを含む。各セルサブグループ７０内の複数のサブカラムペアは、第２方向Ｄ２に並んで延長される。これによって、各セルサブグループ７０は、複数のサブカラムペアに各々対応する複数の局所接続ラインＬＣＬを含む。
各セルサブグループ７０内のソースラインＳＬは、各セルサブグループ７０内の局所接続ラインＬＣＬと接続することができる。これによって、ソースラインＳＬは、各セルサブグループ７０内のセルＵＣＥ、ＤＣＥのソース端子と電気的に接続することができる。
各セルサブグループ７０内で、ビットラインＢＬとソースラインＳＬとは、等間隔に配列することができる。一実施形態において、図２に示すように、各セルサブグループ７０内でソースラインＳＬは、平面的な観点で、中央に位置することができる。すなわち、各セルサブグループ７０内で、ソースラインＳＬの一方側に配置されたビットラインＢＬの数は、ソースラインＳＬの他方側に配置されたビットラインＢＬの数と同一であり得る。これによって、ソースラインＳＬを通じて各セルサブグループ７０のセルＵＣＥ、ＤＣＥに印加される基準電圧の均一性を向上させることができる。しかし、本発明はこれに限られない。各セルサブグループ７０内のソースラインＳＬの位置は変更可能である。
ビットラインＢＬに接続されたセルＵＣＥは、論理データを格納する単位セルであり、ソースラインＳＬに接続されたセルＤＣＥは、ダミーセルであり得る。すなわち、ビットラインＢＬに接続された単位セルＵＣＥは、半導体記憶素子の単位セルとして機能し、ソースラインＳＬに接続されたダミーセルＤＣＥは、半導体記憶素子の単位セルとして機能しない。ソースラインＳＬに接続されたダミーセルＤＣＥは、ダミー行を構成することができる。
ダミーセルＤＣＥの選択要素ＳＥのソース端子は、局所接続ラインＬＣＬを通じてソースラインＳＬに電気的に接続することができる。ダミーセルＤＣＥの選択要素ＳＥのドレイン端子もソースラインＳＬに電気的に接続することができる。これによって、ダミーセルＤＣＥは、半導体記憶素子の単位セルとして機能し得ない。また、ダミーセルＤＣＥは、半導体記憶素子の動作に実質的に影響を与えないようにすることができる。
一実施形態において、単位セルＵＣＥの情報格納部ＤＳＰに、第１プログラム動作を実行する時に、基準電圧を、選択されたセルサブグループ７０のソースラインＳＬに印加することができ、基準電圧より低い第１プログラム電圧を、選択されたセルサブグループ７０内の選択された単位セルＵＣＥに接続されたビットラインＢＬに印加することができる。単位セルＵＣＥの情報格納部ＤＳＰに第２プログラム動作を実行する時に、基準電圧を、選択されたセルサブグループ７０のソースラインＳＬに印加することができ、基準電圧より高い第２プログラム電圧を選択された単位セルＵＣＥに接続されたビットラインＢＬに印加することができる。このような場合に、基準電圧は接地電圧より高い電圧とすることができる。しかし、本発明はこれに限定されない。基準電圧は接地電圧でもよい。
ソースラインＳＬは、第１デコーダ部５５内に位置した選択回路に接続することができる。セルアレイブロック５０内の単位セルＵＣＥのうちで一つが選択される時、選択された単位セルを含むセルサブグループ７０内のソースラインＳＬを選択することができる。
上述のように、各セルサブグループ７０内のビットラインＢＬの数は、少なくとも４とすることができる。これによって、各セルサブグループ７０は、単位セルＵＣＥで構成された少なくとも４つの行（以下、単位セル−行という）を含むことができる。また、各セルサブグループ７０は、ソースラインＳＬに接続されたダミーセルＤＣＥで構成された行（以下、ダミーセル−行）も含むことができる。
各セルアレイブロック５０内の行は、等間隔に配列することができる。具体的には、各セルサブグループ７０内で、単位セル−行と、ダミーセル−行は等間隔に配置することができる。すなわち、各セルサブグループ７０内で、ダミーセル−行とこれに隣接する単位セル−行間の間隔は、互いに隣接する単位セル−行の間の間隔と同一であり得る。また、互いに隣接するセルサブグループ７０の間の間隔も各セルサブグループ７０内の互いに隣接する単位セル−行の間の間隔と同一であり得る。
上述の半導体記憶素子によれば、各セルアレイブロック５０内の単位セルＵＣＥは、複数のセルサブグループ７０に区分され、セルサブグループ７０に各々含まれたソースラインＳＬは、互いに独立して制御される。これによって、基準電圧を、セルサブグループ７０に選択的に提供することができる。すなわち、基準電圧は、セルサブグループ７０の中で選択されたセルサブグループ７０のソースラインＳＬに提供することができ、非選択されたセルサブグループ７０のソースラインＳＬには、基準電圧と異なる電圧を印加するか、又はフローティングとすることができる。その結果、半導体記憶素子の消費電力を減らすことができ、半導体記憶素子の動作速度を向上させることができる。また、各セルサブグループ７０は、単位セルＵＣＥで構成された複数の行を含む。これによって、ソースラインＳＬは、各セルサブグループ７０内の単位セルＵＣＥで構成された複数の行によって共有される。その結果、半導体記憶素子の集積度を向上させることができる。
もし、セルアレイブロック内のすべてのセルのソース端子が互いに接続されれば、基準電圧は、セルアレイブロック内にすべてのセルに印加することができる。これによって、半導体記憶素子の消費電力が増加し、半導体記憶素子の動作速度が減少する可能性がある。もし、セルアレイブロック５０内にビットラインの各々に対応するソースラインが配置される場合には、半導体記憶素子の集積度は非常に低下し得る。
しかし、上述の本発明の実施形態によれば、セルアレイブロック５０内の単位セルＵＣＥは、複数のセルサブグループ７０に区分され、各セルサブグループ７０の複数の単位セル−行の単位セルＵＣＥがソースラインＳＬを共有する。また、複数のセルサブグループ７０に各々含まれたソースラインＳＬは、互いに独立して制御される。その結果、低消費電力と高い動作速度とを有する高集積化された半導体記憶素子を実現することができる。
これに加えて、ソースラインが独立して制御されることによって、不良セルが発生した場合に、不良セルをより効率的にリペア（ｒｅｐａｉｒ）することができる。具体的に、不良セルを含むセルサブグループ７０だけを余分のセル（ｒｅｄｕｎｄａｎｃｙ ｃｅｌｌｓ）にリペアすることができる。これによって、余分のセルが占める面積を減らすことができ、リペア工程をより効率的に行うことができる。
もし、セルアレイブロック５０内のすべてのセルのソース端子が互いに接続するようになれば、不良セルが含まれたセルアレイブロック５０の全体がリペアされる。この場合に、余分のセルは、半導体記憶素子内でセルアレイブロック５０の単位で配置されなければならないため、余分のセルが占める面積は増加する。しかし、上述の本発明によれば、セルアレイブロック５０は、複数のセルサブグループ７０に区分され、複数のセルサブグループ７０に各々含まれたソースラインＳＬは、互いに独立して制御される。これによって、不良セルが発生した場合に、不良セルを含むセルサブグループ７０だけをリペアすることができる。その結果、半導体記憶素子内で、余分のセルは、セルサブグループ７０の単位で備えられており、余分のセルが占める面積を減少させることができる。これによって、半導体記憶素子の集積度を向上させることができる。また、リペア工程の効率を向上させることができる。
次に、図２に示した半導体記憶素子を半導体基板に実現した実施形態を図面を参照して説明する。
図３Ａは、本発明の実施形態に係る半導体記憶素子のセルアレイを示す平面図である。図３Ｂは、図３ＡのＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面図である。図３Ｃは、図３ＡのＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。
図３Ａ〜図３Ｃを参照すると、半導体基板１００（以下、基板という）に素子分離パターン１０５を配置して活性ラインパターンＡＬＰ、ＤＡＬＰを定義することができる。図３Ａは、図１に示した一つのセルアレイブロック５０内に配置された活性ラインパターンＡＬＰ、ＤＡＬＰを示す。
平面的な観点で、活性ラインパターンＡＬＰ、ＤＡＬＰは、第１方向Ｄ１に並んで延長することができる。活性ラインパターンＡＬＰ、ＤＡＬＰは、等間隔に配列することができる。素子分離パターン１０５も第１方向Ｄ１に並んで延長することができる。平面的な観点で、素子分離パターン１０５と活性ラインパターンＡＬＰ、ＤＡＬＰは、第１方向Ｄ１に垂直な第２方向Ｄ２に沿って交互に配列することができる。例えば、基板１００は、シリコン基板、ゲルマニウム基板、又はシリコン−ゲルマニウム基板とすることができる。素子分離パターン１０５は、トレンチ型素子分離パターンとすることができ、酸化物、窒化物、及び／又は酸化窒化物などを含むことができる。活性ラインパターンＡＬＰ、ＤＡＬＰは、第１導電型のドーパントでドーピングすることができる。
活性ラインパターンＡＬＰ、ＤＡＬＰは、複数のセルサブグループ７０に区分することができる。各セルサブグループ７０は、複数の活性ラインパターンＡＬＰ、ＤＡＬＰを含む。各セルサブグループ７０は、ダミー活性ラインパターンＤＡＬＰと複数のセル活性ラインパターンＡＬＰとを含むことができる。各セルサブグループ７０は、少なくとも４つのセル活性ラインパターンＡＬＰを含むことができる。一実施形態において、ダミー活性ラインパターンＤＡＬＰは、各セルサブグループ７０内で中央に位置することができる。すなわち、各セルサブグループ７０内で、ダミー活性ラインパターンＤＡＬＰの一方側に配置されたセル活性ラインパターンＡＬＰの数は、ダミー活性ラインパターンＤＡＬＰの他方側に配置されたセル活性ラインパターンＡＬＰと同一であり得る。しかし、本発明はこれに限定されない。
隔離ゲート電極ＩＧは、活性ラインパターンＡＬＰ、ＤＡＬＰ及び素子分離パターン１０５を並んで横切る隔離グルーブ１０８（ｉｓｏｌａｔｉｎｇ ｇｒｏｏｖｅｓ）内に各々配置することができる。隔離グルーブ１０８の底面は、活性ラインパターンＡＬＰ、ＤＡＬＰと素子分離パターン１０５の上部面より低い。隔離ゲート電極ＩＧによって、各セル活性ラインパターンＡＬＰは、複数のセル活性部ＣＡに分割することができ、各ダミー活性ラインパターンＤＡＬＰは、複数のダミー活性部ＤＣＡに分割することができる。すなわち、各活性部ＣＡ又はＤＣＡは、平面的な観点で互いに隣接する一対の隔離ゲート電極ＩＧと、互いに隣接する一対の素子分離パターン１０５によって囲まれる。
隔離ゲート電極ＩＧは、第２方向Ｄ２に沿って並んで延長することができる。各活性ラインパターンＡＬＰ又はＤＡＬＰから分割された活性部ＣＡ又はＤＣＡは、第１方向Ｄ１に沿って配列されて行を構成し、互いに隣接する隔離ゲート電極ＩＧの間の活性部ＣＡ、ＤＣＡは、第２方向Ｄ２に沿って配列されて列を構成する。すなわち、活性部ＣＡ、ＤＣＡは、半導体基板１００に行と列に沿って２次元的に配列される。各セルサブグループ７０は、複数の行を含む。一実施形態において、各セルサブグループ７０は、セル活性部ＣＡで構成された少なくとも４つの行と、ダミー活性部ＤＣＡで構成された行とを含むことができる。
一対のセルゲート電極ＣＧは、各列を構成する活性部ＣＡ、ＤＣＡを横切る一対のセルグルーブ１０７内に各々配置することができる。セルゲート電極ＣＧは、隔離ゲート電極ＩＧと平行であり得る。セルグルーブ１０７の底面は、素子分離パターン１０５と、活性部ＣＡ、ＤＣＡの上面より低い。セルゲート電極ＣＧは、図２のワードラインＷＬに該当する。
第１ドーピングされた領域ＳＤ１は一対のセルゲート電極ＣＧの間の各活性部ＣＡ又はＤＣＡ内に配置することができる。一対の第２ドーピングされた領域ＳＤ２は各活性部ＣＡ又はＤＣＡの両端部に各々配置することができる。平面的な観点で、一対のセルゲート電極ＣＧは、一対の第２ドーピングされた領域ＳＤ２の間に配置することができる。各列の活性部ＣＡ、ＤＣＡ内に形成された第１ドーピングされた領域ＳＤ１は、第２方向Ｄ２に沿って一列に配列することができる。各列の活性部ＣＡ、ＤＣＡ内に形成された第２ドーピングされた領域ＳＤ２は、第２方向Ｄ２に沿って二列に配列することができる。
第１及び第２ドーピングされた領域ＳＤ１、ＳＤ２は、第２導電型のドーパントでドーピングすることができる。第１導電型と第２導電型のうちの一つは、Ｎ型であり、他の一つは、Ｐ型とすることができる。第１ドーピングされた領域ＳＤ１は、図２に示した選択要素ＳＥのソース端子に該当させることができ、第２ドーピングされた領域ＳＤ２は、選択要素ＳＥのドレイン端子に該当させることができる。
セルゲート絶縁膜１１０は、セルゲート電極ＣＧと、セルグルーブ１０７の内面との間に介在することができ、隔離ゲート絶縁膜１１１は、隔離ゲート電極ＩＧと、隔離グルーブ１０８の内面との間に介在することができる。セルゲート絶縁膜１１０と隔離ゲート絶縁膜１１１は、同じ絶縁物質で形成することができる。例えば、セルゲート絶縁膜１１０と隔離ゲート絶縁膜１１１は、酸化物、窒化物、酸化窒化物、及び／又は高誘電物を含むことができる。隔離ゲート電極ＩＧとセルゲート電極ＣＧは、同じ導電物質を含むことができる。例えば、隔離ゲート電極ＩＧとセルゲート電極ＣＧは、ドーピングされた半導体物質（ｅｘ、ドーピングされたシリコン）、金属（ｅｘ、チタン、タンタル、タングステン、銅など）、導電性金属窒化物（ｅｘ、窒化チタン、窒化タンタル、窒化タングステンなど）、及び金属−半導体化合物（ｅｘ、金属シリサイドなど）の中から少なくとも一つを含むことができる。
半導体記憶素子の動作の時に、隔離ゲート電極ＩＧに隔離電圧を印加することができる。隔離電圧は、各隔離グルーブ１０８の内面の下にチャネルが形成されるのを防止することができる。すなわち、隔離電圧によって各隔離ゲート電極ＩＧの下の隔離チャネル領域がターンオフ（ｔｕｒｎ−ｏｆｆ）される。これによって、活性部ＣＡ、ＤＣＡは、互いに電気的に隔離することができる。例えば、活性ラインパターンＡＬＰ、ＤＡＬＰがＰ型ドーパントでドーピングされた場合に、隔離電圧は、接地電圧又はマイナスの電圧とすることができる。
ゲート電極ＣＧ、ＩＧの上部面は、活性部ＣＡ、ＤＣＡの上部面より低いことがある。キャッピング絶縁パターン１１５を、ゲート電極ＣＧ、ＩＧ上に各々配置することができる。各キャッピング絶縁パターン１１５は、各ゲート電極ＣＧ、ＩＧ上のグルーブ１０７又は１０８を満たすことができる。キャッピング絶縁パターン１１５の上部面は、活性部ＣＡ、ＤＣＡの上部面と実質的に共面をなすことができる。キャッピング絶縁パターン１１５は、酸化物、窒化物、及び／又は酸化窒化物を含むことができる。
各活性部ＣＡ又はＤＣＡに形成された一対のセルゲート電極ＣＧと第１及び第２ドーピングされた領域ＳＤ１、ＳＤ２は、一対のトランジスタを構成することができる。各列を構成する活性部ＣＡ、ＤＣＡに形成されたトランジスタは、図２を参照して説明した列ペアを構成するセルＵＣＥ、ＤＣＥの選択要素ＳＥであり得る。
各列を構成する活性部ＣＡ、ＤＣＡは、複数のセルサブグループ７０に各々含まれる複数のサブ列に区分することができる。したがって、各セルサブグループ７０の活性部ＣＡ、ＤＣＡは、複数の行と複数のサブ列に沿って２次元的に配列することができる。各セルサブグループ７０内のサブ列は、第２方向Ｄ２に並んで延長される。
局所接続ラインＬＣＬを基板１００上に配置し、各セルサブグループ７０内の各サブ列を構成する活性部ＣＡ、ＤＣＡの第１ドーピングされた領域ＳＤ１と接続することができる。したがって、各セルサブグループ７０内に複数のサブ列と各々対応する複数の局所接続ラインＬＣＬを配置する。各セルサブグループ７０内の局所接続ラインＬＣＬは、第２方向Ｄ２に並んで延長される。すなわち、局所接続ラインＬＣＬは、ゲート電極ＩＧ、ＣＧと平行であり得る。
各セルサブグループ７０内の局所接続ラインＬＣＬは、隣接するセルサブグループ７０内の局所接続ラインＬＣＬから離隔する。すなわち、各列の活性部ＣＡ、ＤＣＡ上に局所接続ラインＬＣＬを配置し、各列の活性部ＣＡ、ＤＣＡ上の局所接続ラインＬＣＬは、互いに離隔し、第２方向Ｄ２に沿って配列することができる。各列の活性部ＣＡ、ＤＣＡ上の局所接続ラインＬＣＬは、複数のセルサブグループ７０内に各々含まれる。
局所接続ラインＬＣＬは、導電物質で形成する。例えば、局所接続ラインＬＣＬは、ドーピングされた半導体物質（ｅｘ、ドーピングされたシリコン）、金属（ｅｘ、チタン、タンタル、タングステン、銅など）、導電性金属窒化物（ｅｘ、窒化チタン、窒化タンタル、窒化タングステンなど）、及び金属−半導体化合物（ｅｘ、金属シリサイドなど）の中から少なくとも一つを含むことができる。
第１層間誘電膜１２０を基板１００上に配置することができる。局所接続ラインＬＣＬは、第１層間誘電膜１２０内に配置することができる。一実施形態において、局所接続ラインＬＣＬの上部面は、第１層間誘電膜１２０の上部面と実質的に共面をなすことができる。第１層間誘電膜１２０は、酸化物、窒化物、及び／又は酸化窒化物を含むことができる。
第２層間誘電膜１２５は、第１層間誘電膜１２０、局所接続ラインＬＣＬ上に配置することができる。第２層間誘電膜１２５は、酸化物、窒化物、及び／又は酸化窒化物を含むことができる。
情報格納部ＤＳＰは第２層間誘電膜１２５上に配置することができる。情報格納部ＤＳＰは、第２ドーピングされた領域ＳＤ２に各々電気的に接続することができる。情報格納部ＤＳＰは、第２ドーピングされた領域ＳＤ２と、各々重畳することができる。情報格納部ＤＳＰは行と列に沿って２次元的に配列することができる。各活性部ＣＡ又はＤＣＡの上部には一対の情報格納部ＤＳＰを配置することができる。各情報格納部ＤＳＰは、第２及び第１層間誘電膜１２５、１２０を連続して貫通するコンタクトプラグ１３０を通じてその下に配置された各第２ドーピングされた領域ＳＤ２に電気的に接続することができる。
情報格納部ＤＳＰは、互いに異なる抵抗値を有する複数の抵抗状態に変換可能な可変抵抗体であり得る。情報格納部ＤＳＰの詳細な説明は後述する。コンタクトプラグ１３０は、導電物質で形成することができる。例えば、コンタクトプラグ１３０は、ドーピングされた半導体物質（ｅｘ、ドーピングされたシリコン）、金属（ｅｘ、チタン、タンタル、タングステン、銅など）、導電性金属窒化物（ｅｘ、窒化チタン、窒化タンタル、窒化タングステンなど）、及び金属−半導体化合物（ｅｘ、金属シリサイドなど）の中から少なくとも一つを含むことができる。
第３層間誘電膜１３５は、第２層間誘電膜１２５上に配置することができる。第３層間誘電膜１３５は、情報格納部ＤＳＰの間の空間を満たすことができる。一実施形態において、第３層間誘電膜１３５は、情報格納部ＤＳＰの上部面と実質的に共面をなす上部面を有することができる。第３層間誘電膜１３５は、酸化物、窒化物、及び／又は酸化窒化物を含むことができる。
導電ラインＢＬ、ＳＬは第３層間誘電膜１３５上に配置することができる。導電ラインＢＬ、ＳＬは、第１方向Ｄ１に沿って並んで延長することができる。導電ラインＢＬ、ＳＬは、等間隔に配列されている。
各導電ラインＢＬ、ＳＬは、各行を構成する情報格納部ＤＳＰと接続することができる。導電ラインＢＬ、ＳＬは、活性部ＣＡ、ＤＣＡに分割された活性ラインパターンＡＬＰ、ＤＡＬＰと各々重畳することができる。第１方向Ｄ１に配列されて一つの行を構成するセル活性部ＣＡの上部に配置された導電ラインＢＬは、ビットラインＢＬであり、第１方向Ｄ１に配列されて一つの行を構成するダミー活性部ＣＡの上に配置された導電ラインＳＬはソースラインＳＬである。これによって、各セルサブグループ７０内には、複数のビットラインＢＬとソースラインＳＬが配置される。ビットラインＢＬとソースラインＳＬは、基板１００の上部面から実質的に同じ高さに配置することができる。
上述のように、一実施形態において、各セルサブグループ７０は、少なくとも４つのセル活性ラインパターンＡＬＰを含むことにより、各セルサブグループ７０は、少なくとも４つのビットラインＢＬを含むことができる。ビットラインＢＬとソースラインＳＬは、同じ導電物質で形成することができる。例えば、ビットラインＢＬとソースラインＳＬは、金属（ｅｘ、タングステン、銅、チタン、及び／又はタンタル）と導電性金属窒化物（ｅｘ、窒化チタン、窒化タンタル、及び／又は窒化タングステン）の中から少なくとも一つを含むことができる。
一実施形態において、図３Ｂに示すように、ビットラインＢＬは、その下の情報格納部ＤＳＰの上部面に接触することができる。同様に、ソースラインＳＬは、その下の情報格納部ＤＳＰの上部面と接触することができる。これと異なり、第３層間誘電膜１３５が延長されて各導電ラインＢＬ、ＳＬと情報格納部ＤＳＰとの間に配置することができる。この場合に、ビットラインＢＬは、ビットラインＢＬと、その下の各情報格納部ＤＳＰとの間の第３層間誘電膜１３５を貫通する上部コンタクトプラグ（図示せず）を通じて情報格納部ＤＳＰと接続することができる。この場合に、ソースラインＳＬと、その下の情報格納部ＤＳＰとの間にも上部コンタクトプラグ（図示せず）を配置することができる。これと異なり、ソースラインＳＬと、情報格納部ＤＳＰとの間の上部コンタクトプラグは省略可能である。すなわち、ソースラインＳＬは、その下の情報格納部ＤＳＰと電気的に絶縁することもできる。
上述のように、導電ラインＢＬ、ＳＬは、等間隔に配列されている。これによって、図３Ｃに示すように、ソースラインＳＬと、これに隣接するビットラインＢＬとの間の間隔Ｗは、互いに隣接するビットラインＢＬ間の間隔と同一であり得る。また、互いに隣接するセルサブグループ７０の間の間隔も互いに隣接するビットラインＢＬ間の間隔Ｗと同一である。
各セルサブグループ７０内で、ソースラインＳＬは、局所接続ラインＬＣＬと電気的に接続するようになる。ソースラインＳＬは、第３層間誘電膜１３５及び第２層間誘電膜１２５を連続して貫通するソースプラグ１４０を通じて局所接続ラインＬＣＬと電気的に接続するようになる。各ソースプラグ１４０は、ソースラインＳＬと、各局所接続ラインＬＣＬとの交差領域内に配置されている。ソースラインＳＬは、局所接続ラインＬＣＬを通じて各セルサブグループ７０内の第１ドーピングされた領域ＳＤ１と電気的に接続するようになる。
図３Ｂに示すように、ソースラインＳＬの長さ方向（すなわち、第１方向Ｄ１）にソースプラグ１４０の底面の幅は、その下の局所接続ラインＬＣＬの上部面の幅より小さい幅を有することができる。しかし、本発明はこれに限定されない。ソースプラグ１４０は、導電物質で形成される。例えば、ソースプラグ１４０は、金属（ｅｘ、タングステン、銅、チタン、及び／又はタンタル）、導電性金属窒化物（ｅｘ、窒化チタン、窒化タンタル、及び／又は窒化タングステン）、及び金属−半導体化合物（ｅｘ、金属シリサイド）のうちの少なくとも一つを含むことができる。
上述のように、各セルサブグループ７０内の局所接続ラインＬＣＬは、隣接するセルサブグループ７０内の局所接続ラインＬＣＬと離隔される。これによって、各セルサブグループ７０内のソースラインＳＬは、他のセル部グループ７０内の第１ドーピングされた領域ＳＤ１と電気的に絶縁される。図２を参照して説明したように、セルサブグループ７０内に各々含まれたソースラインＳＬは、互いに独立して制御される。これによって、プログラム及び／又は判読動作の時に、セルサブグループ７０の中から選択されたサブグループ７０内の第１ドーピングされた領域ＳＤ１には、基準電圧を印加することができ、非選択されたサブグループ７０内の第１ドーピングされた領域ＳＤ１は、基準電圧と異なる電圧を印加するか、又はフローティングにすることができる。
各セル活性部ＣＡに形成されたトランジスタと、これに各々接続された情報格納部ＤＳＰとは、一対の単位セルを構成する。単位セルは、論理データを格納することができる。各ダミー活性部ＤＣＡに形成されたトランジスタと、これに各々接続された情報格納部ＤＳＰとは、一対のダミーセルを構成する。ダミーセルは、論理データを格納する単位セルとしては機能しない。
一実施形態において、図３Ａに示すように、各セルサブグループ７０内で、ソースラインＳＬは、中央に配置することができる。すなわち、各セルサブグループ７０内でソースラインＳＬの一方側のビットラインＢＬの数は、ソースラインＳＬの他方側のビットラインＢＬの数と同一であり得る。しかし、本発明はこれに限定されない。
上述の半導体記憶素子によれば、一つのセルアレイブロック内の基板１００に、活性部ＣＡ、ＤＣＡが行と列に沿って配列され、各活性部ＣＡの一対のセルが実現される。一つのセルアレイブロック内の活性部ＣＡ、ＤＣＡは、複数のセルサブグループ７０に区分され、各セルサブグループ７０は、ダミー活性部ＤＣＡで構成された行の上部に配置されたソースラインＳＬと、セル活性部ＣＡで構成された複数の行の上部に各々配置された複数のビットラインＢＬとを含む。各セルサブグループ７０に含まれたソースラインＳＬは、各セルサブグループ７０内に配置された第１ドーピングされた領域ＳＤ１（すなわち、セルのトランジスタのソース端子）に電気的に接続される。そして、セルサブグループ７０に各々含まれたソースラインＳＬは、互いに独立して制御される。これによって、高い動作速度、低消費電力、及び高集積度の半導体記憶素子を実現することができる。
一方、ソースラインＳＬは、各セルサブグループ７０内の中央に位置することができる。これと異なり、ソースラインＳＬは、各セルサブグループ７０内で別の位置に配置することも可能である。これを図４を参照して説明する。
図４は、本発明の実施形態に係る半導体記憶素子の一変形例を示す平面図である。
図４を参照すると、各セルサブグループ７０内で、ソースラインＳＬは、複数のビットラインＢＬの一方側に配置することができる。すなわち、ソースラインＳＬを各セルサブグループ７０の端に配置することができる。この際、ソースラインＳＬの下にダミー活性部ＤＣＡに分割されたダミー活性ラインパターンＤＡＬＰを配置する。これと異なり、ソースラインＳＬは、各セルサブグループ７０内で、ビットラインＢＬの間に配置し、ソースラインＳＬの一方側に位置するビットラインＢＬの数とソースラインＳＬの他方側に位置するビットラインＢＬの数が異なるようにすることができる。その結果、各セルサブグループ７０内で、ソースラインＳＬは、任意の位置に配置することができる。ただし、本変形例では、各セルサブグループ７０内で、ソースラインＳＬ、ビットラインＢＬは、等間隔に並んで配列されている。
図３Ａ〜図３Ｃで、ソースプラグ１４０は、局所接続ラインＬＣＬの幅より小さい幅を有することができる。これと異なり、ソースプラグは、他の幅を有することもできる。これを図５Ａ及び図５Ｂを参照して説明する。
図５Ａは、本発明の実施形態に係る半導体記憶素子の他の変形例を示す平面図であり、図５Ｂは、図５ＡのＩＶ−ＩＶ’線に沿って切断した断面図である。図５Ａは、説明の便宜のために、セルサブグループ７０のうちの一つを示す。
図５Ａ及び図５Ｂを参照すると、ソースプラグ１４０ａが、ソースラインＳＬと各局所接続ラインＬＣＬとの間の第３層間誘電膜１３５及び第２層間誘電膜１２５を貫通することができる。ソースプラグ１４０ａは、平面的な観点で、ソースラインＳＬの長さ方向に延長することができる。これによって、ソースラインＳＬの長さ方向（すなわち、第１方向Ｄ１）にソースプラグ１４０ａの下部面の幅は、局所接続ラインＬＣＬの幅より大きい幅を有することができる。その結果、ソースプラグ１４０ａと局所接続ラインＬＣＬとの間の接触面積が増加して、ソースラインＳＬと第１ドーピングされた領域ＳＤ１との間の抵抗を減らすことができる。これによって、半導体記憶素子の動作速度を向上させることができる。一実施形態において、ソースプラグ１４０ａは、これに隣接するダミーセルの情報格納部ＤＳＰと接触することもできる。
次に、図面を参照して情報格納部ＤＳＰを具体的に説明する。
図６Ａは、本発明の実施形態に係る半導体記憶素子の情報格納部の一例を示す断面図である。
図６Ａを参照すると、本例に係る情報格納部ＤＳＰは、基準パターンＨＲＭと、自由パターンＨＦＭと、基準パターンＨＲＭと自由パターンＨＦＭとの間に配置されたトンネルバリアパターンＴＢＰ（ｔｕｎｎｅｌ ｂａｒｒｉｅｒ ｐａｔｔｅｒｎ）とを含むことができる。基準パターンＨＲＭは一方向に固定した磁化方向ＨＦＤを有し、自由パターンＨＦＭは、基準パターンＨＲＭの磁化方向ＨＦＤに平行又は反平行になるように変更可能な磁化方向ＨＣＤを有する。基準パターンＨＲＭと自由パターンＨＦＭの磁化方向ＨＦＤ、ＨＣＤは、自由パターンＨＦＭと接触するトンネルバリアパターンＴＢＰの一面に平行であり得る。
自由パターンＨＦＭの磁化方向ＨＣＤが、基準パターンＨＲＭの磁化方向ＨＦＭと平行である場合に、情報格納部ＤＳＰは、第１抵抗値を有することができる。自由パターンＨＦＭの磁化方向ＨＣＤが、基準パターンＨＲＭの磁化方向ＨＦＤに反平行な場合に、情報格納部ＤＳＰは、第１抵抗値より大きい第２抵抗値を有することができる。これらの抵抗値の差を用いて情報格納部ＤＳＰは、論理データを格納することができる。自由パターンＨＦＭの磁化方向ＨＣＤは、プログラム電流内の電子のスピントルク（ｓｐｉｎ ｔｏｒｑｕｅ）によって変わることができる。
基準パターンＨＲＭと自由パターンＨＦＭは、磁性物質を含むことができる。基準パターンＨＦＭは、基準パターンＨＲＭ内の強磁性物質の磁化方向を固定させる（ｐｉｎｎｉｎｇ）反強磁性物質をさらに含むことができる。トンネルバリアパターンＴＢＰは、酸化マグネシウム、酸化チタン、酸化アルミニウム、酸化マグネシウム亜鉛又は酸化マグネシウムホウ素などで少なくとも一つを含むことができる。
情報格納部ＤＳＰは、下部電極ＢＥと上部電極ＴＥとをさらに含むことができる。基準パターン、トンネルバリアパターン、及び自由パターンＨＲＭ、ＴＢＰ、ＨＦＭは、下部電極ＢＥと上部電極ＴＥとの間に配置することができる。図６Ａにおいて、基準パターンＨＲＭは、トンネルバリアパターンＴＢＰの下に配置し、自由パターンＨＦＭは、トンネルバリアパターンＴＢＰの上に配置する。これと異なり、自由パターンＨＦＭは、トンネルバリアパターンＴＢＰの下に配置し、基準パターンＨＲＭは、トンネルバリアパターンＴＢＰの上に配置することもできる。下部電極ＢＥと上部電極ＴＥは、導電性金属窒化物（ｅｘ、窒化チタン、窒化タンタル、及び／又は窒化タングステンなど）を含むことができる。
図６Ｂは、本発明の実施形態に係る半導体記憶素子の情報格納部の他の例を示す断面図である。
図６Ｂを参照すると、本例に係る情報格納部ＤＳＰＡは、基準垂直パターンＶＲＭと、自由垂直パターンＶＦＭと、基準垂直パターンＶＲＭと自由垂直パターンＶＦＭとの間に介在されたトンネルバリアパターンＴＢＰとを含むことができる。基準垂直パターンＶＲＭは、一方向に固定した磁化方向ＶＦＤを有することができ、自由垂直パターンＶＦＭは、基準垂直パターンＶＲＭの磁化方向ＶＦＤに対して平行又は反平行になるように変更可能な磁化方向ＶＣＤを有することができる。ここで、基準垂直パターン及び自由垂直パターンＶＲＭ、ＶＦＭの磁化方向ＶＦＤ、ＶＣＤは、自由垂直パターンＶＦＭと接触したトンネルバリアパターンＴＢＰの一面に垂直（ｐｅｒｐｅｎｄｉｃｕｌａｒ）であり得る。
基準垂直パターン及び自由垂直パターンＶＲＭ、ＶＦＭは垂直磁性物質（ｅｘ、ＣｏＦｅＴｂ、ＣｏＦｅＧｄ、ＣｏＦｅＤｙ）、Ｌ１０構造を有する垂直磁性物質、六方密度格子（Ｈｅｘａｇｏｎａｌ Ｃｌｏｓｅ Ｐａｃｋｅｄ Ｌａｔｔｉｃｅ）構造のＣｏＰｔ、及び垂直磁性構造体の中から少なくとも一つを含むことができる。Ｌ１０構造を有する垂直磁性物質はＬ１０構造のＦｅＰｔ、Ｌ１０構造のＦｅＰｄ、Ｌ１０構造のＣｏＰｄ、又はＬ１０構造のＣｏＰｔなどで少なくとも一つを含むことができる。垂直磁性構造体は、交互にそして繰り返して積層された磁性層と非磁性層とを含むことができる。例えば、垂直磁性構造体は、（Ｃｏ／Ｐｔ）ｎ、（ＣｏＦｅ／Ｐｔ）ｎ、（ＣｏＦｅ／Ｐｄ）ｎ、（Ｃｏ／Ｐｄ）ｎ、（Ｃｏ／Ｎｉ）ｎ、（ＣｏＮｉ／Ｐｔ）ｎ、（ＣｏＣｒ／Ｐｔ）ｎ又は（ＣｏＣｒ／Ｐｄ）ｎ（ｎは積層回数）などで少なくとも一つを含むことができる。基準垂直パターンＶＲＭは、自由垂直パターンＶＦＭに比較して厚い厚さを有することができ、及び／又は基準垂直パターンＶＲＭの保磁力が自由垂直パターンＶＦＭの保磁力より大きい保磁力を有することができる。
図６Ｃは、本発明の実施形態に係る半導体記憶素子の情報格納部の別の例を示す断面図である。
図６Ｃを参照すると、本例に係る情報格納部ＤＳＰｂは、順に積層された相変化物質パターンＰＣＭと上部電極ＴＥとを含むことができる。相変化物質パターンＰＣＭは、供給される熱の温度及び／又は熱の供給時間等によって結晶状態又は非晶質状態に変化することができる。結晶状態の相変化物質パターンＰＣＭは、非晶質状態の相変化物質パターンＰＣＭに比較して低い比抵抗を有することができる。このような状態変換による比抵抗の差を利用して、情報格納部ＤＳＰｂは、論理データを格納することができる。相変化物質パターンＰＣＭと接触したコンタクトプラグ１３０は、ヒータ電極として用いることができる。相変化物質パターンＰＣＭは、カルコゲニド（ｃｈａｌｃｏｇｅｎｉｄｅ）元素であるテルル（Ｔｅ）とセレン（Ｓｅ）のうちで選択された少なくとも一つを含むことができる。
図６Ｄは、本発明の実施形態に係る半導体記憶素子の情報格納部の別の例を示す断面図である。
図６Ｄを参照すると、本例に係る情報格納部ＤＳＰｃは、下部電極ＢＥａと、上部電極ＴＥａと、下部電極ＢＥａと上部電極ＴＥａとの間に介在された遷移金属酸化物パターンＴＭＯとを含むことができる。少なくとも一つの電気的通路ＥＰが、プログラム動作によって、遷移金属酸化物パターンＴＭＯ内で生成、又は消滅することができる。電気的通路ＥＰの両端は、下部電極及び上部電極ＢＥａ、Ｔｅａに各々接続することができる。電気的通路ＥＰが生成された場合に、情報格納部ＤＳＰｃは、低い抵抗値を有することができ、電気的通路ＥＰが消滅した場合に、情報格納部ＤＳＰｃは、高い抵抗値を有することができる。これらの電気的通路ＥＰによる抵抗値の差を用いて情報格納部ＤＳＰｃは、論理データを格納することができる。
例えば、遷移金属酸化物パターン５２０は、ニオブ酸化物（ｎｉｏｂｉｕｍ ｏｘｉｄｅ）、酸化チタン（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、酸化ニッケル（ｎｉｋｅｌ ｏｘｉｄｅ）、酸化ジルコニウム（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バナジウム酸化物（ｖａｎａｄｉｕｍ ｏｘｉｄｅ）、ＰＣＭＯ（（Ｐｒ、Ｃａ）ＭｎＯ３）、酸化チタンストロンチウム（ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、チタン酸バリウムストロンチウム（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ジルコン酸ストロンチウム（ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、酸化バリウムジルコニウム（ｂａｒｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、又はジルコニウム酸バリウムストロンチウム（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）などで少なくとも一つを含むことができる。下部電極ＢＥａと上部電極ＴＥａは、導電性金属窒化物（ｅｘ、窒化チタン、窒化タンタル）、遷移金属（ｅｘ、チタン、タンタルなど）、及び希土類金属（ｅｘ、ルテニウム、白金など）の中から少なくとも一つを含むことができる。
次に、本発明の実施形態に係る半導体記憶素子の製造方法を図面を参照して説明する。
図７Ａ〜図９Ａは、本発明の実施形態に係る半導体記憶素子の製造方法を説明するための平面図である。図７Ｂ〜図９Ｂは、各々図７Ａ〜図９ＡのＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面図である。図７Ｃ〜図９Ｃは、各々図７Ａ〜図９ＡのＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。
図７Ａ、図７Ｂ、及び図７Ｃを参照すると、基板１００に素子分離パターン１０５を形成して、第１方向Ｄ１に並んで延長される活性ラインパターンＡＬＰ、ＤＡＬＰを定義することができる。活性ラインパターンＡＬＰ、ＤＡＬＰは、第１導電型のドーパントでドーピングすることができる。活性ラインパターンＡＬＰ、ＤＡＬＰは、複数のセルサブグループ７０に区分することができる。各セルサブグループ７０の活性ラインパターンＡＬＰ、ＤＡＬＰは、ダミー活性ラインパターンＤＡＬＰと複数のセル活性ラインパターンＡＬＰとを含む。
素子分離パターン１０５と、活性ラインパターンＡＬＰ、ＤＡＬＰとをパターニングして隔離グルーブ１０８とセルグルーブ１０７とを形成することができる。隔離グルーブ１０８によって、各セル活性ラインパターンＡＬＰは、複数のセル活性部ＣＡに分割され、各ダミー活性ラインパターンＤＡＬＰは、複数のダミー活性部ＤＣＡに分割される。セルグルーブ１０７は、活性部ＣＡ、ＤＣＡを横切る。
隔離グルーブ及びセルグルーブ１０８、１０７は、第１方向Ｄ１に垂直な第２方向Ｄ２に並んで延長することができる。セルゲート絶縁膜１１０と隔離ゲート絶縁膜１１１を各セルグルーブ１０７と各隔離グルーブ１０８内に各々形成することができる。セルゲート絶縁膜１１０と隔離ゲート絶縁膜１１１は、同時に形成することができる。
続いて、基板１００上にセルグルーブ１０７と隔離グルーブ１０８とを満たす導電膜を形成し、導電膜を平坦化させてセルグルーブ１０７と隔離グルーブ１０８内にセルゲート電極ＣＧと隔離ゲート電極ＩＧを各々形成することができる。セルゲート電極ＣＧと隔離ゲート電極ＩＧの上部面は、活性部ＣＡ、ＤＣＡの上部面より低くリセスすることができる。続いて、キャップ絶縁膜をゲート電極ＣＧ、ＩＧ上のセルグルーブ１０７と隔離グルーブ１０８とを満たすように形成することができ、キャップ絶縁膜を平坦化させてキャップ絶縁パターン１１５を形成することができる。
キャッピング絶縁パターン１１５をマスクとして利用して第２導電型のドーパントを活性部ＣＡ、ＤＣＡに注入して、第１及び第２ドーピングされた領域ＳＤ１、ＳＤ２を形成することができる。
図８Ａ、図８Ｂ、及び図８Ｃを参照すると、基板１００上に局所接続ラインＬＣＬを形成することができる。各局所接続ラインＬＣＬは、各セルサブグループ７０内で第２方向Ｄ２に沿って配列された第１ドーピングされた領域ＳＤ１と接続することができる。各セルサブグループ７０内で複数の局所接続ラインＬＣＬは並んで配置することができる。各セルサブグループ７０内の局所接続ラインＬＣＬは、他のセルサブグループ７０内の局所接続ラインＬＣＬと分離する。
基板１００上に第１層間誘電膜１２０を形成することができる。一実施形態において、第１層間誘電膜１２０を基板１００上に形成した後、第１層間誘電膜１２０をパターニングして、局所グルーブを形成することができる。続いて、局所グルーブを満たす導電膜を形成し、導電膜を第１層間誘電膜１２０が露出するまで平坦化させて、局所グルーブ内に局所接続ラインＬＣＬを各々形成することができる。他の実施形態によれば、基板１００上に導電膜を形成し、導電膜をパターニングして局所接続ラインＬＣＬを形成することができる。続いて、第１層間誘電膜１２０を基板１００上に形成し、第１層間誘電膜１２０を、局所接続ラインＬＣＬが露出するまで平坦化することができる。
図９Ａ、図９Ｂ、及び図９Ｃを参照すると、第２層間誘電膜１２５を、第１層間誘電膜１２０と局所接続ラインＬＣＬ上に形成することができる。コンタクトプラグ１３０が、第２及び第１層間誘電膜１２５、１２０を連続して貫通するように形成することができる。コンタクトプラグ１３０は、第２ドーピングされた領域ＳＤ２に各々接続することができる。
複数の情報格納部ＤＳＰを第２層間誘電膜１２５上に形成することができる。情報格納部ＤＳＰは、コンタクトプラグ１３０の上部面に各々接続することができる。情報格納部ＤＳＰは、上述の図６Ａ〜図６Ｄに示した情報格納部のうちの一つであり得る。
基板１００上に第３層間誘電膜１３５を形成することができる。一実施形態において、図９Ａ〜図９Ｃに示すように、第３層間誘電膜１３５は、情報格納部ＤＳＰの上部面が露出するまで平坦化させることができる。他の実施形態によれば、第３層間誘電膜１３５の上部面は平坦化され、平坦化された第３層間誘電膜１３５が情報格納部ＤＳＰの上部面を覆うこともできる。
続いて、ソースプラグ１４０を、第３及び第２層間絶縁膜１３５、１２５０を連続して貫通するように形成することができる。各ソースプラグ１４０は、各局所接続ラインＬＣＬに接続することができる。ソースプラグ１４０は、ダミー活性部ＤＣＡと重畳した局所接続ラインＬＣＬの一部分上に配置することができる。具体的には、ソースプラグ１４０は、ダミー活性部ＤＣＡの第１ドーピングされた領域ＳＤ１と接続された局所接続ラインＬＣＬの一部分に接続することができる。すなわち、ソースプラグ１４０は、ダミー活性部ＤＣＡの第１ドーピングされた領域ＳＤ１と重畳することができる。
続いて、導電膜を第３層間誘電膜１３５、情報格納部ＤＳＰ、及びソースプラグ１４０上に形成することができ、導電膜をパターニングして図３Ａのビットライン及びソースラインＢＬ、ＳＬを形成することができる。これによって、図３Ａ〜図３Ｃに示した半導体記憶素子を形成することができる。ビットライン及びソースラインＢＬ、ＳＬと、セル活性ラインパターン及びダミー活性ラインパターンＡＬＰ、ＤＡＬＰは、図４に示したように配置することもできる。ソースプラグ１４０は、図５Ａ及び図５Ｂのソースプラグ１４０ａのように形成することもできる。
上述の実施形態に示した半導体記憶素子は、様々な形態の半導体パッケージ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）に実現することができる。例えば、本発明の実施形態に係る半導体記憶素子は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などの方法でパッケージングすることができる。
本発明の実施形態に係る半導体記憶素子が実装されたパッケージは、半導体記憶素子を制御するコントローラ及び／又は論理素子などをさらに含むこともできる。
図１０は、本発明の実施形態に係る半導体記憶素子を含む電子システムの一例を示す概略的なブロック図である。
図１０を参照すると、本発明の一実施形態に係る電子システム１１００は、コントローラ１１１０と、入出力装置（Ｉ／Ｏ）１１２０と、記憶装置（ｍｅｍｏｒｙ ｄｅｖｉｃｅ）１１３０と、インターフェース１１４０と、バス１１５０とを含むことができる。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０及び／又はインターフェース１１４０は、バス１１５０を介して互いに結合することができる。バス１１５０は、データが移動する通路（ｐａｔｈ）に該当する。
コントローラ１１１０は、マイクロプロセッサ、デジタル信号プロセス、マイクロコントローラ、及びこれらと同様の機能を実行することができる論理素子の中で少なくとも一つを含むことができる。入出力装置１１２０は、キーパッド（ｋｅｙｐａｄ）、キーボード、及びディスプレイ装置などを含むことができる。記憶装置１１３０は、データ及び／又は命令語などを格納することができる。記憶装置１１３０は、上述の実施形態に示した半導体記憶素子の中で少なくとも一つを含むことができる。インターフェース１１４０は、通信ネットワークにデータを伝送、又は通信ネットワークからデータを受信する機能を実行することができる。インターフェース１１４０は、有線又は無線の形態であり得る。例えば、インターフェース１１４０は、アンテナ又は有線及び無線トランシーバを含むことができる。図示しないが、電子システム１１００は、コントローラ１１１０の動作を向上させるための動作記憶素子として、高速のＤＲＡＭ素子及び／又はＳＲＡＭ素子をさらに含むこともできる。
電子システム１１００は、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）ポータブルコンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、移動電話（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、携帯電話（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタル音楽プレーヤ（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信することができるすべての電子製品に適用することができる。
図１１は、本発明の実施形態に係る半導体記憶素子を含むメモリカードの一例を示すブロック図である。
図１１を参照すると、本発明の一実施形態に係るメモリカード１２００は、記憶装置１２１０を含む。記憶装置１２１０は、上述の実施形態に係る半導体記憶素子の中で少なくとも一つを含むことができる。メモリカード１２００は、ホスト（Ｈｏｓｔ）と、記憶装置１２１０との間のデータの交換を制御するメモリコントローラ１２２０を含むことができる。
メモリコントローラ１２２０は、メモリカードの全体的な動作を制御するプロセッシングユニット１２２２を含むことができる。また、メモリコントローラ１２２０は、プロセッシングユニット１２２２の動作メモリとして使用されるＳＲＡＭ１２２１を含むことができる。これに加えて、メモリコントローラ１２２０は、ホストインターフェース１２２３と、メモリインターフェース１２２５とをさらに含むことができる。ホストインターフェース１２２３は、メモリカード１２００とホスト（Ｈｏｓｔ）との間のデータ交換プロトコルを備えることができる。メモリインターフェース１２２５は、メモリコントローラ１２２０と記憶装置１２１０とを接続することができる。さらに、メモリコントローラ１２２０は、エラー訂正ブロック（ＥＣＣ）１２２４をさらに含むことができる。エラー訂正ブロック１２２４は、記憶装置１２１０から読出されたデータのエラーを検出及び訂正することができる。図示しないが、メモリカード１２００は、ホスト（Ｈｏｓｔ）とのインターフェイシングのためのコードデータを格納するＲＯＭ装置（ＲＯＭ ｄｅｖｉｃｅ）をさらに含むこともできる。メモリカード１２００は、携帯用データ格納カードとして使用することができる。これと異なり、メモリカード１２００は、コンピュータシステムのハードディスクを代替することができるＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）でも実現することができる。
以上、添付の図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明が、その技術的思想や必須特徴を変更せずに他の具体的な形態に実施することができることを理解できる。したがって、以上で記述した実施形態では、すべての面で例示的なものである。したがって、本発明の範囲は添付の請求の範囲、及びその同等物から許容可能な解釈の最も広い範囲として決定しなければならない。
５０・・・セルアレイブロック
５５・・・第１デコーダ部
６０・・・第２デコーダ部
７０・・・セルサブグループ
ＢＬ・・・ビットライン
ＳＬ・・・ソースライン
ＵＣＥ・・・単位セル
ＤＣＥ・・・ダミーセル
ＳＥ・・・選択要素
ＤＳＰ、ＤＳＰＡ、ＤＳＰｂ、ＤＳＰｃ・・・情報格納部
ＬＣＬ・・・局所接続ライン
１４０・・・ソースプラグ
ＡＬＰ・・・セル活性ラインパターン
ＤＡＬＰ・・・ダミー活性ラインパターン
ＣＡ・・・セル活性部
ＤＣＡ・・・ダミー活性部
ＣＧ・・・セルゲート電極
ＩＧ・・・隔離ゲート電極

Claims (27)

  1. 一つのセルアレイブロック内で行と列に沿って２次元的に配列された複数の単位セルを含み、前記単位セルは、複数のセルサブグループに区分され、前記各セルサブグループは、複数の前記行を構成する単位セルを含み、前記各単位セルは、選択要素と情報格納部とを含み、さらに、
    前記各列を構成する単位セルの前記選択要素のゲート電極に接続されたワードラインと、
    前記各行を構成する前記単位セルの前記情報格納部に接続され、前記ワードラインを横切るビットラインと、
    前記各セルサブグループ内に配置され、前記各セルサブグループ内の前記単位セルの前記選択要素のソース端子に電気的に接続されたソースラインとを含み、
    前記ソースラインは、前記ビットラインの中から選択されたビットラインに隣接し、
    前記ソースラインは、前記ビットラインと平行であり、前記ソースラインと、前記選択されたビットラインとの間の間隔は、互いに隣接する前記ビットラインの間の間隔と同一であり、
    前記各セルサブグループ内に配置され、前記行と平行な方向に沿って配列された複数のダミーセルを含むダミー行をさらに含み、
    前記ダミー行のダミーセルの情報格納部は前記ソースラインに接続されることを特徴とする半導体記憶素子。
  2. 前記セルサブグループに各々含まれた前記ソースラインは、互いに独立して制御されることを特徴とする請求項１に記載の半導体記憶素子。
  3. プログラム及び／又は判読動作の時、前記セルサブグループの中から選択されたセルサブグループの前記ソースラインには基準電圧が印加され、前記セルサブグループの中で非選択されたサブグループの前記ソースラインには、前記基準電圧と異なる電圧が印加されるか、又はフローティングされることを特徴とする請求項２に記載の半導体記憶素子。
  4. 前記各セルサブグループ内に配置され、前記ワードラインの長さ方向に並んで延長された複数の局所接続ラインをさらに含み、
    前記局所接続ラインの各々は、前記ワードラインの長さ方向に配列された前記単位セルのソース端子と接続し、
    前記ソースラインは、前記各セルサブグループ内の前記局所接続ラインを横切って接続され、
    前記各セルサブグループ内の前記局所接続ラインは、他のセルサブグループの局所接続ラインから分離されることを特徴とする請求項１に記載の半導体記憶素子。
  5. 前記各列を構成する単位セルは、前記複数のセルサブグループに各々含まれる複数のサブ列に区分され、
    前記各セルサブグループ内で、互いに隣接する奇数番目のサブ列と偶数番目のサブ列とは、前記各局所接続ラインを共有し、前記共有した局所接続ラインを基準に互いに対称的な構造を有することを特徴とする請求項４に記載の半導体記憶素子。
  6. 前記ダミー行は、前記行のうちで選択された行と隣接し、前記ダミー行と前記選択された行との間の間隔は、互いに隣接する前記行間の間隔と同一であることを特徴とする請求項１に記載の半導体記憶素子。
  7. 前記各セルサブグループに含まれた前記ビットラインは、少なくとも４つであることを特徴とする請求項１に記載の半導体記憶素子。
  8. 前記各セルサブグループ内で前記ソースラインの一方側に配置された前記ビットラインの数は、前記ソースラインの他方側に配置された前記ビットラインの数と同一であることを特徴とする請求項１に記載の半導体記憶素子。
  9. 一つのセルアレイブロック内で行と列に沿って２次元的に配列された複数の活性部を含む基板を含み、前記活性部は複数のセルサブグループに区分され、前記各セルサブグループは、複数の前記行を構成する前記活性部を含み、さらに、
    前記各列を構成する前記活性部を横切り、前記活性部と絶縁された一対のセルゲート電極と、
    前記一対のセルゲート電極の間の前記各活性部内に配置された第１ドーピングされた領域と、
    前記一対のセルゲート電極を挟んで、前記各活性部の両端内に各々配置された一対の第２ドーピングされた領域と、
    前記第２ドーピングされた領域に各々電気的に接続された複数の情報格納部と、
    前記各行と平行に延長され、前記各行の活性部の第２ドーピングされた領域に電気的に接続された情報格納部上に配置された導電ラインとを含み、
    前記各セルサブグループ内の前記導電ラインはソースラインと複数のビットラインとを含み、前記ソースラインは、前記各セルサブグループ内の第１ドーピングされた領域と電気的に接続され、
    前記ビットラインの下の活性部は、セル活性部であり、
    前記各セル活性部に形成された前記一対のセルゲート電極、第１ドーピングされた領域、第２ドーピングされた領域、及びこれに接続された情報格納部は一対の単位セルを構成し、
    前記ソースラインの下の活性部はダミー活性部であり、
    前記各ダミー活性部に形成された前記一対のゲート電極、第１ドーピングされた領域、第２ドーピングされた領域、及びこれに接続された情報格納部は一対のダミーセルを構成することを特徴とする半導体記憶素子。
  10. 前記複数のセルサブグループに各々含まれた前記ソースラインは、互いに独立して制御されることを特徴とする請求項９に記載の半導体記憶素子。
  11. 前記行は、等間隔に配列され、
    前記導電ラインも等間隔に配列され、
    前記導電ラインは、前記基板の上部面から同じレベルに位置することを特徴とする請求項９に記載の半導体記憶素子。
  12. 前記各セルサブグループ内の前記基板上に配置された複数の局所接続ラインをさらに含み、
    前記各局所接続ラインは、前記各セルサブグループ内で前記各列の活性部内に形成された前記第１ドーピングされた領域と接続し、
    前記各セルサブグループ内で前記ソースラインは、前記局所接続ラインの上部を横切り、前記局所接続ラインに電気的に接続し、
    前記各セルサブグループ内の前記局所接続ラインは、他のセルサブグループ内の局所接続ラインと分離されることを特徴とする請求項９に記載の半導体記憶素子。
  13. 前記ソースラインと前記各局所接続ラインとの間に介在されたソースプラグをさらに含むことを特徴とする請求項１２に記載の半導体記憶素子。
  14. 前記ソースラインの長さ方向に前記ソースプラグの底面の幅は、前記各局所接続ラインの幅より小さいことを特徴とする請求項１３に記載の半導体記憶素子。
  15. 前記ソースラインの長さ方向に前記ソースプラグの底面の幅は、前記各局所接続ラインの幅より大きいことを特徴とする請求項１３に記載の半導体記憶素子。
  16. 前記各セルサブグループ内のビットラインは、少なくとも４つであることを特徴とする請求項９に記載の半導体記憶素子。
  17. 前記一対のセルゲート電極は、前記各列の前記活性部を横切る一対のセルグルーブ内に各々配置されることを特徴とする請求項９に記載の半導体記憶素子。
  18. 前記一つのセルアレイブロック内の基板に形成され、一方向に並んで延長された活性ラインパターンを定義する複数の素子分離パターンと、
    前記活性ラインパターンと前記素子分離パターンとを並んで横切る隔離グルーブ内に各々配置され、前記活性ラインパターンと絶縁された複数の隔離ゲート電極とをさらに含み、
    前記隔離ゲート電極は、前記各活性ラインパターンを前記各行を構成する前記活性部に分割することを特徴とする請求項９に記載の半導体記憶素子。
  19. 一つのセルアレイブロック内で第１方向に延長される行及び第２方向に延長される列に沿って２次元的に配列された複数の単位セルを含む基板を含み、前記単位セルは、複数のセルサブグループに区分され、前記各セルサブグループは、複数の前記行を構成する前記単位セルを含み、前記単位セルは、前記各行内で、前記第１方向に沿って前記基板内に交互に配列された複数のゲート電極及びドーピングされた領域を含み、さらに、
    前記ドーピングされた領域の中で複数の第１タイプのドーピングされた領域に各々接続された複数の情報格納部と、
    前記第１方向に延長され、前記情報格納部を経由して前記第１タイプのドーピングされた領域に電気的に接続された複数の導電ラインとを含み、
    前記第２方向は、前記第１方向を横切り、
    前記各セルサブグループ内で、前記導電ラインの中で第１導電ラインは、前記ドーピングされた領域の中で第２タイプのドーピングされた領域に電気的に接続され、前記第１導電ラインに接続される前記情報格納部を含む単位セルはダミーセルを構成することを特徴とする半導体記憶素子。
  20. 前記セルサブグループに各々含まれた前記第１導電ラインは、互いに独立して制御されることを特徴とする請求項１９に記載の半導体記憶素子。
  21. 前記各セルサブグループ内で、前記導電ラインの中で複数の第２導電ラインは、前記第２タイプのドーピングされた領域から電気的に隔離されることを特徴とする請求項１９に記載の半導体記憶素子。
  22. 前記複数の単位セルは、少なくとも２つのトランジスタを含み、
    前記少なくとも２つのトランジスタの各々は、前記ゲート電極のうちの一つ、前記第１タイプのドーピングされた領域のうちの一つ、及び前記第２タイプのドーピングされた領域のうちの一つで構成され、
    前記少なくとも２つのトランジスタは、前記第２タイプのドーピングされた領域のうちの一つを共有することを特徴とする請求項２１に記載の半導体記憶素子。
  23. 前記各列を構成する前記少なくとも２つのトランジスタは、前記単位セルの選択要素であることを特徴とする請求項２２に記載の半導体記憶素子。
  24. 前記単位セルは、第１抵抗状態から第２抵抗状態に変更可能な抵抗を有する複数の記憶セルであることを特徴とする請求項１９に記載の半導体記憶素子。
  25. 前記各セルサブグループ内の一つの局所接続ラインをさらに含み、
    前記第１導電ラインは、前記局所接続ラインを経由して前記第２タイプのドーピングされた領域に電気的に接続し、
    前記セルサブグループのうちで一つに含まれた局所接続ラインは、前記セルサブグループのうちの前記一つに隣接した他のセルサブグループに含まれた局所接続ラインから電気的に隔離されることを特徴とする請求項１９に記載の半導体記憶素子。
  26. 前記各セルサブグループ内で、前記複数の行を構成する前記単位セルは、前記第１導電ラインを共有することを特徴とする請求項２５に記載の半導体記憶素子。
  27. 各々が前記ゲート電極のうちの一つを前記ドーピングされた領域から絶縁させる複数のゲート絶縁膜をさらに含み、
    前記ゲート絶縁膜は、前記ゲート電極の表面上にコンフォーマルに形成され、
    前記行は、互いに等間隔に配列され、
    前記導電ラインは、互いに等間隔に配列され、
    前記導電ラインは、前記基板の上部面から同じレベルにあることを特徴とする請求項１９に記載の半導体記憶素子。
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