TWI408778B - 整合的記憶體陣列，及形成記憶體陣列之方法 - Google Patents

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Description

整合的記憶體陣列，及形成記憶體陣列之方法
本發明係關於整合的記憶體陣列，及形成記憶體陣列之方法。
一積體電路係已跨越一半導體材料製作之一小型電子電路。記憶體儲存係可由積體電路達成之功能類型中之一者。記憶體儲存通常利用大的相同組件陣列。
整合的記憶體之製造之一持續目標係增加記憶體組件之整合程度，且因此增加可跨越一既定量之半導體面積提供之記憶體的量。此可使得能夠跨越小晶片提供大量記憶體，此在眾多應用(諸如例如，消費者電子器件)中可係有價值的。
減小現有記憶體陣列之規模正變得日益困難，且因此將期望開發用於記憶體陣列之新配置。將進一步期望此等新配置將服從藉助現有技術製造。
某些實施例涉及適於併入至積體電路中之新垂直記憶體設計，且涉及形成垂直記憶體之方法。該垂直記憶體可使得將能夠達成比可藉助習用平面記憶體達成之整合程度更高的整合程度，且可適於藉助現有技術製造以使得其可以相對低成本製造。在某些實施例中，垂直記憶體利用與半導體材料導線閘控連接之場效應電晶體(FET)切換裝置，且利用形成於該等導線之端部處之資料儲存結構。該等導線及資料儲存結構由記憶體單元胞共同包括，且可垂直堆疊此等記憶體單元胞以跨越半導體面積之一既定區形成該等記憶體單元胞之一高密度。在某些實施例中，個別記憶體單元胞可具有對應於小於或等於25奈米之特徵大小。
參考圖1至圖30闡述整合的記憶體陣列之實例性實施例及形成整合的記憶體陣列之實例性方法。
圖1及圖2顯示包括一實例性記憶體陣列之一構造10之一部分。該構造以三維視圖顯示於圖1中。用作圖1之坐標系統之三個主軸顯示於該圖之左上角中。該坐標系統具有對應於一「X」軸之一第一水平軸3，對應於一「Y」軸之一第二水平軸5及對應於一「Z」軸之一垂直軸7。該三個主軸3、5及7彼此正交。
構造10包含複數個垂直隔開之水平延伸層列12、14、16及18。此等層列包括導電線20及22，其中該等導電線沿軸5之水平方向延伸。在某些實施例中，此等線可稱為「主要」沿軸5之方向延伸以指示沿此軸之線的線性可具有較小變化。
導電線20及22可包括任何適合的成份或成份之組合。在某些實施例中，線20可包括一種或多種金屬及/或一種或多種含金屬化合物，實質上由一種或多種金屬及/或一種或多種含金屬化合物組成，或由一種或多種金屬及/或一種或多種含金屬化合物組成。舉例而言，線20可包括金屬矽化物(例如，矽化鎢、矽化鉭、矽化鈦、矽化鈷、矽化鎳等等)，實質上由金屬矽化物(例如，矽化鎢、矽化鉭、矽化鈦、矽化鈷、矽化鎳等等)組成，或由金屬矽化物(例如，矽化鎢、矽化鉭、矽化鈦、矽化鈷、矽化鎳等等)組成。在此等實施例中，線22可包括經導電摻雜之半導體材料，諸如例如，經導電摻雜之矽。
雖然顯示導電層列12、14、16及18包括兩個毗鄰的不同導電材料線20及22，但在其他實施例中，該等層列可包括僅一單個導電材料線，且在其他實施例中，該等層列可包括多於兩個導電材料線。
構造10亦包含接合至層列12、14、16及18且沿軸3之方向水平延伸之複數個導線24至39。在某些實施例中，該等導線可稱為「主要」沿軸3之方向延伸以指示沿此軸之線的線性可具有較小變化。
導線24至39包括半導體材料，諸如例如，矽與鍺中之一者或兩者。該等導線具有接合至該等層列之第一端40(僅針對導線24標記)，且具有與該等第一端成相對關係之第二端42(僅針對導線24標記)。
導線24至39係以二維陣列配置，其中此陣列之維度中之一者係沿水平軸5，且該陣列之維度中之另一者係沿垂直軸7。該二維陣列可視為包括沿水平軸5之列，且視為包括沿垂直軸7之行。
層列12、14、16及18互連沿該陣列之該等列之導線(例如，層列18互連沿該陣列之一列之導線24至27)。
圖2顯示沿正交於圖1之軸3之一平面(具體而言，沿平行於圖1之軸5之一平面)之一剖面，且顯示導線24至39係沿此剖面呈正方形形狀。在其他實施例中，該等導線可沿圖2之剖面具有其他形狀，包含(例如)圓形、卵形、橢圓形、矩形等等。
閘極電介質46(在圖1中僅標記其中之某些，但在圖2中標記其所有)係沿導線24至39之外邊緣。在所顯示之實施例中，該等導線具有一正方形剖面形狀，且該閘極電介質係沿此正方形形狀之相對側壁形成。因此，該閘極電介質僅部分地環繞該等個別導線。在其他實施例中，該閘極電介質可完全環繞該等個別導線。
閘極電介質46可包括任一適合的成份或成份之組合，且在某些實施例中可包括二氧化矽，實質上由二氧化矽組成，或由二氧化矽組成。該閘極電介質可係同質的，如圖所顯示，或可包括多種不同材料。
可環繞導線24至39提供導電閘極材料48。在所顯示之實施例中，閘極材料48形成主要沿一垂直方向(亦即，主要沿軸7)延伸之一閘極結構50。顯示閘極材料48接觸導線24至39中之每一者之兩個相對側上之閘極電介質46。在其他實施例中，閘極電介質46可完全環繞該等個別導線，且閘極材料48亦可完全環繞該等個別導線。
雖然顯示該閘極結構包括一單種同質材料48，但在其他實施例中，該閘極結構可包括兩種或更多種不同材料。閘極結構50之各種材料可包括任一適合的成份或成份之組合。在某些實施例中，此等材料可包括各種金屬(例如，鈦、鎢、鈷、鎳等等)、含金屬成份(例如，金屬氮化物、金屬矽化物等等)及經導電摻雜之半導體材料(例如，經導電摻雜之矽、經導電摻雜之鍺等等)中之一者或多者。
導線24至39可視為具有位於第一端40與第二端42之間的中間區44(圖2，且僅針對導線24標記)。在圖1中未標記該等中間區，此乃因此等區被閘極結構50擋住。
記憶體胞結構52(圖1)係形成於導線24至39之端部處。另一選擇為，該等記憶體結構可稱為資料儲存結構，且可係適於將資料儲存於一記憶體胞中之任何結構。雖然顯示該等閘極結構係同質的，但在某些實施例中，該等閘極結構可包括多種不同材料。
在某些實施例中，記憶體胞結構52可對應於單次可程式化結構、電阻RAM(亦即，在切換時改變電阻之記憶體；包含相變記憶體、氧化物RAM等等)、多次可程式化裝置等等。在某些實施例中，該等記憶體胞結構可係抗熔絲結構，諸如例如，美國專利第7,210,224號(將Jigish D. Trivedi列為發明人，且將Micron Technology,Inc.列為受讓人)中所闡述類型之結構。在某些實施例中，該等記憶體胞結構可對應於MRAM結構，諸如例如，美國專利第7,214,547號(將Joel A. Drewes列為發明人，且將Micron Technology,Inc.列為受讓人)中所闡述類型之結構。在某些實施例中，記憶體胞結構可係相變記憶體結構，諸如例如，美國專利第7,332,735號及第7,511,984號(分別將Kristy A. Campbell及Jun Liu列為發明人，且將Micron Technology,Inc.列為受讓人)中所闡述類型之結構。
若記憶體胞結構52對應於抗熔絲結構，則其等可含有位於一對電極之間的一薄電介質材料層。在操作中，可通過足夠電壓以擊穿電介質且藉此導致該等電極彼此電接觸。可藉由該結構是一已熔斷抗熔絲還是未熔斷之一抗熔絲指定一記憶體胞結構之一程式化狀態。顯示記憶體胞結構52係同質的，且在某些實施例中，可對應於抗熔絲結構之薄電介質。在其他實施例中，該等記憶體胞結構可不係同質的，但可替代地包括其間具有一薄電介質材料層之一對導電電極。
若記憶體胞結構52對應於MRAM結構，則該等記憶體胞結構可包括一對磁性材料，及位於該等磁性材料之間的一非磁性材料。在操作中，可相對於該等磁性材料中之一者中之一磁矩之定向比較該等磁性材料中之另一者中之一磁矩之定向以確定該記憶體胞結構之一程式化狀態。
若記憶體胞結構52對應於相變記憶體結構，則該等記憶體胞結構可包括相變材料，諸如例如，各種硫屬化合物。
複數個胞串被組態為垂直延伸電互連件(具體而言，垂直延伸杆)54、56、58及60(圖1)，其等沿該等導線之行延伸(例如，杆54沿包括導線24、28、32及36之一行延伸)且透過記憶體胞結構52電連接至該等導線。杆54、56、58及60可包括任一適合的導電材料或材料之組合，且可(例如)包括各種金屬(例如，鈦、鎢、鈷、鎳等等)、含金屬成份(例如，金屬氮化物、金屬矽化物等等)及經導電摻雜之半導體材料(例如，經導電摻雜之矽、經導電摻雜之鍺等等)中之一者或多者。杆54、56、58及60以虛線圖顯示於圖1中以使得其他結構透過該等杆可見。
顯示層列12、14、16及18分別電連接至電路61至64；顯示閘極結構50電連接至電路65；且顯示垂直杆54、56、58及60分別電連接至電路66至69。電路之大部分係藉助方框圖解說明，且應理解，該電路可係任一適合的電路。該電路可接近構造10之各種結構提供於任何適合的位置中。舉例而言，該電路中之至少某些部分可位於該構造下方，該電路中之至少某些部分可橫向毗鄰該構造，及/或該電路中之至少某些部分可位於該構造上方。該電路對應於用於自構造10之記憶體陣列讀取及/或寫入之邏輯及佈線。
針對電路69顯示一實例性電路。此實例性電路包含具有一閘極72以及源極/汲極區74及76之一電晶體70。該閘極係電連接至一列線78，該等源極/汲極區中之一者係電連接至杆60，且該等源極/汲極區中之另一者係連接至一位元線80。
導線24至39可經摻雜以使得此等導線結合閘極結構50形成複數個電晶體裝置。具體而言，該等導線之中間區44可經摻雜以對應於該等電晶體裝置之通道區，且該等導線之端部40及42可經摻雜以對應於該等電晶體裝置之源極/汲極區。在操作中，通過閘極結構50之電流可用於透過該等導線之中間部分中之通道區將該等導線之端部處之源極/汲極區彼此閘控耦合。可利用各種電路61至69來在電流通過閘極結構50時唯一地定址個別記憶體胞結構52。舉例而言，電路61在導線24之端部處電連接至一記憶體胞結構52，且電路66透過垂直杆54電連接至相同記憶體胞結構。因此，可共同利用電路61及66來程式化此記憶體胞結構及/或讀取此記憶體胞結構之經程式化狀態。若該記憶體胞結構係一抗熔絲裝置，則該程式化可包括在電路61與電路66之間提供一足夠電壓差以熔斷該抗熔絲；且隨後讀取可包括探知流過該記憶體結構之電流是對應於一已熔斷抗熔絲裝置還是對應於一未熔斷抗熔絲裝置。
雖然顯示構造10具有位於垂直隔開之層列12、14、16及18之間、位於毗鄰導線之間及位於毗鄰垂直杆54、56、58及60之間的間隙；但可在此等間隙中提供任何適合的電介質材料以將該各種電組件彼此電隔離。
構造10可形成為由一半導體基板支撐之積體電路，且可利用任一適合的製造製程形成。參考圖3至圖30闡述實例性製程。
參考圖3，一半導體構造100分別包括交替第一材料102及第二材料104層。該等材料係由一基板101支撐。
基板101可包括(例如)輕摻雜有背景p型摻雜劑之單晶矽，實質上由(例如)輕摻雜有背景p型摻雜劑之單晶矽組成，或由輕摻雜有背景p型摻雜劑之單晶矽組成，且可稱為一半導體基板。術語「半導體基板」意指包括半導體材料之任一結構，包含(但不限於)體半導體材料，諸如一半導體晶圓(單獨或在其上包括其他材料之總成中)及半導體材料層(單獨或在包括其他材料之總成中)。術語「基板」意指任一支撐結構，包含(但不限於)半導體基板。
將第二材料104最終圖案化成類似於圖1之導線24至39之導線。因此，第二材料104包括半導體材料，且在某些實施例中可包括矽與鍺中之一者或兩者，實質上由矽與鍺中之一者或兩者組成，或由矽與鍺中之一者或兩者組成。
在某些實施例中，第一材料102可相對於第二材料104選擇性地移除。在此等實施例中，材料102及104兩者皆可對應於半導體材料，但可在成份及/或摻雜上彼此不同。舉例而言，材料102及104中之一者可包括矽而非鍺；而另一者包括鍺而非矽。作為另一實例，材料102及104中之一者可由矽組成，而另一者包括矽與鍺之一組合，實質上由矽與鍺之一組合組成，或由矽與鍺之一組合組成。作為另一實例，材料102與104兩者可對應於經摻雜之矽，但該等材料中之一者可經p型摻雜且另一者可經n型摻雜。
在所顯示實施例中，障壁材料106係提供於材料102與104之間。在其中材料102與104之間的一差別係摻雜劑類型及/或濃度之實施例中，該障壁材料可用於防止摻雜劑在層102與104之間散佈。在其他實施例中，可省去該障壁材料。材料106可包括任一適合的成份，且在某些實施例中，可係一電絕緣材料。舉例而言，材料106可包括二氧化矽，實質上由二氧化矽組成，或由二氧化矽組成。
在某些實施例中，第一材料102係一電絕緣材料。舉例而言，該第一材料可包括二氧化矽，實質上由二氧化矽組成，或由二氧化矽組成。在此等實施例中可省去障壁材料106，以使得材料102及104彼此直接堆疊。在其中材料102係一電絕緣材料之實施例中，材料102可視為以電絕緣薄板之形式提供於材料104之垂直堆疊之板之間。
交替材料102及104可藉助任一適合的處理形成於基板101上方。舉例而言，該等交替材料可藉由外延生長自基板101之一表面上方形成；及/或可利用化學氣相沈積(CVD)及/或原子層沈積(ALD)沈積於基板101之表面上方。在其中提供障壁材料106之實施例中，此障壁材料可利用任一適合的處理形成；包含(例如)CVD及ALD中之一者或兩者。
在所顯示之實施例中，材料102及104形成於延伸至基板101中之一溝槽內。在其他實施例中，材料102及104可跨越基板101之一非溝槽化上表面形成，而非形成於一溝槽內。
雖然顯示基板101係同質的，但在某些實施例中，可具有在形成交替材料102及104之前跨越基板101或在基板101內形成之電路。舉例而言，圖1之電路61至69中之某些可在形成交替材料102及104之前提供於基板101上方或基板101內。
參考圖4，相對於材料104選擇性地移除材料102及106(圖3)以留下材料104之垂直隔開之板108之一堆疊。該等板係藉由間隙103彼此隔開。
材料102及106可藉由形成延伸穿過材料102、104及106之開口(未顯示)且然後在此等開口內提供蝕刻劑移除；其中該蝕刻劑係相對於材料104針對材料102及106選擇。雖然顯示已移除材料106，但在其他實施例中，可僅移除材料102；且因此材料104及106在圖4之處理階段可保留。
材料102相對於材料104之選擇性移除可包括任一適合的處理。在某些實施例中，材料102包括鍺且材料104由矽組成；且材料102之移除利用氫氟酸、硝酸、乙酸、過氧化氫、氫氧化銨、臭氧及氯化氫中之一者或多者。在某些實施例中，材料102包括經p型摻雜之矽，且材料104包括經n型摻雜之矽，且材料102之選擇性移除利用氫氧化四甲銨。
所顯示之實施例具有四個垂直隔開之板108。可選擇垂直隔開之板之數目以沿圖1中所顯示類型之一記憶體陣列之一行達成一所期望數目個導線，且因此可係大於4之一數目。
在溝槽內形成交替材料之一優點係該溝槽之側壁可幫助支撐垂直隔開之板108。在所顯示之實施例中，垂直隔開之板108僅由該溝槽之該等板已形成於其中之側壁支撐。在其他實施例中，可在該等板之間提供間隔層(未顯示)以支撐該等板。
圖5顯示對應於與基板101隔離之垂直隔開之板108之圖4之一部分之三維視圖。圖5之三維視圖利用上文參考圖1所論述之相同坐標系統，且因此坐標軸3、5及7顯示於圖5之左上角中。將顯示剩餘的圖6至圖30與基板101隔離以便簡化該等圖式，但應理解，圖6至圖30中所顯示之各種結構將由半導體基板101支撐。
在其中材料102(圖3)包括一電絕緣材料之實施例中，可省去圖4之處理，以使得該絕緣材料在隨後處理步驟保留於該等垂直板之間。因此，在某些實施例中，圖5之結構將在如在該圖中顯示為間隙103之區內包括絕緣材料102之薄板。
參考圖6，一經圖案化遮罩110形成於垂直堆疊之板108上方。遮罩110包括藉由間隙114彼此隔開之複數個特徵112。特徵112可自任一適合的材料形成；包含(例如)一硬遮罩材料(例如，金屬氮化物、氮化矽等等)。若特徵112包括一硬遮罩材料，則此材料可藉由最初跨越頂板108之上表面形成一均勻該材料層、然後在該硬遮罩材料上方形成經微影圖案化之光阻劑、將一圖案自該光阻劑傳送至該硬遮罩材料中、且隨後移除該光阻劑以留下所顯示之構造來形成為所顯示之圖案。在其他實施例中，該光阻劑可在圖6之處理階段保留於該硬遮罩材料上方。
參考圖7，間隙114藉助一適合的蝕刻(諸如例如，一反應性離子蝕刻)延伸穿過板108(圖6)。此將該等板細分成複數個平面片116。在細分該等板之前，可於各種位置處將間隔層、晶格或其他支撐結構(未顯示)提供於該等板之間及該等板下方以支撐該各種平面片。
在其中未移除圖3之材料102之實施例中(亦即，在上文參照圖3至圖5所闡述之實施例中，其中材料102之絕緣材料薄板保留於顯示為間隙103之位置中)，圖7之蝕刻進行穿過包括交替材料102及104之一堆疊。此蝕刻可視為將板108(圖6)細分成平面片116，且視為將絕緣材料102(圖3)細分成位於該等平面薄板之間的絕緣間隔層(該等絕緣間隔層將位於圖7中之間隙103之位置中)。
參考圖8，移除遮罩110(圖7)，且用一新遮罩118替換。遮罩118包括藉由間隙122彼此隔開之複數個特徵120。間隙122比已由先前遮罩110(圖6)界定之間隙114(圖6)寬。遮罩118可係由任一適合的材料或材料之組合形成；包含(例如)一硬遮罩材料與光阻劑中之一者或兩者。
在提供遮罩118後，穿過間隙122植入摻雜劑以沿平面片116之半導體材料104之側壁形成植入區124。在某些實施例中，該摻雜劑可係n型。在此等實施例中，植入區124可包括一「n」摻雜劑級或一「n+」摻雜劑級，且在任一情況下將係經導電摻雜之區。
在形成植入區124後，可移除遮罩118以留下圖9中所顯示之構造。
參考圖10，絕緣材料126係形成於平面片106之間。絕緣材料126可包括任一適合的成份，且在某些實施例中可包括二氧化矽，實質上由二氧化矽組成，或由二氧化矽組成。絕緣材料126可藉助任一適合的處理形成，包含(例如)CVD與ALD中之一者或兩者。在其中材料102(圖3)係絕緣材料(諸如，二氧化矽)、且其中省去圖4之處理以使得材料102在圖8之處理階段保留於平面片116之間(替代間隙103)之實施例中，該等平面片之間的絕緣材料可係材料102而非材料126。
絕緣材料126在平面片116之間形成間隔層128，且亦在最上平面片116上方形成一間隔層128。沿最低平面片116之底部亦可具有絕緣材料，但此並未顯示於圖10中。所顯示之構造包括交替材料104及126之堆疊；或另一選擇為視為包括交替平面片116及間隔層128之堆疊。
間隙114在形成絕緣材料126之後保留於平面片116之間。若該絕緣材料之形成填充或部分填充此等間隙，則可進行額外遮掩及蝕刻以重新建立該等間隙且形成圖10之構造。
在形成絕緣材料126後，構造100經受矽化條件以沿經摻雜區124之外邊緣形成矽化物130。矽化物130沿半導體材料104之側壁邊緣形成導電層列131，其中此等層列係類似於圖1中闡述為層列12、14、16及18之彼等層列。層列131係線性的，且主要沿圖中所顯示之三維坐標系統之水平軸5延伸。
矽化物130可包括任一適合的成份，且可(例如)包括矽化鈷、矽化鎳、矽化鈦等等中之一者或多者，實質上由矽化鈷、矽化鎳、矽化鈦等等中之一者或多者組成，或由矽化鈷、矽化鎳、矽化鈦等等中之一者或多者組成。
矽化反應係可用於沿平面片116之側壁邊緣形成導電滑道之諸多方法中之一種。另一實例性方法係使此等側壁邊緣橫向凹入以在下伏間隔層128上方形成間隙，且然後用一種或多種導電材料(例如，各種金屬、含金屬成份及經導電摻雜之半導體材料中之一者或多者)填充此等間隙。
參考圖11，一經圖案化遮罩132(以虛線顯示)形成於材料104/126之堆疊上方，且用於圖案化間隙114內之一填料以使得該等間隙變得填充有絕緣材料134。絕緣材料134可具有任一適合的成份，且在某些實施例中，可包括二氧化矽、實質上由二氧化矽組成，或由二氧化矽組成。該絕緣材料可沈積於間隙114內及遮罩132上方，且然後可使用化學-機械拋光(CMP)或其他適合的處理來自該遮罩上方移除該絕緣材料。在隨後處理中，可移除該遮罩以留下圖12之構造。此構造具有在材料104/126之堆疊之最上表面上方延伸之材料134之軌135。
參考圖13，遮罩材料136形成於經堆疊材料104/126上方且圖案化成一遮罩。該經圖案化遮罩具有沿軌135延伸之段138，且具有正交於段138延伸之段140。在某些實施例中，段138及140可相對於彼此連續形成。
遮罩材料136可係一硬遮罩材料(例如，金屬氮化物、氮化矽等等)。材料136可藉由最初跨越經堆疊材料104/126形成一均勻硬遮罩材料層、然後在該硬遮罩材料上方形成經微影圖案化之光阻劑、將一圖案自該光阻劑傳送至該硬遮罩材料中、且隨後移除該光阻劑以留下所顯示之構造來以所顯示之圖案形成。在其他實施例中，該光阻劑可在圖13之處理階段保留於該硬遮罩上方。
參考圖14，經圖案化材料136在至經堆疊材料104/126中之一蝕刻期間用作一遮罩。此蝕刻可係任一適合的蝕刻，諸如例如，一反應性離子蝕刻。
穿過平面片116(圖13)之材料104之蝕刻形成半導體材料104之線142，其中此等線正交於層列131延伸；且具體而言沿圖中所顯示之三維坐標系統之軸3延伸。最終將圖案化線142以形成類似於圖1中闡述為導線24至39之彼等導線之導線。
參考圖15，移除遮罩材料136(圖14)，且用一絕緣材料144覆蓋剩餘結構。此絕緣材料可(例如)包括二氧化矽、實質上由二氧化矽組成，或由二氧化矽組成。在某些實施例中，在形成絕緣材料144之前可不移除遮罩材料136中之至少某些。舉例而言，在某些實施例中，該遮罩材料之沿軌134(圖14)之段138(圖14)在圖15之處理階段可保留。
圖16與圖15之絕緣組件隔離地顯示各種導電及半導電組件在圖15之處理階段之配置以幫助讀者看見在圖15之圖示中被擋住之各種結構之佈局。
參見圖17，遮罩材料146(以虛線圖顯示)形成於絕緣材料144上方。將該遮罩材料圖案化成複數個特徵148，該等特徵藉由間隙150彼此隔開。遮罩材料146可包括任一適合的成份；包含(例如)一硬遮罩成份。
參見圖18，間隙150藉助一次或多次適合的蝕刻延伸穿過絕緣材料144，且然後移除遮罩材料146(圖17)。
參見圖19及圖20，閘極電介質46(圖20)及閘極材料48形成於間隙150(圖18)內及經堆疊材料104/126上方。然後，該閘極材料可經受平坦化(例如，CMP)以形成跨越材料48、134及144延伸之所顯示之經平坦化表面151。閘極電介質46及閘極材料48可相同於上文參考圖1及圖2所論述之閘極電介質及閘極材料。雖然顯示該閘極電介質係同質的，但在其他實施例(未顯示)中，該閘極電介質可包括兩種或更多種不同材料。此外，雖然僅顯示一種閘極材料，但在其他實施例(未顯示)中，可利用多種閘極材料。
圖20顯示自交替材料104及126形成之線(此等線相對於圖20之剖視圖延伸進出頁面)形成垂直延伸堆疊(其中一對此等堆疊係顯示於圖20中，且標記為堆疊145及147)。每一堆疊具有一對相對側壁(堆疊145之相對側壁標記為141及143)。閘極電介質46沿此等側壁之絕緣材料126及半導體材料104且直接抵靠在此等側壁之絕緣材料126及半導體材料104上延伸；且閘極材料48沿該等側壁延伸，並藉由該閘極電介質與該等側壁隔開。
參考圖21及圖22，經圖案化遮罩材料152形成於經平坦化表面151上方。該平坦化遮罩材料具有延伸穿過其之開口154至159。該經圖案化遮罩材料可包括一硬遮罩成份，且可利用類似於上文參考圖6針對圖案化遮罩110之材料所論述之處理的處理圖案化。在蝕刻穿過材料104、126及144期間利用該經圖案化遮罩材料。此等蝕刻使開口154至159延伸穿過材料104、126及144，如圖22中所顯示。
一旦開口154至159穿透半導體材料104之各種線，該等線便被分成段；其中每一段對應於一導線160。導線160類似於上文參考圖1及圖2所論述之導線24至39。導線160中之每一者具有接合至包括矽化物130之層列之一第一端，及與該第一端成相對關係之一第二端。該等導線之該等第二端係沿開口154至159。導線160之該等第一端中之某些在圖22之剖視圖中標記為161，且導線160之該等第二端中之某些在圖22中標記為163。導線160亦具有位於該等第一與第二端之間的中間區，其中此等中間區延伸穿過閘極電介質46及閘極材料48；類似於上文參考圖1及圖2所提供之闡述。該等中間區中之某些在圖22中標記為165。
類似於上文參考圖1及圖2所論述之導線24至39，導線160可具有摻雜為電晶體裝置之通道區之中間區165(例如，藉助一臨限電壓摻雜劑提供)，且可具有重摻雜為源極/汲極區之端部161及163。在某些實施例中，該等中間區之摻雜可在圖3之堆疊中之半導體材料之最初形成期間發生，且端部161之摻雜可藉助圖8之處理階段之重摻雜發生。在此等實施例中，端部163之摻雜可藉由將摻雜劑植入至開口154至159中以摻雜導線160毗鄰此等開口之部分在圖22之處理階段發生。另一選擇為，導線160之端部163之摻雜可在其他處理階段發生，諸如例如，藉由摻雜劑自毗鄰於端部163連續形成之結構之向外擴散。
參考圖23及圖24，記憶體胞材料170係形成於開口154至159內，且沿導線160之第二端部163。該記憶體胞材料可係適於形成記憶體胞結構之任一成份。舉例而言，若該等記憶體胞結構係抗熔絲，則記憶體胞材料170可係將形成於對應於一導線160之一端部163之一第一電極與將提供於該電介質之與該第一電極之一相對側上之一第二電極之間的電介質。
雖然顯示一種記憶體胞材料，但在某些應用中，該等開口內可形成有多種記憶體胞材料。舉例而言，該等記憶體胞材料可對應於含有夾在一對導電材料之間的一薄電介質材料層之一堆疊，以使得該整個堆疊作為抗熔絲結構提供於導線160之端部163上。
在某些實施例中，記憶體胞材料170可包括相變材料，且可適於形成PCRAM型記憶體結構。
在某些實施例中，可提供記憶體胞材料以包括夾在一對磁性層之間的一非磁性層，且該等記憶體胞材料可適於形成MRAM型記憶體結構。
記憶體胞材料170在開口154至159內形成一均勻襯裏。此可藉助任一適合的方法論完成，包含(例如)ALD、CVD及物理氣相沈積(PVD)中之一者或多者。
雖然顯示記憶體胞材料170沿開口154至159之側壁形成一均勻襯裏，但在其他實施例中，該記憶體胞材料可僅沿導線160之曝露端部163選擇性地形成。該記憶體胞材料之此選擇性放置可利用任一適合的方法論，包含(例如)選擇性ALD、無電電鍍及/或電解電鍍。
參考圖25及26，開口154至159(圖23及圖24)填充有導電材料180。導電材料180可包括任一適合的成份，且在某些實施例中，可包括各種金屬(例如，鈦、鎢、鈷、鎳等等)、含金屬成份(例如，金屬氮化物、金屬矽化物等等)及經導電摻雜之半導體材料(例如，經導電摻雜之矽、經導電摻雜之鍺等等)中之一者或多者。雖然顯示一單種同質材料180填充該等開口，但在其他實施例(未顯示)中，該等開口可填充有多種材料。用於填充該等開口之一種或多種材料可由任一適合的方法形成，包含(例如)CVD、ALD及PVD中之一者或多者。
參考圖27及28，將材料152、170及180(圖25及圖26)回蝕至約表面151之位準。此回蝕可藉助CMP完成。記憶體胞材料170形成沿導線160之端部垂直延伸之複數個管；且導電材料180在此等管內形成導電核心。材料170形成類似於上文參考圖1及圖2所論述之記憶體胞結構52之記憶體胞結構，且自導電材料180形成之核心係類似於上文參考圖1及圖2所論述之杆54、56、58及60之垂直互連件。
圖29與圖27及圖28之絕緣組件中之某些隔離地顯示各種主要組件在圖27及圖28之處理階段之配置以幫助讀者看見在圖27之圖示中被擋住之各種結構之佈局。圖29中所圖解說明之特徵中之某些以虛線圖顯示以使得可看見其後之其他特徵。並不利用該虛線圖來指示各種特徵之重要性或其不足，或指示某些特徵係可選的。僅標記圖29之各種重複結構中之某些以便簡化該圖式。
圖29之實施例類似於圖1之實施例。圖29之導線160類似於導線24至39(圖1)，且如同導線24至39，形成含有列與行之二維陣列。材料130之導電線形成類似於圖1之層列12、14、16及18之層列，且如同層列12、14、16及18，圖29之層列互連導線之行。圖29之導電材料180形成類似於圖1之杆54、56、58及60之垂直延伸電互連件或胞串(具體而言，圓柱形棒)，且如同此等杆，圖29之該等垂直延伸電互連件係沿該等導線陣列之行。圖29之記憶體胞材料170形成類似於圖1之結構52之記憶體胞結構。然而，在圖1之實施例中，記憶體胞結構52係由僅位於該等導線之端部處之材料形成，而在圖29之實施例中，記憶體胞材料170延伸材料180之垂直互連件之全長。圖29之實施例之製造可更具成本效率，且可適於其中將不具有穿過記憶體胞材料170之串擾之應用中。在其他應用中，諸如當毗鄰記憶體胞之間可具有串擾時，若該記憶體胞材料在該等毗鄰記憶體胞之間係連續的，則圖1之實施例可更恰當。
圖29顯示在某些實施例中，對應於該等垂直延伸電互連件(亦即，由材料180形成之棒)之胞串可由位於該等胞串之相對側上之記憶體胞共享。此可使得能夠達成高整合程度。
在圖29中未顯示類似於圖1之電路61至70之電路，但此電路將存在。此電路之各種組件可相對於圖29之構造位於任一所期望位置中；且因此可位於圖29之構造下方、上方或橫向毗鄰圖29之構造。
如先前所論述，可提供一種或多種記憶體胞材料以形成適於儲存資料之各種類型之記憶體胞結構。在某些應用中，記憶體胞材料170可對應於用於在導線160與由材料180形成之棒之間形成抗熔絲之一薄電介質材料層。資料可藉由熔斷一抗熔絲(以擊穿該電介質且形成一導電觸點)或不熔斷一抗熔絲來儲存。圖30顯示其中記憶體胞材料170由用於抗熔絲之薄電介質材料組成之一應用中圖28之構造100。在已進行程式化以形成已熔斷抗熔絲之某些區200、同時留下其中抗熔絲未熔斷之其他區202後，顯示該構造。該等已熔斷抗熔絲可對應於一種類型之資料位元，而該等未熔斷抗熔絲對應於一不同類型之資料位元；且因此已熔斷及未熔斷抗熔絲之配置可儲存資訊。稍後可藉由使用穿過構造100之各種閘極、層列及垂直行之不同電流組合來唯一地定址該構造之各種記憶體胞來存取此資訊。
上文所論述之實施例可用於電子系統(諸如例如，電腦、汽車、飛機、鐘錶、蜂巢式電話等等)中。
圖31圖解說明一電腦系統400之一實施例。電腦系統400包含一監視器401或其他通信輸出裝置、一鍵盤402或其他通信輸入裝置，及一母板404。母板404可攜載一微處理器406或其他資料處理單元及至少一個記憶體裝置408。記憶體裝置408可包括一記憶體胞陣列，且此陣列可與定址電路耦合以用於存取該陣列中之個別記憶體胞。此外，該記憶體胞陣列可耦合至一讀取電路以自該等記憶體胞讀取資料。可利用該定址電路及讀取電路來在記憶體裝置408與處理器406之間傳送資訊。此圖解說明於圖32中所顯示之母板404之方塊圖中。在此方塊圖中，該定址電路被圖解說明為410且該讀取電路被圖解說明為412。
處理器裝置406可對應於一處理器模組，且與該模組一起利用之相關聯記憶體可包括參考圖1至圖30所闡述類型之各種結構。
記憶體裝置408可對應於一記憶體模組，且可包括參考圖1至圖30所闡述類型之各種結構。
圖33圖解說明一電子系統700之一高級組織之一簡化方塊圖。系統700可對應於(例如)一電腦系統、一製程控制系統或採用一處理器及相關聯記憶體之任一其他系統。電子系統700具有功能性元件，包含一處理器702、一控制單元704、一記憶體裝置單元706及一輸入/輸出(I/O)裝置708(應理解，在各種實施例中，該系統可具有複數個處理器、控制單元、記憶體裝置單元及/或I/O裝置)。一般而言，電子系統700將具有指定欲由處理器702對資料執行之操作以及處理器702、記憶體裝置單元706及I/O裝置708之間的其他互動之一本地指令集。控制單元704藉由連續循環通過導致自記憶體裝置706提取指令並執行該指令之一組操作來協調處理器702、記憶體裝置706及I/O裝置708之所有操作。記憶體裝置706可包含參考圖1至圖30所闡述類型之各種結構。
圖34係一電子系統800之一簡化方塊圖。系統800包含具有一記憶體胞陣列804、位址解碼器806、列存取電路808、行存取電路810、用於控制操作之讀取/寫入控制電路812及輸入/輸出電路814之一記憶體裝置802。記憶體裝置802進一步包含電力電路816及感測器820，諸如用於確定一記憶體胞是處於一低臨限導電狀態還是處於一高臨限非導電狀態之電流感測器。所圖解說明之電力電路816包含電源電路880、用於提供一參考電壓之電路882、用於給一第一互連線(例如，一字線)提供脈衝之電路884、用於給一第二互連線(例如，另一字線)提供脈衝之電路886及用於給一第三互連線(例如，一位元線)提供脈衝之電路888。系統800亦包含一處理器822或用於記憶體存取之記憶體控制器。
記憶體裝置802經由佈線或金屬化線自處理器822接收控制信號。記憶體裝置802用於存儲經由I/O線存取之資料。處理器822或記憶體裝置802中之至少一者可包含參考圖1至30所闡述類型之各種結構。
該各種電子系統可製造於單封裝處理單元中，或甚至製造於一單個半導體晶片上，以便減小處理器與記憶體裝置之間的通信時間。
該等電子系統可用於記憶體模組、裝置驅動器、電力模組、通信數據機、處理器模組及專用模組中，且可包含多層、多晶片模組。
該等電子系統可係一寬廣範圍之系統中之任一者，諸如，鐘錶、電視機、蜂巢式電話、個人電腦、汽車、工業控制系統、飛機等等。
3．．．對應於一「X」軸之一第一水平軸
5．．．對應於一「Y」軸之一第二水平軸
7．．．對應於一「Z」軸之一垂直軸
10．．．構造
12．．．水平延伸層列/導電層列
14．．．水平延伸層列/導電層列
16．．．水平延伸層列/導電層列
18．．．水平延伸層列/導電層列
20．．．導線
22．．．導線
24．．．導線
25．．．導線
26．．．導線
27．．．導線
28．．．導線
29．．．導線
30．．．導線
31．．．導線
32．．．導線
33．．．導線
34．．．導線
35．．．導線
36．．．導線
37．．．導線
38．．．導線
39．．．導線
40．．．第一端
42．．．第二端
46．．．閘極電介質
48．．．導電閘極材料
50．．．閘極結構
52．．．記憶體胞結構
54．．．電互連件
56．．．電互連件
58．．．電互連件
60．．．電互連件
61．．．電路
62．．．電路
63．．．電路
64．．．電路
65．．．電路
66．．．電路
67．．．電路
68．．．電路
69．．．電路
70．．．電晶體
72．．．閘極
74．．．源極/汲極區
76．．．源極/汲極區
78．．．列線
80．．．位元線
100．．．半導體構造
101．．．基板
102．．．第一材料
103．．．間隙
104．．．第二材料
106．．．障壁材料
108．．．垂直隔開之板
110．．．遮罩
112．．．特徵
114．．．間隙
116．．．平面片
118．．．遮罩
120．．．特徵
122．．．間隙
124．．．植入區
126．．．絕緣材料
128．．．間隔層
130．．．矽化物
131．．．導電層列
132．．．遮罩
134．．．絕緣材料
135．．．軌
136．．．遮罩材料
138．．．段
140．．．段
141．．．側壁
142．．．線
143．．．側壁
144．．．絕緣材料
145．．．堆疊
146．．．遮罩材料
147．．．堆疊
148．．．特徵
150．．．間隙
151．．．經平坦化表面
152．．．遮罩材料
154．．．開口
155．．．開口
156．．．開口
157．．．開口
158．．．開口
159．．．開口
160．．．導線
161．．．第一端
163．．．第二端
165．．．中間區
170．．．記憶體胞材料
180．．．導電材料
200．．．區
202．．．區
400．．．電腦系統
401．．．監視器
402．．．鍵盤
404．．．母板
406．．．微處理器
408．．．記憶體裝置
410．．．定址電路
412．．．讀取電路
700．．．電子系統
702．．．處理器
704．．．控制單元
706．．．記憶體裝置
708．．．I/O裝置
800．．．電子系統
802．．．記憶體裝置
804．．．記憶體胞陣列
806．．．位址解碼器
808．．．列存取電路
810．．．行存取電路
812．．．讀取/寫入控制電路
814．．．輸入/輸出電路
816．．．電力電路
820．．．感測器
822．．．處理器
880．．．電源電路
882．．．電路
884．．．電路
886．．．電路
888．．．電路
圖1及圖2分別係一整合的記憶體陣列之一實例性實施例之一圖解三維視圖及一圖解剖面側視圖；
圖3係在形成一記憶體陣列之一實例性實施例方法之一處理階段所顯示之一構造之一圖解剖面側視圖；
圖4係在繼圖3之處理階段之後之一處理階段所顯示之圖3之構造之一圖解剖面側視圖；
圖5係在圖4之處理階段所顯示之圖4之構造之一部分(具體而言，圖4中標記為「5」之部分)之一圖解三維視圖；
圖6至圖15係在形成一記憶體陣列之一實例性實施例方法之連續處理階段所顯示之圖5之部分之圖解三維視圖，其中圖6之處理階段在圖5之處理階段之後；
圖16係在圖15之圖解說明中被擋住之圖15之結構中之數種結構之一圖解三維視圖；
圖17至圖19係在形成一記憶體陣列之一實例性實施例方法之連續處理階段所顯示之圖5之部分之圖解三維視圖，其中圖17之處理階段在圖15之處理階段之後；
圖20係沿圖19之線20-20之一圖解剖面側視圖；
圖21係在繼圖19之處理階段之後之一處理階段所顯示之圖5之部分之一圖解三維視圖；
圖22係沿圖21之線22-22之一圖解剖面側視圖；
圖23係在繼圖21之處理階段之後之一處理階段所顯示之圖5之部分之一圖解三維視圖；
圖24係沿圖23之線24-24之一圖解剖面側視圖；
圖25係在繼圖23之處理階段之後之一處理階段所顯示之圖5之部分之一圖解三維視圖；
圖26係沿圖25之線26-26之一圖解剖面側視圖；
圖27係在繼圖25之處理階段之後之一處理階段所顯示之圖5之部分之一圖解三維視圖；
圖28係沿圖27之線28-28之一圖解剖面側視圖；
圖29係在圖27之處理階段形成之整合的記憶體陣列之各種導電結構之一圖解三維視圖；
圖30係根據用於程式化一記憶體胞陣列內之記憶體胞之一實例性實施例方法在繼圖28之處理階段之後之一處理階段所顯示之圖28之構造之一圖解剖面側視圖；
圖31係一電腦實施例之一圖解視圖；
圖32係顯示圖31電腦實施例之母板之特定特徵之一方塊圖；
圖33係一電子系統實施例之一高級方塊圖；及
圖34係一記憶體裝置實施例之一簡化方塊圖。
3．．．對應於一「X」軸之一第一水平軸
5．．．對應於一「Y」軸之一第二水平軸
7．．．對應於一「Z」軸之一垂直軸
10．．．構造
12．．．水平延伸層列/導電層列
14．．．水平延伸層列/導電層列
16．．．水平延伸層列/導電層列
18．．．水平延伸層列/導電層列
20．．．導線
22．．．導線
24．．．導線
25．．．導線
26．．．導線
27．．．導線
28．．．導線
29．．．導線
30．．．導線
31．．．導線
32．．．導線
33．．．導線
34．．．導線
35．．．導線
36．．．導線
37．．．導線
38．．．導線
39．．．導線
40．．．第一端
42．．．第二端
46．．．閘極電介質
48．．．導電閘極材料
50．．．閘極結構
52．．．記憶體胞結構
54．．．電互連件
56．．．電互連件
58．．．電互連件
60．．．電互連件
61．．．電路
62．．．電路
63．．．電路
64．．．電路
65．．．電路
66．．．電路
67．．．電路
68．．．電路
69．．．電路
70．．．電晶體
72．．．閘極
74．．．源極/汲極區
76．．．源極/汲極區
78．．．列線
80．．．位元線

Claims (29)

  1. 一種形成一記憶體陣列之方法，其包括：形成包括垂直隔開之半導體材料板之一堆疊；蝕刻穿過該等板以將該等板細分成平面片；沿該等平面片之側壁邊緣且與該等平面片之側壁邊緣電連接地形成水平延伸導電層列；將該等平面片圖案化成一導線陣列；該陣列包括垂直行及水平列；該等導電層列互連該陣列之個別列之導線；個別導線具有接合至該等導電層列之第一端，具有與該等第一端成相對關係之第二端，且具有位於該第一與第二端之間的中間區；沿該等導線之該等中間區形成至少一閘極材料；在該等導線之該等第二端處形成記憶體胞結構；及形成透過該等記憶體胞結構連接至該等導線之複數個垂直延伸電互連件；個別垂直延伸電互連件係沿該陣列之個別行。
  2. 如請求項1之方法，其中在該等板之間提供絕緣材料薄板；且其中在將該等板細分成該等平面片期間以及在將該等平面片圖案化成該導線陣列期間圖案化該等薄板之該絕緣材料。
  3. 如請求項1之方法，其中該堆疊之該形成包括：形成交替第一及第二半導體材料層，其中該第一半導體材料係可相對於該第二半導體材料選擇性地移除；及相對於該第二半導體材料選擇性地移除該第一半導體材料。
  4. 如請求項3之方法，其中該第一及第二半導體材料中之一者由矽組成，且其中該第一及第二半導體材料中之另一者由矽/鍺組成。
  5. 如請求項3之方法，其中該第一及第二半導體材料中之一者經n型摻雜，且其中該第一及第二半導體材料中之另一者經p型摻雜。
  6. 如請求項5之方法，其中在該等交替第一及第二半導體材料層之間提供電絕緣材料層。
  7. 如請求項6之方法，其中該等絕緣材料層由二氧化矽組成。
  8. 如請求項1之方法，其中該等導電層列之該形成包括：摻雜該等平面片之該等側壁邊緣之該半導體材料；及由該經摻雜半導體材料形成金屬矽化物滑道。
  9. 如請求項1之方法，其中該等導電層列之該形成包括：使該等平面片之該等側壁邊緣之該半導體材料凹入；及在該等凹入部內形成導電線。
  10. 一種形成一記憶體陣列之方法，其包括：形成包括垂直堆疊之半導體材料板之一構造；該等板係藉由間隙彼此垂直隔開；圖案化該等板以將該等板細分成具有側壁邊緣之複數個平面片；該等平面片係垂直堆疊；在該等間隙中提供絕緣材料間隔層；沿該等平面片之該等側壁邊緣形成導電層列；該等導電層列係彼此垂直隔開；蝕刻穿過該等平面片之該半導體材料、且穿過該等間隔層之該絕緣材料以形成正交於該等導電層列延伸之線；該等線中之某些係半導體材料線，且該等線中之另一些係絕緣材料線；沿該等半導體材料線形成閘極電介質；形成藉由該閘極電介質與該等半導體材料線隔開之一閘極材料；形成通過該等半導體材料線之開口以將每一半導體材料線分成一對段；每一段通過該閘極材料，具有接合至一導電層列之一第一端，且具有與該第一端成相對關係之一第二端；該等段係配置為包括垂直行及水平列之一陣列；該等導電層列沿該段陣列之該等列延伸；在該等段之該等第二端處形成記憶體胞結構；及形成透過該等記憶體胞結構連接至該等段之複數個垂直延伸電互連件；個別垂直延伸電互連件係沿該陣列之個別行。
  11. 如請求項10之方法，其中該等記憶體胞結構包含相變材料。
  12. 如請求項10之方法，其中該等記憶體胞結構包含磁性材料。
  13. 如請求項10之方法，其中該等記憶體胞結構係抗熔絲結構；且該方法進一步包括藉由熔斷該等抗熔絲中之某些來程式化該等記憶體胞結構中之某些。
  14. 如請求項10之方法，其中在於該等間隙中提供該絕緣材料之前細分該等半導體材料板。
  15. 如請求項10之方法，其中在細分該等半導體材料板之前在該等間隙中提供該絕緣材料。
  16. 如請求項10之方法，其中該半導體材料係一第二半導體材料，且其中該等垂直堆疊之板之該形成包括：形成交替第一半導體材料及該第二半導體材料層，其中該第一半導體材料係可相對於該第二半導體材料選擇性地移除；及相對於該第二半導體材料選擇性地移除該第一半導體材料。
  17. 如請求項16之方法，其中該第一及第二材料中之一者包括經p型摻雜之半導體材料，且其中該第一及第二半導體材料中之另一者包括經n型摻雜之半導體材料。
  18. 如請求項16之方法，其中該第一及第二材料中之一者包括矽且不包括鍺；且其中該第一及第二半導體材料中之另一者包括鍺且不包括矽。
  19. 如請求項16之方法，其中該第一及第二材料中之一者包括矽且不包括鍺；且其中該第一及第二半導體材料中之另一者包括矽及鍺兩者。
  20. 如請求項10之方法，其中：該等開口係穿過該等絕緣材料線以及穿過該等半導體材料線形成，且該等開口之該形成將該等絕緣材料線分成絕緣材料段；該等半導體材料段及絕緣材料段共同形成垂直延伸堆疊，其中此等垂直延伸堆疊具有一對相對側壁；該閘極電介質係沿該等垂直延伸堆疊之該等相對側壁直接抵靠在該等半導體材料段上；且該閘極材料係沿該等垂直延伸堆疊之該等相對側壁直接抵靠在該閘極電介質上形成。
  21. 一種整合的記憶體陣列，其包括：由一半導體基板支撐之複數個水平延伸導電線，該等線係彼此垂直隔開且主要沿一第一水平軸延伸；接合至該等線且自該等線向外延伸之複數個水平延伸半導體材料導線，該等導線主要沿正交於該第一軸之一第二水平軸延伸；該等導線具有毗鄰該等導電線之第一端，且具有與該等第一端成相對關係之第二端；該等導線係以二維陣列配置；該二維陣列之維度中之一者係沿該第一水平軸之列，且該二維陣列之維度中之另一者係沿正交於該第一及第二水平軸之一垂直軸之行；該等水平延伸導電線互連沿該陣列之該等列之導線；沿該等導線之外邊緣之閘極電介質；閘極材料沿每一個別導線之至少兩個側接觸該閘極電介質材料，該閘極材料係由主要沿垂直維度延伸之一閘極結構包括；位於該等導線之該等第二端處之記憶體胞結構；及透過該等記憶體胞結構連接至該等導線之複數個垂直延伸電互連件，該等垂直延伸電互連件係彼此水平隔開；個別垂直延伸電互連件沿該陣列之個別行延伸。
  22. 如請求項21之整合的記憶體陣列，其中該等記憶體胞結構包括相變材料。
  23. 如請求項21之整合的記憶體陣列，其中該等記憶體胞結構包括磁性材料。
  24. 如請求項21之整合的記憶體陣列，其中該等記憶體胞結構係抗熔絲結構。
  25. 如請求項21之整合的記憶體陣列，其中該閘極材料僅沿該等個別導線之兩個側接觸該閘極電介質。
  26. 如請求項21之整合的記憶體陣列，其中該等導線係沿正交於該第二水平軸之一剖面呈正方形。
  27. 如請求項21之整合的記憶體陣列，其中該等水平延伸導電線包括金屬。
  28. 如請求項21之整合的記憶體陣列，其中該等水平延伸導電線包括金屬矽化物。
  29. 如請求項21之整合的記憶體陣列，其中該等導線之該半導體材料包括毗鄰該閘極材料之通道植入物，且包括位於該第一及第二端處之源極/汲極植入物。
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