JP2018157114A - 記憶装置 - Google Patents

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Masumi Saito
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Abstract

【課題】安定した動作が可能な記憶装置を提供する。【解決手段】実施形態によれば、記憶装置は、第１、第２配線、第１、第２層を含む。第１配線は、第１方向に延び第１金属元素を含む第１領域と、第１方向に延び第１金属元素と窒素とを含む第２領域と、を含む。第２配線は、第２方向に延びる。第１領域と第２配線との間に第２領域が位置する。第１層は、第２領域と第２配線との間に設けられ、Ｈｆ、Ｚｒ、Ｎｉ、Ｔａ、Ｗ、Ｃｏ、Ａｌ、Ｆｅ、Ｍｎ、Ｃｒ、Ｖ、Ｔｉ及びＮｂ少なくとも１つを含む第１酸化物を含む。第２層は、第１層と第２配線との間に設けられ、シリコン及び第２酸化物の少なくともいずれかを含む。シリコンは、単結晶、多結晶または非晶質である。第２酸化物は、Ｈｆ、Ｚｒ、Ｎｉ、Ｔａ、Ｗ、Ｃｏ、Ａｌ、Ｆｅ、Ｍｎ、Ｃｒ、Ｖ、Ｔｉ及びＮｂの少なくとも１つの元素を含む。【選択図】図１

Description

本発明の実施形態は、記憶装置に関する。
抵抗変化素子を用いた記憶装置が提案されている。抵抗変化素子において、安定した動作が望まれる。
特開２０１５−１９０４８号公報
本発明の実施形態は、安定した動作が可能な記憶装置を提供する。
本発明の実施形態によれば、記憶装置は、第１配線と、第２配線と、第１層と、第２層と、を含む。前記第１配線は、第１方向に延び第１金属元素を含む第１領域と、前記第１方向に延び前記第１金属元素と窒素とを含む第２領域と、を含む。前記第２配線は、前記第１方向と交差する第２方向に延びる。前記第１領域の一部と前記第２配線との間に前記第２領域の一部が位置する。前記第１層は、前記第２領域の前記一部と前記第２配線との間に設けられ、第１酸化物を含む。前記第１酸化物は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、バナジウム（Ｖ）、チタン（Ｔｉ）及びニオブ（Ｎｂ）からなる群より選択された少なくとも１つの元素を含む。前記第２層は、前記第１層と前記第２配線との間に設けられ、シリコン及び第２酸化物の少なくともいずれかを含む。前記シリコンは、単結晶、多結晶または非晶質である。前記第２酸化物は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、バナジウム（Ｖ）、チタン（Ｔｉ）及びニオブ（Ｎｂ）からなる群より選択された少なくとも１つの元素を含む。
図１（ａ）及び図１（ｂ）は、第１実施形態に係る記憶装置を例示する模式図である。 図２（ａ）〜図２（ｂ）は、第１実施形態に係る記憶装置の動作を例示する模式図である。 記憶装置に関する実験の試料を例示する模式的断面図である。 図４（ａ）〜図４（ｄ）は、記憶装置に関する実験結果を例示するグラフ図である。 図５（ａ）及び図５（ｂ）は、記憶装置に関する実験結果を例示する模式図である。 第２実施形態に係る記憶装置を例示する模式的斜視図である。 第２実施形態に係る記憶装置の一部を例示する模式的断面図である。 第２実施形態に係る記憶装置の一部を例示する模式的断面図である。 第２実施形態に係る記憶装置の一部を例示する模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１（ａ）及び図１（ｂ）は、第１実施形態に係る記憶装置を例示する模式図である。 図１（ａ）は、斜視図である。図１（ｂ）は、断面図である。
図１（ａ）及び図１（ｂ）に示すように、実施形態に係る記憶装置１１０は、第１配線１０、第２配線２０、第１層３１及び第２層３２を含む。
第１配線１０は、第１方向に延びる。
第１方向は、Ｙ軸方向に対応する。Ｙ軸方向に対して垂直な方向をＸ軸方向とする。Ｙ軸方向及びＸ軸方向に対して垂直な方向をＺ軸方向とする。
第１配線１０は、第１領域１０ａ及び第２領域１０ｂを含む。第１領域１０ａは、第１方向（Ｙ軸方向）に延びる。第１領域１０ａは、第１金属元素を含む。第１金属元素は、タングステン（Ｗ）である。第１金属元素の例については、後述する。第２領域１０ｂは、第１方向（Ｙ軸方向）に延びる。第２領域１０ｂは、第１金属元素と窒素とを含む。第２領域１０ｂは、例えば、第１金属元素の窒化物を含む。第１金属元素がＷの場合、第２領域１０ｂは、ＷＮを含む。
例えば、第１金属元素の層が設けられ、その層の表面部分が窒化されることにより、第２領域１０ｂが形成できる。この層のうち、窒化されない部分が、第１領域１０ａとなる。
第１領域１０ａと第２領域１０ｂとの間の境界は、明確である場合がある。または、境界が、明確でない場合もある。第１領域１０ａと第２領域１０ｂとの間に、両者の中間的な領域が存在しても良い。
第２配線２０は、第２方向に延びる。第２方向は、第１方向（Ｙ軸方向）と交差する。第２方向は、例えば、Ｚ軸方向である。第２配線２０は、例えば、ポリシリコンなどを含む。第２配線２０の材料の例については、後述する。
第１領域１０ａの一部１０ｐと、第２配線２０と、の間に第２領域１０ｂの一部１０ｑが位置する。
第１層３１は、第２領域１０ｂの上記の一部１０ｑと、第２配線２０と、の間に設けられる。第１層３１は、第１酸化物を含む。第１酸化物は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、バナジウム（Ｖ）、チタン（Ｔｉ）及びニオブ（Ｎｂ）からなる群より選択された少なくとも１つの元素を含む酸化物である。第１酸化物は、例えば、ＨｆＯｘである。
例えば、第１層３１は、第２領域１０ｂと接する。例えば、第１層３１は、第２層３２と接しても良い。
第２層３２は、第１層３１と第２配線２０との間に設けられる。第２層３２は、シリコン及び第２酸化物の少なくともいずれかを含む。このシリコンは、単結晶、多結晶または非晶質である。第２酸化物は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、バナジウム（Ｖ）、チタン（Ｔｉ）及びニオブ（Ｎｂ）からなる群より選択された少なくとも１つの元素を含む酸化物である。
第１配線１０は、例えば、ワード線として機能する。第２配線２０は、例えば、ビット線（例えばローカルビット線）として機能する。第１配線１０及び第２配線２０の交差部分は、１つのメモリセルＭＣとして機能する。メモリセルＭＣの電気抵抗は、メモリセルＭＣに印加される電圧に応じて変化する。電気抵抗の複数の状態が、記憶情報として利用される。
記憶装置１１０において、第２層３２は、抵抗変化部３６（例えば、記憶層、図１（ｂ）参照）として機能する。一方、第２領域１０ｂ及び第１層３１の積層構造が、良好な特性を有する整流部３５（図１（ｂ）参照）として機能する。
後述するように、特定の第１金属元素の窒化物を含む第２領域１０ｂと、第１層３１と、の組み合わせにより、良好な整流特性が得られることが分かった。この組み合わせが、整流部３５となる。
一般に、抵抗変化層を用いた記憶装置において、抵抗変化層と整流素子（例えばｐｎダイオードなど）とが直列に接続される。このような構成においては、整流素子の大きさ（厚さ）の縮小に限界がある。
これに対して、実施形態に係る整流部３５（第２領域１０ｂ及び第１層３１の組み合わせ）の厚さ（Ｘ軸方向の長さ）は、薄い。これにより、複数のメモリセルの密度を向上できる。高密度のメモリセルにおいても、整流部３５により、安定した動作が可能になる。実施形態によれば、安定した動作が可能な記憶装置が提供できる。
以下、記憶装置１１０の動作の例について説明する。以下では、第２層３２が第２酸化物を含む場合について説明する。
図２（ａ）〜図２（ｂ）は、第１実施形態に係る記憶装置の動作を例示する模式図である。
図２（ａ）は、書き込み動作ＰＯに対応する。図２（ｂ）は、書き込み動作ＰＯの後の状態ＰＯＡに対応する。図２（ｃ）は、読み出し動作ＲＯに対応する。図２（ｄ）は、消去動作ＥＯに対応する。書き込み動作ＰＯは、例えば、セット動作に対応する。消去動作ＥＯは、例えば、リセット動作に対応する。
図２（ａ）に示すように、書き込み動作ＰＯにおいては、書き込み電圧Ｖｓｅｔが第１配線１０に印加される。書き込み電圧Ｖｓｅｔは、第２配線２０の電位を基準にして、正である。第１層３１及び第２層３２において、酸素８１がイオン化し、電界により、第１配線１０の近傍に移動する。酸素８１が移動すると、第１層３１及び第２層３２に酸素空孔８２が生じる。酸素空孔８２は、フィラメントとなり、伝導パスが形成される。これにより、低抵抗状態が形成される。メモリセルＭＣに低抵抗状態が書き込まれる。
図２（ｂ）は、この低抵抗状態から、書き込み電圧Ｖｓｅｔを除去したとき（書き込み電圧Ｖｓｅｔを遮断したとき）に対応する。図２（ｂ）に示すように、書き込み電圧Ｖｓｅｔが除去されると、酸素空孔８２によるフィラメントは自発的に消失する。これは、第１配線１０の近傍に集められた酸素８１が第１配線１０の材料と結合するエネルギーよりも、酸素８１が第１層３１中に拡散するエネルギーの方が、低いためであると、考えられる。酸素８１が、第１層３１中に拡散すると、エネルギー的に安定になる。
図２（ｃ）に示すように、読み出し動作ＲＯにおいては、読み出し電圧Ｖｒｅａｄが、第１配線１０に印加される。読み出し電圧Ｖｒｅａｄは、第２配線２０の電位を基準にして、正である。読み出し電圧Ｖｒｅａｄは、書き込み電圧Ｖｓｅｔよりも低く設定される。第２層３２が、低抵抗状態の場合、読み出し電圧Ｖｒｅａｄにより第１層３１で酸素８１が移動し、酸素空孔８２によるフィラメント（伝導パス）が形成される。従ってメモリセルＭＣは、低抵抗状態となる。これにより、第２層３２における低抵抗状態を読み出すことができる。一方、第２層３２が高抵抗状態の場合、読み出し電圧Ｖｒｅａｄを第１配線１０に印加しても、電界が不十分であるため、第１層３１は高抵抗状態から変化しない。このため、メモリセルＭＣは高抵抗状態となり、第２層３２の高抵抗状態が読み出される。
図２（ｄ）に示すように、消去動作ＥＯにおいては、第２配線２０に消去電圧Ｖｒｅｓｅｔが印加される。消去電圧Ｖｒｅｓｅｔは、第１配線１０の電位を基準にして正である。すなわち、消去動作ＥＯにおいては、第２配線２０の電位を基準にして、負の電圧（負の電位）が第１配線１０に与えられる。第１配線１０の近傍に局在していた酸素８１が、第１層３１及び第２層３２中に拡散する。これにより、酸素空孔８２によるフィラメント（電動パス）が消失する。これにより、メモリセルＭＣが、高抵抗状態に遷移する。
このように、記憶装置１１０において、書き込み動作ＰＯ、読み出し動作ＲＯ及び消去動作ＥＯが実施される。
第１層３１は、書き込み電圧Ｖｓｅｔまたは読み出し電圧Ｖｒｅａｄが印加されているときを除いて、高抵抗状態である。従って、第１層３１は、整流層として機能する。
後述するように、複数のメモリセルＭＣが設けられる場合、非選択のメモリセルＭＣにおいて、他のメモリセルＭＣ（選択されたメモリセルＭＣ）における書き込み動作ＰＯ、読み出し動作ＲＯ及び消去動作ＥＯの影響により、電流の回り込みが生じる。非選択のメモリセルＭＣにおいて、リーク電流が生じる。
第１層３１（整流層）により、このようなリーク電流を抑制することができる。安定した動作が可能な記憶装置が提供できる。
上記の例（図４（ａ）〜図４（ｄ）の例）では、第２層３２が第２酸化物を含み、第２層３２において、酸素空孔８２によりフィラメント（伝導パス）が生じる。実施形態において、第２層３２（記憶層）おける抵抗変化は、別のメカニズムで生じても良い。例えば、面状の酸素含有領域が、層の厚さ方向に沿って移動することで、この層の抵抗が変化しても良い。この場合も、同様の整流機能が得られる。
例えば、第２層３２に接する金属が電圧印加によりイオン化して、第２層３２中に、金属イオンによるフィラメントが形成されるメモリがある。このメモリにおいて、第１層３１を設けた場合には、この金属イオンが第１層３１中に拡散し、酸素空孔８２によるフィラメントによる抵抗変化を妨げる可能性がある。第２配線２０にイオン化しにくい材料を用いることで、第２層３２中の金属が電圧印加によってイオン化されることが抑制できる。
例えば、第２配線２０として、ポリシリコンを用いることで、上記の金属イオンによるフィラメントの形成が抑制でき、酸素空孔８２によるフィラメントが安定して形成できる。これにより、安定した動作が得られる。
上記のように、印加電圧Ｖａｐの印加により第１配線１０の近傍に移動した酸素８１は、印加電圧Ｖａｐが除去されると、第１層３１中に自発的に拡散する。これにより、整流特性が得られる。第１層３１における高抵抗状態への自発的な遷移のしやすさは、第１層３１と接する材料（第１配線１０の材料）に依存することが分かった。
以下に説明するように、第１配線１０の材料を変更した実験により、異なる整流特性が得られることが分かった。以下、実験について説明する。
図３は、記憶装置に関する実験の試料を例示する模式的断面図である。
図３に示すように、試料において、第１電極ＥＬ１と、第２電極ＥＬ２と、その間に設けられた抵抗変化層ＶＲ１と、が設けられる。実験では、抵抗変化層ＶＲ１は、ＨｆＯｘである。第２電極ＥＬ２は、ＴｉＮである。実験では、第１電極ＥＬ１の材料が変更される。第２電極ＥＬ２を基準にして、第１電極ＥＬ１に印加電圧Ｖａｐが印加される。印加電圧Ｖａｐは、書き込み電圧Ｖｓｅｔまたは読み出し電圧Ｖｒｅａｄなどに対応する。印加電圧Ｖａｐをスイープしたときに第１電極ＥＬ１と第２電極ＥＬ２との間に流れる電流が測定される。この測定は、書き込みスイープに対応する。そして、その後、印加電圧Ｖａｐを再度スイープしたときに第１電極ＥＬ１と第２電極ＥＬ２との間に流れる電流が測定される。この測定は、読み出しスイープに対応する。
図４（ａ）〜図４（ｄ）は、記憶装置に関する実験結果を例示するグラフ図である。
図４（ａ）〜図４（ｄ）は、それぞれ第１〜第４試料ＳＰ０１〜ＳＰ０４に対応する。第１試料ＳＰ０１において、第１電極ＥＬ１は、Ｐｔである。第２試料ＳＰ０２において、第１電極ＥＬ１は、ＴｉＮである。第３試料ＳＰ０３において、第１電極ＥＬ１は、Ｗである。第４試料ＳＰ０４において、第１電極ＥＬ１は、ＷＮである。
これらの図の横軸は、印加電圧Ｖａｐである。縦軸は、第１電極ＥＬ１と第２電極ＥＬ２との間に流れる電流Ｉｃである。実線は、書き込みスイープＰＳに対応する。破線は、読み出しスイープＲＳに対応する。
図４（ａ）に示すように、第１試料ＳＰ０１（Ｐｔ電極）においては、読み出しスイープＲＳにおける電流Ｉｃは、書き込みスイープＰＳにおける電流Ｉｃに実質的に一致する。図４（ｂ）に示すように、第２試料ＳＰ０２（ＴｉＮ電極）においては、読み出しスイープＲＳにおける電流Ｉｃは、書き込みスイープＰＳにおける電流Ｉｃから、大きくシフトする。図４（ｃ）に示すように、第３試料ＳＰ０３（Ｗ電極）においても、読み出しスイープＲＳにおける電流Ｉｃは、書き込みスイープＰＳにおける電流Ｉｃから、シフトする。第３試料ＳＰ０３におけるシフトの程度は、第２試料ＳＰ０２のシフトの程度よりも小さい。図４（ｄ）に示すように、第４試料ＳＰ０４（ＷＮ電極）においては、読み出しスイープＲＳにおける電流Ｉｃは、書き込みスイープＰＳにおける電流Ｉｃに近い。
このように、電極の材料により、読み出しスイープＲＳにおける電流Ｉｃと、書き込みスイープＰＳにおける電流Ｉｃと、の差が変化することが分かった。この差が小さいことで、良好なセレクタ動作（良好な整流動作）が得られる。この差が大きいと、書き込まれた状態が、読み出し動作ＲＯにより変化してしまい、安定した記憶動作を得ることが困難である。
図４（ａ）〜図４（ｄ）に例示した実験結果などの特性から、以下に説明する評価パラメータ（整流性ファクタ）が導出できる。
図５（ａ）及び図５（ｂ）は、記憶装置に関する実験結果を例示する模式図である。
図５（ａ）は、整流性ファクタＲＦを示している。図５（ｂ）は、整流性ファクタＲＦについての実験結果を示している。
図５（ａ）の横軸は、印加電圧Ｖａｐである。縦軸は、電流Ｉｃである。図５（ａ）に示すように、書き込みスイープＰＳの特性において、書き込み電圧Ｖｓｅｔが設定される。読み出しスイープＲＳにおいて、読み出し電圧Ｖｒｅａｄが設定される。印加電圧Ｖａｐが書き込み電圧Ｖｓｅｔであるときの電流Ｉｃが、書き込み状態電流Ｉｓｅｔに対応する。印加電圧Ｖａｐが読み出し電圧Ｖｒｅａｄであるときの電流Ｉｃが、読み出し状態電流Ｉｒｅａｄに対応する。
整流性ファクタＲＦは、Ｉｓｅｔ／Ｉｒｅａｄと定義される。大きな整流性ファクタＲＦが、読み出しスイープＲＳにおける特性が、書き込みスイープＰＳにおける特性に近いことに対応する。整流性ファクタＲＳが大きいほど、読み出し状態電流Ｉｒｅａｄが小さい。整流性ファクタＲＳが大きいほど、自発的に、より高抵抗な状態への遷移が生じる。
図５（ｂ）は、第１電極ＥＬ１の材料が異なる複数の試料における整流性ファクタＲＳを示す。図５（ｂ）の横軸は、第１電極ＥＬ１の標準電極電位ＳＥＰ（Ｖ）である。縦軸は、整流性ファクタＲＳである。図５（ｂ）において、白丸印は、複数の素子のそれぞれの整流性ファクタＲＳに対応する。黒丸印は、同じ標準電極電位ＳＥＰを有する試料の整流性ファクタＲＳの中央値である。
図５（ｂ）から分かるように、標準電極電位ＳＥＰが大きいと、整流性ファクタＲＳが大きくなり、良好な特性が得られる。
標準電極電位ＳＥＰが大きい材料は、酸化し難い。このことから、書き込み電圧Ｖｓｅｔを印加する電極（第１電極ＥＬ１）が、酸化し難いほど、自発的に高抵抗状態へ遷移しやすいということが分かる。
従って、例えば、第１配線１０として、標準電極電位ＳＥＰが大きい材料（すなわち、酸化し難い材料）を用いることが好ましい。標準電極電位ＳＥＰが大きい材料として、例えば、白金（Ｐｔ）、金（Ａｕ）及びパラジウム（Ｐｄ）などが挙げられる。これらの材料は、高価な貴金属であるため、大量生産には好ましくなく、実用的ではない。
例えば、第１配線１０として用いられるタングステン（Ｗ）の表面の一部を窒化し、酸化し難く部分（第２領域１０ｂ）を形成する。この第２領域１０ｂを第１層３１と接触させる構造により、高価な材料を用いることなく、良好な整流性を得ることができる。
実施形態においては、第１配線１０の第２領域１０ｂが、第１金属元素の窒化物を含む。第１金属元素は、例えば、タングステン（Ｗ）、及びタンタル（Ｔａ）からなる群から選択された少なくとも１つを含む。そして、第１金属元素の窒化物を含む第２領域１０ｂが設けられることにより、酸化がより抑制される。これにより、大きな整流性ファクタＲＦが得られる。第１層３１は、自発的に高抵抗状態へ遷移しやすい。良好なセレクタ動作（良好な整流動作）が得られる。これにより、安定した動作が得られる。
第２領域１０ｂの電気抵抗率に比べて、第１領域１０ａの電気抵抗率は低い。抵抗の低い第１配線１０が得られる。第１配線１０における信号遅延が抑制され、安定した動作が得られる。
第１層３１の抵抗は、所定の電圧が印加されることにより、低くなる。電圧の除去（遮断）により、第１層３１の抵抗は、速やかにもとの高抵抗状態に遷移する。
第１層３１に含まれる第１酸化物における酸素組成比は、第１酸化物の化学量論的酸素組成比と同程度、または、化学量論的酸素組成比よりも低いことが好ましい。これにより、例えば、第２層３２から酸素８１が第１層３１に向けて移動し易くなり、第２層３２において酸素空孔が生じる易くなる。酸素空孔８２によるフィラメント（伝導パス）が形成され易くなる。安定した低抵抗状態を得易くなる。
例えば、第１酸化物は、ハフニウムを含む。第１酸化物は、例えば、ＨｆＯｘを含む。ＨｆＯｘにおいて、化学量論的酸素組成比（ｘ）は、２である。第１酸化物において、ｘは、実質的に２、または２よりも小さいことが好ましい。例えば、第１酸化物は、ＨｆＯｘ（１．５≦ｘ＜２．０）を含んでも良い。
第２層３２の抵抗は、所定の電圧が印加されることにより、低くなる。第２層３２は、データの記憶層として機能する。第２層３２は、単層膜でもよく、積層膜でもよい。第２層３２は、例えば、シリコン、ＨｆＯｘ、ＺｒＯｘ、ＮｉＯｘ、ＴａＯｘ、ＷＯｘ、ＣｏＯｘ、ＡｌＯｘ、ＦｅＯｘ、ＭｎＯｘ、ＣｒＯｘ、ＶＯｘ、ＴｉＯｘ及びＮｂＯｘからなる群から選択された少なくとも１つの材料を含んでも良い。例えば、第２層３２は、この材料を含む単層膜を含んでも良い。例えば、第２層３２は、この材料を含む積層膜を含んでも良い。
例えば、第１酸化物がＨｆＯｘ（１．５≦ｘ＜２．０）を含むとき、第２酸化物は、ＴｉＯｚ（１．５＜ｚ＜２．５）を含む。
第１層３１の厚さｔ３１（図１（ｂ）参照）は、例えば、１ナノメートル以上１０ナノメートル以下である。厚さｔ３１は、第１方向（例えばＹ軸方向）及び第２方向（Ｚ軸方向）に対して垂直な方向（Ｘ軸方向）に沿う、第１層３１の厚さ（長さ）である。
第２層３２の厚さｔ３２（図１（ｂ）参照）は、例えば、１ナノメートル以上２０ナノメートル以下である。厚さｔ３２は、第１方向（例えばＹ軸方向）及び第２方向（Ｚ軸方向）に対して垂直な方向（Ｘ軸方向）に沿う、第３層３２の厚さ（長さ）である。
このような厚さｔ３１及び厚さｔ３２により、例えば、適切な絶対値の書き込み電圧Ｖｓｅｔ、及び、適切な絶対値の消去電圧Ｖｒｅｓｅｔが得られる。
第２領域１０ｂの厚さｔ２は、第１領域１０ａの厚さｔ２よりも薄い（図１（ｂ）参照）。第２領域１０ｂの厚さｔ２は、第１方向及び第２方向に対して垂直な方向（例えばＸ軸方向）に沿う第２領域１０ｂの長さである。第１領域１０ａの厚さｔ１は、この垂直な方向（例えばＸ軸方向）に沿う第１領域１０ａの長さである。
第２領域１０ｂの厚さｔ２は、例えば、０．５ナノメートル以上１０ナノメートル以下である。第２領域１０ｂの電気抵抗率は、第１領域１０ａの電気抵抗率よりも高い。厚さｔ２が１０マイクロメートル以下であることにより、第１配線１０と第２配線２０との間の電流経路における電気抵抗が過度に高くなることが抑制できる。例えば、駆動電圧を低くできる。厚さｔ２が、例えば、０．５ナノメートル以上であることにより、上記の大きな整流性ファクタＲＦが安定して得られる。
第１領域１０ａの厚さｔ１は、例えば、１０ナノメートル以上１００ナノメートル以下である。これにより、例えば、第１配線１０において、低い抵抗が得られる。
第２方向（例えばＺ軸方向）に沿う第１領域１０ａの長さｈ１（図１（ｂ）参照）は、例えば、１０ナノメートル以上１００ナノメートル以下である。第２方向（例えばＺ軸方向）に沿う第２領域１０ｂの長さｈ２（図１（ｂ）参照）は、１０ナノメートル以上１００ナノメートル以下である。このような長さにより、例えば、第１配線１０において、低い抵抗が得られる。
（第２実施形態）
第２実施形態においては、第１実施形態において説明した上記の第１配線１０及び第２配線２０が、複数設けられる。複数のメモリセルＭＣを含む記憶装置が得られる。以下、複数の第１配線１０及び複数の第２配線２０が設けられる構成の例について説明する。
図６は、第２実施形態に係る記憶装置を例示する模式的斜視図である。
図６においては、絶縁部分の一部が省略されている。
図６に示すように、実施形態に係る記憶装置２１０においては、複数の第１配線１０、及び、複数の第２配線２０が設けられる。さらに、記憶装置２１０は、第３配線３０及び第４配線４０を含む。この例では、複数の第３配線３０、及び、複数の第４配線４０が設けられる。
複数の第１配線１０は、第２方向（例えばＺ軸方向）、及び、第３方向に並ぶ。第３方向は、第１方向及び第２方向を含む平面（例えばＹ−Ｚ平面）と交差する。第３方向は、例えば、Ｘ軸方向である。複数の第１配線１０は、実質的に互いに平行である。
複数の第２配線２０は、第１方向（例えばＹ軸方向）、及び、第３方向（例えばＸ軸方向）に並ぶ。複数の第２線２０は、実質的に互いに平行である。
複数の第３配線３０の１つは、第３方向（例えばＸ軸方向）に延びる。複数の第３配線３０は、Ｙ軸方向に並ぶ。複数の第３線３０は、実質的に互いに平行である。
複数の第４配線４０の１つは、第１方向（Ｙ軸方向）に延びる。複数の第４配線４０は、Ｘ軸方向に並ぶ。複数の第４線４０は、実質的に互いに平行である。
複数の第１配線１０は、例えば、ワード線ＷＬに対応する。複数の第２配線２０は、例えば、ローカルビット線ＢＬに対応する。複数の第３配線３０は、グローバルビット線ＧＢＬに対応する。複数の第４配線は、選択ゲート線ＳＧＬに対応する。
記憶装置１１０において、半導体領域４５及び絶縁膜４５Ｉが設けられる。複数の半導体領域４５、及び、複数の絶縁膜４５Ｉが設けられる。複数の半導体領域４５の１つは、複数の第２配線２０の１つと、複数の第３配線３０の１つと、の間に設けられる。半導体領域４５は、選択トランジスタの一部として機能する。第４配線４０は、選択トランジスタのゲート電極として機能する。絶縁膜４５Ｉは、選択トランジスタのゲート絶縁膜として機能する。
第２方向（例えばＺ軸方向）において、第３配線３０の一部と、複数の第１配線１０と、の間に第４配線４０が位置する。第３方向（例えばＸ軸方向）において、第４配線４０の一部と、半導体領域４５と、の間に絶縁膜４５Ｉが設けられる。
半導体領域４５の第１部分４１は、複数の第３配線３０の１つ接と続される。半導体領域４５の第２部分４２は、複数の第２配線２０の１つと接続される。第１部分４１は、選択トランジスタのソース及びドレインの一方となる。第２部分４２は、選択トランジスタのソース及びドレインの他方となる。半導体領域４５は、第３部分４３をさらに含む。第３部分４３は、第１部分４１と第２部分４２との間に位置する。第３部分４３は、選択トランジスタのチャネル部となる。
複数の第１配線１０のそれぞれと、複数の第２配線２０のそれぞれと、の交差部に、メモリセルＭＣが位置する。メモリセルＭＣは、Ｘ軸方向、Ｙ軸方向及びＺ軸方向に並ぶ。
第４配線４０に印加される電圧により、選択トランジスタがオンとなり、複数の第３配線３０の１つに対応する複数の第２配線２０の１つが選択される。複数の第１配線１０のそれぞれに印加される電圧に応じて、複数のメモリセルＭＣの１つが選択され、書き込み動作ＰＯ、消去動作ＥＯ及び読み出し動作ＲＯが実施される。
図７は、第２実施形態に係る記憶装置の一部を例示する模式的断面図である。
図７は、記憶装置２１０をＸ−Ｙ平面で切断したときの断面図である。
図７に示すように、記憶装置２１０において、第１絶縁領域１５が設けられる。第１絶縁領域１５は、例えば、層間絶縁膜に対応する。
複数の第２配線２０は、Ｘ軸方向及びＹ軸方向に並ぶ。複数の第２配線２０の間に、第１絶縁領域１５が設けられる。例えば、複数の第２配線２０の一部のグループ（第１グループ）は、第１方向（Ｙ軸方向）に並んでいる。第１絶縁領域１５の少なくとも一部は、この第１グループに含まれる複数の第２配線２０の間に位置している。複数の第１配線１０の１つの第２領域１０ｂは、第１領域１０ａと、第１絶縁領域１５の上記の少なくとも一部（複数の第２配線２０の間の部分）と、の間に設けられている。すなわち、複数の第１配線１０の１つの第２領域１０ｂは、第１領域１０ａとともに、Ｙ軸方向に延びている。
このような第２領域１０ｂは、例えば、第１配線１０となる導電膜にＹ軸方向に沿って延びる溝を形成し、溝において露出したこの導電膜の表面部分を窒化することにより形成できる。この後、溝の残余の空間に、第１層３１及び第２層３２が形成される。このような第２領域１０ｂの形成は容易である。製造が容易な整流部３５が得られる。
図７に示すように、複数の第１配線１０は、第５配線１８Ｅ及び第６配線１８Ｆにより、櫛歯状に接続されている。第５配線１８Ｅ及び第６配線１８Ｆは、第３方向（例えばＸ軸方向）に延びる。第６配線１８Ｆは、第１方向（Ｙ軸方向）において、第５配線１８Ｅから離れている。
複数の第１配線１０が、第５配線１８Ｅと第６配線１８Ｆとの間に設けられている。この複数の第１配線１０は、第３方向（例えばＸ軸方向）に並ぶ。この複数の第１配線１０の２つは、第５配線１８Ｅと接続される。一方、第３方向（例えばＸ軸方向）において、複数の第１配線１０の別の１つは、複数の第１配線１０の上記の２つの間にある。複数の第１配線１０の上記の１つ（上記の別の１つ）は、第６配線１８Ｆと接続される。例えば、複数の第１配線１０のうちの奇数番目の配線が、第５配線１８Ｅに接続される。複数の第１配線１０のうちの偶数番目の配線が、第６配線１８Ｆに接続される。
Ｘ軸方向に沿って並ぶ複数の第２配線２０のうちの２つの間に、複数の第１配線１０の１つが位置する。この第１配線１０においては、第１領域１０ａ及び第２領域１０ｂに加えて、第３領域１０ｃが設けられる。
第３領域１０ｃは、第１方向（Ｙ軸方向）に延びる。第３方向（例えばＸ軸方向）において、複数の第２配線２０の上記の２つの１つの一部と、第１領域１０ａと、の間に、第２領域１０ｂが位置する。第３方向（Ｘ軸方向）において、複数の第２配線２０の上記の２つの別の１つの一部と、第１領域１０ａと、の間に、第３領域１０ｃが位置する。第３領域１０ｃは、第１金属元素と窒素とを含む。例えば、第１領域１０ａは、Ｗを含み。このとき、第２領域１０ｂは、ＷＮを含む。このとき、第３領域１０ｃは、ＷＮを含む。
複数の第２配線２０の上記の２つの１つの一部と、第１領域１０ａと、を含む領域に、第１層３１及び第２層３２が設けられる。この部分が、複数のメモリセルＭＣの１つとなる。
複数の第２配線２０の上記の２つの別の１つの一部と、第１領域１０ａと、を含む領域に、別の第１層３１及び第２層３２が設けられる。この部分が、複数のメモリセルＭＣの別の１つとなる。
図８は、第２実施形態に係る記憶装置の一部を例示する模式的断面図である。
図８は、記憶装置２１０をＸ−Ｚ平面で切断したときの断面図である。
第３配線３０の上に複数の半導体領域４５が設けられる。複数の半導体領域４５と、複数の第４配線４０と、が、Ｘ軸方向に沿って交互に並ぶ。Ｚ軸方向において、第２絶縁領域４６及び４７の間に、第４配線４０が位置する。第２絶縁領域４６及び４７は、層間絶縁膜に対応する。
Ｚ軸方向において、複数の第１配線１０が並ぶ。複数の第１配線１０の間に、第１絶縁領域１５が設けられる。
図９は、第２実施形態に係る記憶装置の一部を例示する模式的断面図である。
図９は、記憶装置２１０をＸ−Ｙ平面で切断したときの断面図である。
図９は、メモリセルＭＣの部分を拡大して示している。
Ｘ軸方向に並ぶ複数の第２配線２０の間に、複数の第１配線１０の１つが設けられる。複数の第１配線１０は、Ｚ軸方向に並ぶ。複数の第２配線２０と、複数の第１配線１０と、の交差部に、メモリセルＭＣが設けられる。
このような記憶装置２１０において、１つのメモリセルＭＣにおいて流れる電流の方向は、例えばＸ軸方向である。１つのメモリセルＭＣのＸ軸方向の長さが短いことが、高密度の記憶装置に繋がる。
整流素子として例えばｐｎダイオードなどが用いられる参考例においては、ｐｎダイオードが抵抗変化層とＸ軸方向において並ぶ。所望の整流特性が得られるｐｎダイオードの厚さ（Ｘ軸方向の長さ）は厚い。このため、この参考例においては、１つのメモリセルＭＣあたりのＸ軸方向の長さが長くなる。
これに対して、実施形態に係る記憶装置２１０においては、第１層３１と、適切な第１金属元素の窒化物の第２領域１０ｂと、により、良好な特性の整流部３５が得られる。第１層３１の厚さｔ３１（Ｘ軸方向の長さ）は薄く、第２領域１０ｂの厚さ（Ｘ軸方向の長さ）も薄い。このため、Ｘ軸方向のサイズを小さく維持しつつ、安定した動作が得られる。
実施形態においては、適切な材料の第２領域１０ｂ、及び、適切な相良の第１層３１が設けられる。これらの材料は、配線の材料と、抵抗変化層の材料と、の組み合わせにより、適切な整流機能が得られるという実験結果に基づいて、定められている。第１層３１と接する部分（第２領域１０ｂ）に用いられる第１金属元素の標準電極電位を大きくする。酸化しにくい第１金属元素が、用いられる。このような第１金属元素の窒化物を第２領域１０ｂに設けることで、良好な特性の整流特性が得られる。
実施形態に係る記憶装置の構成はシンプルである。実施形態によれば、実施形態によれば、安定した動作が可能な抵抗変化素子及び記憶装置を提供できる。
本願明細書において、電気的に接続される状態は、２つの導体が直接接する状態を含む。電気的に接続される状態は、２つの導体が、別の導体（例えば配線など）により接続される状態を含む。電気的に接続される状態は、２つの導体の間の経路の間にスイッチング素子（トランジスタなど）が設けられ、２つの導体の間の経路に電流が流れる状態が形成可能な状態を含む。
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、記憶装置に含まれる配線、層、絶縁領域、絶縁膜及び半導体領域などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１配線、 １０ａ…第１領域、 １０ｂ…第２領域、 １０ｐ、１０ｑ…一部、 １５…第１絶縁領域、 １８Ｅ…第５配線、 １８Ｆ…第６配線、 ２０…第２配線、 ３０…第３配線、 ３１…第１層、 ３２…第２層、 ３５…整流部、 ３６…抵抗変化部、 ４０…第４配線、 ４１…第１部分、 ４２…第２部分、 ４５…半導体領域、 ４５Ｉ…絶縁膜、 ４６、４７…第２絶縁領域、 ８１…酸素、 ８２…酸素空孔、 １１０…記憶装置、 ＢＬ…ローカルビット線、 ＥＬ１…第１電極、 ＥＬ２…第２電極、 ＥＯ…消去動作、 ＧＢＬ…グルーバルビット線、 Ｉｃ…電流、 Ｉｒｅａｄ…読み出し状態電流、 Ｉｓｅｔ…書き込み状態電流、 ＭＣ…メモリセル、 ＰＯ…書き込み動作、 ＰＯＡ…状態、 ＰＳ…書き込みスイープ、 ＲＦ…整流性ファクタ、 ＲＯ…読み出し動作、 ＲＳ…読み出しスイープ、 ＲＳ…整流性ファクタ、 ＳＥＰ…標準電極電位、 ＳＧＬ…選択ゲート線、 ＳＰ０１〜ＳＰ０４…第１〜第４試料、 ＶＲ１…抵抗変化層、 Ｖａｐ…印加電圧、 Ｖｒｅａｄ…読み出し電圧、 Ｖｒｅｓｅｔ…消去電圧、 Ｖｓｅｔ…書き込み電圧、 ＷＬ…ワード線、 ｈ１、ｈ２…長さ、 ｔ１、ｔ２…厚さ、 ｔ３１、ｔ３２…厚さ

Claims (14)

  1. 第１方向に延び第１金属元素を含む第１領域と、前記第１方向に延び前記第１金属元素と窒素とを含む第２領域と、を含む第１配線と、
    前記第１方向と交差する第２方向に延びる第２配線であって、前記第１領域の一部と前記第２配線との間に前記第２領域の一部が位置した、前記第２配線と、
    前記第２領域の前記一部と前記第２配線との間に設けられ、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、バナジウム（Ｖ）、チタン（Ｔｉ）及びニオブ（Ｎｂ）からなる群より選択された少なくとも１つの元素を含む第１酸化物を含む第１層と、
    前記第１層と前記第２配線との間に設けられ、シリコン及び第２酸化物の少なくともいずれかを含む第２層であって、前記シリコンは、単結晶、多結晶または非晶質であり、前記第２酸化物は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、バナジウム（Ｖ）、チタン（Ｔｉ）及びニオブ（Ｎｂ）からなる群より選択された少なくとも１つの元素を含む、前記第２層と、
    を備えた記憶装置。
  2. 前記第１金属元素は、タングステン（Ｗ）、及びタンタル（Ｔａ）からなる群から選択された少なくとも１つを含む、請求項１記載の記憶装置。
  3. 前記第１金属元素は、タングステン（Ｗ）を含む、請求項１記載の記憶装置。
  4. 前記第１酸化物における酸素組成比は、前記第１酸化物の化学量論的酸素組成比よりも低い、請求項１〜３のいずれか１つに記載の記憶装置。
  5. 前記第１酸化物は、ハフニウムを含む、請求項１〜４のいずれか１つに記載の記憶装置。
  6. 前記第１層は、前記第２領域と接した、請求項１〜５のいずれか１つに記載の記憶装置。
  7. 第１絶縁領域をさらに備え、
    前記第２配線は、複数設けられ、
    前記複数の第２配線の第１グループは、前記第１方向に並び、
    前記第１絶縁領域の少なくとも一部は、前記第１グループに含まれる前記複数の第２配線の間に位置し、
    前記第２領域は、前記第１領域と、前記第１絶縁領域の前記少なくとも一部と、の間にさらに設けられた、請求項１〜６のいずれか１つに記載の記憶装置。
  8. 前記第１方向及び前記第２方向を含む平面と交差した第３方向に延びる第３配線と、
    前記第１方向に延びる第４配線と、
    前記複数の第２配線の１つと、前記第３配線と、の間に設けられた半導体領域と、
    絶縁膜と、
    をさらに備え、
    前記第２方向において、前記第３配線の一部と、前記第１配線と、の間に前記第４配線が位置し、
    前記第３方向において、前記第４配線の一部と、前記半導体領域と、の間に前記絶縁膜が設けられた、請求項７記載の記憶装置。
  9. 前記第３方向に延びる第５配線と、
    前記第３方向に延び前記第１方向において前記第５配線から離れた第６配線と、
    をさらに備え、
    前記第１配線は、前記第５配線と前記第６配線との間において複数設けられ、
    前記複数の第１配線は、前記第３方向に並び、
    前記複数の第１配線の２つは、前記第５配線と接続され、
    前記第３方向において、前記複数の第１配線の別の１つは、前記複数の第１配線の前記２つの間にあり、
    前記複数の第１配線の前記別の１つは、前記第６配線と接続された、請求項８記載の記憶装置。
  10. 前記複数の第２配線の２つの間に前記複数の第１配線の１つが位置し、
    前記複数の第１配線の前記１つは、前記第１方向に延びる第３領域をさらに含み、
    前記第３方向において、前記複数の第２配線の前記２つの１つの一部と、前記第１領域と、の間に、前記第２領域が位置し、
    前記第３方向において、前記複数の第２配線の前記２つの別の１つの一部と、前記第１領域と、の間に、前記第３領域が位置し、
    前記第３領域は、前記第１金属元素と窒素とを含む、請求項８または９に記載の記憶装置。
  11. 前記第１方向及び前記第２方向に対して垂直な方向に沿う前記第２領域の厚さは、前記垂直な方向に沿う前記第１領域の厚さよりも薄い、請求項１〜１０のいずれか１つに記載の記憶装置。
  12. 前記第１酸化物は、ＨｆＯｘ（１．５≦ｘ＜２．０）を含む、請求項１〜６のいずれか１つに記載の記憶装置。
  13. 前記第１酸化物は、ＨｆＯｘ（１．５≦ｘ＜２．０）を含み、
    前記第２酸化物は、ＴｉＯｚ（１．５＜ｚ＜２．５）を含む、請求項１〜４のいずれか１つに記載の記憶装置。
  14. 前記第１層は、前記第２層と接した、請求項１〜１３のいずれか１つに記載の記憶装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210083934A (ko) * 2019-12-27 2021-07-07 삼성전자주식회사 가변 저항 메모리 소자

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100819730B1 (ko) * 2000-08-14 2008-04-07 샌디스크 쓰리디 엘엘씨 밀집한 어레이 및 전하 저장 장치와, 그 제조 방법
JP4772656B2 (ja) * 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
JP4594973B2 (ja) * 2007-09-26 2010-12-08 株式会社東芝 不揮発性半導体記憶装置
JP5198146B2 (ja) * 2008-05-22 2013-05-15 株式会社東芝 不揮発性記憶装置
JP4956598B2 (ja) 2009-02-27 2012-06-20 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
US8158967B2 (en) * 2009-11-23 2012-04-17 Micron Technology, Inc. Integrated memory arrays
US8389971B2 (en) * 2010-10-14 2013-03-05 Sandisk 3D Llc Memory cells having storage elements that share material layers with steering elements and methods of forming the same
KR101096274B1 (ko) * 2010-11-29 2011-12-22 주식회사 하이닉스반도체 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법
JP5996324B2 (ja) 2012-08-07 2016-09-21 シャープ株式会社 不揮発性半導体記憶装置とその製造方法
US9018613B2 (en) 2012-08-14 2015-04-28 Kabushiki Kaisha Toshiba Semiconductor memory device with a memory cell block including a block film
US9281345B2 (en) 2013-07-09 2016-03-08 Kabushiki Kaisha Toshiba Resistance change type memory device with three-dimensional structure
US20150263278A1 (en) * 2014-03-13 2015-09-17 Kabushiki Kaisha Toshiba Memory device
KR102372096B1 (ko) * 2017-03-17 2022-03-17 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법

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