JP5395314B2 - 不揮発性記憶素子および不揮発性記憶装置 - Google Patents

不揮発性記憶素子および不揮発性記憶装置 Download PDF

Info

Publication number
JP5395314B2
JP5395314B2 JP2013533807A JP2013533807A JP5395314B2 JP 5395314 B2 JP5395314 B2 JP 5395314B2 JP 2013533807 A JP2013533807 A JP 2013533807A JP 2013533807 A JP2013533807 A JP 2013533807A JP 5395314 B2 JP5395314 B2 JP 5395314B2
Authority
JP
Japan
Prior art keywords
oxide layer
nonvolatile memory
metal oxide
layer
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013533807A
Other languages
English (en)
Other versions
JPWO2013080452A1 (ja
Inventor
志強 魏
健生 二宮
剛 高木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2013533807A priority Critical patent/JP5395314B2/ja
Application granted granted Critical
Publication of JP5395314B2 publication Critical patent/JP5395314B2/ja
Publication of JPWO2013080452A1 publication Critical patent/JPWO2013080452A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、不揮発性記憶素子に関し、特に、印加される電気的信号に応じて抵抗値が可逆的に変化する抵抗変化型の不揮発性記憶素子および不揮発性記憶素子を備えた不揮発性記憶装置に関する。
近年、電気機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性のメモリデバイスに対する要求が高まってきている。こうした要求に応える１つの方策として、与えられた電気的信号によって抵抗値が変化し、その状態を保持しつづける不揮発性記憶素子をメモリセルに用いた不揮発性メモリデバイス（以下、ＲｅＲＡＭとよぶ）が注目されている。これは不揮発性記憶素子の構成が比較的簡単で高密度化が容易であることや、従来の半導体プロセスとの整合性をとりやすい等の特徴に起因している。
このような不揮発性記憶素子は、抵抗変化層に用いる材料（抵抗変化材料）によって大きく２種類に分類される。その一つは、特許文献１等に開示されているペロブスカイト材料（Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）、Ｌａ１−ｘＳｒｘＭｎＯ３（ＬＳＭＯ）、ＧｄＢａＣｏｘＯｙ（ＧＢＣＯ）等）を抵抗変化材料に用いた抵抗変化型の不揮発性記憶素子である。
また、他の一つは、２元系の金属酸化物を抵抗変化材料に用いた抵抗変化型の不揮発性記憶素子である。２元系の金属酸化物は、上述のペロブスカイト材料と比較しても組成および構造が非常に単純であるため、製造時における組成制御および成膜が容易である。その上、半導体製造プロセスとの整合性も比較的良好であるという利点もあり、近年多くの研究がなされている。
抵抗変化の物理的なメカニズムについては未だに不明なところが多いが、近年の研究では、２元系の金属酸化物中に導電性のフィラメントが形成され、酸化還元によるそのフィラメント中の欠陥密度変化が抵抗変化の要因として有力視されている（例えば、特許文献２および非特許文献１を参照）。
図１９は、特許文献２に開示されている従来の不揮発性記憶素子１８００の構成を示す断面図である。
金属酸化物からなる抵抗変化層１８０５が第１の電極１８０３と第２の電極１８０６とに挟まれた原形構造（図１９の（ａ））に対して、第１の電極１８０３および第２の電極１８０６間に電圧（初期ブレイク電圧）を印加することにより、第１の電極１８０３および第２の電極１８０６間の電流経路（第１の電極１８０３および第２の電極１８０６間を流れる電流の電流密度が局所的に高くなる部分）となるフィラメント１８０５ｃが形成されている（図１９の（ｂ））。
米国特許第６４７３３３２号明細書 特開２００８−３０６１５７号公報
R.Waser et al., Advanced Materials , NO21, 2009, pp.2632-2663
上述したような金属酸化物を抵抗変化材料に用いた従来の不揮発性記憶素子において、抵抗変化特性のばらつきの低減が望まれる。そこで、本発明者らが鋭意検討を行なった結果、従来の抵抗変化素子において、以下のような問題があることを見出した。
金属酸化物を用いた従来の不揮発性記憶素子は、初期ブレイク電圧の印加によって、抵抗変化層にフィラメントが形成されることにより、抵抗変化できる状態となる。このとき、抵抗変化層に形成されるフィラメントは、第１の電極と第２の電極とを接続するように、抵抗変化層を貫通している。このようなフィラメントを有する抵抗変化素子は、抵抗変化における抵抗変化層の抵抗値のばらつきが大きくなり、抵抗変化特性のばらつきが大きくなる問題がある。
本発明は、上記課題を解決するためになされたものであり、抵抗変化特性のばらつきが小さい不揮発性記憶素子および不揮発性記憶装置を提供することを目的としている。
従来の課題を解決するために、本発明の一態様に係る抵抗変化型の不揮発性記憶素子は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に介在する金属の酸化物から構成され、前記第１の電極と前記第２の電極との間に印加される電圧パルスの極性に基づいて当該金属の酸化物の抵抗状態が高抵抗状態と低抵抗状態とを可逆的に遷移する抵抗変化層とを備え、抵抗変化層は、前記第１の電極の上に配置され、ρｘの抵抗率を有するＭＯｘ（但し、Ｍは金属元素）で表される組成を有する第１の金属酸化物層と、前記第１の金属酸化物層の上に配置され、ρｙ（但し、ρｘ＜ρｙ）の抵抗率を有するＮＯｙ（但し、Ｎは金属元素）で表される組成を有する第２の金属酸化物層と、前記第２の金属酸化物層の上に配置され、ρｚ（但し、ρｙ＜ρｚ）の抵抗率を有するＰＯｚ（但し、Ｐは金属元素）で表される組成を有する第３の金属酸化物層と、前記第３の金属酸化物層及び前記第２の金属酸化物層内に前記第２の電極と接して配置され、前記第１の金属酸化物層に接しておらず、前記第３の金属酸化物層に比べて抵抗率が低く、前記第２の金属酸化物層と抵抗率が異なる局所領域とを含むこと特徴とする。
本発明によれば、局所領域の長さを制御することにより、抵抗変化特性のばらつきが少ない不揮発性記憶素子が得られる。
図１は、本発明の実施の形態１に係る不揮発性記憶素子の断面図である。 図２は、タンタル酸化物で構成される抵抗変化層の酸素含有率とシート抵抗率との関係を示す図である。 図３は、タンタル酸化物で構成される抵抗変化層中の酸素プロファイルを示す図である。 図４Ａは、本発明の実施の形態１に係る不揮発性記憶素子の要部の製造方法を示す断面図である。 図４Ｂは、本発明の実施の形態１に係る不揮発性記憶素子の要部の製造方法を示す断面図である。 図４Ｃは、本発明の実施の形態１に係る不揮発性記憶素子の要部の製造方法を示す断面図である。 図４Ｄは、本発明の実施の形態１に係る不揮発性記憶素子の要部の製造方法を示す断面図である。 図５は、本発明の実施の形態１に係る不揮発性記憶素子の動作例を示す図である。 図６は、本発明の実施の形態１の応用例に係る不揮発性記憶装置の構成を示すブロック図である。 図７は、図６における２ビット分の構成を示す断面図である。 図８は、本発明の実施の形態１の第１の応用例に係る不揮発性記憶装置の動作例を示すタイミングチャートである。 図９Ａは、本発明の実施の形態１の第１の応用例に係る抵抗変化層にタンタル酸化物を用いた不揮発性記憶装置において、抵抗変化電流の第２の酸化物層の膜厚依存性を示す図である。 図９Ｂは、本発明の実施の形態１の第１の応用例に係る抵抗変化層にタンタル酸化物を用いた不揮発性記憶装置において、高抵抗状態および低抵抗状態の不良率の第２の酸化物層の膜厚依存性を示す図である。 図１０Ａは、本発明の実施の形態１の第１の応用例に係る抵抗変化層にタンタル酸化物を用いた不揮発性記憶素子において、負荷抵抗を１００Ωとしたときの局所領域のサイズを示すＴＥＭ写真である。 図１０Ｂは、本発明の実施の形態１の第１の応用例に係る抵抗変化層にタンタル酸化物を用いた不揮発性記憶素子において、負荷抵抗を５０００Ωとしたときの局所領域のサイズを示すＴＥＭ写真である。 図１１は、本発明の実施の形態１の第１の応用例に係る抵抗変化層にタンタル酸化物を用いた不揮発性記憶装置において、高抵抗状態および低抵抗状態の不良率の第２の酸化物層の抵抗率依存性を示す図である。 図１２は、本発明の実施の形態１の第２の応用例に係る不揮発性記憶装置の構成を示すブロック図である。 図１３は、図１２におけるＡ部の構成（４ビット分の構成）を示す斜視図である。 図１４は、本発明の実施の形態１の第２の応用例に係る不揮発性記憶装置が備える不揮発性記憶素子の構成を示す断面図である。 図１５は、本発明の実施の形態１の第２の応用例に係る不揮発性記憶装置の動作例を示すタイミングチャートである。 図１６は、本発明の実施の形態２に係る不揮発性記憶素子の断面図である。 図１７Ａは、本発明の実施の形態２に係る不揮発性記憶素子の要部の製造方法を示す断面図である。 図１７Ｂは、本発明の実施の形態２に係る不揮発性記憶素子の要部の製造方法を示す断面図である。 図１７Ｃは、本発明の実施の形態２に係る不揮発性記憶素子の要部の製造方法を示す断面図である。 図１７Ｄは、本発明の実施の形態２に係る不揮発性記憶素子の要部の製造方法を示す断面図である。 図１８は、本発明の実施の形態３に係る不揮発性記憶素子の断面図である。 図１９は、従来例に係る不揮発性記憶素子の断面図である。
本発明の一態様に係る抵抗変化型の不揮発性記憶素子は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に介在する金属の酸化物から構成され、前記第１の電極と前記第２の電極との間に印加される電圧パルスの極性に基づいて当該金属の酸化物の抵抗状態が高抵抗状態と低抵抗状態とを可逆的に遷移する抵抗変化層とを備え、抵抗変化層は、前記第１の電極の上に配置され、ρｘの抵抗率を有するＭＯｘ（但し、Ｍは金属元素）で表される組成を有する第１の金属酸化物層と、前記第１の金属酸化物層の上に配置され、ρｙ（但し、ρｘ＜ρｙ）の抵抗率を有するＮＯｙ（但し、Ｎは金属元素）で表される組成を有する第２の金属酸化物層と、前記第２の金属酸化物層の上に配置され、ρｚ（但し、ρｙ＜ρｚ）の抵抗率を有するＰＯｚ（但し、Ｐは金属元素）で表される組成を有する第３の金属酸化物層と、前記第３の金属酸化物層及び前記第２の金属酸化物層内に前記第２の電極と接して配置され、前記第１の金属酸化物層に接しておらず、前記第３の金属酸化物層に比べて抵抗率が低く、前記第２の金属酸化物層と抵抗率が異なる局所領域とを含むこと特徴とする。
このような構成、すなわち局所領域が抵抗変化層の膜厚よりも小さく電界集中が起こるため、低電圧で抵抗変化することが可能となる。また、局所領域は第１の電極と接していないため、第１の電極の影響によって生じる寄生抵抗の抵抗変化を抑制し、抵抗変化特性のばらつきを小さくすることができる。その上、第２の金属酸化物層により局所領域の長さを制御でき、局所領域の長さのばらつきによる抵抗値の変化を抑制でき、抵抗変化特性のばらつきをさらに小さくすることができる。
ここで、前記第１の金属酸化物層と前記第２の金属酸化物層と前記第３の金属酸化物層とに含まれる金属の酸化物は、同種の金属の酸化物でもよい。
このような構造で、抵抗変化層が酸素雰囲気中の反応性スパッタにより形成される場合、抵抗変化層の各金属酸化物層を酸素の分圧の調整により形成することができ、プロセスを簡略化できる。
また、前記第１の金属酸化物層と前記第２の金属酸化物層と前記第３の金属酸化物層とに含まれる金属の酸化物は、異種の金属の酸化物でもよい。
このような構造で、抵抗変化層をバンドギャップが異なる金属酸化物層の積層構造で構成することができ、不揮発性記憶素子の動作電圧を低電圧化することが可能となる。
また、前記第３の金属酸化物層と前記第２の金属酸化物層と前記第１の金属酸化物層とに含まれる金属の酸化物は、タンタル、ハフニウム、ジルコニウム、およびアルミニウムからなる群より選択される元素より構成されてもよい。
また、前記第１の電極と前記第２の電極とは同一材料から構成されてもよい。
また、前記不揮発性記憶素子は、さらに、前記抵抗変化層に電気的に接続された負荷素子を備えてもよい。
また、前記負荷素子は、固定抵抗、トランジスタ、またはダイオードであってもよい。
また、前記局所領域は、前記抵抗変化層に１つのみ形成されていてもよい。
また、本発明の一態様に係る不揮発性記憶装置は、基板と、前記基板上に互いに平行に形成された複数の第１の配線と、前記複数の第１の配線の上方に前記基板の主面に平行な面内において互いに平行に且つ前記複数の第１の配線と立体交差するように形成された複数の第２の配線と、前記複数の第１の配線と前記複数の第２の配線との立体交差点に対応して設けられた前記不揮発性記憶素子とを具備するメモリセルアレイと、前記メモリセルアレイが具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路と、前記選択回路で選択された不揮発性記憶素子に電圧を印加することでデータを書き込む書き込み回路と、前記選択回路で選択された不揮発性記憶素子の抵抗値を検出することでデータを読み出す読み出し回路とを備えることを特徴とする。
このような構成とすることにより、抵抗変化特性のばらつきを小さくすることができる。
ここで、前記不揮発性記憶素子は、前記抵抗変化層に電気的に接続された電流制御素子を備えてもよい。
また、本発明の一態様に係る不揮発性記憶装置は、基板と、前記基板上に形成された、複数のワード線および複数のビット線、前記複数のワード線および複数のビット線にそれぞれ接続された複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の前記不揮発性記憶素子とを具備するメモリセルアレイと、前記メモリセルアレイが具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路と、前記選択回路で選択された不揮発性記憶素子に電圧を印加することでデータを書き込む書き込み回路と、前記選択回路で選択された不揮発性記憶素子の抵抗値を検出することでデータを読み出す読み出し回路とを備えることを特徴とする。
このような構成とすることにより、抵抗変化特性のばらつきを小さくすることができる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
なお、図面において、実質的に同一の構成、動作、および効果を表す要素については、同一の符号を付し、説明を省略する。また、以下において記述される数値、材料、成膜方法などは、すべて本発明の実施の形態を具体的に説明するために例示するものであり、本発明はこれらに制限されない。さらに、以下において記述される構成要素間の接続関係は、本発明の実施の形態を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。さらにまた、本発明は、請求の範囲によって定まる。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
（実施の形態１）
［不揮発性記憶素子の構成］
図１は、本発明の実施の形態１に係る不揮発性記憶素子の一構成例を示す断面図である。
本実施の形態の不揮発性記憶素子１００は、基板１０１と、その基板１０１上に形成された層間絶縁膜１０２と、その層間絶縁膜１０２上に形成された第１の電極１０３と、第２の電極１０６と、第１の電極１０３および第２の電極１０６に挟まれた抵抗変化層１０４とを備えている。
抵抗変化層１０４は、第１の電極１０３と第２の電極１０６との間に介在する金属の酸化物（金属酸化物）から構成され、第１の電極１０３と第２の電極１０６との間に印加される電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、抵抗変化層１０４は、第１の電極１０３と第２の電極１０６との間に与えられる電圧パルスの極性に応じて当該金属の酸化物の抵抗状態が可逆的に高抵抗状態と低抵抗状態とを遷移する。
ここで、抵抗変化層１０４は、第１の電極１０３の上に配置され、ρｘの抵抗率を有するＭＯｘ（但し、Ｍは金属元素）で表される組成を有し、第１の電極１０３に接続する第１の酸化物層１０４ａと、その第１の酸化物層１０４ａの上に形成（配置）され、ρｙ（但し、ρｘ＜ρｙ）の抵抗率を有するＮＯｙ（但し、Ｎは金属元素）で表される組成を有する第２の酸化物層１０４ｂと、その第２の酸化物層１０４ｂの上に形成（配置）され、ρｚ（但し、ρｙ＜ρｚ）の抵抗率を有するＰＯｚ（但し、Ｐは金属元素）で表される組成を有し、第２の電極１０６に接続する第３の酸化物層１０４ｃと、第２の酸化物層１０４ｂおよび第３の酸化物層１０４ｃ内に第２の電極１０６と接して配置され、第１の酸化物層１０４ａに接しておらず、第３の酸化物層１０４ｃに比べて抵抗率が低く、第２の酸化物層１０４ｂと抵抗率が異なる局所領域１０５とを備えている。局所領域１０５は、第３の酸化物層１０４ｃと同じ金属元素Ｐを含む金属の酸化物で構成される。局所領域１０５は、電圧パルスの印加に応じて酸素不足度が可逆的に変化する。例えば、局所領域１０５は、第３の酸化物層１０４ｃと同じ金属元素Ｐと、第２の酸化物層１０４ｂと同じ金属元素Ｎとを含む金属の酸化物で構成される。なお、以下では、簡便のため「金属酸化物層」を単に「酸化物層」と呼ぶことがある。
抵抗変化層１０４は、第１の酸化物層１０４ａと、第２の酸化物層１０４ｂと、第３の酸化物層１０４ｃとの積層構造を有する。第１の酸化物層１０４ａは、第１の金属の酸化物を含み、第２の酸化物層１０４ｂは、第２の金属の酸化物を含み、第３の酸化物層１０４ｃは、第３の金属の酸化物を含む。また、第１の酸化物層１０４ａの抵抗率ρｘ、第２の酸化物層１０４ｂの抵抗率ρｙ、および第３の酸化物層１０４ｃの抵抗率ρｚの関係はρｘ＜ρｙ＜ρｚである。さらに、局所領域１０５の抵抗率をρｌとしたとき、局所領域１０５はρｌ＜ρｚの領域と、ρｌ≠ρｙの領域とを含む。
言い換えると、抵抗変化層１０４は、少なくとも第１の金属の酸化物を含む第１の酸化物層１０４ａと、第２の金属の酸化物を含む第２の酸化物層１０４ｂと、第３の金属の酸化物を含む第３の酸化物層１０４ｃとの３層を積層して構成される積層構造を含む。そして、第１の酸化物層１０４ａは、第１の電極１０３と第２の酸化物層１０４ｂとの間に配置され、第２の酸化物層１０４ｂは、第１の酸化物層１０４ａと第３の酸化物層１０４ｃとの間に配置され、第３の酸化物層１０４ｃは、第２の酸化物層１０４ｂと第２の電極１０６との間に配置されている。第３の酸化物層１０４ｃの厚みは、第１の酸化物層１０４ａおよび第２の酸化物層１０４ｂの厚みよりも薄くてもよい。この場合、後述の局所領域１０５が第１の酸化物層１０４ａと接しない構造を容易に形成できる。第３の酸化物層１０４ｃの抵抗率は、第１の酸化物層１０４ａおよび第２の酸化物層１０４ｂの抵抗率よりも高いため、抵抗変化層１０４に印加された電界は第３の酸化物層１０４ｃに集中しやすい。また、第２の酸化物層１０４ｂの抵抗率は、第１の酸化物層１０４ａより高いため、局所領域１０５を形成する過程中、局所領域１０５は第３の酸化物層１０４ｃ中に生成すると、第３の酸化物層１０４ｃの抵抗値を下げ、電界は第２の酸化物層１０４ｂに集中し、第３の酸化物層１０４ｃにかかる電圧を下げることにより局所領域１０５の成長が止められ、結果的に第２の酸化物層１０４ｂ中に留まる。
また、第１の酸化物層１０４ａの抵抗率が低いため、抵抗変化動作の際に第１の酸化物層と第１の電極１０３との界面に電圧がほとんどかからず、第１の酸化物層１０４ａと第１の電極１０３との界面の寄生抵抗変化が起こらない。
局所領域１０５は、第１の酸化物層１０４ａと、第２の酸化物層１０４ｂと、第３の酸化物層１０４ｃとの積層構造を備える抵抗変化層１０４に対して初期ブレイク電圧を印加することにより形成できる。後述するように、このとき、初期ブレイク電圧は低電圧であってもよい。低電圧の初期ブレイクにより、第２の電極１０６と接し、第３の酸化物層１０４ｃを貫通して第２の酸化物層１０４ｂに一部侵入し、第１の酸化物層１０４ａと接していない局所領域１０５が形成される。
本明細書において、局所領域とは、抵抗変化層１０４のうち、第１の電極１０３と第２の電極１０６との間に電圧を印加した際に、支配的に電流が流れる領域を意味する。なお、局所領域１０５は、抵抗変化層１０４内に形成された酸素欠陥サイトから構成される複数本のフィラメント（導電パス）の集合を含む領域を意味する。すなわち、抵抗変化層１０４における抵抗変化は、局所領域１０５を通じて発現する。したがって、低抵抗状態の抵抗変化層１０４に対して駆動電圧を印加した際に、フィラメントを備える局所領域１０５に支配的に電流が流れる。抵抗変化層１０４は、局所領域１０５において高抵抗状態と低抵抗状態とをする。
局所領域１０５の大きさは小さくてもよく、その下端が第１の酸化物層１０４ａに接しないような大きさである。局所領域１０５の大きさを小さくすることによって、抵抗変化のばらつきが低減される。ただし、局所領域１０５は、少なくとも電流を流すために必要なフィラメント（導電パス）を確保できる大きさである。
局所領域１０５は、不揮発性記憶素子１００の１つの抵抗変化層１０４に１つのみ形成されていてもよい。これにより、不揮発性記憶素子１００の抵抗値のばらつきを低減できる。なお、抵抗変化層１０４に形成されている局所領域１０５の数は、例えば、ＥＢＡＣ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ Ａｂｓｏｒｂｅｄ Ｃｕｒｒｅｎｔ）解析によって確認することができる。
積層構造の抵抗変化層１０４における抵抗変化現象は、微小な局所領域１０５中で酸化還元反応が起こって、局所領域１０５中のフィラメントが変化することにより、その抵抗値が変化すると考えられる。
つまり、第２の電極１０６に、第１の電極１０３を基準にして正の電圧を印加したとき、抵抗変化層１０４中の酸素イオンが第３の酸化物層１０４ｃ側に引き寄せられる。これによって、微小な局所領域１０５中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域１０５中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。
逆に、第２の電極１０６に、第１の電極１０３を基準にして負の電圧を印加したとき、第３の酸化物層１０４ｃ中の酸素イオンが第２の酸化物層１０４ｂ側に押しやられる。これによって、微小な局所領域１０５中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域１０５中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。
この不揮発性記憶素子１００を駆動する場合、外部の電源によって、所定の条件を満たす電圧を第１の電極１０３と第２の電極１０６との間に印加する。印加される電圧の電圧値および極性に従い、不揮発性記憶素子１００の抵抗変化層１０４の抵抗値が、可逆的に増加または減少する。例えば、所定の閾値電圧よりも振幅が大きな所定の極性のパルス電圧が印加された場合、抵抗変化層１０４の抵抗値が増加または減少する。このような電圧を、以下では「書き込み用電圧」と呼ぶことがある。一方で、その閾値電圧よりも振幅が小さなパルス電圧が印加された場合、抵抗変化層１０４の抵抗値は変化しない。このような電圧を、以下では「読み出し用電圧」と呼ぶことがある。
抵抗変化層１０４は、非化学量論的組成の金属酸化物から構成される。非化学量論的組成の金属酸化物は、酸素不足酸化物、金属過剰酸化物、酸素過剰酸化物および金属不足酸化物で分類され、斉藤安俊らの「金属酸化物のノンストイキオメトリーと電気伝導」内田老鶴圃、ｐ．９２−９４の定義に準ずる。当該金属酸化物の母体金属は、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、チタニウム（Ｔｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）等の遷移金属と、アルミニウム（Ａｌ）等の金属とから少なくとも１つ選択されてもよい。言い換えると、第３の酸化物層１０４ｃと第２の酸化物層１０４ｂと第１の酸化物層１０４ａとに含まれる金属酸化物は、タンタル、ハフニウム、チタニウム、ジルコニウム、ニオブ、タングステン、ニッケル、鉄等の遷移金属と、アルミニウム等の金属とからなる群より選択される元素より構成されてもよい。非化学量論的組成の金属酸化物から構成される抵抗変化層１０４を用いることで、不揮発性記憶素子１００において、再現性がよくかつ安定した抵抗変化動作を実現できる。
遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
例えば、ハフニウム酸化物を用いる場合、第２の金属の酸化物の組成をＨｆＯｙとした場合にｙが０．９以上１．６以下であり、かつ、第３の金属の酸化物の組成をＨｆＯｚとした場合にｚがｙの値よりも大である場合に、抵抗変化層１０４の抵抗値を安定して高速に変化させることができる。この場合、第３の金属の酸化物の膜厚は、３〜４ｎｍとしてもよい。
また、ジルコニウム酸化物を用いる場合、第２の金属の酸化物の組成をＺｒＯｙとした場合にｙが０．９以上１．４以下であり、かつ、第３の金属の酸化物の組成をＺｒＯｚとした場合にｚがｙの値よりも大である場合に、抵抗変化層１０４の抵抗値を安定して高速に変化させることができる。この場合、第３の金属の酸化物の膜厚は、１〜５ｎｍとしてもよい。
第１の酸化物層１０４ａと、第２の酸化物層１０４ｂと、第３の酸化物層１０４ｃとに含まれる金属の酸化物が同種の金属の酸化物であり、第１の酸化物層１０４ａの抵抗率ρｘと、第２の酸化物層１０４ｂの抵抗率ρｙと、第３の酸化物層１０４ｃの抵抗率ρｚとの関係がρｘ＜ρｙ＜ρｚを満たす構成は酸素の含有率を調整することにより実現できる。例えば、第１の酸化物層１０４ａを酸素不足型の第１の金属の酸化物で構成し、第２の酸化物層１０４ｂを第１の金属の酸化物よりも酸素不足度が小さい第２の金属の酸化物で構成し、第３の酸化物層１０４ｃを第２の金属の酸化物よりも酸素不足度が小さい第３の金属の酸化物で構成することができる。
ここで、「酸素不足度」とは、金属の酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属の酸化物は、他の組成の金属の酸化物と比べて、より安定でありかつより高い抵抗値を有している。
例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属の酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
また、「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。従って、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第２の酸化物層１０４ｂを構成する第２の金属と、第３の酸化物層１０４ｃを構成する第３の金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第３の金属の酸化物の酸素含有率が第２の金属の酸化物の酸素含有率よりも大きいとき、第３の金属の酸化物の酸素不足度は第２の金属の酸化物の酸素不足度より小さい。
図２に、タンタル酸化物で構成される抵抗変化層１０４のシート抵抗率と酸素含有率との関係を示す。
抵抗変化層１０４のそれぞれの酸化物層の酸素含有率は、図２において、第１の酸化物層１０４ａで５１％（酸素欠損）、第２の酸化物層１０４ｂで６２％（酸素欠損）、第３の酸化物層１０４ｃで７２．５％（化学量論比）、である。酸素含有率の縦方向の勾配を緩和するように、中間層にやや高めの第２の酸化物層１０４ｂを配置することで、濃度勾配による酸素の拡散を抑制することができる。
ρｘ＜ρｙ＜ρｚの抵抗率関係を実現するため、タンタル酸化物については、第１の酸化物層１０４ａをＴａＯｘ、第２の酸化物層１０４ｂをＴａＯｙ、第３の酸化物層１０４ｃをＴａＯｚと表記したとき、ＴａＯｘ、ＴａＯｙ、ＴａＯｚはそれぞれ、
２．１≦ｚ
０．８≦ｙ≦１．９
０＜ｘ＜０．８
を満足してもよい。
図３は、不揮発性記憶素子１００のタンタル酸化物で構成される抵抗変化層１０４中の酸素プロファイルを示すグラフである。具体的には、図３は、第１の酸化物層１０４ａがＴａＯｘ、第２の酸化物層１０４ｂがＴａＯｙ、第３の酸化物層１０４ｃがＴａＯｚで構成される抵抗変化層１０４を有する不揮発性記憶素子１００の抵抗変化層１０４中の酸素プロファイルを示すグラフである。なお、トータルの抵抗変化層１０４の膜厚は５０ｎｍであり、図３の横軸方向に破線（縦軸方向に走る破線）で示した１区間が１０ｎｍに相当し、ＴａＯｚの膜厚は１０ｎｍである。
ＡＥＳ（Ａｕｇｅｒ Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析なので、界面領域での分解能の精度は高くないが、図３では、第３の酸化物層１０４ｃとしてのＴａＯｚの存在がしっかり確認でき、酸素流量を制御した反応性スパッタ法で第３の酸化物層１０４ｃを形成できることがわかる。
また、ρｘ＜ρｙ＜ρｚの抵抗率関係を実現するため、ハフニウム酸化物については、第１の酸化物層１０４ａをＨｆＯｘ、第２の酸化物層１０４ｂをＨｆＯｙ、第３の酸化物層１０４ｃをＨｆＯｚと表記したとき、ＨｆＯｘ、ＨｆＯｙ、ＨｆＯｚはそれぞれ、
１．８＜ｚ
０．９≦ｙ≦１．６
０＜ｘ＜０．９
を満足してもよい。
また、ρｘ＜ρｙ＜ρｚの抵抗率関係を実現するため、ジルコニウム酸化物については、第１の酸化物層１０４ａをＺｒＯｘ、第２の酸化物層１０４ｂをＺｒＯｙ、第３の酸化物層１０４ｃをＺｒＯｚと表記したとき、ＺｒＯｘ、ＺｒＯｙ、ＺｒＯｚはそれぞれ、
１．９＜ｚ
０．９≦ｙ≦１．４
０＜ｘ＜０．９
を満足してもよい。これは、局所領域１０５の長さ（深さ）ばらつきの抑制を確実にし、デバイスの安定動作を実現するためである。
なお、第１の酸化物層１０４ａと、第２の酸化物層１０４ｂと、第３の酸化物層１０４ｃとに含まれる金属の酸化物は異種の金属の酸化物（異なる金属元素を含む酸化物）であってもよい。
この場合、第３の酸化物層１０４ｃに含まれる第３の金属の酸化物は、第２の酸化物層１０４ｂに含まれる第２の金属の酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第１の電極１０３と第２の電極１０６との間に印加された電圧は、前記第３の金属の酸化物に、より多くの電圧が分配され、前記第３の金属の酸化物中で発生する酸化還元反応をより起こしやすくすることができる。
また、前記第２の金属の酸化物を構成する第２の金属と、前記第３の金属の酸化物を構成する第３の金属とを、互いに異なる材料を用いる場合、前記第３の金属の標準電極電位は、前記第２の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い前記第３の金属の酸化物において、酸化還元反応が起こりやすくなる。
例えば、前記第２の金属の酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、前記第３の金属の酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。このように、前記第３の金属の酸化物に前記第２の金属の酸化物より標準電極電位が低い金属の酸化物を用いることにより、前記第３の金属の酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる前記第３の金属の酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、前記第２の金属の酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、前記第３の金属の酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
また、第３の酸化物層１０４ｃと第２の酸化物層１０４ｂと第１の酸化物層１０４ａとに含まれる金属の酸化物は、同種の金属の酸化物（同じ金属元素を含む酸化物）であってもよい。
また、第２の酸化物層１０４ｂと第１の酸化物層１０４ａとに含まれる金属の酸化物は、同種の金属の酸化物であってもよい。
また、第３の酸化物層１０４ｃと第１の酸化物層１０４ａとに含まれる金属の酸化物は、同種の金属の酸化物であってもよい。
また、第３の酸化物層１０４ｃと第２の酸化物層１０４ｂとに含まれる金属の酸化物は、同種の金属の酸化物であってもよい。
第１の電極１０３および第２の電極１０６の材料としては、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｔａ（タンタル）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）およびＴｉＡｌＮ（窒化チタンアルミニウム）などから選択される。
具体的に、酸素不足度がより小さい前記第３の金属の酸化物に接続されている第２の電極１０６は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、前記第３の金属の酸化物を構成する金属および前記第１の電極１０３を構成する材料と比べて標準電極電位が、より高い材料で構成する。また、酸素不足度がより高い前記第１の金属の酸化物に接続されている第１の電極１０３は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、前記第１の金属の酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。
すなわち、前記第２の電極１０６の標準電極電位Ｖ２、前記第３の金属の酸化物を構成する金属の標準電極電位Ｖｒ２、前記第１の金属の酸化物を構成する金属の標準電極電位Ｖｒ１、第１の電極１０３の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。
上記の構成とすることにより、前記第２の電極１０６と前記第３の金属の酸化物の界面近傍の第３の金属の酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
なお、本実施の形態において、局所領域１０５は第１の電極１０３と接することがないよう形成されるため、第１の電極１０３は抵抗変化に影響しない。したがって、本実施の形態の局所領域１０５を設けることにより、第１の電極１０３の材料選択の自由度が高まる。そのため、例えば、第１の電極１０３および第２の電極１０６は同一材料から構成されてもよい。この場合、第１の電極１０３のプロセス条件を、第２の電極１０６にも適用することにより、プロセスを簡素化できる。
また、基板１０１としては、例えば、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。抵抗変化層１０４は比較的低い基板温度で形成することが可能であるため、例えば、樹脂材料などから構成される基板の上に抵抗変化層１０４を形成することもできる。
また、不揮発性記憶素子１００は、抵抗変化層１０４に電気的に接続された負荷素子、例えば固定抵抗、トランジスタ、またはダイオードをさらに備えてもよい。
また、本実施の形態において、抵抗変化層１０４を構成する各層および各領域の抵抗率は各層および各領域の酸素含有率の関係を調整することにより実現されてもよい。
例えば、抵抗変化層１０４がｐ型キャリアを有する非化学量論的組成の金属酸化物つまり金属不足酸化物または酸素過剰酸化物で構成されるとき、その酸素含有率が高いほど抵抗値が小さくなる。従って、この場合、第１の酸化物層１０４ａ、第２の酸化物層１０４ｂおよび第３の酸化物層１０４ｃの順で酸素含有率が小さくなり、さらに、局所領域１０５が第３の酸化物層１０４ｃより酸素含有率の大きく、第２の酸化物層１０４ｂと異なる酸素含有率の領域とされる。
また、抵抗変化層１０４がｎ型キャリアを有する非化学量論的組成の金属酸化物つまり酸素不足酸化物または金属過剰酸化物で構成されるとき、その酸素含有率が高いほど抵抗値が大きくなる。従って、この場合、第１の酸化物層１０４ａ、第２の酸化物層１０４ｂおよび第３の酸化物層１０４ｃの順で酸素含有率が大きくなり、さらに、局所領域１０５が第３の酸化物層１０４ｃより酸素含有率の小さく、第２の酸化物層１０４ｂと異なる酸素含有率の領域とされる。
また、本実施の形態において、抵抗変化層１０４を構成する各層および各領域の抵抗率の関係は、例えば、ＥＤＳ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｍｅｔｅｒ）により酸素を測定し、ＥＥＬＳ（ＥｌｅｃｔｒｏｎＥｎｅｒｇｙ−Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により金属を測定することにより組成分析をした後、組成と抵抗率との関係から抵抗率を求めることにより求められる。
［不揮発性記憶素子の製造方法と動作］
次に、図４Ａ〜図４Ｄを参照しながら、本実施の形態の不揮発性記憶素子１００の製造方法の一例について説明する。
まず、図４Ａに示されるように、例えば単結晶シリコンである基板１０１上に、厚さ２００ｎｍの層間絶縁膜１０２を熱酸化法により形成する。そして、第１の電極１０３として例えば厚さ１００ｎｍのＴａＮ薄膜を、スパッタリング法により層間絶縁膜１０２上に形成する。なお、第１の電極１０３と層間絶縁膜１０２との間にＴｉ、ＴｉＮなどの密着層をスパッタリング法により形成することもできる。その後、第１の電極１０３上に、第１の酸化物層１０４ａを、例えばＴａターゲットを用いた反応性スパッタリング法で形成する。
次に、例えばＴａターゲットを用いた反応性スパッタリング法により、第１の酸化物層１０４ａの表面に、当該第１の酸化物層１０４ａよりも抵抗率が高い第２の酸化物層１０４ｂを形成する。
次に、例えば第２の酸化物層１０４ｂの最表面の酸化による改質、或いはＴａターゲットを用いた反応性スパッタリング法により、第２の酸化物層１０４ｂの表面に、当該第２の酸化物層１０４ｂよりも抵抗率が高い第３の酸化物層１０４ｃを形成する。これら第１の酸化物層１０４ａと第２の酸化物層１０４ｂと第３の酸化物層１０４ｃとが積層された積層構造により抵抗変化層１０４が構成される。
ここで、第３の酸化物層１０４ｃの厚みについては、大きすぎると初期抵抗値が高くなりすぎる等の不都合があり、また小さすぎると安定した抵抗変化が得られないという不都合があるため、１ｎｍ以上８ｎｍ以下程度でもよい。
次に、第３の酸化物層１０４ｃ上に、第２の電極１０６として例えば厚さ１５０ｎｍのＩｒ薄膜をスパッタリング法により形成する。
次に、図４Ｂに示されるように、フォトリソグラフィー工程によって、フォトレジストによるパターン１０７を形成する。その後、図４Ｃに示されるように、パターン１０７をマスクとして用いたドライエッチングによって素子領域１０９を形成する。
その後、図４Ｄに示されるように、第１の電極１０３と第２の電極１０６との間（電極間）に初期ブレイク電圧を印加することにより抵抗変化層１０４内に局所領域１０５を形成する。
図５は、本実施の形態に係る不揮発性記憶素子１００の動作例を示す図である。図５の測定に用いたサンプルである不揮発性記憶素子は、第１の電極１０３および第２の電極１０６並びに抵抗変化層１０４の大きさを０．５μｍ×０．５μｍ（面積０．２５μｍ２）としたものである。また、第１の酸化物層１０４ａの抵抗率は１ｍΩ・ｃｍであり、第２の酸化物層１０４ｂの抵抗率は１５ｍΩ・ｃｍであり、第３の酸化物層１０４ｃは絶縁体で、その膜厚は４．２ｎｍである。このような不揮発性記憶素子１００に対して、電極間に読み出し用電圧（例えば０．４Ｖ）を印加した場合、初期抵抗値は約１０７〜１０８Ωである。
図５に示されるように、不揮発性記憶素子１００の抵抗値が初期抵抗値（高抵抗状態における抵抗値ＨＲよりも高い値、例えば、１０７〜１０８Ω）である場合、初期ブレイク電圧を電極間に加えることにより、抵抗状態が変化する。その後、不揮発性記憶素子１００の第１の電極１０３と第２の電極１０６との間に、書き込み用電圧として、例えばパルス幅が１００ｎｓの極性が異なる２種類の電圧パルスを交互に印加すると、図５に示すように抵抗変化層１０４の抵抗値が変化する。すなわち、書き込み用電圧として負電圧パルス（パルス幅１００ｎｓ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が高抵抗値ＨＲから低抵抗値ＬＲへ減少する。他方、書き込み用電圧として正電圧パルス（パルス幅１００ｎｓ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が低抵抗値ＬＲから高抵抗値ＨＲへ増加する。なお、本明細書中において、電圧パルスの極性は、第１の電極１０３の電位を基準として第２の電極１０６の電位が高い場合が“正”であり、第１の電極１０３の電位を基準として第２の電極１０６の電位が低い場合が“負”である。
以上のように本実施の形態の不揮発性記憶素子によれば、局所領域１０５が抵抗変化層１０４の膜厚よりも小さく電界集中が起こるため、低電圧での抵抗変化を可能にすることができる。また、局所領域１０５は第１の電極１０３と接していないため、局所領域１０５が第１の電極１０３と接している時に第１の電極１０３の影響によって生じる寄生抵抗の抵抗変化を抑制し、抵抗変化特性のばらつきを小さくすることができる。さらに、抵抗変化層１０４は抵抗率が順次大きくなる第１の酸化物層１０４ａ、第２の酸化物層１０４ｂおよび第３の酸化物層１０４ｃで構成され、第２の酸化物層１０４ｂにより局所領域１０５の長さ（深さ）を制御できる。したがって、局所領域１０５の長さのばらつきによる抵抗値の変化を抑制でき、抵抗変化特性のばらつきをさらに小さくすることができる。
（実施の形態１の第１の応用例）
実施の形態１の第１の応用例に係る不揮発性記憶装置は、実施の形態１に係る不揮発性記憶素子を備える不揮発性記憶装置であって、１トランジスタ／１不揮発性記憶部とした所謂１Ｔ１Ｒ型のものである。
［不揮発性記憶装置の構成］
図６は、本発明の実施の形態１の第１の応用例に係る不揮発性記憶装置２００の構成を示すブロック図である。また、図７は、図６におけるＣ部の構成（２ビット分の構成）を示す断面図である。
図６に示すように、本応用例に係る不揮発性記憶装置２００は、半導体基板と、半導体基板上に、メモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリアレイ２０２と、行選択回路・ドライバ２０３と、列選択回路・ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」の判定を行うセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。
また、不揮発性記憶装置２００は、セルプレート電源（ＶＣＰ電源）２０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路２０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２１０とをさらに備えている。
メモリアレイ２０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交体交差部に対応してそれぞれ設けられ、これら複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…にそれぞれ接続された複数のトランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４，ＮＴ２１，Ｎ２２，Ｎ２３，Ｎ２４，Ｎ３１，Ｎ３２，Ｎ３３，Ｎ３４，…（以下、「トランジスタＮ１１，Ｎ１２，…」と表す）と、複数のトランジスタＮ１１，Ｎ１２，…と１対１で対応して設けられた複数のメモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４，Ｍ３１，Ｍ３２，Ｍ３３，Ｍ３４（以下、「メモリセルＭ１１，Ｍ１２，…」と表す）とを備えている。
また、メモリアレイ２０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，…に平行して配列されている複数のプレート線ＳＬ０，ＳＬ２，…を備えている。
図７に示すように、ワード線ＷＬ０，ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０，ＷＬ１とビット線ＢＬ０との間に、プレート線ＳＬ０が配されている。
ここで、メモリセルＭ１１，Ｍ１２，…は、実施の形態１に係る不揮発性記憶素子１００に相当する。より具体的には、図７における不揮発性記憶素子２２０が、図６におけるメモリセルＭ１１，Ｍ１２，…に相当し、この不揮発性記憶素子２２０は、基板２１１上に形成された、上部電極２２６、抵抗変化層２２４、局所領域２２５および下部電極２２３から構成されている。
抵抗変化層２２４は、第１の酸化物層２２４ａと、その第１の酸化物層２２４ａ上に形成された第２の酸化物層２２４ｂと、その第２の酸化物層２２４ｂの上に形成された第３の酸化物層２２４ｃとで構成されている。
局所領域２２５は、第２の酸化物層２２４ｂ及び第３の酸化物層２２４ｃ内に上部電極２２６と接して配置され、第１の酸化物層２２４ａに接していない。局所領域２２５は、第３の酸化物層２２４ｃに比べて抵抗率が低く、第２の酸化物層２２４ｂと抵抗率が異なる。
そして、これらの上部電極２２６、抵抗変化層２２４、局所領域２２５および下部電極２２３は、図１に示した実施の形態１に係る不揮発性記憶素子１００における第２の電極１０６、抵抗変化層１０４、局所領域１０５および第１の電極１０３にそれぞれ相当する。
なお、図７における符号２１７はプラグ層を、２１８は金属配線層を、２１９はソース／ドレイン領域をそれぞれ示している。
図６に示すように、トランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４，…のドレインはビット線ＢＬ０に、トランジスタＮ２１，Ｎ２２，Ｎ２３，Ｎ２４，…のドレインはビット線ＢＬ１に、トランジスタＮ３１，Ｎ３２，Ｎ３３，Ｎ３４，…のドレインはビット線ＢＬ２に、それぞれ接続されている。
また、トランジスタＮ１１，Ｎ２１，Ｎ３１，…のゲートはワード線ＷＬ０に、トランジスタＮ１２，Ｎ２２，Ｎ３２，…のゲートはワード線ＷＬ１に、トランジスタＮ１３，Ｎ２３，Ｎ３３，…のゲートはワード線ＷＬ２に、トランジスタＮ１４，Ｎ２４，Ｎ３４，…のゲートはワード線ＷＬ３に、それぞれ接続されている。
さらに、トランジスタＮ１１，Ｎ１２，…のソースはそれぞれ、メモリセルＭ１１，Ｍ１２，…と接続されている。
また、メモリセルＭ１１，Ｍ２１，Ｍ３１，…およびメモリセルＭ１２，Ｍ２２，Ｍ３２，…はプレート線ＳＬ０に、メモリセルＭ１３，Ｍ２３，Ｍ３３，…およびメモリセルＭ１２，Ｍ２２，Ｍ３２，…およびメモリセルＭ１４，Ｍ２４，Ｍ３４，…はプレート線ＳＬ２に、それぞれ接続されている。
アドレス入力回路２０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路・ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路・ドライバ２０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１，Ｍ１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
制御回路２１０は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路・ドライバ２０４へ出力する。
行選択回路・ドライバ２０３は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。行選択回路・ドライバ２０３は、メモリアレイ２０２が具備するメモリセルＭ１１，Ｍ１２，…から少なくとも一つのメモリセルを選択する。
また、列選択回路・ドライバ２０４は、アドレス入力回路２０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧又は読み出し用電圧を印加する。列選択回路・ドライバ２０４は、行選択回路・ドライバ２０３で選択されたメモリセルに電圧を印加することでデータを書き込む。列選択回路・ドライバ２０４は、行選択回路・ドライバ２０３で選択されたメモリセルの抵抗値を検出することでデータを読み出す。
書き込み回路２０５は、制御回路２１０から出力された書き込み信号を受け取った場合、列選択回路・ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。
なお、１トランジスタ／１不揮発性記憶部（１Ｔ１Ｒ）の構成である本応用例の場合、ＣＭＯＳプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。
なお、図６及び図７では、上部電極２２６がビット線に接続され、トランジスタのソースまたはドレインの一端がプレート線に接続される構成を例示したが、その他の構成であってもよい。その場合、メモリセルを低抵抗化させる向きにメモリセルに電流を流す時、トランジスタがソースフォロア接続となるようトランジスタの種類（Ｐ型またはＮ型）が選択され、かつメモリセルと接続されていてもよい。
また、図６では、ソース線はプレート線として一定電圧を供給される構成だが、各ソース線に個別に異なる電圧または電流を供給可能なドライバを備える構成としてもよい。
さらに、図６では、プレート線（ソース線）はワード線と平行に配置されているが、ビット線と平行に配置してもよい。
［不揮発性記憶装置の動作例］
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける本応用例に係る不揮発性記憶装置２００の動作例について、図８に示すタイミングチャートを参照しながら説明する。
図８は、本応用例に係る不揮発性記憶装置２００の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層２２４が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ１１およびＭ２２について情報の書き込みおよび読み出しをする場合のみについて示す。
図８において、ＶＰ／２は抵抗変化を起こさないプリチャージ電圧、ＶＰは、抵抗変化素子の抵抗変化に必要なパルス電圧の振幅を示しており、ＶＴはトランジスタの閾値電圧を示している。また、プレート線には、常時電圧ＶＰ／２が印加され、ビット線も、非選択の場合は電圧ＶＰ／２にプリチャージされている。
メモリセルＭ１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧Ｖ（＞ＶＰ＋ＶＴ）が印加され、トランジスタＮ１１がＯＮ状態となる。そして、そのタイミングに応じて、ビット線ＢＬ０にはパルス電圧ＶＰが印加される。これにより、メモリセルＭ１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１１の抵抗変化層２２４が高抵抗化する。すなわち、メモリセルＭ１１に情報「１」が書き込まれたことになる。
次に、メモリセルＭ２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰのパルス電圧Ｖ（＞ＶＰ＋ＶＴ）が印加され、トランジスタＮ２２がＯＮ状態となる。そのタイミングに応じて、ビット線ＢＬ１には０Ｖの電圧が印加される。これにより、メモリセルＭ２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２２の抵抗変化層２２４が低抵抗化する。すなわち、メモリセルＭ２２に情報「０」が書き込まれたことになる。
メモリセルＭ１１に対する読み出しサイクルにおいては、トランジスタＮ１１をＯＮ状態にするために所定の電圧がワード線ＷＬ０に印加され、そのタイミングに応じて、書き込みの際のパルス幅よりも振幅が小さいパルス電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ１１の抵抗変化層２２４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
次に、メモリセルＭ２２に対する読み出しサイクルにおいて、先のメモリセルＭ１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ２２の抵抗変化層２２４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
本応用例の不揮発性記憶装置２００においても、良好な抵抗変化動作が可能な不揮発性記憶素子を備えているため、安定した動作を実現することができる。
図９Ａは、１ｋビットの不揮発性記憶装置のセル電流と抵抗変化層２２４の構成との関係を示す図である。図９Ａにおいて、横軸は抵抗変化層２２４の構成、縦軸は低抵抗状態ＬＲのセル電流を示す。図９Ａの測定では、第１の酸化物層２２４ａの抵抗率は１ｍΩ・ｃｍであり、第２の酸化物層２２４ｂの抵抗率は１５ｍΩ・ｃｍであり、第３の酸化物層２２４ｃは絶縁体で、その膜厚は４．２ｎｍである。また、図９Ａおよび図９Ｂの局所領域２２５から下方に延びる破線は、局所領域２２５の深さ（形状）のばらつきを示している。
図９Ａにより、抵抗変化層２２４が第１の酸化物層２２４ａおよび第３の酸化物層２２４ｃから構成される２層構造の不揮発性記憶素子を用いた不揮発性記憶装置２００の低抵抗状態ＬＲのセル電流のばらつきが大きいことが分かる。これに対し、同様な駆動電圧で、抵抗変化層２２４が第１の酸化物層２２４ａ、第２の酸化物層２２４ｂおよび第３の酸化物層２２４ｃから構成される３層構造の不揮発性記憶素子を用いた不揮発性記憶装置の低抵抗状態ＬＲのセル電流のばらつきが小さいことが分かる。
図９Ｂは、１ｋビットの不揮発性記憶装置の１００ｋ回エンデュランス特性と抵抗変化層２２４の構成との関係を示す図である。図９Ｂにおいて、横軸は抵抗変化層２２４の構成の種類、縦軸は、当該構成の種類ごとに高抵抗にならないＨＲ不良率（図９Ｂにおける右側の数字）、あるいは低抵抗にならないＬＲ不良の不良率（図９Ｂにおける左側の数字）をいずれも任意単位で示している。
図９Ｂにより、２層構造の不揮発性記憶素子を用いた不揮発性記憶装置の不良率が高いことが分かる。これに対し、同様な駆動電圧で、抵抗変化層２２４が３層構造の不揮発性記憶素子を用いた不揮発性記憶装置の不良率が低く、さらに、第２の酸化物層２２４ｂの膜厚が５ｎｍより大きく、１０ｎｍ、１５ｎｍ、２０ｎｍの不揮発性記憶素子を用いた不揮発性記憶装置の不良率はほぼ０となることが分かる。言い換えると、局所領域２２５が第１の酸化物層２２４ａ内に形成されず、局所領域２２５の下端が第１の酸化物層２２４ａに達しない（接しない）不揮発性記憶素子を用いた不揮発性記憶装置の不良率はほぼ０となることが分かる。
不良率が改善する原因は、抵抗変化層２２４を３層構造とすることにより、局所領域２２５の長さのばらつきを抑制できたことにあると考えられる。このメカニズムは、次のように推定される。
初期ブレイクの際に、抵抗変化層２２４中に局所領域２２５が形成されると、第３の酸化物層２２４ｃに印加される電圧が低くなる。このとき、局所領域２２５と下部電極２２３との間の領域の抵抗が、負荷抵抗として機能する。抵抗変化層２２４が２層構造の場合、第１の酸化物層２２４ａが負荷抵抗となり、抵抗変化層２２４が３層構造の場合、第１の酸化物層２２４ａ及び第２の酸化物層２２４ｂが負荷抵抗となる。抵抗変化層２２４に所定の電圧が印加されると、印加された電圧は局所領域２２５と負荷抵抗とに分圧される。抵抗変化層２２４が２層構造の場合、負荷抵抗となる第１の酸化物層２２４ａの抵抗率が低いため、局所領域２２５に分圧される電圧が大きくなり、局所領域２２５が第１の酸化物層２２４ａ中でさらに成長する。このとき、素子ごとの第１の酸化物層２２４ａの抵抗値ばらつきに起因して、局所領域２２５の成長する長さにばらつきが生じる。他方、抵抗変化層２２４が３層構造の場合、負荷抵抗となる第１の酸化物層２２４ａ及び第２の酸化物層２２４ｂのうち、特に第２の酸化物層２２４ｂの抵抗値が高いため、局所領域２２５に分圧される電圧が抑制され、局所領域２２５の成長は第２の酸化物層２２４ｂ内で止まる。そのため、例えば第２の酸化物層２２４ｂの抵抗値がばらつく場合であっても、局所領域２２５の長さのばらつきが抑制されると考えられる。
図１０Ａは、２層構造の不揮発性記憶素子で１００Ωの負荷抵抗を用いた場合の局所領域２２５の断面ＴＥＭ写真を示す図である。図１０Ｂは、２層構造の不揮発性記憶素子で５０００Ωの負荷抵抗を用いた場合の局所領域２２５の断面ＴＥＭ写真を示す図である。
図１０Ａおよび図１０Ｂにより、負荷抵抗を高くすると、局所領域２２５の長さは短くなり、例えば図１０Ｂに示されるように約１０ｎｍとなることが分かる。
同様に、第１の酸化物層２２４ａと第３の酸化物層２２４ｃとを異なる負荷抵抗として考慮した場合、２層構造の不揮発性記憶素子では、局所領域２２５を形成する過程中、局所領域２２５は第３の酸化物層２２４ｃ中に生成すると、第３の酸化物層２２４ｃの抵抗値を下げるが、第１の酸化物層２２４ａの抵抗率が低いため、電界はまた第３の酸化物層１０４ｃに集中し、局所領域２２５が成長し、結果的に第１の酸化物層２２４ａ中に留まる。局所領域２２５の成長時間は長いため、絶縁破壊により局所領域２２５の長さのばらつきが大きくなり、電流値も高くなる。それに対し、本発明の３層構造の不揮発性記憶素子では、第３の酸化物層２２４ｃの抵抗率は、第１の酸化物層２２４ａおよび第２の酸化物層２２４ｂの抵抗率よりも高いため、抵抗変化層２２４に印加された電界は第３の酸化物層２２４ｃに集中しやすい。また、第２の酸化物層２２４ｂの抵抗率は、第１の酸化物層２２４ａより高いため、局所領域２２５を形成する過程中、局所領域２２５は第３の酸化物層２２４ｃ中に生成すると、第３の酸化物層２２４ｃの抵抗値を下げ、電界は第２の酸化物層１０４ｂに集中し、第３の酸化物層２２４ｃにかかる電圧が下がることにより局所領域２２５の成長を止めることができ、結果的に第２の酸化物層２２４ｂ中に留まる。局所領域２２５の成長時間を短くしたため、局所領域２２５の長さのばらつきは小さくなる。
ただし、第２の酸化物層２２４ｂを薄くした場合（例えば５ｎｍにした場合）、局所領域２２５は第２の酸化物層２２４ｂを貫通し、第１の酸化物層２２４ａに侵入する。その結果、図９Ｂに示されるように、上記の効果が現れず、不良率が比較的に高くなる。
図１１は、１ｋビットの不揮発性記憶装置の１００ｋ回の抵抗変化動作によるエンデュランス特性と第２の酸化物層２２４ｂの抵抗率との関係を示す。図１１において、横軸に抵抗変化層２２４の構成、縦軸に高抵抗にならないＨＲ不良、あるいは低抵抗にならないＬＲ不良の不良率（任意単位）を示している。
図１１により、第２の酸化物層２２４ｂの抵抗率を６Ω・ｃｍ以上とした不揮発性記憶素子を用いた不揮発性記憶装置の不良率はほぼ０となることは分かる。特に、１５ｍΩ・ｃｍ以上とした不揮発性記憶素子を用いた不揮発性記憶装置には、ＨＲ不良およびＬＲ不良の両方の不良率が０となることが分かる。
（実施の形態１の第２の応用例）
実施の形態１の第２の応用例に係る不揮発性記憶装置は、実施の形態１に係る不揮発性記憶素子を備える不揮発性記憶装置であって、ワード線とビット線との交点（立体交差点）に実施の形態１に係る不揮発性記憶素子を介在させた所謂クロスポイント型のものである。
［不揮発性記憶装置の構成］
図１２は、本発明の実施の形態１の第２の応用例に係る不揮発性記憶装置３００の構成を示すブロック図である。また、図１３は、図１２におけるＡ部の構成（４ビット分の構成）を示す斜視図である。
図１２に示すように、本応用例に係る不揮発性記憶装置３００は、半導体基板と、半導体基板上にメモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリアレイ３０２と、行選択回路・ドライバ３０３と、列選択回路・ドライバ３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行うセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。
また、不揮発性記憶装置３００は、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
メモリアレイ３０２は、図１２および図１３に示すように、半導体基板上に互い平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。
また、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の立体交差部に対応してマトリクス状に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３，…（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）が設けられている。
ここで、メモリセルＭ１１１，Ｍ１１２，…は、実施の形態１に係る不揮発性記憶素子１００に相当する。ただし、本応用例において、これらのメモリセルＭ１１１，Ｍ１１２，…は、後述するように電流制御素子を備えている。
なお、図１２におけるメモリセルＭ１１１，Ｍ１１２，…は、図１３において不揮発性記憶素子３２０として示されている。
アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路・ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路・ドライバ３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号はアドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は同じく列のアドレスを示す信号である。
制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し動作を指示する読み出し信号を列選択回路・ドライバ３０４へ出力する。
行選択回路・ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。行選択回路・ドライバ３０３は、メモリアレイ３０２が具備するメモリセルＭ１１１，Ｍ１１２，…から少なくとも一つのメモリセルを選択する。
また、列選択回路・ドライバ３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。列選択回路・ドライバ３０４は、行選択回路・ドライバ３０３で選択されたメモリセルに電圧を印加することでデータを書き込む。列選択回路・ドライバ３０４は、行選択回路・ドライバ３０３で選択されたメモリセルの抵抗値を検出することでデータを読み出す。
書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、行選択回路・ドライバ３０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路・ドライバ３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
また、センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行う。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。
なお、図１２および図１３に示す本応用例に係る不揮発性記憶装置におけるメモリアレイを、３次元に積み重ねることによって、多層化構造の不揮発性記憶装置を実現することも可能である。このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。
［不揮発性記憶素子の構成］
図１４は、本応用例に係る不揮発性記憶装置３００が備える不揮発性記憶素子３２０の構成を示す断面図（図１３のＢ部の拡大断面図）である。
図１４に示すように、本応用例に係る不揮発性記憶装置３００が備える不揮発性記憶素子３２０は、銅配線である下部配線３１２（図１３におけるワード線ＷＬ１に相当する）と上部配線３１１（図１３におけるビット線ＢＬ１に相当する）との間に介在しており、下部電極３１６と、電流制御層３１５と、内部電極３１４と、抵抗変化層３２４と、上部電極３２６とがこの順に下部配線３１２上に積層されて構成されている。
抵抗変化層３２４は、第１の酸化物層３２４ａと、その第１の酸化物層３２４ａ上に形成された第２の酸化物層３２４ｂと、その第２の酸化物層３２４ｂの上に形成された第３の酸化物層３２４ｃとで構成されている。
局所領域３２５は、第２の酸化物層３２４ｂ及び第３の酸化物層３２４ｃ内に上部電極３２６と接して配置され、第１の酸化物層３２４ａに接していない。局所領域３２５は、第３の酸化物層３２４ｃに比べて抵抗率が低く、第２の酸化物層２２４ｂと抵抗率が異なる。
そして、これらの上部電極３２６、抵抗変化層３２４、局所領域３２５および内部電極３１４は、図１に示した実施の形態１に係る不揮発性記憶素子１００における第２の電極１０６、抵抗変化層１０４、局所領域１０５および第１の電極１０３にそれぞれ相当する。
内部電極３１４、電流制御層３１５および下部電極３１６は、電流抑制素子を構成する。電流制御素子は、内部電極３１４を介して、抵抗変化層３２４と電気的に直列接続される負荷素子である。この電流制御素子は、ダイオードに代表される素子であり、電圧に対して非線形な電流特性を示すものである。また、この電流制御素子は、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Ｖｆ以上の振幅の電圧（一方の電極を基準にして例えば＋１Ｖ以上または−１Ｖ以下）を電流制御素子に印加することで電流制御素子の抵抗値が下がり導通するように構成されている。
［不揮発性記憶装置の動作］
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける本応用例に係る不揮発性記憶装置の動作例について、図１５に示すタイミングチャートを参照しながら説明する。
図１５は、本応用例に係る不揮発性記憶装置３００の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層３２４が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ１１１およびＭ１２２について情報の書き込みおよび読み出しをする場合のみについて示す。
図１５におけるＶＰは、抵抗変化素子と電流制御素子とで構成されたメモリセルの抵抗変化に必要なパルス電圧の振幅を示している。ここでは、ＶＰ／２＜閾値電圧Ｖｆの関係が成り立ってもよい。なぜなら、非選択のメモリセルに印加される電圧をＶＰ／２とすると、非選択のメモリセルの電流制御素子は導通状態にならず、非選択のメモリセルに回り込んで流れる漏れ電流を抑えることができるからである。その結果、情報を書き込む必要のないメモリセルへ供給される余分な電流を抑制することができ、低消費電流化をより一層図ることができる。また、非選択のメモリセルへの意図しない書き込み（一般にディスターブと称される）が抑制されるなどの利点もある。選択メモリセルには、ＶＰを印加し、閾値電圧Ｖｆ＜ＶＰの関係を満足する。
また、図１５において、１回の書き込みサイクルに要する時間である書き込みサイクル時間をｔＷで、１回の読み出しサイクルに要する時間である読み出しサイクル時間をｔＲでそれぞれ示している。
メモリセルＭ１１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧ＶＰが印加され、そのタイミングに応じて、ビット線ＢＬ０には同じく０Ｖの電圧が印加される。これにより、メモリセルＭ１１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１１１の抵抗変化層３２４が高抵抗化する。すなわち、メモリセルＭ１１１に情報「１」が書き込まれたことになる。
次に、メモリセルＭ１２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰの０Ｖの電圧が印加され、そのタイミングに応じて、ビット線ＢＬ１には同じくパルス電圧ＶＰが印加される。これにより、Ｍ１２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１２２の抵抗変化層３２４が低抵抗化する。すなわち、メモリセルＭ１２２に情報「０」が書き込まれたことになる。
メモリセルＭ１１１に対する読み出しサイクルにおいては、書き込み時のパルスよりも振幅が小さいパルス電圧であって、０Ｖよりも大きくＶＰ／２よりも小さい値の電圧が、ワード線ＷＬ０に印加される。また、このタイミングに応じて、書き込み時のパルスよりも振幅が小さいパルス電圧であって、ＶＰ／２よりも大きくＶＰよりも小さい値の電圧が、ビット線ＢＬ０に印加される。このときの読み出し電圧をＶｒｅａｄとすると、メモリセルＭ１１１に閾値電圧Ｖｆ＜Ｖｒｅａｄ＜ＶＰとなるような読み出し電圧Ｖｒｅａｄが印加され、高抵抗化されたメモリセルＭ１１１の抵抗変化層３２４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
次に、メモリセルＭ１２２に対する読み出しサイクルにおいて、先のメモリセルＭ１１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ１２２の抵抗変化層３２４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
本応用例の不揮発性記憶装置３００は、良好な抵抗変化動作が可能な不揮発性記憶素子３２０を備えているため、安定した動作を実現することができる。
（実施の形態２）
図１６は本発明の実施の形態２に係る抵抗変化型の不揮発性記憶素子４００の構成例を示した断面図である。
図１に示した本発明の実施の形態１に係る抵抗変化型の不揮発性記憶素子１００と図１６の不揮発性記憶素子４００との違いは、抵抗変化層の各層が上下反対に配置され、さらに第１の電極と第２の電極とが上下反対に配置されていることである。つまり、不揮発性記憶素子１００では、第２の電極１０６が第１の電極１０３の上方に配置されていたのに対し、不揮発性記憶素子４００では、第２の電極４０６が第１の電極４０３の下方に配置されている。
本実施の形態の不揮発性記憶素子４００は、基板４０１と、その基板４０１上に形成された層間絶縁膜４０２と、その層間絶縁膜４０２上に形成された第２の電極４０６と、第１の電極４０３と、第１の電極４０３および第２の電極４０６に挟まれた抵抗変化層４０４とを備えている。
図１６に示すように、抵抗変化層４０４は、第３の酸化物層４０４ｃと、その第３の酸化物層４０４ｃ上に形成された第２の酸化物層４０４ｂと、その第２の酸化物層４０４ｂ上に形成された第１の酸化物層４０４ａと、第２の酸化物層４０４ｂおよび第３の酸化物層４０４ｃ内に第２の電極４０６と接して配置され、第１の酸化物層４０４ａに接していない局所領域４０５とを備えている。
抵抗変化層４０４は、第１の酸化物層４０４ａと第２の酸化物層４０４ｂと第３の酸化物層４０４ｃとの積層構造を有する。第１の酸化物層４０４ａは第１の金属の酸化物を含み、第２の酸化物層４０４ｂは、第２の金属の酸化物を含み、第３の酸化物層４０４ｃは、第３の金属の酸化物を含む。また、第１の酸化物層４０４ａの抵抗率ρｘ、第２の酸化物層１０４ｂの抵抗率ρｙ、および第３の酸化物層４０４ｃの抵抗率ρｚの関係はρｘ＜ρｙ＜ρｚである。つまり、本実施の形態における第１の酸化物層４０４ａ、第２の酸化物層４０４ｂ、第３の酸化物層４０４ｃは、それぞれ、実施の形態１における第１の酸化物層１０４ａ、第２の酸化物層１０４ｂ、第３の酸化物層１０４ｃに対応する。さらに、局所領域４０５の抵抗率をρｌとしたとき、局所領域４０５はρｌ＜ρｚの領域と、ρｌ≠ρｙの領域とを含む。
［不揮発性記憶素子の製造方法と動作］
次に、図１７Ａ〜図１７Ｄを参照しながら、本実施の形態の不揮発性記憶素子４００の製造方法の一例について説明する。
まず、図１７Ａに示されるように、例えば単結晶シリコンである基板４０１上に、厚さ２００ｎｍの層間絶縁膜４０２を熱酸化法により形成する。そして、第２の電極４０６として例えば厚さ１５０ｎｍのＩｒ薄膜を、スパッタリング法により層間絶縁膜４０２上に形成する。なお、第２の電極４０６と層間絶縁膜４０２との間にＴｉ、ＴｉＮなどの密着層をスパッタリング法により形成することもできる。その後、第２の電極４０６上に、第３の酸化物層４０４ｃを、例えばＴａターゲットを用いた反応性スパッタリング法で形成する。
次に、例えばＴａターゲットを用いた反応性スパッタリング法により、第３の酸化物層１０４ｃの表面に、当該第３の酸化物層４０４ｃより抵抗率が低い第２の酸化物層４０４ｂを形成する。
次に、Ｔａターゲットを用いた反応性スパッタリング法により、第２の酸化物層４０４ｂの表面に、当該第２の酸化物層４０４ｂよりも抵抗率が低い第１の酸化物層４０４ａを形成する。これら第１の酸化物層４０４ａと第２の酸化物層４０４ｂと第３の酸化物層４０４ｃとが積層された積層構造により抵抗変化層４０４が構成される。
ここで、第３の酸化物層４０４ｃの厚みについては、大きすぎると初期抵抗値が高くなりすぎる等の不都合があり、また小さすぎると安定した抵抗変化が得られないという不都合があるため、１ｎｍ以上８ｎｍ以下程度でもよい。
次に、第１の酸化物層４０４ａ上に、第１の電極４０３として例えば厚さ１００ｎｍのＴａＮ薄膜をスパッタリング法により形成する。
次に、図１７Ｂに示されるように、フォトリソグラフィー工程によって、フォトレジストによるパターン４０７を形成する。その後、図１７Ｃに示されるように、パターン４０７をマスクとして用いたドライエッチングによって素子領域４０９を形成する。
その後、図４Ｄに示されるように、第１の電極４０３と第２の電極４０６との間（電極間）に初期ブレイク電圧を印加することにより抵抗変化層４０４内に局所領域４０５を形成する。
以上のように本実施の形態の不揮発性記憶素子によれば、実施の形態１と同様の理由により、低電圧での抵抗変化を可能にし、抵抗変化特性のばらつきを小さくすることができる。
（実施の形態３）
図１８は本発明の実施の形態３に係る抵抗変化型の不揮発性記憶素子５００の構成例を示した断面図である。
図１に示した本発明の実施の形態１に係る抵抗変化型の不揮発性記憶素子１００と図１８の不揮発性記憶素子５００との違いは、局所領域１０５が第１の局所領域１０５ａと第２の局所領域１０５ｂとから構成されていることである。
不揮発性記憶素子５００は、基板１０１と、層間絶縁膜１０２と、第１の電極１０３と、第２の電極１０６と、抵抗変化層１０４とを備えている。
ここで、抵抗変化層１０４は、第１の酸化物層１０４ａと、第２の酸化物層１０４ｂと、第３の酸化物層１０４ｃと、局所領域１０５とを備えている。第１の酸化物層１０４ａの抵抗率ρｘ、第２の酸化物層１０４ｂの抵抗率ρｙ、および第３の酸化物層１０４ｃの抵抗率ρｚの関係はρｘ＜ρｙ＜ρｚである。
また、局所領域１０５は、第２の酸化物層１０４ｂ内に配置され、第１の酸化物層１０４ａに接しておらず、第２の酸化物層１０４ｂと異なる抵抗率を有する第１の局所領域１０５ａと、第３の酸化物層１０４ｃ内に第２の電極１０６に接して配置され、第３の酸化物層１０４ｃより低い抵抗率を有する第２の局所領域１０５ｂとを含む。第２の局所領域１０５ｂは、第１の局所領域１０５ａと第２の電極１０６との間に第１の局所領域１０５ａおよび第２の電極１０６に接して配置されている。
第１の局所領域１０５ａの抵抗率をρｌ１とし、第２の局所領域１０５ｂの抵抗率をρｌ２としたとき、ρｌ１＜ρｌ２＜ρｚ、ρｌ１≠ρｙの関係、例えばρｌ１＜ρｙの関係が満たされる。このような抵抗率の関係は、抵抗変化層１０４を、ｐ型キャリアを有する非化学量論的組成の金属酸化物で構成したとき、第１の局所領域１０５ａを第２の酸化物層１０４ｂと異なる酸素含有率の領域、例えば第２の酸化物層１０４ｂより酸素含有率の大きい領域とし、第２の局所領域１０５ｂを第３の酸化物層１０４ｃより酸素含有率の大きい領域とすることで実現される。一方、抵抗変化層１０４を、ｎ型キャリアを有する非化学量論的組成の金属酸化物で構成したとき、第１の局所領域１０５ａを第２の酸化物層１０４ｂと異なる酸素含有率の領域、例えば第２の酸化物層１０４ｂより酸素含有率の小さい領域とし、第２の局所領域１０５ｂを第３の酸化物層１０４ｃより酸素含有率の小さい領域とすることで実現される。
以上のように本実施の形態の不揮発性記憶素子によれば、実施の形態１と同様の理由により、低電圧での抵抗変化を可能にし、抵抗変化特性のばらつきを小さくすることができる。
以上、本発明の不揮発性記憶素子および不揮発性記憶装置について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
例えば、上記実施の形態の不揮発性記憶素子の製造方法は、上記実施の形態の態様に限られない。すなわち、抵抗変化素子を備える電子デバイス全般について、上記製造方法によって、または上記製造方法と公知の方法とを組み合わせることによって、上記実施の形態の不揮発性記憶素子を製造することができる。
また、上記実施の形態において、積層構造の各層がコンタクトホール内に埋めこまれた形状であってもよい。
また、上記実施の形態において、局所領域１０５は１つの不揮発性記憶素子１００において複数形成されても構わない。
また、上記実施の形態において、プレート線はワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、プレート線はトランジスタに共通の電位を与える構成としているが、行選択回路・ドライバと同様の構成のプレート線選択回路・ドライバを有し、選択されたプレート線と非選択のプレート線とを異なる電圧（極性も含む）で駆動する構成としてもよい。
本発明は、不揮発性記憶素子および不揮発性記憶装置に有用であり、特にデジタル家電、メモリカード、パーソナルコンピュータおよび携帯型電話機等の種々の電子機器に用いられる記憶素子および記憶装置等に有用である。
１００、２２０、３２０、４００、５００、１８００ 不揮発性記憶素子
１０１、２１１、４０１ 基板
１０２ 層間絶縁膜
１０３、４０３、１８０３ 第１の電極
１０４、２２４、３２４、４０４、１８０５ 抵抗変化層
１０４ａ、２２４ａ、３２４ａ、４０４ａ 第１の酸化物層
１０４ｂ、２２４ｂ、３２４ｂ、４０４ｂ 第２の酸化物層
１０４ｃ、２２４ｃ、３２４ｃ、４０４ｃ 第３の酸化物層
１０５、２２５、３２５、４０５ 局所領域
１０５ａ 第１の局所領域
１０５ｂ 第２の局所領域
１０６、４０６、１８０６ 第２の電極
１０７、４０７ パターン
１０９、４０９ 素子領域
２００、３００ 不揮発性記憶装置
２０１、３０１ メモリ本体部
２０２、３０２ メモリアレイ
２０３、３０３ 行選択回路・ドライバ
２０４、３０４ 列選択回路・ドライバ
２０５、３０５ 書き込み回路
２０６、３０６ センスアンプ
２０７、３０７ データ入出力回路
２０８ ＶＣＰ電源
２０９、３０９ アドレス入力回路
２１０、３１０ 制御回路
２１７ プラグ層
２１８ 金属配線層
２１９ ソース／ドレイン領域
２２３、３１６ 下部電極
２２６、３２６ 上部電極
３１１ 上部配線
３１２ 下部配線
３１４ 内部電極
３１５ 電流制御層
４０２ 層間絶縁膜
１８０５ｃ フィラメント
ＢＬ０、ＢＬ１、… ビット線
Ｔ１１、Ｔ１２、… トランジスタ
Ｍ１１１、Ｍ１１２、… メモリセル
Ｍ１１、Ｍ１２、… メモリセル
ＳＬ０、ＳＬ２、… プレート線
ＷＬ０、ＷＬ１、… ワード線

Claims (16)

  1. 第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に介在する金属の酸化物から構成され、前記第１の電極と前記第２の電極との間に印加される電圧パルスの極性に基づいて当該金属の酸化物の抵抗状態が高抵抗状態と低抵抗状態とを可逆的に遷移する抵抗変化層とを備え、
    前記抵抗変化層は、
    前記第１の電極の上に配置され、ρｘの抵抗率を有するＭＯｘ（但し、Ｍは金属元素）で表される組成を有する第１の金属酸化物層と、
    前記第１の金属酸化物層の上に配置され、ρｙ（但し、ρｘ＜ρｙ）の抵抗率を有するＮＯｙ（但し、Ｎは金属元素）で表される組成を有する第２の金属酸化物層と、
    前記第２の金属酸化物層の上に配置され、ρｚ（但し、ρｙ＜ρｚ）の抵抗率を有するＰＯｚ（但し、Ｐは金属元素）で表される組成を有する第３の金属酸化物層と、
    前記第３の金属酸化物層及び前記第２の金属酸化物層内に前記第２の電極と接して配置され、前記第１の金属酸化物層に接しておらず、前記第３の金属酸化物層に比べて抵抗率が低く、前記第２の金属酸化物層と抵抗率が異なる局所領域とを含む
    抵抗変化型の不揮発性記憶素子。
  2. 前記第２の金属酸化物層と前記第１の金属酸化物層とに含まれる金属の酸化物は、同種の金属の酸化物である
    請求項１に記載の抵抗変化型の不揮発性記憶素子。
  3. 前記第３の金属酸化物層と前記第１の金属酸化物層とに含まれる金属の酸化物は、同種の金属の酸化物である
    請求項１に記載の抵抗変化型の不揮発性記憶素子。
  4. 前記第３の金属酸化物層と前記第２の金属酸化物層とに含まれる金属の酸化物は、同種の金属の酸化物である
    請求項１に記載の抵抗変化型の不揮発性記憶素子。
  5. 前記第３の金属酸化物層と前記第２の金属酸化物層と前記第１の金属酸化物層とに含まれる金属の酸化物は、同種の金属の酸化物である
    請求項１に記載の抵抗変化型の不揮発性記憶素子。
  6. 前記第３の金属酸化物層と前記第２の金属酸化物層と前記第１の金属酸化物層とに含まれる金属の酸化物は、異種の金属の酸化物である
    請求項１に記載の抵抗変化型の不揮発性記憶素子。
  7. 前記第３の金属酸化物層と前記第２の金属酸化物層と前記第１の金属酸化物層とに含まれる金属の酸化物は、タンタル、ハフニウム、ジルコニウム、およびアルミニウムからなる群より選択される元素より構成される
    請求項１〜６のいずれか１項に記載の抵抗変化型の不揮発性記憶素子。
  8. 前記局所領域は、前記金属元素Ｐを含む金属の酸化物から構成される
    請求項１に記載の抵抗変化型の不揮発性記憶素子。
  9. 前記第１の電極と前記第２の電極とは同一材料から構成される
    請求項１〜８のいずれか１項に記載の抵抗変化型の不揮発性記憶素子。
  10. さらに、前記抵抗変化層に電気的に接続された負荷素子を備える
    請求項１〜９のいずれか１項に記載の抵抗変化型の不揮発性記憶素子。
  11. 前記負荷素子は、固定抵抗、トランジスタ、またはダイオードである
    請求項１０に記載の抵抗変化型の不揮発性記憶素子。
  12. 前記局所領域は、前記抵抗変化層に１つのみ形成されている
    請求項１〜１１のいずれか１項に記載の抵抗変化型の不揮発性記憶素子。
  13. 前記局所領域は、
    前記第２の金属酸化物層に接して配置され、前記第１の金属酸化物層に接しておらず、前記第２の金属酸化物層と異なる抵抗率を有する第１の局所領域と、
    一端は前記第２の電極に接して配置され、他端は前記第１の局所領域と接して配置され、前記第３の金属酸化物層より低く、前記第１の局所領域の抵抗率より高い抵抗率を有する第２の局所領域とを含む
    請求項１〜１２のいずれか１項に記載の抵抗変化型の不揮発性記憶素子。
  14. 基板と、前記基板上に互いに平行に形成された複数の第１の配線と、前記複数の第１の配線の上方に前記基板の主面に平行な面内において互いに平行に且つ前記複数の第１の配線と立体交差するように形成された複数の第２の配線と、前記複数の第１の配線と前記複数の第２の配線との立体交差点に対応して設けられた請求項１〜１３のいずれか１項に記載の不揮発性記憶素子とを具備するメモリセルアレイと、
    前記メモリセルアレイが具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路と、
    前記選択回路で選択された不揮発性記憶素子に電圧を印加することでデータを書き込む書き込み回路と、
    前記選択回路で選択された不揮発性記憶素子の抵抗値を検出することでデータを読み出す読み出し回路と、を備える、
    不揮発性記憶装置。
  15. 前記不揮発性記憶素子は、前記抵抗変化層に電気的に接続された電流制御素子を備える
    請求項１４に記載の不揮発性記憶装置。
  16. 基板と、前記基板上に形成された、複数のワード線および複数のビット線、前記複数のワード線および複数のビット線にそれぞれ接続された複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の請求項１〜１３のいずれか１項に記載の不揮発性記憶素子とを具備するメモリセルアレイと、
    前記メモリセルアレイが具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路と、
    前記選択回路で選択された不揮発性記憶素子に電圧を印加することでデータを書き込む書き込み回路と、
    前記選択回路で選択された不揮発性記憶素子の抵抗値を検出することでデータを読み出す読み出し回路と、を備える、
    不揮発性記憶装置。
JP2013533807A 2011-12-02 2012-11-08 不揮発性記憶素子および不揮発性記憶装置 Active JP5395314B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013533807A JP5395314B2 (ja) 2011-12-02 2012-11-08 不揮発性記憶素子および不揮発性記憶装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2011264799 2011-12-02
JP2011264799 2011-12-02
JP2013533807A JP5395314B2 (ja) 2011-12-02 2012-11-08 不揮発性記憶素子および不揮発性記憶装置
PCT/JP2012/007162 WO2013080452A1 (ja) 2011-12-02 2012-11-08 不揮発性記憶素子および不揮発性記憶装置

Publications (2)

Publication Number Publication Date
JP5395314B2 true JP5395314B2 (ja) 2014-01-22
JPWO2013080452A1 JPWO2013080452A1 (ja) 2015-04-27

Family

ID=48534955

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013533807A Active JP5395314B2 (ja) 2011-12-02 2012-11-08 不揮発性記憶素子および不揮発性記憶装置

Country Status (4)

Country Link
US (1) US8854864B2 (ja)
JP (1) JP5395314B2 (ja)
CN (1) CN103348472B (ja)
WO (1) WO2013080452A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101559257B1 (ko) 2014-10-27 2015-10-15 한양대학교 산학협력단 양방향 스위칭 특성을 가지는 선택소자 및 그 제조방법
US9525133B2 (en) 2013-11-28 2016-12-20 Peking University Resistive random access memory with high uniformity and low power consumption and method for fabricating the same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5291270B1 (ja) * 2011-10-18 2013-09-18 パナソニック株式会社 不揮発性記憶素子、不揮発性記憶装置、及び不揮発性記憶素子の書き込み方法
WO2013061559A1 (ja) * 2011-10-24 2013-05-02 パナソニック株式会社 不揮発性記憶素子および不揮発性記憶装置
JP5571833B2 (ja) * 2012-09-14 2014-08-13 パナソニック株式会社 不揮発性記憶素子及び不揮発性記憶素子の製造方法
TWI563669B (en) * 2014-08-04 2016-12-21 Innolux Corp Thin film transistor and display panel using the same
US9759578B2 (en) * 2015-03-12 2017-09-12 International Business Machines Corporation Sensor arrangement for position sensing
JP6738749B2 (ja) 2016-03-25 2020-08-12 パナソニックセミコンダクターソリューションズ株式会社 気体センサ、水素検出方法、及び燃料電池自動車
CN107315033B (zh) * 2016-04-26 2021-08-06 新唐科技日本株式会社 气体检测装置以及氢检测方法
CN109524042B (zh) * 2018-09-21 2020-03-17 浙江大学 一种基于反型模式阻变场效应晶体管的与非型存储阵列
JP6766920B1 (ja) * 2019-05-24 2020-10-14 ダイキン工業株式会社 スクロール圧縮機
US11309491B2 (en) 2019-08-26 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Data storage structure for improving memory cell reliability

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6473332B1 (en) 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
JP3989506B2 (ja) * 2005-12-27 2007-10-10 シャープ株式会社 可変抵抗素子とその製造方法ならびにそれを備えた半導体記憶装置
JP4967176B2 (ja) 2007-05-10 2012-07-04 シャープ株式会社 可変抵抗素子とその製造方法及び不揮発性半導体記憶装置
CN101978496B (zh) * 2008-07-11 2012-11-07 松下电器产业株式会社 非易失性存储元件和其制造方法、以及使用该非易失性存储元件的非易失性半导体装置
JP4633199B2 (ja) * 2008-10-01 2011-02-16 パナソニック株式会社 不揮発性記憶素子並びにそれを用いた不揮発性記憶装置
JP2010251352A (ja) 2009-04-10 2010-11-04 Panasonic Corp 不揮発性記憶素子及びその製造方法
EP2549535B1 (en) * 2010-03-19 2015-11-04 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile memory element and production method therefor
JP4972238B2 (ja) 2010-09-28 2012-07-11 パナソニック株式会社 抵抗変化型不揮発性記憶素子のフォーミング方法
CN102714210B (zh) 2010-11-19 2015-08-12 松下电器产业株式会社 非易失性存储元件以及非易失性存储元件的制造方法
US8824183B2 (en) * 2010-12-14 2014-09-02 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with vertical bit lines and select devices and methods thereof
JP5250722B1 (ja) * 2011-09-09 2013-07-31 パナソニック株式会社 クロスポイント型抵抗変化不揮発性記憶装置及びその書き込み方法
CN103119717A (zh) * 2011-09-16 2013-05-22 松下电器产业株式会社 非易失性存储元件的制造方法及非易失性存储元件
US8686386B2 (en) * 2012-02-17 2014-04-01 Sandisk 3D Llc Nonvolatile memory device using a varistor as a current limiter element
WO2013145733A1 (ja) * 2012-03-29 2013-10-03 パナソニック株式会社 クロスポイント型抵抗変化不揮発性記憶装置
JP5572749B2 (ja) * 2012-09-26 2014-08-13 パナソニック株式会社 不揮発性記憶素子及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9525133B2 (en) 2013-11-28 2016-12-20 Peking University Resistive random access memory with high uniformity and low power consumption and method for fabricating the same
KR101559257B1 (ko) 2014-10-27 2015-10-15 한양대학교 산학협력단 양방향 스위칭 특성을 가지는 선택소자 및 그 제조방법

Also Published As

Publication number Publication date
US8854864B2 (en) 2014-10-07
CN103348472A (zh) 2013-10-09
US20140050013A1 (en) 2014-02-20
CN103348472B (zh) 2015-11-25
JPWO2013080452A1 (ja) 2015-04-27
WO2013080452A1 (ja) 2013-06-06

Similar Documents

Publication Publication Date Title
JP5395314B2 (ja) 不揮発性記憶素子および不揮発性記憶装置
JP5352032B2 (ja) 不揮発性記憶素子および不揮発性記憶装置
JP5021029B2 (ja) 抵抗変化型不揮発性記憶装置
JP4469023B2 (ja) 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
JP5589054B2 (ja) 不揮発性記憶素子、不揮発性記憶装置、不揮発性半導体装置、および不揮発性記憶素子の製造方法
JP4252110B2 (ja) 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ
JP4555397B2 (ja) 抵抗変化型不揮発性記憶装置
JP5351363B1 (ja) 不揮発性記憶素子および不揮発性記憶装置
JP5830655B2 (ja) 不揮発性記憶素子の駆動方法
JP2010021381A (ja) 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
WO2011052239A1 (ja) 抵抗変化型不揮発性記憶装置およびメモリセルの形成方法
WO2012108185A1 (ja) 不揮発性記憶素子の駆動方法及び初期化方法、並びに不揮発性記憶装置
JP5291270B1 (ja) 不揮発性記憶素子、不揮発性記憶装置、及び不揮発性記憶素子の書き込み方法
CN113228254A (zh) 电阻变化型非易失性存储元件及使用了其的电阻变化型非易失性存储装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130924

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131017

R150 Certificate of patent or registration of utility model

Ref document number: 5395314

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250