JP5021029B2 - 抵抗変化型不揮発性記憶装置 - Google Patents

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Description

本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子とトランジスタとで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置に関する。
近年、抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。
抵抗変化素子を用いた不揮発性記憶装置として、直交するように配置されたビット線とワード線、ソース線との交点の位置に、ＭＯＳトランジスタと抵抗変化素子を直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置が一般的に知られている。
特許文献１では、ペロブスカイト型結晶構造の酸化物を抵抗変化素子として用いた１Ｔ１Ｒ型メモリセルで構成された不揮発性記憶装置が示されている。
図２８は、その中で示されているメモリセルの断面の模式図である。
メモリセル１０１１は、トランジスタ１００６と抵抗変化素子１０１０とを電気的に直列に接続して形成されている。
トランジスタ１００６は、半導体基板１００１上に作製した第１の拡散層領域であるソース領域１００２、第２の拡散層領域であるドレイン領域１００３、およびゲート酸化膜１００４上に形成されたゲート電極１００５からなる。
抵抗変化素子１０１０は、電圧印加によって抵抗値が変化する可変抵抗層１００８を、下部電極１００７と上部電極１００９との間に挟持してなる。
ドレイン領域１００３と下部電極１００７とは電気的に接続されている。
上部電極１００９は、ビット線１０１２となる金属配線に接続され、ゲート電極１００５はワード線に接続され、ソース領域１００２はソース線１０１３となる金属配線に接続される。
ここでは、可変抵抗層１００８に用いる材料としては、Ｐｒ1-xＣａxＭｎＯ3、Ｌａ1-xＣａxＭｎＯ3（ＰＣＭＯ）などが開示されているが、電極材料に関しては特に言及されていない。
また、メモリセル１０１１への書き込み方法については、上部電極１００９にＶｐｐ、ソース領域１００２にＶｓｓ、ゲート電極に所定の電圧振幅Ｖｗｐのパルス電圧を印加すると、低抵抗状態から高抵抗状態に変化し、逆に、上部電極１００９にＶｓｓ、ソース領域１００２にＶｐｐ、ゲート電極に所定のＶｗｅのパルス電圧を印加すると、高抵抗状態から低抵抗状態に変化できることが開示されている。
特許文献２では、前述の電気的信号により抵抗変化が生じる抵抗変化素子とは抵抗変化の原理が異なる抵抗変化素子を用いた、１Ｔ１Ｒ型メモリセルで構成された不揮発性記憶装置が示されている。この記憶装置は、相変化メモリと呼ばれている。
相変化メモリでは、カルコゲナイド材料と呼ばれる相変化材料が、結晶状態とアモルファス状態で抵抗が異なることを利用して、データが記憶される。書き換えは相変化材料に電流を流して融点近傍で発熱させることにより、状態を変化させて行う。リセット動作と呼ばれる高抵抗化（アモルファス化）は、比較的高温に保つ制御により行い、セット動作と呼ばれる低抵抗化（結晶化）は、比較的低温に十分な期間保つ制御により行われる。
また、相変化メモリではデータの書換えに必要な電流はリセット動作とセット動作で異なり、リセット動作の方が比較的大きな電流が必要とされることが開示されている。
図２９は、特許文献２に開示される、相変化メモリの断面図である。
メモリセル１０２１は、記憶部１０２２とＮＭＯＳトランジスタ１０２７とを用いて、１Ｔ１Ｒ型で構成されている。ＮＭＯＳトランジスタ１０２７は、ソースおよびドレインに対応するＮ型拡散層領域１０２９およびＮ型拡散層領域１０３０、ならびにそれらに挟まれたゲート電極１０３１からなる。
記憶部１０２２は、相変化素子１０２４を挟んで、上部側を第２メタル配線層１０２３、下部側をコンタクトビア１０２５、第１メタル配線層１０２６で形成され、ＮＭＯＳトランジスタ１０２７のＮ型拡散層領域１０２９に繋がる。
ＮＭＯＳトランジスタ１０２７の反対側のＮ型拡散層領域１０３０は、各配線層を介して第３メタル配線層１０２８に接続される。
ここでは第２メタル配線層１０２３がソース線、第３メタル配線層１０２８がビット線、ＮＭＯＳトランジスタ１０２７のゲート電極１０３１がワード線に対応している。
特許文献２では、相変化メモリ装置においてソース線を制御する機構を取り入れ、セット動作時とリセット動作時で、電流を流す向きを切り替えることが開示されている。
比較的大きい電流を流す必要があるリセット動作時には、ソース線を所定のハイレベル、ビット線をロウレベルに設定し、比較的小さい電流で足りるセット動作時には、ビット線を所定のハイレベル、ソース線をロウレベルに設定している。
この設定に従って、リセット動作時の電流の向きは、メモリセルのＮＭＯＳトランジスタ１０２７のソース電位（この場合、Ｎ型拡散層領域１０３０の電位に対応）が、半導体基板の電位とほぼ同じロウレベルに維持される方向となる。そのため、いわゆるＭＯＳトランジスタの基板バイアス効果の影響が小さくなるので、トランジスタの駆動能力が高い（大きな電流が得られる）状態で、リセット動作が行われる。
他方、セット動作時の電流の向きは、メモリセルのＮＭＯＳトランジスタ１０２７のソース電位（この場合、Ｎ型拡散層領域１０２９の電位に対応）が、ＮＭＯＳトランジスタ１０２７のオン抵抗値と相変化素子１０２４の抵抗値との分圧関係で決まる電圧値に上昇する方向となる。そのため、いわゆるＭＯＳトランジスタの基板バイアス効果の影響が大きくなり、トランジスタを流れる電流が比較的小さく抑えられる状態で、セット動作が行われる。
この構成により、セット動作およびリセット動作のそれぞれに適した大きさの電流を区別して与えることが容易になり、それぞれの動作結果が安定的に得られるようになる。
ところで、一般に、高密度なメモリセルアレイを構成するためには、メモリセルをできるだけ小面積で形成する必要があり、そのためにはメモリセルの構成要素である抵抗変化素子とともに、トランジスタをできるだけ小面積に形成することが重要である。
トランジスタを小面積に形成するためには、トランジスタのゲート長Ｌをできるだけ短く構成すること、およびトランジスタのゲート幅Ｗをできるだけ無駄なく最小の幅で構成することが有効である。
このことを、特許文献１に開示される不揮発性記憶装置に当てはめて考えてみる。
特許文献１によれば、図２８に示される不揮発性記憶装置において、メモリセル１０１１の低抵抗状態から高抵抗状態への変化（高抵抗化）は、下部電極１００７に対し上部電極１００９に正電圧を印加すること、つまり、ビット線１０１２をＶｐｐ、ソース線１０１３を０Ｖに設定することで行われる。
このとき、トランジスタ１００６の第１の拡散層領域であるソース領域１００２（この場合、ソース領域１００２がトランジスタ１００６のソースとして機能する）の電位は、半導体基板１００１の電位とほぼ同じ０Ｖとなり、トランジスタ１００６に生じる基板バイアス効果は小さく抑えられる。
他方、メモリセル１０１１の高抵抗状態から低抵抗状態への変化（低抵抗化）は、ビット線１０１２を０Ｖ、ソース線をＶｐｐに設定することで行われる。
このとき、第２の拡散層領域であるドレイン領域１００３（この場合、ドレイン領域１００３がトランジスタ１００６のソースとして機能する）の電位は、抵抗変化素子１０１０の抵抗値とトランジスタ１００６のオン抵抗との分圧で決まる電圧に上昇し、トランジスタ１００６に生じる基板バイアス効果は、高抵抗化の場合と比べて大きくなる。
このように、低抵抗化と比べてより大きな電流を必要とする高抵抗化を、トランジスタに生じる基板バイアス効果がより小さくなる方向の電流によって行うことは、トランジスタの駆動能力に無駄な余裕を持たせる必要がなくなり、メモリセルのトランジスタを最適な寸法で構成する上で合理的である。
なお、特許文献２に開示される半導体装置においても、より大きな電流を必要とするリセット動作を、トランジスタに生じる基板バイアス効果がより小さくなる方向の電流によって行う点で、同様の考え方が取り入れられている。
特開２００５−２５９１４号公報（図２） 特開２００５−２６７８３７号公報（図７、図８）
本願発明者らは、抵抗変化型不揮発性記憶装置の１つとして、遷移金属の酸素不足型の酸化物を抵抗変化層とする１Ｔ１Ｒ型メモリセルで構成された抵抗変化型不揮発性記憶装置を検討している。
ここで、酸素不足型の酸化物とは、酸素が化学量論的組成から不足した酸化物をいう。遷移金属の１つであるＴａ（タンタル）の例で言えば、化学量論的な組成を有する酸化物としてＴａ2Ｏ5がある。このＴａ2Ｏ5では、Ｏ（酸素）がタンタルの２．５倍含まれており、酸素含有率で表現すると、７１．４％である。この酸素含有率７１．４％よりも酸素含有率が低くなった状態の酸化物、すなわちＴａＯxと表現したとき、０＜ｘ＜２．５を満足する非化学量論的な組成を有するタンタル酸化物を、酸素不足型のタンタル酸化物と呼ぶ。
課題を説明するための準備として、酸素不足型のタンタル酸化物を抵抗変化層とする抵抗変化素子について、測定で得られたいくつかの特性を説明する。
図１は、測定に用いた抵抗変化素子の基本構造を示す模式図である。抵抗変化層３３０２に酸素不足型のタンタル酸化物を用い、これをＰｔ（白金）からなる下部電極３３０１と、同じくＰｔからなる上部電極３３０３でサンドイッチしたような上下対称な構造とした。
以下、この不揮発性素子を素子Ａと呼ぶ。なお、素子の名称と電極材料の関係は、実施の形態で説明する素子も含めて、表１に示した。
Figure 0005021029
図２は、この素子Ａの抵抗変化の様子の一例を示す電流−電圧のヒステリシス特性を示すグラフであり、下部電極３３０１を基準にしたときの上部電極３３０３の電圧を横軸に表し、素子Ａに流れる電流値を縦軸に表している。
図２において、下部電極３３０１を基準に上部電極３３０３に正電圧を印加していくと、電流はほぼ電圧に比例して増加し、Ａ点で示す正電圧を超えると急激に電流は減少する。すなわち低抵抗状態から高抵抗状態へ変化（高抵抗化）している様子を示している。
一方、高抵抗状態において、下部電極３３０１を基準に上部電極３３０３に負電圧（上部電極３３０３を基準に下部電極３３０１に正電圧を印加することと等価）を印加していくと、Ｂ点で示す負電圧を超えると急激に電流は増加する。すなわち高抵抗状態から低抵抗状態へ変化（低抵抗化）している様子を示している。
図２の特性を示す抵抗変化素子と、特許文献１に開示される抵抗変化素子とは、抵抗変化層の材料は異なるものの、いずれも、双方向的な印加電圧によって高抵抗状態と低抵抗状態が切り換わる、いわゆるバイポーラ動作をし、かつ、下部電極に対し上部電極へ、正電圧の印加で高抵抗化し、負電圧の印加で低抵抗化するという点で共通している。
また、図２の特性は、高抵抗化はＡ点を通過して初めて起こり、低抵抗化はＢ点を通過して起こることを示している。この特性から、本発明に係る抵抗変化素子の高抵抗化には、低抵抗化に比べて、より大きな電流が必要とされることが分かる。
前述したように、より多くの電流が必要な高抵抗化を、メモリセルを構成するトランジスタに生じる基板バイアス効果が小さくなる極性の電圧印加にて行い、より小さい電流で足りる低抵抗化を、その逆極性の電圧印加にて行うことが、メモリセルのトランジスタを最適な寸法で構成する上で合理的である。
しかしながら、本願発明者らは、検討を進める中で、１つの方向の抵抗変化（低抵抗化または高抵抗化）を安定的に生ぜしめる電圧印加方向（駆動極性）は必ずしも一様ではなく、上下電極にＰｔを用い、抵抗変化層に酸素不足型のタンタル酸化物を用いて同一材料で作製した抵抗変化素子の中でも、駆動極性が異なるものがあることを見出した。
例えば、ある抵抗変化素子は、下部電極３３０１よりも上部電極３３０３が高い電圧を正として、上下の電極間に＋２．０Ｖ、１００ｎｓのパルス電圧を印加することで低抵抗化し、−２．６Ｖ、１００ｎｓのパルス電圧を印加することで高抵抗化することが確認された。
また、他の抵抗変化素子は、下部電極３３０１よりも上部電極３３０３が高い電圧を正として、上下の電極間に−２．０Ｖ、１００ｎｓのパルス電圧を印加することで低抵抗化し、＋２．７Ｖ、１００ｎｓのパルス電圧を印加することで高抵抗化することが確認された。
図３（ａ）、図３（ｂ）は、これらの抵抗変化素子について、低抵抗化を引き起こすパルス電圧と高抵抗化を引き起こすパルス電圧とを交互に印加し続けたときの、その都度の抵抗値を表したグラフである。横軸は加えた電気的なパルスの数を表し、縦軸は抵抗値を表している。
図３（ａ）に示されるように、ある抵抗変化素子は、最初、約３３ｋΩの高抵抗状態にあり、＋２．０Ｖのパルス電圧の印加で約５００Ωの低抵抗状態に変化し、次に−２．６Ｖのパルス電圧の印加で約４０ｋΩの高抵抗状態に変化した後、下部電極３３０１に対し上部電極３３０３に正のパルス電圧の印加による低抵抗化と、下部電極３３０１に対し上部電極３３０３に負のパルス電圧の印加による高抵抗化とを繰り返す。
この抵抗変化の方向と印加電圧の極性との関係を、便宜的にＡモードと呼ぶ。
図３（ｂ）に示されるように、他の抵抗変化素子は、最初、約４２ｋΩの高抵抗状態にあり、−２．０Ｖのパルス電圧の印加で約６００Ωの低抵抗状態に変化し、次に＋２．７Ｖのパルス電圧の印加で約４０ｋΩの高抵抗状態に変化した後、下部電極３３０１に対し上部電極３３０３に負のパルス電圧の印加による低抵抗化と、下部電極３３０１に対し上部電極３３０３に正のパルス電圧の印加による高抵抗化とを繰り返す。
この抵抗変化の方向と印加電圧の極性との関係を、便宜的にＢモードと呼ぶ。図２に示した電圧−電流ヒステリシス特性は、このＢモードに対応している。
なお、上述のパルス電圧値は、パルス発生器の設定出力電圧値を指しており、抵抗変化素子の両端間に印加されている実効的な電圧値は、測定系を通じた電圧降下のためこれより小さな電圧値と考えられる。
このような結果が得られた素子Ａにおいて、上部電極３３０３と下部電極３３０１はいずれもＰｔからなり、それらに挟まれた酸素不足型のタンタル酸化物からなる抵抗変化層３３０２は、電極に対して電気的には上下対称な関係である。
このため、抵抗変化特性としてＡモードおよびＢモードのいずれが出現するかは必ずしも自明ではなく、経験則や実証的な測定結果に基づいていた。そしてこれらの現象は、抵抗変化のメカニズムにおいて解明されていない何らかの異方性要因により定まっていると予想される。
ＡモードおよびＢモードが不定に出現する場合、１Ｔ１Ｒ型のメモリ装置を構成する上で、次の課題が考えられる。
第１の課題は、トランジスタのサイズを最適化できないことである。
抵抗変化特性をＡモードおよびＢモードのいずれか一方に限定できるのであれば、従来より知られている考え方に従い、基板バイアス効果の小さい条件でトランジスタが動作するとして、高抵抗化に必要な電流を駆動できる最小限のサイズでトランジスタを構成することができる。
しかし、モードが不定であれば、基板バイアス効果の大きい条件でトランジスタが動作することも考慮して、高抵抗化に必要な電流を駆動できる余裕のあるサイズでトランジスタを構成しておく必要がある。そのため、モードを限定できる場合に比べ、トランジスタのゲート幅Ｗをより広く構成しておく必要があり、メモリセルサイズの縮小化の大きな弊害となり、好ましくない。
第２の課題は、抵抗変化特性のモードを識別する情報を管理する必要が生じることである。
モードが不定であれば、抵抗状態を変化させるために印加する電圧の極性と、電圧印加後に読み出される抵抗状態（高抵抗状態および低抵抗状態のいずれか）との対応が不定であるから、抵抗変化素子を実際的に記憶素子として使用するためには、モードを識別する情報が必須となる。
例えば、ロットやスライスの単位で同じモードが出現する場合は、チップ内に管理用の記憶素子を設け、製造段階で、その管理用の記憶素子に、抵抗変化素子がＡモードおよびＢモードのいずれで抵抗変化するかを示す識別情報を記録しておき、利用段階で、その識別情報に応じて、書き込み動作において印加電圧の極性を反転するか、または読み出し動作において出力データの極性を反転する。
そうすれば、抵抗変化素子を実際的に記憶素子として使用することができると考えられるが、回路構成や制御方法が複雑になり、好ましくない。さらには、もう少し細かな単位、例えばメモリセルの単位で異なるモードが出現する場合は、メモリセルごとに管理用の記憶素子を設けてモードの識別情報を記録することは、実際的には不可能である。
本発明は、このような事情に鑑みてなされたものであり、抵抗変化素子を用いた１Ｔ１Ｒ型の不揮発性記憶装置について、抵抗変化素子の抵抗変化特性のＡモードおよびＢモードの出現を制御可能とし、最適なトランジスタ寸法でメモリセルの設計を可能とする技術を提供することを目的とする。
上記の課題を解決するために、本発明の不揮発性記憶装置は、半導体基板と、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在させ、前記第１電極と前記第２電極と接するように設けられており、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層からなる不揮発性記憶素子と、前記半導体基板の主面に構成された、第１のＮ型拡散層領域と、ゲートと、前記ゲートを挟んで前記第１のＮ型拡散層領域と反対側に構成される第２のＮ型拡散層領域よりなるＮ型ＭＯＳトランジスタとを備え、前記抵抗変化層はタンタルおよびハフニウムのいずれか一方の酸素不足型の酸化物を含み、前記第１電極と前記第２電極は、異なる元素からなる材料によって構成され、前記第１電極の標準電極電位Ｖ1と、前記第２電極の標準電極電位Ｖ2と、タンタルおよびハフニウムのいずれか前記一方の標準電極電位Ｖtとが、Ｖt＜Ｖ2かつＶ1＜Ｖ2を満足し、前記第１電極と、前記Ｎ型ＭＯＳトランジスタの前記第１のＮ型拡散層領域とを接続してメモリセルを構成する。
また、本発明の不揮発性記憶装置は、半導体基板と、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在させ、前記第１電極と前記第２電極と接するように設けられており、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層からなる不揮発性記憶素子と、前記半導体基板の主面に構成されたＮウェルと、前記Ｎウェルの領域内に構成される、第１のＰ型拡散層領域と、ゲートと、前記ゲートを挟んで前記第１のＰ型拡散層領域と反対側に構成される第２のＰ型拡散層領域よりなるＰ型ＭＯＳトランジスタとを備え、前記抵抗変化層はタンタルおよびハフニウムのいずれか一方の酸素不足型の酸化物を含み、前記第１電極と前記第２電極は、異なる元素からなる材料によって構成され、前記第１電極の標準電極電位Ｖ1と、前記第２電極の標準電極電位Ｖ2と、タンタルまたはハフニウムのいずれか前記一方の標準電極電位Ｖtとが、Ｖt＜Ｖ2かつＶ1＜Ｖ2を満足し、前記第２電極と、前記Ｐ型ＭＯＳトランジスタの前記第１のＰ型拡散層領域とを接続してメモリセルを構成する。
本発明の不揮発性記憶装置によると、抵抗変化層に抵抗変化を起こさせにくい電極材料である第１電極と抵抗変化層に抵抗変化を起こさせやすい電極材料である第２電極とで抵抗変化層を挟んでなる抵抗変化型の不揮発性記憶素子を用いてメモリセルを構成するので、各メモリセルにおいて、第１電極を基準にして第２電極に正の電圧を印加することで高抵抗化し、第２電極を基準にして第１電極に正の電圧を印加することで低抵抗化するように、抵抗変化のための電圧印加方向（駆動極性）を一義的に決定できる。
一般的に、抵抗変化素子を高抵抗化させる場合、低抵抗化させる場合と比べて、低い抵抗値の状態にある抵抗変化素子に抵抗変化を起こすだけの電圧を発生させるために、より多くの駆動電流が必要となる。
そこで、前記抵抗変化素子とＮ型ＭＯＳトランジスタとでメモリセルを構成する場合、前記抵抗変化素子の第１電極とＮ型ＭＯＳトランジスタの第１のＮ型拡散層領域とを接続する。この接続により、前記抵抗変化素子を高抵抗化する場合、Ｎ型ＭＯＳトランジスタの第２のＮ型拡散層領域を接地し、Ｎ型ＭＯＳトランジスタに基板バイアス効果が生じにくい接地バイアスにて、前記抵抗変化素子に駆動電流を供給することができる。
また、前記抵抗変化素子とＰ型ＭＯＳトランジスタとでメモリセルを構成する場合、前記抵抗変化素子の第２電極とＰ型ＭＯＳトランジスタの第１のＰ型拡散層領域とを接続する。この接続により、前記抵抗変化素子を高抵抗化する場合、Ｐ型ＭＯＳトランジスタの第２のＮ型拡散層領域を電源に接続し、Ｐ型ＭＯＳトランジスタに基板バイアス効果が生じにくい電源バイアスにて、前記抵抗変化素子に駆動電流を供給することができる。
その結果、基板バイアス効果の大きい条件でトランジスタが動作することも考慮して、高抵抗化に必要な電流を駆動できる余裕のあるサイズでトランジスタを構成しておく必要がなくなり、最適なトランジスタ寸法でメモリセルの設計が可能となる。
さらには、抵抗変化現象は抵抗変化層と電極材料との間の相互作用であり、抵抗変化材料だけではなく、特定の電極材料との組合せが重要となる。例えば電極として、ＰｔやＩｒ（イリジウム）などの比較的高価な材料と組み合わせる場合、一方の電極だけに使用し、他方の電極はＷ（タングステン）などのできるだけ安価な材料で構成できることが望ましい。そのような場合において、どちら側の電極とトランジスタを接続するのが有効かを確実に決定することができる。
すなわち、１Ｔ１Ｒ型メモリセルを用いた抵抗変化型の不揮発性記憶装置を、小さなレイアウト面積で実現し、集積度の向上ならびにコストの低減を図ることができる。
図１は、本発明の基礎データとしての不揮発性記憶素子の基本構造を示す模式図である。 図２は、本発明の基礎データとしての不揮発性記憶素子の抵抗変化における電流−電圧のヒステリシス特性の一例を示す図である。 図３（ａ）、図３（ｂ）は、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係の一例を示す図である。 図４は、本発明の基礎データとしての不揮発性記憶素子のタンタル酸化物層の組成の解析結果を示す図である。 図５は、本発明の基礎データとしての不揮発性記憶素子の構成を示す断面図である。 図６（ａ）、図６（ｂ）は、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図７（ａ）、図７（ｂ）は、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図８（ａ）、図８（ｂ）は、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図９（ａ）、図９（ｂ）は、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１０（ａ）、図１０（ｂ）は、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１１（ａ）、図１１（ｂ）は、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１２は、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１３（ａ）〜図１３（ｈ）は、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１４は、本発明の基礎データとしての不揮発性記憶素子の電極材料種と標準電極電位の関係を示す図である。 図１５（ａ）、図１５（ｂ）は、本発明の基礎データとしての不揮発性記憶素子の動作を説明するための断面模式図である。 図１６（ａ）、図１６（ｂ）は、本発明の基礎データとしての不揮発性記憶素子の動作を説明するための断面模式図である。 図１７は、本発明の基礎データとしての不揮発性記憶素子のハフニウム酸化物層の組成の解析結果を示す図である。 図１８（ａ）、図１８（ｂ）は、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１９（ａ）〜図１９（ｇ）は、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図２０は、本発明の基礎データとしての不揮発性記憶素子の電極材料種と標準電極電位の関係を示す図である。 図２１は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置の構成図である。 図２２は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置のメモリセル部の構成の一例を示す断面図である。 図２３（ａ）〜図２３（ｃ）は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置の動作タイミングチャートである。 図２４は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置のメモリセル特性のシミュレーション図である。 図２５（ａ）〜図２５（ｆ）は、本発明の実施の形態に係るメモリセルの回路構成を示す回路図である。 図２６（ａ）〜図２６（ｆ）は、本発明の実施の形態に係るメモリセルを実現するための抵抗変化素子とトランジスタとの接続関係を示す図である。 図２７は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置のメモリセル部の構成の一例を示す断面図である。 図２８は、従来の抵抗変化型不揮発性記憶装置のメモリセルの断面模式図である。 図２９は、従来の相変化メモリを用いた半導体装置の断面図である。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。
本発明の実施の形態における抵抗変化型不揮発性記憶装置は、抵抗変化素子とＭＯＳトランジスタとを直列に接続してなる１Ｔ１Ｒ型の不揮発性記憶装置であって、抵抗変化素子の抵抗変化特性のモードを固定するとともに、固定されるモードに応じてＭＯＳトランジスタの構成を最適化するものである。
［本発明の基礎データ］
準備として、本発明の抵抗変化型不揮発性記憶装置に用いられる２種類の抵抗変化素子に関する基礎的なデータを説明する。
これらの抵抗変化素子は、異種の材料からなる上下の電極で、それぞれ酸素不足型のタンタル酸化物からなる抵抗変化層、および酸素不足型のハフニウム酸化物からなる抵抗変化層を挟んで構成される。
これらの抵抗変化素子は、可逆的に安定した書き換え特性を有する、抵抗変化現象を利用した不揮発性記憶素子を得ることを目的として本願発明者らにより発明されたものであり、それぞれ関連特許出願である特願２００７−２６７５８３号、および特願２００８−１２１９４７号（特許文献）で詳細に説明されている。
これらの抵抗変化素子が有している、抵抗変化特性を前述のＡモードおよびＢモードのいずれか意図した一方に固定できるという特徴を、本発明の抵抗変化型不揮発性記憶装置に利用する。以下では説明のために、前記関連特許出願の内容の一部を引用する。
なお、本明細書において、「抵抗変化素子」と「抵抗変化型の不揮発性記憶素子（または、短く、不揮発性記憶素子）」とを同義で用いる。
［抵抗変化層に酸素不足型のタンタル酸化物を用いた抵抗変化素子］
まず、酸素不足型のタンタル酸化物を使ったバイポーラ動作する抵抗変化型の不揮発性記憶素子に関する第１の実験について説明する。
第１の実験では、酸素不足型のタンタル酸化物を使ったバイポーラ動作する抵抗変化型の不揮発性記憶素子を、上下のどちらかの電極近傍でのみ抵抗変化が起こりやすく構成することによって、可逆的に安定した書き換え特性が得られるかを検証した。
この検証のため、抵抗変化の起きやすさが電極の材料種によって変化すると想定して、異種材料の上下電極で酸素不足型のタンタル酸化物を挟んだ構造の抵抗変化素子を作製し、抵抗変化特性を測定した。
以下では、第１の実験の結果について説明する。
なお、この検証結果を説明する前に、酸素不足型のタンタル酸化物層の形成方法や、酸素含有率の好適な範囲を説明する。
その後、抵抗変化の起こりやすさが電極材料に依存するかどうかの確認を行うため、Ｐｔ、Ｗ、Ｔａ、ＴａＮ（チッ化タンタル）からなる電極でＴａＯx層を挟んだ構造を形成し、電気パルスによる抵抗変化現象の様子を調べた結果について述べる。
そして最後に、動作しやすい電極材料と動作しにくい電極材料で酸素不足型のタンタル酸化物を挟み込んだ構造の抵抗変化素子の抵抗変化の測定結果について述べる。
［スパッタリング時の酸素流量比とタンタル酸化物層の酸素含有率との関係］
まず、第１の実験における酸素不足型のタンタル酸化物層の作製条件及び酸素含有率の解析結果について述べる。
酸素不足型のタンタル酸化物層は、Ｔａターゲットをアルゴン（Ａｒ）ガスとＯ2（酸素）ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングで作製した。
第１の実験での具体的な酸素不足型のタンタル酸化物の作製方法は次の通りである。
まずスパッタリング装置内に基板を設置し、スパッタリング装置内を７×１０-4Ｐａ程度まで真空引きする。Ｔａをターゲットとして、パワーを２５０Ｗ、ＡｒガスとＯ2ガスとをあわせた全ガス圧力を３．３Ｐａ、基板の設定温度を３０℃にし、スパッタリングを行った。ここでは、Ａｒガスに対するＯ2ガスの流量比を０．８％から６．７％まで変化させた。
まずは、組成を調べる事が目的であるため、基板としては、シリコン（Ｓｉ）上にＳｉＯ2を２００ｎｍ堆積したものを用い、タンタル酸化物層の膜厚は約１００ｎｍになるようにスパッタリング時間を調整した。
このようにして作製したタンタル酸化物層の組成をラザフォード後方散乱法（ＲＢＳ法）、及びオージェ電子分光法（ＡＥＳ法）によって解析した結果を図４に示す。
この図から、酸素分圧比を０．８％から６．７％に変化させた場合、タンタル酸化物層中の酸素含有率は約３５ａｔ％（ＴａＯ0.66）から約７０ａｔ％（ＴａＯ2.3）へと変化していることが分かる。
以上の結果より、タンタル酸化物層中の酸素含有率を酸素流量比によって制御可能である事と、タンタルの化学量論的な酸化物であるＴａ2Ｏ5（ＴａＯ2.5）の酸素含有率７１.４ａｔ％よりも酸素が不足している、酸素不足型のタンタル酸化物が形成されている事が明らかとなった。
なお、第１の実験では、タンタル酸化物層の解析にラザフォード後方散乱法（ＲＢＳ）及びオージェ電子分光法（ＡＥＳ）を利用したが、蛍光Ｘ線分析法（ＸＰＳ）や電子線マイクロアナリシス法（ＥＰＭＡ）等の機器分析手法も利用可能である。
［酸素不足型のタンタル酸化物層の組成と抵抗変化特性］
以上のように作製した酸素不足型のタンタル酸化物のうち、どの程度の酸素含有率を有する酸素不足型のタンタル酸化物が抵抗変化を示すのかを調べた。ここで酸素不足型のタンタル酸化物層を挟む電極の材料として用いたのは、上下の電極ともにＰｔである。
上下にＰｔを用いた場合は、上述のように、バイポーラ型の抵抗変化型の不揮発性素子としては不適当である。しかしながら、Ｐｔは後述するように、抵抗変化を非常に示しやすい電極材料であり、ある酸素含有率を有する酸素不足型のタンタル酸化物が抵抗変化を示すか否かの判定を行うには最も好適な材料である。
以上のような理由から、図５のような不揮発性記憶素子５００を形成した。
すなわち、単結晶シリコン基板５０１上に、厚さ２００ｎｍの酸化物層５０２を熱酸化法により形成し、下部電極５０３としての厚さ１００ｎｍのＰｔ薄膜を、スパッタリング法により酸化物層５０２上に形成した。
その後、Ｔａをターゲットとして、反応性スパッタリングによって酸素不足型のタンタル酸化物層５０４を形成した。第１の実験で検討した範囲では、上記の分析試料と同様に、Ｏ2ガスの流量比を、０．８％から６．７％まで変化させて不揮発性記憶素子を作製した。酸素不足型のタンタル酸化物層５０４の膜厚は３０ｎｍとした。
その後、酸素不足型のタンタル酸化物層５０４の上に、上部電極５０５としての厚さ１５０ｎｍのＰｔ薄膜をスパッタ法により堆積した。
最後にフォトリソグラフィー工程とドライエッチング工程によって、素子領域５０６を形成した。なお、素子領域５０６は、直径が３μｍの円形パターンである。
以上のように作製した不揮発性記憶素子の抵抗変化現象を測定した。その結果、図４のα点（酸素流量比約１．７％、酸素含有率約４５ａｔ％）からβ点（酸素流量比約５％、酸素含有率約６５ａｔ％）のタンタル酸化膜を使った不揮発性記憶素子では、高抵抗値が低抵抗値の５倍以上と良好であった。
図６（ａ）、図６（ｂ）は、それぞれ、α点およびβ点の酸素含有率を有するタンタル酸化物層を使った不揮発性記憶素子についてのパルス印加回数に対する抵抗変化特性を測定した結果である。
図６（ａ）、図６（ｂ）によれば、α点およびβ点の酸素含有率を有するタンタル酸化物層を使った素子では、共に、高抵抗値が低抵抗値の５倍以上と良好であることが判る。
従って、酸素含有率が４５〜６５ａｔ％の組成範囲、即ち抵抗変化層をＴａＯxと表記した場合におけるｘの範囲が０．８≦ｘ≦１．９の範囲がより適切な抵抗変化層の範囲であると言える（酸素含有率＝４５ａｔ％がｘ＝０．８に、酸素含有率＝６５ａｔ％がｘ＝１．９にそれぞれ対応）。
［Ｗ、Ｔａ、ＴａＮを上下の電極材料に用いた抵抗変化素子の抵抗変化特性］
次に、抵抗変化の起こりやすさが、電極材料に依存するかどうかの確認を行うため、Ｐｔ以外の材料として、Ｗ、Ｔａ、ＴａＮから成る下部電極５０３と上部電極５０５で酸素不足型のタンタル酸化物層５０４を挟んだ構造を作製し、電気パルスによる抵抗変化の様子を調べた結果について説明する。
なお、ここでも抵抗変化の起こりやすさだけを評価する目的で実験を行ったので、上下の電極材料は同一とした。また、使用した酸素不足型のタンタル酸化物の酸素含有率は、好適な酸素含有率の範囲のほぼ中間の５８ａｔ％（ＴａＯ1.38）とした。素子の形成方法は上記とほぼ同じであり、Ｐｔ、Ｗ、Ｔａ、ＴａＮのいずれもスパッタリング法によって堆積した。
まず、比較のため、下部電極５０３と上部電極５０５のいずれもＰｔからなる薄膜により形成した不揮発性記憶素子（以下、素子Ｂと表す）の抵抗変化特性について述べる。
図７（ａ）、図７（ｂ）は、このようにして作製した素子Ｂの電気パルスによる抵抗変化の測定結果である。
図７（ａ）は、下部電極５０３と上部電極５０５の間には、パルス幅が１００ｎｓｅｃで、下部電極５０３を基準として上部電極５０５に＋３．０Ｖと−１．５Ｖの電圧を有する電気的パルスを交互に印加した時の抵抗の測定結果である。
この場合、＋３.０Ｖの電圧の電気パルスを印加する事で抵抗値は８００〜１０００Ω程度となり、−１.５Ｖの電圧の電気パルスを印加した場合は、１５０Ω程度と変化していた。すなわち、上部電極５０５に下部電極５０３よりも高い電圧の電気パルスを加えた時に高抵抗化する変化を示した。
また、詳細は省略するが、追加的な実験から、このときの抵抗変化は上部電極５０５の近傍で生じていることを推認する結果が得られた。
次に、印加する電圧のバランスを変化させ、負の電圧を大きくした場合の結果が図７（ｂ）である。この場合、下部電極５０３に対して上部電極５０５に−３.０Ｖと＋１.５Ｖの電圧の電気的パルスを印加した。すると、−３.０Ｖの電気パルスを印加した時に、高抵抗化し、抵抗値は６００〜８００Ω程度となり、＋１.５Ｖの電気パルスを印加した時に低抵抗化して、抵抗値は１５０Ω程度となっている。すなわち、上部電極５０５に下部電極５０３よりも高い電圧の電気パルスを加えた時に低抵抗化しており、図７（ａ）を測定した時と、正反対の動作を示した。
また、詳細は省略するが、追加的な実験から、このときの抵抗変化は下部電極５０３の近傍で生じていることを推認する結果が得られた。
次に、下部電極５０３と上部電極５０５のいずれもＷからなる薄膜により形成した不揮発性記憶素子（以下、素子Ｃと表す）の抵抗変化特性について述べる。
図８（ａ）、図８（ｂ）は、このようにして作製した素子Ｃの電気パルスによる抵抗変化の測定結果である。
図８（ａ）は、上部電極５０５の近傍での抵抗変化を起こさせる（上部電極モード）事を目的に、下部電極５０３を基準にして上部電極５０５に＋７Ｖと、−５Ｖを交互に印加した時の抵抗値の変化を示す。上部電極モードは、下部電極を基準として上部電極に正電圧を印加することで高抵抗化を起こすモードであり、前述のＢモードに対応する。
図８（ａ）から分かるように、パルス数が３０回程度まででは、弱いながらも、Ｂモードでの抵抗変化が観測されており、＋７Ｖの電気パルスを印加した時に高抵抗化し、−５Ｖの電気パルスを印加した時に低抵抗化している。しかしながら、パルス数が３０回を超えると、抵抗変化がほとんど観測されなくなっている。
逆に下部電極５０３の近傍での抵抗変化を起こさせる（下部電極モード）事を目的に、上部電極５０５に＋５Ｖと、−７Ｖを交互に印加した時の抵抗値の変化を図８（ｂ）示す。下部電極モードは、上部電極を基準として下部電極に正電圧を印加することで高抵抗化を起こすモードであり、前述のＡモードに対応する。
図８（ｂ）から分かるように、この場合はほとんど抵抗値の変化は観測されておらず、抵抗値は３０Ω程度で一定の値になっている。
ここで図７（ａ）の上下の電極をＰｔで形成した素子Ｂの結果と図８（ａ）の結果を比較すると、Ｗを電極に使用した時、明らかに抵抗変化が起こりにくくなっているのが分かる。
素子Ｂの測定結果である図７（ａ）では、低抵抗状態の抵抗値は１５０Ω、高抵抗状態の抵抗値は約１０００Ωと、比率にして７倍程度の変化をしているのに対し、Ｗを電極材料に使用した素子Ｃの測定結果である図８（ａ）では、大きく抵抗変化している範囲でも、高々、５０Ωと１００Ωの間で抵抗変化が起こっているだけであり、比率としては、２倍程度の変化をしているだけである。
印加している電圧も、図７（ａ）の測定時は、＋３.０Ｖと−１.５Ｖであるのに対し、図８（ａ）では、＋７Ｖと−５Ｖと非常に高い電圧を印加しているにも関わらず、ほとんど抵抗変化が見られていない。
以上のように、Ｗを電極に使用した場合、電極にＰｔを使用した場合に比べて、明らかに抵抗変化が起こりにくい事がわかる。
以上の結果は、酸素不足型のタンタル酸化物を抵抗変化層に用いた抵抗変化素子の動作は、使用する電極の材料に非常に強く依存する事を意味している。すなわち、少なくとも、Ｐｔを電極に用いた場合は抵抗変化が起こりやすく、Ｗを電極に用いた場合、抵抗変化は起こりにくいのは明らかである。
また、詳しくは説明しないが、ＴａやＴａＮを上下の電極に用いた抵抗変化素子も作製し、抵抗変化特性の測定を行った。
図９（ａ）、図９（ｂ）は下部電極５０３と上部電極５０５のいずれにも、Ｔａを用いた素子Ｄの抵抗変化特性である。
図９（ａ）は、上部電極５０５に＋７Ｖと−５Ｖの電気パルスを加えた場合で、図９（ｂ）は上部電極５０５に＋５Ｖと−７Ｖの電気パルスを加えた場合の測定結果である。いずれの場合も、ほとんど抵抗変化は起こっていない。
また、図１０（ａ）は下部電極５０３と上部電極５０５のいずれにも、ＴａＮを用いた素子Ｅの抵抗変化特性である。図１０（ａ）は、上部電極５０５に＋７Ｖと−５Ｖの電気パルスを加えた場合で、図１０（ｂ）は上部電極５０５に＋５Ｖと−７Ｖの電気パルスを加えた場合の測定結果である。この場合も、ほとんど変化していないと言って良い程度の抵抗変化しか起こっていない。
以上のように、Ｗ以外にも抵抗変化が起こりにくい材料は存在する。
［ＷとＰｔを電極に用いた抵抗変化素子の抵抗変化特性］
次に抵抗変化を起こしやすい材料であるＰｔと、抵抗変化を起こしにくい材料でかつ、プロセス安定性の高い材料であるＷで酸素不足型のタンタル酸化物を挟み込んだ形の抵抗変化素子である素子Ｆの抵抗変化特性について述べる。
用意した素子は、下部電極５０３としてＷ薄膜を用い、上部電極５０５としてＰｔ薄膜を用いて作製した。Ｗ薄膜とＰｔ薄膜は、それぞれ、ＷターゲットとＰｔターゲットをＡｒガス中でスパッタリングする事で堆積した。
以上のようにして作製した素子Ｆの電気パルスによる抵抗変化の様子を図１１（ａ）、図１１（ｂ）に示す。
図１１（ａ）は、上部電極５０５の近傍での抵抗変化を起こさせる（Ｂモード）事を目的に、下部電極５０３を基準にして上部電極５０５に＋２．５Ｖと、−１．５Ｖを交互に印加した時の抵抗値の変化である。この場合、抵抗値は、＋２．５Ｖの電気パルスを印加した時には約６００Ωとなり、−１．５Ｖの電気パルスを印加した時に６０Ωとなって安定して変化している。
一方で、下部電極５０３の近傍での抵抗変化を起こさせる（Ａモード）事を目的に、下部電極５０３を基準にして上部電極５０５に＋１．５Ｖと、−２．５Ｖを交互に印加した時の抵抗値の変化を図１１（ｂ）に示す。この場合は、抵抗変化は、６０Ωと１００Ωの間で抵抗変化が起こっているだけであり、Ｂモードの抵抗変化を起こさせるための電圧印加と比較して、無視できる程度の抵抗変化しか起こっていない。
以上の図１１（ａ）、図１１（ｂ）の結果から、素子Ｆは、片側の電極近傍だけで抵抗変化を起こすバイポーラ動作する抵抗変化型の不揮発性記憶素子の理想的な動作を示している。
また、ＡモードとＢモードの混ざりあいのような現象もみられなかった。
例えば、図１２は、図１１（ａ）、図１１（ｂ）の測定結果を得た素子Ｆとは別の素子（同一基板上の異なる素子）に１０００回程度電気パルスを加えた結果を示しているが、抵抗変化現象が非常に安定して発生しているのが見て取れる。
以上の事から、抵抗変化現象を起こしやすい電極と、抵抗変化現象を起こしにくい電極で抵抗変化層を挟んだ構造を形成する事で、意図した片側の電極側で抵抗変化させることができるため安定動作し、望ましいバイポーラ動作を示す抵抗変化型の不揮発性記憶素子が作製可能である事が分かった。
また、印加電圧と抵抗値の関係は、抵抗変化を起こしやすい電極に正の電圧の電気パルスを印加した時に、抵抗値が高くなり、負の電圧の電気パルスを印加した時に抵抗値が低くなるような動作を示す。
［上下の電極材料種に応じた抵抗変化素子の抵抗変化特性］
次に、電極材料が相異なるいくつかの素子について抵抗変化の起こりやすさを評価した第２の実験の結果を示す。
第２の実験の結果として、下部電極５０３をＷに固定し、上部電極５０５をＰｔ以外の相異なる材料で構成した複数の素子の抵抗変化の様子について述べる。ここで下部電極５０３をＷに固定したのは、Ｗが比較的安定した材料であり、加工も比較的容易である事による。
なお、素子の作製方法は、第１の実験で説明した方法と同様であり、下部電極５０３、上部電極５０５は全てスパッタリング法によって形成した。また、抵抗変化材料である酸素不足型のタンタル酸化物もタンタル金属をＯ2とＡｒ中でスパッタリングして作製した。
電極の違いに応じた抵抗変化の特性を調べるため、酸素不足型のタンタル酸化物の組成は全て同じに設定した。すなわち、酸素含有率を約５８ａｔ％の酸素不足型のタンタル酸化物（ＴａＯxと表現した時、ｘは１.３８）に固定した。
また、第２の実験では、下部電極５０３を動作しにくいＷとしたので、抵抗値の変化がほとんど生じないＡモード（上部電極に対し、下部電極に高い電圧を加えた時に高抵抗化するモード）の結果は省略し、Ｂモード（下部電極に対し、上部電極に高い電圧を加えた時に高抵抗化するモード）の結果のみを示す。Ｂモードで抵抗変化させた時の電気パルスの電圧は、素子によって若干の違いはあるが、下部電極を電圧の基準として、高抵抗化させる時の電圧は＋１．８〜＋２．０Ｖとし、低抵抗化させる時の電圧は−１．３〜−１．６Ｖとした。
図１３（ａ）〜図１３（ｈ）に測定結果をまとめる。
まず、図１３（ａ）の上部電極にＩｒを用いた素子Ｇ、図１３（ｂ）の上部電極にＡｇ（銀）を用いた素子Ｈ、図１３（ｃ）の上部電極にＣｕ（銅）を用いた素子Ｉの結果を見ると、比較的安定して、大きな幅で抵抗変化が生じているのが分かる。次に、図１３（ｄ）の上部電極にＮｉ（ニッケル）を用いた素子Ｊ、図１３（ｈ）の上部電極にＴａＮを用いた素子Ｎでは、若干の抵抗変化が見られたがその変化幅が小さい。
次に、図１３（ｅ）の上部電極にＴａを用いた素子Ｋ、図１３（ｆ）の上部電極にＴｉ（チタン）を用いた素子Ｌ、図１３（ｇ）が上部電極にＡｌ（アルミニウム）を用いた素子Ｍでは、全く抵抗変化現象は観測されなかった。これらの材料は、本質的に抵抗変化が生じにくい性質を持っていると考えられる。
以上の結果から分かる事は、酸素不足型のタンタル酸化物を用いた不揮発性記憶素子では、抵抗変化現象が生じやすい（動作しやすい）材料と、生じにくい（動作しにくい）材料が存在すると言う事である。第２の実験の範囲で言えば、動作しやすい電極はＰｔ、Ｉｒ、Ａｇ、Ｃｕであり、動作しにくい電極材料はＷ、Ｎｉ、Ｔａ、Ｔｉ、Ａｌ、ＴａＮである。
これらの材料の組み合わせで酸素不足型のタンタル酸化物を挟んだ構造の抵抗変化素子を形成すれば、モードの混ざり合いのない安定した抵抗変化が得られる。但し、図７（ａ）、図１１（ｂ）、図１３（ｄ）、図１３（ｈ）を参照すると、Ｗ、Ｎｉ、ＴａＮ電極では、微弱ながらも抵抗変化は観測されている。それ故にこれらの材料を一つの電極に用い、例えば、第２の実験で全く抵抗変化が観測されなかった電極材料であるＴａ、Ｔｉ、Ａｌをもう一つの電極に用いた場合、微弱ながらも安定した抵抗変化が期待できる。
次に、抵抗変化自体の起こるメカニズムと、抵抗変化の起こりやすさの材料依存性について若干の考察を行う。
図１４は、第１の実験と第２の実験の結果をまとめたものである。横軸は電極材料、縦軸には標準電極電位をプロットしてある。図１４の○は抵抗変化が起こりやすかった事を意味し、△は変化の割合が小さいものの抵抗変化が起こった事を意味し、×は抵抗変化が起こらなかった事を意味する。なお、ＴｉＮ（チッ化チタン）は第１の実験および第２の実験では用いなかった電極材料であり、参考のために・で示している。
図１４において、ＴａＮ、ＴｉＮ以外の電極材料の標準電極電位は、非特許文献１：「ＣＲＣ ＨＡＮＤＢＯＯＫ ｏｆ ＣＨＥＭＩＳＴＲＹ ａｎｄ ＰＨＹＳＩＣＳ， ＤＡＶＩＤ Ｒ．ＬＩＤＥ Ｅｄｉｔｏｒ−ｉｎ−ｃｈｉｆ， ８４ｔｈ Ｅｄｉｔｉｏｎ ２００３−２００４， ＣＲＣ ＰＲＥＳＳ」に開示された文献値であり、ＴａＮ、ＴｉＮの標準電極電位は、発明者らが測定したデータである。
発明者らは、ＴａＮ、ＴｉＮを含むいくつかの電極材料の標準電極電位を、Ｓｏｌａｒｔｒｏｎ社製の電気化学測定システムＳＩ１２８０Ｂを用いて構成した３電極系のポテンショスタットにより測定した。測定条件として、作用極に測定対象となる電極材料、対極にＰｔ電極、参照極にＡｇ／ＡｇＣｌ電極を用い、電解液には１ｗｔ％ＫＣｌ７ｍｌをＮ2バブリング下で用いた。
このような条件下で作用極と対極との間の電位平衡点を探索することによって、電極材料のＡｇ／ＡｇＣｌ電極に対する電位平衡点における電位を測定した後、測定された電位に＋０．１９６Ｖを加えた値を、電極材料の標準水素電極に対する電位（すなわち標準電極電位）とした。
図１４を見ると、抵抗変化層の構成元素であるＴａよりも標準電極電位が高い材料では抵抗変化が起こっており、低い材料では抵抗変化が起こりにくくなっている事が分かる。そして、標準電極電位の差が大きいほど抵抗変化が起こりやすく、差が小さくなるにつれて、抵抗変化が起こりにくくなっているのが分かる。
一般に標準電極電位は、酸化のされ易さの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすい事を意味する。この事から酸化のされやすさが抵抗変化現象のメカニズムに大きな役割を果たしているのではないかと推測される。
以上の結果をもとに、抵抗変化のメカニズムを考える。まず。抵抗変化が起こり易い材料（標準電極電位が大きく酸化されにくい材料）によって上部電極が構成されている場合について、図１５（ａ）、図１５（ｂ）を使って説明する。
図１５（ａ）のように、下部電極１４０１と、酸素不足型のタンタル酸化物層１４０２と、Ｔａよりも酸化されにくい材料によって構成されている上部電極１４０３からなる抵抗変化素子に、下部電極１４０１に対して高い電圧を上部電極１４０３に印加した場合、酸素不足型のタンタル酸化物中の酸素原子がイオンとなって、電界によって移動し、上部電極１４０３の界面近傍に集まる。
しかし、上部電極１４０３を構成する金属はＴａに比べて酸化されにくいので、酸素イオン１４０４は酸素不足型のタンタル酸化物層１４０２と上部電極１４０３の界面に滞留した状態になり、界面付近でＴａと結合し、酸素濃度の高い酸素不足型のタンタル酸化物を形成する。この事によって素子は高抵抗化する。
次に、図１５（ｂ）のように、下部電極１４０１に高い電圧を印加した場合、酸素原子は再び酸素イオンとなって、酸素不足型のタンタル酸化物層１４０２の内部に戻っていく。これにより、低抵抗化が起っていると考えられる。
次に、Ｔａよりも酸化されやすい材料によって上部電極が構成されている場合について説明した図が図１６（ａ）、図１６（ｂ）である。
図１６（ａ）のように下部電極１５０１と、酸素不足型のタンタル酸化物層１５０２と、Ｔａよりも酸化され易い材料によって構成されている上部電極１５０３からなる抵抗変化素子に、下部電極１５０１に対して高い電圧を上部電極１５０３に印加した場合、酸素不足型のタンタル酸化物中の酸素原子がイオンとなって電界によって移動し、上部電極１５０３の界面近傍に集まる。
この場合、上部電極１５０３はＴａよりも酸化されやすいので、酸素イオン１５０４は上部電極１５０３の内部に吸いとられて、上部電極１５０３を形成している材料と結合を起こす。この場合、図１５（ａ）とは異なり、酸素不足型のタンタル酸化物層１５０２と上部電極１５０３の界面に高抵抗層が形成されず、さらに上部電極１５０３を構成する元素の数に対して酸素イオンの数は少ないために、抵抗値はほとんど上昇しない。
逆に、図１６（ｂ）のように、下部電極１５０１に高い電圧を印加した場合、上部電極１５０３に吸い取られた酸素は、上部電極材との結合がより安定であるため、酸素不足型のタンタル酸化物層１５０２の中には戻りにくく、抵抗値は大きくは変化しないと考えられる。
もし、図１５（ａ）、図１５（ｂ）、図１６（ａ）、および図１６（ｂ）において、上部電極を構成する材料の酸化のされやすさがＴａと同程度の場合、上記の２つの例の中間的な変化が生じ、微弱な抵抗変化が生じると考えられる。
以上の結果から分かるように、酸素不足型のタンタル酸化物を抵抗変化層に使用した不揮発性記憶素子では、上部電極と下部電極とで異なる標準電極電位を有する材料を用いれば良い。
これにより、片側の電極近傍で優勢に抵抗変化が起こって、理想的なバイポーラ型の抵抗変化を実現できる。さらに、抵抗変化モードの混ざり合いも起こらず、安定した抵抗変化動作が可能となる。
より好適には、一方の電極材料には、Ｔａの標準電極電位よりも大きく、かつ差の大きな材料を用い、もう一方の電極材料には、Ｔａの標準電極電位よりも大きく差の小さな材料を用いればよい。
さらにより好適には、一方の電極材料には、Ｔａの標準電極電位よりも大きな材料を用い、もう一方の電極材料には、Ｔａの標準電極電位よりも小さな材料を用いればよい。
なお、第２の実験の結果としては記述していないが、下部電極および上部電極に、それぞれＴａＮおよびＰｔを用いた抵抗変化素子について、安定した抵抗変化現象が起こったことを示す良好な実験結果が得られている。
ＴａＮの標準電極電位は、発明者らの測定によれば＋０．４８ｅＶであり、ＰｔおよびＴａの標準電極電位は、非特許文献１によればそれぞれ＋１．１８ｅＶ、−０．６ｅＶである。
この例は、上部電極には、Ｔａの標準電極電位よりも大きく、かつ差の大きな材料であるＰｔを用い、下部電極には、Ｔａの標準電極電位よりも大きく差の小さな材料であるＴａＮを用いた一例である。
すなわち、この例では、上述の標準電極電位に関する条件を満たすＴａＮおよびＰｔを電極材料として用いたことで、第２の実験の結果として述べた作用効果が得られたと考えられる。
また他の例として、下部電極および上部電極にそれぞれＴｉＮおよびＰｔを用いてもよい。ＴｉＮの標準電極電位は、発明者らによる前述の測定によれば＋０．５５ｅＶである。したがって、ＴｉＮとＰｔとの組み合わせは、抵抗変化層にタンタル酸化物を用いた場合の標準電極電位に関する条件を満たすので、ＴｉＮおよびＰｔを電極材料として用いることで、第２の実験の結果として述べた作用効果が期待できる。
さらに他の例として、Ａｕ（金）またはＰｄを電極材料として用いてもよい。非特許文献１によればＡｕ、Ｐｄの標準電極電位はそれぞれ＋１．６９２ｅＶ、＋０．９５１ｅＶであり、Ｔａの標準電極電位−０．６ｅＶよりも高い。したがって、抵抗変化層としてタンタル酸化物を用いた場合に、抵抗変化しやすい電極材料としてＡｕおよびＰｄの一方を用い、かつ抵抗変化しにくい電極材料としてＡｕおよびＰｄの前記一方よりも標準電極電位が低い材料（例えば、標準電極電位が＋０．１ｅＶであるＷ）を用いることで、第２の実験の結果として述べた作用効果が期待できる。
また、上記のメカニズムからも明らかなように、抵抗変化を起こしやすい電極に正の電圧の電気パルスを印加した時に、抵抗値が高くなり、負の電圧の電気パルスを印加した時に抵抗値が低くなるような動作を示す。
［抵抗変化層に酸素不足型のハフニウム酸化物を用いた抵抗変化素子］
次に、他の同様な例として、酸素不足型のハフニウム酸化物を抵抗変化層として用いたバイポーラ動作する不揮発性記憶素子に関する第３の実験について説明する。
第１の実験の説明と同様に、まず、酸素不足型のハフニウム酸化物層の形成方法や、酸素含有率の好適な範囲を説明する。
その後、抵抗変化の起こりやすさが電極材料に依存するかどうかの確認を行うため、Ａｌ、Ｔｉ、Ｔａ、Ｗ、Ｃｕ、Ｐｔからなる電極でＨｆＯx層を挟んだ構造を形成し、電気パルスによる抵抗変化現象の様子を調べた結果について述べる。そして最後に、動作しやすい電極材料と動作しにくい電極材料で酸素不足型のハフニウム酸化物を挟み込んだ構造の抵抗変化素子の抵抗変化の測定結果について述べる。
［スパッタリング時の酸素流量比とハフニウム酸化物層の酸素含有率との関係］
まず、第３の実験における酸素不足型のハフニウム酸化物層の作製条件及び酸素含有率の解析結果について述べる。
酸素不足型のハフニウム酸化物層は、Ｈｆ（ハフニウム）ターゲットをＡｒガスとＯ2ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングで作製した。第３の実験での具体的な酸素不足型のハフニウム酸化物の作製方法は次の通りである。
まずスパッタリング装置内に基板を設置し、スパッタリング装置内を３×１０-5Ｐａ程度まで真空引きする。Ｈｆをターゲットとして、パワーを３００Ｗ、ＡｒガスとＯ2ガスとをあわせた全ガス圧力を０．９Ｐａ、基板の設定温度を３０℃にし、スパッタリングを行った。ここでは、Ａｒガスに対するＯ2ガスの流量比を２％から４．２％まで変化させた。
まずは、組成を調べる事が目的であるため、基板としては、Ｓｉ上にＳｉＯ2を２００ｎｍ堆積したものを用い、ハフニウム酸化物層の膜厚は約５０ｎｍになるようにスパッタリング時間を調整した。
このようにして作製したハフニウム酸化物層の組成をラザフォード後方散乱法（ＲＢＳ法）によって解析した結果を図１７に示す。
この図から、酸素流量比を２％から４．２％に変化させた場合、ハフニウム酸化物層中の酸素含有率は約３７．７ａｔ％（ＨｆＯ0.6）から約６９．４ａｔ％（ＨｆＯ2.3）へと変化していることが分かる。
以上の結果より、ハフニウム酸化物層中の酸素含有率を酸素流量比によって制御可能である事と、Ｈｆの化学量論的な酸化物であるＨｆＯ2の酸素含有率６６．７ａｔ％よりも酸素が不足している、酸素不足型のハフニウム酸化物から酸素が過剰に含有されていると思われるハフニウム酸化物までが形成されている事が明らかとなった。
なお、第３の実験では、ハフニウム酸化物層の解析にラザフォード後方散乱法（ＲＢＳ）を利用したが、オージェ電子分光法（ＡＥＳ）、蛍光Ｘ線分析法（ＸＰＳ）、電子線マイクロアナリシス法（ＥＰＭＡ）等の機器分析手法も利用可能である。
［酸素不足型のハフニウム酸化物層の抵抗変化特性］
以上のように作製した酸素不足型のハフニウム酸化物のうち、どの程度の酸素含有率を有する酸素不足型のハフニウム酸化物が抵抗変化を示すのかを調べた。ここで酸素不足型のハフニウム酸化物層を挟む電極の材料として用いたのは、上下の電極ともにＰｔである。
上下にＰｔを用いた場合は、上述のように、バイポーラ型の抵抗変化型の不揮発性素子としては不適当である。しかしながら、Ｐｔは後述するように、抵抗変化を非常に示しやすい電極材料であり、ある酸素含有率を有する酸素不足型のハフニウム酸化物が抵抗変化を示すか否かの判定を行うには最も好適な材料である。
以上のような理由から、図５のような不揮発性記憶素子を形成した。
すなわち、単結晶シリコン基板５０１上に、厚さ２００ｎｍの酸化物層５０２を熱酸化法により形成し、下部電極５０３としての厚さ１００ｎｍのＰｔ薄膜を、スパッタリング法により酸化物層５０２上に形成した。
その後、Ｈｆをターゲットとして、反応性スパッタリングによって酸素不足型のハフニウム酸化物層５０４を形成した。第３の実験で検討した範囲では、上記の分析試料と同様に、Ｏ2ガスの流量比を、２％から４．２％まで変化させて不揮発性記憶素子を作製した。酸素不足型のハフニウム酸化物層５０４の膜厚は３０ｎｍとした。
その後、酸素不足型のハフニウム酸化物層５０４の上に、上部電極５０５としての厚さ１５０ｎｍのＰｔ薄膜をスパッタ法により堆積した。
最後にフォトリソグラフィー工程とドライエッチング工程によって、素子領域５０６を形成した。なお、素子領域５０６は、直径が３μｍの円形パターンである。
以上のように作製した不揮発性記憶素子の抵抗変化現象を測定した。その結果、図１７のα点（酸素流量比約２．７％、酸素含有率約４６．６ａｔ％）からβ点（酸素流量比約３．３％、酸素含有率約６２ａｔ％）のハフニウム酸化膜を使った不揮発性記憶素子では、高抵抗値が低抵抗値の４倍以上と良好であった。
図１８（ａ）、図１８（ｂ）は、それぞれ、α点およびβ点の酸素含有率を有するハフニウム酸化物層を使った不揮発性記憶素子についてのパルス印加回数に対する抵抗変化特性を測定した結果である。
図１８（ａ）、図１８（ｂ）によれば、α点及びβ点の酸素含有率を有するハフニウム酸化物層を使った素子では、共に、高抵抗値が低抵抗値の４倍以上と良好であることが判る。
従って、酸素含有率が４６．６〜６２ａｔ％の組成範囲、即ち抵抗変化層をＨｆＯxと表記した場合におけるｘの範囲が０．９≦ｘ≦１．６の範囲がより適切な抵抗変化層の範囲であると言える（酸素含有率＝４６．６ａｔ％がｘ＝０．９に、酸素含有率＝６２ａｔ％がｘ＝１．６にそれぞれ対応）。
［上下の電極材料種に応じた抵抗変化素子の抵抗変化特性］
次に、抵抗変化の起こりやすさが、電極材料に依存するかどうかの確認を行うため、Ｗからなる下部電極５０３とＡｌ、Ｔｉ、Ｈｆ、Ｔａ、Ｗ、Ｃｕ、Ｐｔの１つから成る上部電極５０５で、酸素不足型のハフニウム酸化物層５０４を挟んだ複数種の素子を作製し、電気パルスによる抵抗変化の様子を調べた結果について説明する。
使用した酸素不足型のハフニウム酸化物の酸素含有率は、好適な酸素含有率の範囲で上限に近い６１ａｔ％（ＨｆＯ1.56）とした。素子の形成方法は、ハフニウム酸化物の成膜方法は上記とほぼ同じであるが、Ａｌ、Ｔｉ、Ｈｆ、Ｔａ、Ｗ、Ｃｕ、Ｐｔはハフニウム酸化物を形成後、一旦大気中に出し、別のスパッタ装置でスパッタリング法によって堆積した。
作製した素子Ｏ〜素子Ｕに使用した下部電極、上部電極の材料を表２に示す。
Figure 0005021029
上記の素子Ｏ〜素子Ｕを、所定の振幅でパルス幅１００ｎｓｅｃの電気パルスを与えて抵抗変化させた。
第３の実験では、下部電極５０３を動作しにくいＷとしたので、Ａモード（上部電極に対し、下部電極に高い電圧を加えた時に高抵抗化するようなモード）の結果は省略し、Ｂモード（下部電極に対し、上部電極に高い電圧を加えた時に高抵抗化するようなモード）の結果のみを示す。
上部電極モードで抵抗変化させた時の電気パルスの電圧は、素子によって若干の違いはあるが、下部電極を電圧の基準として、高抵抗化させる時の電圧は＋１．１〜＋１．９Ｖとし、低抵抗化させる時の電圧は−１．１〜−１．５Ｖとした。
図１９（ａ）〜図１９（ｇ）に測定結果をまとめる。
まず、図１９（ａ）の上部電極にＡｌを用いた素子Ｏ、図１９（ｂ）の上部電極にＴｉを用いた素子Ｐ、図１９（ｃ）の上部電極にＨｆを用いた素子Ｑの結果を見ると、ほとんど抵抗変化しないか、あるいはまったく抵抗変化しないのが分かる。次に、図１９（ｄ）の上部電極にＴａを用いた素子Ｒでは、最初わずかであるが抵抗変化が見られたがパルス数とともにその変化幅が減少していき、ほとんど抵抗変化を示さなくなった。これらの材料は、本質的に抵抗変化が生じにくい性質を持っていると考えられる。
次に、図１９（ｅ）の上部電極にＷを用いた素子Ｓ、図１９（ｆ）の上部電極にＣｕを用いた素子Ｔ、図１９（ｇ）の上部電極にＰｔを用いた素子Ｕでは、比較的安定した抵抗変化が生じた。
以上の結果から分かる事は、酸素不足型のハフニウム酸化物を用いた不揮発性記憶素子では、抵抗変化現象が生じやすい（動作しやすい）材料と、生じにくい（動作しにくい）材料が存在すると言う事である。第３の実験の範囲で言えば、動作しやすい電極はＰｔ、Ｃｕ、Ｗであり、動作しにくい電極材料はＴａ、Ｈｆ、Ｔｉ、Ａｌである。
これらの材料の組み合わせで酸素不足型のハフニウム酸化物を挟んだ構造の抵抗変化素子を形成すれば、モードの混ざり合いのない安定した抵抗変化が得られる。但し、図１９（ｄ）を参照すると、Ｔａ電極では、微弱ながらも抵抗変化は観測されている。それ故にこの材料を一つの電極に用い、例えば、第３の実験で全く抵抗変化が観測されなかった電極材料であるＴｉ、Ｈｆをもう一つの電極に用いた場合、微弱ながらも安定した抵抗変化が期待できる。
次に、抵抗変化自体の起こるメカニズムと、抵抗変化の起こりやすさの材料依存性について若干の考察を行う。
図２０は、酸素不足型のハフニウム酸化物を用いた不揮発性記憶素子に係る結果をまとめたものである。横軸は電極材料、縦軸には標準電極電位をプロットしてある。図２０の○は抵抗変化が起こりやすかった事を意味し、△は変化の割合が小さいものの抵抗変化が起こった事を意味し、×は抵抗変化が起こらなかった事を意味する。
図２０を見ると、抵抗変化層の構成元素であるＨｆよりも標準電極電位が高い材料では抵抗変化が起こっており、低い材料では抵抗変化が起こりにくくなっている事が分かる。そして、標準電極電位の差が大きいほど抵抗変化が起こりやすく、差が小さくなるにつれて、抵抗変化が起こりにくくなっているのが分かる。
この結果は、第２の実験に関して述べた、酸素不足型のタンタル酸化物を用いた不揮発性記憶素子に係る結果と全く同一の傾向を示している。すなわち、酸素不足型のハフニウム酸化物を用いた不揮発性記憶素子について説明した抵抗変化のメカニズム（図１５（ａ）、図１５（ｂ）、図１６（ａ）、および図１６（ｂ）を参照）が、酸素不足型のハフニウム酸化物を用いた不揮発性記憶素子にも同様に働いていると考えられる。
以上の結果から分かるように、酸素不足型のハフニウム酸化物を抵抗変化層に使用した不揮発性記憶素子では、上部電極と下部電極とで異なる標準電極電位を有する材料を用いれば良い。
これにより、片側の電極近傍で優勢に抵抗変化が起こって、理想的なバイポーラ型の抵抗変化を実現できる。さらに、抵抗変化モードの混ざり合いも起こらず、安定した抵抗変化動作が可能となる。
より好適には、一方の電極材料には、Ｈｆの標準電極電位よりも大きく、かつ差の大きな材料を用い、もう一方の電極材料には、Ｈｆの標準電極電位よりも大きく、かつ差の小さな材料を用いれば良い。
さらにより好適には、一方の電極材料には、Ｈｆの標準電極電位よりも大きな材料も用い、もう一方の電極材料には、Ｈｆの標準電極電位以下の材料を用いればよい。
なお、第３の実験の結果としては記述していないが、非特許文献１によれば、Ａｕの標準電極電位は＋１．６９２ｅＶであるので、Ｈｆの標準電極電位−１．５５ｅＶよりも高い。したがって、抵抗変化層としてＨｆ酸化物を用いた場合に、抵抗変化しやすい電極材料としてＡｕを用いても、第３の実験の結果として述べた作用効果が期待できる。
また他の例として、第２の実験に関連して述べたように、下部電極にＴａＮおよびＴｉＮの一方を用い、上部電極にＰｔを用いてもよい。前述した標準電極電位の値から、これらの電極材料の組み合わせは、抵抗変化層にＨｆ酸化物を用いた場合の標準電極電位に関する条件を満たすので、ＴａＮおよびＴｉＮの一方とＰｔとを電極材料として用いることで、第３の実験の結果として述べた作用効果が期待できる。
また、上記のメカニズムからも明らかなように、抵抗変化を起こしやすい電極に正の電圧の電気パルスを印加した時に、抵抗値が高くなり、負の電圧の電気パルスを印加した時に抵抗値が低くなるような動作を示す。
なお、上記の第１の実験、第２の実験及び第３の実験では、抵抗変化層として酸素不足型のタンタル酸化物及びハフニウム酸化物を用いた例について説明したが、これに限定されるものではなく、他の遷移金属の酸素不足型の酸化膜を抵抗変化層に用いた不揮発性記憶素子についても、上記で説明したように電極に加えられた電界による酸素イオンの移動が起こると考えられるため、同様に応用可能である。その場合も、用いる遷移金属材料の標準電極電位を基準にして電極材料を選択すれば、片側で優勢的に動作する不揮発性記憶素子が形成できる。また、抵抗変化層としてのタンタル酸化物やハフニウム酸化物に、抵抗変化特性を大きく変化させない程度に微量のドーパントを添加してもよい。
［本発明の実施の形態における抵抗変化型不揮発性記憶装置］
次に、本発明の実施の形態として、上記で説明した抵抗変化素子を用いた１Ｔ１Ｒ型の不揮発性記憶装置について説明する。
［ＮＭＯＳ構成の１Ｔ１Ｒ不揮発性記憶装置］
図２１は、本発明の実施の形態に係る不揮発性記憶装置の構成を示すブロック図である。
図２１に示すように、本実施の形態に係る不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１を備えており、メモリ本体部２０１は、メモリアレイ２０２と、行選択回路２０８、ワード線ドライバＷＬＤ、ソース線ドライバＳＬＤからなる行ドライバ２０７と、列選択回路２０３と、データの書き込みを行うための書き込み回路２０６と、選択ビット線に流れる電流量を検出し、記憶されているデータが「１」か「０」かを判定するセンスアンプ２０４と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０５とを備える。
さらには、書き込み用電源２１１として低抵抗（ＬＲ）化用電源２１２と高抵抗（ＨＲ）化用電源２１３を備え、低抵抗（ＬＲ）化用電源２１２の出力Ｖ２は、行ドライバ２０７に供給され、高抵抗（ＨＲ）化用電源２１３の出力Ｖ１は、書き込み回路２０６に供給されている。
さらに、外部から入力されるアドレス信号を受け取るアドレス入力回路２０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２１０とを備えている。
メモリアレイ２０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・および複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・、およびビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・の交点に対応してそれぞれ設けられた複数のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ３１、Ｎ３２、Ｎ３３、・・・（以下、「トランジスタＮ１１、Ｎ１２、・・・」と表す）と、トランジスタＮ１１、Ｎ１２、・・・と１対１に直列接続された複数の抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３、・・・（以下、「抵抗変化素子Ｒ１１、Ｒ１２、・・・」と表す）とを備え、個々がメモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３、・・・（以下、「メモリセルＭ１１、Ｍ１２、・・・」と表す）を構成している。ここで、抵抗変化素子Ｒ１１、Ｒ１２、・・・が、本発明の基礎データとして上記で説明した抵抗変化素子である。
図２１に示すように、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・のゲートはワード線ＷＬ０に接続され、トランジスタＮ１２、Ｎ２２、Ｎ３２、・・・のゲートはワード線ＷＬ１に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・のゲートはワード線ＷＬ２に接続され、トランジスタＮ１４、Ｎ２４、Ｎ３４、・・・のゲートはワード線ＷＬ３に接続されている。
また、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・およびトランジスタＮ１２、Ｎ２２、Ｎ３２、・・・はソース線ＳＬ０に共通に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・およびトランジスタＮ１４、Ｎ２４、Ｎ３４、・・・はソース線ＳＬ２に共通に接続されている。
また、抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、・・・はビット線ＢＬ０に接続され、抵抗変化素子Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、・・・はビット線ＢＬ１に接続され、抵抗変化素子Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、・・・はビット線ＢＬ２に接続されている。
アドレス入力回路２０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路２０８へ出力するとともに、列アドレス信号を列選択回路２０３へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１、Ｍ１２、・・・のうちの選択される特定のメモリセルのアドレスを示す信号である。
制御回路２１０は、データの書き込みサイクルにおいては、データ入出力回路２０５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０６へ出力する。他方、データの読み出しサイクルにおいて、制御回路２１０は、読み出し動作を指示する読み出し信号をセンスアンプ２０４へ出力する。
行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２０７より、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・のうちの何れかに対応するワード線ドライバ回路ＷＬＤより、その選択されたワード線に対して、所定の電圧を印加する。
また同様に、行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２０７より、複数のソース線ＳＬ０、ＳＬ２、・・・のうちの何れかに対応するソース線ドライバ回路ＳＬＤより、その選択されたソース線に対して、所定の電圧を印加する。
また、列選択回路２０３は、アドレス入力回路２０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
書き込み回路２０６は、制御回路２１０から出力された書き込み信号を受け取った場合、列選択回路２０３に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
また、センスアンプ２０４は、データの読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、記憶されているデータが「１」か「０」かを判定する。その結果得られた出力データＤＯは、データ入出力回路２０５を介して、外部回路へ出力される。
書き込み用電源２１１は、低抵抗（ＬＲ）化用電源２１２と高抵抗（ＨＲ）化用電源２１３より構成され、その出力は各々、行ドライバ２０７および書き込み回路２０６に入力されている。
書き込み動作に関して、実施の形態で用いた上下の電極の材料種が異なる抵抗変化素子もまた、上下の電極にＰｔを用いた抵抗変化素子における電流−電圧のヒステリシス特性（図２）と類似したヒステリシス特性を有している。
抵抗変化素子Ｒ１１、Ｒ１２、・・・が有する電流−電圧のヒステリシス特性において、図２のＡ点に対応する電圧を高抵抗化電圧ＶHR、図２のＢ点に対応する電圧を低抵抗化電圧ＶLRと表記するとき、ＨＲ化用電源２１３は、抵抗変化素子Ｒ１１、Ｒ１２、・・・に対して、高抵抗化電圧ＶHRを超える正の電圧の印加が可能な電源回路であり、ＬＲ化用電源２１２は、抵抗変化素子Ｒ１１、Ｒ１２、・・・に対して、低抵抗化電圧ＶLRの絶対値を超える負の電圧の印加が可能な電源回路である。
図２２は、図２１におけるＣ部に対応するメモリセル３００の構成（２ビット分の構成）を示す断面図、および抵抗変化素子３０９の拡大図である。
トランジスタ３１７、抵抗変化素子３０９は、各々図２１におけるトランジスタＮ１１、Ｎ１２と抵抗変化素子Ｒ１１、Ｒ１２に対応している。
メモリセル３００は、半導体基板３０１上に、第２のＮ型拡散層領域３０２ａ、第１のＮ型拡散層領域３０２ｂ、ゲート絶縁膜３０３ａ、ゲート電極３０３ｂ、第１ビア３０４、第１配線層３０５、第２ビア３０６、第２配線層３０７、第３ビア３０８、抵抗変化素子３０９、第４ビア３１０、第３配線層３１１を順に形成して構成される。
第４ビア３１０と接続される第３配線層３１１がビット線ＢＬ０に対応し、トランジスタ３１７の第２のＮ型拡散層領域３０２ａに接続された、第１配線層３０５および第２配線層３０７が、この図面に垂直に走るソース線ＳＬ０に対応している。
半導体基板３０１の電圧は０Ｖで、０Ｖ電源線（図示なし）より、一般的に知られている構成で供給されている。
図２２の拡大部分に示されるように、抵抗変化素子３０９は、第３ビア３０８上に下部電極３０９ａ、抵抗変化層３０９ｂ、上部電極３０９ｃがサンドイッチ状に形成され、さらには第３配線と接続される第４ビア３１０につながっている。
ここで、抵抗変化層３０９ｂは酸素不足型のタンタル酸化物よりなり、下部電極３０９ａと上部電極３０９ｃは異なる材料で構成され、下部電極３０９ａが抵抗変化を起こしにくい電極材料であるＷで構成され、ビアを介してトランジスタの第１のＮ型拡散層領域３０２ｂに接続され、上部電極３０９ｃは抵抗変化を起こしやすいＰｔで構成し、ビアを介して第３配線層３１１で形成のビット線ＢＬ０に接続される構造となっている。
［抵抗変化型不揮発性記憶装置の動作］
以上の様に構成された抵抗変化型不揮発性記憶装置について、データを書き込む場合の書き込みサイクル、およびデータを読み出す場合の読み出しサイクルにおける動作例について、図２３（ａ）〜図２３（ｃ）に示すタイミングチャートを参照しながら説明する。
図２３（ａ）〜図２３（ｃ）は、本発明の実施の形態に係る不揮発性記憶装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合をデータ「１」に、低抵抗状態の場合をデータ「０」にそれぞれ割り当てると定義して、その動作例を示す。また、説明は、メモリセルＭ１１についてデータの書き込みおよび読み出しをする場合のみについて示す。
また、図２３（ａ）において、ＬＲ化用電源２１２で発生する電圧Ｖ２は、抵抗変化素子Ｒ１１、Ｒ１２、・・・に対し、低抵抗化電圧ＶLRを超える電圧が印加される電圧値に決定される。
図２３（ｂ）において、ＨＲ化用電源２１３で発生する電圧Ｖ１は、抵抗変化素子Ｒ１１、Ｒ１２、・・・に対し、高抵抗化電圧ＶHRを超える電圧が印加される電圧値に決定される。
Ｖ１およびＶ２の決定方法については、後述する。
図２３（ｃ）において、Ｖｒｅａｄは、センスアンプ２０４で発生されている読み出し用電圧で、高抵抗化電圧ＶHR以下の電圧が、抵抗変化素子Ｒ１１、Ｒ１２、・・・に印加される電圧値である。
また、図２３（ａ）〜図２３（ｃ）において、ＶＤＤは不揮発性記憶装置２００に供給される電源電圧に対応している。
図２３（ａ）に示すメモリセルＭ１１に対するデータ「０」書き込みサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧Ｖ２に設定する。次に、選択するワード線ＷＬ０を電圧ＶＤＤに設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。この段階ではトランジスタ３１７の第２のＮ型拡散層領域３０２ａと、第１のＮ型拡散層領域３０２ｂはともに電圧Ｖ２が印加されているので、電流は流れない。
次に、選択ビット線ＢＬ０を所定期間、電圧０Ｖに設定し、所定期間後、再度電圧Ｖ２となるパルス波形を印加する。この段階で、抵抗変化素子３０９には下部電極３０９ａを基準にして上部電極３０９ｃに、低抵抗化電圧ＶLRを超える絶対値を持つ負の電圧が印加され、高抵抗値から低抵抗値に書き込みが行われる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、トランジスタ３１７をオフして、データ「０」の書き込みが完了する。
図２３（ｂ）に示すメモリセルＭ１１に対するデータ「１」書き込みサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＤＤに設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
次に、選択ビット線ＢＬ０を所定期間、電圧Ｖ１に設定し、所定期間後、再度電圧０Ｖとなるパルス波形を印加する。この段階で、抵抗変化素子３０９には下部電極３０９ａを基準にして上部電極３０９ｃに、高抵抗化電圧ＶHRを超える正の電圧が印加され、低抵抗値から高抵抗値に書き込みが行われる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データ「１」の書き込みが完了する。
図２３（ｃ）に示すメモリセルＭ１１に対するデータの読み出しサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＤＤに設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
次に、選択ビット線ＢＬ０を所定期間、読み出し電圧Ｖｒｅａｄに設定し、センスアンプ２０４により、選択メモリセルＭ１１に流れる電流値を検出することで、記憶されているデータがデータ「０」かデータ「１」かを判定する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データの読み出し動作を完了する。
［１Ｔ１Ｒ型メモリセルの特性］
実施の形態における１Ｔ１Ｒ型メモリセルＭ１１、Ｍ１２、・・・について、特にＮＭＯＳトランジスタＮ１１、Ｎ１２、・・・の構成について説明する。
本実施の形態に従うと、図２２の拡大部分に示すように、抵抗変化素子３０９は、上部電極３０９ｃ側に抵抗変化層３０９ｂが抵抗変化をしやすい電極が使用されており、下部電極３０９ａに対し上部電極３０９ｃに正電圧を印加することで、この界面近傍で酸化現象が進行し高抵抗状態に変化し、逆方向の電圧を印加することで還元現象が進行し低抵抗状態に変化すると考えられ、電圧印加方向に対する抵抗変化の状態が一通りに限定できる。
図２４は、メモリセルの両端に２．２Ｖを印加したとき、抵抗変化素子に印加される電圧を抵抗変化素子の抵抗値との関係を示している。
印加方向１は図２１において、ビット線ＢＬ０、ＢＬ１、・・・に所定の正電圧を、ソース線ＳＬ０、ＳＬ１・・・に０Ｖを印加したとき、すなわち、下部電極３０９ａに対し上部電極３０９ｃに正の電圧を印加したときの特性である。
また、印加方向２は図２１において、ビット線ＢＬ０、ＢＬ１、・・・に０Ｖを、ソース線ＳＬ０、ＳＬ１、・・・に所定の正電圧を、すなわち、下部電極３０９ａに対し上部電極３０９ｃに負の電圧を印加したときの特性を示している。
例えば、素子抵抗値が１０００Ωの時、印加方向１の場合は、抵抗変化素子には約２．１Ｖが印加できることを示しており、電流値としては、２．１Ｖ÷１０００Ω＝２．１ｍＡが駆動できることを示している。また印加方向２の場合は、抵抗変化素子には約１．２５Ｖが印加できることを示しており、電流値としては、１．２５Ｖ÷１０００Ω＝１．２５ｍＡが駆動できることを示している。
このことから、ＮＭＯＳトランジスタの基板バイアス効果の影響が少ない印加方向１が、印加方向２の場合に比べ、この場合であれば約１．７倍大きな電流が駆動できることがわかる。
また、図２３（ａ）で説明のＬＲ化用電源２１２で発生されている電圧Ｖ２の値は、印加方向２の特性を用いて決めることができる。
例えば、抵抗変化素子３０９の高抵抗状態における抵抗値が１０ｋΩとすると、メモリセルの両端に２．２Ｖの印加で、抵抗変化素子３０９には約１．５Ｖまで印加できることが分かる（図２４のＣ点）。このときの電流値は１．５Ｖ÷１０ｋΩ＝０．１５ｍＡである。
抵抗変化素子３０９を低抵抗化させるための低抵抗化電圧ＶLRが例えば−１．３Ｖとすると、ＬＲ化用電源２１２にて、電圧Ｖ２を２．２Ｖとし、かつ０．１５ｍＡ以上の電流駆動能力があれば、抵抗変化素子３０９に対し低抵抗化電圧ＶLRを超える電圧が印加できることがわかる。
同様に、図２３（ｂ）で説明のＨＲ化用電源２１３で発生されている電圧Ｖ１の値は、印加方向１の特性を用いて決めることができる。
例えば、抵抗変化素子３０９の低抵抗状態における抵抗値が１０００Ωとすると、メモリセルの両端に２．２Ｖの印加で、抵抗変化素子３０９には約２．１Ｖまで印加できることが分かる（図２４のＤ点）。このときの電流値は２．１Ｖ÷１０００Ω＝２．１ｍＡである。
抵抗変化素子３０９を高抵抗化させるための高抵抗化電圧ＶHRが例えば１．２Ｖとすると、ＨＲ化用電源２１３にて、電圧Ｖ１を２．２Ｖとし、かつ２．１ｍＡ以上の電流駆動能力があれば、抵抗変化素子３０９に対し高抵抗化電圧ＶHRを超える電圧が印加できることがわかる。より好適には、電圧Ｖ１をより低い電圧（例えば１．８Ｖ等）で、一定以上の余裕度をもった電圧値に決定してもよい。
また、設計段階では上述の様な手法で大体の電圧を設定しておき、製品検査の段階で、電圧Ｖ１や電圧Ｖ２を抵抗変化が安定にできる電圧に動作確認しながら最適電圧に微調整して決定する従来一般的に知られている手法を併用してもよい。
以上説明したように、本実施の形態の抵抗変化型不揮発性記憶装置では、抵抗変化を起こしやすい電極材料で上部電極を形成し、抵抗変化を起こしにくい電極材料で下部電極を形成してなる抵抗変化素子を用いるので、各メモリセルにおいて、１つの方向の抵抗変化（低抵抗化または高抵抗化）を安定的に生ぜしめる電圧印加方向（駆動極性）が一義的に決まる。
そして、この下部電極とＮＭＯＳトランジスタのＮ型拡散層領域の１つとを接続してメモリセルを構成するので、より大きな電流が必要な低抵抗から高抵抗への抵抗変化のための電圧印加を、印加方向１に確実に一致させて行うことができ、印加方向２になる場合を想定する必要がなく、最適なトランジスタ寸法でメモリセルを設計することができる。
このことは、電流駆動能力に余裕があれば、特にＨＲ化電源電圧Ｖ１を、より低電圧化できることでもあり、低電圧化や低消費電力化にも有効である。
さらには、駆動極性が一義的に決まることで、抵抗変化特性のモードを識別する情報を管理する必要がなく、単純で安価な回路構成にできる。
また、Ｐｔの様な高価な電極材料を使用する場合、一方の電極材料だけの適用ですむので、製造コストの低減にも有効となる。
［その他の１Ｔ１Ｒ型メモリセルの構成例］
図２５（ａ）〜図２５（ｆ）は、実施の形態で説明した１Ｔ１Ｒ型メモリセルを含め、一般的に知られている抵抗変化素子に用いられている、１Ｔ１Ｒ型メモリセルの回路構成を示す回路図である。
図２５（ａ）は、実施の形態で説明したＮＭＯＳトランジスタを使用した構成を示す。
図２５（ｂ）は、図２５（ａ）の構成に対し、ビット線とソース線の接続関係を入れ替えた構成を示す。
図２５（ｃ）は、図２５（ｂ）の構成に対し、ソース線を、固定された基準電圧を供給する基準電源に接続した構成を示す。この場合、基準電圧に対してビット線電圧を高くするか、低くするかで書き込み状態を制御する。
図２５（ｄ）は、ＮＭＯＳトランジスタを使用した図２５（ａ）の構成に対し、ＰＭＯＳトランジスタを使用した構成を示す。この場合、ＰＭＯＳトランジスタの基板電圧は、電源電圧ＶＤＤなどの高電位が供給される。また、メモリセルはワード線をロウレベルにすることで選択される点が異なるが、その他の制御方法は図２５（ａ）のＮＭＯＳトランジスタで構成した場合と同じである。
図２５（ｅ）は、図２５（ｄ）の構成に対し、ビット線とソース線の接続関係を入れ替えた構成を示す。
図２５（ｆ）は、図２５（ｅ）の構成に対し、ソース線を、固定された基準電圧を供給する基準電源に接続した構成を示す。この場合、基準電圧に対してビット線電圧を高くするか、低くするかで書き込み状態を制御する。
図２６（ａ）〜図２６（ｆ）は、図２５（ａ）〜図２５（ｆ）の回路を実現するための、抵抗変化素子とトランジスタの本発明に係る接続関係を示す図である。
ここで、抵抗変化層３０９ｅは抵抗変化層３０９ｂと同じく酸素不足型のタンタル酸化物よりなり、下部電極３０９ｄは上部電極３０９ｃの構成材料と同じく抵抗変化を起こしやすいＰｔで構成され、上部電極３０９ｆは下部電極３０９ａと同じく抵抗変化を起こしにくい電極材料であるＷで構成される。
図２６（ａ）は、図２２（ａ）に示される構成と同一であるので、説明は省略する。
図２６（ｂ）は、図２６（ａ）の構成に対し、ビット線とソース線の接続関係を入れ替えて構成され、抵抗変化を起こしやすい電極材用で構成された上部電極３０９ｃがソース線に接続され、抵抗変化を起こしにくい電極材料で構成された下部電極３０９ａが、ＮＭＯＳトランジスタを介してビット線に接続される。
この場合も図２６（ａ）の場合と同様、ソース線とワード線は同方向に配線され、ビット線はこれらに垂直方向に配線される。
図２６（ｃ）の構成では、抵抗変化を起こしやすい電極材用で構成された上部電極３０９ｃが基準電源に接続され、抵抗変化を起こしにくい電極材料で構成された下部電極３０９ａが、ＮＭＯＳトランジスタを介してビット線に接続される。
図２６（ｄ）は、図２６（ａ）の場合とは反対に、抵抗変化を起こしにくい電極材用で構成された上部電極３０９ｆがビット線に接続され、抵抗変化を起こしやすい電極材料で構成された下部電極３０９ｄ側が、ＰＭＯＳトランジスタを介してソース線に接続される。この場合も図２６（ａ）の場合と同様、ソース線とワード線は同方向に配線され、ビット線はこれらに垂直方向に配線される。
図２６（ｅ）は、図２６（ｄ）の構成に対し、ビット線とソース線の接続関係を入れ替えて構成され、抵抗変化を起こしにくい電極材用で構成された上部電極３０９ｆがソース線に接続され、抵抗変化を起こしやすい電極材料で構成された下部電極３０９ｄが、ＰＭＯＳトランジスタを介してビット線に接続される。
この場合も図２６（ｄ）の場合と同様、ソース線とワード線は同方向に配線され、ビット線はこれらに垂直方向に配線される。
図２６（ｆ）は、抵抗変化を起こしにくい電極材用で構成された上部電極３０９ｆが基準電源に接続され、抵抗変化を起こしやすい電極材料で構成された下部電極３０９ｄが、ＰＭＯＳトランジスタを介してビット線に接続される。
図２７は、ＰＭＯＳトランジスタで構成される図２６（ｄ）の１Ｔ１Ｒ型のメモリセル４００を、不揮発性記憶装置に適用した場合に、図２１におけるＣ部（２ビット分）に対応する断面図、および抵抗変化素子４０９の拡大図である。なお、図２２に示されるメモリセル３００と共通する部分は同じ符号を付し、重複する説明は省略する。
メモリセル４００は、半導体基板３０１上に、Ｎウェル４１８、第２のＰ型拡散層領域４０２ａ、第１のＰ型拡散層領域４０２ｂ、ゲート絶縁膜３０３ａ、ゲート電極３０３ｂ、第１ビア３０４、第１配線層３０５、第２ビア３０６、第２配線層３０７、第３ビア３０８、抵抗変化素子４０９、第４ビア３１０、第３配線層３１１を順に形成して構成される。
第４ビア３１０と接続される第３配線層３１１がビット線ＢＬ０に対応し、トランジスタ４１７の第２のＰ型拡散層領域４０２ａに接続された、第１配線層３０５および第２配線層３０７が、この図面に垂直に走るソース線ＳＬ０に対応している。Ｎウェルには、この不揮発性記憶装置２００の電源電圧ＶＤＤが、ＶＤＤ電源線（図示なし）より、一般的に知られている構成で供給されている。
図２７の拡大部分に示されるように、抵抗変化素子４０９は、第３ビア３０８上に下部電極３０９ｄ、抵抗変化層３０９ｅ、上部電極３０９ｆがサンドイッチ状に形成され、さらには第３配線と接続される第４ビア３１０につながっている。
ここで、ＰＭＯＳトランジスタで構成した１Ｔ１Ｒ型メモリセル（図２６（ｄ）〜図２６（ｆ））の場合、ＮＭＯＳトランジスタで構成した１Ｔ１Ｒ型メモリセル（図２６（ａ）〜図２６（ｃ））の場合とは逆に、トランジスタ４１７の第１のＰ型拡散層領域４０２ｂと接続される下部電極３０９ｄを、抵抗変化を起こしやすい電極材料であるＰｔで構成し、上部電極３０９ｆを、抵抗変化を起こしにくい電極材料であるＷで構成している。
これは、基板バイアス効果の影響が少なく、電流駆動能力が大きく取れるトランジスタ４１７の駆動方向は、第２のＰ型拡散層領域４０２ａをソースとし、このＰＭＯＳトランジスタの基板電圧となるＮウェル４１８の電圧（ＶＤＤ）に近くなる、すなわち、下部電極３０９ｄをハイレベルとし、上部電極３０９ｆをロウレベルにする方向である。
この電圧印加方向に、より大きな電流が必要な低抵抗状態から高抵抗状態の抵抗変化方向を一致させるには、下部電極３０９ｄを抵抗変化を起こしやすい電極材料で構成し、反対に上部電極３０９ｆを抵抗変化を起こしにくい電極材料で構成することであり、上部電極３０９ｆに対し下部電極３０９ｄに正の電圧が印加され、このとき、下部電極３０９ｄの界面近傍で酸化現象が進行し高抵抗状態に変化できる。
なお、一般的には１Ｔ１Ｒ型メモリセルには、ＮＭＯＳトランジスタが使用される場合が多いが、ＰＭＯＳトランジスタでメモリセルを形成する場合として、次のような場合が考えられる。
例えば、選択するメモリセルにおいて、より大きなトランジスタの駆動電流を得る目的で、メモリセルのトランジスタの閾値電圧だけを低く設定することがある。この場合、選択メモリセルが属するビット線に接続される、選択メモリセル以外の非選択メモリセルへのリーク電流も増大する。その結果、読み出し特性が低下することが考えられる。
選択メモリセルの駆動電流を維持したままリーク電流増大を回避する一つの方法として、半導体基板３０１の領域をいくつかのブロックに電気的に分離した構造とし、選択メモリセルが属するブロック以外のトランジスタについてその閾値電圧が高くなるように、そのブロックの基板電圧を変えてそのリーク電流を低減する方法が考えられる。
一般的に、多くのＣＭＯＳ型半導体装置において、半導体基板３０１にはＰ型シリコン半導体が用いられている。従って、このような構成を実施しようとすると、メモリセルのトランジスタをＮＭＯＳトランジスタで構成する場合、例えばトリプルウェル構造として知られているウェル構造を採用して、基板領域をいくつかのブロックに電気的に分離する必要がある。その場合、新たな製造工程の追加が必要になり、コスト増大につながる。
これに対し、メモリセルのトランジスタをＰＭＯＳトランジスタで構成する場合、Ｎウェル４１８を所望の単位でレイアウト設計してブロック化すればよいだけなので、製造工程の追加を伴わずブロックごとの分離が実施できる優位点が考えられる。
また、図２２および図２７の断面図は、それぞれ図２６（ａ）、図２６（ｄ）に対応して示している。
ＮＭＯＳトランジスタで構成される図２６（ｂ）、図２６（ｃ）に対応する断面図は、図２２（ａ）の断面図に対して、ソース線、ビット線、基準電源が接続される配線層が変わるだけなので、説明を省略する。
また、ＰＭＯＳトランジスタで構成される図２６（ｅ）、図２６（ｆ）に対応する断面図は、図２７の断面図に対して、ソース線、ビット線、基準電圧が接続される配線層が変わるだけなので、説明を省略する。
表３は、図２６（ａ）〜図２６（ｆ）に対応するメモリセル構造に関して、その各々について、抵抗素子に低抵抗化書き込みを行う場合と、高抵抗化書き込みを行う場合の、ビット線とソース線の制御方法を示すものである。
Figure 0005021029
なお、図２６（ｂ）及び図２６（ｄ）の構造の場合、図２１に示すブロック図において、ＬＲ化用電源２１２の出力Ｖ２は、書き込み回路２０６に供給され、ＨＲ化用電源２１３の出力Ｖ１は、行ドライバ２０７に供給される構成となる。
また図２６（ｃ）及び図２６（ｆ）の構造の場合、図２１に示すブロック図において、書き込み回路２０６に供給されているＨＲ化用電源２１３の出力Ｖ１は、抵抗変化素子３０９を高抵抗化させるための高抵抗化電圧ＶHRと抵抗変化素子３０９を低抵抗化させるための低抵抗化電圧ＶLRの和以上の電圧値が設定され、行ドライバ２０７に供給されているＬＲ化用電源２１２の出力Ｖ２は、その中間付近の電圧値が設定される。
各メモリセルにおいて、１つの方向の抵抗変化（低抵抗化または高抵抗化）を安定的に生ぜしめる電圧印加方向（駆動極性）は、表３に従って一義的に決まるので、抵抗変化特性のモードを識別する情報を管理する必要がなく、回路構成が単純化できる。
なお、上記した実施形態では、抵抗変化層とした酸素不足型のタンタル酸化物、ハフニウム酸化物を用いた例について説明したが、これに限定されるわけではなく、他の遷移金属の酸素不足型の酸化膜を抵抗変化層に用いた不揮発性記憶素子にも応用可能である。
なお、本実施の形態において、抵抗変化を起こしやすい電極材料としてＰｔを用いたが、他にＩｒ、Ｐｄ、Ａｇ、Ｃｕを用いてもよい。
同様に、抵抗変化を起こしにくい電極材料としてＷを用いたが、他にＮｉ、Ｔａ、Ｔｉ、Ａｌ、チッ化Ｔａを用いてもよい。
以上説明したように、本発明では、抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルで構成された抵抗変化型不揮発性記憶装置を、小さなレイアウト面積で実現することができるので、例えば、高集積かつ小面積のメモリを実現するのに有用である。
２００ 不揮発性記憶装置
２０１ メモリ本体部
２０２ メモリアレイ
２０３ 列選択回路
２０４ センスアンプ
２０５ データ入出力回路
２０６ 書き込み回路
２０７ 行ドライバ
２０８ 行選択回路
２０９ アドレス入力回路
２１０ 制御回路
２１１ 書き込み用電源
２１２ 低抵抗（ＬＲ）化用電源
２１３ 高抵抗（ＨＲ）化用電源
３００ メモリセル
３０１ 半導体基板
３０２ａ、３０２ｂ Ｎ型拡散層領域
３０３ａ ゲート絶縁膜
３０３ｂ ゲート電極
３０４、３０６、３０８、３１０ ビア
３０５、３０７、３１１ 配線層
３０９ 抵抗変化素子
３０９ａ、３０９ｄ 下部電極
３０９ｂ、３０９ｅ 抵抗変化層
３０９ｃ、３０９ｆ 上部電極
３１７ トランジスタ
４００ メモリセル
４０２ａ、４０２ｂ Ｐ型拡散層領域
４０９ 抵抗変化素子
４１７ トランジスタ
４１８ Ｎウェル
５００ 不揮発性記憶素子
５０１ 単結晶シリコン基板
５０２ 酸化物層
５０３ 下部電極
５０４ 酸素不足型の遷移金属の酸化物層
５０５ 上部電極
５０６ 素子領域
１４０１、１５０１ 下部電極
１４０２、１５０２ 酸素不足型のタンタル酸化物層
１４０３、１５０３ 上部電極
１４０４、１５０４ 酸素イオン
３３０１ 下部電極
３３０２ 抵抗変化層
３３０３ 上部電極

Claims (20)

  1. 半導体基板と、
    第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在させ、前記第１電極と前記第２電極と接するように設けられており、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層からなる不揮発性記憶素子と、
    前記半導体基板の主面に構成されたＮウェルと、
    前記Ｎウェルの領域内に構成される、第１のＰ型拡散層領域と、ゲートと、前記ゲートを挟んで前記第１のＰ型拡散層領域と反対側に構成される第２のＰ型拡散層領域よりなるＰ型ＭＯＳトランジスタと
    を備え、
    前記抵抗変化層はタンタルおよびハフニウムのいずれか一方の酸素不足型の酸化物を含み、
    前記第１電極と前記第２電極は、異なる元素からなる材料によって構成され、
    前記第１電極の標準電極電位Ｖ1と、前記第２電極の標準電極電位Ｖ2と、タンタルおよびハフニウムのいずれか前記一方の標準電極電位Ｖtとが、Ｖt＜Ｖ2かつＶ1＜Ｖ2を満足し、
    前記第２電極と、前記Ｐ型ＭＯＳトランジスタの前記第１のＰ型拡散層領域とを接続してメモリセルを構成する
    ことを特徴とする抵抗変化型不揮発性記憶装置。
  2. 半導体基板と、
    第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在させ、前記第１電極と前記第２電極と接するように設けられており、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層からなる不揮発性記憶素子と、
    前記半導体基板の主面に構成された、第１のＮ型拡散層領域と、ゲートと、前記ゲートを挟んで前記第１のＮ型拡散層領域と反対側に構成される第２のＮ型拡散層領域よりなるＮ型ＭＯＳトランジスタと
    を備え、
    前記抵抗変化層はタンタルおよびハフニウムのいずれか一方の酸素不足型の酸化物を含み、
    前記第１電極と前記第２電極は、異なる元素からなる材料によって構成され、
    前記第１電極の標準電極電位Ｖ1と、前記第２電極の標準電極電位Ｖ2と、タンタルおよびハフニウムのいずれか前記一方の標準電極電位Ｖtとが、Ｖt＜Ｖ2かつＶ1＜Ｖ2を満足し、
    前記第１電極と、前記Ｎ型ＭＯＳトランジスタの前記第１のＮ型拡散層領域とを接続してメモリセルを構成する
    ことを特徴とする抵抗変化型不揮発性記憶装置。
  3. さらに、前記第１電極の標準電極電位Ｖ1と、タンタルおよび前記ハフニウムのいずれか前記一方の標準電極電位Ｖtとが、Ｖ1≦Ｖtを満足する
    ことを特徴とする請求項１または２に記載の抵抗変化型不揮発性記憶装置。
  4. 前記第２電極は、白金、イリジウム、パラジウム、銀、銅、金からなる群から選択され、
    前記第１電極は、タングステン、ニッケル、タンタル、チタン、アルミニウム、チッ化タンタル、チッ化チタンからなる群から選択される
    ことを特徴とする請求項１から３のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  5. 前記第２電極は、タングステン、銅、白金、金からなる群から選択され、
    前記第１電極は、アルミニウム、チタン、ハフニウム、チッ化タンタル、チッ化チタンからなる群から選択される
    ことを特徴とする請求項１から３のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  6. 前記抵抗変化層がタンタル酸化物を含み、当該タンタル酸化物をＴａＯxと表した場合に、０．８≦ｘ≦１．９を満足するように構成されている
    ことを特徴とする請求項１または２に記載の抵抗変化型不揮発性記憶装置。
  7. 前記第１電極、前記第２電極、および前記抵抗変化層は、半導体基板の主面に積層され、
    前記第１電極が前記半導体基板の主面により近い下部電極として配置され、
    前記第２電極が前記半導体基板の主面からより遠い上部電極として配置される
    ことを特徴とする請求項２に記載の抵抗変化型不揮発性記憶装置。
  8. 前記不揮発性記憶素子の抵抗値の変化は、前記第２電極と接する前記抵抗変化層の領域である関与領域で発現し、
    前記抵抗変化層の前記関与領域でない領域と接する前記第１電極と、前記Ｎ型ＭＯＳトランジスタの前記第１のＮ型拡散層領域とを接続する
    ことを特徴とする請求項２に記載の抵抗変化型不揮発性記憶装置。
  9. 前記関与領域の高抵抗状態への変化は、前記第２電極から前記第１電極へ向かう電界により、前記抵抗変化層に含まれる酸素イオンが前記第２電極方向に移動し、前記関与領域における酸素不足型のタンタルまたはハフニウムの酸化物と結合することで発現し、
    前記関与領域の低抵抗状態への変化は、前記第１電極から前記第２電極へ向かう電界により、前記結合した酸素イオンが前記第１電極方向に移動し、前記関与領域から離脱することで発現する
    ことを特徴とする請求項８に記載の抵抗変化型不揮発性記憶装置。
  10. 前記第１電極の電圧を基準として正の電圧ＶHRを超える電圧を前記第２電極に印加したとき、前記不揮発性記憶素子の抵抗値がＲHに変化し、
    前記第２電極の電圧を基準として正の電圧ＶLRを超える電圧を前記第１電極に印加したとき、前記不揮発性記憶素子の抵抗値がＲHよりも小さいＲLに変化する
    ことを特徴とする請求項２に記載の抵抗変化型不揮発性記憶装置。
  11. さらに、複数のビット線と、複数のソース線と、前記ビット線と前記ソース線とを駆動する駆動回路とを備え、
    前記ビット線と前記ソース線の組み合わせごとに前記メモリセルが設けられ、
    各メモリセルの不揮発性記憶素子の第２電極は、前記複数のビット線の中の対応する１つに接続され、
    各メモリセルのＮ型ＭＯＳトランジスタの第２のＮ型拡散層領域は、前記複数のソース線の中の対応する１つに接続され、
    前記駆動回路は、
    前記不揮発性記憶素子を高抵抗状態に変化させる場合、対応するビット線の電圧を、対応するソース線の電圧よりも高く、かつ、前記第１電極の電圧を基準として前記第２電極の電圧が前記正の電圧ＶHRを超えるような電圧にし、
    前記不揮発性記憶素子を低抵抗状態に変化させる場合、対応するソース線の電圧を、対応するビット線の電圧よりも高く、かつ、前記第２電極の電圧を基準として前記第１電極の電圧が前記正の電圧ＶLRを超えるような電圧にする
    ことを特徴とする請求項１０に記載の抵抗変化型不揮発性記憶装置。
  12. さらに、複数のビット線と、複数のソース線と、前記ビット線と前記ソース線とを駆動する駆動回路とを備え、
    前記ビット線と前記ソース線の組み合わせごとに前記メモリセルが設けられ、
    各メモリセルの不揮発性記憶素子の第２電極は、前記複数のソース線の中の対応する１つに接続され、
    各メモリセルのＮ型ＭＯＳトランジスタの第２のＮ型拡散層領域は、前記複数のビット線の中の対応する１つに接続され、
    前記駆動回路は、
    前記不揮発性記憶素子を高抵抗状態に変化させる場合、対応するソース線の電圧を、対応するビット線の電圧よりも高く、かつ、前記第１電極の電圧を基準として前記第２電極の電圧が前記正の電圧ＶHRを超えるような電圧にし、
    前記不揮発性記憶素子を低抵抗状態に変化させる場合、対応するビット線の電圧を、対応するソース線の電圧よりも高く、かつ、前記第２電極の電圧を基準として前記第１電極の電圧が前記正の電圧ＶLRを超えるような電圧にする
    ことを特徴とする請求項１０に記載の抵抗変化型不揮発性記憶装置。
  13. さらに、複数のビット線と、複数のソース線と、前記ビット線と前記ソース線とを駆動する駆動回路とを備え、
    前記ビット線と前記ソース線の組み合わせごとに前記メモリセルが設けられ、
    各メモリセルの不揮発性記憶素子の第２電極は、前記複数のソース線の中の対応する１つを介して、固定された基準電圧を供給する基準電源に接続され、
    各メモリセルのＮ型ＭＯＳトランジスタの第２のＮ型拡散層領域は、前記複数のビット線の中の対応する１つに接続され、
    前記駆動回路は、
    前記不揮発性記憶素子を高抵抗状態に変化させる場合、対応するビット線の電圧を、前記基準電圧よりも低く、かつ、前記第１電極の電圧を基準として前記第２電極の電圧が前記正の電圧ＶHRを超えるような電圧にし、
    前記不揮発性記憶素子を低抵抗状態に変化させる場合、対応するビット線の電圧を、前記基準電圧よりも高く、かつ、前記第２電極の電圧を基準として前記第１電極の電圧が前記正の電圧ＶLRを超えるような電圧にする
    ことを特徴とする請求項１０に記載の抵抗変化型不揮発性記憶装置。
  14. 前記第１電極、前記第２電極、および前記抵抗変化層は、半導体基板の主面に積層され、
    前記第１電極が前記半導体基板の主面からより遠い上部電極として配置され、
    前記第２電極が前記半導体基板の主面により近い下部電極として配置される
    ことを特徴とする請求項１に記載の抵抗変化型不揮発性記憶装置。
  15. 前記不揮発性記憶素子の抵抗値の変化は、前記第２電極と接する前記抵抗変化層の領域である関与領域で発現し、
    前記抵抗変化層の前記第２電極と、前記Ｐ型ＭＯＳトランジスタの前記第１のＰ型拡散層領域とを接続する
    ことを特徴とする請求項１に記載の抵抗変化型不揮発性記憶装置。
  16. 前記関与領域の高抵抗状態への変化は、前記第２電極から前記第１電極へ向かう電界により、前記抵抗変化層に含まれる酸素イオンが前記第２電極方向に移動し、前記関与領域における酸素不足型のタンタルまたはハフニウムの酸化物と結合することで発現し、
    前記関与領域の低抵抗状態への変化は、前記第１電極から前記第２電極へ向かう電界により、前記結合した酸素イオンが前記第１電極方向に移動し、前記関与領域から離脱することで発現する
    ことを特徴とする請求項１５に記載の抵抗変化型不揮発性記憶装置。
  17. 前記第２電極の電圧を基準として正の電圧ＶHRを超える電圧を前記第１電極に印加したとき、前記不揮発性記憶素子の抵抗値がＲHに変化し、
    前記第１電極の電圧を基準として正の電圧ＶLRを超える電圧を前記第２電極に印加したとき、前記不揮発性記憶素子の抵抗値がＲHよりも小さいＲLに変化する
    ことを特徴とする請求項１に記載の抵抗変化型不揮発性記憶装置。
  18. さらに、複数のビット線と、複数のソース線と、前記ビット線と前記ソース線とを駆動する駆動回路とを備え、
    前記ビット線と前記ソース線の組み合わせごとに前記メモリセルが設けられ、
    各メモリセルの不揮発性記憶素子の第１電極は、前記複数のビット線の中の対応する１つに接続され、
    各メモリセルのＰ型ＭＯＳトランジスタの第２のＰ型拡散層領域は、前記複数のソース線の中の対応する１つに接続され、
    前記駆動回路は、
    前記不揮発性記憶素子を高抵抗状態に変化させる場合、対応するソース線の電圧を、対応するビット線の電圧よりも高く、かつ、前記第１電極の電圧を基準として前記第２電極の電圧が前記正の電圧ＶHRを超えるような電圧にし、
    前記不揮発性記憶素子を低抵抗状態に変化させる場合、対応するビット線の電圧を、対応するソース線の電圧よりも高く、かつ、前記第２電極の電圧を基準として前記第１電極の電圧が前記正の電圧ＶLRを超えるような電圧にする
    ことを特徴とする請求項１７に記載の抵抗変化型不揮発性記憶装置。
  19. さらに、複数のビット線と、複数のソース線と、前記ビット線と前記ソース線とを駆動する駆動回路とを備え、
    前記ビット線と前記ソース線の組み合わせごとに前記メモリセルが設けられ、
    各メモリセルの不揮発性記憶素子の第１電極は、前記複数のソース線の中の対応する１つに接続され、
    各メモリセルのＰ型ＭＯＳトランジスタの第２のＰ型拡散層領域は、前記複数のビット線の中の対応する１つに接続され、
    前記駆動回路は、
    前記不揮発性記憶素子を高抵抗状態に変化させる場合、対応するビット線の電圧を、対応するソース線の電圧よりも高く、かつ、前記第１電極の電圧を基準として前記第２電極の電圧が前記正の電圧ＶHRを超えるような電圧にし、
    前記不揮発性記憶素子を低抵抗状態に変化させる場合、対応するソース線の電圧を、対応するビット線の電圧よりも高く、かつ、前記第２電極の電圧を基準として前記第１電極の電圧が前記正の電圧ＶLRを超えるような電圧にする
    ことを特徴とする請求項１７に記載の抵抗変化型不揮発性記憶装置。
  20. さらに、複数のビット線と、複数のソース線と、前記ビット線と前記ソース線とを駆動する駆動回路とを備え、
    前記ビット線と前記ソース線の組み合わせごとに前記メモリセルが設けられ、
    各メモリセルの不揮発性記憶素子の第１電極は、前記複数のソース線の中の対応する１つを介して、固定された基準電圧を供給する基準電源に接続され、
    各メモリセルのＰ型ＭＯＳトランジスタの第２のＰ型拡散層領域は、前記複数のビット線の中の対応する１つに接続され、
    前記駆動回路は、
    前記不揮発性記憶素子を高抵抗状態に変化させる場合、対応するビット線の電圧を、前記基準電圧よりも高く、かつ、前記第１電極の電圧を基準として前記第２電極の電圧が前記正の電圧ＶHRを超えるような電圧にし、
    前記不揮発性記憶素子を低抵抗状態に変化させる場合、対応するビット線の電圧を、前記基準電圧よりも低く、かつ、前記第２電極の電圧を基準として前記第１電極の電圧が前記正の電圧ＶLRを超えるような電圧にする
    ことを特徴とする請求項１７に記載の抵抗変化型不揮発性記憶装置。
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