CN105308728B - 将vlsi可兼容的鳍结构与选择性外延生长集成并在其上制造器件 - Google Patents

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Abstract

通过从在第一沟槽底部处的衬底表面外延生长第一类型材料的第一外延区域形成不同的n‑和p‑型器件鳍，第一沟槽形成于浅沟槽隔离(STI)区域之间。STI区域和第一沟槽高度是它们的宽度的至少1.5倍。蚀刻掉STI区域以暴露衬底的顶面，从而在第一外延区域之间形成第二沟槽。在第一外延区域的侧壁上的第二沟槽中形成间隔材料的层。从在第一外延区域之间的第二沟槽的底部处的衬底表面生长第二类型材料的第二外延区域。可从第一和第二外延区域形成n‑和p‑型鳍对。鳍被共同集成并且减少了来自材料界面晶格失配的缺陷。

Description

将VLSI可兼容的鳍结构与选择性外延生长集成并在其上制造 器件
背景技术
技术领域
电路器件以及基于鳍的电路器件的制造和结构。
相关技术描述
半导体(例如，硅)衬底上的衬底(例如，集成电路(IC))晶体管、电阻、电容等上的电路器件的改进性能通常是在这些器件的设计、制造以及操作期间所考虑的主要因素。例如，在金属氧化物半导体(MOS)晶体管器件(如在互补金属氧化物半导体(CMOS)中使用的那些)的设计和制造或形成期间，通常期望提高N型MOS器件(n-MOS)沟道中电子的运动和提高P型MOS器件(p-MOS)沟道中带正电的空穴的运动。然而，由于在用于形成MOS的材料的层之间生成的晶格失配和缺陷而使性能和运动减慢。
对于一些COMS实现，在硅上的晶格失配的材料(像III-V材料)外延生长的共同集成(co-integration)是很大挑战。目前不存在先进的解决方案来将n-和p-MOS材料外延生长共同集成到单个硅衬底上。因此，在当前应用中，由于材料中的大晶格失配，当在硅材料衬底上生长新型材料(III-V，锗(Ge))时会生成缺陷。这些应用也未能提供用于从相同的衬底上形成p-和n-型外延电子器件鳍两者的有效且可靠的工艺。
附图说明
图1是在衬底的顶面上形成浅沟槽隔离(STI)材料之后的半导体衬底基底的一部分的示意截面图。
图2示出了在形成STI区域和在STI区域之间的沟槽之后的图1的半导体衬底。
图3示出了在STI区域之间的沟槽中形成外延材料之后的图1的半导体衬底。
图4示出了在对形成于沟槽之上和形成于STI区域之上的外延材料进行抛光和图案化以形成第一和第二外延区域之后的图1的半导体衬底。
图5示出了在蚀刻STI区域以在经掩模的第一和第二外延区域之间形成第三沟槽；并在掩模、以及第三沟槽的壁和底部上形成间隔(spacer)材料的共形层之后的图1的半导体衬底。
图6示出了在从第三沟槽的底部蚀刻间隔材料的共形层，然后在第三沟槽中外延生长第二外延材料的区域之后的图1的半导体衬底。
图7示出了在去除之前的蚀刻掩模并且图案化第一和第二外延区域以形成器件鳍(device fins)之后的图1的半导体衬底。
图8示出了在从第一和第二外延区域的鳍去除之前的蚀刻掩模，采用STI填充第一和第二外延区域，以及对第三外延区域进行抛光和图案化以形成器件鳍之后的图1的半导体衬底。
图9示出了在鳍和外延区域上形成STI材料的层，对STI层进行抛光并凹入蚀刻(recess etching)经抛光的STI层以暴露电子器件鳍的器件侧壁或鳍的部分之后的图1的半导体衬底。
图10是用于在第一、第二和第三外延区域中形成不同类型材料的电子器件鳍的对的示例工艺。
图11示出了根据一个实现的计算设备。
具体实施方式
当在硅材料衬底(例如，单晶硅)上外延生长某些材料(例如，III-V型、或锗(Ge)材料)时，材料中的大晶格失配可生成缺陷。在一些情况下，可从浅沟槽隔离(STI)区域之间的沟槽中的衬底表面外延生长材料。可图案化并蚀刻该生长以形成可在其中或其上形成器件的材料的“鳍”。因此，在从该生长图案化并蚀刻得到鳍之后，在可在其中或其上形成器件的材料的“鳍”中可能存在缺陷。如果这些缺陷在整个沟槽中传播，则它们可导致建立在器件层上的器件中的产率和变化问题，该器件层从在沟槽之上延伸的外延生长形成。该传播可存在于形成于鳍中的“鳍”器件中，图案化和蚀刻在沟槽上延伸的外延生长得到鳍。这种鳍器件可包括形成于“鳍”的侧壁中或上的鳍集成电路(IC)晶体管、电阻器、电容器等，“鳍”从半导体(例如，硅)衬底或其他材料生长或在半导体(例如，硅)衬底或其他材料上延伸。此类器件可以包括鳍金属氧化物半导体(MOS)晶体管器件，诸如在基于N型MOS器件(n-MOS)沟道中的电子的运动和P型MOS器件(p-MOS)沟道中带正电的空穴的运动的互补金属氧化物半导体(CMOS)中使用的那些。
本文中所描述的实施例提供了对仅在鳍的一个方向(沿着宽度W，诸如如图2中所示的)中捕捉缺陷的工艺的解决方案。解决方案可包括使用深宽比标志的概念的工艺，其中鳍的高度(H)大于宽度(W)。然而，该方案留下大量的缺陷在鳍的长方向朝向器件层传播。根据实施例，通过使沟槽的高度(H)大于沟槽的宽度(W)和长度(L)使得比率H/W>＝1.5和H/L>＝1.5，由此通过沿着形成沟槽的STI的侧壁(例如，在W和长度L两者的方向上)捕捉缺陷，可避免此类缺陷。该比率可给予最小H/W比率限制，来阻断形成于沟槽内的缓冲层中的许多缺陷。因此，本文所描述的方法可避免由于在层界面中的晶格失配引起的鳍中的结晶缺陷。例如，沟槽中的缺陷(例如，结晶缺陷)可能未延伸到外延区域(例如，区域的上部器件材料)中或不存在于外延区域(例如，区域的上部器件材料)中。因此，由该材料形成的鳍可提供电子器件材料(例如，阱和沟道)，在该电子器件材料中可形成无缺陷的基于鳍的器件。
此外，本文所描述的实施例提供了用于通过将超大规模集成(VLSI)可兼容的鳍结构与选择性外延生长集成并在其上制造器件，从相同衬底形成p-和n-型外延电子器件鳍的更有效且可靠的工艺。这种集成可包括通过在形成于第一、第二和第三浅沟槽隔离(STI)区域之间的第一和第二沟槽底部处的衬底表面上同时外延生长第一外延材料的第一和第二外延区域，在第一、第二和第三外延区域中形成不同类型材料的电子器件鳍的对。沟槽高度可以是它们的宽度的至少1.5倍。然后，可图案化和蚀刻第二STI区域以暴露衬底的顶面，从而在第一和第二外延区域之间形成第三沟槽。接着，可在第一和第二外延区域侧壁上形成间隔材料的层。然后，可在形成于第一和第二外延区域之间的第三沟槽的底部处的衬底表面上外延生长第二外延材料(例如，与第一材料不同的P-或N-型材料)的第三外延区域。然后可图案化和蚀刻第一、第二和第三外延区域以从第一、第二和第三外延区域形成第一、第二和第三对电子器件鳍。可在每个鳍的至少一个器件侧壁上形成晶体管器件(可选的)。
因此，本文所描述的实施例提供(1)将n-和p-mos(例如，在从这些材料/区域蚀刻电子器件鳍之前，形成n-和p-mos两者的外延沟槽材料或区域)共同集成到相同的硅表面上(例如，并且在本文所指出的某些长度L、宽度W、和高度H要求内)以用于CMOS实现；(2)大大减少传播至n-和p-侧电子器件鳍两者上的器件层的缺陷；(3)沿着电子器件鳍(垂直或高度)方向和垂直于电子器件鳍(垂直或高度)方向两者捕获缺陷，从而最小化到达有源器件层或器件鳍的缺陷的密度(例如，诸如通过沿着鳍的宽度和长度两者捕捉55度(110)定向的缺陷提供结晶缺陷的双向深宽比(例如，选择性外延)捕捉)；以及(4)消除对在薄(W<10纳米(nm))且深(H>200nm)的沟槽中生长外延层或区域的需要(例如，不需要在宽度小于10nm的沟槽中生长外延材料或区域)。这允许更厚和更短的沟槽和外延层，从而在用于形成鳍的沟槽外延材料中提供更好的结晶材料和更高的产率，同时使用更大高度沟槽所需的更少材料和处理。在一些情况下，可图案化阱的底部(例如，表面103)以实现与各种外延生长有关的缺陷改善技术和思想。在一些情况下，所提出的异质集成的解决方案可用于制造任何器件结构，诸如三栅极、纳米线、纳米带等等。
图1是在衬底的顶面上形成STI材料的层之后的半导体衬底基底的一部分的示意截面图。图1示出了具有顶面103的材料102的半导体衬底或基底101。衬底101可包括硅、多晶硅、单晶硅、或用于形成硅基底或衬底(诸如，硅晶片)的各种其他适当的技术，由硅、多晶硅、单晶硅、或用于形成硅基底或衬底(诸如，硅晶片)的各种其他适当的技术形成、采用由硅、多晶硅、单晶硅沉积、或用于形成硅基底或衬底(诸如，硅晶片)的各种其他适当的技术沉积，或从由硅、多晶硅、单晶硅、或用于形成硅基底或衬底(诸如，硅晶片)的各种其他适当的技术生长。例如，根据实施例，衬底101可通过生长单晶硅衬底基底材料形成，单晶硅衬底基底材料具有纯硅的在100埃和1000埃之间的厚度。替代地，衬底101可通过各种合适的硅或硅合金材料102的充分化学气相沉积(CVD)以形成具有在一和三微米厚度之间的厚度(诸如通过CVD形成二微米厚度的厚度)的材料的层来形成。还可认为，衬底101可以是弛豫的、非弛豫的、分级的、和/或非分级的硅合金材料102。材料102可以是在表面103处的弛豫材料(例如，具有非应变的晶格)。材料102可以是单晶硅材料。衬底102可由硅制成并且有具有(100)晶体定向材料(例如，根据米勒指数)的顶面103。衬底101可以是“斜切”衬底。
图1还显示了在衬底101的顶面103上形成或生长的浅沟道隔离(STI)材料104的层。STI材料104可由氧化物或氮化物、或它们的组合构成。STI材料104可由SiC或本领域已知的另一材料构成。STI材料104可通过原子层沉积(ALD)或化学气相沉积(CVD)形成。通常经由等离子体增强化学沉积(PECVD)来沉积STI材料104。在一些情况下，如本领域所已知的，可在工艺(例如，PECVD)期间使用各种氧前驱体、硅烷前驱体、或通用前驱体中的任一个来形成STI材料104。在一些情况下，STI材料104可通过在400℃下利用TEOS+02+RF的工艺形成。
材料104的底面可具有与(例如，在表面103处的)材料102相同的(100)晶体取向。在一些情况下，材料104的底面可具有与(例如，在表面103处的)材料102相同的晶格尺寸。材料104可以是相对于材料104的与材料103的界面(例如，材料104化学或原子地结合至下面的表面处)的弛豫的材料(例如，具有非应变的晶格)。
图2示出了在形成STI区域和在STI区域之间的沟槽之后的图1的半导体衬底。图2显示了在STI区域107、108和110与表面103之间定义的沟槽105和106。可通过如本领域所已知的图案化和蚀刻形成区域107、108和110。这可包括形成STI材料104的毯覆层(blanketlayer)，然后图案化和蚀刻材料104以形成STI区域107、108和110。在一些情况下，图案化和蚀刻材料104以形成STI区域包括使用抗蚀剂或在抗蚀剂下方的硬掩模用于图案化材料。在一些情况下，1、2、或3层抗蚀剂层可用于图案化材料。在一些情况下，图案化和蚀刻材料104以形成STI区域包括在10-100毫托范围内的压力下并且在室温下使用O2或O2/Ar等离子体蚀刻。这种图案化和蚀刻还可包括通过在10-100毫托范围内的压力下并且在室温下采用碳氟化合物(例如，CF4和/或C4F8)、O2和Ar蚀刻氧化物，包括STI材料。
STI区域107具有侧壁113和顶面117。STI区域108具有侧壁112和115，并且具有顶面116。STI区域110具有侧壁114和顶面118。侧壁112、113、114和115可以是垂直于水平平面表面103和水平平面表面116、117和118的垂直平面表面(例如，相对于水平平面表面103和水平平面表面116、117和118成直角)。侧壁可包括或可以是STI材料104。STI区域107、108和110可具有由它们的侧壁之间的水平距离限定的宽度W1。STI区域108可具有由区域107的侧壁115和在区域108的侧壁112处的侧面之间的水平距离限定的宽度W1。STI区域107、108和110可具有由顶面103分别与顶面116、117和118之间的垂直距离限定的高度H1。STI区域107、108和110可具有长度L1，长度L1被定义为进入页面并沿着侧壁112、113、114或115的长度。
沟槽105和106可通过区域107、108和110的侧壁限定。更具体而言，图2示出了沟槽106，沟槽106由区域108的侧壁112处的侧面、区域110的侧壁114处的侧面、在顶面103处的底部、和毗邻顶面116或118的顶部(例如，开口或转角)限定或具有区域108的侧壁112处的侧面、区域110的侧壁114处的侧面、在顶面103处的底部、和毗邻顶面116或118的顶部(例如，开口或转角)。图2还示出了沟槽105，沟槽105由在区域107的侧壁113处的侧面、在区域108的侧壁115处的侧面、在顶面103处的底部、和毗邻顶面117或116的顶部限定或具有在区域107的侧壁113处的侧面、在区域108的侧壁115处的侧面、在顶面103处的底部、和毗邻顶面117或116的顶部。沟槽105和106可包括在沟槽的底部处被暴露的材料102的表面103，诸如结晶材料的平面或平坦化(planarized)表面。在一些情况下，由其他STI区域的附加侧壁限定沟槽105和106的每一个，其他STI区域诸如具有类似于侧壁112、113、114和115的侧壁、和类似于表面116、117或118的顶面，但限定沟槽105和106的长度L的前和后STI。
沟槽105可具有由在区域107的侧壁113和在区域108的侧壁115处的侧面之间的水平距离限定的宽度W1。沟槽106可具有由在区域108的侧壁112和在区域110的侧壁114处的侧面之间的水平距离限定的宽度W1。在一些情况下，宽度W1可以是在10和100纳米(nm)之间的宽度。在一些情况下，W1为大约25nm。在一些情况下，宽度W1为在30和150纳米(nm)之间的宽度。在一些情况下，W1是在外延区域中形成的鳍的间距的三倍，诸如在鳍380和390的中间点之间、或在鳍480和490的中间点之间的水平间距的三倍(例如，参见图8-9)。
沟槽105和106可具有由在顶面103和顶面116、117、或118之间的垂直距离限定的高度H1。高度H1可以是在30和300纳米(nm)之间的高度。在一些情况下，H1为大约75nm。沟槽的H1可大于沟槽的W1，使得比率(ratio)Hl/Wl>＝1.5。在一些情况下，比率Hl/Wl＝1.5。在一些情况下，比率Hl/Wl>＝2.0。
沟槽105和106可具有长度L1，长度L1被定义为进入页面并且沿着侧壁112、113、114或115的长度。长度L1可以是在10和100纳米(nm)之间的长度。在一些示例中，L1为大约25nm。在一些情况下，L1等于W1(或大约与W1相同)。在一些情况下，L1大于或小于W1。
在一些情况下，L1是在50和250纳米(nm)之间的宽度。在一下情况下，L1是在器件部分的侧壁中形成的晶体管器件的栅极的间距的两倍，诸如在器件部分580和581、或582和583(例如，参见图9)的侧壁中形成的晶体管器件的栅极之间的间距的两倍。
沟槽的H1可大于沟槽的L1使得比率Hl/Ll>＝1.5。在一些情况下，比率Hl/Ll＝1.5。在一些情况下，比率Hl/Ll>＝2.0。根据一些实施例，W1可在10和15纳米(nm)之间并且H1可以为350纳米(nm)。可选地，L1可等于W1。
图2显示了在STI区域107、108和110与表面103之间限定的沟槽105和106。然而，可以设想，更多类似的沟槽和STI区域可存在于衬底101上(例如，至少几百或成百上千)。
图3示出了在STI区域之间的沟槽中形成外延材料之后的图1的半导体衬底。图3示出了在沟槽105和106中形成外延材料，然而可以设想，沟槽105和106表示在衬底101上的STI区域中形成的任何数量的沟槽。图3示出了从沟槽105和106中的表面103外延生长的第一层的材料122。可从衬底表面103的结晶表面外延生长材料122。材料122可通过利用原子层沉积(ALD)、化学气相沉积(CVD)、金属-有机化学气相沉积(MOCVD)或金属有机气相外延(MOVPE)的外延生长(例如，异质外延)形成，并且可仅从沟槽下面的“种子”表面103生长，但不从STI侧壁或STI顶面生长。生长沉积(像生长温度、气体流量的压力等)的选择可定义外延生长的选择性。在一些情况下，材料122的生长通过选择或使用对于材料122已知的预定的生长温度范围、气体流量的压力等从表面103选择性地生长，从而从表面103的材料生长但不从STI侧壁或顶面的材料生长或不在STI侧壁或顶面的材料上开始。
材料122可以是第一层结晶材料，其具有从表面103起的高度H2，高度H2小于H1。材料122可具有底面和侧表面，底面具有从表面103生长的(100)晶体取向的材料，侧表面具有沿着或毗邻侧壁112、113、114和115的(110)晶体取向的材料。在一些实施例中，结晶缺陷可存在于形成沟槽的STI的侧壁附近或沿着形成沟槽的STI的侧壁的材料122中。
材料122可具有顶面，顶面具有(100)晶体取向(米勒指数)。可对材料122的顶面进行抛光或蚀刻以形成具有(100)结晶指数的平坦表面。材料122可具有在沟槽105中的在侧壁113和115之间的宽度W1；和在沟槽106中的在侧壁112和114之间的宽度W1。材料122可具有长度L1。
材料122可具有由在顶面103和材料122的顶面之间的垂直距离定义的高度H2。高度H2可以是在50-100纳米(nm)之间的高度。在一些情况下，H2为大约50或70nm。在一些情况下，材料122是InP或GaAs材料的层。
材料122的底面可具有与材料102(例如，在表面103处)相同的(100)晶体取向。在一些情况下，材料122的底面可具有与材料102(例如，在表面103处)相同的晶格尺寸。材料122可以是相对于其与表面103的界面的弛豫材料(例如，具有非应变的晶格)。在一些情况下，材料122是相对于衬底(例如，表面103)(部分或完全)弛豫层。
图3示出了从材料122的顶面外延生长的第二层的材料132。可从材料122的晶体顶面外延生长材料132。材料132可通过利用化学气相沉积(CVD)、金属-有机化学气相沉积(MOCVD)或金属有机气相外延(MOVPE)的外延生长(例如，异质外延)形成，并且可仅从材料122的“种子”顶面生长，但不从侧壁或STI顶面生长。在一些情况下，材料122的生长通过选择或使用对于材料132已知的预定的生长温度范围、气体流量的压力等从材料122的顶面(例如，从材料122)选择性地生长，从而从材料122生长但不从STI侧壁或顶面的材料生长或不在STI侧壁或顶面的材料上开始。
材料132可以是第二层结晶材料，其具有由在顶面103和材料132的顶面之间的垂直距离限定的高度H3。高度H3可小于H1。材料132可具有底面和侧表面，底面具有从材料122生长的(100)晶体取向的材料，侧表面具有沿着或毗邻侧壁112、113、114和115的(110)晶体取向的材料。在一些实施例中，结晶缺陷可存在于形成沟槽的STI的侧壁附近或沿着形成沟槽的STI的侧壁的材料132中。材料132可具有顶面，顶面具有(100)晶体取向(米勒指数)。可对材料132的顶面进行抛光或蚀刻以形成具有(100)结晶指数的平坦表面。
材料132可具有在沟槽105中的在侧壁113和115之间的宽度W1；和在沟槽106中的在侧壁112和114之间的宽度W1。材料132可具有长度L1。
高度H3可以是在50-400纳米(nm)之间的高度。在一些情况下，H3为大约200或300nm。根据一些实施例，在材料122的顶部和材料132的顶部之间的高度差可以是200纳米(nm)。在一些情况下，材料142是InAlAs、GaAsSb、或InP材料的层。
材料132的底面可具有与材料122(例如，在其顶面)相同的(100)晶体取向。在一些情况下，材料132的底面可具有与材料122(例如，在其顶面处)相同的晶格尺寸。材料132可以是相对于其与表面122(例如，在其顶面处)的界面的弛豫材料(例如，具有非应变的晶格)。在一些情况下，材料132是相对于材料122(例如，材料122的顶面)(大部分或完全)弛豫的层。
图3示出了从材料132的顶面外延生长的第三层的材料142。如本领域所已知的，材料142可以是“器件”层，诸如在其上或其中形成电路器件的层。这种器件可包括本文所描述的器件。
可从材料132的晶体顶面外延生长材料142。材料142可通过利用化学气相沉积(CVD)、金属-有机化学气相沉积(MOCVD)或金属有机气相外延(MOVPE)的外延生长(例如，异质外延)形成，并且可仅从材料132的“种子”顶面生长，但不从侧壁或STI顶面生长。在一些情况下，材料142的生长通过选择或使用对于材料142已知的(as known for)预定的生长温度范围、气体流量的压力等从材料132的顶面选择性地生长，从而从材料132生长但不从STI侧壁或顶面的材料生长或不在STI侧壁或顶面的材料上开始。
材料142可以是第三层结晶材料，其具有由在顶面103和材料142的顶面之间的垂直距离限定的高度H4。在一些情况下，高度H4可大于H1。在一些情况下，材料142具有横跨或在顶面116、117和118上延伸的高度H4。
材料142可具有底面和侧表面，底面具有从材料132生长的(100)晶体取向的材料，侧表面具有沿着与侧壁112、113、114和115平行的方向的(110)晶体取向的材料。在一些实施例中，STI的侧壁附近或沿着STI的侧壁的材料122或132中可能存在的结晶缺陷不延伸到材料142中(例如，不延伸到在高度H3之上的高度H4中)
材料142可具有顶面，顶面具有(100)晶体取向(米勒指数)。材料142可具有横跨或在沟槽和STI区域107、108和110的顶面表面116、117和118上延伸的水平宽度。材料142可具有长度L1。在一些情况下，材料142是InGaAs或InAs材料的单个层。在一些情况下，材料142是InGaAs/InP/InGaAs材料的多堆叠(multi-stack)。在一些情况下，当材料142是多堆叠时，高度H4可以是在50和300纳米(nm)之间的高度。在一些情况下，当材料142是单层时，高度H4可以是在20和300纳米(nm)之间的高度。在一些情况下，H4为大约50nm。根据一些实施例，在材料132的顶部和材料142的顶部之间的高度差可以是50、100、或200纳米(nm)。
在一些情况下，材料122是InP或GaAs材料的底层，材料132是InAlAs材料的中间层，以及材料142是InGaAs材料的顶层或是5-50nm InGaAs/2nm InP/20nm高掺杂的InGaAs材料(具有在InGaAs中的从53％到100％的铟成分(composition))的堆叠。
材料142的底面可具有与材料132(例如，在其顶面)相同的(100)晶体取向。在一些情况下，材料142的底面可具有与材料132(例如，在其顶面处)相同的晶格尺寸。材料142可以是相对于其与表面132(例如，在其顶面处)的界面的弛豫材料(例如，具有非应变的晶格)。在一些情况下，材料142具有与材料122的底部或表面103相同的晶格常数。在一些情况下，材料142与材料132(例如，材料132的顶面)晶格匹配。在一些情况下，材料142相对于材料132(例如，材料132的顶面)完全应变。该应变可以是适合于增加载流子迁移率的拉伸或压缩应变。
图4示出了在对形成于沟槽之上和STI区域之上的外延材料142进行抛光和图案化以形成第一和第二外延区域145和146之后的图1的半导体衬底。区域145和146可以是在衬底表面和形成于STI区域之间的沟槽105和106的侧壁上的外延生长的第一外延材料的区域(例如，将成为P-或N-型材料)。区域145和146可被描述为从在形成于STI区域107、108和110的内侧壁之间的沟槽105和106的底部处的衬底表面103生长的第一外延材料的外延生长。区域145和146可被描述为在浅沟槽隔离(STI)区域108旁边(在浅沟槽隔离(STI)区域108左侧和右侧)形成的沟槽105和106的底部处的衬底表面103上同时外延生长的第一类型的外延材料(例如，p-或n-型)的外延区域。
图4示出了材料142，材料142被抛光或平面化至在表面103之上的高度H1。可对材料142的顶面进行抛光以在材料142的顶面155和156的高度H1之上或处形成具有(100)结晶指数的平坦表面。顶面155和156可具有与顶面116、117、或118相同的高度并且与顶面116、117、或118共面。在一些情况下，在抛光之后或作为抛光的结果，沟槽105和106中的材料122、132和142可被分别描述为外延区域145和146。
可通过本领域已知的化学、物理或机械抛光执行对外延材料142进行抛光或平面化，以形成材料142的顶部平面表面155和156。外延区域145和146具有W1和L1，以及H1。在一些情况下，材料122、132和142可被描述为“外延区域”；或(在抛光至高度H5之后)外延层或材料的“堆叠”。在一些实施例中，在每个沟槽中的材料122、132和142可被描述为单个“外延区域”(例如，被描述为单个区域145和146)；或(在抛光至高度H5之后)外延层或材料的单个“堆叠”。在一些实施例中，材料122或132是可选的并且没有在沟槽中形成，诸如材料142形成于层132上而没有层122，或材料142形成于层122上而没有层132。在一些实施例中，仅形成材料122、132或142。在一些实施例中，如上所描述的，在每个沟槽中的材料122、132和/或142被称为单个区域、层或材料。对于一些实施例，形成材料122、132和142；或形成区域145和146被描述为“同时”外延生长第一和第二外延区域。例如，“同时”可描述同时执行形成、抛光、图案化、和蚀刻中的相同工艺以在不同区域(例如，STI和/或外延区域)中形成、抛光、图案化和蚀刻相同材料。在这种情况下，同时外延生长第一和第二外延区域可描述在沟槽105和106中同时执行形成材料122的相同工艺；然后在沟槽105和106中同时执行形成材料132的相同工艺；以及接着在沟槽105和106中(例如，在区域145和146中)同时执行形成材料142的相同工艺。
图4还示出了形成于外延区域145和146的顶面155和156上的图案或掩模160和162。在一些情况下，掩模160和162具有宽度W1和在表面155和156上的高度H5。掩模160和162可具有长度L1。在一些情况下，可通过或由光致抗蚀剂单独、或光致抗蚀剂/氧化物组合；或者光致抗蚀剂/氮化物组合形成掩模160和162。
掩模160和162具有在侧壁115和112之上或毗邻侧壁115和112的内侧壁166和168。在一些情况下，内侧壁166和168可以是与平面侧壁112和114平行并且对齐(例如，在正上方)的平面表面。掩模160和162还可具有在表面113和114之上的内侧壁170和172。侧壁170和172可以是与平面侧壁113和114平行并且在平面侧壁113和114的上方的平面表面，诸如相对于侧壁112和115的侧壁160和162所描述的平面表面。
根据一些实施例，W1可在10和15纳米(nm)之间；H1可以为350纳米(nm)；H2可以为70纳米(nm)；在材料122的顶部和材料132的顶部之间的高度差可以为200纳米(nm)；以及在材料132的顶部和材料142的顶部或外延区域145和146之间的高度差可以为50纳米(nm)。而且，L1可等于W1。
以下关于图5-9和区域108的描述可应用于区域107和110。在一些情况下，关于区域108的这些描述可同时被应用于区域107和110，诸如在同时实现的处理期间，被应用于区域107、108和110、或处理区域107、108和110。
在这种情况下，同时外延生长第三外延区域可描述在沟槽206和通过蚀刻区域108和110形成的类似沟槽中同时执行形成材料222的相同工艺；然后在沟槽206和通过蚀刻区域108和110形成的类似沟槽中同时执行形成材料232的相同工艺；以及接着在沟槽206和通过蚀刻区域108和110形成的类似沟槽中同时执行形成材料242的相同工艺。
图5示出了在蚀刻STI区域以在经掩模的第一和第二外延区域之间形成第三沟槽；并在掩模、以及第三沟槽的壁和底部上形成间隔(spacer)材料的共形层之后的图1的半导体衬底。图5示出了STI区域108，STI区域108被蚀刻成暴露衬底103的顶面以在外延区域145和146之间形成沟槽206。在一些情况下，相对于掩模160和162选择性蚀刻STI区域108以形成沟槽206。沟槽206可通过暴露的顶面103、外延区域145的侧壁215、和外延区域146的侧壁212限定。沟槽206可具有宽度W1、高度H1和长度L1。在一些情况下，沟槽206的宽度W1、高度H1和长度L1等于区域145和146的宽度、高度H1和长度L1。在一些情况下，沟槽206的高度H1和长度L1等于区域145和146的高度和长度，但宽度不等于区域145和146的宽度。
在一些情况下，沟槽206可通过暴露的顶面103、外延区域的侧壁215和212、和掩模的侧壁166和168限定。在该情况下，沟槽206的高度是H1+H5。
区域108可通过湿法或干法蚀刻来蚀刻以去除不受掩模160和162保护或不在掩模160和162下面的材料104。蚀刻区域108可包括以上用于蚀刻材料104以形成STI区域107、108和110的描述。在一些情况下，可利用湿法蚀刻(例如，HF的湿法蚀刻)或干法蚀刻来蚀刻区域108以去除区域108的所有材料。
沟槽206具有在掩模内侧壁166和168下面或毗邻掩模内侧壁166和168的内侧壁215和212。在一些情况下，内侧壁215和212可以是与平面侧壁166和168平行且对齐(例如，正下方)的平面表面。在一些情况下，内侧壁166和168可以是与平面侧壁115和112平行并且比平面侧壁115和112稍宽(例如，比W1宽2-5nm)的平面表面，诸如由于区域108的蚀刻还去除侧壁166和168的宽度。
图5是形成于区域145和146之上的掩模、沟槽206侧壁和沟槽206的底面上面或之上的间隔材料220的共形层。间隔材料220的共形层形成在(例如，接触)掩模160和162、侧壁212和215、和沟槽206的表面103上。这可包括在掩模160和162的顶面、和内侧壁166和168(和外侧壁)上(例如，接触)形成间隔材料220的共形层。
材料220可被形成至在沟槽206的宽度、高度和长度内的共形厚度(例如，在顶面上的“高度”和侧壁上的“宽度”)。共形厚度可在2和20纳米(nm)之间。在一些情况下，共形厚度为约5或10nm。
材料220可由氧化物或氮化物或它们的组合构成。材料220可由氮化硅、氧化硅、或电介质材料构成。材料220可通过原子层沉积(ALD)或化学气相沉积(CVD)形成。
图6示出了在从第三沟槽的底部蚀刻间隔材料的共形层，然后在第三沟槽中外延生长第二外延材料的区域之后的图1的半导体衬底。图6示出了蚀刻间隔材料220的共形层以从在第三沟槽的底部处的衬底表面上和形成于第一和第二外延区域之上的掩模的顶面上去除共形层，但不从第三沟槽侧壁去除共形层。图6示出了间隔材料220的共形层，间隔材料220的共形层被蚀刻成暴露衬底103的顶面和掩模160和162的顶面。在一些情况下，在材料220的这种蚀刻期间，材料220的一部分不从沟槽206的侧壁上被蚀刻，但保留在沟槽206的侧壁上。在一些情况下，在材料220的这种蚀刻期间，材料220的一部分不从侧壁166、168、212和215上被蚀刻，但保留在侧壁166、168、212和215上，如图所示。
可通过干法蚀刻工艺来蚀刻材料220，该干法蚀刻工艺比水平厚度更快速地去除层的垂直厚度。在一些情况下，蚀刻可以是各向异性蚀刻。在一些情况下，蚀刻可使用氯气或另一酸性干式化学法。在一些情况下，可相对于材料102和掩模160和162选择性蚀刻材料220。在一些情况下，可利用湿法蚀刻(例如，HF的湿法蚀刻)或干法蚀刻来蚀刻材料220以去除材料220的所有水平部分。
在蚀刻之后，经蚀刻的材料220(例如，沟槽206)具有从表面103至少延伸至高度H1的内侧壁216和218。内侧壁216可以是平面表面，该平面表面与侧壁166和215并且具有与侧壁166和215相同的长度(例如，L1)和高度(例如，H1+H5)。内侧壁218可以是平面表面，该平面表面与侧壁168和212平行并且具有与侧壁168和212相同的长度和高度。在蚀刻之后，内侧壁216和218可具有(例如，在水平方向中)在2和15纳米(nm)之间的厚度。在一些情况下，共形厚度为约5或10nm。
在一些情况下，内侧壁216和217形成沟槽206中的宽度W2，宽度W2比W1小上面提及的侧壁的厚度。在其他情况下，内侧壁216和217形成沟槽206中的宽度W2，对于本文所描述的实施例，宽度W2等于W1。
图6还示出了在衬底表面和形成于第一和第二外延区域之间的第三沟槽的侧壁上外延生长第二外延材料(例如，变成P-或N-型材料)的区域。区域245可以是从在形成于外延区域145和146的内侧壁216和217之间的沟槽206的底部处的衬底表面103生长的第二外延材料的外延生长。在一些情况下，区域245可被形成为或稍后被掺杂成与(例如，被形成为或稍后被掺杂的)区域145和146不同的P-或N-型材料。在一些情况下，区域245可以是N-型材料，而区域145和146是P-型材料。这可包括在区域245、145和146内的任何层或材料，诸如下面所描述的材料222、232和242。区域245可具有宽度W2、长度L1和高度H6，高度H6大于高度H1但小于高度H1+H5。
图6示出了沟槽206，然而可以设想，沟槽206可表示形成于衬底101上的第一和第二外延区域之间中的任何数量的沟槽。图6示出了从沟槽206中的表面103外延生长的第一层的材料222。可从衬底表面103的结晶表面外延生长材料222。材料222可通过利用原子层沉积(ALD)或化学气相沉积(CVD)、金属-有机化学气相沉积(MOCVD)或金属有机气相外延(MOVPE)的外延生长(例如，异质外延)形成，并且可仅从在沟槽下面的“种子”表面103生长，但不从间隔材料侧壁216和217生长，或从掩模160和162的掩模顶面生长。生长沉积(像生长温度、气体流量的压力等)的选择可定义外延生长的选择性。在一些情况下，材料222的生长通过选择或使用对于材料222已知的预定的生长温度范围、气体流量的压力等从表面103选择性地生长，从而从表面103的材料生长，但不从间隔材料侧壁216和217的材料生长或不在间隔材料侧壁216和217的材料上开始，或从掩模160和162的掩模顶面生长。
材料222可以是第一层结晶材料，其具有从表面103的高度H2，高度H2小于H1。材料222可具有底面和侧表面，底面具有从表面103生长的(100)晶体取向的材料，侧表面具有沿着或毗邻侧壁216和217的(110)晶体取向的材料。在一些实施例中，结晶缺陷可存在于侧壁216和217附近或沿着侧壁216和217的材料222中。
材料222可具有顶面255，顶面255具有(100)晶体取向(米勒指数)。可对材料222的顶面进行抛光或蚀刻以形成具有(100)结晶指数的平坦表面。材料222可具有在沟槽206中的侧壁216和217之间的宽度W2。材料222可具有长度L1。
材料222可具有由在顶面103和材料222的顶面之间的垂直距离定义的高度H2。在一些情况下，材料222是Si70Ge30材料(例如，70％Si和30％Ge)。
材料222的底面可具有与材料102(例如，在表面103处)相同的(100)晶体取向。在一些情况下，材料222的底面可具有与材料102(例如，在表面103处)相同的晶格尺寸。材料222可以是相对于其与表面103的界面的弛豫材料(例如，具有非应变的晶格)。在一些情况下，材料222是相对于衬底(例如，表面103)(部分或完全)弛豫的层。
图6示出了从材料222的顶面外延生长的第二层的材料232。可从材料222的晶体顶面外延生长材料232。材料232可通过利用化学气相沉积(CVD)、金属-有机化学气相沉积(MOCVD)或金属有机气相外延(MOVPE)的外延生长(例如，异质外延)形成，并且可仅从在沟槽顶部之下的材料222的“种子”顶面生长，但不从侧壁216或217生长，或从掩模160和162的顶面生长。在一些情况下，材料232的生长通过选择或使用对于材料232已知的预定的生长温度范围、气体流量的压力等从材料222的顶面(例如，从材料222)选择性地生长，以从材料232生长，但不从侧壁216或217的材料生长或不在侧壁216或217的材料上开始，或从掩模160和162的顶面生长。
材料232可以是第二层结晶材料，其具有由在顶面103和材料232的顶面之间的垂直距离限定的高度H3。材料232可具有底面和侧表面，底面具有从表面222生长的(100)晶体取向的材料，侧表面具有沿着或毗邻侧壁216和217的(110)晶体取向的材料。在一些实施例中，结晶缺陷可存在于这些侧壁附近或沿着这些侧壁的材料232中。材料232可具有顶面，顶面具有(100)晶体取向(米勒指数)。可对材料232的顶面进行抛光或蚀刻以形成具有(100)结晶指数的平坦表面。
材料232可具有在侧壁216和217之间的宽度W1。材料232可具有长度L1。根据一些实施例，在材料222的顶部和材料232的顶部之间的高度差可以是200纳米(nm)。
材料232的底面可具有与材料222(例如，在其顶面)相同的(100)晶体取向。在一些情况下，材料232的底面可具有与材料222(例如，在其顶面处)相同的晶格尺寸。材料232可以是相对于其与表面222(例如，在其顶面处)的界面的弛豫材料(例如，具有非应变的晶格)。在一些情况下，材料232是相对于材料222(例如，材料222的顶面)(大部分或完全)弛豫的层。
图6示出了从材料232的顶面外延生长的第三层的材料242。如本领域所已知的，材料242可以是器件摂层，诸如在其上或其中形成电路器件的层。这种器件可包括本文所描述的器件。
可从材料232的晶体顶面外延生长材料232。材料242可通过利用化学汽相沉积(CVD)、金属-有机化学汽相沉积(MOCVD)或金属有机汽相外延(MOVPE)的外延生长(例如，异质外延)形成，并且可仅从在沟槽顶部之下的材料232的“种子”顶面生长，但不从侧壁216或217生长，或从掩模160和162的顶面生长。在一些情况下，材料242的生长通过选择或使用对于材料242已知的预定的生长温度范围、气体流量的压力等从材料232的顶面选择性地生长，以从材料232生长，但不从侧壁216或217的材料生长或不在侧壁216或217的材料上开始，或从掩模160和162的顶面生长。
材料242可以是第三层结晶材料，其具有由在顶面103和材料242的顶面之间的垂直距离限定的高度H6。在一些情况下，高度H6可大于H1。在一些情况下，材料242具有在顶面155和156之上延伸的高度H6。
材料242可具有底面和侧表面，底面具有从表面232生长的(100)晶体取向的材料，侧表面具有沿着或毗邻侧壁216和217的(110)晶体取向的材料。在一些实施例中，可存在于侧壁216和217附近或沿着侧壁216和217的材料222或232中的结晶缺陷不延伸到材料242中(例如，不延伸到在高度H3之上的高度H6中)。
材料242可具有顶面255，顶面255具有(100)晶体取向(米勒指数)。材料242可具有水平宽度W2。材料242可具有长度L1。在一些情况下，材料242是单层的Ge材料。在一些情况下，材料242是单层的Si70Ge30/Si30Ge70/Ge材料的多堆叠。在一些情况下，当材料242是多堆叠时，高度H6可以是在50和300纳米(nm)之间的高度。在一些情况下，当材料242是单层时，高度H6可以是在20和300纳米(nm)之间的高度。在一些情况下，H6为大约50nm。根据一些实施例，在材料232的顶部和材料242的顶部之间的高度差可以是50纳米(nm)。在一些实施例中，材料222可以是或可包括Si70Ge30材料(例如，70％Si和30％Ge)；材料232可以是或可包括Si30Ge70材料；以及材料142可以是或可包括Ge材料。
材料242的底面可具有与材料232(例如，在其顶面)相同的(100)晶体取向。在一些情况下，材料242的底面可具有与材料232(例如，在其顶面处)相同的晶格尺寸。材料242可以是相对于其与表面232(例如，在其顶面处)的界面的弛豫材料(例如，具有非应变的晶格)。在一些情况下，材料242具有与材料222的底部或表面103相同的晶格常数。在一些情况下，材料242相对于材料232的顶面晶格匹配。在一些情况下，材料242相对于材料232(例如，材料232的顶面)完全应变。该应变可以是适合于增加载流子迁移的拉伸或压缩应变。
在图6之后(例如，在形成245之后)，可通过去除之前的蚀刻掩模，并对外延区域进行抛光和图案化以形成器件鳍来从外延区域145、245和146(和由图1-6的工艺形成的其他类似区域)的材料142和242材料形成电子器件鳍。此类工艺可包括：(1)首先分别使STI凹入(recess off)，随后蚀刻部分外延区域以形成鳍，或(2)仅干法蚀刻掉部分外延区域，然后使STI凹入以形成鳍，或(3)使用非选择性干法蚀刻来同时去除部分外延区域和STI两者以形成鳍。接着去除用于掩盖部分外延区域的抗蚀剂以形成鳍。
根据实施例，在形成区域245之后，通过蚀刻或抛光完全去除掩模160和162。这种蚀刻可包括所描述用于去除STI材料104的蚀刻技术。这种抛光可包括所描述用于对外延材料142进行抛光的抛光技术。
在一些情况下，在形成区域245之后，对区域245的顶面255进行抛光。与上面的用于去除掩模160和162的抛光相比，该抛光可以是相同的或随后的抛光。此类抛光可包括将间隔材料220从高度H6蚀刻至区域345的高度(例如，蚀刻至高度H1)。在一些情况下，对区域245的抛光还对间隔材料220和区域145和146的材料142进行抛光。在许多这种情况中，对区域245的抛光将区域245的材料242、和材料142和区域145和146(如果需要的话)抛光至少至高度H1，或抛光至小于(例如，或低于)高度H1。该抛光使区域245的材料242的顶面和区域145和146的材料142暴露。此类抛光可包括所描述的用于抛光外延材料142的抛光技术。在一些情况下，将区域245的顶面255至少抛光至高度H1，或小于(例如，低于)高度H1，形成具有顶面355的外延区域345(例如区域245，但高度为H1而不是H6)。在一些情况下，对区域245的抛光还对间隔材料220进行抛光。此类抛光可包括将间隔材料220从高度H6抛光至区域345的高度(例如，抛光至高度H1)。
在抛光之后，图案化区域245的材料242的顶面、和区域145和146的材料142的顶面以在每个区域中形成器件鳍对。根据一些实施例，在抛光之后，采用掩模图案化(1)区域245的材料242、(2)区域145的材料142、和(3)区域146的材料142中的顶面中的两个部分。在图案化之后，将不在掩模下面或不受掩模保护的外延材料242和142的厚度向下蚀刻至高度H7以在区域145、146、和245的每一个中形成两个电子器件鳍。高度H7可等于或小于高度H3。在一些情况下，在图案化之后，蚀刻区域145和146的材料142的顶面的未被掩模的(non-masked)部分以去除外延材料12的厚度(和可选地材料132的一定高度)，从而在区域145、146的每一个中形成材料142的两个电子器件鳍；以及蚀刻区域245的材料242的顶面的未被掩盖的部分以去除外延材料242的厚度(和可选地材料232的一定高度)，从而在区域245中形成材料242的两个电子器件鳍。在一些情况下，在图案化之后，将材料142的顶面的未被掩模的部分(和可选地材料132的一些高度)、和区域245的材料242的顶面的未被掩模的部分(和可选地材料232的一定高度)蚀刻至高度H7，包括外延材料122和132、以及222和232。电子器件鳍可包括在区域145、146的每一个中的材料142(和可选地材料132的一定高度)、和区域245中的材料242(和可选地材料232的一定高度)。
可通过干法蚀刻工艺来蚀刻外延材料242和142的未被掩模的部分的厚度，该干法蚀刻工艺去除材料的垂直厚度。在一些情况下，蚀刻可以是各向异性蚀刻。在一些情况下，该蚀刻可以是消减蚀刻，诸如蚀刻掉材料242和142，除了诸如材料220和掩模之类的其他材料。在一些情况下，蚀刻可使用氯气或另一酸性干式化学法。在一些情况下，可相对于掩模160和162选择性地蚀刻材料242和142。在一些情况下，可利用湿法蚀刻(例如，HF湿法蚀刻)或干法蚀刻来蚀刻材料242和142以去除材料232和132之上的材料242和142的所有未被掩盖的水平部分。
在一些情况下，首先执行图案化和蚀刻以从区域145和146的每一个中的材料外延材料142的顶面的部分形成鳍；然后执行图案化和蚀刻以从区域245的材料242的顶面的部分形成鳍(例如，参见图7-9)。在其他情况下，首先执行图案化和蚀刻以从区域245中的材料外延材料242的顶面的部分形成鳍；然后执行图案化和蚀刻以从区域145和146的材料142的顶面的部分形成鳍。
图7示出了在去除之前的蚀刻掩模并且图案化第一和第二外延区域以形成器件鳍之后的图1的半导体衬底。在一些情况下，如图7所示，图案化区域245的所有顶面材料242、和区域145和146的材料142的两个部分。然后蚀刻区域145和146中的(例如，不受掩模保护的)材料142以将材料142(和可选地132)去除至高度H7，从而在区域145和146中形成外延材料142的器件鳍。
此类图案化可包括在区域145的材料142(例如，材料142的抛光表面)上形成掩模360和361；在区域146的材料142(例如，材料142的抛光表面)上形成掩模362和363；以及在区域245的材料242(例如，材料242的经抛光的表面355)上形成掩模364。在图案化之后，蚀刻区域145和146的材料134的表面155和156的宽度W1的未被掩模360-363掩模的部分以分别形成区域145和146的器件鳍380、390与382、392，如图7所示(例如，不蚀刻区域245的材料242的顶面的部分)。
图7示出了通过湿法或干法蚀刻去除不受掩模360-363保护或不在掩模360-363之下的材料142从外延区域145和146形成鳍380、390与382、392。在一些实施例中，鳍380、390与382、392可被描述为可其上形成电子器件的“器件鳍”或“电子器件鳍”。此类蚀刻可首先将沟槽105和106中(例如，并且毗邻内STI侧壁)的(在掩模之间的)材料142的宽度去除至高度H3以暴露材料132的顶面。此类蚀刻可将层142去除至低于高度H3以暴露在材料132的顶面之下的材料132。此类蚀刻还可将间隔材料220去除至高度H3以暴露材料242的侧壁；或去除至低于高度H3以暴露材料242的侧壁和在材料232的顶面之下的材料232。
图8示出了在从第一和第二外延区域的鳍去除之前的蚀刻掩模，采用STI填充第一和第二外延区域，以及对第三外延区域进行抛光和图案化以形成器件鳍之后的图1的半导体衬底。在一些情况下，如图8所示，图案化区域145和146的全部顶面材料、和区域245的材料242的两个部分。然后蚀刻区域245中的(例如，不受掩模保护的)材料242以将材料242(和可选地232)去除至高度H7以在区域245中形成外延材料242的器件鳍。
此类图案化可包括在区域245的材料242(例如，材料242的经抛光的表面)上形成掩模460和462；以及在区域145和146的材料142(例如，材料142的经抛光的表面)上形成掩模464和465。在图案化之后，蚀刻区域245的材料242的表面355的宽度W1的未被掩模460和462掩模的部分以在区域245之上形成器件鳍480和490，如图8所示(例如，不蚀刻区域145和146的材料142或132的顶面的部分)。
图8示出了诸如通过湿法或干法蚀刻去除不受掩模460和462保护或不在掩模460和462之下的材料242从外延区域244形成鳍480和490。在一些实施例中，鳍480和490可被描述为可在其上形成电子器件的“器件鳍”或“电子器件鳍”。此类蚀刻可将沟槽345中的材料242的第一宽度(例如，在掩模之间)去除至高度H3以暴露材料232的顶面。此类蚀刻可将层242去除到低于高度H3以暴露在材料232的顶面下方的材料232。在一些情况下，此类蚀刻还可将间隔材料220去除至高度H3，或去除至低于高度H3。
在一些情况下，在去除之前的图6中的蚀刻掩模之后，可同时对第一、第二和第三外延区域(区域145、146和245)进行抛光和图案化以同时在每个区域中形成两个器件鳍。在这种情况下，可同时或利用相同的图案化工艺在三个区域(如图7-8所示，区域145、146和245)上图案化掩模360-363和460和462，并且可同时或利用相同的工艺使用非选择性蚀刻以蚀刻材料142和242的不受掩模保护的水平部分，从而同时形成鳍380、382、390、392、480和490。
在这种情况下，同时形成鳍380、382、390、392、480和490可描述同时执行相同工艺的图案化，然后蚀刻区域145、146和245以形成鳍380、382、390、392、480和490。此处，可图案化区域145和146的材料142的两个部分、和区域245的材料242的两个部分。然后，可使用相同的或单独的湿法或干法蚀刻将材料142和242的未被掩模的宽度去除到或低于材料132和232的顶面。
在一些情况下，同时抛光和图案化包括在第一、第二和第三外延区域的每一个的顶面的第一和第二部分之上形成两个掩模；然后同时(1)蚀刻第一和第二外延区域的第三部分以在第一和第二外延区域的第三部分之上形成第一和第二对P型电子器件鳍，和(2)蚀刻第三外延区域的第三部分以在第三外延区域的第三部分之上形成第三对N型电子器件鳍。
图9示出了在翅片和外延区域上形成STI材料的层，对STI层进行抛光并凹入蚀刻经抛光的STI层以暴露电子器件翅片的器件侧壁或翅片的部分之后的图1的半导体衬底。首先在鳍380、390、382、392、480和490之上和在区域145、146和245的被蚀刻以形成鳍的部分之上形成或生长浅沟槽隔离(STI)材料520的层。在一些情况下，可去除掩模360、361、362、363、460和480并在鳍的顶面和毗邻鳍的材料132和232上形成层520。可将层520形成至大于鳍顶面的高度。STI材料520可与材料104类似地形成，具有与材料104相同的晶体取向，具有与材料104相同的晶格尺寸，并且可以是与材料104类似的松弛材料。STI材料520可以是形成于表面上的共形或毯覆层。
可接着将材料520抛光或平面化至在鳍的顶面的高度H1之上或大于鳍的顶面的高度H1的高度；以及随后被凹入蚀刻至高度H7以暴露鳍的器件侧壁，并且形成STI层522。可通过本领域已知的化学、物理或机械抛光执行对STI层520抛光或平面化，以形成在大于高度H1的高度处的材料520的顶部平面表面。在抛光之后，毯覆湿法蚀刻可随后将平面化的材料520的顶面向下凹入蚀刻至高度H7以暴露器件材料142和242。此类蚀刻可使用稀释HF达几秒钟来去除至少材料520的高度。此类蚀刻可在超过或高于高度H3的材料132和232的顶面之上或上面留下材料520的层522的高度H7。
在一些情况下，此类蚀刻可包括暴露材料142和242的侧壁而不暴露材料132或232的侧壁。在一些情况下，此类蚀刻可将材料520向下蚀刻至高于或等于高度H3的高度，以暴露鳍的器件材料142和242，但不暴露缓冲材料132或232。
图9分别示出了鳍380、390、382、392、480和490的器件部分580、581、582、583、584和585。在一些实施例中，器件部分可被描述为可在其上形成电子器件的“器件鳍”或“电子器件鳍”。器件部分可包括器件材料142或242。在一些情况下，器件部分不包括缓冲材料132或材料232。图9示出了(例如，被暴露的)部分580的器件侧壁586和587、部分581的器件侧壁588和589、部分582的器件侧壁590和591、部分583的器件侧壁592和593、部分584的器件侧壁594和595、和部分585的器件侧壁596和597。在一些情况下，器件部分具有材料142或242的宽度W6和高度H8、和长度L1。器件侧壁可以是与平面侧壁112和114平行的平面表面。
器件侧壁可包括充分高度、宽度和长度的材料142或242，以提供电子器件的阱和沟道。器件侧壁可包括充分高度、宽度和长度的材料142或242以具有形成于它们中或上的“鳍”电子器件。此类电子器件可包括在侧壁中或上的鳍集成电路(IC)晶体管、电阻、电容等。此类器件可以包括鳍金属氧化物半导体(MOS)晶体管器件，诸如在基于N型MOS器件(n-MOS)沟道中的电子的运动和P型MOS器件(p-MOS)沟道中带正电的空穴的运动的互补金属氧化物半导体(CMOS)中使用的那些。
在一些实施例中，材料122可以是或者可包括N型InP或GaAs材料。材料132可以是或者可包括N型InAlAs材料。材料142可以是或者可包括N型InGaAs或InAs材料。这些材料可提供N型InGaAs或InAs材料的更无缺陷的器件鳍以用作电子器件(例如，PMOS器件)的沟道。
在一些实施例中，材料222可以是或可包括P型Si70Ge30材料(例如，70％Si和30％Ge)。材料232可以是或可包括P型Si30Ge70材料。材料142可以是或可包括P型Ge材料。这些材料可提供P型Ge材料的更无缺陷的器件鳍以用作电子器件(例如，NMOS器件)的沟道。在其他实施例中，材料122、132和142的N-和P-型材料的以上描述可与材料222、232和242的N-和P-型材料的以上描述调换。
可以理解，可首先应用上述描述以图案化和蚀刻区域245的材料242的顶面的部分，从而形成鳍，然后可应用上述描述以其次地图案化和蚀刻区域145和146的每一个中的外延材料142的顶面的部分，从而形成鳍380、382、390和392。可以理解，可同时应用关于区域108(例如，针对图5-9)的以上描述以如针对区域108所描述的同时处理区域107和110。
因此，可通过从在第一沟槽底部处的衬底表面外延生长第一类型材料的第一外延区域形成不同的n-和p-型器件鳍，第一沟槽形成于浅沟槽隔离(STI)区域之间。STI区域和第一沟槽高度可以是它们的宽度的至少1.5倍。可然后蚀刻掉STI区域以暴露衬底的顶面，从而在第一外延区域之间形成第二沟槽。接着，可在第一外延区域的侧壁上的第二沟槽中形成间隔材料的层。可从在形成于第一外延区域之间的第二沟槽的底部处的衬底表面生长第二类型材料的第二外延区域。可图案化和蚀刻外延区域以形成电子器件鳍对，电子器件鳍具有可在其上形成器件的侧壁。该工艺可减少由于层界面中的晶格失配引起的鳍中的结晶缺陷，并提供从形成于相同硅表面上的外延区域同时形成或共同集成n-和p-型鳍。
图10是用于在第一、第二和第三外延区域中形成不同类型材料的电子器件鳍的对的示例工艺1000。图10示出了过程1000，该过程1000开始于框1004，在框1004处，在形成于第一、第二和第三浅沟槽隔离(STI)区域之间的第一和第二沟槽的底部处的衬底表面上同时外延生长第一外延材料的第一和第二外延区域。区域可包括在两个沟槽的底部处的衬底表面上外延生长的外延材料的第一、第二和第三层，各沟槽可通过多个浅沟槽隔离(STI)区域形成。可在衬底上形成STI区域以限定在每对区域之间的沟槽。STI区域可具有限定沟槽的第一宽度W1和第一高度H1的STI侧壁。第一高度H1可以是第一宽度W1的至少1.5倍。第一宽度可在10-100nm之间，以及第一高度可在30-300nm之间。衬底表面可以是硅并且具有(100)晶体取向指数。这可包括使用两个以上区域来限定每个沟槽。这可包括由STI区域107、108和110限定的沟槽105和106。框804可包括如针对图1-4所描述的用于形成沟槽105和106和生长材料122、132和142的以上描述。
接着，在框806处，图案化和蚀刻第二STI区域以暴露衬底的顶面，从而在第一和第二外延区域之间形成第三沟槽。如以上针对图4-6所描述的，这可包括图案化和蚀刻第二STI区域108以暴露衬底的顶面103，从而在第一和第二外延区域145和146之间形成第三沟槽206。
接着，在框808处，在第一和第二外延区域侧壁上形成间隔材料的层。如以上针对图5-6所描述的，这可包括在第一和第二外延区域侧壁212和215上形成间隔材料220的层。
接着，在框810处，在形成于第一和第二外延区域之间的第三沟槽的底部处的衬底表面上外延生长第二外延材料的第三外延区域。如以上针对图6所描述的，这可包括在第三沟槽206的底部处的衬底表面103上外延生长第二外延材料222、232和234的第三外延区域245，第三沟槽206形成于第一和第二外延区域145和146之间。
接着，在框812处，蚀刻第一、第二和第三外延区域以从第一、第二和第三外延区域形成第一、第二和第三对电子器件鳍。如针对图7-9所描述的，这可包括同时图案化和蚀刻第一外延区域145、第二外延区域146和第三外延区域245以从第一、第二和第三外延区域形成第一对电子器件鳍(380，390)、第二对电子器件鳍(382，392)和第三对电子器件鳍(480，490)。
接着，在可选框822处，可在每个鳍的至少一个器件侧壁上形成晶体管器件(可选的)。在一些情况下，框822包括在每个鳍的每个器件侧壁上形成晶体管器件(可选的)。对于一些实施例，不执行该框。框822可包括如针对图9所描述的用于在每个鳍的器件侧壁上形成晶体管器件的以上描述。
因此，本文中描述了用于提供用于通过将VLSI可兼容的鳍结构与选择性外延生长集成并在其上制造器件来从相同的衬底形成p-和n-型外延电子器件鳍的更有效且可靠的工艺的实施例。这种集成可包括在从相同衬底生长的不同的、相邻外延区域中形成或生长不同类型的P-和N-型材料；然后在不同外延区域的每一个中形成不同类型材料的电子器件翅片对。因此，与其他工艺和器件相比，本文所描述的实施例提供益处和优点，包括(1)从在用于CMOS实现(例如，并且在文本所指出的某些长度L、宽度W、和高度H要求内)的相同硅表面103上或从用于CMOS实现(例如，并且在文本所指出的某些长度L、宽度W、和高度H要求内)的相同硅表面103生长的外延区域的n-和p-mos电子器件鳍的共同集成。n-和p-mos的这种共同集成可包括：在从这些区域蚀刻n-和p-mos电子器件鳍两者之前，在用于n-和p-mos器件两者的相同硅表面103上形成n-和p-mos外延区域145和245。
与其他工艺和器件相比，本文所描述的一些实施例还提供益处和优点，包括(2)大大减少n-和p-侧电子器件鳍两者上的传播至器件层的缺陷。在一些实施例中，由于沟槽105、106和110中的缺陷(例如，结晶缺陷)不延伸到材料142或材料242的鳍或器件部分(例如，H7)中或不存在于材料142或材料242的鳍或器件部分(例如，H7)中，因此鳍(例如，器件侧壁)可提供电子器件材料(例如，阱和沟道)，在该电子器件材料中(例如，在作为鳍或器件部分的该外延过生长区域中)可形成基于无缺陷鳍的器件。例如，通过如本文所述地形成电子器件鳍(或部分)，当在沟槽中的硅材料衬底上外延生长某些材料(例如，III-V型或Ge材料)时，能够避免或最小化由于材料中的大晶格失配引起的或由材料中的大晶格失配导致的翅片中的结晶缺陷。此类缺陷包括所捕捉的缺陷或沿着形成沟槽的STI的侧壁的缺陷。通过避免或最小化这些结晶缺陷可导致建立在器件层或鳍的器件侧壁上的器件的产率和变异问题。
此外，与其他工艺和器件相比，本文所描述的一些实施例还提供益处和优点，包括(3)沿着电子器件鳍(垂直或高度)方向(例如，长度L)和垂直于电子器件鳍(垂直或高度)方向两者捕获缺陷，因此使到达有源器件层或电子器件鳍的缺陷的密度最小。这可包括在沿着鳍的宽度和长度两者捕捉缺陷时提供双向宽高比捕捉益处(例如，如上所指出的)。
接着，与其他工艺和器件相比，本文所描述的一些实施例还提供益处和优点，包括(4)消除在薄沟槽(W<10纳米(nm))和深沟槽(H>200nm)中生长外延层或区域的需要。这可包括不需要在沟槽中生长外延材料或区域或不需要生长具有小于10nm的宽度的外延材料或区域，或不需要在沟槽中生长外延区域或不需要生长具有大于10nm的宽度的外延区域的能力。这允许更厚和更短的沟槽和外延层，从而在用于形成鳍的沟槽外延材料中提供更好的结晶材料和更高的产率，同时使用更大高度沟槽所需的更少材料和处理。
图11示出了根据一个实现的计算设备1100。计算设备1100包含板1102。板1102可包括多个组件，包括但不限于处理器1104和至少一个通信芯片1106。处理器1104物理且电连接至板1102。在一些实现中，至少一个通信芯片1106也物理且电连接至板1102。在进一步实现中，通信芯片1106是处理器1104的一部分。
取决于其应用，计算设备1100可包括可以或可能不物理且电连接至板1102的其他部件。这些其它组件可包括但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)装置、指南针、加速度计、陀螺仪、扬声器、相机以及大容量存储装置(诸如硬盘驱动器、紧凑盘(CD)、数字多功能盘(DVD)等等)。
通信芯片1106实现无线通信以用于将数据传送至计算装置1100和传送来自计算装置1000的数据。术语“无线”及其衍生词可用于描述通过使用经调制的电磁辐射经由非固态介质来传递数据的电路、设备、系统、方法、技术、通信信道等。尽管在一些实施例中相关联的设备可能不包含任何线，但是该术语并不暗示相关联的设备不包含任何线。通信芯片1106可实现多种无线标准或协议中的任一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、EV-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生物以及命名为3G、4G、5G以及更高的任何其它无线协议。计算设备1100可包括多个通信芯片1106。例如，第一通信芯片可专用于较短程的无线通信，如，Wi-Fi和蓝牙；第二通信芯片1106可专用于较长程的无线通信，如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备1100的处理器1104包括封装在处理器1104内的集成电路管芯。在一些实现中，集成电路关系包括多级互连，多级互连包括布线和通孔的单块以允许诸如参照图1-6所描述的互连组件中的空气间隙。术语“处理器”可表示任何设备或设备的一部分，其处理来自寄存器和/或存储器的电子数据，以将该电子数据转换成可存储于寄存器和/或存储器中的其它电子数据。
通信芯片1106还包括封装在通信芯片1106内的集成电路管芯。根据另一实现，包括通信芯片的封装包含诸如以上所描述的一个或多个电容器。
在进一步实现中，容纳在计算设备1100中的另一部件可包含微电子封装，微电子封装包括诸如如上所述的集成电路。
在多个实现中，计算设备1100可以是膝上型计算机、上网本、笔记本、超极本、智能手机、平板、个人数字助理(PDA)、超移动OC、移动电话、桌面计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频记录仪。在进一步的实现方案中，计算设备1100可以是处理数据的任何其他电子设备。
示例
下面的示例属于实施例。
示例1是用于形成电子器件鳍对的方法，该方法包括在浅沟槽隔离(STI)区域旁边形成的第一和第二沟槽的底部处的衬底表面上同时外延生长第一类型外延材料的第一和第二外延区域；图案化和蚀刻STI区域以暴露衬底的顶面，从而在第一和第二外延区域的第一和第二外延区域侧壁之间形成第三沟槽；在第一和第二外延区域侧壁上形成间隔材料层；在形成于第一和第二外延区域侧壁之间的第三沟槽的底部处的衬底表面上外延生长第二类型外延材料的第三外延区域；然后图案化和蚀刻第一、第二和第三外延区域以从第一、第二和第三外延区域形成第一、第二和第三对电子器件鳍。
在示例2中，示例1的方法的在第一和第二外延区域侧壁上形成间隔材料层包括：在第一和第二外延区域侧壁上、在第三沟槽的底部处的衬底表面上、和在形成于第一和第二外延区域之上的第一和第二掩模的顶面上形成间隔材料的共形层；蚀刻共形层以从在第三沟槽的底部处的衬底表面上、和形成于第一和第二外延区域之上的第一和第二掩模的顶面上去除共形层，但不从第一和第二外延区域侧壁上去除共形层。
示例3，是示例1的方法，其中第一沟槽具有限定第一沟槽的第一宽度和第一高度的第一STI侧壁，第二沟槽具有限定第二沟槽的第一宽度和第一高度的STI侧壁，第三沟槽具有限定第一沟槽的第一宽度和第一高度的第一和第二外延区域侧壁，并且第一高度比第一宽度大至少1.5倍。
示例4，是示例1的方法，其中同时外延生长第一和第二外延区域包括：在第一沟槽和第二沟槽的底部处的衬底表面上外延生长第一层外延材料至在衬底表面之上的第二高度；在第一层上和在第一沟槽和第二沟槽中外延生长第二层缓冲外延材料至在衬底表面之上的第三高度；以及在第二层的顶面上和在第一沟槽和第二沟槽中外延生长第三层器件外延材料至在衬底表面之上的第四高度。
示例5，是示例1的方法，其中同时外延生长第一和第二外延区域包括：在沟槽中同时外延生长第一外延材料层至第二STI区域的顶面之上；然后将第一外延材料的顶面向下抛光至第二STI区域的顶面以形成第一和第二外延区域。
示例6，是示例1的方法，其中图案化和蚀刻第二STI区域包括：在第一和第二外延区域的顶面之上形成两个掩模；以及蚀刻两个掩模之间的第二STI区域。
示例7，是示例1的方法，其中外延生长第三外延区域包括：在第三沟槽的底部处的衬底表面上外延生长第四层外延材料至在衬底表面之上的第二高度；在第四层上和在第三沟槽中外延生长第五层缓冲外延材料至在衬底表面之上的第三高度；以及在第五层的顶面上和在第三沟槽中外延生长第六层器件外延材料至在衬底表面之上的第四高度。
示例8，是示例1的方法，其中外延生长第三外延区域包括：不在第三沟槽中外延生长第二外延材料层至第一外延区域的顶面之上；然后不将第二外延材料的顶面向下抛光至第一外延区域的顶面以形成第三外延区域。
示例9，是示例1的方法，其中图案化和蚀刻第一、第二和第三外延区域包括：在第一、第二和第三外延区域的每一个的顶面的第一和第二部分之上形成两个掩模；以及同时(1)蚀刻第一和第二外延区域的第三部分以在第一和第二外延区域的第三部分之上形成第一和第二对P型电器器件鳍，和(2)蚀刻第三外延区域的第三部分以在第三外延区域的第三部分之上形成第三对N型电子器件鳍。
示例10，是示例9的方法，进一步包括：在第一、第二和第三外延区域的第三部分之上、和在第一、第二、和第三对电子器件鳍之上形成STI层；对STI层进行抛光以在第一、第二和第三对电子器件鳍的顶面之上形成平面表面；以及蚀刻经抛光的STI层以暴露第一、第二和第三对电子器件鳍的器件部分。
示例11，是示例10的方法，进一步包括在第一、第二和第三对电子器件鳍的每一鳍的至少一个器件侧壁上形成晶体管器件。
示例12，是示例1的方法，其中图案化和蚀刻第一、第二和第三外延区域包括：在第一和第二外延区域的每一个的顶面的第一和第二部分之上、和在第三外延区域之上形成两个掩模；以及蚀刻第一和第二外延区域的第三部分以在第一和第二外延区域的第三部分之上形成第一和第二对电子器件鳍；然后在第三外延区域的每一个的顶面的第一和第二部分之上、和在第一和第二外延区域之上形成两个掩模；以及蚀刻第三外延区域的第三部分以在第三外延区域的第三部分之上形成第三对电子器件鳍。
示例13，是示例1的方法，进一步包括：在第一、第二、和第三对电子器件鳍之上形成STI层；对STI层进行抛光以在第一、第二和第三对电子器件鳍的顶面之上形成平面表面；以及蚀刻经抛光的STI层以暴露第一、第二和第三对电子器件鳍的器件部分。
示例14是用于形成电子器件鳍对的方法，该方法包括在形成于浅沟槽隔离(STI)区域之间的第一沟槽的底部处的衬底表面上外延生长第一类型外延材料的第一外延区域；图案化和蚀刻STI区域以暴露衬底的顶面，从而在第一外延区域的第一外延区域侧壁之间形成第二沟槽；在第一外延区域侧壁上形成间隔材料层；在形成于第一外延区域侧壁之间的第二沟槽的底部处的衬底表面上外延生长第二类型外延材料的第二外延区域；然后图案化并蚀刻第一和第二外延区域以从第一和第二外延区域形成第一和第二对电子器件鳍。
示例15，是示例14的方法，其中在第一外延区域侧壁上形成间隔材料层包括：在第一外延区域侧壁上、和在第二沟槽的底部处的衬底表面上形成间隔材料的共形层；以及蚀刻共形层以从在第二沟槽的底部处的衬底表面上去除共形层，但不从第一外延区域侧壁去除共形层。
示例16，是示例15的方法，其中图案化和蚀刻第一和第二外延区域包括：在第一和第二外延区域的每一个的顶面的第一和第二部分之上形成两个掩模，以及蚀刻第一和第二外延区域的第三部分以在第一和第二外延区域的第三部分之上形成第一和第二对电子器件鳍。
示例17，是用于形成N型和P型电子器件鳍对的方法，包括在形成于浅沟槽隔离(STI)区域之间的第一沟槽的底部处的衬底表面外延生长第一类型材料的第一外延区域，STI区域和第一沟槽高度是它们的宽度的至少1.5倍；蚀刻掉STI区域以暴露衬底的顶面，从而在第一外延区域之间形成第二沟槽；在第一外延区域的侧壁上的第二沟槽中形成间隔材料层；从在第一外延区域之间的第二沟槽的底部处的衬底表面生长形成第二类型材料的第二外延区域；然后图案化和蚀刻第一外延区域以形成P型电子器件鳍对，P型电子器件鳍具有可在其上形成器件的侧壁；以及图案化和蚀刻第二外延区域以形成N型电子器件鳍对，N型电子器件鳍具有可在其上形成器件的侧壁。
示例18，是示例17的方法，其中图案化和蚀刻包括：同时图案化和蚀刻第一和第二外延区域以形成电子器件鳍对，电子器件鳍具有可在其上形成器件的侧壁。
示例19，是示例18的方法，进一步包括：在第一和第二对电子器件鳍之上形成STI层；对STI层进行抛光以在第一和第二对电子器件鳍的顶面之上形成平面表面；以及蚀刻经抛光的STI层以暴露第一和第二对电子器件鳍的器件部分。
示例20，是示例17的方法，其中图案化和蚀刻第一和第二外延区域包括：在第一和第二外延区域的每一个的顶面的第一和第二部分之上形成两个掩模，以及蚀刻第一和第二外延区域的第三部分以在第一和第二外延区域的第三部分之上形成第一和第二对电子器件鳍。
示例21，是示例17的方法，进一步包括：在第一和第二对电子器件鳍之上形成STI层；对STI层进行抛光以在第一和第二对电子器件鳍的顶面之上形成平面表面；以及蚀刻经抛光的STI层以暴露第一和第二对电子器件鳍的器件部分。
在以上描述中，为了解释的目的，已阐述了许多具体细节以提供对实施例的透彻理解。然而，将对本领域技术人员明显的是，没有这些具体细节中的一些也可实施一个或多个其他实施例。所描述的具体实施例不是为了限制本发明而是为了说明本发明。本发明的各实施例的范围不是由上面所提供的具体示例确定，而是仅由所附的权利要求确定。在其它实例中，以方框图形式而非以细节地示出了公知的结构、设备和操作以避免使说明书的理解变得晦涩。在认为适宜之处，附图标记或附图标记的结尾部分在诸附图当中被重复，以指示可任选地具有相似特性的对应或相似的要素。
还应当理解，贯穿说明书全文的对“一个实施例”、“一实施例”、“一个或多个实施例”或“不同实施例”的引用例如表示特定特征可包含在本发明实施例的实践中。类似地，应当理解，在本说明书中，为了使本公开变得流畅并帮助理解各个创新性方面，各个特征有时被一起编组在单个实施例、附图或其描述中。然而，公开内容的该方法不被解释为反映需要比每个权利要求中明确列出的特征的多的特征的实施例。相反，如随附的权利要求反映的，实施例的各创新性方面可体现于比单个所公开的实施例的全部特征更少的特征。例如，虽然以上描述和图描述了在每个外延区域中形成单对的电子器件鳍，可应用以上描述和图来在每个区域中形成一个或三个鳍。因此，将遵循具体实施方式的各项权利要求明确地结合进该具体实施方式，每一项权利独立地作为本发明单独的实施例而存在。

Claims (21)

1.一种用于形成电子器件鳍对的方法，包括：
在浅沟槽隔离STI区域旁边形成的第一和第二沟槽的底部处的衬底表面上同时外延生长第一类型外延材料的第一和第二外延区域；
图案化和蚀刻所述浅沟槽隔离STI区域以暴露衬底的顶面，从而在第一和第二外延区域的第一和第二外延区域侧壁之间形成第三沟槽；
在第一和第二外延区域侧壁上形成间隔材料层；
在形成于第一和第二外延区域侧壁之间的第三沟槽的底部处的衬底表面上外延生长第二类型外延材料的第三外延区域；接着
图案化和蚀刻第一、第二和第三外延区域以从第一、第二和第三外延区域形成第一、第二和第三对电子器件鳍。
2.如权利要求1所述的方法，其特征在于，在第一和第二外延区域侧壁上形成间隔材料层包括：
在第一和第二外延区域侧壁上、在第三沟槽的底部处的衬底表面上、和在形成于第一和第二外延区域之上的第一和第二掩模的顶面上形成间隔材料的共形层；以及
蚀刻共形层以从在第三沟槽的底部处的衬底表面上、和形成于第一和第二外延区域之上的第一和第二掩模的顶面上去除共形层，但不从第一和第二外延区域侧壁上去除共形层。
3.如权利要求1所述的方法，其特征在于，所述第一沟槽具有限定第一沟槽的第一宽度和第一高度的第一浅沟槽隔离STI侧壁，第二沟槽具有限定第二沟槽的第一宽度和第一高度的浅沟槽隔离STI侧壁，第三沟槽具有限定第一沟槽的第一宽度和第一高度的第一和第二外延区域侧壁，并且第一高度比第一宽度大至少1.5倍。
4.如权利要求1所述的方法，其特征在于，同时外延生长第一和第二外延区域包括：
在第一沟槽和第二沟槽的底部处的衬底表面上外延生长第一层外延材料至在衬底表面之上的第二高度；
在第一层上和在第一沟槽和第二沟槽中外延生长第二层缓冲外延材料至在衬底表面之上的第三高度；以及
在第二层的顶面上和在第一沟槽和第二沟槽中外延生长第三层器件外延材料至在衬底表面之上的第四高度。
5.如权利要求1所述的方法，其特征在于，同时外延生长第一和第二外延区域包括：
在沟槽中同时外延生长第一外延材料层至第二浅沟槽隔离STI区域的顶面之上；接着
将第一外延材料的顶面向下抛光至第二浅沟槽隔离STI区域的顶面以形成第一和第二外延区域。
6.如权利要求1所述的方法，其特征在于，图案化和蚀刻第二浅沟槽隔离STI区域包括：
在第一和第二外延区域的顶面之上形成两个掩模；以及
蚀刻两个掩模之间的第二浅沟槽隔离STI区域。
7.如权利要求1所述的方法，其特征在于，外延生长第三外延区域包括：
在第三沟槽的底部处的衬底表面上外延生长第四层外延材料至在衬底表面之上的第二高度；
在第四层上和在第三沟槽中外延生长第五层缓冲外延材料至在衬底表面之上的第三高度；以及
在第五层的顶面上和在第三沟槽中外延生长第六层器件外延材料至在衬底表面之上的第四高度。
8.如权利要求1所述的方法，其特征在于，外延生长第三外延区域包括：
不在第三沟槽中外延生长第二外延材料层至第一外延区域的顶面之上；接着
不将第二外延材料的顶面向下抛光至第一外延区域的顶面以形成第三外延区域。
9.如权利要求1所述的方法，其特征在于，图案化和蚀刻第一、第二和第三外延区域包括：
在第一、第二和第三外延区域的每一个的顶面的第一和第二部分之上形成两个掩模；以及
同时(1)蚀刻第一和第二外延区域的第三部分以在第一和第二外延区域的第三部分之上形成第一和第二对P型电器器件鳍，和(2)蚀刻第三外延区域的第三部分以在第三外延区域的第三部分之上形成第三对N型电子器件鳍。
10.如权利要求9所述的方法，其特征在于，进一步包括：
在第一、第二和第三外延区域的第三部分之上、和在第一、第二、和第三对电子器件鳍之上形成浅沟槽隔离STI层；
对浅沟槽隔离STI层进行抛光以在第一、第二和第三对电子器件鳍的顶面之上形成平面表面；以及
蚀刻经抛光的浅沟槽隔离STI层以暴露第一、第二和第三对电子器件鳍的器件部分。
11.如权利要求10所述的方法，其特征在于，进一步包括：
在第一、第二和第三对电子器件鳍的每一鳍的至少一个器件侧壁上形成晶体管器件。
12.如权利要求1所述的方法，其特征在于，图案化和蚀刻第一、第二和第三外延区域包括：
在第一和第二外延区域的每一个的顶面的第一和第二部分之上、和在第三外延区域之上形成两个掩模；以及
蚀刻第一和第二外延区域的第三部分以在第一和第二外延区域的第三部分之上形成第一和第二对电子器件鳍；接着
在第三外延区域的每一个的顶面的第一和第二部分之上、和在第一和第二外延区域之上形成两个掩模；以及
蚀刻第三外延区域的第三部分以在第三外延区域的第三部分之上形成第三对电子器件鳍。
13.如权利要求1所述的方法，其特征在于，进一步包括：
在第一、第二、和第三对电子器件鳍之上形成浅沟槽隔离STI层；
对浅沟槽隔离STI层进行抛光以在第一、第二和第三对电子器件鳍的顶面之上形成平面表面；以及
蚀刻经抛光的浅沟槽隔离STI层以暴露第一、第二和第三对电子器件鳍的器件部分。
14.一种用于形成电子器件鳍对的方法，包括：
在形成于浅沟槽隔离STI区域之间的第一沟槽的底部处的衬底表面上外延生长第一类型外延材料的第一外延区域；
图案化和蚀刻浅沟槽隔离STI区域以暴露衬底的顶面，从而在第一外延区域的第一外延区域侧壁之间形成第二沟槽；
在第一外延区域侧壁上形成间隔材料层；
在形成于第一外延区域侧壁之间的第二沟槽的底部处的衬底表面上外延生长第二类型外延材料的第二外延区域；接着
图案化并蚀刻第一和第二外延区域以从第一和第二外延区域形成第一和第二对电子器件鳍。
15.如权利要求14所述的方法，其特征在于，在第一外延区域侧壁上形成间隔材料层包括：
在第一外延区域侧壁上、和在第二沟槽的底部处的衬底表面上形成间隔材料的共形层；以及
蚀刻共形层以从在第二沟槽的底部处的衬底表面上去除共形层，但不从第一外延区域侧壁去除共形层。
16.如权利要求15所述的方法，其特征在于，图案化和蚀刻第一和第二外延区域包括：
在第一和第二外延区域的每一个的顶面的第一和第二部分之上形成两个掩模，以及
蚀刻第一和第二外延区域的第三部分以在第一和第二外延区域的第三部分之上形成第一和第二对电子器件鳍。
17.一种用于形成不同的N型和P型电子器件鳍对的方法，包括：
在形成于浅沟槽隔离STI区域之间的第一沟槽的底部处的衬底表面外延生长第一类型材料的第一外延区域，浅沟槽隔离STI区域和第一沟槽高度是它们的宽度的至少1.5倍；
蚀刻掉浅沟槽隔离STI区域以暴露衬底的顶面，从而在第一外延区域之间形成第二沟槽；
在第一外延区域的侧壁上的第二沟槽中形成间隔材料层；
从在第一外延区域之间的第二沟槽的底部处的衬底表面生长形成第二类型材料的第二外延区域；
图案化和蚀刻第一外延区域和第二外延区域以形成电子器件鳍对，所述电子器件鳍具有可在其上形成器件的侧壁。
18.如权利要求17所述的方法，其特征在于，图案化和蚀刻包括：
同时图案化和蚀刻第一和第二外延区域以形成电子器件鳍对，所述电子器件鳍具有可在其上形成器件的侧壁。
19.如权利要求18所述的方法，其特征在于，进一步包括：
在第一和第二对电子器件鳍之上形成浅沟槽隔离STI层；
对浅沟槽隔离STI层进行抛光以在第一和第二对电子器件鳍的顶面之上形成平面表面；以及
蚀刻经抛光的浅沟槽隔离STI层以暴露第一和第二对电子器件鳍的器件部分。
20.如权利要求17所述的方法，其特征在于，图案化和蚀刻第一和第二外延区域包括：
在第一和第二外延区域的每一个的顶面的第一和第二部分之上形成两个掩模，以及
蚀刻第一和第二外延区域的第三部分以在第一和第二外延区域的第三部分之上形成第一和第二对电子器件鳍。
21.如权利要求17所述的方法，其特征在于，进一步包括：
在第一和第二对电子器件鳍之上形成浅沟槽隔离STI层；
对浅沟槽隔离STI层进行抛光以在第一和第二对电子器件鳍的顶面之上形成平面表面；以及
蚀刻经抛光的浅沟槽隔离STI层以暴露第一和第二对电子器件鳍的器件部分。
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