CN105474370B - 在横向外延过生长区域中形成基于无缺陷鳍的器件 - Google Patents

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Abstract

可通过在沟槽的底部处的衬底表面上外延生长第一层材料来形成电子器件鳍，该沟槽形成于浅沟槽隔离(STI)区域的侧壁之间。沟槽高度可以是其宽度的至少1.5倍，以及第一层可填充小于沟槽高度。接着可在沟槽中的第一层上和在STI区域的顶面之上外延生长第二层材料。第二层可具有在沟槽之上和在STI区域的顶面的部分上延伸的第二宽度。然后，可图案化和蚀刻该第二层以在STI区域的顶面的部分之上且接近沟槽形成电子器件鳍对。该过程可避免由于在层界面中的晶格失配引起的鳍中的结晶缺陷。

Description

在横向外延过生长区域中形成基于无缺陷鳍的器件
背景技术
技术领域
电路器件以及基于鳍电路器件的制造和结构。
相关技术描述
半导体(例如，硅)衬底上的衬底(例如，集成电路(IC))晶体管、电阻、电容等上的电路器件的改进性能通常是在这些器件的设计、制造以及操作期间所考虑的主要因素。例如，在金属氧化物半导体(MOS)晶体管器件的设计和制造或形成期间，诸如在互补金属氧化物半导体(CMOS)中使用的那些，通常期望提高N型MOS器件(n-MOS)沟道中电子的运动和提高P型MOS器件(p-MOS)沟道中带正电的空穴的运动。然而，由于在用于形成MOS的材料的层之间生成的晶格失配和缺陷而使性能和运动减慢。
对于一些COMS实现，在硅上的晶格失配的材料(像III-V材料)外延生长的共同集成(co-integration)是很大挑战。目前不存在先进的解决方案来将n-和p-MOS材料外延生长共同集成到单个硅衬底上。因此，在当前应用中，由于材料中的大晶格失配，当在硅材料衬底上生长新型材料(III-V，锗(Ge))时会生成缺陷。
附图说明
图1是在衬底的顶面上形成浅沟槽隔离(STI)材料之后的半导体衬底底部的一部分的示意截面图。
图2示出了在形成STI区域和在STI区域之间的沟槽之后的图1的半导体衬底。
图3示出了在STI区域之间的沟槽中形成外延材料之后的图1的半导体衬底。
图4示出了在对形成于沟槽之上和形成于STI区域之上的外延材料进行抛光和图案化之后的图1的半导体衬底。
图5示出了在从形成于STI区域之上的外延材料形成鳍之后的图1的半导体衬底。
图6示出了在鳍和沟槽之上形成STI材料的层之后的图1的半导体衬底。
图7示出了在对形成于鳍之上的STI层进行抛光之后；和在凹入蚀刻以暴露电子器件鳍之后的图1的半导体衬底。
图8是用于形成电子器件鳍对的示例工艺。
图9是用于形成电子器件鳍对的示例工艺。
图10示出了根据一个实现的计算设备。
具体实施方式
当在硅材料衬底(例如，单晶硅)上外延生长某些材料(例如，III-V型、或锗(Ge)材料)时，材料中的大晶格失配可生成缺陷。在一些情况下，可从浅沟槽隔离(STI)区域之间的沟槽中的衬底表面外延生长材料。可图案化并蚀刻该生长以形成可在其中或其上形成器件的材料的“鳍”。因此，在从该生长图案化并蚀刻得到鳍之后，在可在其中或其上形成器件的材料的“鳍”中可能存在缺陷。
例如，可通过使沟槽的高度(H)大于沟槽的宽度(W)和长度(L)使得比率H/W>＝1.5和H/L>＝1.5来捕捉缺陷或使缺陷沿着形成沟槽的STI的侧壁。该比率可给予最小H/W比率限制，来阻断形成于沟槽内的缓冲层中的许多缺陷。然而，存在仍保留在沟槽内的其他缺陷，包括源于STI侧壁处的堆叠层错(Stacking faults)。
可通过毯覆膜生长中的生长优化/技巧实现缺陷密度改善。然而，可能不存在沟槽中此类缺陷的减少。这些缺陷在整个沟槽中传播并可导致建立在器件层上的器件中的产率和变化问题，该器件层从在沟槽之上延伸的外延生长形成。该传播可存在于形成于鳍中的“鳍”器件中，图案化和蚀刻在沟槽上延伸的外延生长得到鳍。这种鳍器件可包括形成于“鳍”的侧壁中或上的鳍集成电路(IC)晶体管、电阻器、电容器等，“鳍”的侧壁从半导体(例如，硅)衬底或其他材料生长或在半导体(例如，硅)衬底或其他材料之上延伸。此类器件可以包括鳍金属氧化物半导体(MOS)晶体管器件，诸如在基于N型MOS器件(n-MOS)沟道中的电子的运动和P型MOS器件(p-MOS)沟道中带正电的空穴的运动的互补金属氧化物半导体(CMOS)中使用的那些。
根据实施例，可通过在沟槽的底部处的衬底表面上外延生长材料的第一层来避免此类缺陷，该沟槽形成于浅沟槽隔离(STI)区域的侧壁之间。接着可在沟槽中的第一层上和在STI区域的顶面之上外延生长材料的第二层。第二层可具有在沟槽之上和在STI区域的顶面的部分上延伸的第二宽度。然后，可图案化和蚀刻该第二层以在STI区域的顶面的部分之上且接近沟槽形成电子器件鳍对。该工艺可避免由于在层界面中的晶格失配引起的鳍中的结晶缺陷。例如，沟槽中的缺陷(例如，结晶缺陷)可能没有延伸到横向外延过生长区域(例如，在STI区域的顶面的部分之上延伸的第二层的部分)中或不存在于横向过生长区域中。因此，由该材料形成的鳍可提供电子器件材料(例如，阱和沟道)，在该电子器件材料中可形成无缺陷的基于鳍的器件。
图1是在衬底的顶面上形成STI材料的层之后的半导体衬底基底的一部分的示意截面图。图1示出了具有顶面103的材料102的半导体衬底或基底101。衬底101可包括硅、多晶硅、单晶硅、或用于形成硅基底或衬底(诸如，硅晶片)的各种其他适当的技术，由硅、多晶硅、单晶硅、或用于形成硅基底或衬底(诸如，硅晶片)的各种其他适当的技术形成、采用由硅、多晶硅、单晶硅沉积、或用于形成硅基底或衬底(诸如，硅晶片)的各种其他适当的技术沉积，或从由硅、多晶硅、单晶硅、或用于形成硅基底或衬底(诸如，硅晶片)的各种其他适当的技术生长。例如，根据实施例，衬底101可通过生长单晶硅衬底基底材料形成，单晶硅衬底基底材料具有纯硅的在100埃和1000埃之间的厚度。替代地，衬底101可通过各种合适的硅或硅合金材料102的充分化学汽相沉积(CVD)以形成具有在一和三微米厚度之间的厚度(诸如通过CVD形成二微米厚度的厚度)的材料的层来形成。还可认为，衬底101可以是弛豫的、非弛豫的、分级的、和/或非分级的硅合金材料102。材料102可以是在表面103处的弛豫材料(例如，具有非应变的晶格)。材料102可以是单晶硅材料。衬底102可由硅制成并且有具有(100)晶体定向材料(例如，根据米勒指数)的顶面103。衬底101可以是“斜切(miscut)”衬底。
图1还显示了在衬底101的顶面103上形成或生长的浅沟道隔离(STI)材料104的层。STI材料104可由氧化物或氮化物、或它们的组合构成。STI材料104可由SiC或本领域已知的另一材料构成。STI材料104可通过原子层沉积(ALD)或化学汽相沉积(CVD)形成。通常经由等离子体增强化学沉积(PECVD)来沉积STI材料104。在一些情况下，STI材料104可通过在400℃下的ALS、CVD、TEOS+O2+RF的PECVD形成。在一些情况下，如本领域所已知的，可在工艺(例如，PECVD)期间使用各种氧前驱体、硅烷前驱体、或通用前驱体中的任一个来形成STI材料104。
材料104的底面可具有与材料102(例如，在表面103处)相同的(100)晶体取向。在一些情况下，材料104的底面可具有与材料102(例如，在表面103处)相同的晶格尺寸。材料104可以是相对于材料104的与表面103的界面(例如，材料104化学或原子地结合至下面的表面103)的弛豫的材料(例如，具有非应变的晶格)。
图2示出了在形成STI区域和在STI区域之间的沟槽之后的图1的半导体衬底。图2显示了在STI区域107、108和110与表面103之间限定的沟槽105和106。可通过如本领域所已知的图案化和蚀刻形成区域107、108和110。这可包括形成STI材料104的毯覆层，然后图案化和蚀刻材料104以形成STI区域107、108和110。在一些情况下，图案化和蚀刻材料104以形成STI区域包括使用抗蚀剂或在抗蚀剂下方的硬掩模用于图案化材料。在一些情况下，1、2、或3层抗蚀剂层可用于图案化材料。在一些情况下，图案化和蚀刻材料104以形成STI区域包括在10-100毫托范围内的压力下并且在室温下使用O2或O2/Ar等离子体蚀刻。这种图案化和蚀刻还可包括通过在10-100毫托范围内的压力下并且在室温下采用碳氟化合物(例如，CF4和/或C4F8)、O2和Ar蚀刻氧化物，包括STI材料。
STI区域108具有侧壁112和顶面116。STI区域110具有侧壁114和顶面118。侧壁112和114可以是垂直于水平平面表面103和水平平面表面116和118的垂直平面表面(例如，相对于水平平面表面103和水平平面表面116和118成直角)。侧壁可包括或可以是STI材料104。STI区域108和110可具有在100和1000纳米(nm)之间的宽度。
沟槽105和106可通过区域107、108和110的侧壁限定。更具体而言，图2示出了的沟槽106，沟槽106由区域108的侧壁112处的侧面、区域110的侧壁114处的侧面、在顶面103处的底部、和毗邻(例如，接近)顶面116或118的顶部限定或具有区域108的侧壁112处的侧面、区域110的侧壁114处的侧面、在顶面103处的底部、和毗邻(例如，接近)顶面116或118的顶部。沟槽105和106可包括在沟槽的底部处被暴露的材料102的表面103，诸如结晶材料的平面或平坦化(planarized)表面。在一些情况下，由其他STI区域的附加侧壁限定沟槽105和106的每一个，其他STI区域诸如具有类似于侧壁112和114的侧壁、和类似于表面116或118的顶面，但限定沟槽106的长度L的前和后STI。
沟槽106可具有由在区域108的侧壁112和在区域110的侧壁114处的侧面之间的水平距离限定的宽度W1。宽度L1可以是在10和100纳米(nm)之间的宽度。在一些情况下，W1为大约25nm。
沟槽106可具有由在顶面103和顶面116或118之间的垂直距离限定的高度H1。高度H1可以是在30和300纳米(nm)之间的高度。在一些情况下，H1为大约75nm。沟槽的H1可大于沟槽的W1使得比(ratio)Hl/Wl>＝1.5。在一些情况下，比率Hl/Wl＝1.5。在一些情况下，比率Hl/Wl>＝2.0。
沟槽106可具有长度L1，长度L1被定义为进入页面并且沿着侧壁112或侧壁114的长度。长度L1可以是在10和100纳米(nm)之间的长度。在一些示例中，L1为大约25nm。在一些情况下，L1等于W1(或大约与W1相同)。沟槽的H1可大于沟槽的L1使得比率Hl/Ll>＝1.5。在一些情况下，比Hl/Ll＝1.5。在一些情况下，比率Hl/Ll>＝2.0。根据一些实施例，W1可在10和15纳米(nm)之间并且H1可以为350纳米(nm)。可选地，L1可等于W1。
图2显示了在STI区域107、108和110与表面103之间定义的沟槽105和106。然而，可以设想，更多类似的沟槽和区域(例如，至少几百或成百上千)可存在于衬底101上。
图3示出了在STI区域之间的沟槽中形成外延材料之后的图1的半导体衬底。图3示出了在沟槽106中形成外延材料，然而可以设想，沟槽106表示在衬底101上的STI区域中形成的任何数量的沟槽。图3示出了从沟槽106中的表面103外延生长的第一层120的材料122。可从衬底表面103的晶体表面103外延生长材料122。材料122可通过利用原子层沉积(ALD)或化学气相沉积(CVD)的外延生长(例如，异质外延)形成，并且可仅从在沟槽下面的“种子”表面103生长，但不从STI侧壁或STI顶面生长。生长沉积(像生长温度、气体流量的压力等)的选择可定义外延生长的选择性。在一些情况下，层120的生长通过选择或使用对于材料122已知的预定的生长温度范围、气体流量的压力等从表面103选择性地生长，从而从表面103的材料生长，但不从STI侧壁或顶面的材料生长或不在STI侧壁或顶面的材料上开始。
材料122可以是第一层结晶材料，其具有从表面103起的高度H2，高度H2小于H1。材料122可具有底面和侧表面，底面具有从表面103生长的(100)晶体取向的材料，侧表面具有沿着或毗邻侧壁112和114的(110)晶体取向的材料。在一些实施例中，结晶缺陷可存在于形成沟槽的STI的侧壁112和114附近或沿着形成沟槽的STI的侧壁112和114的材料122中。在一些实施例中，结晶缺陷可能由于包括堆叠层错(Stacking faults)的缺陷而存在于材料122中，堆叠层错源于STI侧壁112或114处，但仍保留在沟槽106内。
材料122可具有顶面，顶面具有(100)晶体取向(米勒指数)。可对层120的顶面进行抛光或蚀刻以形成具有(100)结晶指数的平坦表面。层120可具有在侧壁112和114之间的宽度W2。W2可小于或等于W1。在一些情况下，宽度差可能是由于材料122中的结晶缺陷。
层120可具有由在顶面103和层120的顶面之间的垂直距离定义的高度H2。高度H2可以是在50-150纳米(nm)之间的高度。在一些示例中，H2为大约70nm。在一些情况下，层120是InP或GaAs材料的层。
层120的底面可具有与(例如，在表面103处的)材料102相同的(100)晶体取向。在一些情况下，层120的底面可具有与(例如，在表面103处的)材料102相同的晶格尺寸。层120可以是相对于其与表面103的界面的弛豫材料(例如，具有非应变的晶格)。在一些情况下，层120是相对于衬底(例如，表面103)(部分或完全)弛豫的层。
图3示出了从层120的顶面外延生长的第二层130的材料132。可从层120的晶体顶面外延生长材料132。材料132可通过利用化学气相沉积(CVD)的外延生长(例如，异质外延)形成，并且可仅从在沟槽下面的层120的“种子”顶面生长，但不从侧壁或STI顶面生长。在一些情况下，层130的生长通过选择或使用对于材料132已知的预定的生长温度范围、气体流量的压力等从层120的顶面(例如，从材料122)选择性地生长，从而从材料122生长，但不从STI侧壁或顶面的材料生长或不在STI侧壁或顶面的材料上开始。
材料132可以是第二层结晶材料，其具有由在层120的顶面和层130的顶面之间的垂直距离限定的高度。层130的高度的一部分可以是在STI区域108和110的顶面116和118上面或之上延伸的高度H3。材料132可具有底面和侧表面，底面具有从层120生长的(100)晶体取向的材料，侧表面具有沿着或毗邻侧壁112和114的(110)晶体取向的材料。在一些实施例中，结晶缺陷可存在于形成沟槽的STI的侧壁112和114附近或沿着形成沟槽的STI的侧壁112和114的材料132中。在一些实施例中，结晶缺陷可由于包括堆叠层错(Stackingfaults)的缺陷而存在于材料132中，堆叠层错源于STI侧壁112或114处，但仍保留在沟槽106内。材料132可具有顶面，顶面具有(100)晶体取向(米勒指数)。可对层130的顶面进行抛光或蚀刻以形成具有(100)结晶指数的平坦表面。
层130可具有横跨沟槽(例如，W1)和STI区域108和110的顶面表面116和118的部分或在沟槽(例如，W1)和STI区域108和110的顶面表面116和118的部分之上延伸的水平宽度W3。W3可大于(例如，和包括)W1。在一些情况下，在STI的侧壁112和114附近或沿着STI的侧壁112和114的材料132中的结晶缺陷不延伸至具有高度H3和宽度W3的层130的部分中。层130可具有长度L1。
层130可具有在STI区域108和110的顶面116和118上面或之上的垂直高度H3。高度H3可以是在5-100纳米(nm)之间的高度。在一些示例中，H3为大约20nm。根据一些实施例，在层120的顶部和层130的顶部之间的高度差可以是200纳米(nm)。
层130的底面可具有与材料122(例如，在其顶面)相同的(100)晶体取向。在一些情况下，层130的底面可具有与材料122(例如，在其顶面处)相同的晶格尺寸。层130可以是相对于其与层120(例如，在其顶面处)的界面的弛豫材料(例如，具有非应变的晶格)。在一些情况下，层130是相对于层120(例如，材料122的顶面)(大部分或完全)的弛豫层。
图3示出了从层130的顶面外延生长的第三层140的材料142。如本领域所已知的，层140可以是“器件”层，诸如在其上或其中形成电路器件的层。此类器件可包括本文所描述的器件。
可从层130的晶体顶面外延生长材料142。材料142可通过利用化学气相沉积(CVD)的外延生长(例如，异质外延)形成，并且可仅从在沟槽下面的层130的“种子”表面生长，但不从侧壁或STI顶面生长。在一些情况下，层140的生长通过选择或使用对于材料142已知的预定的生长温度范围、气体流量的压力等从层130的顶面(例如，从材料132)选择性地生长，从而从材料132生长，但不从STI侧壁或顶面的材料生长或不在STI侧壁或顶面的材料上开始。
材料142可以是第三层结晶材料，其具有由在层130的顶面和层140的顶面之间的垂直距离限定的高度。层140可具有在STI区域108和110的顶面116和118上面或之上延伸的高度H4。H4可大于H3。
材料142可具有底面和侧表面，底面具有从层130生长的(100)晶体取向的材料，侧表面具有沿着与侧壁112和114平行的方向的(110)晶体取向的材料。在一些实施例中，STI的侧壁112和114附近或沿着STI的侧壁112和114的材料122或132中可能存在的结晶缺陷不延伸到层140中(例如，不延伸到高度H4和宽度W4中)。在一些实施例中，结晶缺陷可由于包括堆叠层错的缺陷而存在于材料142中，堆叠层错源自STI侧壁112或114，不延伸到层140中(例如，不延伸到高度H4和宽度W4中)。
材料142可具有顶面，顶面具有(100)晶体取向(米勒指数)。可对层140的顶面进行抛光或蚀刻以形成具有(100)结晶指数的平坦表面。层140可具有横跨沟槽(例如，W1)和STI区域108和110的顶面表面116和118的部分或在沟槽(例如，W1)和STI区域108和110的顶面表面116和118的部分之上延伸的水平宽度W4。
W4可大于(例如，和包括)W3(例如，和W1)。层140可具有长度L1。在一些情况下，层140是InGaAs或InAs材料的单个层。在一些情况下，层140是InGaAs/InP/InGaAs材料的多堆叠(multi-stack)。
层140具有在STI区域108和110的顶面116和118上面或之上的垂直高度H4。在一些情况下，当层140是多堆叠时，高度H4可以是在50和300纳米(nm)之间的高度。在一些情况下，当层140是单层时，高度H4可以是在20和300纳米(nm)之间的高度。在一些情况下，H4为大约50nm。根据一些实施例，在层130的顶部和层140或层150的顶部之间的高度差可以是50纳米(nm)。
层140的底面可具有与材料132(例如，在其顶面)相同的(100)晶体取向。在一些情况下，层140的底面可具有与材料132(例如，在其顶面处)相同的晶格尺寸。层140可以是相对于其与层130(例如，在其顶面处)的界面的弛豫材料(例如，具有非应变的晶格)。在一些情况下，层140具有与层120的底部或表面103相同的晶格常数。在一些情况下，层140与层130(例如，材料132的顶面)晶格匹配。在一些情况下，层140相对于层130(例如，材料132的顶面)完全应变。该应变可以是适合于增加载流子迁移率的拉伸或压缩应变。
图4示出了在对形成于沟槽之上和形成于STI区域之上的外延材料进行抛光和图案化之后的图1的半导体衬底。图4示出了被抛光或平面化以形成层150的层140。可通过本领域已知的化学、物理或机械抛光执行对层140进行抛光或平面化，以形成材料142的顶部平面表面164。层150可被描述为包括材料142和材料132的第四层，第四层被设置在或存在于沟槽的顶面(例如，具有W1和L1，在H1的顶部之上或上)和STI区域(例如，在表面116和118之上)之上。层150可具有在其底部处或在STI区域108和110的顶面表面116和118处的水平宽度W4。层150可具有在其顶面处的水平宽度W5和在STI区域108和110的顶面表面116和118的部分之上的高度H5。W5可小于W4且大于W3。H5可小于H4且大于H3。宽度W5可以是在15和100纳米(nm)之间的宽度。在一些情况下，W5为大约20nm。高度H5可以是在10和150纳米(nm)之间的高度。在一些情况下，H5为大约60nm。
图4还示出了形成于层150的经抛光或平面化的顶面164的部分上的图案或掩模160和162。在一些情况下，掩模160和162具有小于W5的一半的宽度W6。掩模160和162可具有长度L1。宽度W6可以是在5和50纳米(nm)之间的宽度。在一些情况下，宽度W6可以是在2和5纳米(nm)之间的宽度。在一些情况下，W6为大约5nm。
掩模160和162可具有在侧壁112和114之上的内侧壁166和168。内侧壁166和168可以是与平面侧壁112和114平行且对齐(例如，正上方)的平面表面(例如，如通过虚线所示出的)。掩模160和162可具有在表面116和118之上的外侧壁170和172。外侧壁170和172可以是平行于平面侧壁112和114的平面表面，并且可在表面116和118之上延伸长度L。
根据一些实施例，W1可在10和15纳米(nm)之间；H1可以为350纳米(nm)；H2可以为70纳米(nm)；在层120的顶部和层130的顶部之间的高度可以为200纳米(nm)；以及在层130的顶部和层140或层150的顶部之间的高度差可以为50纳米(nm)。而且，L1可等于W1。
图5示出了在从形成于STI区域之上的外延材料形成鳍之后的图1的半导体衬底。图5示出了诸如通过湿法或干法蚀刻去除不受掩模160和162保护或不在掩模160和162之下的层150、140、130和120，从层150形成的鳍180和190。在一些实施例中，鳍180和190可被描述为可在其上形成电子器件的“器件鳍”或“电子器件鳍”。
此类蚀刻可去除在沟槽106中或之上(例如，和毗邻或接近内侧壁166和168)的层150、140、130和120的第一宽度，以暴露衬底表面的表面103。此类蚀刻还可去除沟槽106中的层130和120的第一宽度以暴露侧壁112和114。此类蚀刻可将设置在侧壁166和168之间的层120、130和140的宽度去除至暴露衬底的顶面的深度。在一些情况下，此类蚀刻可包括选择性蚀刻，以仅在沟槽之上蚀刻(例如，不在顶面116和118之上蚀刻)。
此类蚀刻形成沟槽206。沟槽206可包括沟槽106，和在表面116和118之上延伸高度H5(和掩模160或162的高度)的沟槽106的宽度(例如，W1)和长度。此类蚀刻可去除层150、140、130和120的第一宽度或包括可存在于侧壁112和114附近或沿着侧壁112和114的材料122或132中的任何缺陷和由于包括源于STI侧壁112或114处的堆叠层错的缺陷引起的材料122、132或142中的任何结晶缺陷的部分。在一些实施例中，由于沟槽106中的缺陷(例如，结晶缺陷)不延伸到层140或材料142的横向外延过生长区域(例如，W6)中或不存在于层140或材料142的横向外延过生长区域(例如，W6)中，因此鳍180和190可提供电子器件材料(例如，阱和沟槽)，在电子器件材料中(例如，在作为鳍中的层140的横向外延过生长区域中)可形成基于无缺陷鳍的器件。
在一些情况下，可使用相同的或单独的湿法或干法蚀刻来去除毗邻外侧壁170和172和在表面116和118之上的层150、140和130的宽度以暴露表面116和118。此类蚀刻可去除远离沟槽设置的层130和140的宽度以暴露顶面116和118。在一些情况下，此类蚀刻可包括选择性蚀刻，以仅在顶面116和118之上蚀刻(例如，不在沟槽上蚀刻)。在一些情况下，此类蚀刻可以是化学蚀刻以在顶面116和110、和沟槽106两者之上蚀刻。
图5示出了形成于顶面116和116的在侧壁112和114之上并且延伸侧壁112和114的部分上的鳍180和190。在一些情况下，鳍180和190具有宽度W6和高度H5，包括材料130和140(例如，作为层150)。鳍180和190可具有长度L1。鳍180和190可具有在侧壁112和114之上的(例如，被暴露的)内侧壁182和192。内侧壁182和192可以是与平面侧壁112和114平行且对齐(例如，正上方)的平面表面。内侧壁182和192可以是与平面侧壁166和168平行且对齐(例如，正下方)的平面表面。鳍180和190可具有在表面116和118之上的(例如，被暴露)外侧壁184和194。外侧壁184和194可以是平行于平面侧壁112和114的平面表面，并且可在表面116和118之上延伸长度L。其他侧壁184和194可以是与外侧壁170和172平行并且对齐(例如，正下方)的平面表面。
图6示出了在鳍和沟槽之上形成STI材料的层之后的图1的半导体衬底。图6示出了在顶面103、掩模160和162的顶面、和顶面116和118上形成或生成的浅沟槽隔离(STI)材料205的层204。在一些情况下，掩模160和162可被去除，层205形成于鳍180和190的顶面上。层204可形成于沟槽206中并填充沟槽206。层204可被形成至高度H6，高度H6大于高度H5(且可选地大于掩模160或162的高度)。STI材料204可被类似地形成，具有与材料104相同的晶体取向，具有与材料104相同的晶格尺寸，并且可以是类似于材料104的弛豫材料。STI材料204可以是形成于顶面103、掩模160和162的顶面、和顶面116和118之上的共形或毯覆层。
图7示出了在对形成于鳍、沟槽和STI区域之上的STI层进行抛光之后，和在凹入蚀刻以暴露电子器件鳍或鳍的部分之后的图1的半导体衬底。图7示出了在将STI层204抛光或平面化至高于或大于鳍180和190的顶面的高度H5的高度之后，和在随后将STI层204凹入蚀刻至高度H3以暴露鳍的器件侧壁并形成STI层214之后的鳍180和190。可通过本领域已知的化学、物理或机械抛光执行对STI层204抛光或平面化，以形成在大于高度H5的高度处的材料205的顶部平面表面。在抛光之后，毯覆湿法蚀刻可随后将平面化的材料205的顶面向下凹入蚀刻至高度H3以暴露器件层140。此类蚀刻可使用稀释HF达几秒钟来去除材料205的至少高度H4。此类蚀刻可留下在顶面116和118之上或上面和在沟槽206中的高度H1之上或上面的材料205的高度H3。此类蚀刻可包括暴露材料142(例如，层140)的侧壁，而不暴露材料132(例如，层130)的侧壁。在一些情况下，此类蚀刻可将材料205向下蚀刻至高于或等于H3的高度以暴露鳍的器件层140，但不暴露缓冲层130。层140可在高度H3之上并被暴露在层214之上，而层130在高度H3下面并不被暴露在层214之上。
图7示出了鳍180和190的器件部分218和220。在一些实施例中，部分218和220可被描述为可在其上形成电子器件的“器件鳍”或“电子器件鳍”。器件部分包括材料142的器件层140。在一些情况下，器件部分不包括缓冲层130或材料132。图7分别示出了部分218和220的内(例如，被暴露的)器件侧壁222和232，以及分别示出了部分218和220的外(例如，被暴露的)器件侧壁224和234。在一些情况下，部分218和220具有材料142的宽度W6和高度H4、和长度L1。内侧壁222和232可以是与平面侧壁112和114平行且对齐(例如，正上方)的平面表面。外侧壁224和234可以是平行于平面侧壁112和114的平面表面，并且可在表面116和118上延伸长度L。
侧壁222、224、232和234可包括充分高度、宽度和长度的材料242，以提供电子器件的阱和沟道。侧壁222、224、232和234可包括充分高度、宽度和长度的材料242以具有形成于它们中或上的“鳍”电子器件。此类电子器件可包括在侧壁中或上的鳍集成电路(IC)晶体管、电阻、电容等。此类器件可以包括鳍金属氧化物半导体(MOS)晶体管器件，诸如在基于N型MOS器件(n-MOS)沟道中的电子的运动和P型MOS器件(p-MOS)沟道中带正电的空穴的运动的互补金属氧化物半导体(CMOS)中使用的那些。在一些实施例中，由于由于沟槽106中的缺陷(例如，结晶缺陷)不延伸到横向外延过生产区域(例如，部分218和220)中或不存在于横向外延过生长区域(例如，部分218和220)中，因此侧壁222、224、232和234可提供电子器件材料(例如，阱和沟槽)，在电子器件材料中(例如，在作为部分218和220的横向外延过生长区域中)可形成基于无缺陷鳍的器件。
在一些实施例中，层120的材料122可以是或者可包括N型InP或GaAs材料。层130的材料132可以是或者可包括N型InAlAs材料。层140的材料142可以是或者可包括N型InGaAs或InAs材料。这些材料可提供N型InGaAs或InAs材料的更无缺陷的器件鳍以用作电子器件(例如，PMOS器件)的沟道。
在一些实施例中，层120的材料122可以是或可包括P型Si70Ge30材料(例如，70％Si和30％Ge)。层130的材料132可以是或可包括P型Si30Ge70材料。层140的材料142可以是或可包括P型Ge材料。这些材料可提供P型Ge材料的更无缺陷的器件鳍以用作电子器件(例如，NMOS器件)的沟道。
图8是用于形成电子器件鳍对的示例工艺800。图8示出了过程800，过程800开始于框804，在框804处在由多个浅沟槽隔离(STI)区域形成的沟槽的底部处的衬底表面上外延生长第一层的第一外延材料。可在衬底上形成STI区域以限定在每对区域之间的沟槽。STI区域可具有限定沟槽的第一宽度W1和第一高度H1的STI侧壁。第一高度H1可以是第一宽度W1的至少1.5倍。第一宽度可在10-100nm之间，以及第一高度可在30-300nm之间。衬底表面可以是硅并且具有(100)晶体取向指数。这可包括使用两个以上区域来限定每个沟槽。这可包括由STI区域108和110限定的沟槽106。框804可包括如针对图1-3所描述的用于形成沟槽106和生长层120的以上描述。
接着，在框806处，在沟槽中的第一层上、在STI区域的顶面之上外延生长第二层的第二外延材料，并且生长至在沟槽之上和在STI区域的顶面的部分之上延伸的宽度。框806可包括将第二层生长至在第一高度H1之上的第二高度，第二层具有在沟槽之上和在STI区域的顶面的部分之上延伸的第二宽度。第二层可以是从第一层的顶面生长的缓冲层和从缓冲层的顶面生长的器件层。框806可包括如针对图1-3所述的用于生长层130的以上描述。
接着，在框812处，图案化和蚀刻第二层以在STI区域的顶面的部分之上形成电子器件鳍对。每部分可接近于(例如，紧接或毗邻)沟槽侧壁。在一些情况下，在图案化之前，对第二层的顶面进行抛光以形成平面表面，该平面表面具有在第一高度H1之上和在STI区域的顶面之上的第三高度H5。蚀刻可以是湿法蚀刻。蚀刻可包括蚀刻第二和第一层以(1)从沟槽之上或中去除第一和第二层的第一宽度，以暴露衬底的顶面，以及(2)去除STI区域的顶面的远离沟槽的部分之上的第二外延层的宽度。框812可包括如针对图4-5或4-7所描述的用于图案化和蚀刻层150以形成电子器件鳍对的以上描述。
接着，在可选框816处，在经蚀刻的沟槽中和在鳍之上形成STI层(可选的)。对于一些实施例，不执行该框。框816可包括如针对图6所描述的用于形成STI层204的以上描述。
接着，在可选框818处，对STI层进行抛光以在鳍的顶面之上形成平面表面(可选的)。对于一些实施例，不执行该框。框818可包括如针对图7所描述的用于对STI层204进行抛光的以上描述。
接着，在可选框820处，蚀刻经抛光的STI层以暴露包括第二材料的每个鳍的器件部分(可选的)。对于一些实施例，不执行该框。框820可包括如针对图7所描述的用于蚀刻STI层204的以上描述。
接着，在可选框822处，可在每个鳍的至少一个器件侧壁上形成晶体管器件(可选的)。在一些情况下，框822包括在每个鳍的每个器件侧壁上形成晶体管器件(可选的)。对于一些实施例，不执行该框。框822可包括如针对图7所描述的用于在每个鳍的器件侧壁上形成晶体管器件的以上描述。
对于一些实施例，在过程800中不执行框816-822。对于一些实施例，在过程800中不执行框222。
图9是用于形成电子器件鳍对的示例工艺900。图9示出了过程900，过程900开始于可选框902，在可选框902处在衬底表面上形成具有STI侧壁的多个STI区域(可选的)。对于一些实施例，不执行该框。可形成STI区域以限定在每对区域之间的沟槽。STI区域可具有限定沟槽的第一宽度W1和第一高度H1的STI侧壁。这可包括使用两个以上区域来限定每个沟槽。第一高度H1可以是第一宽度W1的至少1.5倍。第一宽度可在10-100nm之间，以及第一高度可在30-300nm之间。衬底表面可以是硅并且具有(100)晶体取向指数。这可包括形成STI材料的毯覆层，然后图案化和蚀刻该材料以形成STI区域108和110。框902可包括针对图1-2所描述的用于形成沟槽106的以上描述。
接着，在框904处，在由具有STI侧壁的多个浅沟槽隔离(STI)区域形成的沟槽的底部处的衬底表面上外延生长第一层的第一外延材料。第一层可具有小于第一高度H1的第二高度H2，以及第二宽度W2小于或等于第一宽度W1。框904可包括如针对图1-3所描述的用于形成或生长120的以上描述。
接着，在框906处，在沟槽中的第一层上、和在STI区域的顶面之上外延生长第二层的第二外延材料，并且在沟槽之上和在STI区域的顶面的第一部分之上延伸。框906可包括将第二层生长至在第一高度H1之上的第二高度，第二层具有在沟槽之上和在STI区域的顶面的第一部分之上延伸的第二宽度。第二层可以是从第一层的顶面生长并且在STI区域上面和之上延伸的缓冲层。框906可包括如针对图1-3所述的用于生长层130的以上描述。
接着，在框908处，在第二层的顶面上外延生长第三层的第三外延材料，该第三外延材料具有在第二层的顶面之上和在STI区域的顶面的第二部分之上延伸的宽度。框908可包括将第三层生长至在第一高度H1之上的第四高度H4，第四高度H4大于第三高度H3，以及第三层具有在第二层的顶面之上和在STI区域的顶面的第二部分之上延伸的第四宽度H4。第三层可以是从第二层的顶面生长的器件层，并且器件层可具有与第一层的顶面的底部相同的晶格常数。框908可包括如针对图1-3所述的用于生长层140的以上描述。
接着，在框901处，对第三层的顶面进行抛光以形成具有平面表面的第四层。第四层可包括第二外延材料和第三外延材料。平面表面可具有第五宽度W5，第四层可具有在第一高度H1之上和在STI区域的顶面之上的第五高度H5，第五高度H5可小于第四高度H4且大于第三高度H3。框910可包括如针对图4所描述的用于对层140进行抛光以形成层150的以上描述。
接着，在框912处，图案化平面表面以在第四层的部分之上形成两个掩模。这可包括图案化平面表面以在第五宽度W5的部分之上形成两个掩模，这些部分各具有小于第五宽度的一半的第六宽度，这些部分每一个都接近于或毗邻沟槽侧壁，这些部分每一个都在STI区域的顶面之上。框912可包括如针对图4-5所描述的用于图案化层150的平面顶面以形成电子器件鳍对的以上描述。
接着，在框914处，蚀刻第四、第二和第一层以在STI区域的顶面的部分之上形成电子器件鳍对。每个鳍可接近于(例如，紧接或毗邻)沟槽侧壁。蚀刻是湿法蚀刻。蚀刻可包括蚀刻以去除沟槽中的第一、第二和第四外延层的第一宽度以暴露衬底103的顶面；以及以去除在第四宽度的部分之上且远离沟槽的第二和第四外延层的宽度以暴露STI区域的顶面。湿法蚀刻可包括形成电子器件鳍对，电子器件鳍包括(1)具有在STI区域的顶面的第一部分之上延伸的第三宽度W3的第二材料的一部分，以及(2)具有在第二层的顶面之上和在STI区域的顶面的第一部分之上延伸的第四宽度W4的第三材料的一部分。框914可包括如针对图4-5或4-7所描述的用于蚀刻层150以形成电子器件鳍对的以上描述。
接着，在可选框916处，在经蚀刻的沟槽中和在鳍之上形成STI层(可选的)。对于一些实施例，不执行该框。框916可包括如针对图6所描述的用于对STI层204进行抛光的以上描述。
接着，在可选框918处，对STI层进行抛光以在鳍的顶面之上形成平面表面(可选的)。对于一些实施例，不执行该框。框918可包括如针对图7所描述的用于对STI层204进行抛光的以上描述。
接着，在可选框920处，蚀刻经抛光的STI层以暴露包括第三材料的每个鳍的器件部分(可选的)。对于一些实施例，不执行该框。框920可包括如针对图7所描述的用于蚀刻STI层204的以上描述。
接着，在可选框922处，可在每个鳍的至少一个器件侧壁上形成晶体管器件(可选的)。在一些情况下，框922包括在每个鳍的每个器件侧壁上形成晶体管器件(可选的)。对于一些实施例，不执行该框。框922可包括如针对图7所描述的用于在每个鳍的器件侧壁上形成晶体管器件的以上描述。
对于一些实施例，在过程900中不执行框902和916-922。对于一些实施例，在过程900中不执行框902和922。对于一些实施例，在过程900中不执行框916-922。对于一些实施例，在过程900中不执行框222。
例如，通过如本文所述地形成电子器件鳍(或部分)，当在沟槽中的硅材料衬底上外延生长某些材料(例如，III-V型或Ge材料)时，能够避免或最小化由于材料中的大晶格失配引起的或由材料中的大晶格失配导致的鳍中的结晶缺陷。此类缺陷包括那些被捕捉的或沿着形成沟槽的STI的侧壁的缺陷，和其他缺陷，其他缺陷包括源于STI侧壁处，仍保留在沟槽内的堆叠层错。通过避免或最小化这些结晶缺陷可导致建立在器件层或鳍的器件侧壁上的器件的产率和变异问题。形成鳍180和190(或部分218和220)可有助于在沟槽外生长无缺限区域，该无缺陷区域可用于形成器件，而不试图减少沟槽内的堆叠层错(和位错)。还可使沟槽内的外延材料中的品质或缺陷不相关或不影响鳍180和190(或部分218和220)的品质。
图10示出了根据一个实现的计算设备。计算设备1000包含板1002。板1002可包括多个组件，包括但不限于处理器1004和至少一个通信芯片1006。处理器1004物理且电连接至板1002。在一些实现中，至少一个通信芯片1006也物理且电连接至板1002。在进一步实现中，通信芯片1006是处理器1004的一部分。
取决于其应用，计算设备1000可包括可物理耦合以及电耦合到板1002或者可不物理耦合以及不电耦合到板502的其他组件。这些其它组件可包括但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)装置、指南针、加速度计、陀螺仪、扬声器、照相机以及大容量存储装置(诸如硬盘驱动器、紧凑盘(CD)、数字多功能盘(DVD)等等)。
通信芯片1006实现无线通信以用于将数据传送至计算装置1000和传送来自计算装置1000的数据。术语“无线”及其衍生词可用于描述通过使用经调制的电磁辐射经由非固态介质来传递数据的电路、设备、系统、方法、技术、通信信道等。尽管在一些实施例中相关联的设备可能不包含任何线，但是该术语并不暗示相关联的设备不包含任何线。通信芯片1006可实现多种无线标准或协议中的任一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、EV-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生物以及命名为3G、4G、5G以及更高的任何其它无线协议。计算设备1000可包括多个通信芯片1006。例如，第一通信芯片可专用于较短程的无线通信，如，Wi-Fi和蓝牙；第二通信芯片1006可专用于较长程的无线通信，如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备1004的处理器1000包括封装在处理器1004内的集成电路管芯。在一些实现中，集成电路关系包括多级互连，多级互连包括布线和通孔的单块以允许诸如参照图1-6所描述的互连组件中的空气间隙。术语“处理器”可表示任何设备或设备的一部分，其处理来自寄存器和/或存储器的电子数据，以将该电子数据转换成可存储于寄存器和/或存储器中的其它电子数据。
通信芯片1006还包括封装在通信芯片1006内的集成电路管芯。根据另一实现，包括通信芯片的封装包含诸如以上所描述的一个或多个电容器。
在进一步实现中，容纳在计算设备1000中的另一部件可包含微电子封装，微电子封装包括诸如如上所述的集成电路。
在多个实现中，计算设备1000可以是膝上型计算机、上网本、笔记本、超极本、智能手机、平板、个人数字助理(PDA)、超移动OC、移动电话、桌面计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频记录仪。在进一步的实现中，计算设备1000可以是处理数据的任何其他电子设备。
示例
下面的示例属于实施例。
示例1是用于形成电子器件鳍对的方法，包括：在由多个浅沟槽隔离(STI)区域形成的沟槽的底部处的衬底表面上外延生长第一层第一外延材料，浅沟槽隔离(STI)区域具有限定沟槽的第一宽度和第一高度的STI侧壁；在沟槽中的第一层上和在STI区域的顶面之上外延生长第二层第二外延材料至在第一高度之上的第二高度，第二层具有在沟槽之上和在STI区域的顶面的部分之上延伸的第二宽度；和图案化和蚀刻第二层以在STI区域的顶面的部分之上形成电子器件鳍对，这些部分各接近沟槽侧壁。
在示例2中，示例1的方法中蚀刻可包括：蚀刻第二和第一层以(1)从沟槽之上或中去除第一和第二层的第一宽度，以暴露衬底的顶面，以及(2)去除STI区域的顶面的远离沟槽的部分之上的第二外延层的宽度。
在示例3中，示例1的方法进一步包括：在经蚀刻的沟槽中和在鳍之上形成STI层；对STI层进行抛光以在鳍的顶面之上形成平面表面；以及蚀刻经抛光的STI层以暴露包括第二材料的每个鳍的器件部分。
在示例4中，示例3的方法进一步包括在每个鳍的至少一个器件侧壁上形成晶体管器件。
在示例5中，示例1的第一高度是第一宽度的至少1.5倍。
在示例6中，示例1的第一宽度在10-100纳米(nm)之间，以及第一高度在30-300nm之间。
在示例7中，示例1的衬底表面是硅并且具有(100)晶体取向指数。
在示例8中，示例1的第二层包括从第一层的顶面生长的缓冲层和从缓冲层的顶面生长的器件层。
在示例9中，示例1的方法进一步包括：在图案化之前，对第二层的顶面进行抛光以形成平面表面，该平面表面具有在第一高度之上和在STI区域的顶面之上的第三高度。
示例10是用于形成电子器件鳍对的方法，包括：在由多个浅沟槽隔离(STI)区域形成的沟槽的底部处的衬底表面上外延生长第一层第一外延材料，浅沟槽隔离(STI)区域具有限定沟槽的第一宽度和第一高度的STI侧壁，其中第一层具有小于第一高度的第二高度；在沟槽中的第一层上和在STI区域的顶面之上外延生长第二层第二外延材料至在第一高度之上的第三高度，第二层具有在沟槽之上和在STI区域的顶面的第一部分之上延伸的第三宽度；在第二层的顶面上外延生长第三层第三外延材料至在第一高度之上的第四高度，第四高度大于第三高度，以及第三层具有在第二层的顶面之上和在STI区域的顶面的第二部分之上延伸的第四宽度；对第三层的顶面进行抛光以形成具有第五高度的平面表面的第四层，第四层具有在第一高度之上和在STI区域的顶面之上的第五高度，第五高度小于第四高度且大于第三高度；图案化平面表面以在第五宽度的部分之上形成两个掩模，这些部分各具有小于第五宽度的一半的第六宽度，这些部分各接近沟槽侧壁，这些部分各在STI区域的顶面之上；以及蚀刻第四、第二和第一层以形成电子器件鳍对：以去除沟槽中的第一、第二和第四外延层的第一宽度以暴露衬底的顶面；以及以去除在第四宽度的部分之上且远离沟槽的第二和第四外延层的宽度以暴露STI区域的顶面。
在示例110中，示例10的第一高度是第一宽度的至少1.5倍，并且其中第一层具有小于或等于第一宽度的第二宽度。
在示例12中，示例10的第二层包括从第一层的顶面生长的缓冲层。
在示例13中，示例10的第三层包括从第二层的顶面生长的器件层。
在示例14中，示例13的器件层具有与第二层的顶面相同的晶格常数。
在示例15中，示例10的第四层包括第二外延材料和第三外延材料。
在示例16中，示例10的湿法蚀刻包括形成电子器件鳍对，电子器件鳍包括(1)具有在STI区域的顶面的第一部分之上延伸的第三宽度的第二材料的一部分，以及(2)具有在第二层的顶面之上和在STI区域的顶面的第一部分之上延伸的第四宽度的第三材料的一部分。
在示例17中，示例10的方法进一步包括：在经蚀刻的沟槽中和在鳍之上形成STI层；对STI层进行抛光以在鳍的顶面之上形成平面表面；以及蚀刻经抛光的STI层以暴露包括第三材料的每个鳍的器件部分，每个器件部分具有两个器件侧壁。
在示例18中，示例10的方法进一步包括在每个鳍的两个器件侧壁上形成晶体管器件。
示例19是用于形成电子器件鳍对的方法，包括：在由多个浅沟槽隔离(STI)区域形成的沟槽的底部处的衬底表面上外延生长第一层第一外延材料，浅沟槽隔离(STI)区域具有限定沟槽的第一宽度和第一高度的STI侧壁；在沟槽中的第一层上和在STI区域的顶面之上外延生长第二层第二外延材料至在第一高度之上的第二高度，第二层具有在沟槽之上和在STI区域的顶面的部分之上延伸的第二宽度；和图案化和蚀刻第二层以在STI区域的顶面的部分之上形成电子器件鳍对，这些部分各接近沟槽侧壁；在经蚀刻的沟槽中和在鳍之上形成STI层；对STI层进行抛光以在鳍的顶面上面形成平面表面；蚀刻经抛光的STI层以暴露包括第二材料的每个鳍的器件部分；以及在每个鳍的两个器件侧壁上形成晶体管器件。
在示例20中，示例19的湿法蚀刻包括：蚀刻第二和第一层以(1)从沟槽之上或中去除第一和第二层的第一宽度，以暴露衬底的顶面，以及(2)去除STI区域的顶面的远离沟槽的部分之上的第二外延层的宽度。
在以上描述中，出于说明目的阐述了众多具体细节以便提供对实施例的透彻理解。然而，对本领域技术人员将显而易见的是，没有这些特定细节中的某些也可实施一个或多个其他实施例。所描述的具体实施例不是为了限制本发明而是为了说明本发明。本发明的各实施例的范围不是由上面所提供的具体示例确定，而是仅由所附的权利要求确定。在其它实例中，以方框图形式而非以细节地示出了公知的结构、设备和操作以避免使说明书的理解变得晦涩。在认为适宜之处，附图标记或附图标记的结尾部分在诸附图当中被重复，以指示可任选地具有相似特性的对应或相似的要素。
还应当理解，贯穿说明书全文的对“一个实施例”、“一实施例”、“一个或多个实施例”或“不同实施例”的引用例如表示特定特征可包含在本发明实施例的实践中。类似地，应当理解，在描述中有时将各种特点一起组合在单个实施例、附图或对它们的描述中，以便使公开流畅，并有助于对各个发明性方面的理解。然而，公开内容的该方法不被解释为反映需要比每个权利要求中明确列出的特征的多的特征的实施例。相反，如随附的权利要求反映的，实施例的各发明性方面可体现于比单个所公开的实施例的全部特征更少的特征。例如，虽然以上描述和图描述了形成单对的电子器件鳍，可应用以上描述和图来利用沟槽106形成一对N型鳍，和利用相邻的沟槽5形成一对P型鳍。通过对沟槽(和有选地在沟槽周围的区域)进行掩模，可同时或相继形成N型鳍或P型鳍。因此，遵循具体实施方式的权利要求进而被明确地合并进此具体实施方式中，每一项权利要求作为本发明的单独实施例而独立存在。

Claims (20)

1.一种用于形成电子器件鳍对的方法，包括：
在由多个浅沟槽隔离(STI)区域形成的沟槽的底部处的衬底表面上外延生长第一层第一外延材料，所述浅沟槽隔离(STI)区域具有限定所述沟槽的第一宽度和第一高度的STI侧壁；
在沟槽中的第一层上和在STI区域的顶面之上外延生长第二层第二外延材料至在第一高度之上的第二高度，所述第二层具有在沟槽之上和在STI区域的顶面的部分之上延伸的第二宽度；以及
图案化和蚀刻第二层以在STI区域的顶面的部分之上形成电子器件鳍对，所述部分各毗邻沟槽侧壁。
2.如权利要求1所述的方法，其特征在于，蚀刻包括：蚀刻第二和第一层以(1)从沟槽之上或中去除第一和第二层的第一宽度，以暴露衬底的顶面，以及(2)去除STI区域的顶面的远离沟槽的部分之上的所述第二层的宽度。
3.如权利要求1所述的方法，进一步包括：
在经蚀刻的沟槽中和在鳍之上形成STI层；
对STI层进行抛光以在鳍的顶面之上形成平面表面；以及
蚀刻经抛光的STI层以暴露包括所述第二外延材料的每个鳍的器件部分。
4.如权利要求3所述的方法，进一步包括：
在每个鳍的至少一个器件侧壁上形成晶体管器件。
5.如权利要求1所述的方法，其特征在于，所述第一高度是第一宽度的至少1.5倍。
6.如权利要求1所述的方法，其特征在于，所述第一宽度在10-100纳米(nm)之间，以及所述第一高度在30-300nm之间。
7.如权利要求1所述的方法，其特征在于，所述衬底表面是硅并且具有(100)晶体取向指数。
8.如权利要求1所述的方法，其特征在于，所述第二层包括从第一层的顶面生长的缓冲层和从缓冲层的顶面生长的器件层。
9.如权利要求1所述的方法，其特征在于，进一步包括：在图案化之前，对第二层的顶面进行抛光以形成平面表面，所述平面表面具有在第一高度之上和在STI区域的顶面之上的第三高度。
10.一种用于形成电子器件鳍对的方法，包括：
在由多个浅沟槽隔离(STI)区域形成的沟槽的底部处的衬底表面上外延生长第一层第一外延材料，所述浅沟槽隔离(STI)区域具有限定沟槽的第一宽度和第一高度的STI侧壁，其中第一层具有小于第一高度的第二高度；
在沟槽中的第一层上和在STI区域的顶面上外延生长第二层第二外延材料至在第一高度之上的第三高度，所述第二层具有在沟槽之上和在STI区域的顶面的第一部分之上延伸的第三宽度；
在第二层的顶面上外延生长第三层第三外延材料至在第一高度之上的第四高度，所述第四高度大于第三高度，以及所述第三层具有在第二层的顶面之上和在STI区域的顶面的第二部分之上延伸的第四宽度；
对第三层的顶面进行抛光以形成具有第五高度的平面表面的第四层，所述第四层具有在第一高度之上和在STI区域的顶面之上的第五高度，所述第五高度小于第四高度且大于第三高度；
图案化所述平面表面以在第五宽度的部分之上形成两个掩模，所述部分各具有小于第五宽度的一半的第六宽度，所述部分各毗邻沟槽侧壁，所述部分各在STI区域的顶面之上；以及
蚀刻第四、第二和第一层以形成电子器件鳍对：
以去除沟槽中的第一、第二和第四外延层的第一宽度以暴露衬底的顶面；
以去除在第四宽度的部分之上且远离沟槽的第二和第四外延层的宽度以暴露STI区域的顶面。
11.如权利要求10所述的方法，其特征在于，所述第一高度是第一宽度的至少1.5倍，并且其中所述第一层具有小于或等于第一宽度的第二宽度。
12.如权利要求10所述的方法，其特征在于，所述第二层包括从第一层的顶面生长的缓冲层。
13.如权利要求10所述的方法，其特征在于，所述第三层包括从第二层的顶面生长的器件层。
14.如权利要求13所述的方法，其特征在于，所述器件层具有与第二层的顶面相同的晶格常数。
15.如权利要求10所述的方法，其特征在于，所述第四层包括第二外延材料和第三外延材料。
16.如权利要求10所述的方法，其特征在于，湿法蚀刻包括形成电子器件鳍对，所述电子器件鳍包括(1)具有在STI区域的顶面的第一部分之上延伸的第三宽度的所述第二层的一部分，以及(2)具有在第二层的顶面之上和在STI区域的顶面的第一部分之上延伸的第四宽度的所述第三层的一部分。
17.如权利要求10所述的方法，其特征在于，进一步包括：
在经蚀刻的沟槽中和在鳍之上形成STI层；
对STI层进行抛光以在鳍的顶面之上形成平面表面；以及
蚀刻经抛光的STI层以暴露包括所述第三外延材料的每个鳍的器件部分，每个器件部分具有两个器件侧壁。
18.如权利要求17所述的方法，其特征在于，进一步包括在每个鳍的两个器件侧壁上形成晶体管器件。
19.一种用于形成电子器件鳍对的方法，包括：
在由多个浅沟槽隔离(STI)区域形成的沟槽的底部处的衬底表面上外延生长第一层第一外延材料，浅沟槽隔离(STI)区域具有限定沟槽的第一宽度和第一高度的STI侧壁；
在沟槽中的第一层上和在STI区域的顶面之上外延生长第二层第二外延材料至在第一高度之上的第二高度，所述第二层具有在沟槽之上和在STI区域的顶面的部分之上延伸的第二宽度；以及
图案化和蚀刻第二层以在STI区域的顶面的部分之上形成电子器件鳍对，所述部分各毗邻沟槽侧壁；
在经蚀刻的沟槽中和在鳍之上形成STI层；
对STI层进行抛光以在鳍的顶面之上形成平面表面；
蚀刻经抛光的STI层以暴露包括所述第二外延材料的每个鳍的器件部分；以及
在每个鳍的两个器件侧壁上形成晶体管器件。
20.如权利要求19所述的方法，其特征在于，蚀刻包括：蚀刻第二和第一层以(1)从沟槽之上或中去除第一和第二层的第一宽度，以暴露衬底的顶面，以及(2)去除STI区域的顶面的远离沟槽的部分之上的所述第二层的宽度。
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