KR100546488B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 벌크 실리콘 기판을 사용하는 FIN-FET 또는 Tri-gate 소자 제조시 FIN 채널의 정확한 높이 제어와 높이 균일도 특성을 확보할 수 있을 뿐만 아니라 공정 수행이 용이하고, 단순하여 양산화가 용이한 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 반도체 소자의 제조 방법은, 반도체 소자의 제조 방법에 있어서, (a) 실리콘 기판 상에 실리콘 산화막의 단층막으로 이루어진 소자 절연막을 형성하는 단계; (b) 상기 소자 절연막 상에 감광막 패턴을 형성시킨 후, 상기 감광막 패턴을 식각 마스크로 이용하여 활성 영역을 형성하기 위해 상기 소자 절연막을 식각하고, 상기 감광막 패턴을 제거한 다음 세정공정을 실시하는 단계; (c) 상기 형성된 활성 영역에 채널용 에피막을 상기 소자 절연막의 최상부위로 올라오도록 과잉성장하는 단계; (d) 상기 과잉성장된 채널용 에피막을 상기 소자 절연막 상부까지 식각하는 단계; (e) 상기 소자 절연막을 일정한 두께만큼 식각 및 평탄화 하는 단계; 및 (f) 상기 결과물의 전체 상부면에 순차적으로 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
FIN-FET, 반도체, 에피막, 실리콘 기판, 소자 절연막

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
도 1a 내지 도 1g는 본 발명의 제 1실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
도 2a 내지 도 2g는 본 발명의 제 2실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
도 3a 내지 도 3g는 본 발명의 제 3실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
도 4a 내지 도 4g는 본 발명의 제 4실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
도 5는 본 발명의 제 5실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
도 6은 본 발명의 제 6실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
도 7a 내지 도 7g는 본 발명의 제 2실시예를 적용한 NMOS 채널 및 PMOS 채널을 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도.
*** 도면의 주요 부분에 대한 부호 설명 ***
100 : 실리콘 기판, 110 : 소자 절연막,
120 : 감광막 패턴, 130 : 에픽택셜 실리콘막,
140 : 게이트 절연막, 150 : 게이트 전극
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 벌크 실리콘 기판을 사용하는 FIN-FET 또는 Tri-gate 소자 제조시 FIN 채널의 정확한 높이 제어와 웨이퍼 수준의 높이 균일도 특성을 확보할 수 있을 뿐만 아니라 공정 수행이 용이하고, 단순하여 양산화가 용이한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 전자 정보 통신 산업의 발전을 견인해 온 반도체 산업의 급속한 발전은 소자의 집적도 증대와 성능개선에 기인한다. 이러한 반도체 소자의 집적화 기술은 높은 소자 밀도로 인한 발열에 기인한 소자 특성의 저하문제와 이동통신 및 휴대용 전자기기의 증대에 대응하는 저전력 기술 등의 기존기술의 한계를 극복할 수 있는 새로운 기술의 개발에 대한 요구가 높아지고 있다.
이러한 요구에 부응하는 새로운 소자구조로써 최근에 SOI FIN-FET이 부각되고 있다. 이러한 새로운 소자구조는 우수한 저전력 특성과 빠른 구동속도 및 집적도 증가에 매우 유리한 특성을 많이 갖추고 있으나, 제조 공정이 복잡하고, 열제거 문제, 웨이퍼 수준에서 FIN-FET의 넓이나 높이의 제어가 어려운 문제점이 있다.
이러한 문제점을 해결하기 위해서 벌크 실리콘(Bulk silicon)을 이용하는 bulk FIN-FET 기술이 소개되었으나, 이 또한 공정이 복잡하고, 웨이퍼 수준에서 FIN의 높이와 넓이의 제어가 어려운 문제점이 있다.
종래의 실리콘 소자들은 moore's law에 따라 가격은 유지된 채로 매18~24개월마다 집적도를 약 2배로 증가시켜서 경쟁력을 유지하기 위한 노력을 계속하고 있다. 즉, 집적도를 증가시키기 위해서 단위 트랜지스터의 크기를 줄이는 노력이 계속되어 오고 있는 것이다.
이러한 소자의 스케일링(scaling)은 소자의 크기가 나노미터급으로 줄어듦에 따라 새로운 많은 도전에 직면하여 혁신적인 기술이 많이 요구되고 있다. 또한, 소자의 응용범위도 다양한 기능의 소자를 집적하여 기능을 구현하는 부품단위에서 점차적으로 시스템 규모의 기능수행을 위한 초고집적도, 초고속특성 및 휴대용 전자기기를 위한 초저전력 특성이 요구되고 있으며, 새로운 재료/공정의 개발과 소자의 특성이 개선됨에 따라 기존에는 화합물 소자의 영역이었던 광과 초고주파 응용 또한 활발히 연구되고 있는 실정이다.
이러한 많은 새로운 도전을 위하여 해결하여야 하는 기술적 과제로는 누설전류의 저감, 단채널 현상 억제, 캐리어 모빌리티(carrier mobility) 개선, 고주파 응용과 광대역 특성 확보를 위한 소재/구조/셀 디자인(cell design) 최적화, 신뢰성 개선, 높은 생산성 및 경제성의 확보 등이 있다. 이를 위해서는 게이트 터널링 억제를 위한 고유전율 게이트 절연막의 도입, 단채널 현상 억제 및 동작속도의 개선을 위한 공핍형 채널구조의 도입, 접촉저항 및 접합 용량 감소를 위한 상승형 소스 드레인 구조의 도입, 고주파 손실 억제를 위한 SOI 기판 재료의 도입, 초고속 동작을 위하여 전자의 이동도 특성이 매우 좋은 스트레인드 실리콘(strained silicon) 채널의 도입과 3차원 구조의 신소자 등이 시도되고 있으며, 이러한 신기술 등이 단독적으로 또는 서로 융합하는 새로운 신소자가 연구되거나 제안되고 있다.
이러한 신소자 기술들로는 현재 SOI 웨이퍼를 사용하는 FD/PD(Fully depleted, Partially depleted) channel CMOS, (SOI)Strained Si channel CMOS와 3D 구조소자로 SOI FIN-FET, Bulk FIN-FET, Tri-gate FET 등이 연구되고 있다. 3D 소자 기술은 차세대 기술이지만 매우 빠른 속도로 기술이 발전하고 있으며, 개발경쟁이 치열하기 때문에 신기술의 적용시점이 빨라질 것으로 예상되어지고 있다. 이 중에서도 현재 양산 적용 가능성이 가장 큰 기술은 bulk FIN-FET으로 SOI FIN FET에 비해 제조 원가가 저렴하면서도 우수한 소자 특성을 나타낼 뿐만 아니라 소자에서 발생한 열의 기판으로의 전도 특성은 오히려 우수해지는 장점도 주요 특성중의 하나이다. 그러나, 이러한 장점에도 불구하고, SOI FIN-FET에 비하여 제조 공정이 더욱 복잡하고, FIN 또는 다중 채널의 높이와 균일도 특성 등이 안정적이지 않은 문제점이 여전히 남아 있다. 이러한 소자 특성의 변화는 점차적으로 중요성이 커지는 로직 회로(logic circuit) 또는 SoC에의 응용을 제한할 뿐만 아니라 수율 저하의 문제를 가지고 있기 때문에, 이의 개선을 위하여 제조 공정을 단순화하고, 채널의 높이와 균일도를 완전히 제어할 수 있는 소자 구조와 새로운 제조 기술이 요구되고 있다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 벌크 실리콘 기판을 사용하는 FIN-FET 소자의 제작에 있어서 경제성과 양산성을 확보하기 위하여 제작공정을 단순화하고, 안정된 소자 특성의 확보를 위하여 FIN 채널의 높이의 정확한 설계 및 제어를 가능하게 함과 아울러 우수한 높이 균일도 특성을 획득할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
전술한 목적을 달성하기 위한 본 발명의 일 측면은, 반도체 소자의 제조 방법에 있어서, (a) 실리콘 기판 상에 실리콘 산화막의 단층막으로 이루어진 소자 절연막을 형성하는 단계; (b) 상기 소자 절연막 상에 감광막 패턴을 형성시킨 후, 상기 감광막 패턴을 식각 마스크로 이용하여 활성 영역을 형성하기 위해 상기 소자 절연막을 식각하고, 상기 감광막 패턴을 제거한 다음 세정공정을 실시하는 단계; (c) 상기 형성된 활성 영역에 채널용 에피막을 상기 소자 절연막의 최상부위로 올라오도록 과잉성장하는 단계; (d) 상기 과잉성장된 채널용 에피막을 상기 소자 절연막 상부까지 식각하는 단계; (e) 상기 소자 절연막을 일정한 두께만큼 식각 및 평탄화 하는 단계; 및 (f) 상기 결과물의 전체 상부면에 순차적으로 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 이루어진 반도체 소자의 제조 방법을 제공하는 것이다.
바람직하게는, 상기 단계(b), (d) 및 (e) 이후에 식각 결함의 제거, 표면 조도 개선, 핀(FIN) 폭 감소 및 평탄화 개선을 위한 수소 열처리, 희생 산화막 성장 및 식각공정을 수행하는 단계를 더 포함하여 이루어진다.
바람직하게는, 상기 실리콘 기판과 상기 소자 절연막의 사이에 SiGe 버퍼층 및 SiXGe(1-X)(X=0.100)/Ge층을 형성하는 단계를 더 포함한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 1a 내지 도 1g는 본 발명의 제 1실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 실리콘 기판(100) 상에 소자 절연막(110)을 형성한다. 이때, 상기 소자 절연막(110)의 재료는 막 형성 공정이 용이하고, 균일도가 우수하여야 하며, 열전도도가 우수하고, 유전율이 낮으며, 열적 화학적 안정성이 뛰어나서 실리콘과 반응하지 않으며, 소자특성을 저하하지 않는 구비 요건을 갖도록 함이 바람직하다. 또한, 건식 및 습식 식각시 실리콘과의 식각 선택비가 우수하고, 식각 두께의 제어가 용이하여야 한다. 이에 따라, 이러한 소자 절연막(110)의 재료는 실리콘 산화물(Silicon Oxide) 또는 알루미나(Alumina) 등으로 구현됨이 바람직하지만, 이에 한정되지 않음은 자명하다. 본 발명의 제 1실시예에 적용된 소자 절연막(110)은 예컨대, 실리콘 산화막으로 형성한 경우이며, 이러한 실리콘 산화막의 두께는 약 10nm 내지 1000nm 정도로 형성함이 바람직하다.
도 1b를 참조하면, 활성 영역(Active region)이 형성될 부분의 소자 절연막(110)을 제거하기 위하여 상기 소자 절연막(110) 상에 활성층 형성 마스크 즉, 감광막(Photo-resist) 패턴(120)을 형성한다.
도 1c를 참조하면, 상기 감광막 패턴(120)을 식각 마스크로 사용한 건식 식각 공정으로 소자 절연막(110)을 식각한 후 상기 감광막 패턴(120)을 제거하고 세정을 수행한다. 이때, 세정과 식각 결함을 제거하기 위해 열처리, 수소처리, 산화식각 등을 수행함이 바람직하다.
도 1d를 참조하면, 실리콘 기판(100) 상에 형성된 자연 산화막(미도시)을 제거한 후 채널용 에피막 즉, 에피택셜 실리콘막(130)을 성장시킨다. 이때, 적정 수준을 유지하는 과잉 성장이 일어나도록 함이 바람직하다. 또한, 상기 에피택셜 실리콘막(130) 성장시 불순물의 타입(type)과 농도 구배를 줌으로써, 채널 영역의 효과적인 구속과 실리콘 기판(100)의 전기적 절연효과를 증대시킬 수 있다.
도 1e를 참조하면, 상기 에피택셜 실리콘막(130)을 성장시킨 후에 예컨대, 화학-기계적 연마(Chemical Mechanical Polishing, 이하 'CMP'라 칭함)방법을 사용하여 돌출된 에피택셜 실리콘막(130)을 제거한다. 이때, 상기 소자 절연막(110)은 CMP 방법으로 인한 디싱(Dishing)등의 과잉 식각이 일어나지 않고, 평탄화가 양호하게 이루어질 수 있도록 식각 정지층(etch stop layer) 및 가드링(guard ring) 역할을 수행한다. 이때, 식각 결함을 제거하기 위해 수소처리나 산화식각과 열처리를 실시함이 바람직하다.
도 1f를 참조하면, 상기 소자 절연막(110)을 일정 정도로 식각하여 핀(FIN)이 일정한 높이로 형성되도록 한다. 이후에 예컨대, 수소 열처리, 희생 산화막 성장 및 식각공정을 이용하여 추가적인 핀(FIN)의 박막(thinning)화를 수행할 수 있으며, 상기 에피택셜 실리콘막(130)의 표면 조도 개선과 아울러 결함 제거의 효과 를 얻을 수 있다.
도 1g를 참조하면, 상기 결과물의 전체 상부면에 게이트 절연막(140)을 형성한 후 계속해서 게이트 전극(150)을 형성한다. 이후의 공정은 통상적인 핀(FIN)의 제조 방법을 수행하는 것으로 구체적인 제조 방법에 대한 설명은 생략하기로 한다.
도 2a 내지 도 2g는 본 발명의 제 2실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도로서, 전술한 본 발명의 제 1실시예에 따른 반도체 소자의 제조 방법과 거의 동일하며, 특히 소자 절연막(210)을 3단계로 나누어 형성하여 활성 영역의 높이 제어와 웨이퍼 수준의 높이 균일도 특성을 대폭 향상시킬 수 있도록 하는데 특징이 있다.
도 2a를 참조하면, 실리콘 기판(200) 상에 소자 절연막(210)을 형성하는데, 상기 소자 절연막(210)을 3단계로 나누어 형성한다. 즉, 상기 실리콘 기판(200) 상에 계면 보호와 스트레스(stress) 완충 역할을 하는 예컨대, 실리콘 산화막(210a)을 약 1nm~100nm 정도로 형성시킨 후, 채널 영역(channel region)이 상기 실리콘 기판(200)과 전기적으로 완전히 고립시키고, 최상부의 채널핀의 높이를 제어하도록 후술하는 희생층인 제 1절연막(210c)과의 식각 선택성이 우수한 소자 분리막(210b)을 형성한 후, 상기 소자 분리막(210b)의 상부에 제 1절연막(210c)을 형성한다. 이때, 제 1절연막(210c)은 Si CMP시 식각 선택성이 뛰어나야 하며, FIN 형성을 위하여 식각할 때 FIN Si에 대한 습식 식각 선택성이 우수하면서 동시에 하부의 제 1절연막(210c)과의 식각 선택성도 뛰어나야 한다.
여기서, 상기 소자 분리막(210b) 재료의 구비 요건은 전술한 본 발명의 제 1 실시예에 적용된 소자 절연막(110)과 동일하며, 이외에 산화막을 습식 식각할 때 견딜수 있기 위해서 플루오르화수소(HF)에 식각이 거의 되지 않는 재료가 바람직하다.
상기 실리콘 산화막(210a)은 실리콘 기판(200)과 소자 분리막(210b) 사이에 존재하면서 소자 분리막(210b)의 응력이 실리콘 기판(200)에 결함을 유발하지 않도록 조절하는 스트레스 버퍼층(stress buffer layer)의 기능을 수행한다.
상기 소자 분리막(210b)의 재료는 예컨대, 실리콘 질화물(Silicon Nitride) 또는 실리콘 질화산화막(Silicon Oxynitride Film) 등으로 형성하는 것이 바람직하다. 본 발명의 제 2실시예에서는 실리콘 질화막으로 구현한 경우이며, 이러한 실리콘 질화막의 두께는 약 10nm 내지 1000nm 정도가 바람직하다.
또한, 상기 실리콘 질화막의 두께는 소자간 분리와 상부 소자 활성 FIN 영역과 하부 핀(FIN) 기둥의 규격을 결정하며, 상부의 제 1절연막(210c)과의 식각 선택성이 우수하고, 핀(FIN) 소자 사이의 전기적/열적 격리 특성이 우수하여야 한다. 이때, 기계적 특성과 열적 특성을 양호한 상태로 유지하면서 전기적으로 실리콘 기판(200)과의 상호작용이 최소화 되도록 하는 것이 바람직하다. 이를 위해서는 상기 실리콘 산화막(210a)과 소자 분리막(210b)의 두께의 합이 실리콘 기판(200)과 활성 영역간을 연결하는 핀(FIN)기둥의 높이와 같기 때문에, 이 두께의 최적화가 중요하다. 또한, 상기 제 1절연막(210c)을 습식 식각할 때 식각되지 않아야 되기 때문에, 상기 제 1절연막(210c)에 대해서 식각 선택비가 매우 큰 특성을 갖도록 함이 바람직하다.
한편, 상기 실리콘 질화막은 실리콘 질화막 및 알루미나막을 각각 상/하부로 분리하여 형성할 수도 있으며, 이들 각각의 두께는 약 10nm∼1000nm 및 약 1~100nm 정도가 바람직하다. 이때, 상부의 실리콘 질화막은 산화막 습식 식각시 배리어 역할을 해주며, 하부의 알루미나막은 열전도 특성을 개선해줄 수 있다.
상기 제 1절연막(210c)은 예컨대, 화학 기상 증착법(Chemical Vapor Deposition, 이하 'CVD'라 칭함)을 이용하여 약 1~500nm 정도 두께의 실리콘 산화막으로 형성함이 바람직하다. 이러한 실리콘 산화막의 두께는 핀(FIN) 구조의 수직 실리콘 채널 즉, 핀(FIN) 채널의 높이를 결정하기 때문에, 구조적 및 전기적 특성을 고려하여 정한다. 이때, 상기 실리콘 산화막은 열적, 화학적 및 기계적 특성이 우수하여 에피택셜 실리콘막(230, 도 2d참조)이 양호하게 성장할 수 있도록 안정적인 틀을 제공하는 기능을 한다.
또한, 상기 실리콘 산화막은 CMP 방법을 이용하여 과잉성장된 에피택셜 실리콘막(230, 도 2d참조)을 식각할 경우, 실리콘에 대하여 높은 식각내성을 가져야 하며, 핀(FIN) 채널 형성을 위하여 쉬트-오프(sheet-off)할 때 식각시 다른 재료들 특히, 에피택셜 실리콘막(230)과 하부의 소자 분리막(210b) 즉, 실리콘 질화막에 대해 높은 식각 선택비를 갖도록 함이 바람직하다.
한편, 본 발명의 제 2실시예에서는 상기 소자 분리막(210b)의 상부에 상기 제 1절연막(210c)을 형성하였지만, 이에 국한하지 않으며, 상기 소자 분리막(210b)과 상기 제 1절연막(210c)을 서로 바꿔 형성할 수 있다. 즉, 상기 소자 분리막(210b)이 상기 실리콘 산화막(210a)과 동일하기 때문에 한번에 형성할 수 있으며, 상기 제 1절연막(210c)이 실리콘 질화막인 경우도 가능하다.
도 2b를 참조하면, 활성 영역이 형성될 부분의 소자 절연막(210)을 제거하기 위하여 상기 소자 절연막(210) 상에 감광막 패턴(220)을 형성한다.
도 2c를 참조하면, 상기 감광막 패턴(220)을 식각 마스크로 사용한 건식식각 공정으로 소자 절연막(210)을 식각한 후 상기 감광막 패턴(220)을 제거하고 세정을 수행한다. 또한, 상기 소자 절연막(210)의 식각시 식각 성분을 실시간으로 분석하고 다중식각조건을 활용할 경우, 과잉식각정도와 식각결함의 발생을 최소화할 수 있다. 이때, 식각 결함과 오염물을 제거하기 위해 습식세정, 열처리, 수소처리, 산화식각 공정 등을 순차적으로 수행함이 바람직하다.
도 2d를 참조하면, 실리콘 기판(200) 상에 형성된 자연 산화막(미도시)을 제거한 후 채널용 에피막 즉, 에피택셜 실리콘막(230)을 성장시킨다. 이때, 적정 수준을 유지하는 과잉 성장이 일어나도록 함이 바람직하다. 또한, 상기 에피택셜 실리콘막(230) 성장시 불순물의 타입(type)과 농도구배를 줌으로써, 채널 영역의 효과적인 구속과 실리콘 기판(200)과 활성 핀(FIN) 영역간의 전기적 절연효과를 증대시킬 수 있다.
도 2e를 참조하면, 상기 에피택셜 실리콘막(230)을 성장시킨 후에 예컨대, CMP 방법을 사용하여 돌출된 에피택셜 실리콘막(230)을 제거한다. 이때, 상기 소자 절연막(210)은 CMP 방법으로 인한 디싱(Dishing)등의 과잉 식각이 일어나지 않고, 평탄화가 양호하게 이루어질 수 있도록 식각정지층과 가드링(guard ring) 역할을 수행한다.
도 2f를 참조하면, 상기 소자 절연막(210)을 일정 정도 즉, 상기 제 1절연막(210c)의 상부까지 식각하여 핀(FIN)이 일정한 높이로 형성되도록 한다. 이후에 예컨대, 수소 열처리, 희생 산화막 성장 및 식각공정을 이용하여 추가적인 활성 판(FIN)의 박막화(thinning)와 에피택셜 실리콘막(230)의 핀(FIN) 활성층의 표면 조도 개선과 결함 제거 등의 효과를 기대할 수 있다.
도 2g를 참조하면, 상기 결과물의 전체 상부면에 게이트 절연막(240)을 형성한 후 계속해서 게이트 전극(250)을 형성한다. 이후의 공정은 통상적인 핀(FIN)의 제조 방법을 수행하는 것으로 구체적인 제조 방법에 대한 설명은 생략하기로 한다.
상기와 같이 본 발명의 제 2실시예에 적용된 소자 절연막(210)을 3단계 즉, 실리콘 산화막(210a), 실리콘 질화막 또는 실리콘 질화산화막(210b) 및 실리콘 산화막(210c)의 다층막으로 형성함으로써, 활성층 즉, 핀(FIN) 높이의 제어특성을 향상시킬 뿐만 아니라 균일도를 개선할 수 있으며, 공정수행을 용이하게 할 수 있다.
또한, 실리콘 산화막(210c)의 식각시 하부의 실리콘 질화막 또는 실리콘 질화산화막(210b)과의 식각 선택비를 크게 함으로써, 핀(FIN)의 높이를 정확히 제어할 수 있다.
도 3a 내지 도 3g는 본 발명의 제 3실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도로서, 전술한 본 발명의 제 2실시예에 따른 반도체 소자의 제조 방법과 거의 동일하며, 특히 소자 절연막(310)을 4단계로 나누어 형성한 부분에 특징이 있다.
도 3a를 참조하면, 실리콘 기판(300) 상에 소자 절연막(310)을 형성하는데, 상기 소자 절연막(310)은 4단계로 나누어 형성한다. 즉, 상기 실리콘 기판(300) 상에 순차적으로 실리콘 산화막(310a), 소자 분리막(310b), 제 2절연막(310c) 및 실리콘 질화막(310d)을 형성한다. 여기서, 상기 실리콘 질화막(310d)은 CMP공정과 CMP공정 후 세정과정에서 발생할 수 있는 실리콘의 손실을 억제하거나 정확히 제어하는 역할을 수행한다. 또한, 상기 실리콘 질화막(310d)은 CMP공정 수행시 실리콘에 대한 식각 선택성이 우수해야 하며, 하부의 희생층인 제 2절연막(310c) 즉, 실리콘 산화막에 대한 식각 선택성이 우수함과 아울러 열적, 기계적 및 화학적 안정성이 우수해야 한다.
한편, 실리콘 산화막(310a), 소자 분리막(310b) 및 제 2절연막(310c)은 본 발명의 제 2실시예에서의 실리콘 산화막(210a), 소자 분리막(210b) 및 제 1절연막(210c)과 동일하기 때문에, 이에 대한 상세한 설명은 본 발명의 제 2실시예를 참조하기로 한다.
도 3b를 참조하면, 활성 영역이 형성될 부분의 소자 절연막(310)을 제거하기 위하여 상기 소자 절연막(310) 상에 감광막 패턴(320)을 형성한다.
도 3c를 참조하면, 상기 감광막 패턴(320)을 식각 마스크로 사용한 건식식각 공정으로 소자 절연막(310)을 식각한 후 상기 감광막 패턴(320)을 제거하고 세정을 수행한다. 이때, 오염물과 식각 결함을 제거하기 위해 세정, 열처리, 수소처리, 산화식각 등을 수행함이 바람직하다.
도 3d를 참조하면, 실리콘 기판(300) 상에 형성된 자연 산화막(미도시)을 제거한 후 채널용 에피막 즉, 에피택셜 실리콘막(330)을 성장시킨다. 이때, 적정 수 준을 유지하는 과잉 성장이 일어나도록 함이 바람직하다. 또한, 상기 에피택셜 실리콘막(330) 성장시 불순물의 타입(type)과 농도 구배를 줌으로써, 채널 영역의 효과적인 구속과 실리콘 기판(300)과의 전기적 절연효과를 증대시킬 수 있다.
도 3e를 참조하면, 상기 에피택셜 실리콘막(330)을 성장시킨 후에 예컨대, CMP 방법을 사용하여 돌출된 에피택셜 실리콘막(330)을 제거한다. 이때, 상기 소자 절연막(310)은 CMP 방법으로 인한 디싱(Dishing)등의 과잉 식각이 일어나지 않고, 평탄화가 양호하게 이루어질 수 있도록 하는 식각정지층과 가드링(guard ring) 역할을 수행한다.
도 3f를 참조하면, 상기 소자 절연막(310)을 일정 정도 즉, 실리콘 질화막(310d)에서 제 2절연막(310c)까지 식각하여 핀(FIN)이 일정한 높이로 형성되도록 한다. 이후에 예컨대, 수소 열처리, 희생 산화막 성장 및 식각공정을 이용하여 추가적인 활성 핀(FIN) 박막화(thinning)를 수행함으로써, 상기 에피택셜 실리콘막(330)의 표면 조도를 개선함과 아울러 결함 제거와 평탄도를 개선할 수 있다.
도 3g를 참조하면, 상기 결과물의 전체 상부면에 게이트 절연막(340)을 형성한 후 계속해서 게이트 전극(350)을 형성한다. 이후의 공정은 통상적인 핀(FIN)의 제조 방법을 수행하는 것으로 구체적인 제조 방법에 대한 설명은 생략하기로 한다.
상기와 같이 본 발명의 제 3실시예에 적용된 소자 절연막(310)을 4단계 즉, 실리콘 산화막(310a), 실리콘 질화막 또는 실리콘 질화산화막(310b), 실리콘 산화막(310c) 및 실리콘 질화막(310d)의 다층막으로 형성함으로써, 첫째, 과잉성장된 에피택셜 실리콘막(330)을 CMP로 제거할 때 식각 종말점을 확인하기가 용이하며, 둘째, 상기 소자 절연막(310) 습식 식각시 식각 깊이 즉, 핀(FIN)의 높이를 정확이 제어할 수 있을 뿐만 아니라 균일도가 크게 향상되는 효과가 있다.
셋째, 상기 소자 절연막(310)을 식각할 때 층마다 식각 선택비가 큰 조건을 사용함으로써, 실리콘 기판(300)에 대한 식각 결함을 억제하고, 과잉 식각 정도를 완화시킬 수도 있다. 또한, 경우에 따라서는 식각 선택비가 거의 같은 조건으로 식각을 수행하여 층간 식각 형상의 차이가 나지 않도록 조절하는 것이 유리한데 이러한 경우에도 각 층의 식각 종말점을 확인할 수 있기 때문에, 과잉 식각을 최소화할 수 있다. 이외에도 추가적으로 산화식각을 이용하여 핀(FIN)의 길이를 제어하고자 할 경우에 실리콘 질화막(310d)의 하부에 형성된 실리콘 질화막 또는 실리콘 질화산화막(310b)으로 인해 높이 변화가 적으며, 정확히 제어할 수 있는 등의 효과가 있다.
도 4a 내지 도 4g는 본 발명의 제 4실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도로서, 전술한 본 발명의 제 3실시예에 따른 반도체 소자의 제조 방법 중에서 소자 절연막(430)에서 게이트 전극(470)까지의 제조 방법은 동일하며, 특히 실리콘 기판(400)과 소자 절연막(430)의 사이에 SiGe 버퍼층(410) 및 SiGe/Ge층(420)을 게재한 부분에 특징이 있다.
도 4a를 참조하면, 소자의 성능을 개선하고 저전력화 특성을 강화하기 위해서 채널 재료를 SiGe/Ge를 사용하는 경우로서, 실리콘 기판(400) 상에 SiGe 버퍼층(410)을 형성한 후 SiXGe(1-X)(X=0.100)/Ge층(420)을 형성한다. 여기서, 상기 SiXGe(1-X)(X=0.100)/Ge층(420)을 형성한 후 필요에 따라 실리콘 캡핑층(capping layer)을 형성할 수 있다. 이때, 저온의 실리콘 산화막을 성장시킨 후에 추가적으로 CVD 방법을 이용하여 실리콘 산화막을 형성할 수도 있다.
이후, 상기 SiXGe(1-X)(X=0.100)/Ge층(420) 상에 소자 절연막(430)을 형성하는데, 상기 소자 절연막(410)은 본 발명의 제 3실시예와 마찬가지로 4단계로 나누어 형성한다. 이에 상세한 설명은 본 발명의 제 3실시예를 참조하기로 한다.
도 4b를 참조하면, 활성 영역이 형성될 부분의 소자 절연막(430)을 제거하기 위하여 상기 소자 절연막(430) 상에 감광막 패턴(440)을 형성한다.
도 4c를 참조하면, 상기 감광막 패턴(440)을 식각 마스크로 사용한 건식식각 공정으로 소자 절연막(430)을 식각한 후 상기 감광막 패턴(440)을 제거하고 세정을 수행한다. 이때, 세정과 식각 결함을 제거하기 위해 열처리, 수소처리, 산화식각 등을 수행함이 바람직하다.
도 4d를 참조하면, 상기 SiXGe(1-X)(X=0.100)/Ge층(420) 상에 형성된 자연 산화막(미도시)을 제거한 후 채널용 에피막(450)을 성장시킨다. 이때, 상기 채널용 에피막(450)은 하부의 SiXGe(1-X)(X=0.100)/Ge층(420)과 동일한 재료로 성장시킴이 바람직하다. 이와 같이 SiXGe(1-X)(X=0.100)의 채널용 에피막(450)을 사용함으로써, 밴드갭이 적어 문턱 전압을 낮출 수 있고, 저전력과 게이트 절연막(460, 도 4g참조)을 통한 누설전류가 낮음과 동시에 채널에서의 캐리어(carrier)의 이동속도가 빨라 고속동작에 유리하며, 실리콘 기판(400)으로의 누설전류가 감소하는 효과가 있다. 또한, 적정 수준을 유지하는 과잉 성장이 일어나도록 함이 바람직하며, 상기 채널용 에피막(450) 성장시 불순물의 타입(type)과 농도 구배를 줌으로써, 채널 영 역의 효과적인 구속과 실리콘 기판(400)의 전기적 절연효과를 증대시킬 수 있다.
도 4e를 참조하면, 상기 채널용 에피막(450)을 성장시킨 후에 예컨대, CMP 방법을 사용하여 돌출된 채널용 에피막(450)을 제거한다. 이때, 상기 소자 절연막(430)은 CMP 방법으로 인한 디싱(Dishing)등의 과잉 식각이 일어나지 않고, 평탄화가 양호하게 이루어질 수 있도록 식각정지층과 가드링(guard ring) 역할을 수행한다.
도 4f를 참조하면, 상기 소자 절연막(430)을 일정 정도 즉, 실리콘 질화막(430d)에서 제 2절연막(430c)까지 식각하여 핀(FIN)이 일정한 높이로 형성되도록 한다. 이후에 예컨대, 수소 열처리, 희생 산화막 성장 및 식각공정을 이용하여 추가적인 핀(FIN)의 박막화(thinning)를 수행함으로써, 상기 채널용 에피막(450)의 표면 조도 개선과 아울러 결함 제거의 효과를 얻을 수 있다.
도 4g를 참조하면, 상기 결과물의 전체 상부면에 게이트 절연막(460)을 형성한 후 게이트 전극(470)을 형성한다. 이후의 공정은 통상적인 핀(FIN)의 제조 방법을 수행하는 것으로 구체적인 제조 방법에 대한 설명은 생략하기로 한다.
상기와 같이 본 발명의 제 4실시예에 따르면, 실리콘 기판(400)과 소자 절연막(430)의 사이에 SiGe 버퍼층(410) 및 SiXGe(1-X)(X=0.100)/Ge층(420)을 게재함으로써, 밴드갭이 실리콘 보다 적어 채널에서 발생하는 누설전류가 실리콘 기판(400)으로 빠져나가기 어려울 뿐만 아니라 실리콘 기판(400)의 우수한 열전도도 때문에 채널에서 발생한 열이 실리콘 기판(400)을 통해서 원활히 빠져나갈 수 있는 효과가 있다. 즉, 소자 동작 속도를 개선함과 아울러 소비전력을 저하시킬 수 있다.
도 5는 본 발명의 제 5실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도로서, 전술한 본 발명의 제 2실시예에 따른 반도체 소자의 제조 방법과 거의 동일하며, 특히 활성 역역에서 채널용 에피막의 성장 부분에 특징이 있다.
즉, 상기 채널용 에피막은 활성 역역 상에 순차적으로 실리콘막(520a), SiGe 버퍼층(520b) 및 SiGe층(520c)을 성장시켜 형성한다. 이에 따라, 실리콘 기판(500)으로의 누설 전류를 방지할 수 있고, 열전도가 증가할 수 있으며, 실리콘 기판(500) 상에 소자 절연막(510)의 제조시 저온 공정의 제한이 없어질 뿐만 아니라 식각 및 결함 제거 공정 등이 상대적으로 용이한 효과가 있다.
한편, 미설명 부호 510a 내지 510c는 각각 실리콘 산화막, 소자 분리막 및 제 3절연막을 나타낸 것으로서, 본 발명의 제 2실시예에서의 실리콘 산화막(210a), 소자 분리막(210b) 및 제 1절연막(210c)과 동일하기 때문에, 이에 상세한 설명은 본 발명의 제 2실시예를 참조하기로 한다.
도 6은 본 발명의 제 6실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도로서, 전술한 본 발명의 제 2, 3실시예에 따른 반도체 소자의 제조 방법과 거의 동일하며, 특히 리소 공정의 한계를 극복할 수 있도록 채널의 두께를 감소시키는데 특징이 있다.
즉, 하부의 소자 절연막이 실리콘 질화막(610b)이기 때문에 상부의 채널(620b)을 산화와 습식식각을 통하여 추가로 채널의 두께를 감소시킬 수 있다. 또한, 핀(FIN) 또는 트리-게이트 활성(tri-gate active)영역 형성 후에 추가적으로 결함 제거, 채널폭 축소와 평탄도 향상을 위한 수소처리나 산화식각 공정을 실시할 경우, 하부의 소자 절연막이 실리콘 질화막으로 구비되기 때문에 높이 변화가 적은 효과가 있다. 이러한 공정은 실리콘 산화막인 경우에도 사용할 수 있지만, 하부의 채널(620a)이 증가하는 문제점이 있다.
미설명 부호 600 및 610a는 각각 실리콘 기판 및 실리콘 산화막을 나타낸 것으로서, 본 발명의 제 2, 3실시예에서의 실리콘 기판(200)(300) 및 실리콘 산화막(210a)(310a)과 동일하기 때문에, 이에 상세한 설명은 본 발명의 제 2, 3실시예를 참조하기로 한다.
도 7a 내지 도 7g는 본 발명의 제 2실시예를 적용한 NMOS 채널 및 PMOS 채널을 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 7a 내지 도 7g를 참조하면, 본 발명의 제 2실시예에 따른 반도체 소자의 제조 방법을 이용하여 실리콘 기판(700) 상에 NMOS 영역을 형성한 다음에 P-type doped 실리콘을 성장시켜 N채널(720) 즉, P-Doped 에피(Epi)막을 형성한다. 이후에 표면을 산화시키고, 계속해서 PMOS 영역을 패터닝 한 다음 N-type doped 실리콘을 성장시킨다.
이후에 예컨대, CMP방법을 실시하여 P채널(740) 즉, N-Doped 에피(Epi)막을 형성하고, PMOS 영역에서 실리콘 산화막(710a), 실리콘 질화막 또는 실리콘 질화산화막(710b) 및 실리콘 산화막(710c)이 순차적으로 적층된 소자 절연막(700)의 실리콘 산화막(710c)을 제거한 후에 결함 제거와 평탄화(flatness)를 개선하고, 게이트 절연막(750)을 형성한 후 P-type doped 폴리 실리콘막(760)을 증착하고 계속해서 실리콘 질화막(770)을 형성한다. 다음으로, NMOS 영역에서 실리콘 질화막(710c) 및 게이트 전극(730)을 제거한 후, NMOS 영역에도 게이트 절연막(780)을 형성하고, N-type doped 폴리 실리콘막(790) 및 실리콘 질화막(795)을 형성한 다음에 PMOS 영역에 형성된 N-게이트부(미도시)를 제거한다.
상기와 같이 CVD 방법을 이용하여 N, P-doped 에피막과 N, P-doped 폴리 게이트를 형성하는 하나의 예에 불과한 것이며, 제조 방법이나 순서 및 재료가 일부 차이가 있더라도 실리콘 에피막 성장을 이용하여 N, P채널을 형성하는 3차원 구조는 본 발명의 사상에 따른다고 할 수 있다.
이상에서 설명한 바와 같은 본 발명의 반도체 소자의 제조 방법에 따르면, 벌크 실리콘 기판을 사용하는 FIN-FET 소자의 제작에 있어서 경제성과 양산성을 확보하기 위하여 제작공정을 단순화하고, 안정된 소자 특성의 확보를 위하여 FIN 채널의 높이의 정확한 설계 및 제어를 가능하게 함과 아울러 웨이퍼 수준의 우수한 높이 균일도 특성을 획득할 수 있는 이점이 있다.
또한, 본 발명은 고속통신과 이동전자기기에 적합한 SiGe 또는 Ge 채널의 소자 제작에도 용이할 뿐만 아니라 저전력 초고속 고집적화 모두 용이하며, 핀(FIN)의 채널폭을 신뢰성 있게 핀(FIN)의 박막(thinning)화를 수행할 수 있어 초고성능/초저전력의 IC 제작이 가능한 이점이 있다.

Claims (12)

  1. 반도체 소자의 제조 방법에 있어서,
    (a) 실리콘 기판 상에 실리콘 산화막의 단층막으로 이루어진 소자 절연막을 형성하는 단계;
    (b) 상기 소자 절연막 상에 감광막 패턴을 형성시킨 후, 상기 감광막 패턴을 식각 마스크로 이용하여 활성 영역을 형성하기 위해 상기 소자 절연막을 식각하고, 상기 감광막 패턴을 제거한 다음 세정공정을 실시하는 단계;
    (c) 상기 형성된 활성 영역에 채널용 에피막을 상기 소자 절연막의 최상부위로 올라오도록 과잉성장하는 단계;
    (d) 상기 과잉성장된 채널용 에피막을 상기 소자 절연막 상부까지 식각하는 단계;
    (e) 상기 소자 절연막을 일정한 두께만큼 식각 및 평탄화 하는 단계; 및
    (f) 상기 결과물의 전체 상부면에 순차적으로 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 반도체 소자의 제조 방법에 있어서,
    (a) 실리콘 기판 상에 제 1실리콘 산화막, 실리콘 질화막 및 제 2실리콘 산화막의 다층막으로 이루어진 소자 절연막을 형성하는 단계;
    (b) 상기 소자 절연막 상에 감광막 패턴을 형성시킨 후, 상기 감광막 패턴을 식각 마스크로 이용하여 활성 영역을 형성하기 위해 상기 소자 절연막을 식각하고, 상기 감광막 패턴을 제거한 다음 세정공정을 실시하는 단계;
    (c) 상기 형성된 활성 영역에 채널용 에피막을 상기 소자 절연막의 최상부위로 올라오도록 과잉성장하는 단계;
    (d) 상기 과잉성장된 채널용 에피막을 상기 소자 절연막 상부까지 식각하는 단계;
    (e) 상기 소자 절연막을 일정한 두께만큼 식각 및 평탄화 하는 단계; 및
    (f) 상기 결과물의 전체 상부면에 순차적으로 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2항에 있어서, 상기 제 2실리콘 산화막에서 상기 실리콘 질화막 상부까지의 상기 채널용 에피막의 폭을 상기 실리콘 질화막의 상부에서 상기 실리콘 기판 표면까지의 상기 채널용 에피막의 폭보다 좁게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2항에 있어서, 상기 제 2실리콘 산화막 상에 제 1실리콘 질화막을 더 적층시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 2항에 있어서, 상기 실리콘 질화막은 제 2실리콘 질화막 및 알루미나막을 각각 상/하부로 분리하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5항에 있어서, 상기 제 2실리콘 질화막 및 상기 알루미나막의 두께는 각각 10nm∼1000nm 및 1nm~100nm 정도로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1항 또는 제 2항에 있어서, 상기 단계(b), (d) 및 (e) 이후에 식각 결함의 제거, 표면 조도 개선, 핀(FIN) 폭 감소 및 평탄화 개선을 위한 수소 열처리, 희생 산화막 성장 및 식각공정을 수행하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1항 또는 제 2항에 있어서, 상기 실리콘 기판과 상기 소자 절연막의 사이에 SiGe 버퍼층 및 SiXGe(1-X)(X=0.100)/Ge층을 형성하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1항 또는 제 2항에 있어서, 상기 채널용 에피막은 SiXGe(1-X)(X=0.100)/Ge층의 단층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 1항 또는 제 2항에 있어서, 상기 채널용 에피막은 순차적으로 적층된 실리콘막, SiGe 버퍼층 및 SiGe층의 다층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 1항 또는 제 2항에 있어서, 상기 소자 절연막은 건식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 1항 또는 제 2항에 있어서, 상기 단계(d)에서 상기 과잉성장된 채널용 에피막은 화학-기계적 연마(CMP)방법으로 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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