WO2013080496A1 - クロスポイント型抵抗変化不揮発性記憶装置 - Google Patents

クロスポイント型抵抗変化不揮発性記憶装置 Download PDF

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WO2013080496A1
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亮太郎 東
一彦 島川
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Definitions

  • the present invention relates to a nonvolatile memory device having a cross-point type memory cell configured using a so-called variable resistance element.
  • the resistance change element has a property that a resistance value changes according to an electric signal (transition between a high resistance state and a low resistance state), and information can be stored by the change in the resistance value. A possible element.
  • each memory cell is configured by being sandwiched between a bit line and a word line at a position of an intersection between a bit line and a word line arranged orthogonally.
  • various types of such cross-point variable resistance nonvolatile memory devices have been developed (see, for example, Patent Documents 1 to 4).
  • Patent Document 1 discloses a nonvolatile memory device of a memory cell using a bidirectional variable resistor as a cross-point structure. Among them, for the purpose of reducing a so-called leakage current flowing through unselected memory cells, it is disclosed that, for example, a varistor is used as a bidirectional nonlinear element constituting the memory cell.
  • Patent Document 2 a nonvolatile semiconductor memory device having a resistance memory element that stores a high resistance state and a low resistance state and switches between the high resistance state and the low resistance state by voltage application is changed from a low resistance state to a high resistance state.
  • a predetermined constant current that can change the resistance is passed through the resistance memory element.
  • a writing method that can change the resistance state to a low resistance value according to the current value is disclosed.
  • Patent Document 3 a semiconductor substrate, a programmable resistance element that is formed on the semiconductor substrate and stores a high resistance state or a low resistance state determined in accordance with the polarity of an applied voltage in a nonvolatile manner, and an off-resistance value in a certain voltage range
  • a memory cell having a stacked structure with an access element having a size of 10 times or more of the selected state is arranged in a three-dimensional multilayer structure, and the semiconductor substrate is positioned below the memory cell array It is shown that the degree of integration can be expanded by using a read / write circuit for reading and writing data in the memory cell array formed as described above.
  • Patent Document 4 in a three-dimensional cross-point type resistance change memory cell array having a multi-layer structure, a local bit line divided shortly is selectively used as a global bit line for the purpose of reducing a leakage current to an unselected memory cell and stabilizing operation.
  • a configuration that realizes a hierarchical bit line structure to be connected in a small area via a switch to be switched to and a layout method thereof are disclosed.
  • JP 2006-203098 A (FIGS. 2 and 5) International Publication No. 2006/137111 (FIG. 3) Japanese Patent No. 4377817 (FIG. 18) International Publication No. 2009/1534
  • the first electrode, the resistance change layer, and the second electrode constituting the resistance memory element are formed on the semiconductor substrate in each layer so that the characteristics of each layer become stable.
  • the resistance of the memory cells changes stably by a unified current limiting method for each layer. There is a problem that it becomes difficult to operate.
  • the first electrode, the resistance change layer, and the second electrode constituting the resistance memory element are provided on the semiconductor substrate in each layer so that the characteristics of each layer become stable.
  • a multi-layered cross-point variable resistance nonvolatile memory device composed of memory cells arranged in the same order with respect to a vertical direction, wherein each layer is stable in a low resistance state by a unified current limiting method.
  • a nonvolatile memory device using a resistance change element uses a multi-layer crosspoint structure including memory cells each having a current control element connected in series with the resistance change element, and a local bit line. And a hierarchical bit line structure having global bit lines, and a configuration that suppresses an increase in layout area caused by the bit line selection switch element for realizing the hierarchical bit line structure.
  • one bit line selection switch element is a PMOS transistor corresponding to the memory cells of the odd layer and the even layer, and the other bit line
  • the selection switch element is an NMOS transistor and has a bidirectional current limiting function.
  • one form of the cross-point variable resistance nonvolatile memory device is a cross-point variable resistance nonvolatile memory device, which is formed on a substrate and on the substrate, and has different polarities.
  • a bidirectional variable current control having a non-linear current-voltage characteristic connected in series to a resistance change element that reversibly changes at least two states of a low-resistance state and a high-resistance state by being applied
  • a memory cell array in which a plurality of memory cells having an element are arranged, and each memory cell is formed in a first layer close to the main surface of the substrate and a second layer far from the main surface of the substrate.
  • the memory cell formed at the intersection of the bit line of the first layer and the word line is the first memory cell, and the second layer
  • the memory cell formed at the intersection of the bit line and the word line is a second memory cell, and is configured for each of the plurality of bit line groups arranged in the Z direction, which is a layer overlapping direction, and the Y
  • the at least one vertical array plane includes the plurality of word lines that vertically penetrate the at least one vertical array plane.
  • the first layer bit line is connected to a first via connected in the Z direction
  • the second layer bit line is connected in the Z direction.
  • the variable resistance element connected to the second via and included in the memory cell includes a first electrode, a variable resistance layer, and a second electrode arranged in this order in the Z direction, and the first electrode is used as a reference.
  • the cross-point variable resistance nonvolatile memory device further includes a global bit line provided for each of the at least one vertical array surface, and the at least one vertical array surface. Provided for each And a first bit in which one end of a source or drain terminal is connected to the first via and the other end of the source or drain terminal is connected to the global bit line.
  • a line selection switch element and provided at each of the at least one vertical array plane, and configured by the other of the PMOS transistor and the NMOS transistor different from the one, and one end of a source or drain terminal is connected to the second via,
  • a second bit line selection switch element connected to the global bit line at the other end of the source or drain terminal;
  • the multi-point memory structure cross-point variable resistance nonvolatile memory device has a configuration (bidirectional current limiting function) based on a structure in which memory cells having the same structure are simply stacked. Become. Further, in the write operation, regardless of which layer of the memory cell is accessed, the write to the low resistance state can be performed with the current limited by a predetermined amount of current, and the write to the high resistance state can be performed as described above. Since it can be driven with a current larger than the amount of current, a stable write operation can be realized in each layer.
  • a cross-point variable resistance nonvolatile memory device capable of high-speed operation and suitable for a large storage capacity is realized, and various information devices that require a memory are widely used today.
  • the value is extremely high.
  • FIGS. 1A and 1B are three-dimensional structure diagrams of single-layer and multilayer cross-point memory cells, respectively.
  • FIG. 2 is a cross-sectional configuration diagram of a conventional multilayer cross-point memory.
  • FIG. 3 is a cross-sectional configuration diagram of the memory cell.
  • FIG. 4 is an equivalent circuit diagram of the memory cell.
  • FIG. 5 is a VI characteristic graph of the memory cell.
  • FIG. 6 is an equivalent circuit diagram for explaining a current limiting method when the resistance is lowered.
  • FIG. 7 is a cross-sectional configuration diagram of a multilayer cross-point memory cell array.
  • FIG. 8 is a cross-sectional configuration diagram of different-direction stacked cross-sectional memory cells.
  • FIG. 1A and 1B are three-dimensional structure diagrams of single-layer and multilayer cross-point memory cells, respectively.
  • FIG. 2 is a cross-sectional configuration diagram of a conventional multilayer cross-point memory.
  • FIG. 3 is a cross-sectional configuration diagram
  • FIG. 9 is a cross-sectional configuration diagram in the same direction of the cross-point memory cell.
  • FIG. 10 is a cross-sectional configuration diagram of a memory cell.
  • FIG. 11 is a cross-sectional configuration diagram of a multilayer cross-point memory according to a reference example.
  • FIG. 12 is a circuit diagram showing a configuration of a memory cell array according to a reference example.
  • FIG. 13 is a circuit diagram showing the memory cell array of FIG. 12 and its peripheral circuits.
  • FIG. 14 is a circuit diagram showing a main part of a cross-point variable resistance nonvolatile memory device using a plurality of memory cell arrays of FIG.
  • FIG. 15 is a circuit diagram showing a configuration of a cross-point variable resistance nonvolatile memory device according to a reference example.
  • FIGS. 16A and 16B are connection relationship diagrams of the source follower method and the saturation current limiting method according to the reference example, respectively.
  • FIGS. 17A and 17B are characteristic outline diagrams of the source follower method and the saturation current limiting method according to the reference example, respectively.
  • FIG. 18A is a diagram for explaining a low resistance write operation to the memory cell in the (4n + 1) -th layer in the source follower method according to the reference example.
  • FIG. 18B is a diagram for explaining a high resistance write operation to the (4n + 1) th layer memory cell in the source follower method according to the reference example.
  • FIG. 18C is a diagram for describing a low resistance write operation to the (4n + 2) layer memory cell in the source follower method according to the reference example.
  • FIG. 18A is a diagram for explaining a low resistance write operation to the memory cell in the (4n + 1) -th layer in the source follower method according to the reference example.
  • FIG. 18B is a diagram for explaining a high
  • FIG. 18D is a diagram for explaining the operation of high resistance writing to the (4n + 2) -th layer memory cell in the source follower method according to the reference example.
  • FIG. 18E is a diagram for describing a low resistance write operation to the memory cell in the (4n + 3) layer in the source follower method according to the reference example.
  • FIG. 18F is a diagram for explaining a high resistance write operation to the (4n + 3) layer memory cell in the source follower method according to the reference example.
  • FIG. 18G is a diagram for explaining a low resistance write operation to the memory cell in the (4n + 4) layer in the source follower method according to the reference example.
  • 18H is a diagram for explaining a high resistance write operation to the memory cell in the (4n + 4) layer in the source follower method according to the reference example.
  • 19A to 19D respectively show a low resistance write to an odd layer memory cell, a high resistance write to an odd layer memory cell, and an even layer memory cell by the source follower method according to the reference example.
  • FIG. 5 is a circuit diagram of a bidirectional current limiting circuit for explaining bias in low resistance writing and high resistance writing to an even layer memory cell.
  • 20A to 20D respectively show a low resistance write to an odd layer memory cell, a high resistance write to an odd layer memory cell, and an even layer memory cell by the source follower method according to the reference example.
  • FIG. 11 is a characteristic diagram of a bidirectional current limiting circuit for explaining bias in low resistance writing and high resistance writing to an even layer memory cell.
  • FIG. 21 is a diagram illustrating a set voltage range of the gate of the current limiting element in the source follower method according to the reference example.
  • FIG. 22A is a diagram for explaining a low resistance write operation to the memory cell in the (4n + 1) -th layer in the saturation current limiting method according to the reference example.
  • FIG. 22B is a diagram for explaining the operation of increasing the resistance writing to the memory cell in the (4n + 1) -th layer in the saturation current limiting method according to the reference example.
  • FIG. 21 is a diagram illustrating a set voltage range of the gate of the current limiting element in the source follower method according to the reference example.
  • FIG. 22A is a diagram for explaining a low resistance write operation to the memory cell in the (4n + 1) -th layer in the saturation current limiting method according to the reference example.
  • FIG. 22B is a
  • FIG. 22C is a diagram for explaining a low resistance write operation to the memory cell in the (4n + 2) layer in the saturation current limiting method according to the reference example.
  • FIG. 22D is a diagram for explaining a high resistance write operation to the memory cell in the (4n + 2) layer in the saturation current limiting method according to the reference example.
  • FIG. 22E is a diagram for explaining an operation of low resistance writing to the memory cell of the (4n + 3) layer in the saturation current limiting method according to the reference example.
  • FIG. 22F is a diagram for explaining the operation of high resistance writing to the memory cell in the (4n + 3) layer in the saturation current limiting method according to the reference example.
  • FIG. 22C is a diagram for explaining a low resistance write operation to the memory cell in the (4n + 2) layer in the saturation current limiting method according to the reference example.
  • FIG. 22D is a diagram for explaining a high resistance write operation to the memory cell in the (4n + 2) layer in the saturation current limiting method according to the reference example.
  • FIG. 22G is a diagram for describing a low resistance write operation to the memory cell in the (4n + 4) layer in the saturation current limiting method according to the reference example.
  • FIG. 22H is a diagram for explaining a high-resistance write operation to the (4n + 4) -th layer memory cell in the saturation current limiting method according to the reference example.
  • 23A to 23D respectively show a low resistance write to the odd layer memory cell, a high resistance write to the odd layer memory cell, and an even layer memory cell by the saturation current limiting method according to the reference example.
  • FIG. 6 is a circuit diagram of a bidirectional current limiting circuit for explaining a bias in low resistance writing and high resistance writing to an even layer memory cell.
  • FIG. 24A to 24D respectively show a low resistance write to the odd layer memory cell, a high resistance write to the odd layer memory cell, and an even layer memory cell by the saturation current limiting method according to the reference example.
  • FIG. 6 is a characteristic diagram of a bidirectional current limiting circuit for explaining a bias in low resistance writing and high resistance writing to an even layer memory cell.
  • FIG. 25 is a diagram illustrating a set voltage range of the gate of the current limiting element in the saturation current limiting method according to the reference example.
  • FIG. 26 is a configuration example of a current limit control circuit for the saturation current limit method according to the reference example.
  • FIG. 27 is a cross-sectional configuration diagram of the multilayer cross-point memory according to the first development example according to the reference example.
  • FIG. 28 is a cross-sectional configuration diagram of the multilayer cross-point memory of the second development example according to the reference example.
  • FIG. 29 shows a global bit line driver circuit in a second development example according to the reference example.
  • FIG. 30 is a voltage relationship diagram regarding a method for setting the source voltage of the pull-up element in the reference example.
  • FIG. 31 is an equivalent circuit of the even layer or odd layer bit line selection switch element and the current limiting element in the reference example.
  • FIG. 32 is a cross-sectional configuration diagram of the two-layer cross-point memory according to the embodiment of the present invention.
  • FIG. 33 is a cross-sectional configuration diagram of the multilayer cross-point memory according to the embodiment of the present invention.
  • FIG. 34 is a circuit diagram showing a configuration of the memory cell array according to the embodiment of the present invention.
  • FIG. 35 is a circuit diagram showing the memory cell array of FIG. 34 and its peripheral circuits.
  • FIG. 36 is a circuit diagram showing a main part of a cross-point variable resistance nonvolatile memory device using a plurality of memory cell arrays of FIG.
  • FIG. 37 is a circuit diagram showing a configuration of a cross-point variable resistance nonvolatile memory device according to an embodiment of the present invention.
  • FIG. 38A is a diagram for explaining a low resistance write operation to the (4n + 1) -th layer memory cell in the source follower method according to the embodiment of the present invention.
  • FIG. 38B is a diagram for explaining a high resistance write operation to the (4n + 1) -th layer memory cell in the source follower method according to the embodiment of the present invention.
  • FIG. 38C is a diagram for describing a low resistance write operation to the memory cell in the (4n + 2) layer in the source follower method according to the embodiment of the present invention.
  • FIG. 38D is a diagram for explaining a high resistance write operation to the memory cell in the (4n + 2) layer in the source follower method according to the embodiment of the present invention.
  • FIG. 39 is a cross-sectional configuration diagram of a two-layer crosspoint memory according to a modification of the embodiment of the present invention.
  • FIG. 40 is a cross-sectional configuration diagram of a multilayer cross-point memory according to a modification of the embodiment of the present invention.
  • FIG. 1A is a diagram showing a three-dimensional structure of a so-called single-layer cross-point memory cell array.
  • a memory cell 51 a word line (for example, a second layer wiring) 52 wired in parallel in any one direction and in parallel, and a bit line (wired in many directions in one direction so as to be orthogonal to the word line 52)
  • a first layer wiring 53 is shown.
  • a memory cell 51 is configured by being sandwiched between the bit line 53 and the word line 52 at each intersection of the word line 52 and the bit line 53.
  • FIG. 1B is a diagram showing a three-dimensional structure of a so-called multilayer cross-point memory cell array.
  • bit line 53 is arranged in the first wiring layer (first layer bit line 53a), and the word line 52 is arranged in the second wiring layer so as to be orthogonal to the bit line 53 (first layer).
  • the bit line 53 is arranged in the third wiring layer (second layer bit line 53b) so as to be orthogonal to the word line 52, and is further orthogonal to the bit line 53 in the upper layer.
  • the word line 52 is arranged in the fourth wiring layer (second layer word line 52b), and the bit line 53 is arranged in the fifth wiring layer so as to be orthogonal to the word line 52 in the upper layer (third layer bit line).
  • the structure is shown stacked several times in the form of line 53c).
  • a memory cell 51 is configured by being sandwiched between the bit line 53 and the word line 52 at each intersection of the word line 52 and the bit line 53.
  • the memory of the cross-point type is a simple structure in which memory cells are formed at the intersections of wiring, and by stacking them in the vertical direction, the memory cell area per unit area can be reduced without depending on miniaturization. Therefore, it is known as a structure suitable for high integration.
  • FIG. 2 is a diagram showing an example (Patent Document 4) of a multilayer cross-point memory invented by the present inventors, and is a cross-sectional view when viewed from the word line direction.
  • This structure can suppress an increase in chip area even if the memory cell array is divided into a plurality of relatively small units in order to reduce the leakage current to unselected memory cells.
  • FIG. 2 shows a memory cell 51, a word line 52 wired parallel to the substrate and perpendicular to the paper surface, and a bit line 53 parallel to the substrate and orthogonal to the word line 52 (local bit in the hierarchical bit line structure). Line) is shown.
  • the word lines 52 and the bit lines 53 are alternately stacked in the same manner as in FIG. 1B. In this configuration, the bit lines 53 have five layers (the first layer bit line 53a to the fifth layer bit line 53e).
  • the word lines 52 are composed of four layers (first layer word line 52a to fourth layer word line 52d), and a memory cell 51 is formed at the intersection of the word line 52 and the bit line 53 of each layer.
  • the even-numbered layer wiring (first layer bit line 53b, fourth-layer bit line 53d) of the bit line 53 and the odd-numbered layer wiring (first layer) of the bit line 53 are connected in common.
  • Odd-numbered bit line vias 55 that commonly connect layer bit lines 53a, third-layer bit lines 53c, and fifth-layer bit lines 53e), and global bit lines 56 that are wired so as to run vertically through the lower layer region of the multilayer cross-point memory cell array.
  • An even layer bit line selection switch element 57 connected to the global bit line 56 and the even layer bit line via 54 and controlling connection between the global bit line 56 and the even layer bit line via 54 in accordance with the even layer bit line selection signal.
  • the global bit line 56 and the odd layer bit line via are connected to the bit line 56 and the odd layer bit line via 55 according to the odd layer bit line selection signal. Odd layer bit line selection switching element 58 for connecting control and 5 are shown.
  • the memory cells belonging to the first layer, the fourth layer, the fifth layer, and the eighth layer (first layer memory cell 51a, fourth layer memory cell 51d, fifth layer) connected to the odd-numbered bit line vias 55
  • the memory cells belonging to the second layer, the third layer, the sixth layer, and the seventh layer (second layer memory cell 51b) connected to the memory cell 51e and the eighth layer memory cell 51h) and the even layer bit line via 54.
  • the third layer memory cell 51c, the sixth layer memory cell 51f, and the seventh layer memory cell 51g) are selected and their operations are divided.
  • the bit line 5 connected to the odd layer bit line via 55 via the odd layer bit line selection switch element 58.
  • Programming voltage Vp is applied, a voltage Vp is performed writing is applied to the selected memory cell.
  • a predetermined non-selection voltage (for example, Vp / 2) is applied to the word line 52 related to other non-selected memory cells.
  • the even layer bit line selection switch element 57 is turned on (and the odd layer bit line selection switch element 58 is turned off), and a predetermined second write voltage ( For example, when Vp) is applied, the write voltage Vp is applied to the bit line 53 connected to the even layer bit line via 54 via the even layer bit line selection switch element 57, and the selected memory is selected. Voltage Vp is performed writing is applied to the LE. At this time, a predetermined non-selection voltage (for example, Vp / 2) is applied to the word line 52 related to other non-selected memory cells.
  • Vp a predetermined non-selection voltage
  • a predetermined applied voltage at both ends of the memory cell 51 is set to have one polarity opposite to the other. Is a two-way write. Therefore, when the opposite data write is performed in the above example, the global bit line 56 is set to a predetermined first write voltage (for example, 0 V) and the word line 52 is set to a predetermined second write voltage (for example, Vp). That's fine.
  • writing to a high resistance state (or low resistance state)” or “writing to a high resistance state (or low resistance state)” to a memory cell means a memory cell (more precisely, a memory cell It means that the variable resistance element) is changed to a high resistance state (or low resistance state).
  • FIG. 3 shows a cross-sectional configuration diagram of the memory cell 51 used in the cross-point memory.
  • the memory cell 51 has a configuration in which the resistance change element 10 and the current control element 29 are connected in series, and constitutes one bit.
  • the resistance change element 10 includes an oxygen-deficient tantalum oxide (TaO x , 0 ⁇ x ⁇ 2.5) as a first resistance change layer (resistance change) on the lower electrode 14 made of tantalum nitride (TaN).
  • TaO x is irradiated with oxygen plasma at 300 ° C. and 200 W for 20 seconds, and the oxygen deficiency is lower than that of the first resistance change layer 13 by TaO x.
  • a second variable resistance layer 12 (second region constituting the variable resistance layer) 12 composed of y (x ⁇ y) is thinly formed, and an upper electrode 11 composed of platinum (Pt) is laminated thereon. It has a structure.
  • the oxygen-deficient type refers to a composition state of a metal oxide that has a semi-stoichiometric composition that exhibits insulating properties and has a smaller amount of oxygen than a metal oxide composition that exhibits semiconducting electrical characteristics.
  • the upper electrode 11 that is in contact with the second resistance change layer 12 uses platinum (Pt), but tantalum (Ta) that constitutes the first resistance change layer 13 and nitridation that constitutes the lower electrode 14. It is characterized by using a material higher than the standard electrode potential of tantalum (TaN).
  • the resistance change occurs in the second resistance change layer 12 made of TaO y having a smaller oxygen deficiency in contact with the upper electrode 11 made of platinum (Pt).
  • the resistance change element 10 When applied higher than a predetermined voltage by the voltage of the lower electrode 14, the resistance change element 10 changes to a high resistance state. Conversely, when applying the voltage of the lower electrode 14 higher than the voltage of the upper electrode 11 by a predetermined voltage, The resistance change element 10 changes to a low resistance state.
  • variable resistance element 10 is as follows.
  • the resistance change layer (the layer constituted by the first resistance change layer 13 and the second resistance change layer 12) is interposed between the lower electrode 14 and the upper electrode 11, and the lower electrode 14 and the upper electrode 11 It is a layer whose resistance value reversibly changes based on an electrical signal applied between the two. For example, it is a layer that reversibly transitions between a high resistance state and a low resistance state in accordance with the polarity of the voltage applied between the lower electrode 14 and the upper electrode 11.
  • the resistance change layer is formed by laminating at least two layers of a first resistance change layer 13 connected to the lower electrode 14 and a second resistance change layer 12 connected to the upper electrode 11.
  • the first resistance change layer 13 is composed of an oxygen-deficient first metal oxide
  • the second resistance change layer 12 is a second metal oxide having a lower degree of oxygen deficiency than the first metal oxide. It consists of things.
  • a minute local region in which the degree of oxygen deficiency reversibly changes in accordance with the application of an electric pulse is formed.
  • the local region is considered to include a filament composed of oxygen defect sites.
  • Oxygen deficiency refers to an oxide having a stoichiometric composition (the stoichiometric composition having the highest resistance value in the case where there are a plurality of stoichiometric compositions) in a metal oxide. Is the ratio of oxygen deficiency to the amount of oxygen constituting. A metal oxide having a stoichiometric composition is more stable and has a higher resistance value than a metal oxide having another composition.
  • the oxide having the stoichiometric composition according to the above definition is Ta 2 O 5 , and can be expressed as TaO 2.5 .
  • the oxygen excess metal oxide has a negative oxygen deficiency.
  • the oxygen deficiency is described as including a positive value, 0, and a negative value.
  • An oxide with a low degree of oxygen deficiency has a high resistance value because it is closer to a stoichiometric oxide, and an oxide with a high degree of oxygen deficiency has a low resistance value because it is closer to the metal constituting the oxide.
  • Oxygen content is the ratio of oxygen atoms to the total number of atoms.
  • the oxygen content of Ta 2 O 5 is the ratio of oxygen atoms to the total number of atoms (O / (Ta + O)), which is 71.4 atm%. Therefore, the oxygen-deficient tantalum oxide has an oxygen content greater than 0 and less than 71.4 atm%.
  • the oxygen content has a corresponding relationship with the degree of oxygen deficiency. That is, when the oxygen content of the second metal oxide is greater than the oxygen content of the first metal oxide, the oxygen deficiency of the second metal oxide is greater than the oxygen deficiency of the first metal oxide. small.
  • the metal constituting the resistance change layer may be a metal other than tantalum.
  • a metal constituting the variable resistance layer a transition metal or aluminum (Al) can be used.
  • the transition metal tantalum (Ta), titanium (Ti), hafnium (Hf), zirconium (Zr), niobium (Nb), tungsten (W), nickel (Ni), or the like can be used. Since transition metals can take a plurality of oxidation states, different resistance states can be realized by oxidation-reduction reactions.
  • the composition of the first metal oxide when used, when the composition of the first metal oxide is HfO x , x is 0.9 or more and 1.6 or less, and the composition of the second metal oxide is HfO y When y is larger than the value of x, the resistance value of the resistance change layer can be stably changed at high speed.
  • the thickness of the second metal oxide may be 3 to 4 nm.
  • the composition of the first metal oxide is ZrO x
  • x is 0.9 or more and 1.4 or less
  • the composition of the second metal oxide is ZrO y
  • the resistance value of the resistance change layer can be stably changed at high speed.
  • the thickness of the second metal oxide may be 1 to 5 nm.
  • a different metal may be used for the first metal constituting the first metal oxide and the second metal constituting the second metal oxide.
  • the second metal oxide may have a lower degree of oxygen deficiency than the first metal oxide, that is, may have a higher resistance.
  • the standard electrode potential of the second metal may be lower than the standard electrode potential of the first metal.
  • the standard electrode potential represents a characteristic that the higher the value is, the more difficult it is to oxidize. Thereby, an oxidation-reduction reaction easily occurs in the second metal oxide having a relatively low standard electrode potential. Note that the resistance change phenomenon is caused by a change in the filament (conducting path) caused by an oxidation-reduction reaction in a minute local region formed in the second metal oxide having a high resistance. Degree) is considered to change.
  • metal oxide Al 2 O 3
  • Al 2 O 3 aluminum oxide
  • oxygen-deficient tantalum oxide (TaO x ) may be used for the first metal oxide
  • aluminum oxide (Al 2 O 3 ) may be used for the second metal oxide.
  • the resistance change phenomenon in the variable resistance layer of the laminated structure is that a redox reaction occurs in a small local region formed in the second metal oxide having a high resistance, and a filament (conductive path) in the local region. It is considered that the resistance value is changed by changing.
  • the upper electrode 11 connected to the second metal oxide having a lower oxygen deficiency is a metal constituting the second metal oxide, such as platinum (Pt), iridium (Ir), palladium (Pd), or the like.
  • the standard electrode potential is made of a material higher than that of the material constituting the lower electrode 14.
  • the lower electrode 14 connected to the first metal oxide having a higher oxygen deficiency is, for example, tungsten (W), nickel (Ni), tantalum (Ta), titanium (Ti), aluminum (Al).
  • Tantalum nitride (TaN), titanium nitride (TiN), and the like may be made of a material having a lower standard electrode potential than the metal constituting the first metal oxide.
  • the standard electrode potential represents a characteristic that the higher the value is, the more difficult it is to oxidize.
  • the standard electrode potential V2 of the second electrode, the standard electrode potential Vr2 of the metal constituting the second metal oxide, the standard electrode potential Vr1 of the metal constituting the first metal oxide, the standard of the first electrode between the electrode potential V1, V r2 ⁇ V 2, and may satisfy V 1 ⁇ V 2 the relationship. Furthermore, V2> Vr2 and Vr1 ⁇ V1 may be satisfied.
  • the current control element 29 is a diode element having non-linear current-voltage characteristics in both positive and negative directions of the applied voltage, and the current control layer 22 made of nitrogen-deficient silicon nitride is a lower electrode made of tantalum nitride (TaN) or the like. 23 and the upper electrode 21 are sandwiched.
  • the bidirectionally non-linear current-voltage characteristic indicates that the current control element 29 is in a high resistance (off) state in a predetermined voltage range, and has a low resistance (on-state) in a region where the voltage is higher and lower than the predetermined voltage range. ) Indicates the state.
  • the current control element 29 exhibits a high resistance (off) state when the absolute value of the applied voltage is equal to or less than a predetermined value, and the current control element 29 exhibits a low resistance (on) state when the absolute value of the applied voltage is greater than the predetermined value.
  • the memory cell 51 is a memory cell in which the resistance change element 10 and the current control element 29 are connected in series using the via 27.
  • Via 26 connects upper electrode 11 of resistance change element 10 and upper wiring 70 (corresponding to bit line 53 or word line 52), and via 28 lower electrode 23 of current control element 29 and lower wiring 71 (bits). Line 53 or word line 52).
  • the relationship between the current control element 29 and the resistance change element 10 may be upside down.
  • the memory cell 51 may have a structure in which the via 27 is omitted as shown in FIG.
  • FIG. 4 is a circuit diagram showing a connection relationship corresponding to the structure of the variable resistance element 10, that is, an equivalent circuit diagram corresponding to the memory cell 51.
  • the equivalent circuit diagram of the variable resistance element 10 the direction of the second variable resistance layer 12 located on the upper electrode 11 side is clearly shown, and the direction is shown in black.
  • FIG. 5 is a characteristic diagram in which the relationship between the voltage and the current when the voltage is applied to the memory cell 51 having the structure of FIG. It is.
  • the memory cell 51 is in a high resistance state.
  • a negative voltage in which the lower wiring 71 is higher in potential than the upper wiring 70 is gradually applied to the memory cell 51 from an applied voltage of 0 V, a current flows from around ⁇ 2.5 V (point C).
  • the resistance change element starts to change from the high resistance state to the low resistance state around -3.0V.
  • the voltage is applied up to -4.0 V (point A)
  • the resistance is rapidly decreasing according to the applied voltage.
  • the voltage is gradually applied until the applied voltage becomes 0 V while in the low resistance state.
  • the actual measurement data shown in FIG. 5 changes to the low resistance state when the voltage of the lower wiring 71 becomes higher than the predetermined voltage VLth with respect to the voltage of the upper wiring 70 for the memory cell 51 having the structure of FIG.
  • a bidirectional resistance change characteristic that changes to a high resistance state when the voltage of the upper wiring 70 becomes higher than a predetermined voltage VHth with respect to the voltage of the lower wiring 71 is shown, and the applied voltage in the low resistance state (point A) And the change start voltage (point B) to the high resistance state are in a substantially symmetrical voltage / current relationship.
  • the resistance value in the low resistance state is similar to that disclosed in Patent Document 2, in the present memory cell 51, when changing from the high resistance state to the low resistance state, the resistance change element 10 has a resistance value. It changes to a low resistance value corresponding to the magnitude of the current value flowing through the resistance change element 10 at a predetermined voltage that can change.
  • the applied voltage in the low resistance state (point A) and the change start voltage to the high resistance state (point B) show almost symmetrical characteristics, so that the high resistance is equal to or higher than the low resistance. It is necessary to drive with.
  • a predetermined low resistance state is obtained by limiting the current with a predetermined current value in low resistance, whereas in high resistance, the opposite of low resistance is achieved. It is necessary for stable resistance change to apply a voltage in the direction and drive more current than when the resistance is reduced.
  • the voltage range from 0V to the point C when the resistance is lowered (high resistance state) and the voltage from the 0V to the point D when the resistance is increased (low resistance state).
  • the section is a voltage band where current does not flow remarkably.
  • the points C and D correspond to the total voltage of the threshold voltage (hereinafter referred to as VF) of the current control element 29 and the resistance change voltage of the resistance change element 10.
  • VF threshold voltage
  • the non-selected memory cell is controlled so that the operating point is between the point C and the point D. It is desirable to perform reading and writing operations of the crosspoint array while reducing the leakage current.
  • FIG. 7 An example of a more desirable structure is shown in FIG. 7 because the resistance change occurs stably based on the conventionally known structure and characteristics of the resistance change element and the structure of the multilayer cross-point memory.
  • FIG. 7 is the same except that the vertical direction of the memory cell 51 is clearly shown in FIG. 2, and FIG. 8 shows the cross-sectional structure of the portion indicated by the cross section A in FIG.
  • the resistance change element 10 constituting the memory cell includes memory cells belonging to the odd layers of the first layer, the third layer, the fifth layer, and the seventh layer (the first layer memory cell 51a, the third layer memory cell 51c, and the fifth layer).
  • the resistance change element 10 constituting the memory cell 51e and the seventh layer memory cell 51g) and the configuration in the Z direction are opposite, and the orientation of the memory cell 51 in each layer is the second in which the odd layer memory cell array has a low oxygen deficiency.
  • the direction of the resistance change element 10 is alternately formed for each layer so that the resistance change layer 12 is positioned on the upper side and the even-numbered layer memory cell array is positioned on the lower side. Such a configuration is optimal for the following reason.
  • the electrode 11 on the side in contact with the second resistance change layer 12 is set to a negative voltage higher than a predetermined voltage with respect to the other electrode 14. There is a need to. At this time, by limiting the current so that it does not flow beyond a predetermined current value, a resistance value in a predetermined low resistance state can be set. Further, when changing from the low resistance state to the high resistance state, it is necessary to drive in a direction opposite to this with a drive current equal to or higher than the current limit value when the resistance is reduced.
  • the resistance change element 10 in the second layer and the resistance change element 10 in the third layer are formed in a structure having a reverse relationship (vertical symmetry) in the Z direction, so that the memory cell belonging to the second layer memory cell 51b Writing and writing to the memory cells belonging to the third-layer memory cell 51c can be performed with the same control (polarity) for the global bit line only by changing the position of the selected word line.
  • FIG. 6 is a diagram for simplifying the description, and is an equivalent circuit diagram in which one memory cell selected in FIG. 7 and an odd-numbered-layer bit line selection switch element are extracted.
  • FIG. 6 shows an NMOS transistor 578 which means the odd layer bit line selection switch element 58 or the even layer bit line selection switch element 57.
  • Reduction in resistance occurs in a direction in which current flows from the global bit line (GBL) 56 side to the word line (WL) 52 side, as indicated by an arrow Ib.
  • the source of the NMOS transistor 578 is on the bit line 53 side, but the voltage of the global bit line 56 is set so that the source voltage is at least equal to or higher than the voltage corresponding to the low resistance write voltage. .
  • a substrate bias effect is generated in the NMOS transistor 578, and the current driving capability of the NMOS transistor 578 is reduced as compared with a case where the current flows in the opposite direction.
  • the gate voltage of the NMOS transistor 578 is set to a predetermined voltage that is equal to or higher than the sum of the low resistance write voltage and the threshold voltage of the NMOS transistor 578, the gate voltage is the gate voltage even if the voltage of the global bit line 56 is applied high. It operates as a constant current source that is determined (source follower operation).
  • the increase in resistance occurs in the direction in which current flows from the word line 52 side to the global bit line 56 side, as indicated by an arrow Ia.
  • the substrate bias effect is directed to the NMOS transistor 578 in a smaller direction, and by applying the same voltage in the reverse direction as when the resistance is decreased, a larger current can be driven than when the resistance is decreased, and the NMOS transistor 578 is stable. Resistance change operation becomes possible. With the above structure, a low resistance operation and a high resistance operation can be stably performed.
  • the structure shown in FIG. 9 is that the resistance change element 10 constituting the memory cell array layer in any layer is such that the first resistance change layer 13 and the second resistance change layer 12 are in the same order in the Z direction. It is in the point where it is laminated.
  • the oxygen-deficient first resistance change layer 13 is formed on the upper layer of the lower electrode 14, and the upper interface thereof is oxidized so that the degree of oxygen deficiency is higher than that of the first resistance change layer 13.
  • the second resistance change layer 12 has a small value.
  • odd layer memory cells are formed in the same way, but even layer memory cells (second layer memory cell 51b, fourth layer memory cell 51d, sixth layer memory cell 51f, eighth layer memory cell 51h, etc.)
  • the second variable resistance layer 12 cannot be formed first.
  • the second variable resistance layer 12 As another means for independently forming the second variable resistance layer 12, there is a method of forming the second variable resistance layer 12 by sputtering. When this method is applied to the structure shown in FIG. 8, it is possible to form odd-numbered memory cells and even-numbered memory cells with the same structure. However, in this case, the state of the boundary (interface) between the first resistance change layer 13 and the second resistance change layer 12, the second resistance change layer 12 and the electrode 11, or the second resistance change layer 12a and the electrode 11a. It is conceivable that the boundary (interface) state of the memory cell is slightly different between the odd-numbered memory cell and the even-numbered memory cell, resulting in a difference in resistance change characteristics.
  • the second variable resistance layer 12 that is a high resistance layer is sputtered. Therefore, it is conceivable that even a slight amount of natural oxide film adheres to the surface of the first resistance change layer 13.
  • the first resistance change layer 13a is formed after the second resistance change layer 12a, which is a high resistance layer, so that such a natural oxide film does not adhere.
  • the writing and reading performance, the yield, and the reliability ability may be different between the odd-numbered memory cells and the even-numbered memory cells. Therefore, as shown in FIG. 9, a structure in which the memory cell 51 is formed in the same direction in each layer and can be manufactured in the same manufacturing process condition in any layer is desirable.
  • a predetermined first write voltage (a first write voltage (53b) shared with a memory cell belonging to the third layer memory cell 51c) For example, 0V) is applied.
  • a predetermined second write voltage (for example, VP> 0) needs to be applied to the shared second-layer bit line 71 (53b).
  • the writing of the low resistance state to the memory cell belonging to the second layer memory cell 51b is performed in the direction of the arrow Ia, and the writing to the memory cell belonging to the third layer memory cell 51c is performed. Writing in the low resistance state is performed in the direction of the arrow Ib, and it is necessary to limit the current with the same amount of current in each case.
  • the even layer bit line selection switch element 57 and the odd layer bit line selection switch element 58 are each configured by the NMOS transistor 578, as described above, the current of the NMOS transistor 578 is limited by the source follower operation in the direction of the arrow Ib, Since the source follower does not operate in the direction of the arrow Ia, more current is driven.
  • an odd layer memory cell can perform a stable resistance change operation, but an even layer memory cell has a problem that a stable resistance change operation cannot be performed with this structure.
  • the present invention provides a semiconductor device including a first electrode, a resistance change layer, and a second electrode constituting a resistance memory element (resistance change element) in each layer so that characteristics of each layer become stable.
  • a multi-layered cross-point variable resistance nonvolatile memory device composed of memory cells arranged in the same order with respect to a direction perpendicular to a substrate, and stable in a low resistance state with respect to the memory cells by a unified current limiting method for each layer
  • An object of the present invention is to provide a nonvolatile memory device capable of setting a resistance value.
  • Patent Document 5 International Publication No. 2011/152061
  • Embodiments 1 and 2 will be described with reference to FIGS. 10 to 31 as “Reference Example 1” and “Reference Example 2” for explaining the present invention, respectively.
  • These Reference Example 1 and Reference Example 2 are one form that achieves the same object as the present invention, but are simple circuits without using such a circuit in that a bidirectional current limiting circuit is used. This is different from the present invention (embodiment to be described later) in which current limiting is realized.
  • the application direction and resistance change polarity of the pulse voltage applied to the resistance change element that is, the application direction of the pulse voltage applied to the resistance change element and the change to the high resistance state or the low resistance state. It is assumed that the relationship is clear. This can be realized by the electrode material of the variable resistance element and the structure of the variable resistance layer.
  • Patent Document 6 in a 1T1R type resistance change memory in which a resistance change element having a structure in which a transition metal oxide is sandwiched between electrodes of different standard electrode potentials and a transistor are connected, A predetermined low-resistance state can be set by applying a predetermined voltage to the electrode having a lower standard electrode potential with respect to the electrode having a higher electrode potential and limiting the current, while the electrode having a lower standard electrode potential is set. It is disclosed that a high resistance state can be controlled by applying a predetermined voltage to an electrode having a higher standard electrode potential based on the above.
  • a transition metal oxide and a transition metal oxide having a lower degree of oxygen deficiency are stacked, and the stack In a 1T1R type resistance change memory in which a resistance change element having a structure sandwiched between electrodes and a transistor are connected, a transition metal having a larger oxygen deficiency based on an electrode in contact with a transition metal oxide having a smaller oxygen deficiency
  • a predetermined voltage to the electrode in contact with the oxide and limiting the current
  • a predetermined low resistance state can be set.
  • the degree of oxygen deficiency is based on the electrode in contact with the transition metal oxide having the larger oxygen deficiency. It is disclosed that a high resistance state can be controlled by applying a predetermined voltage to an electrode in contact with the smaller transition metal oxide.
  • the resistance change polarity can be controlled by the standard electrode potential of the electrode, the degree of oxygen deficiency of the resistance change layer, or a combination thereof, but details of these basic data are described in these Patent Documents 6 and 7. Details are omitted.
  • FIG. 10 is a diagram showing a cross-sectional structure of a memory cell 51 constituting a cross-point variable resistance nonvolatile memory device of a memory cell array having a multilayer structure according to Reference Example 1.
  • the memory cell 51 includes a first electrode 23 made of tantalum nitride (TaN), a current control layer 22 made of nitrogen-deficient silicon nitride, a second electrode 21 made of TaN, and an oxygen-deficient tantalum oxide ( TaO y (x ⁇ y), which is formed by oxidizing the first resistance change layer 13 composed of TaO x ) and the first resistance change layer 13 in an oxygen plasma atmosphere and has a lower oxygen deficiency than TaO x.
  • the second variable resistance layer 12 is formed by the following structure, and the third electrode 11 formed by platinum (Pt) is sequentially stacked.
  • a lower wiring 71 made of aluminum (Al) is disposed below the memory cell 51, and the lower wiring 71 and the first electrode 23 of the memory cell 51 are connected by a first via 28.
  • an upper wiring 70 made of aluminum (Al) is disposed above the memory cell 51, and the upper wiring 70 and the third electrode 11 of the memory cell 51 are connected by the third via 26.
  • the lower wiring 71 and the upper wiring 70 are arranged so as to be orthogonal to each other.
  • the first electrode 23, the current control layer 22, and the second electrode 21 form a current control element 29, and the second electrode 21, the first resistance change layer 13, the second resistance change layer 12, and the third electrode
  • the electrode 11 constitutes the variable resistance element 10. That is, the memory cell 51 is connected in series to the resistance change element 10 that reversibly changes at least two states of a low resistance state and a high resistance state by applying voltages of different polarities. Current control element 29.
  • the second electrode 21 serves as both the electrode of the current control element 29 and the electrode of the resistance change element 10.
  • the second resistance change layer 12 includes the tantalum that is the constituent material of the first resistance change layer 13 and the second electrode corresponding to the lower electrode of the resistance change element 10. 21 is in contact with a third electrode made of a material having a standard electrode potential higher than any of the standard electrode potentials of TaN (here, platinum (Pt)), and is oxygen deficient than the first resistance change layer 13. It occurs in the second variable resistance layer 12 made of TaO y having a small degree.
  • the resistance change element 10 changes in the direction of increasing resistance, and conversely, the voltage of the lower wiring 71 is higher than the voltage of the upper wiring 70 by a predetermined value.
  • the resistance change element 10 changes in the direction of decreasing resistance.
  • the second electrode, the third electrode, the first resistance change layer 13 and the second resistance change layer 12 sandwiched between them are sequentially arranged in the Z direction (lamination direction described later),
  • the structure viewed from the second electrode in the direction of the third electrode and the structure viewed from the third electrode in the direction of the second electrode are asymmetric, and a voltage higher than a predetermined voltage is applied to the third electrode with respect to the second electrode.
  • the lower wiring 71 corresponds to a bit line or a word line
  • the upper wiring 70 that is orthogonal to the lower wiring 71 corresponds to a word line or a bit line.
  • the memory cells 51 of FIG. 10 are stacked, the memory cells 51 are formed in the same direction in each layer as shown in FIG.
  • variable resistance element 10 constituting the memory cell array layer in any layer is such that the first variable resistance layer 13 and the second variable resistance layer 12 are stacked in the same order in the Z direction. It is in.
  • FIG. 11 shows a part (one vertical array surface) of the cross-point variable resistance nonvolatile memory device according to the present reference example.
  • a multi-layer cross-point memory cell array in which memory cells are stacked in the same form as FIG. 1 is a schematic configuration diagram showing a cross-sectional structure of a memory cell array viewed from a line direction and a circuit configuration arranged in a lower layer portion thereof.
  • a first layer bit line 53a made of a wiring material such as aluminum and extending in the horizontal direction (X direction) on the paper surface, and a direction perpendicular to the paper surface made of a wiring material such as aluminum (Y direction: FIG.
  • the memory cells 51 are arranged at the intersections of the first-layer word lines 52a arranged so as to extend to the first-layer memory cells 51a.
  • the memory cells 51 are arranged on the first-layer bit lines 53a along the X direction. Is forming.
  • the first layer word line 52a is located below, and the first layer memory cell 51a is made of a wiring material such as aluminum and is arranged to extend in the X direction of this paper surface.
  • a memory cell 51 is arranged at an intersection with the second layer bit line 53b, and n bits are arranged along the X direction below the second layer bit line 53b to form a second layer memory cell 51b.
  • the Z direction is the direction in which the layers overlap.
  • the third-layer memory cell 51c is placed at the intersection of the second-layer bit line 53b and the second-layer word line 52b, and the second-layer word line 52b and the third-layer bit are shared.
  • the fourth layer memory cell 51d at the intersection with the line 53c, the fifth layer memory cell 51e at the intersection between the third layer bit line 53c and the third layer word line 52c, the third layer word line 52c and the fourth layer bit The sixth layer memory cell 51f at the intersection with the line 53d, the seventh layer memory cell 51g at the intersection with the fourth layer bit line 53d and the fourth layer word line 52d, and the fourth layer word line 52d and the fifth layer bit
  • An eighth-layer memory cell 51h is formed at the intersection with the line 53e, and a three-dimensional memory cell array in which eight layers of memory cells 51 are stacked is formed.
  • each memory cell 51 extends in the X direction and has a plurality of bit lines 53a to 53e formed in a plurality of layers, and a plurality of word lines 52a in the Y direction and formed in each layer between the bit lines. Are formed so as to be sandwiched between the bit line and the word line at each of the intersection positions with .about.d.
  • the memory cell formed at the intersection with the upper word line when viewed from the bit line is called an odd-numbered layer (first layer, third layer, fifth layer, seventh layer) memory cell, and Memory cells formed at the intersections with the word lines below the bit lines are referred to as even-numbered layers (second layer, fourth layer, sixth layer, eighth layer) memory cells.
  • the first layer bit line 53a, the third layer bit line 53c, and the fifth layer bit line 53e are commonly connected by an odd layer bit line via 55, which is an example of the first via, and the second layer bit line 53b,
  • the fourth layer bit line 53d is commonly connected by an even layer bit line via 54 which is an example of a second via.
  • the resistance change element 10 in the memory cell 51 can be formed with the same structure and manufacturing conditions in the Z direction in any layer from the first layer memory cell 51a to the eighth layer memory cell 51h (for example, In any layer, the second electrode 21 can be formed on the lower layer side, the first variable resistance layer 13 can be formed thereon, the second variable resistance layer 12 can be formed thereon, and the third electrode 11 can be formed thereon.
  • a memory cell having the same structure can be manufactured regardless of whether the memory cell is in an odd layer or an even layer.
  • the variable resistance element 10 constituting the even-numbered memory cell and the variable resistance element 10 constituting the odd-numbered memory cell are arranged in the same direction with respect to the Z direction.
  • the even layer bit line via 54 is connected to one of the drain and the source of the even layer bit line selection switch element 57 which is an example of the first bit line selection switch element formed of an NMOS transistor, while the odd layer bit line
  • the via 55 is connected to one of a drain and a source of an odd-numbered bit line selection switch element 58 which is an example of a second bit line selection switch element formed of an NMOS transistor.
  • the other of the drain and the source of the even layer bit line selection switch element 57 and the other of the drain and the source of the odd layer bit line selection switch element 58 are commonly connected to a common contact (GBLI).
  • the gate of the even layer bit line selection switch element 57 is connected to the even layer bit line selection signal line
  • the gate of the odd layer bit line selection switch element 58 is connected to the odd layer bit line selection signal line.
  • the common contact GBLI is connected to one of the drain and the source of the N-type current limiting element 90 configured by an NMOS transistor, and the common contact GBLI is connected to the drain or the source of the P-type current limiting element 91 configured by a PMOS transistor. Connected to one of the sources.
  • the other of the drain and the source of the N-type current limiting element 90 is connected to the global bit line (GBL), and the other of the drain and the source of the P-type current limiting element 91 is also connected to the global bit line (GBL). .
  • the bidirectional current limiting circuit 920 is configured to limit each of the bidirectional currents flowing through the current.
  • a signal line connected to the node CMN is connected to the gate of the N-type current limiting element 90, and a signal line connected to the node CMP is connected to the P-type current limiting element 91.
  • the P-type current limiting element 91 is designed with a transistor channel width of Wps
  • the N-type current limiting element 90 is designed with a transistor channel width of Wns.
  • the voltage values and control methods of signals applied to the gates from the nodes CMP and CMN and the design methods of the channel widths Wps and Wns will be described in detail later.
  • An N-type current limiting element 90 and a P-type current limiting element will be described later.
  • 91 constitutes a bidirectional current limiting element.
  • FIG. 12 shows a configuration diagram when four vertical array surfaces are arranged so that the surfaces are aligned.
  • the direction in which the bit lines extend is the X direction
  • the direction in which the word lines extend is the Y direction
  • the direction in which the bit lines and the word line layers overlap is the Z direction.
  • bit line (BL) 53 extends in the X direction and is formed in a plurality of layers (five layers in FIG. 12), and a word line (WL) 52 extends in the Y direction, and each layer between the bit lines. (4 layers in FIG. 12).
  • each memory cell (MC) 51 is sandwiched between the bit line 53 and the word line 52 at the intersection of the bit line 53 and the word line 52. For simplification of the drawing, a part of the memory cell 51 and a part of the word line are not shown.
  • the memory cell array 100 includes four vertical array planes 0 to 3 arranged in the Y direction.
  • the number of memory cells on the vertical array surface and the number of vertical array surfaces arranged in the Y direction are not limited to this.
  • the even-numbered bit lines BL are connected in common by the even-numbered bit line vias 54 in FIG. 11 (BL_e0 to BL_e3), and the odd-numbered bit lines BL are shown in FIG. 11 are commonly connected by odd-numbered bit line vias 55 (BL_o0 to BL_o3).
  • bit lines GBL000 to GBL003 provided corresponding to the vertical array surfaces 0 to 3 are formed extending in the Y direction.
  • odd layer bit line selection switch elements 61 to 64 and even layer bit line selection switch elements 65 to 68 are provided for each vertical array plane 0 to 3.
  • the odd layer bit line selection switch elements 61 to 64 and the even layer bit line selection switch elements 65 to 68 are configured by NMOS transistors.
  • an odd-numbered layer bit line selection switch element in which N-type current limiting elements 90, 92, 94, 96 constituted by NMOS transistors and P-type current limiting elements 91, 93, 95, 97 constituted by PMOS transistors are related.
  • 61 to 64 and even layer bit line selection switch elements 65 to 68 and the associated global bit lines GBL000 to GBL003 are odd layer bit line selection switch elements 61 to 64 and even layer bit line selection switch elements 65 to The other drain or source diffusion layer terminal 68 is connected.
  • the gate terminals of the N-type current limiting elements 90, 92, 94, 96 are commonly connected to the control voltage node CMN, and the gate terminals of the P-type current limiting elements 91, 93, 95, 97 are commonly connected to the control voltage node CMP. Is done. Further, the voltages of the node CMN and the node CMP can be arbitrarily set according to the amount of current desired to be limited.
  • the odd-numbered bit line selection switch elements 61 to 64 are related to the vertical array plane via the related N-type current limiting elements 90, 92, 94, 96 and P-type current limiting elements 91, 93, 95, 97, respectively.
  • the electrical connection or disconnection between the global bit lines GBL000 to GBL003 and the odd-numbered bit lines BL_o0 to BL_o3 connected in common on the vertical array surface is switched according to the odd-numbered bit line selection signal BLs_o0.
  • the even-numbered bit line selection switch elements 65 to 68 are connected to the vertical array plane via the N-type current limiting elements 90, 92, 94, 96 and the P-type current limiting elements 91, 93, 95, 97, respectively.
  • the global bit lines GBL000 to GBL003 and the even-numbered bit lines BL_e0 to BL_e3 connected in common in the vertical array plane are electrically connected or disconnected according to the even-numbered bit line selection signal BLs_e0. To do. *
  • the vertical array planes 0 to 3 can be formed by the memory cells 51 formed with the same structure in the Z direction of the resistance change element 10 in any memory cell layer.
  • the even-numbered bit lines 53b and 53d and the odd-numbered bit lines 53a, 53c and 53e are commonly connected by independent vias (even-numbered layer BL via 54 and odd-numbered layer BL via 55).
  • these vias and global bit line GBL to the even-numbered layer or odd-numbered layer changeover switches 57 and 58 via the bidirectional current limiting circuit 920, a multilayer cross-point structure by a hierarchical bit line system is realized. is doing.
  • FIG. 13 is a circuit diagram showing the memory cell array 100 of FIG. 12 and its peripheral circuits.
  • a global bit line decoder / driver circuit 98 is a circuit that supplies a signal for selecting the memory cell 51 to each of the global bit lines GBL000 to GBL003, and selectively drives and controls the global bit lines GBL000 to GBL003. To do.
  • the current limit control circuit 99 is a circuit that controls the bidirectional current limit circuit 920.
  • the current limiting control circuit 99 turns on one of the pair of N-type current limiting elements 90, 92, 94, 96 and P-type current limiting elements 91, 93, 95, 97 and A control circuit for turning off, and memory cell layers (even layers) for selecting output voltages VCMN and VCMP with respect to node CMN and node CMP in various operation modes (for example, writing to and reading from a high resistance state or a low resistance state), respectively. Or the odd number layer).
  • the current limit control circuit 99 generates voltages VCMN and VCMP for limiting the amount of current with respect to the write pulse when the resistance value of the selected memory cell is changed from the high resistance state to the low resistance state. .
  • VCMN or VCMP having a sufficiently high voltage that does not limit the current amount with respect to the write pulse is generated, and the read pulse is also used in the read mode.
  • VCMN and VCMP having sufficiently high voltages that do not limit the amount of current are generated. Detailed description of various voltage settings for the selected memory cell will be given later.
  • the sub bit line selection circuit 73 is a circuit for controlling the odd layer bit line selection switch elements 61 to 64 and the even layer bit line selection switch elements 65 to 68, and the even layer bit line selection signal according to the address signals A0 to Ax.
  • BLs_e0 and odd layer bit line selection signal BLs_o0 are output.
  • the word line decoder / driver circuit 74 is a circuit that supplies a signal for selecting the memory cell 51 to each word line WL00000 to WL00331, and selectively drives and controls each word line WL00000 to WL00331.
  • FIG. 14 is a circuit diagram showing a main part of the cross-point variable resistance nonvolatile memory device according to this reference example.
  • a memory cell array 200 is configured by arranging a plurality of memory cell arrays 100 (corresponding to each vertical array plane) shown in FIG. The In the example of FIG. 14, (n + 1) ⁇ 16 memory cell arrays 100 are arranged.
  • the word line decoder / driver circuit 74 selectively drives and controls each of the word lines WL00000 to WL15331.
  • the global bit line decoder / driver circuit 98 selectively drives and controls the global bit lines GBL000 to GBL153.
  • the current limit control circuit 99 individually generates voltages VCMNn and VCMPn (n is 0 to 15) for controlling the bidirectional current limit circuit 920 according to the operation mode.
  • the sub bit line selection circuit 73 responds to the address signals A0 to Ax in accordance with the odd layer bit line selection switch elements (in FIG. 12, the odd layer bit line selection switch elements 61 to 61) belonging to any selected vertical array plane. 64) or even layer bit line selection switch elements (even layer bit line selection switch elements 65 to 68 in FIG. 12) are turned on to make even layer bit line selection signals BLs_e0 to BLs_en and odd layers to each memory cell array 100.
  • the bit line selection signals BLs_o0 to BLs_on are controlled.
  • FIG. 15 is a circuit diagram showing the overall configuration of the cross-point variable resistance nonvolatile memory device 400 in this reference example.
  • the main part 300 corresponds to the configuration shown in FIG.
  • an address input circuit 110 temporarily latches an external address signal during a high resistance write cycle, a low resistance write cycle, or a read cycle, and the latched address signal is sub-bit line selection circuit 73, Output to global bit line decoder / driver circuit 98, word line decoder / driver circuit 74, and current limit control circuit 99.
  • the control circuit 109 receives a plurality of input signals (control signals), and outputs a signal indicating a high resistance write cycle, a low resistance write cycle, a read cycle, and a standby state to the sub bit line selection circuit 73, the global bit.
  • the line decoder / driver circuit 98, the word line decoder / driver circuit 74, the current limit control circuit 99, the write circuit 105, the read circuit 106, and the data input / output circuit 107 are output as corresponding signals.
  • the control circuit 109 writes a trigger signal for generating a high-resistance write pulse, a low-resistance write pulse, and a read pulse in the high-resistance write cycle, the low-resistance write cycle, and the read cycle, respectively. Output to the pulse generation circuit 108.
  • the write pulse generation circuit 108 applies pulses to an arbitrary period tp (tp_E, tp_P) in each high resistance write, low resistance write, or read time in the high resistance write cycle, the low resistance write cycle, and the read cycle. , Tp_R) and output to the global bit line decoder / driver circuit 98 and the word line decoder / driver circuit 74.
  • the data input / output circuit 107 is a block for exchanging data with the outside.
  • the data Din is latched by the external terminal DQ and the write data is output to the write circuit 105 until the next data comes.
  • the read data from the read circuit 106 is latched, and the read data is output to the external terminal DQ as output data DO until the next output data comes.
  • the write circuit 105 is a circuit that writes data to the memory cell selected by the global bit line decoder / driver circuit 98 and the word line decoder / driver circuit 74.
  • the write circuit 105 receives a data signal from the data input / output circuit 107 and receives a global signal. Write signals are output to bit line decoder / driver circuit 98, word line decoder / driver circuit 74, and current limit control circuit 99.
  • the read circuit 106 is a circuit that reads data from the memory cell selected by the global bit line decoder / driver circuit 98 and the word line decoder / driver circuit 74, and includes a sub bit line selection circuit 73 and a global bit line decoder / driver circuit 98. The storage data state of the selected memory cell is detected, and the result is output to the data input / output circuit 107 as a data signal.
  • the threshold values of the transistors constituting each circuit are the peripheral circuits of the memory cell array 200, that is, the sub bit line selection circuit 73, the global bit line decoder / driver circuit 98, the word line decoder / driver circuit 74, and the current limit control circuit 99.
  • the write circuit 105, the read circuit 106, the data input / output circuit 107, the write pulse generation circuit 108, the control circuit 109, and the address input circuit 110 include an NMOS transistor having a positive first threshold voltage and a negative second threshold voltage.
  • the threshold voltage of the NMOS transistor constituting the N-type current limiting elements 90, 92, 94, 96 constituting the bidirectional current limiting circuit 920 is the above-mentioned first transistor.
  • a third threshold lower than the threshold voltage of The threshold voltage of the PMOS transistor that is set to a voltage (for example, 100 mV) and constitutes the P-type current limiting elements 91, 93, 95, 97 is a fourth threshold voltage (the absolute value of which is lower than the second threshold voltage). For example, it is set to ⁇ 100 mV).
  • the odd layer bit line selection switch element and the even layer bit line selection switch element are also composed of NMOS transistors having the third threshold voltage.
  • the resistance change layers and the electrode layers of the resistance change element 10 constituting the memory cell 51 shown in FIG. 10 are always stacked in the same order regardless of the memory cell layers.
  • One of the features is that it can be manufactured.
  • the lower layer side connection and the upper layer side connection of the memory cell 51 are alternately switched between the bit line and the word line.
  • the memory cell 51 changes to a high resistance state by setting the electrode 11 on the side in contact with the second resistance change layer 12 to a voltage higher than a predetermined voltage with respect to the electrode 21, and the electrode 11 is changed to the electrode 21.
  • the voltage lower than a predetermined voltage it has a bidirectional writing characteristic that changes to a low resistance state. Therefore, the operation of the bit line and the word line is reversed between the case of selecting an odd-numbered memory cell and the case of selecting an even-numbered memory cell.
  • either the odd layer bit line selection switch element 58 or the even layer bit line selection switch element 57 is selectively controlled to be conductive, and any layer of memory cells is selected.
  • the current is limited to a predetermined value.
  • writing to the high resistance state has no current limitation, and is in the opposite direction to the low resistance writing and with a larger current than the low resistance writing. Another feature is that the resistance can be changed stably by being driven.
  • the bidirectional current limiting circuit 920 performs a current limiting operation according to the selected memory cell layer.
  • a method using the source follower characteristics of a transistor hereinafter referred to as a source
  • the current limiting operation can be performed by one of two methods, called a follower method and (2) a method using the saturation region characteristic of a transistor (hereinafter referred to as a saturation current limiting method).
  • FIGS. 16A and 16B show examples of series connection of the memory cell 51 and the current limiting NMOS transistor 190
  • FIG. 16A shows connections and applied voltages when the source follower method is used.
  • An example of the relationship is shown
  • FIG. 16B shows an example of the relationship between the connection and the applied voltage when the saturation current limiting method is used.
  • the amount of current flowing through the memory cell 51 is controlled to a predetermined value.
  • the drain terminal of the NMOS transistor 190 is connected to the node B of the voltage VPLR, and the other terminal of the memory cell 51 that is not connected to the source of the NMOS transistor 190 has a low voltage.
  • NodeA is connected.
  • the voltage VSO is applied to the node CMN connected to the gate terminal of the NMOS transistor 190.
  • Fig. 17 (a) shows the characteristic operating point diagram for this connection.
  • the solid line (MH) indicates the voltage / current characteristics of the memory cell 51 in the high resistance state
  • the solid line (ML) indicates the voltage / current characteristics of the memory cell 51 in the low resistance state
  • the broken line (T) Represents a load characteristic of the NMOS transistor 190 when the voltage VSO is applied to the gate terminal of the NMOS transistor 190. Since the NMOS transistor 190 operates as a source follower, the characteristic line (T) shifts left and right on the voltage axis according to the gate voltage value.
  • the operating point with the NMOS transistor 190 is the intersection point H (NodeM at (a) in FIG. 16) due to the voltage / current characteristics (MH) in the high resistance state.
  • the voltage changes to the low resistance state after that the memory cell 51 transitions to the low resistance state, so that its voltage / current characteristics are (ML), and the NMOS transistor 190
  • the operating point transitions to the intersection L (the voltage at NodeM is the voltage VLR at point L).
  • the resistance value of the low resistance state of the memory cell 51 is determined by the current ILR when the voltage applied to the memory cell 51 becomes VLR.
  • the transistor characteristic (T) shifts to the high voltage side, so that the operating point L is shifted to the high current side and set to a lower resistance value, and the gate voltage VSO is decreased. Since the transistor characteristic (T) shifts to the low voltage side, the operating point L shifts to the low current side and is set to a higher resistance value.
  • the source terminal of the NMOS transistor 190 is connected to the low voltage (for example, 0 V) NodeA, and the other side of the memory cell 51 that is not connected to the drain of the NMOS transistor 190.
  • the node B of the high voltage VPLR is connected to this terminal.
  • the voltage VHO is applied to the node CMN connected to the gate terminal of the NMOS transistor 190.
  • Fig. 17 (b) shows the characteristic operation point diagram for this connection.
  • the solid line (MH) indicates the characteristics of the memory cell 51 in the high resistance state
  • the solid line (ML) indicates the characteristics of the memory cell 51 in the low resistance state
  • the broken line (T) indicates the voltage VHO at the gate terminal.
  • the characteristic of the NMOS transistor 190 when applying is expressed. Since the NMOS transistor 190 operates with a saturation characteristic, the saturation region characteristic line of the characteristic line (T) shifts up and down on the current axis in accordance with the gate voltage value.
  • the operating point with the NMOS transistor 190 is the intersection H (the voltage at NodeM is the point H from VPLR, based on the voltage / current characteristics (MH) of the high resistance state. After that, when the memory cell 51 changes to the low resistance state, its voltage / current characteristic becomes (ML), and the operation with the NMOS transistor 190 is performed. The point transitions to the intersection L of the saturation region (the voltage at NodeM is VPLR-VLR). The resistance value of the low resistance state of the memory cell 51 is determined by the current ILR when the voltage applied to the memory cell 51 becomes VLR.
  • the saturation region characteristic line of the transistor characteristics (T) is shifted to the high current side, so that the operating point L is shifted to the high current side and set to a lower resistance value.
  • the saturation region characteristic line of the transistor characteristic (T) shifts to the low current side, so that the operating point L shifts to the low current side and is set to a higher resistance value.
  • the resistance value of the low resistance state of the memory cell 51 can be controlled by two types of current limiting methods.
  • Table 1 below shows set voltages of main signals in the basic configuration schematic diagram shown in FIG. 11 corresponding to the operations of the memory cells M1 to M4 in each layer in the source follower system.
  • (ON: SF) means “a state in which the current limiting element is in an ON state and the source follower current limitation is working”.
  • (ON) and (OFF) mean that the respective bit line selection switch elements and current limiting elements are “ON” and “OFF”.
  • FIG. 18A is a cross-sectional configuration diagram of FIG. FIG. 5 is an equivalent circuit diagram showing an element connection configuration from the global bit line 56 to the word line 52a for explaining a write operation to be performed.
  • 51 is a selected memory cell M1 arranged in the (4n + 1) -th layer (M2 is indicated by a broken-line square), 58 is an odd-numbered bit line selection switch element composed of NMOS transistors, and 90 is an NMOS transistor.
  • An N-type current limiting element configured 91 corresponds to a P-type current limiting element configured with a PMOS transistor.
  • the N-type current limiting element 90 and the P-type current limiting element 91 constitute a bidirectional current limiting circuit 920 with a parallel connection in which the source terminals and the drain terminals are connected to each other.
  • the global bit line 56 is connected to the global bit line 56 so that current flows in the direction of the global bit line 56 ⁇ bidirectional current limiting circuit 920 ⁇ odd layer bit line selection switch element 58 ⁇ bit line 53a ⁇ selected memory cell 51 ⁇ word line 52a.
  • a voltage VLR1 equal to or higher than the voltage VLR necessary for reducing the resistance is applied with the word line 52a as a reference.
  • the sub bit line selection circuit 73 applies an odd layer bit line selection signal voltage Vpp to the gate terminal of the odd layer bit line selection switch element 58 to turn it on.
  • the even layer bit line selection switch element 57 is turned off by applying the even layer bit line selection signal voltage 0 V to the gate terminal of the layer bit line selection switch element 57 (the even layer bit line selection switch element 57 is indicated by a broken line).
  • the voltage Vpp is a voltage that is sufficiently higher than the threshold voltage of the odd-numbered bit line selection switch element 58 and boosted to be equal to or higher than the power supply voltage Vcc.
  • the current limit control circuit 99 applies a voltage Vpof of Vcc or higher to the node CMP connected to the gate terminal of the P-type current limit element 91 to turn off the P-type current limit element 91 (P-type current limit).
  • the limiting element 91 is indicated by a broken line), and VCMN is applied to the node CMN connected to the gate terminal of the N-type current limiting element 90 to turn on the N-type current limiting element 90.
  • the word line decoder / driver circuit 74 applies a reference voltage (0 V in this case) to the word line 52 a connected to the selected memory cell 51, and the global bit line decoder / driver circuit 98 applies the selected memory cell 51 to the global bit line 56.
  • a voltage VLR1 is applied so that the voltage applied to both ends of the memory cell becomes equal to or higher than the voltage VLR necessary for reducing the resistance, and a current flows in the direction in which the selected memory cell 51 decreases in resistance.
  • the current limit control circuit 99 has a voltage at the node CMN connected to the gate terminal of the N-type current limit element 90 such that the current flowing through the N-type current limit element 90 becomes a predetermined limited current value ILR1. Apply VCMN.
  • the source of the N-type current limiting element 90 formed of an NMOS transistor is on the contact side with the odd-numbered bit line selection switch element 58, so that the voltage applied between both terminals of the selected memory cell 51 is N
  • a characteristic that the N-type current limiting element 90 can function as a constant current source by a so-called source-follower method is used, which is limited to a voltage VLR that is lowered from the gate voltage VCMN of the type-type current limiting element 90 by a threshold voltage Vt including a substrate bias effect. is doing.
  • the selected memory cell 51 allows a current limited to a predetermined current value to flow from the bit line 53a to the word line 52a.
  • the memory cell 51 can be set to a predetermined low resistance value. That is, when the resistance of the (4n + 1) -th layer memory cell M1 is lowered by the above control, the current limit is applied by the source follower method, and the memory cell M1 is shifted to a low resistance state having a desired resistance value. Can do.
  • FIG. 18B is a cross-sectional configuration diagram of FIG.
  • FIG. 5 is an equivalent circuit diagram showing an element connection configuration from the global bit line 56 to the word line 52a for explaining a write operation to be performed.
  • the configuration is the same as in FIG. 18A, but a voltage is applied so that the word line 52a is higher than the global bit line 56, and current is set to flow from the word line 52a to the bit line 53a.
  • writing in the high resistance state to the memory cell M1 is turned on by applying the odd layer bit line selection signal voltage Vpp to the gate terminal of the odd layer bit line selection switch element 58.
  • the even layer bit line selection switch element 57 is turned off by applying an even layer bit line selection signal voltage 0 V to the gate terminal of the even layer bit line selection switch element 57 (the even layer bit line selection switch element 57 is turned off). (Displayed with a broken line).
  • the current limit control circuit 99 also applies a voltage Vpof of Vcc or higher to the node CMP connected to the gate terminal of the P-type current limit element 91 to turn off the P-type current limit element 91 (P-type current limiter 91).
  • the limiting element 91 is indicated by a broken line), and VCMN is applied to the node CMN connected to the gate terminal of the N-type current limiting element 90 to turn on the N-type current limiting element 90.
  • the global bit line decoder / driver circuit 98 applies a reference voltage (0 V in this case) to the global bit line 56, and the word line decoder / driver circuit 74 applies a voltage across the selected memory cell 51 to the word line 52a.
  • a voltage VHR1 that is equal to or higher than the voltage VHR necessary for increasing the resistance of the cell 51 is applied, and a current is passed in the direction in which the selected memory cell 51 increases in resistance.
  • the current limit control circuit 99 applies the same voltage VCMN to the node CMN connected to the gate terminal of the N-type current limit element 90 as in the write to the low resistance state, so that the N-type current limit element 90 is turned on.
  • the source of the N-type current limiting element 90 formed of an NMOS transistor is on the contact side with the global bit line 56 set to 0V. Therefore, the substrate bias effect of the N-type current limiting element 90 is small, and the gate voltage VCMN is sufficiently higher than the threshold voltage Vt of the NMOS transistor, so that the resistance is higher than the limiting current value ILR1 when the resistance is reduced. It can act as a bit line selection switch element having a current capability of the activation current IHR1 (current limitation is not functioning).
  • the gate voltage VCMN of the N-type current limiting element 90 is set to the same value as when the resistance is lowered, and a voltage necessary for increasing the resistance of the selected memory cell 51 is applied from the selected word line 52a.
  • a larger current can be flowed than in writing in the low resistance state, and high resistance writing can be reliably performed on the selected memory cell 51. That is, when the resistance of the (4n + 1) -th layer memory cell M1 is increased by the above control, a larger current can be supplied to the memory cell M1 than when the resistance is decreased, and the memory cell M1 is reliably increased in resistance. It is possible to transition to a state.
  • FIG. 18C is a cross-sectional configuration diagram of FIG. FIG. 5 is an equivalent circuit diagram showing an element connection configuration from the global bit line 56 to the word line 52a for explaining a write operation to be performed.
  • 51 is a selected memory cell M2 (M1 is indicated by a broken-line square) arranged in the (4n + 2) layer, 57 is an even-numbered bit line selection switch element constituted by NMOS transistors, and 90 is an NMOS transistor.
  • An N-type current limiting element configured 91 corresponds to a P-type current limiting element configured with a PMOS transistor.
  • the N-type current limiting element 90 and the P-type current limiting element 91 constitute a bidirectional current limiting circuit 920 with a parallel connection in which the source terminals and the drain terminals are connected to each other.
  • the word line 52a ⁇ the selected memory cell 51 ⁇ the bit line 53b ⁇ the even-numbered bit line selection switch element 57 ⁇ the bidirectional current limit circuit 920 ⁇ the global bit line 56 has a current flowing in the direction of the global bit line 56.
  • a high voltage is applied with the bit line 56 as a reference.
  • the sub bit line selection circuit 73 applies the even layer bit line selection signal voltage Vpp to the gate terminal of the even layer bit line selection switch element 57 and turns it on in the low resistance state writing to the selected memory cell M2.
  • the odd layer bit line selection switch element 58 is turned off by applying an odd layer bit line selection signal voltage 0 V to the gate terminal of the odd layer bit line selection switch element 58 (the odd layer bit line selection switch element 58 is indicated by a broken line). ).
  • the current limit control circuit 99 applies 0 V to the node CMN connected to the gate terminal of the N-type current limit element 90 to turn off the N-type current limit element 90 (the N-type current limit element 90 is indicated by a broken line).
  • the voltage VCMP is applied to the node CMP connected to the gate terminal of the P-type current limiting element 91 to turn on the P-type current limiting element 91.
  • the voltage applied to both ends of the selected memory cell 51 on the word line 52a connected to the selected memory cell 51 becomes equal to or higher than the voltage VLR necessary for reducing the resistance of the selected memory cell 51.
  • the global bit line decoder / driver circuit 98 applies a reference voltage (0 V in this case) to the global bit line 56, and causes a current to flow in a direction in which the selected memory cell 51 has a low resistance.
  • the current limit control circuit 99 has a voltage at the node CMP connected to the gate terminal of the P-type current limit element 91 such that the current flowing through the P-type current limit element 91 becomes a predetermined limited current value ILR2. Apply VCMP.
  • the selected memory cell 51 causes a current limited to a predetermined current value to flow in the direction from the word line 52a to the bit line 53b.
  • the cell 51 can be set to a predetermined low resistance state. That is, when the resistance of the (4n + 2) -th layer memory cell M2 is lowered by the above control, current limiting is performed by the source follower method, and the memory cell M2 is shifted to a low resistance state having a desired resistance value. Can do.
  • the gate voltage VCMN, VCMP, or N is set so that the predetermined limited current value ILR2 is the same as the predetermined current ILR1 at the time of writing the low resistance state in the memory cell of the (4n + 1) -th layer described in (A).
  • the transistor sizes of the type current limiting element 90 and the P type current limiting element 91 are adjusted and set.
  • FIG. 18D is a cross-sectional configuration diagram of FIG. FIG. 5 is an equivalent circuit diagram showing an element connection configuration from the global bit line 56 to the word line 52a for explaining a write operation to be performed.
  • the configuration is the same as in FIG. 18C, but a voltage is applied so that the global bit line 56 is higher than the word line 52a, and a current is set to flow from the bit line 53b to the word line 52a.
  • the high resistance state writing to the memory cell M2 is turned on by applying the even layer bit line selection signal voltage Vpp to the gate terminal of the even layer bit line selection switch element 57.
  • the odd layer bit line selection switch element 58 is turned off by applying an odd layer bit line selection signal voltage 0 V to the gate terminal of the odd layer bit line selection switch element 58 (the odd layer bit line selection switch element 58 is indicated by a broken line). Display).
  • the current limit control circuit 99 applies 0 V to the node CMN connected to the gate terminal of the N-type current limit element 90 to turn off the N-type current limit element 90 (the N-type current limit element 90 is indicated by a broken line).
  • the voltage VCMP is applied to the node CMP connected to the gate terminal of the P-type current limiting element 91 to turn on the P-type current limiting element 91.
  • the word line decoder / driver circuit 74 applies a reference voltage (0 V in this case) to the word line 52a, and the global bit line decoder / driver circuit 98 selects the voltage applied to both ends of the selected memory cell 51 on the global bit line 56.
  • a voltage VHR2 that is equal to or higher than the voltage VHR necessary for increasing the resistance of the memory cell 51 is applied, and a current is passed in the direction of increasing the resistance.
  • the current limit control circuit 99 applies the same voltage VCMP to the node CMP connected to the gate terminal of the P-type current limit element 91 when writing to the low resistance state, and the P-type current limit element 91 Turn on the.
  • the source of the P-type current limiting element 91 formed of a PMOS transistor is on the contact side with the global bit line 56 set to VHR2. Therefore, the substrate bias effect of the P-type current limiting element 91 is small, and the gate voltage VCMP is sufficiently lower than the threshold voltage Vt of the PMOS transistor, so that the resistance is higher than the limiting current value ILR2 when the resistance is reduced. It can act as a bit line selection switch element having a current capability of the activation current IHR2.
  • the gate voltage VCMP of the P-type current limiting element 91 is set to the same value as when the resistance is lowered, and a voltage necessary for increasing the resistance of the selected memory cell 51 is applied from the global bit line 56.
  • a larger current can be flowed than in writing to the low resistance state, and high resistance writing can be reliably performed on the selected memory cell 51. That is, when the resistance of the (4n + 2) -th layer memory cell M2 is increased by the above control, a larger current can be supplied to the memory cell M2 than when the resistance is decreased, and the memory cell M2 is reliably increased. Transition to the resistance state is possible.
  • FIG. 18E is a cross-sectional configuration diagram of FIG. FIG. 6 is an equivalent circuit diagram showing an element connection configuration from a global bit line 56 to a word line 52b for explaining a write operation to be performed.
  • bit line selection switch element for selecting the arrangement layer of the memory cell 51, the word line, the bit line and the odd layer / even layer bit line related thereto is provided. Although different, other parts are the same. Therefore, the description of this operation is described only for the difference from FIG. 18A.
  • 51 is a selected memory cell M3, 57 arranged in the (4n + 3) layer, an even-numbered bit line selection switch element composed of an NMOS transistor, 90 is an N-type current limiting element composed of an NMOS transistor, Reference numeral 91 corresponds to a P-type current limiting element constituted by a PMOS transistor.
  • the N-type current limiting element 90 and the P-type current limiting element 91 constitute a bidirectional current limiting circuit 920 with a parallel connection in which the source terminals and the drain terminals are connected to each other.
  • the global bit line 56 is connected to the global bit line 56 so that current flows in the direction of the global bit line 56 ⁇ the bidirectional current limiting circuit 920 ⁇ the even layer bit line selection switch element 57 ⁇ the bit line 53b ⁇ the selected memory cell 51 ⁇ the word line 52b.
  • a high voltage is applied with reference to the word line 52b.
  • the sub bit line selection circuit 73 applies the even layer bit line selection signal voltage Vpp to the gate terminal of the even layer bit line selection switch element 57 and turns it on in the low resistance state writing to the memory cell M3.
  • the odd layer bit line selection switch element 58 is turned off by applying an odd layer bit line selection signal voltage 0 V to the gate terminal of the odd layer bit line selection switch element 58 (the odd layer bit line selection switch element 58 is indicated by a broken line). display).
  • the voltage Vpp is a voltage that is sufficiently higher than the threshold voltage of the even layer bit line selection switch element 57 and boosted to the same level or higher than the power supply voltage Vcc.
  • the operation conditions of the bidirectional current limiting circuit 920, the global bit line 56, and the word line 52b are the same as those described in the above (A) (the word line 52b has the same operation as the word line 52a), and the description thereof is omitted. To do.
  • FIG. 18F is a cross-sectional configuration diagram of FIG. FIG. 6 is an equivalent circuit diagram showing an element connection configuration from a global bit line 56 to a word line 52b for explaining a write operation to be performed.
  • FIG. 18F shows the equivalent circuit diagram shown in FIG. 18B, in which the bit line selection switch element for selecting the arrangement layer of the memory cell 51, the word line, the bit line and the odd layer / even layer bit line related thereto is shown. Although different, other parts are the same. Therefore, the description of this operation is described only for the difference from FIG. 18B.
  • the configuration is the same as in FIG. 18E, but a high voltage is applied to the word line 52b with reference to the global bit line 56, and current is set to flow from the word line 52b to the bit line 53b.
  • the high resistance state writing to the memory cell M3 is turned on by applying the even layer bit line selection signal voltage Vpp to the gate terminal of the even layer bit line selection switch element 57.
  • the odd layer bit line selection switch element 58 is turned off by applying an odd layer bit line selection signal voltage 0 V to the gate terminal of the odd layer bit line selection switch element 58 (the odd layer bit line selection switch element 58 is indicated by a broken line). display).
  • the operation conditions of the bidirectional current limiting circuit 920, the global bit line 56, and the word line 52b are the same as those described in the above (B) (the word line 52b operates the same as the word line 52a), and the description thereof is omitted. To do.
  • FIG. 18G shows the memory cell M4 in (4n + 4) layer in the low resistance state in the cross-sectional configuration diagram of FIG.
  • FIG. 6 is an equivalent circuit diagram showing an element connection configuration from a global bit line 56 to a word line 52b for explaining a write operation to be performed.
  • FIG. 18G is different from the equivalent circuit diagram shown in FIG. 18C in that the bit line selection switch element for selecting the arrangement layer of the memory cell 51, the word line, the bit line and the odd layer / even layer bit line related thereto is shown. Although different, other parts are the same. Therefore, the description of this operation is described only for the difference from FIG. 18C.
  • reference numeral 51 denotes a selected memory cell M4, 58 arranged in the (4n + 4) layer, odd-numbered bit line selection switch elements constituted by NMOS transistors, and 90 an N-type current limiting element constituted by NMOS transistors
  • Reference numeral 91 corresponds to a P-type current limiting element constituted by a PMOS transistor.
  • the N-type current limiting element 90 and the P-type current limiting element 91 constitute a bidirectional current limiting circuit 920 with a parallel connection in which the source terminals and the drain terminals are connected to each other.
  • the word line 52b ⁇ the selected memory cell 51 ⁇ the bit line 53c ⁇ the odd-numbered bit line selection switch element 58 ⁇ the bidirectional current limiting circuit 920 ⁇ the global bit line 56 has a current flowing in the direction of the global bit line 56.
  • a high voltage is applied with the bit line 56 as a reference.
  • the sub bit line selection circuit 73 applies the odd layer bit line selection signal voltage Vpp to the gate terminal of the odd layer bit line selection switch element 58 and turns it on in the low resistance state writing to the memory cell M4.
  • the even layer bit line selection switch element 57 is turned off by applying an even layer bit line selection signal voltage 0 V to the gate terminal of the even layer bit line selection switch element 57 (the even layer bit line selection switch element 57 is indicated by a broken line). display).
  • the operating conditions of the bidirectional current limiting circuit 920, the global bit line 56, and the word line 52b are the same as those described in the above (C) (the word line 52b operates the same as the word line 52a), and thus the description thereof is omitted. To do.
  • the current limit by the source follower system can be activated to shift the memory cell M4 to a low resistance state with a desired resistance value.
  • FIG. 18H is a cross-sectional configuration diagram of FIG. FIG. 6 is an equivalent circuit diagram showing an element connection configuration from a global bit line 56 to a word line 52b for explaining a write operation to be performed.
  • FIG. 18H is different from the equivalent circuit diagram shown in FIG. 18D in that the bit line selection switch element for selecting the arrangement layer of the memory cell 51, the word line, the bit line and the odd layer / even layer bit line related thereto is shown. Although different, other parts are the same. Therefore, the description of this operation will be described only for the difference from FIG. 18D.
  • the configuration is the same as in FIG. 18G, but a high voltage is applied to the global bit line 56 with reference to the word line 52b, and current is set to flow from the bit line 53c to the word line 52b.
  • writing in the high resistance state to the memory cell M2 is turned on by applying the odd layer bit line selection signal voltage Vpp to the gate terminal of the odd layer bit line selection switch element 58.
  • the even layer bit line selection switch element 57 is turned off by applying an even layer bit line selection signal voltage 0 V to the gate terminal of the even layer bit line selection switch element 57 (the even layer bit line selection switch element 57 is indicated by a broken line). display).
  • the operating conditions of the bidirectional current limiting circuit 920, the global bit line 56, and the word line 52b are the same as those described in the above (D) (the word line 52b has the same operation as the word line 52a), and the description thereof is omitted. To do.
  • writing to the low resistance state or the high resistance state is performed by applying the above-described voltage to the selected word line and the selected global bit line for a predetermined time (for example, pulse driving of about 50 ns).
  • non-selected bit line other than the selected bit line and the non-selected word line other than the selected word line may be set to a high impedance state, or a voltage at which a diode constituting the non-selected memory cell is turned off. It is good also as a structure which applies.
  • the current limit control circuit 99 turns on one of the N-type current limit element 90 and the P-type current limit element 91 and The gate voltages of the N-type current limiting element 90 and the P-type current limiting element 91 are controlled such that the N-type current limiting element 90 and the P-type current limiting element 91 are turned on.
  • the memory cell of the layer is selected, one of the P-type current limiting element 91 and the N-type current limiting element 90 is turned on, and the other is turned off, which is opposite to the case where the odd-numbered memory cell is selected.
  • the gate voltages of the P-type current limiting element 91 and the N-type current limiting element 90 are controlled (in the above description, a case where the P-type current limiting element 91 is turned on is disclosed).
  • the current limit control circuit 99 is in a low resistance state that flows between the selected global bit line and the selected word line in accordance with whether the write target is an odd layer memory cell or an even layer memory cell.
  • a write current (having a direction of flowing from the first variable resistance layer toward the second variable resistance layer) via the NMOS transistor constituting the N-type current limiting element 90, and the P-type current limiting element
  • the PMOS transistor constituting the transistor 91 is interposed, by turning on only one of the N-type current limiting element 90 and the P-type current limiting element 91 which produces a larger substrate bias effect, the memory cell is reduced. Write to the resistance state.
  • the current limit control circuit 99 applies a low resistance state write to the memory cell by applying the voltage of the selected global bit line higher than the voltage of the selected word line (in the above description, the odd layer)
  • the memory cell is selected and the second variable resistance layer of the variable resistance element constituting the memory cell is formed on the upper surface of the first variable resistance layer).
  • the low-resistance state is written to the memory cell by applying the voltage of the selected global bit line lower than the voltage of the selected word line (in the above description, An example is disclosed in which even-numbered memory cells are selected, and the second variable resistance layer of the variable resistance element constituting the memory cell is formed on the top surface of the first variable resistance layer).
  • the method for adjusting the current value to be limited is as follows.
  • a P-type current limiting element 91 and an N-type current limiting element 90 which are current limiting elements capable of applying a current limit to a current directed to lower the resistance of the memory cell.
  • the limited current value flowing through one of the two is made equal. By so doing, it is possible to suppress variations in resistance values between even-numbered memory cells and odd-numbered memory cells.
  • the current limit control circuit 99 applies the same voltage to the N-type current limiter 90 or the P-type current limit when writing to the write target memory cell in the high resistance state and in the low resistance state. This is supplied to the gate terminal of the element 91. That is, in the above reference example, the current limit control circuit 99 applies the first voltage (VCMP in the above reference example) to the gate terminal of the P-type current limit element 91 when the even-numbered memory cell is selected. (At this time, 0 V is applied to the gate terminal of the N-type current limiting element 90 to turn off the N-type current limiting element 90.) When an odd-numbered memory cell is selected, the gate of the N-type current limiting element 90 is selected. A second voltage (VCMN in the above reference example) is applied to both terminals (at this time, Vpof is applied to the gate terminal of the P-type current limiting element 91 to turn off the P-type current limiting element 91).
  • VCMN in the above reference example
  • the current limit control circuit 99 sets the voltage applied to both ends of the memory cell when writing the low resistance state to the memory cell as VLR, and sets the threshold voltage of the NMOS transistor constituting the N-type current limit element 90.
  • Vtn When Vtn is applied, a voltage equal to or higher than Vtn + VLR is applied to the gate terminal of the N-type current limiting element 90 to turn on the N-type current limiting element 90, while a voltage of 0 V is applied to the gate terminal of the P-type current limiting element 91. Is applied (the current limiting amount when the low resistance state is written is adjusted by the selected word line voltage VLR2) to turn on the P-type current limiting element 91.
  • the use of the source follower characteristics of the transistors constituting the bidirectional current limiting circuit 920 as a means for performing current limitation in writing to the low resistance state depends on whether the selected memory cell is an odd layer or an even number.
  • the purpose is to selectively switch the NMOS transistor and the PMOS transistor constituting the bidirectional current limiting circuit 920 according to the layer.
  • the necessary conditions for writing to the selected memory cell are organized.
  • the method of the reference example 1 is a PMOS transistor and an NMOS transistor that constitute the bidirectional current limiting circuit 920 on the side where the current limiting function works at the time of low resistance writing for writing to a predetermined memory cell layer.
  • a gate voltage that turns on one of the current limiting elements is applied to each transistor.
  • FIG. 6 is an Ids-Vds characteristic diagram of an N-type current limiting element 90 and a P-type current limiting element 91.
  • the broken line indicates the characteristics of the N-type current limiting element 90
  • the solid line indicates the characteristics of the P-type current limiting element 91.
  • FIG. 19 (a) and FIG. 20 (a) show the low resistance write state of the odd-numbered memory cell
  • FIGS. 19B and 20B show a high resistance write state of the odd-numbered memory cell
  • FIGS. 19C and 20C show a low resistance of the even-numbered memory cell
  • FIG. 19D and FIG. 20D show the high resistance write state of the even-numbered memory cell.
  • the structure of the variable resistance element is based on the premise that the second variable resistance layer 12 is formed on the first variable resistance layer 13 as shown in FIG.
  • the necessary conditions for writing to the odd layer memory cells are listed. Note that the gate voltages of the P-type current limiting element 91 and the N-type current limiting element 90 are based on the premise that the same voltage is applied when the resistance is reduced and the resistance is increased, respectively.
  • Condition 1 In the low resistance write, the voltage state is set such that the global bit line GBL is higher than the word line, and the current flows from the bit line 53a to the memory cell 51 side (first resistance change element first A current flows in the direction in which a current flows from the resistance change layer 13 to the second resistance change layer 12 (see FIG. 18A) ((a) of FIG. 19).
  • the same VCMN is applied to the gates of the transistors constituting the bidirectional current limiting circuit 920, the substrate bias effect is increased by raising the source potential, and the N-type current limiting element in which the threshold voltage Vt of the transistor is increased. 90 turns on. By doing so, the N-type current limiting element 90 operates in a source follower system and a current limiting state is realized (the low resistance write current is limited to ILR1 at point L in FIG. 20A).
  • Condition 2 Low-resistance writing and high-resistance writing (the word line is set to a high voltage state with respect to the global bit line GBL, and the current flows from the memory cell 51 side to the bit line 53a (second resistance change element second In any state of the current flowing in the direction in which the current flows from the variable resistance layer 12 to the first variable resistance layer 13 (see FIG. 18B), the P-type current limiting element 91 is turned off in the gate voltage VCMN. Is applied (see FIGS. 19A and 19B). The low resistance writing and the high resistance writing operation are performed only through the N-type current limiting element 90.
  • the substrate bias effect of the N-type current limiting element 90 is smaller than that in the low-resistance writing. Therefore, more current drive is possible (point H in FIG. 20B (high resistance write current IHR1> ILR1)).
  • Condition 3 In the low resistance writing, the voltage state is set such that the word line is higher than the global bit line GBL, and the current flows from the memory cell 51 side to the bit line 53b (first resistance change element first The current flows in the direction in which the current flows from the resistance change layer 13 to the second resistance change layer 12 (see FIG. 18C).
  • the same VCMP is applied to the gates of the transistors constituting the bidirectional current limiting circuit 920, and the source potential is lowered to increase the substrate bias effect and increase the threshold voltage Vt of the transistor.
  • the element 91 is turned on ((c) in FIG. 19). In this way, the operation in the current limit state in the source follower system is realized (the L point (low resistance write current in FIG. 20 (c)). Is limited to ILR2)).
  • Condition 4 Low-resistance writing and high-resistance writing (the voltage state is set such that the global bit line GBL is higher than the word line, and the current flows from the bit line 53b to the memory cell 51 side (resistance change element).
  • the N-type current limiting element 90 is in the OFF state in any state of the current flowing in the direction in which the current flows from the second variable resistance layer 12 to the first variable resistance layer 13 (see FIG. 18D).
  • the substrate bias effect of the P-type current limiting element 91 is smaller than that of the low-resistance writing. Therefore, more current drive is possible (point H in FIG. 20D (high-resistance write current IHR2> ILR2)).
  • Condition 5 The gate voltage, the write voltage, and the transistor size are adjusted so that the source follower current ILR1 of the N-type current limiting element 90 in Condition 1 is equal to the source follower current ILR2 of the P-type current limiting element 91 in Condition 3. To.
  • FIG. 19A shows the voltage state of the bidirectional current limiting circuit 920 when writing to the odd-numbered memory cell with low resistance.
  • the selected word line 52a (see FIG. 18A) is 0V
  • the node CMN connected to the gate terminal of the N-type current limiting element 90 is the current limiting voltage VCMN
  • the node CMP is connected to the gate terminal of the P-type current limiting element 91. Also, Vpof is applied.
  • the voltage VLR1 is applied to the global bit line GBL, the low resistance current ILR1 flows through the memory cell, and the voltage between the memory cell terminals (that is, the voltage between the selected word line and the intermediate node GBLI) is reduced to the low resistance voltage VLR. Therefore, the voltage of the intermediate node GBLI is approximately VLR. That is, the source of the N-type current limiting element 90 is VLR on the intermediate node GBLI side, the voltage is VLR, the drain of the N-type current limiting element 90 is on the global bit line GBL side, and the voltage is VLR1.
  • the threshold voltage of the NMOS transistor is higher than the threshold voltage Vtn when the normal source voltage is 0 V because the source voltage is increased, and becomes Vtn ′ (> Vtn).
  • Imax ⁇ n / 2 ⁇ (Vgs ⁇ Vt) 2
  • ILR1 ⁇ n / 2 ⁇ (VCMN ⁇ VLR ⁇ Vtn ′) 2 (2)
  • ⁇ n W / L ⁇ ⁇ n ⁇ Cox.
  • W is the channel width of the N-type current limiting element 90
  • L is the channel length of the N-type current limiting element 90
  • ⁇ n is the electron mobility
  • Cox is the oxide film capacitance per unit area.
  • condition 2 Under the operating condition of condition 1 (FIG. 19A), the source terminal of the P-type current limiting element 91 corresponds to the global bit line GBL side that is at a higher voltage.
  • the conditions for turning off the P-type current limiting element 91 are: VCMN ⁇ VLR1-
  • the direction of the applied voltage is reversed from that in the condition 1, so that the relationship between the source and drain of the N-type current limiting element 90 is switched, and the N-type current limiting element 90 Operates in a direction in which the substrate bias effect is reduced, and becomes a normal threshold voltage Vtn ( ⁇ Vtn ′).
  • the N-type current limiting element 90 is turned on when VCMN> Vtn, and the current flowing through the N-type current limiting element 90 depends on the high resistance write voltage VHR1 applied to the word line 52a (this When the global bit line GBL is 0 V as shown in FIG. 19B, the N-type current limiting element 90 can flow up to the current in the saturation region (see FIG. 20B).
  • ILR1 can be satisfied by appropriately adjusting the high resistance write voltage VHR1.
  • condition 3 Although it is the same as Condition 1, since the direction of the voltage is reversed, the P-type current limiting element 91 is made to operate in the source follower system instead of the N-type current limiting element 90.
  • FIG. 19 shows the voltage state of the bidirectional current limiting circuit 920 when performing resistance-reduced writing to the even layer memory cells.
  • the selected word line 52a (see FIG. 18C) is connected to VLR2 and the node CMP connected to the gate terminal of the P-type current limiting element 91 is connected to the gate terminal of the N-type current limiting element 90 as a current limiting voltage VCMP.
  • VCMP current limiting voltage
  • the low resistance current ILR2 flows through the memory cell, and the voltage between the memory cell terminals (that is, the voltage between the selected word line and the intermediate node GBLI) is the low resistance voltage VLR. Therefore, the voltage of the intermediate node GBLI is approximately VLR2-VLR. That is, the source of the P-type current limiting element 91 is the intermediate node GBLI side, the voltage is 'VLR2-VLR', the drain is the global bit line GBL side, and the voltage is 0V.
  • the threshold voltage of the PMOS transistor since the threshold voltage of the PMOS transistor is in a state where the source voltage is lowered, it is higher than the normal threshold voltage magnitude
  • ⁇ p W / L ⁇ ⁇ p ⁇ Cox.
  • W is the channel width of the P-type current limiting element 91
  • L is the channel length of the P-type current limiting element 91
  • ⁇ p is the hole mobility
  • Cox is the oxide film capacitance per unit area.
  • condition 4 Under the operating condition of Condition 4, the source terminal of the N-type current limiting element 90 corresponds to the global bit line GBL side at a lower voltage.
  • the conditions for turning off the N-type current limiting element 90 are: VCMP ⁇
  • the P-type current limiting element 91 When the high resistance write voltage applied to the global bit line GBL is VHR2, the P-type current limiting element 91 is VCMP ⁇ VHR2 ⁇
  • ) 2 If VCMP 0V, IHR2 ⁇ ⁇ p / 2 ⁇ (VHR2 ⁇
  • ⁇ n and ⁇ p are terms proportional to the current capability per unit length of the transistor.
  • PMOS is NMOS
  • the current capability is about 1 ⁇ 2 of the current capacity. Therefore, if the gate width (W) of the transistor of the P-type current limiting element 91 is designed to be about twice the gate width of the transistor of the N-type current limiting element 90, the expression (9) is approximately in the square term. You will be able to think in relation to big and small.
  • Vtn ′
  • the expression (9) can be satisfied if the PMOS and NMOS are made substantially the same. That is, the following relational expression is obtained.
  • VCMN VLR2 (10) It becomes.
  • ⁇ n and ⁇ p, or the threshold value is set to be the same for the PMOS transistor and the NMOS transistor, but may be set differently.
  • FIG. 21 is a graph showing the set voltage ranges of the node CMP and the node CMN connected to the gate terminal among the conditions 1 to 5 described above.
  • the voltage condition of the voltage VCMN applied to the node CMN is (1) VCMN> VLR + Vtn ′ It becomes.
  • VLR1 It can be seen that by controlling the voltage to be VLR2, the drive currents in (i) and (ii) in FIG. 21 are the same, and therefore the resistance values set in the even and odd layers can be made uniform.
  • the threshold is Vtn ′> Vtn, and the items of Vgs are different.
  • condition 5 is satisfied because the current at the time of increasing the resistance is larger than the current at the time of decreasing the resistance in both the odd layer and the even layer.
  • 91 is a voltage drop due to the impedance between the source and drain.
  • the transistor width W of the P-type current limiting element 91 and the N-type current limiting element 90 is designed to be an appropriate width or more, and the impedance of the transistor when the resistance is lowered is lower than the low resistance state of the memory cell (VLR / ILR1 or By designing VLR / ILR2 or lower), the relationship of VLR2-VLR ⁇ VLR ⁇ VLR1 can be realized.
  • Table 2 shows the set voltages of main signals corresponding to the operations of the memory cells M1 to M4 in each layer.
  • the odd layer bit line selection switch element 58 and the even layer bit line selection switch element 57 are constituted by NMOS transistors in the case of this reference example, but the gate voltage Vpp in the ON state is at least a voltage set higher than VHR2 + Vtn. It is desirable to apply it to the even layer bit line selection signal and the odd layer bit line selection signal and to make it sufficiently smaller than the impedance when acting as a current limit of the N-type current limit element 90 or the P-type current limit element 91.
  • the design method from Condition 1 to Condition 5 is shown based on the operation principle.
  • the even layer and the odd layer are set. It is conceivable that the resistance values are not exactly the same. Needless to say, the conditions such as the equality relationship shown here are allowed to include an error of about 10% as in the case of a general variation allowable amount, although it depends on the assumed product standard.
  • the voltage VCMP, VCMN, VLR1, VHR1, VLR2, and VHR2 are finely adjusted at the manufacturing stage by trimming means generally known as a fuse program circuit for those designed based on these conditions. Needless to say, a more optimal state may be realized.
  • the gate voltage of the bit line selection switch element is set to be higher than at least the gate voltage VCMN of the N-type current limiting element 90, and the voltage obtained by boosting the power supply voltage of the entire circuit or the threshold voltage by about the threshold voltage from the VCMN. It may be applied to the layer bit line selection signal.
  • the voltages applied to the global bit line and the word line are at least the write voltage of the resistance change element and the threshold voltage VF of the diode element (the sum of both is approximately the resistance change voltage of the memory cell 51).
  • VLR or VHR the threshold voltage of the even layer bit line selection switch element or the odd layer bit line selection switch element, and the sum of the threshold voltages Vtn and Vtp of the N-type current limiting element 90 or P-type current limiting element 91
  • the driving voltage of the cross-point memory requires a voltage of about 5V.
  • the current limit writing for setting the resistance value in the low resistance state can be stably performed in each layer.
  • the low resistance writing and the high resistance writing for the memory cell in the same layer have the same voltage at the node CMN and the node CMP in each writing mode (see Tables 1 to 3). Low resistance writing and high resistance writing can be executed simply by changing the voltages of the related global bit line 56 and the selected word line 52.
  • VCMN0 to VCMN15 supplied for each block shown in FIG.
  • the voltage values of VCMP0 to VCMP15 can be made the same, so only one current limit control circuit is required, and the circuit can be simplified.
  • a method of performing a low resistance write after executing a high resistance write once at a low resistance write, or a low resistance write once executing a low resistance write at a high resistance write It is also possible to easily perform the inversion writing method such as the method of performing the high resistance writing after a short time.
  • the current limiting write for setting the resistance value in the low resistance state to the nonvolatile memory device having the multi-layer cross point memory structure in which the cross point memory array layers formed in the same structure are stacked.
  • the current limiting write for setting the resistance value in the low resistance state to the nonvolatile memory device having the multi-layer cross point memory structure in which the cross point memory array layers formed in the same structure are stacked.
  • Reference Example 2 In Reference Example 1, in the write operation to the multilayer cross-point structure nonvolatile memory device, the direction in which the current in the direction of decreasing the resistance flows in the memory cell belonging to the memory array layer according to the memory array layer to be written is N Of the P-type current limiting element 90 or the P-type current limiting element 91, only one of the transistors having a larger substrate bias effect is activated to perform a low resistance operation. The case of (that is, source follower method) has been described.
  • the operation method is set so that the gate voltage value is set to an appropriate value and the current is limited (that is, the saturation current limiting method) so that the transistor operates in the saturation region.
  • the current that is, the saturation current limiting method
  • a transistor different from that for reducing resistance is used in the N-type current limiting element 90 or the P-type current limiting element 91 in a sufficiently turned on state.
  • a voltage generation circuit for applying a desired gate voltage to the current limiting circuit is further provided.
  • Table 3 shows set voltages of main signals in the basic configuration schematic diagram shown in FIG. 11 corresponding to the operations of the memory cells M1 to M4 in each layer.
  • ON: sat means “to limit the current limiting element in the saturation region”.
  • only one of the N-type current limiting element 90 or the P-type current limiting element 91 is set to the ON state in accordance with the low resistance or high resistance writing of the same arranged layer memory cell. That is, in the case of the direction of the current to be written in the low resistance state, one of the N-type current limiting element 90 and the P-type current limiting element 91 is turned on in a current-limited state according to a predetermined saturation region characteristic and written in the high resistance state. In the case of the current direction, the other of the N-type current limiting element 90 or the P-type current limiting element 91 is turned on.
  • FIG. 22A is a cross-sectional configuration diagram of FIG. FIG. 6 is an equivalent circuit diagram showing an element connection configuration from global bit line 56 to word line 52a for explaining a write operation to be performed.
  • reference numeral 51 denotes a selected memory cell M1, 57 arranged in the (4n + 1) th layer, an even layer bit line selection switch element composed of an NMOS transistor, and 58 an odd layer bit line selection switch composed of an NMOS transistor.
  • An element 90 corresponds to an N-type current limiting element constituted by an NMOS transistor, and 91 corresponds to a P-type current limiting element constituted by a PMOS transistor.
  • the N-type current limiting element 90 and the P-type current limiting element 91 constitute a bidirectional current limiting circuit 920 by parallel connection in which the source terminal and the drain terminal are connected to each other.
  • a voltage VLR3 equal to or higher than the voltage VLR necessary for reducing the resistance is applied to the bit line 56 with the word line 52a as a reference.
  • the sub bit line selection circuit 73 applies the odd layer bit line selection signal voltage Vpp to the gate terminal of the odd layer bit line selection switch element 58 and writes the odd layer bit line in the low resistance state writing to the memory cell M1.
  • the selection switch element 58 is turned on.
  • the even layer bit line selection switch element 57 is turned off by applying an even layer bit line selection signal 0V to the gate terminal of the even layer bit line selection switch element 57 (the even layer bit line selection switch element 57 is indicated by a broken line). display).
  • the voltage Vpp is a voltage that is sufficiently higher than the threshold voltage of the odd-numbered bit line selection switch element 58 and boosted to be equal to or higher than the power supply voltage Vcc.
  • the current limit control circuit 99 applies a predetermined voltage Vnsn to the node CMN connected to the gate terminal of the N-type current limit element 90 to turn off the N-type current limit element 90, while the P-type current A voltage VCMP is applied to the node CMP connected to the gate terminal of the limiting element 91 so that the current flowing through the selected memory cell 51 is limited to a current value at which the current ILR3 becomes a predetermined current ILR3. Put limited on state. Further, the selected memory cell 51 sets the connected word line 52a to 0 V (reference voltage), and the global bit line 56 is set so that the voltage applied to the selected memory cell 51 is equal to or higher than the voltage VLR required for a predetermined resistance reduction. The voltage ILR3 is applied in such a direction that the selected memory cell 51 has a low resistance.
  • the P-type current limiting element 91 formed of a PMOS transistor operates in the saturation current region, and the gate voltage VCMP of the P-type current limiting element 91 is higher than the voltage VLR3 of the global bit line 56.
  • the P-type current limiting element 91 can function as a constant current source.
  • the selected memory cell 51 is limited to a predetermined current amount ILR3 for reducing resistance.
  • the low current state can be written by flowing the current that flows in the direction from the bit line 53a to the word line 52a to set the low resistance state with a predetermined resistance value.
  • the current limiting by the saturation current limiting method works against the low resistance current, and the memory cell M1 is brought into a desired low resistance state. Transition can be made.
  • FIG. 22B shows a high resistance in the selected memory cell M1 in the (4n + 1) layer in the cross-sectional configuration diagram of FIG.
  • FIG. 5 is an equivalent circuit diagram showing an element connection configuration from a global bit line 56 to a word line 52a, for explaining a write operation to make an activated state.
  • the configuration is the same as that in FIG. 22A, but a voltage VHR3 that increases with respect to the global bit line 56 is applied to the word line 52a, and current is set to flow from the word line 52a to the bit line 53a.
  • writing in the high resistance state to the selected memory cell M1 is turned on by applying the odd layer bit line selection signal voltage Vpp to the gate terminal of the odd layer bit line selection switch element 58.
  • the even layer bit line selection switch element 57 is turned off by applying an even layer bit line selection signal 0V to the gate terminal of the even layer bit line selection switch element 57.
  • the current limit control circuit 99 applies a predetermined voltage VCMP (the same VCMP as that applied at A ′) to the node CMP connected to the gate terminal of the P-type current limit element 91 to thereby generate a P-type current limit element.
  • VCMP the same VCMP as that applied at A ′
  • the node CMN connected to the gate terminal of the N-type current limiting element 90 has a gate voltage Vnsn (the same Vnsn applied as A ′) that sufficiently turns the N-type current limiting element 90 on. Is turned on.
  • the global bit line decoder / driver circuit 98 applies 0 V (reference voltage) to the global bit line 56, and the word line decoder / driver circuit 74 increases the resistance applied to the word line 52a across the selected memory cell 51.
  • a voltage VHR3 is applied so as to be equal to or higher than the required voltage VHR, and a current is passed in the direction of increasing resistance.
  • the current limit control circuit 99 applies the same voltage Vnsn to the node CMN connected to the gate terminal of the N-type current limit element 90 as in the write to the low resistance state, and the N-type current limit element 90 is turned on.
  • the source of the N-type current limiting element 90 formed of an NMOS transistor is on the contact side with the global bit line 56 set to 0V.
  • the N-type current limiting element 90 has a small substrate bias effect, and its gate voltage Vnsn is sufficiently higher than the threshold voltage Vtn of the NMOS transistor. Therefore, the N-type current limiting element 90 has a higher resistance than the limiting current value ILR3 when the resistance is reduced. Can act as a bit line selection switch element having a current capability capable of flowing the activation current IHR3.
  • the potential of the first layer bit line 53a and the common contact GBLI is a voltage obtained by adding a voltage drop (approximately 0V) at the N-type current limiting element 90 to the voltage 0V of the global bit line 56, that is, a voltage of approximately 0V. Vup1.
  • the gate voltage Vnsn of the N-type current limiting element 90 is set to the same value as that when the resistance is lowered, and a voltage necessary for increasing the resistance of the selected memory cell 51 is set to the selected word line 52a.
  • a larger current can be flowed than in writing in the low resistance state, and high resistance writing can be reliably performed on the selected memory cell 51. That is, when the resistance of the (4n + 1) -th layer memory cell M1 is increased by the above control, a larger current flows to the memory cell M1 than when the resistance is decreased, and the memory cell M1 is surely brought into the high resistance state. Transition can be made.
  • the gate voltage of the N-type current limiting element 90 of the bidirectional current limiting circuit 920 is Vnsn in both the low resistance writing and the high resistance writing.
  • the gate voltage of the P-type current limiting element 91 is VCMP and is set so that each gate voltage does not change even if the resistance change writing direction is different. Therefore, the resistance change writing direction is controlled by setting only the voltage applied to the global bit line GBL and the word line 52a.
  • the word line 52a is set to 0V
  • the global bit line GBL is set to VLR3
  • the N-type current limiting element 90 is turned off
  • the P-type current limiting element 91 is turned on to limit the current.
  • the word line 52a is set to VHR3
  • the global bit line GBL is set to 0V
  • the N-type current limiting element 90 is turned on
  • the P-type current limiting element 91 is turned off. Therefore, the P-type current limiting element 91 is used for low resistance writing, and the N-type current limiting element 90 is used for high resistance writing.
  • FIG. 22C is a cross-sectional configuration diagram of FIG. FIG. 6 is an equivalent circuit diagram showing an element connection configuration from global bit line 56 to word line 52a for explaining a write operation to be performed.
  • 51 is a selected memory cell M2, 57 arranged in the (4n + 2) th layer, 57 is an odd layer bit line selection switch element constituted by NMOS transistors, and 58 is an even layer bit line selection switch constituted by NMOS transistors.
  • An element 90 corresponds to an N-type current limiting element composed of an NMOS transistor, and 91 corresponds to a P-type current limiting element composed of a PMOS transistor.
  • the N-type current limiting element 90 and the P-type current limiting element 91 constitute a bidirectional current limiting circuit 920 by parallel connection in which the source terminal and the drain terminal are connected to each other.
  • the word line 52a ⁇ the selected memory cell 51 ⁇ the bit line 53b ⁇ the even-numbered bit line selection switch element 57 ⁇ the bidirectional current limit circuit 920 ⁇ the global bit line 56 has a current flowing in the direction of the global bit line 56.
  • a high voltage VLR4 is applied with the bit line 56 as a reference.
  • the sub bit line selection circuit 73 applies the even layer bit line selection signal voltage Vpp to the gate terminal of the even layer bit line selection switch element 57 and turns it on in the low resistance state writing to the memory cell M2.
  • the odd layer bit line selection switch element 58 is turned off by applying an odd layer bit line selection signal 0V to the gate terminal of the odd layer bit line selection switch element 58.
  • the voltage Vpp is a voltage that is sufficiently higher than the threshold voltage of the even layer bit line selection switch element 57 and boosted to the same level or higher than the power supply voltage Vcc.
  • the current limit control circuit 99 applies a predetermined voltage Vnsp to the node CMP connected to the gate terminal of the P-type current limit element 91 to turn off the P-type current limit element 91, while the N-type current limit circuit 91 is turned off.
  • a voltage VCMN limited to a current value of a predetermined current ILR4 is applied to the selected memory cell 51 to the node CMN connected to the gate terminal of the limiting element 90, and the current is limited to a predetermined ON state. .
  • the voltage applied to the selected memory cell 51 on the word line 52a connected to the selected memory cell 51 is applied to a voltage VLR4 that is equal to or higher than the voltage VLR required for reducing the resistance, and the global bit line 56 is applied with 0 V (reference voltage). Then, a current is passed in the direction in which the resistance of the selected memory cell 51 is reduced.
  • the N-type current limiting element 90 formed of an NMOS transistor operates in a saturation current region, and the N-type current limiting element 90 is applied to the gate voltage VCMN of the N-type current limiting element 90 with respect to the voltage 0 V of the global bit line 56.
  • the N-type current limiting element 90 can function as a constant current source.
  • the selected memory cell 51 receives a current limited to the predetermined current amount ILR4 by the word line.
  • the low resistance writing can be performed by flowing in the direction from the bit line 53b to the bit line 53b to set a predetermined low resistance state.
  • the current limitation by the saturation current limiting method works, and the memory cell M2 can be shifted to a desired low resistance state.
  • the gate currents VCMN, VCMP, and N-type are set so that the predetermined current ILR4 has the same current value as the predetermined current ILR3 when the low resistance state is written in the (4n + 1) -th layer memory cell described in (A ′).
  • the transistor sizes of the current limiting element 90 and the P-type current limiting element 91 are adjusted and set.
  • FIG. 22D shows the increase in resistance of the memory cell M2 in the (4n + 2) layer in the cross-sectional configuration diagram of FIG.
  • FIG. 6 is an equivalent circuit diagram showing an element connection configuration from a global bit line 56 to a word line 52a for explaining a write operation to be put into a state.
  • the configuration is the same as in FIG. 22C, but the global bit line 56 is set to apply a high voltage VHR4 to the word line 52a and to pass a current from the bit line 53b to the word line 52a.
  • the high resistance state writing to the memory cell M2 is turned on by applying the even layer bit line selection signal voltage Vpp to the gate terminal of the even layer bit line selection switch element 57.
  • the odd layer bit line selection switch element 58 is turned off by setting the odd layer bit line selection signal to 0V.
  • the current limit control circuit 99 applies a predetermined voltage VCMN as the voltage of the node CMN connected to the gate terminal of the N-type current limit element 90 to turn off the N-type current limit element 90, while the P-type A voltage Vnsp is applied to the node CMP connected to the gate terminal of the current limiting element 91 to turn it on.
  • the word line decoder / driver circuit 74 applies 0 V (reference voltage) to the word line 52 a, and the global bit line decoder / driver circuit 98 applies the voltage across the selected memory cell 51 to the selected memory cell 51 on the global bit line 56.
  • a voltage VHR4 is applied so that the voltage becomes higher than the voltage VHR necessary for increasing the resistance, and the current IHR4 is passed in the direction of increasing the resistance.
  • the current limit control circuit 99 applies the same voltage Vnsp to the node CMP connected to the gate terminal of the P-type current limit element 91 as in the write to the low resistance state, so that the P-type current limit element 91 is turned on.
  • the source of the P-type current limiting element 91 formed of a PMOS transistor is on the contact side with the global bit line 56 set to VHR4. Therefore, the P-type current limiting element 91 has a small substrate bias effect, and its source-gate voltage (VHR4-Vnsp) is sufficiently higher than the threshold voltage Vt of the PMOS transistor. It can function as a bit line selection switch element having a current capability of a high resistance current IHR4 larger than the value ILR4.
  • the potential of the second layer bit line 53b and the common contact GBLI is substantially equal to the voltage VHR4 of the global bit line 56 minus the voltage drop (approximately 0V) at the P-type current limiting element 91, that is, the voltage VHR4.
  • the voltage Vup2 is the same potential.
  • the gate voltage Vnsp of the P-type current limiting element 91 is set to the same value as when the resistance is lowered, and only the voltage required for increasing the resistance of the selected memory cell 51 is set to the global bit line 56.
  • a current larger than that in writing in the low resistance state can be supplied, and high resistance writing can be reliably performed on the selected memory cell 51. That is, when the resistance of the (4n + 2) -th layer memory cell M2 is increased by the above control, a larger current flows to the memory cell M2 than when the resistance is decreased, and the memory cell M2 is surely brought into the high resistance state. Transition can be made.
  • the gate voltage of the N-type current limiting element 90 of the bidirectional current limiting circuit 920 is VCMN in both the low resistance writing and the high resistance writing.
  • the gate voltage of the P-type current limiting element 91 is Vnsp and is set so that the gate voltage does not change even if the resistance change writing direction is different. Therefore, the resistance change writing direction is controlled by setting only the voltage applied to the global bit line GBL and the word line 52a.
  • the word line 52a is set to VLR4, the global bit line GBL is set to 0V, the N-type current limiting element 90 is turned on, the P-type current limiting element 91 is turned off, and the high resistance
  • the word line 52a is set to 0V
  • the global bit line GBL is set to VHR4
  • the N-type current limiting element 90 is turned off, and the P-type current limiting element 91 is turned on. Therefore, the N-type current limiting element 90 is used for low resistance writing, and the P-type current limiting element 91 is used for high resistance writing.
  • FIG. 22E is a cross-sectional configuration diagram of FIG. FIG. 6 is an equivalent circuit diagram showing an element connection configuration from global bit line 56 to word line 52b for explaining a write operation to be performed.
  • FIG. 22E is different from the equivalent circuit diagram shown in FIG. 22A in that the bit line selection switch element for selecting the arrangement layer of the memory cell 51, the word line, the bit line, and the odd layer / even layer bit line related thereto. Although different, other parts are the same. Therefore, the description of this operation is described only for the difference from FIG. 22A.
  • 51 is a selected memory cell M3, 57 arranged in the (4n + 3) th layer, 57 is an even-numbered bit line selection switch element composed of an NMOS transistor, 90 is an N-type current limiting element composed of an NMOS transistor, Reference numeral 91 corresponds to a P-type current limiting element constituted by a PMOS transistor.
  • the N-type current limiting element 90 and the P-type current limiting element 91 constitute a bidirectional current limiting circuit 920 with a parallel connection in which the source terminals and the drain terminals are connected to each other.
  • the global bit line 56 is connected to the global bit line 56 so that current flows in the direction of the global bit line 56 ⁇ the bidirectional current limiting circuit 920 ⁇ the even layer bit line selection switch element 57 ⁇ the bit line 53b ⁇ the selected memory cell 51 ⁇ the word line 52b.
  • a high voltage VLR3 is applied with the word line 52b as a reference.
  • the sub bit line selection circuit 73 applies the even layer bit line selection signal voltage Vpp to the gate terminal of the even layer bit line selection switch element 57 and turns it on when writing to the memory cell M3 in the low resistance state.
  • the odd layer bit line selection switch element 58 is turned off by applying an odd layer bit line selection signal 0V to the gate terminal of the odd layer bit line selection switch element 58.
  • the voltage Vpp is a voltage that is sufficiently higher than the threshold voltage of the even layer bit line selection switch element 57 and boosted to the same level or higher than the power supply voltage Vcc.
  • the operation conditions of the bidirectional current limiting circuit 920, the global bit line 56, and the word line 52b are the same as those described in the above (A ′) (the word line 52b operates in the same manner as the word line 52a). Omitted.
  • FIG. 22F is a cross-sectional configuration diagram of FIG. FIG. 6 is an equivalent circuit diagram showing an element connection configuration from global bit line 56 to word line 52b for explaining a write operation to be performed.
  • FIG. 22F differs from the equivalent circuit diagram shown in FIG. 22B in that the bit line selection switch element for selecting the arrangement layer of the memory cell 51, the word line, the bit line and the odd layer / even layer bit line related thereto. Although different, other parts are the same. Therefore, the description of this operation is described only for the difference from FIG. 22B.
  • the configuration is the same as in FIG. 22E, but a high voltage VHR3 is applied to the word line 52b with respect to the global bit line 56, and the current IHR3 is set to flow from the word line 52b to the bit line 53b.
  • the high resistance state writing to the memory cell M3 is turned on by applying the even layer bit line selection signal voltage Vpp to the gate terminal of the even layer bit line selection switch element 57.
  • the odd layer bit line selection switch element 58 is turned off by setting the odd layer bit line selection signal to 0V.
  • the operating conditions of the bidirectional current limiting circuit 920, the global bit line 56, and the word line 52b are the same as those described in the above (B ′) (the word line 52b operates the same as the word line 52a). Omitted.
  • FIG. 22G is a cross-sectional configuration diagram of FIG. FIG. 6 is an equivalent circuit diagram showing an element connection configuration from global bit line 56 to word line 52b for explaining a write operation to be performed.
  • FIG. 22G is different from the equivalent circuit diagram shown in FIG. 22C in that the bit line selection switch element for selecting the arrangement layer of the memory cell 51 and the word line, bit line, and odd layer / even layer bit line related thereto is shown. Although different, other parts are the same. Therefore, the description of this operation is described only for the difference from FIG. 22C.
  • 51 is a selected memory cell M4, 58 arranged in the (4n + 4) th layer, odd-numbered bit line selection switch element composed of NMOS transistors, 90 is an N-type current limiting element composed of NMOS transistors, Reference numeral 91 corresponds to a P-type current limiting element constituted by a PMOS transistor.
  • the N-type current limiting element 90 and the P-type current limiting element 91 constitute a bidirectional current limiting circuit 920 with a parallel connection in which the source terminals and the drain terminals are connected to each other.
  • the word line 52b ⁇ the selected memory cell 51 ⁇ the bit line 53c ⁇ the odd-numbered bit line selection switch element 58 ⁇ the bidirectional current limiting circuit 920 ⁇ the global bit line 56 has a current flowing in the direction of the global bit line 56.
  • a high voltage VLR4 is applied with the bit line 56 as a reference.
  • the sub bit line selection circuit 73 applies the odd layer bit line selection signal voltage Vpp to the gate terminal of the odd layer bit line selection switch element 58 and turns it on when writing to the memory cell M4 in the low resistance state.
  • the even layer bit line selection switch element 57 is turned off by applying an even layer bit line selection signal 0V to the gate terminal of the even layer bit line selection switch element 57 (the even layer bit line selection switch element 57 is indicated by a broken line). ).
  • the operating conditions of the bidirectional current limiting circuit 920, the global bit line 56, and the word line 52b are the same as those described in the above (C ′) (the word line 52b operates in the same manner as the word line 52a). Omitted.
  • FIG. 22H is a cross-sectional configuration diagram of FIG. FIG. 6 is an equivalent circuit diagram showing an element connection configuration from global bit line 56 to word line 52b for explaining a write operation to be performed.
  • FIG. 22H is different from the equivalent circuit diagram shown in FIG. 22D in that the bit line selection switch element for selecting the arrangement layer of the memory cell 51, the word line, the bit line and the odd layer / even layer bit line related thereto is shown. Although different, other parts are the same. Therefore, the description of this operation will be described only for the difference from FIG. 22D.
  • the configuration is the same as in FIG. 22G, but a high voltage is applied to the global bit line 56 to the word line 52b, and current is set to flow from the bit line 53c to the word line 52b.
  • writing in the high resistance state to the memory cell M2 is turned on by applying the odd layer bit line selection signal voltage Vpp to the gate terminal of the odd layer bit line selection switch element 58.
  • the even layer bit line selection switch element 57 is turned off by setting the even layer bit line selection signal to 0V.
  • the operating conditions of the bidirectional current limiting circuit 920, the global bit line 56, and the word line 52b are the same as those described in the above (D ′) (the word line 52b operates in the same manner as the word line 52a). Omitted.
  • writing to the low resistance state or the high resistance state is performed by applying the above-described voltage to the selected word line and the selected global bit line for a predetermined time (for example, pulse driving of about 50 ns).
  • the non-selected bit line other than the selected bit line and the non-selected word line other than the selected word line may be set to a high impedance state, or a voltage that does not turn on the diode of the non-selected memory cell may be applied. Good.
  • the current limiting control circuit 99 applies the first voltage to the gate terminal of the N-type current limiting element 90 when the even-numbered memory cell is selected, The second voltage is applied to the gate terminal of the P-type current limiting element 91. On the other hand, when the odd-numbered memory cell is selected, the third voltage is applied to the gate terminal of the N-type current limiting element 90. At the same time, the fourth voltage is applied to the gate terminal of the P-type current limiting element 91.
  • the current limit control circuit 99 (1) when writing in a low resistance state to even-numbered memory cells, the write current applied between the selected global bit line and the selected word line is N
  • the N-type current limiting element 90 and the P-type current limiting element 90 having the smaller substrate bias effect between the case where the NMOS transistor constituting the P-type current limiting element 90 and the case where the PMOS transistor constituting the P-type current limiting element 91 is interposed are used.
  • the first voltage and the second voltage are applied to the gate terminals of the N-type current limiting element 90 and the P-type current limiting element 91 so that one of the current-limiting elements 91 is turned on, and the N-type current limiting element 91 is applied.
  • the first voltage and the second voltage are applied to the N-type current limiting element 90 and the P-type current limiting element 91 so that the other of the element 90 and the P-type current limiting element 91 is turned off.
  • the direction of the write current applied between the selected global bit line and the selected word line is low.
  • the first voltage and the second voltage are reversed so that the N-type current limiting element 90 or the P-type current limiting element 91 in the OFF state is turned on in the reverse direction to the writing in the resistance state.
  • the selected global bit line is selected.
  • the write current applied between the word lines passes through the NMOS transistor that constitutes the N-type current limiting element 90, and the PMOS transistor that constitutes the P-type current limiting element 91
  • the third voltage and the fourth voltage are applied to the N-type current limiting element so that one of the N-type current limiting element 90 and the P-type current limiting element 91 having the smaller substrate bias effect is turned on.
  • the third voltage and the fourth voltage are applied to the gate terminals of the 90 and P-type current limiting elements 91, respectively, and the other of the N-type current limiting element 90 and the second current limiting element is turned off.
  • the selected global bit line and the selected word line The direction of the write current applied between the N-type current limiting element 90 and the P-type current limiting element 91 in the off-state is the on-state.
  • the third voltage and the fourth voltage are applied to the gate terminals of the N-type current limiting element 90 or the P-type current limiting element 91, respectively.
  • the voltage applied to both ends of the memory cell at the time of low resistance writing is set to VLR, and the voltage of the selected global bit line is selected.
  • the memory cell is written in a low resistance state, and when the voltage difference between the global bit line and the word line at that time is VLR3, the current limit control circuit 99 has a P-type current.
  • Vtp threshold voltage of the PMOS transistor constituting the limiting element 91
  • the gate voltage VCMP
  • Vtn the threshold voltage of the NMOS transistor
  • VLR the voltage applied to both ends of the memory cell at the time of low resistance writing
  • the voltage of the selected global bit line is the voltage of the selected word line.
  • the current limit control circuit 99 causes the N-type current limiter 90 to Assuming that the threshold voltage of the NMOS transistor is Vtn and the gate voltage is VCMN, Vtn ⁇ VCMN ⁇ VLR4-VLR + Vtn Is applied to the gate terminal of the NMOS transistor constituting the N-type current limiting element 90 to turn on the N-type current limiting element 90 while the P-type current limiting element 91 is turned on.
  • Vtp threshold voltage of the PMOS transistor to be configured
  • Vnsp the gate voltage
  • the current limit control circuit 99 has an odd layer in which the current that flows when the P-type current limiter 91 is turned on and the current that flows when the N-type current limiter 90 is turned on are written in the low resistance state.
  • the direction of the current flowing between the global bit line and the word line is reversed between writing the low resistance state in the memory cell and writing the low resistance state in the even-numbered memory cell (the direction of the current flowing through the memory cell is the same)
  • the voltage VCMN is applied to the gate terminal of the NMOS transistor, and the odd-numbered memory cells are reduced in voltage.
  • the voltage VCMP is applied to the gate terminal of the PMOS transistor.
  • the predetermined variation range is, for example, within 10%.
  • the current limit control circuit 99 applies the same voltage to the N-type current limiter 90 and the P-type current limit when writing to the write target memory cell in the high resistance state and in the low resistance state. Each is supplied to the gate terminal of the element 91.
  • FIG. 23 and FIG. 23A to 23D are configuration diagrams in which the voltage / current state of the bidirectional current limiting circuit 920 is added to the configuration schematic diagram of FIG. 11, and FIGS. 24A to 24D are diagrams.
  • FIG. 7 is a GBLI / GBL voltage-element current characteristic diagram of an N-type current limiting element 90 and a P-type current limiting element 91.
  • 23 (a) to (d) and FIGS. 24 (a) to (d) FIG. 23 (a) and FIG. 24 (a) are low resistance write states of odd-numbered memory cells.
  • FIG. 24 are the high-resistance write state of the odd-numbered memory cell
  • (c) and (c) of FIG. 24 are the low-resistance write state of the even-layer memory cell
  • FIG. (D) of FIG. 24 and (d) of FIG. 24 show the high resistance writing state of the even layer memory cell.
  • Condition 1 In the low resistance write, the global bit line GBL is set to a voltage higher than the word line (GBL-to-word line voltage is VLR3), and the current flows in the direction in which current flows from the bit line corresponding to the memory cell 51. ILR3 flows (FIGS. 22A, 22E, and 23A).
  • the P-type current limiting element 91 having a smaller substrate bias effect is turned on to operate in the saturation region (L point (current ILR3) in FIG. 24A).
  • the gate voltage of the P-type current limiting element 91 is VCMP.
  • Condition 2 In condition 1, the N-type current limiting element 90 is turned off by the substrate bias effect ((a) of FIG. 24). At this time, the gate voltage of the N-type current limiting element 90 is Vnsn.
  • Condition 3 In high resistance writing, the word line is set to a higher voltage than the global bit line GBL (the voltage between the word line and GBL is VHR3), and the current flows in the direction in which the current flows from the memory cell 51 to the corresponding bit line. IHR3 flows (H point (current IHR3) in FIG. 24B).
  • the N-type current limiting element 90 is turned on (the gate voltage is kept Vnsn), and the driving current at this time is larger than the driving current of the P-type current limiting element 91 in condition 1 (IHR3> ILR3).
  • the gate voltage of the P-type current limiting element 91 is VCMP, and the P-type current limiting element 91 may be in either the on state or the off state (FIG. 24B shows the case of the off state).
  • Condition 4 In low resistance writing, the word line is set to a voltage higher than the global bit line GBL (the voltage between the word line and GBL is VLR4), and the current flows in the direction in which current flows from the memory cell 51 to the corresponding bit line. ILR4 flows ((c) of FIG. 23).
  • the N-type current limiting element 90 having a smaller substrate bias effect is turned on to operate in the saturation region (L point (current ILR4) in FIG. 24C).
  • the gate voltage of the N-type current limiting element 90 is VCMN.
  • Condition 5 Under Condition 4, the P-type current limiting element 91 is turned off by the substrate bias effect ((c) of FIG. 24). At this time, the gate voltage of the P-type current limiting element 91 is Vnsp.
  • the global bit line GBL is set to a voltage higher than the word line (GBL-to-word line voltage is VHR4), and the current flows in the direction in which current flows from the bit line corresponding to the memory cell 51. IHR4 flows (H point (current IHR4) in FIG. 24D).
  • the P-type current limiting element 91 is turned on (the gate voltage is kept at Vnsp), and the driving current at this time is larger than the driving current of the N-type current limiting element 90 in the condition 4 (IHR4> ILR4).
  • the N-type current limiting element 90 may be in either the on state or the off state ((d) in FIG. 24 shows the off state).
  • the above point is to adjust the gate voltage, the write voltage, the transistor size, etc., and to set so as to satisfy the conditions 1 to 7.
  • a specific design method will be described in order.
  • FIG. 23A shows the voltage state of the bidirectional current limiting circuit 920 when writing resistance-reduced to the odd-numbered memory cell.
  • the selected word line 52a or 52b (not shown) is connected to 0V
  • the node CMP connected to the gate terminal of the P-type current limiting element 91 is connected to the current limiting voltage VCMP and the gate terminal of the N-type current limiting element 90.
  • a predetermined voltage Vnsn is applied to the node CMN.
  • the even layer bit line selection switch element 57 and the odd layer bit line selection switch element 58 are turned on by applying Vpp to the gate of one bit line selection switch element corresponding to the selected memory cell. 0V is applied to the gate of the bit line selection switch element to turn it off (not shown).
  • the voltage VLR3 is applied to the global bit line GBL, and the voltage between the memory cell terminals (that is, the voltage between the selected word line and the intermediate node GBLI) is set to a voltage corresponding to the low resistance voltage VLR (the voltage of the intermediate node GBLI). Is approximately VLR), and the low resistance current ILR3 is supplied to the selected memory cell 51. That is, one of the source and drain voltages of the P-type current limiting element 91 becomes VLR on the intermediate node GBLI side, and the other drain or source voltage becomes VLR3 on the global bit line GBL side.
  • Vds represents the drain-source voltage of the transistor
  • Vgs represents the gate-source voltage
  • Vt represents the threshold voltage of the transistor.
  • the condition for turning on the P-type current limiting element 91 is as follows: Vgs> Vt VLR3-VCMP>
  • the voltage range of VCMP is VLR-
  • ILR3 ⁇ p / 2 ⁇ (VLR3-VCMP ⁇
  • ⁇ p W / L ⁇ ⁇ p ⁇ Cox
  • W is the channel width of the P-type current limiting element 91
  • L is the channel length of the P-type current limiting element 91
  • ⁇ p is the hole mobility
  • Cox is the oxidation per unit area Represents membrane capacity.
  • condition 2 The condition for turning off the transistor is Vgs ⁇ Vt.
  • the source of the N-type current limiting element 90 corresponds to the GBLI side where the voltage is lower.
  • the condition for turning off the N-type current limiting element 90 is: Vnsn ⁇ VLR ⁇ Vtn That means Vnsn ⁇ VLR + Vtn (14) It becomes.
  • the N-type current limiting element 90 changes to the on-state in the case of the condition 2, although it is in the off-state.
  • the current flowing through the N-type current limiting element 90 depends on the high resistance write voltage VHR3, but can flow up to the current when the N-type current limiting element 90 enters the saturation region at the maximum.
  • IHR3 ⁇ ⁇ n / 2 ⁇ (Vnsn ⁇ Vtn) 2 From Equations (13) and (15), it can be seen that IHR3> ILR3 can be satisfied by adjusting ⁇ p, ⁇ n, VCMP, and Vnsn.
  • condition 4 When the resistance-reduced writing is performed on the even-layer memory cell, the condition is the same as in the condition 1. However, since the direction of the applied voltage between the global bit line and the selected word line is reversed, the N-type is used instead of the P-type current limiting element 91. The current limiting element 90 is operated in the saturation region.
  • the condition for the N-type current limiting element 90 to operate in the saturation region is: VLR4-VLR ⁇ VCMN-Vtn That means VCMN ⁇ VLR4 ⁇ VLR + Vtn (16) It becomes.
  • the voltage range of VCMN is: Vtn ⁇ VCMN ⁇ VLR4-VLR + Vtn It becomes.
  • condition 5 As in condition 2, the direction of the applied voltage between the global bit line and the selected word line is reversed, so that the P-type current limiting element 91 is turned off instead of the N-type current limiting element 90.
  • Condition 6 Although it is the same as Condition 3, since the direction of the applied voltage between the global bit line and the selected word line is reversed, the P-type current limiting element 91 is turned on.
  • the P-type current limiting element 91 satisfies the condition of Vnsp ⁇ VHR4 ⁇ Vtp, in the case of Condition 5, the P-type current limiting element 91 is at the same gate voltage Vnsp even though it is in the OFF state.
  • the P-type current limiting element 91 is turned on.
  • the current flowing through the P-type current limiting element 91 depends on the high resistance write voltage VHR4, but can flow up to the current when the P-type current limiting element 91 enters the saturation region. That is, IHR4 ⁇ ⁇ p / 2 ⁇ (VHR4-Vnsp ⁇
  • IHR4> ILR4 can be satisfied.
  • ⁇ n and ⁇ p are terms proportional to the current capability per unit length of the transistor.
  • the current capability is about half that of an NMOS transistor. Therefore, if the transistor width (W) of the PMOS transistor constituting the P-type current limiting element 91 is designed to be twice the transistor width of the NMOS transistor constituting the N-type current limiting element 90, the equation (20) is approximately It becomes possible to think with the magnitude relationship only in the squared term.
  • the threshold voltage can be set to be the same because the absolute value of the NMOS transistor and the PMOS transistor can be almost the same voltage value.
  • the squared term depends only on terms related to the gate-source voltages (VCMN and VCMP).
  • FIG. 25 is a graph showing an example of the set voltage range of the gate CMP and the CMN among the conditions 1 to 7 described above.
  • VLR4-VLR-
  • ILR3 ⁇ p / 2 ⁇ (VLR3-VCMP ⁇
  • ) 2 ⁇ p / 2 ⁇ (VLR3-VLR) 2 (13) ′
  • the voltage applied to the node CMN connected to the gate terminal of the N-type current limiting element 90 is as shown in FIG. As is clear, (ii) is higher than (iii). That is, (ii) can drive more current than (iii). Similarly, the node CMP connected to the gate terminal of the P-type current limiting element 91 is lower in (iv) than in (i). That is, (iv) can drive more current than (i).
  • the voltage difference A shown in FIG. 25 is caused between the source and drain of the P-type current limiting element 91 when the low resistance voltage VLR3 is applied to the global bit line GBL and the low resistance current ILR3 is supplied to the selected memory cell.
  • the voltage difference B is the source voltage of the N-type current limiting element 90 when the low resistance voltage VLR4 is applied to the selected word line and the low resistance current ILR4 is supplied to the selected memory cell. This is a divided voltage due to the impedance between the drains.
  • the transistor width W of the P-type current limiting element 91 and the N-type current limiting element 90 is designed to be an appropriate width or more, and the impedance of the transistor when the resistance is lowered is lower than the low resistance state of the memory cell (VLR / ILR3 or By designing (making VLR / ILR4 or less), the relationship of VLR4-VLR ⁇ VLR ⁇ VLR3 can be realized.
  • Table 4 shows the set voltages of main signals corresponding to the operations of the memory cells M1 to M4 in each layer.
  • the odd layer bit line selection switch element 58 and the even layer bit line selection switch element 57 are configured by NMOS transistors in the case of this reference example, but the gate voltage is set to at least a voltage set higher than VHR4 + Vtn. It is desirable to apply it to the even layer bit line selection signal and the odd layer bit line selection signal and to make it sufficiently smaller than the impedance when acting as a current limit of the N-type current limit element 90 or the P-type current limit element 91.
  • the voltage VCMP, Vnsn, VCMN, and Vnsp are finely adjusted at the manufacturing stage by trimming means generally known as a fuse program circuit for those designed based on these conditions, so that a more optimal condition can be obtained. Needless to say, the state may be realized.
  • the current limit control circuit 99 includes a current limit voltage generation circuit 206, a Vnsn voltage generation circuit 207, a Vnsp voltage generation circuit 208, an output selection circuit 214, and an output circuit 219.
  • a constant current source 201 is a constant current source that generates a predetermined low resistance current ILR4.
  • the NMOS transistor 203 has a source terminal connected to the ground (0 V), and a drain terminal and a gate terminal connected to each other.
  • the NMOS transistor 204 has a source terminal connected to ground (0 V).
  • the low resistance voltage VLR3 of the odd-numbered memory cell is connected to the source terminal, and the drain terminal and the gate terminal are connected.
  • a constant current source 201 and a diode-connected NMOS transistor 203 are connected in series, a diode-connected PMOS transistor 205 and an NMOS transistor 204 are connected in series, and the gate of the NMOS transistor 203 and The drain terminal and the gate terminal of the NMOS transistor 204 are configured by current mirror connection, the gate of the NMOS transistor 203 is configured as an output terminal CMNS, and the gate of the PMOS transistor 205 is configured as an output terminal CMPS.
  • the current control element 29 a is the same current control element used at the memory cell 51 with one end connected to the ground.
  • the fixed resistance element 209a is a fixed resistance element having a resistance value equivalent to the low resistance state of the variable resistance element 10.
  • the NMOS transistor 211 has a drain terminal and a gate terminal connected to each other.
  • the PMOS transistor 210 has a source terminal connected to the power supply voltage VLR3 and a gate terminal connected to the output node CMPS of the current limiting voltage generation circuit 206.
  • the PMOS transistor 210, the NMOS transistor 211, the fixed resistance element 209a, and the current control element 29a are connected in series between the power supply voltage VLR3 and the ground, and the drain node nsns of the NMOS transistor 211 is connected to the output terminal. It has become.
  • the current control element 29 b is the same bidirectional diode element used in the memory cell 51.
  • the fixed resistance element 209 b is a fixed resistance element having a resistance value equivalent to that of the low resistance state of the variable resistance element 10.
  • the PMOS transistor 213 has a drain terminal and a gate terminal connected to each other.
  • the NMOS transistor 212 has a source terminal connected to the ground and a gate terminal connected to the output node CMNS of the current limiting voltage generation circuit 206.
  • a fixed resistance element 209b, a current control element 29b, a PMOS transistor 213, and an NMOS transistor 212 are connected in series between the low resistance voltage VLR4 of the even layer memory cell and the ground, and the PMOS transistor 213 is connected.
  • the drain node nsps is an output terminal.
  • the output selection circuit 214 selects and outputs the first input CMPS or the second input nsps as an output signal to the first output node CMP2 according to the MLAY signal, and as an output signal to the second output node CMN2.
  • the third input CMNS or the fourth input nsns is selectively output.
  • the output circuit 219 includes two differential amplifiers 220 and 221 that amplify currents of the input signal from the first output node CMP2 and the input signal from the second output node CMN2, respectively.
  • the differential amplifier 220 is a first differential amplifier in which a first input terminal is connected to the first output node CMP2, and a second input terminal and an output terminal are feedback-connected.
  • the differential amplifier 221 is a second differential amplifier in which the first input terminal is connected to the second output node CMN2, and the second input terminal and the output terminal are feedback connected. Smoothing capacitors 222 and 223 for stabilizing the operation are connected to the output terminals of the differential amplifiers 220 and 221, respectively.
  • the NMOS transistor 203, the NMOS transistor 204, the NMOS transistor 212, and the N-type current limiting element 90 have the same transistor size in order to match their current capabilities, and the PMOS transistor 205, the PMOS transistor 210, and the P-type current limiting element 91. And have the same transistor size in order to match their current capabilities.
  • the constant current source 201 supplies the low resistance write current ILR4 to the selected memory cell in the even layer. Since the diode-connected NMOS transistor 203 has the same gate width Wns as that of the N-type current limiting element 90, when the current ILR4 flows, the drain terminal voltage common to the gate terminal becomes the current limiting voltage VCMN. This voltage VCMN is output to the CMNS terminal of the current limiting voltage generation circuit 206. Since the CMNS terminal is current mirror-connected to the gate terminal of the NMOS transistor 204 having the same size as the NMOS transistor 203 with a mirror ratio of 1, the drain-source current I1 of the NMOS transistor 204 is also ILR4.
  • the Vnsn voltage generation circuit 207 When the current ILR3 flows through the Vnsn voltage generation circuit 207 in which the respective elements are connected in series, the potential difference between the current control element 29a and the fixed resistance element 209a having the same resistance value as the low resistance state becomes the write voltage VLR to the low resistance state, and the diode Since the potential difference of the connected NMOS transistor 211 is approximately Vtn, the voltage at the intermediate node nsns has the same relationship as in equation (17), and the Vnsn voltage generation circuit 207 generates the voltage Vnsn.
  • the current transistor is connected to the NMOS transistor 203 with a mirror ratio of 1, and both source terminals are connected to the ground. Therefore, the drain-source current I3 of the NMOS transistor 212 is the same as that of the ILR4.
  • the potential difference between the fixed resistance element 209b and the current control element 29b having the same resistance value as that of the low resistance state in which the power supply voltage VLR4 is connected to one end is low resistance.
  • the Vnsp voltage generation circuit 208 sets the voltage Vnsp to the state write voltage VLR. appear.
  • the switch elements 215 and 216 configured by PMOS transistors are turned on and configured by NMOS transistors.
  • the switch elements 217 and 218 are turned off, the voltage VCMP is output to the first output node CMP2 of the output selection circuit 214, and the voltage Vnsn is output to the second output node CMN2.
  • the voltage Vnsp is output to the output node CMP2, and the voltage VCMN is output to the second output node CMN2.
  • the combination of the voltages that are output-selected by the signal MLAY corresponds to the voltages that are input to the node CMN and the node CMP of the bidirectional current limiting circuit when the odd-numbered memory cell and the even-numbered memory cell are selected.
  • the voltages at the first output node CMP2 and the second output node CMN2 are amplified by the differential amplifiers 220 and 221, respectively, and the same voltage (the same voltage as the input voltage) is used as the node CMP and the node CMN, respectively. Is output.
  • the output node CMP and the node CMN are connected in parallel to a plurality of bidirectional current limiting circuits as shown in FIG.
  • the voltages of the N-type current limiting element 90 and the P-type current limiting element 91 in each write mode can be set and controlled to an optimum state.
  • the configuration of the Vnsn voltage generation circuit 207 is the Vnsn voltage generation circuit.
  • the configuration may be such that the PMOS transistor 210 and the fixed resistance element 209a are connected in series, except for the NMOS transistor 211 of 207, and the configuration of the Vnsp voltage generation circuit 208 is the same as that of the Vnsp voltage generation circuit 208 except for the PMOS transistor 213.
  • the NMOS transistor 212 and the current control element 29b may be connected in series.
  • the output voltage Vnsn to the nsns terminal and the output voltage Vnsp to the nsps terminal may be input from the outside.
  • the current limit writing for setting the resistance value in the low resistance state can be stably performed in each layer.
  • the global bit line 56 related to the selected memory cell is selected. Low resistance writing and high resistance writing can be performed in a short time by simply changing the voltage of the word line 52.
  • VCMN 0 to VCMN 0 to be supplied to each block shown in FIG. Since the voltage value of VCMN15 and the voltage values of VCMP0 to VCMP15 can be made the same, and only one current limit control circuit is required, the circuit configuration can be simplified.
  • a method of performing a low resistance write after performing a high resistance write at the time of low resistance write, or a low resistance write by executing a low resistance write at the time of high resistance write It is also possible to easily perform the inversion writing method such as the method of performing the high resistance writing after a short time.
  • low resistance voltages VLR1, VLR2, VLR3, VLR4 and high resistance voltages VHR1, VHR2, VHR3, and VHR4 applied to global bit lines and word lines are as follows. At least the low resistance write voltage or the high resistance write voltage of the variable resistance element constituting the memory cell 51 and the threshold voltage VF of the current control element (bidirectional diode element) (the sum of both is approximately the resistance of the memory cell 51) Change voltage VLR or VHR), the threshold voltage of the even layer bit line selection switch element or the odd layer bit line selection switch element, and the threshold voltage Vtn or Vtp of the N-type current limiting element 90 or P-type current limiting element 91.
  • the write voltage of the resistance change element is 1V
  • the threshold voltage VF of the diode element is 2V
  • the threshold voltage of the transistor of the bit line selection switch element or the current limiting element is about 0.5V
  • a voltage of about 3.5V is required.
  • a margin is provided, and the threshold voltage of the transistor is higher than 0.5 V due to the influence of the substrate bias effect. Therefore, a driving voltage for writing in the cross-point memory needs a voltage of about 5V.
  • FIG. 27 shows a configuration in which the threshold voltage Vt of the MOS transistors constituting the N-type current limiting element 90 and the P-type current limiting element 91 is adjusted to 0 V in the configuration of FIG. N-type current limiting element and P-type current limiting element are referred to as N-type current limiting element 90a and P-type current limiting element 91a, respectively).
  • the threshold voltage of the N-type current limiting element 90 in this development example is the third threshold voltage
  • the threshold voltage of the P-type current limiting element 91 is the fourth threshold voltage
  • the threshold voltages of the other NMOS transistors are the first threshold voltage.
  • the threshold voltage and other threshold voltages of the PMOS transistors are set as the second threshold voltage.
  • a method of changing the threshold voltage Vt by a predetermined transistor can be easily performed by providing a mask only for the transistor portion so that Vt implantation does not enter as is generally known, or by changing the Vt implantation amount only in that region. is there.
  • the depletion transistor is configured by changing the implanted ion species only in that region, not the threshold value, and the N-type current limiting element 90a is set to a normally-on state with a negative voltage, and the P-type current limiting element 91a is set to a positive threshold voltage. It may be set.
  • the high level of the even layer bit line selection signal and the odd layer bit line selection signal is a voltage equal to or higher than the sum of the resistance change voltage VLR or VHR of the memory cell 51 and the threshold voltage Vt of the selection switch.
  • the impedances in the ON state of the even layer bit line selection switch element 57 and the odd layer bit line selection switch element 58 are made as small as possible.
  • the write voltages VLR1, VLR2, VLR3, and VLR4 to the low resistance state between the global bit line and the word line can be reduced by the threshold voltage of the transistor.
  • N-type current limiting element 90a or the P-type current limiting element 91a functions not as a switching function but as a kind of resistor having a bidirectional current limiting function. become.
  • the threshold voltage may be set to a depletion type that is a negative voltage instead of 0V.
  • the write voltages VLR1, VLR2, VLR3, and VLR4 can be lowered by the threshold voltage of the transistor, and accordingly, the VHR1, VHR2, VHR3, and VHR4 can also be lowered, and the write operation is stabilized. Lower power consumption is possible.
  • the driving voltage of the even layer bit line selection signal and the odd layer bit line selection signal and the gate voltage of the N-type current limiting element 90a use relatively high voltages as described above. Since only the gate drive is used, the contribution to the reduction in power consumption is small compared to the reduction in the write voltages VLR1, VLR2, VLR3, and VLR4.
  • the threshold voltage Vt of the NMOS transistors of the even layer bit line selection switch element 57 and the odd layer bit line selection switch element 58 is also set to the third threshold voltage of 0 V or less in the configuration of FIG. (Here, such even layer bit line selection switch element and odd layer bit line selection switch element are referred to as even layer bit line selection switch element 57a and odd layer bit line selection switch element 58a, respectively).
  • FIG. 29 shows an example of the driver circuit 980 among the global bit line decoder / driver circuit 98 used in the case of the development example 2.
  • the driver circuit 980 outputs either the first voltage output state corresponding to the high level of the write voltage or the second voltage output state corresponding to the low level in the activated state, and high impedance in the inactivated state.
  • a tri-state buffer 981 for outputting a state; one end of which is wired-connected to the output terminal of the tri-state buffer 981, and the other end is a third that is equal to or greater than the sum of absolute values of the first threshold voltage and the third threshold voltage.
  • a pull-up element 982 connected to the voltage.
  • the global bit line decoder / driver circuit 98 applies the third voltage to the non-selected global bit line when writing to the memory cell 51, while non-reading when reading from the memory cell 51.
  • the third voltage is applied to the selected global bit line.
  • the third voltage is preferably a bit line voltage when the memory cell 51 is brought into a non-selected state.
  • the driver circuit 980 includes a tri-state buffer 981 and a PMOS transistor pull-up element 982 wired to the output of the tri-state buffer 981.
  • the tri-state buffer 981 includes data0, data1, and data2 indicating write data.
  • Data3 are input, and decode signals AD0, AD1, AD2, AD3 for instructing global bit line selection are connected to an enable terminal EN.
  • decode signals AD0, AD1, AD2, and AD3 are connected to the gate terminal of the pull-up element 982, and a voltage source set to about 1 V is connected to the source of the pull-up element 982.
  • driver circuits 980 having the same configuration are connected to global bit lines GBL000, GBL001, GBL002, and GBL003, respectively.
  • FIG. 30 shows a voltage relationship diagram regarding the method of setting the source voltage of the pull-up element 982.
  • the threshold voltage of an NMOS transistor constituting a peripheral circuit such as a write circuit or a read circuit is set to Vtn1 as a first threshold voltage, and the even layer bit line selection switch element 57 (57a) and the odd layer bit line selection switch element 58 (58a).
  • the NMOS transistor is represented as Vtn3 as the third threshold voltage.
  • the threshold voltage to be set is 0 V, but represents the lower limit of the set threshold voltage including variations.
  • the source voltage to be set is a voltage not less than Vtn1 +
  • the threshold voltages of the even layer bit line selection switch element 57a and the odd layer bit line selection switch element 58a are also set to 0V. This eliminates the need for boosting the gate voltage in the selected state and lowers the write voltage. On the other hand, even if the gate voltage is set to 0 V in the non-selected state, it is not selected because of the off-leakage current. Leakage current is generated between the global bit line and the non-selected bit line, which may increase current consumption and cause a malfunction in the read operation.
  • a method is employed in which the transistor is turned off by setting the source voltage higher than the gate voltage or the substrate voltage and effectively reducing the gate-source voltage below the threshold voltage of a normal transistor.
  • a non-selected global bit line is configured to apply 1 V as a voltage equal to or higher than a threshold voltage.
  • a high level is input to the decode signal AD0 of the tristate buffer 981, the tristate buffer 981 is activated, and information indicated by the write data signal data0 is transmitted to the global bit line GBL000. It is done.
  • FIG. 31 shows an equivalent circuit of the even layer or odd layer bit line selection switch element between the global bit line and the bit line and the current limiting element.
  • Va and Vb respectively indicate gate voltages Vg viewed from the source and drain of the NMOS transistor (even-numbered layer bit line selection switch element 57a or odd-numbered layer bit line selection switch element 58a). In the non-selected state, 0 V is applied as the gate voltage.
  • the unselected global bit line is 1 V, and the bit line side is about 1/2 of the voltage applied to both ends of the memory cell at the time of writing or reading (at the time of reading: about 1 V to 2 V, at the time of writing: about 2 V ⁇ 3V).
  • Vg (that is, (Va)) as viewed from the global bit line side is ⁇ 1V
  • Vg as viewed from the bit line side (that is, (Vb)) is also from ⁇ 1V to ⁇ 3V.
  • the gate-source voltage Vg is sufficiently lower than the threshold voltage (0 V), and the even-numbered bit line selection switch element 57a and the odd-numbered bit line selection switch element 58a are effectively turned off. Leakage current can be reduced.
  • the source voltage of the pull-up element 982 is Vtn1 +
  • the drive voltages of the even layer bit line selection signal and the odd layer bit line selection signal and the gate voltage of the N-type current limiting element 90 are also lower than those in the case of the development example 1. This is possible, and it is not necessary to provide a booster circuit for these purposes, and the voltage can be reduced and the circuit configuration can be simplified.
  • 0V and a negative voltage are set as the threshold voltage of a predetermined transistor, since there are variations among many transistors in actual manufacturing, for example, even if the threshold voltage is called 0V, it is distributed as a positive voltage or a negative voltage. . In general, the threshold voltage varies from 50 mV to 100 mV, which means that the threshold voltage is 100 mV or less for an NMOS transistor and -100 mV or more for a PMOS transistor.
  • the threshold voltage of a normal transistor is about 500 mV for an NMOS transistor and ⁇ 500 mV for a PMOS transistor, as in a general LSI. It is formed with degree. Therefore, in order to reduce the write operation voltage, which is one of the reference examples, the threshold voltage is lowered to 0 V or lower, so that the voltage can be reduced to about 500 mV, leading to an obvious effect.
  • the threshold values of the transistors described in the development examples 1 and 2 are not necessarily set to 0 V or less. Needless to say, setting to a low level of about 500 mV is also included in the spirit of this reference example.
  • cross-point type resistance change nonvolatile memory device As mentioned above, although the cross-point type resistance change nonvolatile memory device according to this reference example has been described using Reference Examples 1 and 2 and Development Examples 1 and 2, it is not limited to such a form.
  • the second variable resistance layer 12 is positioned above as the direction of the variable resistance element 10 in the Z direction, but the cross-point variable resistance nonvolatile memory device according to this reference example is You may provide the resistance change element of the upside down direction.
  • the memory cells M1, M2, M3, and M4 in FIG. 11 are M4, M4, and M4 in the relationship between the memory cell and the bit line 53 and the word line 52 that sandwich the memory cell, respectively. Since it corresponds to M3, M2, and M1, it can be dealt with by changing the control method along with it.
  • the oxygen-deficient transition metal oxide constituting the first resistance change layer and the second resistance change layer is a tantalum oxide
  • the resistance change element according to this reference example is The first variable resistance layer and the second variable resistance layer are not limited to this material, and reversibly change at least two states of a low resistance state and a high resistance state by applying voltages having different polarities.
  • the resistance change layer has a resistance change characteristic and the resistance change layer has a low resistance, the current is limited, and when the resistance is increased, the absolute value of the low resistance voltage is larger than the absolute value of the low resistance voltage.
  • Any variable resistance layer that can stably operate when a polarity voltage is applied may be used.
  • variable resistance layers of oxygen-deficient transition metal oxides have a bidirectional resistance change characteristic, similar to variable resistance layers composed of oxygen-deficient tantalum oxides.
  • oxygen-deficient hafnium oxide and zirconium oxide are formed by reactive sputtering using a hafnium and zirconium target and sputtering in an inert gas atmosphere containing oxygen. can do.
  • the oxygen concentration in the film can be adjusted by adjusting the oxygen concentration contained in the atmosphere during sputtering.
  • the resistance change layer is configured by a laminated structure of tantalum oxide.
  • the above-described operation effect of this reference example is not expressed only in the case of tantalum oxide. Absent.
  • a stacked structure of hafnium (Hf) oxide or a stacked structure of zirconium (Zr) oxide may be used.
  • the metals constituting the first variable resistance layer and the second variable resistance layer may be different.
  • the standard electrode potential of the metal constituting the second resistance change layer having a small oxygen deficiency is smaller than the standard electrode potential of the metal constituting the first resistance change layer having a large oxygen deficiency. Since the smaller standard electrode potential is, the easier it is to oxidize, the standard electrode potential of the metal constituting the second variable resistance layer having a small oxygen deficiency is used as the first variable resistance layer having the large oxygen deficiency. It is preferable to make it smaller than the standard electrode potential of metal.
  • the main resistance change layer that exhibits a resistance change includes an oxide layer such as tantalum, hafnium, zirconium, etc. Other elements may be included. It is also possible to intentionally include a small amount of other elements by fine adjustment of the resistance value. For example, if nitrogen is added to the resistance change layer, the resistance value of the resistance change layer increases and the reactivity of resistance change can be improved.
  • the variable resistance layer includes the first oxygen-deficient transition metal oxide having the composition represented by MO x . 1 region (first resistance change layer) and a second region (second region) containing a second oxygen-deficient transition metal oxide having a composition represented by MO y (where x ⁇ y)
  • the first region and the second region have predetermined impurities (for example, for adjusting the resistance value) in addition to the transition metal oxide having the corresponding composition. The additive) is not prevented.
  • an unintended trace element may be mixed into the resistive film due to residual gas or outgassing from the vacuum vessel wall.
  • the case where it is mixed in the film is also included in the range of this reference example.
  • the electrode (second electrode) disposed so as to be in contact with the second variable resistance layer (high-concentration oxide layer) has been described using the example of Pt (platinum).
  • Pt platinum
  • materials whose standard electrode potential is higher than the standard electrode potential of the transition metal constituting the resistance change layer such as Au (gold), Ir (iridium), Pd (palladium), Cu (copper), and Ag (silver).
  • Au gold
  • Ir iridium
  • Pd palladium
  • Cu copper
  • Ag silver
  • a plurality of materials may be used.
  • the electrode (first electrode) disposed so as to be in contact with the first resistance change layer (low-concentration oxide layer) is made of a material (for example, the second electrode is smaller than the standard electrode potential of the material constituting the second electrode).
  • the noble metal material it is preferably composed of W, Ni, TaN or the like.
  • the standard electrode potential of the first electrode material is composed of a material having a value equal to or less than the standard electrode potential of the transition metal constituting the resistance change layer.
  • variable resistance layer near the interface is likely to be oxidized.
  • the resistance change layer near the electrode interface with the higher standard electrode potential is more likely to exhibit a resistance change phenomenon, and stable operation is possible. is there.
  • V 2> V M between the standard electrode potential V M of the transition metal constituting the standard electrode potential V 2 and the variable resistance layer of the second electrode is related to V 2> V M, and the second electrode There is preferably a relationship of V 2 > V 1 between the standard electrode potential V 2 and the standard electrode potential V 1 of the first electrode. Further, more preferably in the relationship of V 1 ⁇ V M.
  • the resistance change phenomenon can be stably caused in the second resistance change layer in contact with the second electrode.
  • the low resistance state of the memory cells in each layer in the multilayer structure can be stabilized by the unified current limiting method. Resistance value can be set.
  • a cross-point type resistance variable nonvolatile memory device having a multi-layer memory structure has been devised that enables stable resistance setting in a low resistance state for memory cells of each layer in the multi-layer structure by a current limiting method.
  • one embodiment of the cross-point variable resistance nonvolatile memory device is a cross-point variable resistance nonvolatile memory device, which is formed on a substrate and on the substrate, and has different voltages.
  • a bidirectional variable current control having a non-linear current-voltage characteristic connected in series to a resistance change element that reversibly changes at least two states of a low-resistance state and a high-resistance state by being applied
  • a memory cell array in which a plurality of memory cells having an element are arranged, and each memory cell is formed in a first layer close to the main surface of the substrate and a second layer far from the main surface of the substrate.
  • the memory cell formed at the intersection of the bit line of the first layer and the word line is a first memory cell, and is formed between the word line and the word line.
  • the memory cell formed at the intersection of the bit line and the word line is a second memory cell, and is configured for each of the plurality of bit line groups arranged in the Z direction, which is a layer overlapping direction, and the Y direction
  • the at least one vertical array plane shares the plurality of word lines that vertically penetrate the at least one vertical array plane.
  • the first layer bit line is connected to a first via connected in the Z direction, and the second layer bit line is connected in the Z direction.
  • the resistance change element included in the memory cell which is connected to the two vias, includes a first electrode, a resistance change layer, and a second electrode arranged in this order in the Z direction, and the first electrode is used as a reference.
  • a voltage higher than a predetermined voltage is applied to the second electrode, the state changes to the high resistance state.
  • a voltage higher than the predetermined voltage is applied to the first electrode with respect to the second electrode, the low resistance state is changed.
  • variable resistance element that has a changing characteristic and forms the first memory cell and the variable resistance element that forms the second memory cell include the first electrode, the variable resistance layer, and the second electrode.
  • the cross-point variable resistance nonvolatile memory device further includes a global bit line provided for each of the at least one vertical array surface and each of the at least one vertical array surface. Established in A first bit having one of a PMOS transistor and an NMOS transistor, one end of a source or drain terminal connected to the first via, and the other end of the source or drain terminal connected to the global bit line.
  • a line selection switch element and provided at each of the at least one vertical array plane, and configured by the other of the PMOS transistor and the NMOS transistor different from the one, and one end of a source or drain terminal is connected to the second via,
  • a second bit line selection switch element connected to the global bit line at the other end of the source or drain terminal;
  • the memory cell is formed at the intersection of the bit line extending in the X direction and formed in a plurality of layers and the word line extending in the Y direction and formed in each layer between the bit lines.
  • at least one vertical array surface having a common word line is arranged in the Y direction. That is, a so-called multilayer cross-point structure is realized.
  • the even-numbered bit lines and the odd-numbered bit lines are connected in common, and the odd-numbered bit lines connected in common are selected by the first bit line selection.
  • the switch element controls the electrical connection / disconnection with the global bit line.
  • the even-numbered bit lines connected in common are controlled to be electrically connected / disconnected with the global bit line by the second bit line selection switch element.
  • the first bit line selection switch element is configured by one of a PMOS transistor and an NMOS transistor
  • the second bit line selection switch element is configured by the other one different from the one, that is, the other of the PMOS transistor and the NMOS transistor.
  • a configuration having a current limiting function capable of limiting a predetermined amount of current in any current direction at the time of low resistance writing of the memory cell of each layer is configured.
  • a hierarchical bit line system is realized by two bit line selection switch elements without providing a special current limiting circuit on each of at least one vertical array plane.
  • the array size can be reduced without causing an increase in layout area as much as possible, so that the leakage current of the unselected memory cells can be sufficiently reduced.
  • each of the first and second bit line selection switch elements has a current limiting function with respect to the current direction at the time of low resistance writing in different directions, so that the resistance change element in the memory cell of each layer can be changed. All can be created in the same Z direction, and the resistance value of each memory cell by low resistance writing can be controlled and set, so that stable resistance change characteristics can be realized regardless of the layer.
  • the second electrode is formed above the first electrode in the Z direction
  • the first bit line selection switch element is an NMOS transistor
  • the second bit line selection switch element is Alternatively, the second electrode is formed below the first electrode in the Z direction, the first bit line selection switch element is a PMOS transistor, and The second bit line selection switch element may be an NMOS transistor.
  • the memory cell array is configured by stacking a plurality of two-layer memory cell array units.
  • the first vias of the two-layer memory cell array units may be connected in series, and the second vias of the plurality of two-layer memory cell array units may be connected in series.
  • a global bit line decoder / driver for supplying a signal for selecting the memory cell to the global bit line, and a word for supplying a signal for selecting the memory cell to the plurality of word lines.
  • a read circuit for reading and the global bit line decoder / door Driver, said word line decoder / driver may comprise a control circuit for controlling the write circuit and the read circuit.
  • the threshold of each transistor, the write circuit, the read circuit, and the control circuit are configured by at least one of an NMOS transistor having a first threshold voltage and a PMOS transistor having a second threshold voltage
  • the threshold voltage of the NMOS transistor constituting the first bit line selection switch element or the second bit line selection switch element is a third threshold voltage lower than the first threshold voltage
  • the first bit It is preferable that the threshold voltage of the PMOS transistor constituting the line selection switch element or the second bit line selection switch element is a fourth threshold voltage higher than the second threshold voltage.
  • the global bit line decoder / driver has an output state of a first voltage corresponding to a high level of a write voltage and an output state of a second voltage corresponding to a low level in an activated state.
  • One end of the buffer circuit that outputs at least a high impedance state in the inactive state, one end connected to the output terminal of the buffer circuit, and the other end connected to the first threshold voltage and the third
  • a pull-up element connected to a power supply having a third voltage that is equal to or greater than the sum of absolute values of the threshold voltage.
  • the global bit line decoder / driver may apply the third voltage to an unselected global bit line at the time of writing to the memory cell, or at the time of reading from the memory cell.
  • the third voltage may be applied to the unselected global bit line.
  • the third voltage may be a voltage applied to a bit line connected to the memory cell when the memory cell is brought into a non-selected state.
  • the first bit line selection switch element and the second bit line selection switch element have a low resistance with respect to the memory cell when the selection signal is supplied from the sub bit line selection circuit.
  • the first current flowing through the first bit line selection switch element, and the second current The direction of the current is opposite to that of the second current flowing through the second bit line selection switch element when writing with low resistance to the memory cell, and the absolute value thereof is within a predetermined variation range. May be equal.
  • the first bit line selection switch element and the second current A current limit voltage generation circuit for generating a voltage to be applied to the gate terminal of the bit line selection switch element, and the sub bit line selection circuit uses the voltage generated by the current limit voltage generation circuit as the selection signal. You may supply to the gate terminal of a said 1st bit line selection switch element and a said 2nd bit line selection switch element.
  • the gate width of the PMOS transistor constituting the first bit line selection switch element or the second bit line selection switch element is determined by the first bit line selection switch element or the second bit line selection switch element.
  • the gate width of the NMOS transistor constituting the element may be approximately twice as large.
  • the current limit voltage generation circuit uses the same first gate voltage when writing the memory cell to be written to the high resistance state and writing to the low resistance state via the sub bit line selection circuit. Is supplied to the gate terminal of the first bit line selection switch element, and the same second gate voltage is applied to the write target memory cell in the high resistance state and in the low resistance state. You may supply to the gate terminal of 2 bit line selection switch elements.
  • the current limiting voltage generation circuit sets the voltage applied to both ends of the memory cell when writing the low resistance state to the memory cell as VLR, and the first bit line selection switch element or the second bit
  • the threshold voltage of the NMOS transistor constituting the bit line selection switch element is Vtn
  • the NMOS transistor is turned on by applying a voltage equal to or higher than Vtn + VLR to the gate terminal of the NMOS transistor via the sub bit line selection circuit.
  • the current limiting voltage generation circuit applies a voltage of 0 V to the gate terminal of the PMOS transistor constituting the first bit line selection switch element or the second bit line selection switch element.
  • the PMOS transistor may be turned on.
  • the cross-point variable resistance nonvolatile memory device includes a plurality of vertical array surfaces as the at least one vertical array surface, and corresponds to each of the plurality of vertical array surfaces as the at least one global bit line.
  • a plurality of global bit lines provided as the first bit line selection switch element and the second bit line selection switch element, corresponding to each of the plurality of vertical array planes.
  • the first bit line selection switch element and a plurality of second bit line selection switch elements may be provided.
  • FIG. 32 shows a part (one vertical array surface) of the cross-point variable resistance nonvolatile memory device according to this embodiment, which is a cross-point memory cell array in which the same memory cells as those in FIG. 9 is equivalent to two layers sandwiched between two wirings 71 in the four-layer cross-point memory cell array of FIG. FIG.
  • the cross-point variable resistance nonvolatile memory device includes a substrate (not shown), a memory cell array 1005, a global bit line 56, a first bit line selection switch element (here, an odd-numbered bit line selection switch element). 1001) and a second bit line selection switch element (here, even-numbered bit line selection switch element 1002).
  • the memory cell array 1005 is formed on a substrate, and the resistance change element 10 and the resistance change element that reversibly change at least two states of a low resistance state and a high resistance state by applying voltages having different polarities.
  • a plurality of (two layers in this case) memory cells 51 each having a bidirectional current control element 29 having a nonlinear current-voltage characteristic connected in series to 10 are configured.
  • Each memory cell 51 includes a plurality of bit lines (first layer bit line 53a, second layer bit) formed in a first layer close to the main surface of the substrate and a second layer far from the main surface of the substrate and extending in the X direction.
  • a plurality of word lines extending in the Y direction formed between the first line bit line (first layer bit line 53a) and the second layer bit line (second layer bit line 53b). It is formed between the bit line and the word line at each of the intersection positions with the (first layer word line 52a).
  • the memory cell 51 formed at the intersection of the first layer bit line (first layer bit line 53a) and the word line (first layer word line 52a) is replaced with the first memory cell (first layer memory).
  • the memory cell 51 which is called a cell M1
  • Each of at least one XZ plane (here, 1 layer memory cell M2) is configured for each of a plurality of bit line groups arranged in the Z direction, which is the direction in which the layers overlap, and arranged in the Y direction.
  • One XZ plane is called a vertical array plane.
  • At this time, at least one vertical array plane has a plurality of word lines (first-layer word lines 52a) that penetrate the at least one vertical array plane vertically.
  • first layer bit line first layer bit line 53a
  • second layer bit line 53b is connected to the second via (even layer BL via 1054) connected in the Z direction.
  • the resistance change element 10 included in the memory cell 51 includes a first electrode (here, the lower electrode 14), a resistance change layer (here, the first resistance change layer 13 and the second resistance change layer 12), A second electrode (here, upper electrode 11) is arranged in this order in the Z direction, and a voltage equal to or higher than a predetermined voltage is applied to the second electrode (upper electrode 11) with reference to the first electrode (lower electrode 14). When applied, it changes to a high resistance state, and has a characteristic of changing to a low resistance state when a voltage higher than a predetermined voltage is applied to the first electrode (lower electrode 14) with reference to the second electrode (upper electrode 11). .
  • the resistance change element 10 constituting the first memory cell (first layer memory cell M1) and the resistance change element 10 constituting the second memory cell (second layer memory cell M2) are the first electrode.
  • the (lower electrode 14), the resistance change layer (first resistance change layer 13 and second resistance change layer 12), and the second electrode (upper electrode 11) are arranged in the same order in the Z direction.
  • a first layer memory cell M1 composed of a first layer bit line 53a and a memory cell 51, a first layer word line 52a, a second layer memory cell M2 composed of a memory cell 51, and a second layer
  • the memory cell array 1005 configured by the layer bit lines 53b configures the same three-dimensional memory cell array as the memory cell arrays configured in the first and second layers in FIG.
  • the odd layer BL via 1055 is a via that connects the first layer bit line 53a and the odd layer bit line selection switch element 1001 disposed below.
  • the even layer BL via 1054 is a via that connects the second layer bit line 53b and the even layer bit line selection switch element 1002 disposed below.
  • the connection relationship between the odd-numbered layer BL via 1055 and even-numbered layer BL via 1054 and the memory cell array 1005 is the same as when the memory cell array shown in FIG.
  • the odd layer bit line selection switch element 1001 is a node to which the odd layer BL via 1055 is supplied to one of the source terminal and the drain terminal, the global bit line 56 is supplied to the other of the source terminal and the drain terminal, and a predetermined voltage is supplied to the gate terminal. It is an NMOS transistor to which CMNSW is connected.
  • the even layer bit line selection switch element 1002 the even layer BL via 1054 is supplied to one of the source terminal and the drain terminal, the global bit line 56 is supplied to the other of the source terminal and the drain terminal, and a predetermined voltage is supplied to the gate terminal. PMOS transistor to which the node CMPSW is connected.
  • the resistance change element 10 changes to a high resistance state when a voltage higher than a predetermined voltage is applied to the second electrode (upper electrode 11) with respect to the first electrode (lower electrode 14), and the second electrode (upper electrode) 11), when the first electrode (lower electrode 14) has a characteristic of changing to a low resistance state when a voltage higher than a predetermined voltage is applied to the first electrode (lower electrode 14), the configuration shown in FIG. 11) is formed above the first electrode (lower electrode 14) in the Z direction.
  • the first bit line selection switch element connected to the first via (odd layer BL via 1055) connecting the odd-numbered bit lines corresponding to the arrangement direction of the variable resistance element 10 as described above.
  • the (odd layer bit line selection switch element 1001) is constituted by an NMOS transistor, while the second bit line selection connected to the second via (even layer BL via 1054) connecting the bit lines of the even layers.
  • the switch element (even layer bit line selection switch element 1002) is composed of a PMOS transistor.
  • the odd layer bit line selection switch element 1001 and the even layer bit line selection switch element 1002 are elements having both the bit line selection switch function of the transistors 57 and 58 and the current limiting function of the transistors 90 and 91 in FIG.
  • the odd layer bit line selection switch element 1001 is turned on when the first layer memory cell M1 is selected, and has a function of selecting the first layer bit line 53a, and further lowering the resistance of the first layer memory cell M1.
  • the even layer bit line selection switch element 1002 is turned on when the second layer memory cell M2 is selected, and selects the second layer bit line 53b, and further reduces the resistance of the second layer memory cell M2.
  • the layers of any of the memory cells 51 are stacked in the same direction without providing the bidirectional current limiting circuit 920 required in the above reference example, and the current when the resistance is lowered is limited.
  • the word line corresponding to the selected memory cell in the first layer word line 52a and the global bit line 56 are subjected to a predetermined resistance corresponding to low resistance or high resistance.
  • a voltage is applied, the odd-numbered bit line selection switch element 1001 is turned on, and a predetermined voltage (a voltage that allows a predetermined current limitation when the resistance is lowered) is applied to the node CMNSW connected to the gate terminal.
  • a predetermined voltage a voltage that allows a predetermined current limitation when the resistance is lowered
  • a predetermined voltage corresponding to a low resistance or a high resistance is applied to the bit line of the selected memory cell via the selected first layer bit line 53a, and the resistance of the first layer selected memory cell is reduced.
  • writing to the high resistance state is performed.
  • a predetermined voltage corresponding to low resistance or high resistance is applied to the word line corresponding to the selected memory cell in the first layer word line 52a and the global bit line 56. Is applied, the even-numbered bit line selection switch element 1002 is turned on, and a predetermined voltage (a voltage that allows a predetermined current limitation when the resistance is reduced) is applied to the node CMPSW connected to the gate terminal. A predetermined voltage corresponding to low resistance or high resistance is applied to the bit line of the selected memory cell via the selected second layer bit line 53b, and low resistance or high is applied to the second layer selected memory cell. Writing to the resistance state is performed.
  • an activated bit line selection switch element (odd layer bit line selection switch element) 1001 or even layer bit line selection switch element 1002) operates as a source follower.
  • the odd layer bit line selection switch element 1001 that is an NMOS transistor is connected to the global bit.
  • the current flows from the terminal (drain terminal) connected to the line 56 to the terminal (source terminal) connected to the first layer bit line 53a. Therefore, the odd-numbered bit line selection switch element 1001, which is an NMOS transistor, supplies a current from the source terminal to the memory cell, and thus operates with a source follower that produces a substrate bias effect. As a result, the current limitation when the resistance of the first layer memory cell M1 is reduced is realized.
  • the even layer bit line selection switch element 1002 that is a PMOS transistor is connected to the second layer memory cell M2.
  • the current flows from the terminal (source terminal) connected to the layer bit line 53b to the terminal (drain terminal) connected to the global bit line 56. Therefore, the even-numbered bit line selection switch element 1002 which is a PMOS transistor drives (sucks) a current flowing through the memory cell by the source terminal, and thus operates with a source follower that produces a substrate bias effect.
  • current limitation is achieved when the resistance of the second layer memory cell M2 is reduced.
  • the memory cell array has three or more layers, as shown in FIG. 33, the same structure as the memory cell array 1005 in the two-layer structure is stacked on the upper layer of the memory cell array 1005 like the memory cell arrays 1006, 1007, and 1008.
  • the two-layer memory cell array shown in FIG. 32 is called a two-layer memory cell array unit
  • the memory cell array shown in FIG. 33 is configured by stacking a plurality of two-layer memory cell array units.
  • FIG. 33 shows the case of eight layers as an example of the memory cell array.
  • each bit line is not configured to be shared by the memory cell located in the lower layer and the memory cell located in the upper layer.
  • the current limiting function is added to one bit line selection switch element (odd layer bit line selection switch element 1001 and even layer bit line selection switch element 1002) of FIG.
  • the cross-point type resistance change nonvolatile memory device shown does not have a bidirectional current limiting function (bidirectional current limiting circuit 920) as shown in FIG. That is, the odd-numbered bit line selection switch element 1001 is connected to the odd-numbered memory cells M1, M3, M5, and M7 that can be current-limited by the source follower at the time of low resistance writing. Is connected to the even-numbered memory cells M2, M4, M6 and M8 that can be current-limited by the source follower during low resistance writing.
  • the circuit arranged in the lower layer portion of the memory cell array has an advantage that it is configured with a small number of elements such as the odd layer bit line selection switch element 1001 and the even layer bit line selection switch element 1002.
  • bit lines cannot be shared by upper and lower memory cells.
  • FIGS. 32 and 33 are more useful than the configuration shown in FIG.
  • the channel width of the odd layer bit line selection switch element 1001 is designed to be Wns
  • the channel width of the even layer bit line selection switch element 1002 is designed to be Wps (where the channel width Wps is the channel width Wns). About twice).
  • each of a plurality of XZ planes that are configured for a plurality of bit line groups arranged in the Z direction, which is the direction in which the layers are overlapped, share a vertical word line and are arranged in the Y direction ( 32 and 33, one XZ plane) is referred to as a vertical array plane.
  • FIG. 34 shows a configuration diagram of a memory cell array when four vertical array surfaces are arranged so that the surfaces are aligned (each vertical array surface is parallel).
  • the direction in which the bit lines extend is the X direction
  • the direction in which the word lines extend is the Y direction
  • the direction in which the bit lines and the word line layers overlap is the Z direction.
  • bit lines (BL) 53a_0 to 53a_3 and 53b_0 to 53b_3 extend in the X direction and are formed in a plurality of layers (two layers in FIG. 34).
  • Word lines (WL) WL00000 to WL00031 extend in the Y direction and are formed in each layer (one layer in FIG. 34) between the bit lines 53a_0 to 53a_3 and 53b_0 to 53b_3.
  • each memory cell (MC) 51 is formed between the bit line and the word line at intersections of the bit lines 53a_0 to 53a_3 and 53b_0 to 53b_3 and the word lines WL00000 to WL00031. ing. For simplification of the drawing, some of the memory cells and some of the word lines are not shown.
  • the memory cells formed between the word lines WL00000 to WL00031 Array planes 0 to 3 are respectively configured.
  • the word lines WL00000 to WL00031 are common.
  • the memory cell array 1000 is composed of four vertical array planes 0 to 3 arranged in the Y direction.
  • the number of memory cells on the vertical array surface and the number of vertical array surfaces arranged in the Y direction are not limited to this.
  • even-numbered bit lines 53b_0 to 53b_3 are connected in common by even-numbered bit line vias BL_e0 to BL_e3, respectively.
  • the odd-numbered bit lines 53a_0 to 53a_3 are connected in common by odd-numbered bit-line vias BL_o0 to BL_o3.
  • global bit lines GBL000 to GBL003 provided corresponding to the vertical array surfaces 0 to 3 are formed extending in the Y direction.
  • odd layer bit line selection switch elements 1061 to 1064 and even layer bit line selection switch elements 1065 to 1068 are provided for each vertical array plane 0 to 3.
  • the odd layer bit line selection switch elements 1061 to 1064 are formed of NMOS transistors
  • the even layer bit line selection switch elements 1065 to 1068 are formed of PMOS transistors.
  • One of the drain or source diffusion layer terminals of the odd layer bit line selection switch elements 1061 to 1064 is connected to the corresponding odd layer bit line vias BL_o0 to BL_o3, and the other of the drain or source diffusion layer terminals is the corresponding global.
  • the bit lines GBL000 to GBL003 are connected.
  • One of the drain or source diffusion layer terminals of the even layer bit line selection switch elements 1065 to 1068 is connected to the corresponding even layer bit line vias BL_e0 to BL_e3, and the other of the drain or source diffusion layer terminals is the corresponding global.
  • the bit lines GBL000 to GBL003 are connected.
  • the voltage of BLs_e0 can be arbitrarily set according to the amount of current desired to be limited.
  • the odd layer bit line selection switch elements 1061 to 1064 are connected to the global bit lines GBL000 to GBL003 related to the vertical array plane concerned and the odd layer bit line vias BL_o0 to BL_o3 commonly connected to the vertical array plane respectively.
  • the voltage of the odd layer bit line selection node BLs_o0 is controlled so as to perform a predetermined current limit.
  • the even layer bit line selection switch elements 1065 to 1068 are connected to the global bit lines GBL000 to GBL003 related to the vertical array plane concerned and the even layer bit line vias BL_e0 to BL_e3 connected in common on the vertical array plane respectively.
  • the voltage of the even layer bit line selection node BLs_e0 is controlled so as to perform a predetermined current limit.
  • the vertical array planes 0 to 3 can be formed by memory cells having the same structure in the Z direction of the variable resistance element 10 in any memory cell layer.
  • even-numbered bit lines 53b_0 to 53b_3 and odd-numbered bit lines 53a_0 to 53a_3 in FIG. 34 are independent vias (even-numbered layer BL vias BL_e0 to BL_e3).
  • odd layer BL vias BL_o0 to BL_o3), and the vias and the global bit line GBL are connected via the odd layer bit line selection switch elements 1061 to 1064 or the even layer bit line selection switch elements 1065 to 1068.
  • FIG. 35 is a circuit diagram showing the memory cell array 1000 of FIG. 34 and its peripheral circuits.
  • a global bit line decoder / driver circuit 98 is a circuit for supplying a signal for selecting the memory cell 51 to each of the global bit lines GBL000 to GBL003, and selectively drives and controls the global bit lines GBL000 to GBL003. To do.
  • the sub bit line selection circuit 73 is a circuit for controlling the odd layer bit line selection switch elements 1061 to 1064 and the even layer bit line selection switch elements 1065 to 1068, and the even layer bit line selection signal according to the address signals A0 to Ax.
  • BLs_e0 and odd layer bit line selection signal BLs_o0 are output.
  • the current limiting voltage generation circuit 1099 is a circuit that generates two types of voltages VCMN and VCMP.
  • the output voltages VCMN and VCMP are input to the sub bit line selection circuit 73.
  • the voltage VCMN is used as the High side voltage of the odd layer bit line selection signal BLs_o0
  • the voltage VCMP is used as the Low side voltage of the even layer bit line selection signal BLs_e0.
  • the current limiting voltage generation circuit 1099 when the resistance value of the selected memory cell is changed from the high resistance state to the low resistance state, the current limiting voltage generation circuit 1099 generates voltages VCMN and VCMP for limiting the current amount with respect to the write pulse.
  • the current limiting voltage generation circuit 1099 when the resistance value of the selected memory cell is changed from the low resistance state to the high resistance state, the current limiting voltage generation circuit 1099 has a sufficiently high voltage VCMN or a sufficiently low voltage that does not limit the amount of current with respect to the write pulse.
  • VCMP is generated, and further, in the read mode, voltages VCMN and VCMP are generated so as not to limit the amount of current with respect to the read pulse.
  • the output voltages VCMN and VCMP for the node CMNSW and the node CMPSW are set in various operation modes (for example, a high resistance state or a low resistance state) by the current limiting voltage generation circuit 1099 and the sub bit line selection circuit 73, respectively.
  • Write mode and read mode and the selected memory cell layer (even layer or odd layer). Detailed description of various voltage settings for the selected memory cell will be given later.
  • the word line decoder / driver circuit 74 is a circuit that supplies a signal for selecting the memory cell 51 to each of the word lines WL00000 to WL00031, and selectively drives and controls the word lines WL00000 to WL00031.
  • FIG. 36 is a circuit diagram showing a main part of the cross-point variable resistance nonvolatile memory device according to the present embodiment.
  • a memory cell array 200 is configured by arranging a plurality of memory cell arrays 1000 (corresponding to each vertical array plane) shown in FIG. .
  • (n + 1) ⁇ 16 memory cell arrays 1000 are arranged.
  • the word line decoder / driver circuit 74 selectively drives and controls each of the word lines WL00000 to WL15331 by supplying a signal for selecting a memory cell.
  • the global bit line decoder / driver circuit 98 selectively drives and controls each of the global bit lines GBL000 to GBL153 by supplying a signal for selecting a memory cell.
  • the current limiting voltage generation circuit 1099 is a voltage VCMN for controlling the gate voltages CMNSW and CMPSW of the odd layer bit line selection switch elements 1061 to 1064 and the even layer bit line selection switch elements 1065 to 1068 selected according to the operation mode. And VCMP are generated.
  • the sub bit line selection circuit 73 responds to the address signals A0 to Ax in the odd-numbered bit line selection switch elements (in FIG. 34, odd-numbered bit line selection switch elements 1061 to 1061) belonging to any selected vertical array plane. 1064) or even layer bit line selection switch elements (even layer bit line selection switch elements 1065 to 1068 in FIG. 34) are turned on, and even layer bit line selection signals BLs_e0 to BLs_en for each memory cell array 1000 and odd layers Bit line selection signals BLs_o0 to BLs_on are output.
  • FIG. 37 is a circuit diagram showing the overall configuration of the cross-point variable resistance nonvolatile memory device 400 according to the present embodiment.
  • a main part 1300 corresponds to the configuration shown in FIG.
  • an address input circuit 110 temporarily latches an external address signal during a high resistance write cycle, a low resistance write cycle, or a read cycle, and the latched address signal is sub-bit line selection circuit 73, Output to global bit line decoder / driver circuit 98 and word line decoder / driver circuit 74.
  • the control circuit 109 receives a plurality of input signals (control signals), and outputs a signal indicating a high resistance write cycle, a low resistance write cycle, a read cycle, and a standby state to the sub bit line selection circuit 73, the global bit.
  • the line decoder / driver circuit 98, the word line decoder / driver circuit 74, the current limit voltage generation circuit 1099, the write circuit 105, the read circuit 106, and the data input / output circuit 107 are output as corresponding signals.
  • the control circuit 109 writes a trigger signal for generating a high-resistance write pulse, a low-resistance write pulse, and a read pulse in the high-resistance write cycle, the low-resistance write cycle, and the read cycle, respectively. Output to the pulse generation circuit 108.
  • the write pulse generation circuit 108 applies pulses to an arbitrary period tp (tp_E, tp_P) in each high resistance write, low resistance write, or read time in the high resistance write cycle, the low resistance write cycle, and the read cycle. , Tp_R) and output to the global bit line decoder / driver circuit 98 and the word line decoder / driver circuit 74.
  • the data input / output circuit 107 is a block for exchanging data with the outside.
  • the data Din is latched by the external terminal DQ and the write data is output to the write circuit 105 until the next data comes.
  • the read data from the read circuit 106 is latched, and the read data is output to the external terminal DQ as output data DO until the next output data comes.
  • the write circuit 105 is a circuit that writes data to the memory cell selected by the global bit line decoder / driver circuit 98 and the word line decoder / driver circuit 74.
  • the write circuit 105 receives a data signal from the data input / output circuit 107 and receives a global signal. Write signals are output to the bit line decoder / driver circuit 98 and the word line decoder / driver circuit 74.
  • the read circuit 106 is a circuit that reads data from the memory cell selected by the global bit line decoder / driver circuit 98 and the word line decoder / driver circuit 74, and includes a sub bit line selection circuit 73 and a global bit line decoder / driver circuit 98. The storage data state of the selected memory cell is detected, and the result is output to the data input / output circuit 107 as a data signal.
  • the thresholds of the transistors constituting each circuit are the peripheral circuits of the memory cell array 200, that is, the sub bit line selection circuit 73, the global bit line decoder / driver circuit 98, the word line decoder / driver circuit 74, and the current limiting voltage generation circuit.
  • 1099, a write circuit 105, a read circuit 106, a data input / output circuit 107, a write pulse generation circuit 108, a control circuit 109, and an address input circuit 110 are an NMOS transistor having a positive first threshold voltage and a negative second threshold. It is composed of at least one of PMOS transistors having voltage.
  • the threshold voltage of the NMOS transistors constituting the odd layer bit line selection switch elements 1061 to 1064 is set to a third threshold voltage (for example, 100 mV) lower than the first threshold voltage, and the even layer bit line selection switch
  • the threshold voltage of the PMOS transistors constituting the elements 1065 to 1068 is set to a fourth threshold voltage (for example, ⁇ 100 mV) whose absolute value is lower than the second threshold voltage.
  • FIG. 38A is a global view for explaining a write operation for setting the odd-numbered layer selected memory cell M1 to the low-resistance state in the cross-sectional configuration diagram of FIG. 3 is an equivalent circuit diagram showing an element connection configuration from a bit line 56 to a word line 52a.
  • FIG. 18A is shown on the left side of the figure.
  • the odd layer bit line selection switch element 1001 (NMOS transistor) in FIG. 38A is a switching function of the odd layer bit line selection switch element 58 (NMOS transistor) in FIG. 18A and a current limiting function of the N-type current limiting element 90 (NMOS transistor). It is an element that also serves as.
  • the voltage and current applied to the selected memory cell M1 are the same as those in FIG. 18A. That is, the same voltage VCMN as the voltage applied to the gate of the N-type current limiting element 90 is output from the current limiting voltage generation circuit 1099 so that the first layer bit line 53a is in the same voltage and current state as in FIG. 18A.
  • the voltage VCMN is applied to the gate of the odd-numbered bit line selection switch element 1001 via the sub bit line selection circuit 73, and the voltage VLR1 is applied to the global bit line 56 from the global bit line decoder / driver circuit 98, and the selected word line 52a.
  • the voltage 0 V is applied from the word line decoder / driver circuit 74.
  • a limit current flows from the source follower in the direction of global bit line 56 ⁇ odd layer bit line selection switch element 1001 ⁇ bit line 53a ⁇ selected memory cell M1 ⁇ word line 52a, and the selected bit line 53a has the voltage VLR, the selected word
  • the voltage of the line 52a is 0V
  • the current ILR1 flows through the selected memory cell M1
  • the same low resistance writing as in FIG. 18A is performed.
  • the even-layer bit line selection switch element 1002 (PMOS transistor) is turned off in the same manner as the even-layer bit line selection switch element 57 (NMOS transistor) in FIG. 18A is turned off.
  • a predetermined off voltage Vpp is applied from the sub bit line selection circuit 73 to the gate terminal of the even layer bit line selection switch element 1002 so as to be turned off.
  • the odd layer bit line selection switch element 1001 operates as a source follower, and the selected memory cell M1 is limited to a predetermined current value.
  • This current can flow in the direction from the bit line 53a to the word line 52a, and the memory cell 51 can be set to a predetermined low resistance value. That is, when the resistances of the odd-numbered memory cells M1, M3, M5, and M7 are reduced by the above control, the current limit is applied by the source follower method, and the selected memory cell 51 is in a low resistance state having a desired resistance value. Can be transitioned to.
  • FIG. 38B is a global view for explaining the write operation for setting the odd-numbered layer selected memory cell M1 to the high-resistance state in the cross-sectional configuration diagram of FIG. 3 is an equivalent circuit diagram showing an element connection configuration from a bit line 56 to a word line 52a.
  • FIG. 18B is shown on the left side of the figure.
  • the odd layer bit line selection switch element 1001 (NMOS transistor) in FIG. 38B includes the switch function of the odd layer bit line selection switch element 58 (NMOS transistor) in FIG. 18B and the switch function of the N-type current limiting element 90 (NMOS transistor). It is an element that also functions as
  • the voltage and current applied to the selected memory cell M1 are the same as those in FIG. 18B. That is, the same voltage VCMN as the voltage applied to the gate of the N-type current limiting element 90 is output from the current limiting voltage generation circuit 1099 so that the first layer bit line 53a is in the same voltage and current state as in FIG. 18B.
  • the voltage VCMN is applied to the gate of the odd-numbered bit line selection switch element 1001 via the sub bit line selection circuit 73, and the voltage 0V is applied to the global bit line 56 from the global bit line decoder / driver circuit 98 to select the selected word line 52a.
  • the voltage VHR1 is applied from the word line decoder / driver circuit 74. As a result, current flows in the direction of word line 52a ⁇ selected memory cell M1 ⁇ bit line 53a ⁇ odd layer bit line selection switch element 1001 ⁇ global bit line 56, the selected bit line 53a has a voltage of 0V, and the selected word line 52a has a voltage. VHR1 is reached, and a current IHR1 in the direction opposite to that when the resistance is lowered flows to the selected memory cell M1, and the same high resistance writing as in FIG. 18B is performed.
  • the even layer bit line selection switch element 1002 (PMOS transistor) is turned off in the same manner as the even layer bit line selection switch element 57 (NMOS transistor) in FIG. 18B is turned off.
  • a predetermined off voltage Vpp is applied from the sub bit line selection circuit 73 to the gate terminal of the even layer bit line selection switch element 1002 so as to be turned off.
  • the word line side terminal of the selected memory cell M1 becomes the voltage VHR1.
  • the bit line side terminal becomes 0 V, and the current IHR1 flows from the word line 52a to the bit line 53a, whereby the memory cell M1 can be set to a predetermined high resistance value. That is, by increasing the resistance of the odd-numbered memory cells M1, M3, M5, and M7 by the above control, the high resistance voltage VHR1 is applied so that a current opposite to that at the time of decreasing the resistance flows.
  • the selected memory cell 51 can be transitioned to a high resistance state having a desired resistance value.
  • FIG. 38C is a global view for explaining a write operation for setting the even-layer selected memory cell M2 to the low-resistance state in the cross-sectional configuration diagram of FIG. 3 is an equivalent circuit diagram showing an element connection configuration from a bit line 56 to a word line 52a.
  • FIG. 18C is shown on the left side of the figure.
  • the even layer bit line selection switch element 1002 (PMOS transistor) of FIG. 38C is a switching function of the even layer bit line selection switch element 57 (NMOS transistor) of FIG. 18C and a current limiting function of the P-type current limiting element 91 (PMOS transistor). It is an element that also serves as.
  • the voltage and current applied to the selected memory cell M2 are the same as those in FIG. 18C. That is, the same voltage VCMP as the voltage applied to the gate of the P-type current limiting element 91 is output from the current limiting voltage generation circuit 1099 so that the second layer bit line 53b is in the same voltage and current state as in FIG. 18C.
  • the voltage VCMP is applied to the gate of the even layer bit line selection switch element 1002 through the sub bit line selection circuit 73, and the voltage 0V is applied to the global bit line 56 from the global bit line decoder / driver circuit 98, and the selected word line 52a.
  • the voltage VLR2 is applied from the word line decoder / driver circuit 74.
  • a limited current flows from the source follower in the direction of word line 52a ⁇ selected memory cell M2 ⁇ bit line 53b ⁇ even layer bit line selection switch element 1002 ⁇ global bit line 56, and the selected bit line 53b has the voltage Vdn, the selected word The line 52a becomes the voltage VLR2, the current ILR2 flows through the selected memory cell M2, and the same low resistance writing as in FIG. 18C is performed.
  • the odd layer bit line selection switch element 1001 (NMOS transistor) is turned off in the same manner as the odd layer bit line selection switch element 58 (NMOS transistor) of FIG. 18C is turned off.
  • An off voltage 0 V is applied from the sub bit line selection circuit 73 to the gate terminal of the odd-numbered bit line selection switch element 1001 so as to be turned off.
  • the even layer bit line selection switch element 1002 operates as a source follower, and the selected memory cell M2 is limited to a predetermined current value.
  • This current can flow in the direction from the word line 52a to the bit line 53b, and the memory cell 51 can be set to a predetermined low resistance value. That is, when the resistances of the even-numbered memory cells M2, M4, M6, and M8 are lowered by the above control, the current limit is applied by the source follower method, and the selected memory cell 51 is in a low resistance state having a desired resistance value. Can be transitioned to.
  • FIG. 38D is a global diagram for explaining a writing operation for setting even-numbered layer selected memory cell M2 to the high-resistance state in the cross-sectional configuration diagram of FIG. 3 is an equivalent circuit diagram showing an element connection configuration from a bit line 56 to a word line 52a.
  • FIG. 18D is shown on the left side of the figure.
  • the even layer bit line selection switch element 1002 (PMOS transistor) in FIG. 38D includes the switch function of the even layer bit line selection switch element 57 (NMOS transistor) in FIG. 18D and the switch function of the P-type current limiting element 91 (PMOS transistor). It is an element that also functions as
  • the voltage and current applied to the selected memory cell M2 are the same as those in FIG. 18D. That is, the same voltage VCMP as the voltage applied to the gate of the P-type current limiting element 91 is output from the current limiting voltage generation circuit 1099 so that the second layer bit line 53b is in the same voltage and current state as in FIG. 18D.
  • the voltage VCMP is applied to the gate of the even layer bit line selection switch element 1002 via the sub bit line selection circuit 73, and the voltage VHR2 is applied to the global bit line 56 from the global bit line decoder / driver circuit 98, and the selected word line 52a.
  • the voltage 0 V is applied from the word line decoder / driver circuit 74.
  • current flows in the direction of global bit line 56 ⁇ even layer bit line selection switch element 1002 ⁇ bit line 53b ⁇ selected memory cell M2 ⁇ word line 52a, the selected bit line 53b is at voltage VHR2, and the selected word line 52a is at voltage.
  • the voltage becomes 0 V, and the current IHR2 in the direction opposite to that when the resistance is lowered flows through the selected memory cell M2, and the same high resistance writing as in FIG. 18D is performed.
  • the odd layer bit line selection switch element 1001 (NMOS transistor) is turned off similarly to the case where the odd layer bit line selection switch element 58 (NMOS transistor) in FIG. 18D is turned off.
  • a predetermined off voltage 0 V is applied from the sub bit line selection circuit 73 to the gate terminal of the odd layer bit line selection switch element 1001 so as to be turned off.
  • the voltage VCMP is applied to the gate of the even layer bit line selection switch element 1002, the voltage VHR2 is applied to the global bit line 56, and the voltage 0V is applied to the selected word line 52a, so that the bit line side terminal of the selected memory cell M2 has the voltage VHR2.
  • the word line side terminal becomes 0 V, and the current IHR2 flows in the direction from the bit line 53b to the word line 52a, whereby the memory cell M2 can be set to a predetermined high resistance value. That is, by increasing the resistance of the even-numbered memory cells M2, M4, M6, and M8 by the above control, the high resistance voltage VHR2 is applied so that a current opposite to that at the time of decreasing the resistance flows.
  • the selected memory cell 51 can be transitioned to a high resistance state having a desired resistance value.
  • Table 5 summarizes the gate voltage of the switch element 1001, the gate voltage of the even layer bit line selection switch element 1002, the applied voltage of the global bit line 56, the selected bit line voltage, and the selected word line applied voltage.
  • Table 5 in the row of the gate voltage of the odd layer bit line selection switch element 1001 and the gate voltage of the even layer bit line selection switch element 1002, (ON: SF) is described as each transistor being a source follower. Indicates that it is on.
  • the resistance change element 10 included in the memory cell 51 uses a memory cell in which low resistance writing is performed when a write current flows from the lower electrode to the upper electrode.
  • the configuration of the bit line selection switch element has been described.
  • FIG. 39 shows the configuration of the bit line selection switch element in the case of such a case. That is, in FIG. 39, the resistance change element 10 changes to a high resistance state when a voltage equal to or higher than a predetermined voltage is applied to the second electrode with reference to the first electrode, and the predetermined voltage is applied to the first electrode with reference to the second electrode. In the configuration shown in FIG. 39, when the above voltage is applied, the second electrode is formed below the first electrode in the Z direction.
  • the direction of the current flowing through the odd-numbered layer BL via 1055 and the even-numbered layer BL via 1054 changes at the time of low resistance writing, so that the type of the bit line selection switch element is changed accordingly.
  • the odd layer BL via 1055 is connected to an odd layer bit line selection switch element 1003 formed of a PMOS transistor
  • the even layer BL via 1054 is connected to an even layer bit line selection switch element 1004 formed of an NMOS transistor. Connected.
  • a current-limiting function by a source follower method can be performed at the time of low resistance writing. That is, in FIG.
  • the selection switch element (odd layer bit line selection switch element 1003) is composed of a PMOS transistor, while the second via connected to the even layer bit line (even layer BL via 1054).
  • the bit line selection switch element (even layer bit line selection switch element 1004) is configured by an NMOS transistor.
  • FIG. 40 shows a multi-layer memory cell array in which the memory cell array shown in FIG. 39 is divided into eight layers, and is the same as FIG. 39 except that bit lines, word lines, and memory cells are stacked in an upper layer.
  • the memory cell array shown in FIG. 40 has a multilayer structure similar to that of the memory cell array shown in FIG. 33. Compared with the memory cell array shown in FIG. Since the opposite is true, the transistor types (PMOS / NMOS) constituting the odd layer bit line selection switch element 1003 and the even layer bit line selection switch element 1004 are reversed. Therefore, the operation of the memory cell array shown in FIG. 40 is the same as that of the memory cell array shown in FIG.
  • the memory cell array is the same as the memory cell array shown in FIG. Therefore, a detailed description of the operation of the memory cell array shown in FIG. 40 is omitted.
  • the first bit line selection switch element or the second bit line selection switch element is used depending on whether the selected memory cell to be written is written in the high resistance state or the low resistance state.
  • the voltage applied to the gate terminal is the same, so that the high resistance writing and the low resistance writing can be switched by simply changing the applied voltage of the global bit line 56 and the applied voltage of the selected word line. This makes it easy to handle high-speed writing.
  • the odd layer bit line selection switch element 1001 (or 1003) connected to the odd layer bit line and the even layer bit line selection switch connected to the even layer bit line.
  • the selection of the bit line and the current limiting function by the source follower method at the time of low resistance writing are realized at the same time.
  • the present invention is not limited to such embodiments.
  • FIG. 37 shows the overall configuration of the cross-point variable resistance nonvolatile memory device according to the present invention, but the present invention does not require all the components shown in FIG.
  • the cross-point type variable resistance nonvolatile memory device according to the present invention includes at least one vertical array plane (two-layer memory cell, two-layer bit line, one-layer structure) shown in FIG. Word line, two bit line vias, and two bit line selection switch elements). With this configuration, low-resistance writing with a limited current can be performed with a small number of transistors.
  • the present invention is a cross-point variable resistance nonvolatile memory device, in particular, can be configured with a small layout area and a write circuit with a current limit for setting a resistance value in a low resistance state. Therefore, it is useful as a cross-point type resistance change nonvolatile memory device having a multilayer structure having stable resistance change characteristics at low cost.
  • variable resistance element 11 upper electrode (third electrode) 12 Second variable resistance layer 13 First variable resistance layer 14 Lower electrode 21 Upper electrode (second electrode) 22 Current control layer 23 Lower electrode (first electrode) 26-28 Via 29, 29a, 29b Current control element 51 Memory cell 52, 52a-52d Word line 53, 53a-53b, 1053c-1053h Bit line 54, 1054 Even layer BL (bit) line via (second via) 55, 1055 Odd layer BL (bit) line via (first via) 56 Global bit lines 57, 57a, 65 to 68, 1002, 1004 Even layer bit line selection switch element (second bit line selection switch element) 58, 58a, 61 to 64, 1001, 1003 Odd-layer bit line selection switch element (first bit line selection switch element) 70 Upper wiring 71 Lower wiring 73 Sub bit line selection circuit 74 Word line decoder / driver circuit 90, 90a, 92, 94, 96 N-type current limiting element 91, 91a, 93, 95, 97 P-type current limiting element 98

Abstract

メモリセル（５１）が、複数層形成されたＸ方向のビット線（５３ａおよび５３ｂ）とＹ方向のワード線（５２ａ）との各交点位置に形成される。Ｚ方向に揃ったビット線群毎に、ワード線が共通の複数の垂直アレイ面が、Ｙ方向に並んだ多層クロスポイント構造で、共通接続された偶数層のビット線（５３ｂ）は偶数層ビット線選択スイッチ素子（１００２）によって、共通接続された奇数層のビット線（５３ａ）は奇数層ビット線選択スイッチ素子（１００１）によって、グローバルビット線（５６）との接続／非接続を切替制御される。偶数層ビット線選択スイッチ素子（１００２）および奇数層ビット線選択スイッチ素子（１００１）は、ビット線の選択機能と共に、低抵抗化書き込み時における電流制限機能も有する。

Description

クロスポイント型抵抗変化不揮発性記憶装置
　本発明はいわゆる抵抗変化素子を用いて構成されたクロスポイント型メモリセルを有する不揮発性記憶装置に関するものである。
　近年、いわゆる抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号に応じて抵抗値の変化が生じる（高抵抗状態と低抵抗状態との間を遷移する）性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。
　また、抵抗変化素子を用いたメモリセルについて、その１つにいわゆるクロスポイント構造がある。クロスポイント構造では、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、各メモリセルが構成される。近年、このようなクロスポイント型の抵抗変化不揮発性記憶装置が各種開発されている（例えば、特許文献１～４参照）。
　特許文献１では、双方向性を有する可変抵抗体をクロスポイント構造として用いたメモリセルの不揮発性記憶装置が示されている。その中で、非選択メモリセルに流れるいわゆる漏れ電流を低減することを目的として、メモリセルを構成する双方向非線形素子として例えばバリスタを用いることが開示されている。
　特許文献２では、高抵抗状態と低抵抗状態とを記憶し、電圧印加によって高抵抗状態と低抵抗状態とを切り換える抵抗記憶素子を有する不揮発半導体記憶装置において、低抵抗状態から高抵抗状態に変化させる際には、抵抗変化しうる所定の定電圧を印加することで高抵抗化し、高抵抗状態から低抵抗状態に変化させる際には、抵抗記憶素子に抵抗変化しうる所定の定電流を流し、電流値に応じた低抵抗値の抵抗状態に変化させることができる書き込み方法が開示されている。
　特許文献３では、半導体基板と、前記半導体基板上に形成されて、印加電圧の極性に応じて決まる高抵抗状態または低抵抗状態を不揮発に記憶するプログラマブル抵抗素子とある電圧範囲でのオフ抵抗値が選択状態のそれの１０倍以上であるアクセス素子との積層構造で構成されるメモリセルが３次元多層構造に配列されたクロスポイントメモリセルアレイと、前記半導体基板に前記メモリセルアレイの下に位置するように形成された、前記メモリセルアレイのデータ読み出しおよび書き込みを行うための読み出し／書き込み回路とを有する構成にする事で集積度を拡大できることが示されている。
　ただし、特許文献２に記載されている様な、高抵抗状態から低抵抗状態に変化させる際に、プログラマブル抵抗素子に抵抗変化しうる所定の定電流を流し、電流値に応じた低抵抗値の抵抗状態に変化させることができるといった書き込み方法は開示されていない。
　特許文献４では、多層構造の３次元クロスポイント型抵抗変化メモリセルアレイにおいて、非選択メモリセルへのリーク電流を減じ、安定動作を目的として、短く分割したローカルビット線をグローバルビット線に、選択的に切替えるスイッチを介して、接続する構成の階層ビット線構造を小面積で実現する構成とそのレイアウト方法が開示されている。
特開２００６－２０３０９８号公報（図２、図５） 国際公開第２００６／１３７１１１号（図３） 特許第４３７７８１７号公報（図１８） 国際公開第２００９／１５３４号
　しかしながら、上述した従来の技術では、各層の特性が安定的となる様に、各層において、抵抗記憶素子（抵抗変化素子）を構成する第１電極と抵抗変化層と第２電極とが半導体基板に垂直な方向に対して同じ順に配置したメモリセルで構成される多層のクロスポイント型抵抗変化不揮発性記憶装置を作成した場合に、各層共に統一された電流制限方法によってメモリセルが安定して抵抗変化動作をすることが困難になるという問題がある。
　前記問題に鑑み、本発明は、各層の特性が安定的となる様に、各層において、抵抗記憶素子（抵抗変化素子）を構成する第１電極と抵抗変化層と第２電極とが半導体基板に垂直な方向に対して同じ順に配置したメモリセルで構成される多層のクロスポイント型抵抗変化不揮発性記憶装置であって、各層共に統一された電流制限方法によってメモリセルに対する低抵抗状態の安定的な抵抗値設定が可能な不揮発性記憶装置を提供することを目的とする。
　本発明の一形態では、抵抗変化素子を用いた不揮発性記憶装置について、抵抗変化素子と直列に接続された電流制御素子を有するメモリセルで構成される多層クロスポイント構造を用いると共に、ローカルビット線とグローバルビット線を有する階層ビット線構造を採用し、かつ、階層ビット線構造を実現するためのビット線選択スイッチ素子に起因するレイアウト面積の増加を抑制する構成を備えている。更に、低抵抗化書き込み時の安定的な抵抗値設定を目的とするために、奇数層および偶数層のメモリセルに対応して、一方のビット線選択スイッチ素子をＰＭＯＳトランジスタとし、他方のビット線選択スイッチ素子をＮＭＯＳトランジスタとして、双方向の電流制限機能を有する構成としている。
　すなわち、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置の一形態は、クロスポイント型抵抗変化不揮発性記憶装置であって、基板と、前記基板の上に形成されており、極性の異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に変化する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが複数配置されたメモリセルアレイとを備え、前記各メモリセルは、前記基板の主面に近い第１層および前記基板の主面から遠い第２層に形成されたＸ方向に延びた複数のビット線と、前記第１層のビット線と前記第２層のビット線との間に形成されたＹ方向に延びた複数のワード線との交点位置のそれぞれに、当該ビット線と当該ワード線とに挟まれて形成されており、前記第１層のビット線と前記ワード線との交点位置に形成された前記メモリセルを第１のメモリセルとし、前記第２層のビット線と前記ワード線との交点位置に形成された前記メモリセルを第２のメモリセルとし、層が重なる方向であるＺ方向に並んだ前記複数のビット線群毎に構成され、前記Ｙ方向に並んで配置された少なくとも１つのＸＺ面のそれぞれを垂直アレイ面とした場合に、前記少なくとも１つの垂直アレイ面は、前記少なくとも１つの垂直アレイ面を垂直に貫通する前記複数のワード線を共通に有し、前記少なくとも１つの垂直アレイ面のそれぞれにおいて、前記第１層のビット線はＺ方向に繋がれた第１のビアに接続され、かつ、前記第２層のビット線はＺ方向に繋がれた第２のビアに接続され、前記メモリセルに含まれる前記抵抗変化素子は、第１電極と抵抗変化層と第２電極とがＺ方向にこの順に配置されて構成され、前記第１電極を基準に前記第２電極に所定電圧以上の電圧が印加されたとき前記高抵抗状態に変化し、前記第２電極を基準に前記第１電極に所定電圧以上の電圧が印加されたとき前記低抵抗状態に変化する特性を有し、前記第１のメモリセルを構成する抵抗変化素子と、前記第２のメモリセルを構成する抵抗変化素子とは、前記第１電極と前記抵抗変化層と前記第２電極とがＺ方向に対して同じ順に配置され、前記クロスポイント型抵抗変化不揮発性記憶装置はさらに、前記少なくとも１つの垂直アレイ面毎に設けられたグローバルビット線と、前記少なくとも１つの垂直アレイ面毎に設けられ、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの一方で構成され、ソースまたはドレイン端子の一端が前記第１のビアと接続され、前記ソースまたはドレイン端子の他端が前記グローバルビット線と接続される第１のビット線選択スイッチ素子と、前記少なくとも１つの垂直アレイ面毎に設けられ、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの前記一方とは異なる他方で構成され、ソースまたはドレイン端子の一端が前記第２のビアと接続され、前記ソースまたはドレイン端子の他端が前記グローバルビット線と接続される第２のビット線選択スイッチ素子とを備える。
　本発明に係る多層メモリ構造のクロスポイント型抵抗変化不揮発性記憶装置は、同一構造のメモリセルを単純に積層する構造を前提にした構成（双方向電流制限機能）を備えるため、製造が容易となる。さらにその書き込み動作において、何れの層のメモリセルをアクセスした場合も、低抵抗状態への書き込みは所定電流量で電流制限した書き込みをすることができ、また高抵抗化状態への書き込みは前記所定電流量以上の電流で駆動することができるので、各層共に安定な書き込み動作を実現することができる。
　よって、本発明により、高速動作が可能で、大記憶容量に適したクロスポイント型抵抗変化不揮発性記憶装置が実現され、メモリを必要とする各種情報機器が普及してきた今日における本発明の実用的価値は極めて高い。
図１の（ａ）および（ｂ）は、それぞれ、単層および多層クロスポイントメモリセルの立体構造図である。 図２は、従来の多層クロスポイントメモリの断面構成図である。 図３は、メモリセルの断面構成図である。 図４は、メモリセルの等価回路図である。 図５は、メモリセルのＶ－Ｉ特性グラフである。 図６は、低抵抗化時の電流制限方法説明用等価回路図である。 図７は、多層クロスポイントメモリセルアレイの断面構成図である。 図８は、クロスポイントメモリセルの異方向積層断面構成図である。 図９は、クロスポイントメモリセルの同方向積層断面構成図である。 図１０は、メモリセルの断面構成図である。 図１１は、参考例に係る多層クロスポイントメモリの断面構成図である。 図１２は、参考例に係るメモリセルアレイの構成を示す回路図である。 図１３は、図１２のメモリセルアレイとその周辺回路を示す回路図である。 図１４は、図１２のメモリセルアレイを複数個用いたクロスポイント型抵抗変化不揮発性記憶装置の主要部を示す回路図である。 図１５は、参考例に係るクロスポイント型抵抗変化不揮発性記憶装置の構成を示す回路図である。 図１６の（ａ）および（ｂ）は、それぞれ、参考例に係るソースフォロワ方式および飽和電流制限方式の接続関係図である。 図１７の（ａ）および（ｂ）は、それぞれ、参考例に係るソースフォロワ方式および飽和電流制限方式の特性概要図である。 図１８Ａは、参考例に係るソースフォロワ方式における第（４ｎ＋１）層のメモリセルへの低抵抗化書き込みの動作を説明する図である。 図１８Ｂは、参考例に係るソースフォロワ方式における第（４ｎ＋１）層のメモリセルへの高抵抗化書き込みの動作を説明する図である。 図１８Ｃは、参考例に係るソースフォロワ方式における第（４ｎ＋２）層のメモリセルへの低抵抗化書き込みの動作を説明する図である。 図１８Ｄは、参考例に係るソースフォロワ方式における第（４ｎ＋２）層のメモリセルへの高抵抗化書き込みの動作を説明する図である。 図１８Ｅは、参考例に係るソースフォロワ方式における第（４ｎ＋３）層のメモリセルへの低抵抗化書き込みの動作を説明する図である。 図１８Ｆは、参考例に係るソースフォロワ方式における第（４ｎ＋３）層のメモリセルへの高抵抗化書き込みの動作を説明する図である。 図１８Ｇは、参考例に係るソースフォロワ方式における第（４ｎ＋４）層のメモリセルへの低抵抗化書き込みの動作を説明する図である。 図１８Ｈは、参考例に係るソースフォロワ方式における第（４ｎ＋４）層のメモリセルへの高抵抗化書き込みの動作を説明する図である。 図１９の（ａ）～（ｄ）は、それぞれ、参考例に係るソースフォロワ方式による奇数層メモリセルへの低抵抗化書き込み、奇数層メモリセルへの高抵抗化書き込み、偶数層メモリセルへの低抵抗化書き込み、偶数層メモリセルへの高抵抗化書き込みにおけるバイアス説明用の双方向電流制限回路の回路図である。 図２０の（ａ）～（ｄ）は、それぞれ、参考例に係るソースフォロワ方式による奇数層メモリセルへの低抵抗化書き込み、奇数層メモリセルへの高抵抗化書き込み、偶数層メモリセルへの低抵抗化書き込み、偶数層メモリセルへの高抵抗化書き込みにおけるバイアス説明用の双方向電流制限回路の特性図である。 図２１は、参考例に係るソースフォロワ方式における電流制限素子のゲートの設定電圧範囲を示す図である。 図２２Ａは、参考例に係る飽和電流制限方式における第（４ｎ＋１）層のメモリセルへの低抵抗化書き込みの動作を説明する図である。 図２２Ｂは、参考例に係る飽和電流制限方式における第（４ｎ＋１）層のメモリセルへの高抵抗化書き込みの動作を説明する図である。 図２２Ｃは、参考例に係る飽和電流制限方式における第（４ｎ＋２）層のメモリセルへの低抵抗化書き込みの動作を説明する図である。 図２２Ｄは、参考例に係る飽和電流制限方式における第（４ｎ＋２）層のメモリセルへの高抵抗化書き込みの動作を説明する図である。 図２２Ｅは、参考例に係る飽和電流制限方式における第（４ｎ＋３）層のメモリセルへの低抵抗化書き込みの動作を説明する図である。 図２２Ｆは、参考例に係る飽和電流制限方式における第（４ｎ＋３）層のメモリセルへの高抵抗化書き込みの動作を説明する図である。 図２２Ｇは、参考例に係る飽和電流制限方式における第（４ｎ＋４）層のメモリセルへの低抵抗化書き込みの動作を説明する図である。 図２２Ｈは、参考例に係る飽和電流制限方式における第（４ｎ＋４）層のメモリセルへの高抵抗化書き込みの動作を説明する図である。 図２３の（ａ）～（ｄ）は、それぞれ、参考例に係る飽和電流制限方式による奇数層メモリセルへの低抵抗化書き込み、奇数層メモリセルへの高抵抗化書き込み、偶数層メモリセルへの低抵抗化書き込み、偶数層メモリセルへの高抵抗化書き込みにおけるバイアス説明用の双方向電流制限回路の回路図である。 図２４の（ａ）～（ｄ）は、それぞれ、参考例に係る飽和電流制限方式による奇数層メモリセルへの低抵抗化書き込み、奇数層メモリセルへの高抵抗化書き込み、偶数層メモリセルへの低抵抗化書き込み、偶数層メモリセルへの高抵抗化書き込みにおけるバイアス説明用の双方向電流制限回路の特性図である。 図２５は、参考例に係る飽和電流制限方式における電流制限素子のゲートの設定電圧範囲を示す図である。 図２６は、参考例に係る飽和電流制限方式に対する電流制限制御回路の構成例である。 図２７は、参考例に係る展開例１の多層クロスポイントメモリの断面構成図である。 図２８は、参考例に係る展開例２の多層クロスポイントメモリの断面構成図である。 図２９は、参考例に係る展開例２のグローバルビット線ドライバ回路である。 図３０は、参考例におけるプルアップ素子のソース電圧の設定方法に関する電圧関係図である。 図３１は、参考例における偶数層または奇数層ビット線選択スイッチ素子および電流制限素子の等価回路である。 図３２は、本発明の実施の形態に係る２層クロスポイントメモリの断面構成図である。 図３３は、本発明の実施の形態に係る多層クロスポイントメモリの断面構成図である。 図３４は、本発明の実施の形態に係るメモリセルアレイの構成を示す回路図である。 図３５は、図３４のメモリセルアレイとその周辺回路を示す回路図である。 図３６は、図３４のメモリセルアレイを複数個用いたクロスポイント型抵抗変化不揮発性記憶装置の主要部を示す回路図である。 図３７は、本発明の実施の形態に係るクロスポイント型抵抗変化不揮発性記憶装置の構成を示す回路図である。 図３８Ａは、本発明の実施の形態に係るソースフォロワ方式における第（４ｎ＋１）層のメモリセルへの低抵抗化書き込みの動作を説明する図である。 図３８Ｂは、本発明の実施の形態に係るソースフォロワ方式における第（４ｎ＋１）層のメモリセルへの高抵抗化書き込みの動作を説明する図である。 図３８Ｃは、本発明の実施の形態に係るソースフォロワ方式における第（４ｎ＋２）層のメモリセルへの低抵抗化書き込みの動作を説明する図である。 図３８Ｄは、本発明の実施の形態に係るソースフォロワ方式における第（４ｎ＋２）層のメモリセルへの高抵抗化書き込みの動作を説明する図である。 図３９は、本発明の実施の形態の変形例に係る２層クロスポイントメモリの断面構成図である。 図４０は、本発明の実施の形態の変形例に係る多層クロスポイントメモリの断面構成図である。
（本発明の基礎となった知見）
　まず、本発明を詳細に説明する前に、本発明の基礎となった知見を説明する。
　図１の（ａ）はいわゆる単層クロスポイントメモリセルアレイの立体構造を示す図である。ここには、メモリセル５１、任意の一方向かつ平行に多数配線されたワード線（例えば第２層配線）５２、ワード線５２と直交するように一方向かつ平行に多数配線されたビット線（例えば第１層配線）５３が図示されている。ワード線５２とビット線５３との各交点の位置に、ビット線５３とワード線５２とに挟まれて、メモリセル５１が構成されている。図１の（ｂ）はいわゆる多層クロスポイントメモリセルアレイの立体構造を示す図である。ここには、ビット線５３が第１配線層に配置（第１層ビット線５３ａ）され、その上層に、ビット線５３と直交する様にワード線５２が第２配線層に配置（第１層ワード線５２ａ）され、更にその上層に、ワード線５２と直交する様にビット線５３が第３配線層に配置（第２層ビット線５３ｂ）され、更にその上層に、ビット線５３と直交する様にワード線５２が第４配線層に配置（第２層ワード線５２ｂ）され、更にその上層に、ワード線５２と直交する様にビット線５３が第５配線層に配置（第３層ビット線５３ｃ）される形態で幾重にも積み重ねられた構造が図示されている。ワード線５２とビット線５３との各交点の位置に、ビット線５３とワード線５２とに挟まれて、メモリセル５１が構成されている。
　このようにクロスポイント方式のメモリは配線の交点にメモリセルを形成する単純な構造で、さらにそれを垂直方向に積み重ねることで、微細化に頼ることなく単位面積当たりのメモリセルの面積の縮小化が可能なため、高集積化に適した構造として知られている。
　以下では本発明者らが以前に発明した多層クロスポイントメモリを例に、多層クロスポイントメモリを具体的に構成するうえで、新たに見い出した課題を説明する。
　〔クロスポイントメモリセルアレイの具体構造〕
　多層クロスポイントメモリの具体的な立体構造を説明する。
　図２は本発明者らが発明した多層クロスポイントメモリの一例（特許文献４）を示す図であり、ワード線方向から見た場合の断面図である。この構造は非選択メモリセルへのリーク電流を減じるためにメモリセルアレイを比較的小さな単位で多分割しても、チップ面積の増大を抑えることができる。
　図２には、メモリセル５１、基板と平行で紙面に垂直に配線されたワード線５２、基板と平行かつワード線５２と直交するように配線されたビット線５３（階層ビット線構造におけるローカルビット線）が図示されている。ワード線５２とビット線５３は、図１の（ｂ）と同様に、交互に積み重ねられ、本構成においては、ビット線５３は５層（第１層ビット線５３ａ～第５層ビット線５３ｅ）、ワード線５２は４層（第１層ワード線５２ａ～第４層ワード線５２ｄ）まで構成されており、各層のワード線５２とビット線５３の交差点にメモリセル５１が構成される。更に、本図には、ビット線５３の偶数層配線（第２層ビット線５３ｂ、第４層ビット線５３ｄ）を共通接続する偶数層ビット線ビア５４、ビット線５３の奇数層配線（第１層ビット線５３ａ、第３層ビット線５３ｃ、第５層ビット線５３ｅ）を共通接続する奇数層ビット線ビア５５、多層クロスポイントメモリセルアレイの下層領域を縦断する様に配線されたグローバルビット線５６、グローバルビット線５６と偶数層ビット線ビア５４とに接続され、偶数層ビット線選択信号に従ってグローバルビット線５６と偶数層ビット線ビア５４とを接続制御する偶数層ビット線選択スイッチ素子５７、グローバルビット線５６と奇数層ビット線ビア５５とに接続され、奇数層ビット線選択信号に従ってグローバルビット線５６と奇数層ビット線ビア５５とを接続制御する奇数層ビット線選択スイッチ素子５８が図示されている。
　図２に示す構造の多層クロスポイントメモリにおける所定のメモリセルに対する書き込み動作を以下に説明する。
　この構造では奇数層ビット線ビア５５に接続される第１層、第４層、第５層、第８層に属するメモリセル（第１層メモリセル５１ａ、第４層メモリセル５１ｄ、第５層メモリセル５１ｅ、第８層メモリセル５１ｈ）と、偶数層ビット線ビア５４とに接続される第２層、第３層、第６層、第７層に属するメモリセル（第２層メモリセル５１ｂ、第３層メモリセル５１ｃ、第６層メモリセル５１ｆ、第７層メモリセル５１ｇ）を選択する場合でその動作が分かれる。
　図２において、第１層、第４層、第５層、第８層に属するメモリセルアレイにそれぞれ属する任意に選択された１ビットのメモリセル（第１層メモリセル５１ａ、第４層メモリセル５１ｄ、第５層メモリセル５１ｅ、第８層メモリセル５１ｈ）に書き込む場合は、選択メモリセルに関連する一本のワード線５２に所定の第１の書き込み電圧（例えば０Ｖ）を印加し、同時に奇数層ビット線選択信号を奇数層ビット線選択スイッチ素子５８に与え、奇数層ビット線選択スイッチ素子５８をオン状態（かつ偶数層ビット線選択スイッチ素子５７はオフ状態）として、グローバルビット線５６に所定の第２の書き込み電圧（例えばＶｐ）を加えると、奇数層ビット線選択スイッチ素子５８を介して奇数層ビット線ビア５５と接続されるビット線５３に書き込み電圧Ｖｐが加わり、選択メモリセルに電圧Ｖｐが印加されて書き込みが実施される。この時、他の非選択メモリセルに関連するワード線５２には、所定の非選択電圧（例えばＶｐ／２）を印加する。
　一方、第２層、第３層、第６層、第７層に属する任意に選択された１ビットのメモリセル（第２層メモリセル５１ｂ、第３層メモリセル５１ｃ、第６層メモリセル５１ｆ、第７層メモリセル５１ｇ）に書き込む場合は、選択メモリセルに関連する一本のワード線５２に所定の第１の書き込み電圧（例えば０Ｖ）を印加し、同時に偶数層ビット線選択信号を偶数層ビット線選択スイッチ素子５７に与え、偶数層ビット線選択スイッチ素子５７をオン状態（かつ奇数層ビット線選択スイッチ素子５８はオフ状態）として、グローバルビット線５６に所定の第２の書き込み電圧（例えばＶｐ）を加えると、偶数層ビット線選択スイッチ素子５７を介して偶数層ビット線ビア５４と接続されるビット線５３に書き込み電圧Ｖｐが加わり、選択メモリセルに電圧Ｖｐが印加されて書き込みが実施される。この時、他の非選択メモリセルに関連するワード線５２には、所定の非選択電圧（例えばＶｐ／２）を印加する。
　メモリセル５１の高抵抗状態または低抵抗状態への書き込み（高抵抗化、または低抵抗化書き込みともいう）は、メモリセル５１両端の所定の印加電圧を、一方に対し他方を逆極性にすることによって実施する双方向的書き込みである。従って、上記の例で反対のデータ書き込みを行う場合は、グローバルビット線５６を所定の第１の書き込み電圧（例えば０Ｖ）、ワード線５２を所定の第２の書き込み電圧（例えばＶｐ）に設定すればよい。
　なお、メモリセルへの「高抵抗状態（または低抵抗状態）の書き込み」、あるいは、「高抵抗状態（または低抵抗状態）への書き込み」とは、メモリセル（より厳密には、メモリセルを構成する抵抗変化素子）を高抵抗状態（または低抵抗状態）に変化させることを意味する。
　〔メモリセルの構造〕
　図３にクロスポイントメモリに用いるメモリセル５１の断面構成図を示す。
　メモリセル５１は、抵抗変化素子１０と、電流制御素子２９とが直列接続された構成を有し、１ビットを構成している。
　抵抗変化素子１０は、窒化タンタル（ＴａＮ）で構成される下部電極１４の上層に酸素不足型のタンタル酸化物（ＴａＯｘ、０＜ｘ＜２．５）を第１の抵抗変化層（抵抗変化層を構成する第１の領域）１３として積層し、その上部界面に３００℃、２００Ｗ、２０秒の酸素プラズマを照射して、ＴａＯｘより酸素不足度が第１の抵抗変化層１３より小さいＴａＯｙ（ｘ＜ｙ）で構成される第２の抵抗変化層（抵抗変化層を構成する第２の領域）１２を薄く形成し、その上層に白金（Ｐｔ）で構成される上部電極１１を積層した構造としている。ここで、酸素不足型とは、通常絶縁性を示す化学量論的組成である金属酸化物の組成より酸素量が少なく、半導体的な電気特性を示す金属酸化物の組成状態を指す。また、第２の抵抗変化層１２と接する電極となる上部電極１１は白金（Ｐｔ）を用いているが、第１の抵抗変化層１３を構成するタンタル（Ｔａ）および下部電極１４を構成する窒化タンタル（ＴａＮ）の標準電極電位より高い材料を用いることが特徴である。
　この構造の場合、抵抗変化は白金（Ｐｔ）で構成される上部電極１１と接する、より酸素不足度が小さいＴａＯｙで構成される第２の抵抗変化層１２で生じ、上部電極１１の電圧を下部電極１４の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は高抵抗状態に変化し、逆に下部電極１４の電圧を上部電極１１の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０が低抵抗状態に変化する。
　より詳しくは、抵抗変化素子１０の構成は、以下の通りである。
　抵抗変化層（第１の抵抗変化層１３と第２の抵抗変化層１２とで構成される層）は、下部電極１４と上部電極１１との間に介在され、下部電極１４と上部電極１１との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、下部電極１４と上部電極１１との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。抵抗変化層は、下部電極１４に接続する第１の抵抗変化層１３と、上部電極１１に接続する第２の抵抗変化層１２の少なくとも２層を積層して構成される。
　第１の抵抗変化層１３は、酸素不足型の第１の金属酸化物で構成され、第２の抵抗変化層１２は、第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されている。抵抗変化素子１０の第２の抵抗変化層１２中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
　「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
　例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
　酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
　「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物層を構成する金属と、第２の金属酸化物層を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。
　抵抗変化層を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
　例えば、ハフニウム酸化物を用いる場合、第１の金属酸化物の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の金属酸化物の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、３～４ｎｍとしてもよい。
　また、ジルコニウム酸化物を用いる場合、第１の金属酸化物の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の金属酸化物の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、１～５ｎｍとしてもよい。
　第１の金属酸化物を構成する第１の金属と、第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属酸化物は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に下部電極１４と上部電極１１との間に印加された電圧は、第２の金属酸化物に、より多くの電圧が分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。
　また、第１の抵抗変化層１３となる第１の金属酸化物を構成する第１の金属と、第２の抵抗変化層１２となる第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。
　例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
　積層構造の抵抗変化層における抵抗変化現象は、いずれも抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。
　つまり、第２の金属酸化物に接続する上部電極１１に、下部電極１４を基準にして正の電圧を印加したとき、抵抗変化層中の酸素イオンが第２の金属酸化物側に引き寄せられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。
　逆に、第２の金属酸化物に接続する上部電極１１に、下部電極１４を基準にして負の電圧を印加したとき、第２の金属酸化物中の酸素イオンが第１の金属酸化物側に押しやられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。
　酸素不足度がより小さい第２の金属酸化物に接続されている上部電極１１は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の金属酸化物を構成する金属及び下部電極１４を構成する材料と比べて標準電極電位が、より高い材料で構成する。また、酸素不足度がより高い第１の金属酸化物に接続されている下部電極１４は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。
　すなわち、第２の電極の標準電極電位Ｖ２、第２の金属酸化物を構成する金属の標準電極電位Ｖｒ２、第１の金属酸化物を構成する金属の標準電極電位Ｖｒ１、第１の電極の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。
　上記の構成とすることにより、上部電極１１と第２の金属酸化物の界面近傍の第２の金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
　電流制御素子２９は、印加電圧の正負双方向に非線形の電流電圧特性を有するダイオード素子で、窒素不足型窒化シリコンで構成される電流制御層２２を窒化タンタル（ＴａＮ）等で構成される下部電極２３と上部電極２１とでサンドイッチした構造を有している。双方向に非線形の電流電圧特性とは、所定の電圧範囲では、電流制御素子２９は高抵抗（オフ）状態を示し、所定の電圧範囲より電圧が高い領域および電圧が低い領域では低抵抗（オン）状態を示すことをいう。つまり、印加電圧の絶対値が所定値以下のときに電流制御素子２９は高抵抗（オフ）状態を示し、所定値より大きいときに電流制御素子２９は低抵抗（オン）状態を示す。
　メモリセル５１は、抵抗変化素子１０と電流制御素子２９とがビア２７を用いて直列接続されたメモリセルである。ビア２６によって、抵抗変化素子１０の上部電極１１と上部配線７０（ビット線５３またはワード線５２に相当）とが接続され、ビア２８によって、電流制御素子２９の下部電極２３と下部配線７１（ビット線５３またはワード線５２に相当）とが接続される。
　なお、図３において、電流制御素子２９と抵抗変化素子１０の関係は上下逆でもかまわない。
　また、メモリセル５１は、図１０（後ほど詳細説明する）に示す、ビア２７を省略した構造のものであっても構わない。
　図４は、抵抗変化素子１０の構造と対応した接続関係を示す回路図、つまり、メモリセル５１に対応する等価回路図を示している。抵抗変化素子１０の等価回路図は、上部電極１１側に位置する第２の抵抗変化層１２の方向を明記する為、その方向を黒塗りで表わしている。
　〔メモリセルの特性〕
　次に、メモリセル５１の動作について図５を用いて説明する。図５は、図３の構造を持つメモリセル５１に対し、下部配線７１よりも上部配線７０が高い電圧となる極性を正として電圧を印加した場合の電圧と電流との関係を実測した特性図である。
　当初、メモリセル５１は高抵抗状態であるとする。メモリセル５１に対し、印加電圧０Ｖから、上部配線７０よりも下部配線７１が高い電位となる負極性の電圧を徐々に印加していくと、約－２．５Ｖ付近（Ｃ点）から電流が流れ出し、－３．０Ｖを超える辺りで抵抗変化素子は高抵抗状態から低抵抗状態へと変化を開始する。さらに－４．０Ｖ（Ａ点）まで印加しているが、印加電圧に応じて急激に低抵抗化が進行している。その後、低抵抗状態のまま印加電圧０Ｖになるまで徐々に電圧を印加する。
　その後、メモリセル５１に対し、下部配線７１よりも上部配線７０が高い電位となる正極性の電圧を印加していくと、約１．５Ｖ付近（Ｄ点）から電流が流れ出し、低抵抗状態の到達電圧（Ａ点）と概ね点対称な点である３．９Ｖ付近（Ｂ点）で、抵抗変化素子は低抵抗状態から高抵抗状態へと変化を開始する。さらに、５．１Ｖまで印加すると電流増加が見られるが、この後印加電圧を下げていくと、印加電圧を上げるときと比較して電流が小さくなっているため、高抵抗状態に変化していることがわかる。
　すなわち、図５に示す実測データは、図３の構造を持つメモリセル５１について、上部配線７０の電圧を基準として下部配線７１の電圧が所定電圧ＶＬｔｈ以上高くなったとき低抵抗状態に変化し、下部配線７１の電圧を基準として上部配線７０の電圧が所定電圧ＶＨｔｈ以上高くなったとき高抵抗状態に変化する双方向性の抵抗変化特性を示し、また、低抵抗状態の印加電圧（Ａ点）と、高抵抗状態への変化開始電圧（Ｂ点）とが、概ね対称な電圧、電流関係にあることを示している。
　また、低抵抗状態の抵抗値は、特許文献２で開示されているのと同様に、本メモリセル５１においても、高抵抗状態から低抵抗状態に変化させる際には、抵抗変化素子１０に抵抗変化しうる所定の電圧で抵抗変化素子１０に流す電流値の大小に応じた低抵抗値に変化する。また、低抵抗状態の印加電圧（Ａ点）と、高抵抗状態への変化開始電圧（Ｂ点）はほぼ対称な特性を示し、従って高抵抗化は低抵抗化と同じ、またはそれ以上の電流で駆動することが必要になる。
　即ち、安定な抵抗変化動作を行うためには、低抵抗化においては所定の電流値で電流制限することで所定の低抵抗状態を得、一方高抵抗化においては、低抵抗化とは逆の向きの電圧を印加し、低抵抗化時より多い電流駆動をすることが安定な抵抗変化の為には必要となる。
　なお、メモリセル５１に電圧を印加しても、低抵抗化時（高抵抗状態）は０ＶからＣ点までの電圧区間および、高抵抗化時（低抵抗状態）は０ＶからＤ点までの電圧区間は顕著には電流が流れない電圧帯である。
　Ｃ点やＤ点は、電流制御素子２９の閾値電圧（以下ＶＦとよぶ）と、抵抗変化素子１０の抵抗変化電圧との合計電圧に対応している。クロスポイントアレイにおいては、選択セルにはこの合計電圧以上の電圧を印加し、非選択メモリセルにはこのＣ点とＤ点の間に動作点がくるように制御して非選択メモリセルへのリーク電流を減じて、クロスポイントアレイの読み出しや書き込みの動作を行うことが望ましい。
　〔従来の開示技術をもとにした最適なクロスポイント構造と課題〕
　以上のように、従来知られている抵抗変化素子の構造や特性、多層クロスポイントメモリの構造を元に抵抗変化が安定に生じるため、より望ましい構造の一例が図７である。
　図７は、図２においてメモリセル５１の上下方向を明示した以外は同じであり、図７において断面Ａで示す箇所の断面構造を示したものが、図８である。
　第２層、第４層、第６層、第８層の偶数層に属するメモリセル（第２層メモリセル５１ｂ、第４層メモリセル５１ｄ、第６層メモリセル５１ｆ、第８層メモリセル５１ｈ）を構成する抵抗変化素子１０は、第１層、第３層、第５層、第７層の奇数層に属するメモリセル（第１層メモリセル５１ａ、第３層メモリセル５１ｃ、第５層メモリセル５１ｅ、第７層メモリセル５１ｇ）を構成する抵抗変化素子１０とＺ方向の構成が逆の関係で、各層のメモリセル５１の向きは、奇数層メモリセルアレイが酸素不足度の小さい第２の抵抗変化層１２が上側に、偶数層メモリセルアレイが酸素不足度の小さい第２の抵抗変化層１２が下側に位置するように、層毎で交互に抵抗変化素子１０の向きを形成する。この様な構成が最適なのは次のような理由によるものである。
　先述のように、抵抗変化素子１０を高抵抗状態から低抵抗状態に変化させる場合、第２の抵抗変化層１２に接する側の電極１１を他方の電極１４に対して所定の電圧以上負電圧にする必要がある。またこのとき、所定の電流値以上流れないように電流制限することで、所定の低抵抗状態の抵抗値を設定することができる。また低抵抗状態から高抵抗状態に変化させる場合は、これとは逆向きに、低抵抗化での電流制限値以上の駆動電流で駆動する必要がある。
　例えば、第２層メモリセル５１ｂに属するメモリセルおよび第３層メモリセル５１ｃに属するメモリセルを、低抵抗状態に設定する動作を考える。何れも第２層ビット線５３ｂを共有し、偶数層ビット線ビア５４および偶数層ビット線選択スイッチ素子５７を介してグローバルビット線５６に繋がっている。そしてグローバルビット線５６に所定の第２の書き込みパルス電圧ＶＰを与え、一方、第２層メモリセル５１ｂに属するメモリセルを低抵抗化する場合は選択するメモリセルと接続される所定の第１層ワード線５２ａを、あるいは第３層メモリセル５１ｃに属するメモリセル５１ｃを低抵抗化する場合は選択するメモリセルと接続される所定の第２層ワード線５２ｂの何れかに所定の第１の書き込みパルス電圧（例えば０Ｖ）を印加する。
　２層目の抵抗変化素子１０と３層目の抵抗変化素子１０は、Ｚ方向で逆の関係（上下対称）の構造で形成されているので、第２層メモリセル５１ｂに属するメモリセルへの書き込みも第３層メモリセル５１ｃに属するメモリセルへの書き込みも、選択されるワード線の位置を変えるだけでグローバルビット線は、同じ制御（極性）でおこなうことができる。
　図６は、説明の簡単化のための図であり、図７において選択される１つのメモリセルと奇偶数層ビット線選択スイッチ素子とを抜き出した等価回路図である。図６には、奇数層ビット線選択スイッチ素子５８または偶数層ビット線選択スイッチ素子５７を意味するＮＭＯＳトランジスタ５７８が図示されている。
　低抵抗化は、矢印Ｉｂで示される、グローバルビット線（ＧＢＬ）５６側からワード線（ＷＬ）５２側に電流が流れる向きで生じる。このとき、ＮＭＯＳトランジスタ５７８のソースはビット線５３側となるが、そのソース電圧は少なくともメモリセル５１が低抵抗化書き込み電圧に相当する電圧以上になるようにグローバルビット線５６の電圧が設定される。このため、この方向に電流を流すときはＮＭＯＳトランジスタ５７８に基板バイアス効果が生じ、逆向きに流す場合に比べＮＭＯＳトランジスタ５７８の電流駆動能力は減少する。また、ＮＭＯＳトランジスタ５７８のゲート電圧は、低抵抗化書き込み電圧とＮＭＯＳトランジスタ５７８の閾値電圧の和以上の所定電圧を設定しておけば、グローバルビット線５６の電圧を高く印加してもゲート電圧で決まる定電流源として動作（ソースフォロワ動作）する。
　一方、高抵抗化は、矢印Ｉａで示される、ワード線５２側からグローバルビット線５６側に電流が流れる向きで生じる。高抵抗化では、ＮＭＯＳトランジスタ５７８に基板バイアス効果が小さい向きとなり、低抵抗化時と同じ電圧を逆向きに印加するだけで、低抵抗化時よりもより大きな電流を駆動することができ安定な抵抗変化動作が可能となる。以上のような構造にすることで、低抵抗化動作および高抵抗化動作を安定的に行うことができる。
　ところで、クロスポイントメモリセルアレイの製造方法の観点からは、図９に示す構造の方が、製造プロセスがより容易で望ましい構造である。図９に示される構造の特徴は、何れの層においてもメモリセルアレイ層を構成する抵抗変化素子１０は、第１の抵抗変化層１３と第２の抵抗変化層１２がＺ方向に対し同じ順番で積層される点にある。
　抵抗変化素子１０の製造法として、下部電極１４の上層に酸素不足型の第１の抵抗変化層１３を形成し、その上部界面を酸化して、第１の抵抗変化層１３よりも酸素不足度が小さい第２の抵抗変化層１２を形成する方法がある。この形成手段を多層クロスポイントメモリに適用した場合、図７の奇数層メモリセル（第１層メモリセル５１ａ、第３層メモリセル５１ｃ、第５層メモリセル５１ｅ、第７層メモリセル５１ｇ、以下、奇数層メモリセルと呼ぶ）は同様に形成されるが、偶数層メモリセル（第２層メモリセル５１ｂ、第４層メモリセル５１ｄ、第６層メモリセル５１ｆ、第８層メモリセル５１ｈ、以下、偶数層メモリセルと呼ぶ）については先に第２の抵抗変化層１２を形成することはできない。
　また、第２の抵抗変化層１２を独立に形成する別の手段として、第２の抵抗変化層１２をスパッタで成膜形成する方法がある。この方法を図８に示す構造に適用すると、奇数層メモリセルも偶数層メモリセルも同じ構造で形成する事は可能となる。しかし、この場合、第１の抵抗変化層１３と第２の抵抗変化層１２の境界（界面）の状態や、第２の抵抗変化層１２と電極１１または第２の抵抗変化層１２ａと電極１１ａの境界（界面）状態が、奇数層メモリセルと偶数層メモリセルとで微妙に異なり、抵抗変化特性に差異をもたらす事が考えられる。
　例えば、奇数層メモリセルの場合、第１の抵抗変化層１３を成膜後、高抵抗層である第２の抵抗変化層１２がスパッタされる。その為、第１の抵抗変化層１３の表面は、自然酸化膜がわずかでも付着することが考えられる。
　一方、偶数層メモリセルの場合、高抵抗層である第２の抵抗変化層１２ａを成膜後に第１の抵抗変化層１３ａを形成する為、その様な自然酸化膜等の付着がない。
　その結果書き込みや読み出し性能、歩留り、さらには信頼性の実力が奇数層のメモリセルと偶数層のメモリセルで異なる可能性が考えられる。その為、図９に示す様に、メモリセル５１が、各層とも同一の向きに形成される、何れの層においても同一の製造プロセス条件で製造できる構造が望ましい。
　しかしながら、このような構造を採用した場合、次のような課題が生じる。
　この望ましい構造を採用した場合の動作として、例えば図９に示す構造において、第２層メモリセル５１ｂに属するメモリセル（つまり、偶数層メモリセル）を低抵抗状態に書き込む場合と、第３層メモリセル５１ｃに属するメモリセル（奇数層メモリセル）を低抵抗状態に書き込む場合を考える。
　第２層メモリセル５１ｂに属するメモリセルに低抵抗状態を書き込む場合は、第３層メモリセル５１ｃに属するメモリセルと共有する第２層ビット線７１（５３ｂ）に所定の第１の書き込み電圧（例えば０Ｖ）を印加する。一方、第３層目のメモリセルに低抵抗状態を書き込む場合は、共有する第２層ビット線７１（５３ｂ）に所定の第２の書き込み電圧（例えばＶＰ＞０）を印加する必要がある。このことは図６で示す等価回路で考察すると、第２層メモリセル５１ｂに属するメモリセルへの低抵抗化状態の書き込みは矢印Ｉａの向きで、第３層メモリセル５１ｃに属するメモリセルへの低抵抗状態の書き込みは矢印Ｉｂの向きで行い、各々の場合で同じ電流量で電流制限する必要がある。
　偶数層ビット線選択スイッチ素子５７および奇数層ビット線選択スイッチ素子５８をそれぞれＮＭＯＳトランジスタ５７８で構成した場合、先述のように、矢印Ｉｂの向きではＮＭＯＳトランジスタ５７８はソースフォロワ動作により電流が制限され、矢印Ｉａの向きではソースフォロワ動作しないためそれ以上の電流が駆動される。
　即ち、奇数層のメモリセルは安定な抵抗変化動作が行えるが、偶数層のメモリセルはこの構造では安定した抵抗変化動作が行えないという課題が判明した。
　そこで、前記問題に鑑み、本発明は、各層の特性が安定的となる様に、各層において、抵抗記憶素子（抵抗変化素子）を構成する第１電極と抵抗変化層と第２電極とが半導体基板に垂直な方向に対して同じ順に配置したメモリセルで構成される多層のクロスポイント型抵抗変化不揮発性記憶装置であって、各層共に統一された電流制限方法によってメモリセルに対する低抵抗状態の安定的な抵抗値設定が可能な不揮発性記憶装置を提供することを目的とする。
　まず、本発明の実施の形態を説明する前に、本出願人が既に出願（特許文献５（国際公開第２０１１／１５２０６１号））している、双方向電流制限回路を用いた構成に係る発明の実施の形態１および２を、それぞれ、本願発明を説明するための「参考例１」および「参考例２」として、図１０～図３１を用いて説明する。これらの参考例１および参考例２は、本発明と同様の目的を達成する一形態であるが、双方向電流制限回路を用いている点で、そのような回路を用いることなく、簡素な回路で電流制限を実現している本願発明（後述する実施の形態）と異なる。
　なお、以下の説明においては、抵抗変化素子に印加するパルス電圧の印加方向と抵抗変化極性、すなわち抵抗変化素子に印加するパルス電圧の印加方向と高抵抗化状態または低抵抗化状態への変化の関係が明確であることが前提になっている。これは抵抗変化素子の電極材料や抵抗変化層の構造により実現可能である。
　国際公開第２００９／１４１８５７号（特許文献６）では、遷移金属酸化物を、標準電極電位の異なる材料の電極で挟んだ構造の抵抗変化素子とトランジスタとを接続した１Ｔ１Ｒ型抵抗変化メモリにおいて、標準電極電位の高い方の電極を基準に標準電極電位の低い方の電極に所定の電圧を印加し、電流制限することで所定の低抵抗状態が設定でき、一方、標準電極電位の低い方の電極を基準に標準電極電位の高い方の電極に所定の電圧を印加することで高抵抗状態に制御できることが開示されている。
　本出願人による先の特許出願（国際公開第２０１０／０２１１３４号（特許文献７））では、遷移金属酸化物と、それより酸素不足度が小さい同じく遷移金属酸化物とを積層し、それらの積層構造を電極で挟んだ構成の抵抗変化素子とトランジスタとを接続した１Ｔ１Ｒ型抵抗変化メモリにおいて、酸素不足度が小さい方の遷移金属酸化物と接する電極を基準に酸素不足度の大きい方の遷移金属酸化物と接する電極に所定の電圧を印加し、電流制限することで所定の低抵抗状態が設定でき、一方、酸素不足度の大きい方の遷移金属酸化物と接する電極を基準に酸素不足度が小さい方の遷移金属酸化物と接する電極に所定の電圧を印加することで高抵抗状態に制御できることが開示されている。
　この様に、電極の標準電極電位や抵抗変化層の酸素不足度の大小もしくはその組み合わせで抵抗変化極性が制御できるがこれらの基礎データの詳細はこれらの特許文献６および７に記載されているので、詳細は省略する。
　（参考例１）
　〔回路構成の説明〕
　図１０は参考例１に係る多層構造のメモリセルアレイのクロスポイント型抵抗変化不揮発性記憶装置を構成するメモリセル５１の断面構造を示す図である。
　メモリセル５１は、窒化タンタル（ＴａＮ）で構成される第１電極２３、窒素不足型窒化シリコンで構成される電流制御層２２、ＴａＮで構成される第２電極２１、酸素不足型タンタル酸化物（ＴａＯｘ）で構成される第１の抵抗変化層１３、第１の抵抗変化層１３を酸素プラズマ雰囲気中で酸化して形成された、ＴａＯｘより酸素不足度が小さいＴａＯｙ（ｘ＜ｙ）で構成される第２の抵抗変化層１２、白金（Ｐｔ）で構成される第３電極１１を順に積層した構造で構成される。メモリセル５１の下層には、アルミニウム（Ａｌ）で構成される下部配線７１が配置され、この下部配線７１とメモリセル５１の第１電極２３とは第１ビア２８で接続されている。一方、メモリセル５１の上層には、アルミニウム（Ａｌ）で構成される上部配線７０が配置され、この上部配線７０とメモリセル５１の第３電極１１とは第３ビア２６で接続されている。また、下部配線７１と上部配線７０とは、お互いに直交するように配置されている。
　この構造では、第１電極２３と電流制御層２２と第２電極２１で電流制御素子２９を構成し、第２電極２１と第１の抵抗変化層１３と第２の抵抗変化層１２と第３電極１１で抵抗変化素子１０を構成している。つまり、メモリセル５１は、極性の異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に変化する抵抗変化素子１０と、その抵抗変化素子１０に直列に接続された電流制御素子２９とを有する。
　ここで第２電極２１は、電流制御素子２９の電極と、抵抗変化素子１０の電極とを兼用している。またこのメモリセル構造では従来技術で説明したように、第２の抵抗変化層１２は、第１の抵抗変化層１３の構成材料であるタンタルおよび抵抗変化素子１０の下部電極に相当する第２電極２１の構成材料であるＴａＮのいずれの標準電極電位よりも高い標準電極電位をもつ材料（ここでは白金（Ｐｔ））で構成される第３電極と接し、第１の抵抗変化層１３より酸素不足度が小さいＴａＯｙで構成される第２の抵抗変化層１２で生じる。上部配線７０の電圧を下部配線７１の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は高抵抗化方向に変化し、逆に下部配線７１の電圧を上部配線７０の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は低抵抗化方向に変化する。つまり、抵抗変化素子１０は、第２電極と第３電極とそれらに挟まれた第１の抵抗変化層１３と第２の抵抗変化層１２がＺ方向（後述する積層方向）に順に配置され、第２電極から第３電極方向にみた構造と、第３電極から第２電極方向にみた構造は非対称性を有し、第２電極を基準に第３電極に所定電圧以上の電圧が印加されたとき高抵抗状態に変化し、第３電極を基準に第２電極に所定電圧以上の電圧が印加されたとき低抵抗状態に変化する特性を有する。
　また以降、本参考例では、下部配線７１がビット線またはワード線に該当し、それと直交関係にある上部配線７０がワード線またはビット線に該当している。
　図１０のメモリセル５１を積層したメモリセルアレイの構成は、図９に示す様に、メモリセル５１が各層とも同一の向きに形成されている。
　図９の特徴は、何れの層においてもメモリセルアレイ層を構成する抵抗変化素子１０は、第１の抵抗変化層１３と第２の抵抗変化層１２がＺ方向に対し同じ順番で積層される点にある。
　図１１は、本参考例におけるクロスポイント型抵抗変化不揮発性記憶装置の一部（一つの垂直アレイ面）であって、図９と同じ形態でメモリセルが積層された多層クロスポイントメモリセルアレイをワード線方向から見たメモリセルアレイの断面構造と、その下層部に配置される回路構成を示す構成概要図を示している。
　アルミニウム等の配線材料で構成され、この紙面に水平方向（Ｘ方向）に延びるよう配置される第１層ビット線５３ａと、アルミニウム等の配線材料で構成されこの紙面に垂直方向（Ｙ方向：図示せず）に延びるよう配置される第１層ワード線５２ａの交点に、メモリセル５１が配置され、第１層ビット線５３ａ上にＸ方向に沿ってｎビット配列し、第１層メモリセル５１ａを形成している。
　そして、第１層メモリセル５１ａの上層（Ｚ方向）に、今度は第１層ワード線５２ａを下にして、アルミニウム等の配線材料で構成され、この紙面のＸ方向に延びるよう配置される第２層ビット線５３ｂとの交点に、メモリセル５１が配置され、やはり第２層ビット線５３ｂ下にＸ方向に沿ってｎビット配列し、第２層メモリセル５１ｂを形成している。なお、Ｚ方向とは、層が重なる方向である。
　以下同様にワード線またはビット線を共用する形で、第２層ビット線５３ｂと第２層ワード線５２ｂとの交点に第３層メモリセル５１ｃを、第２層ワード線５２ｂと第３層ビット線５３ｃとの交点に第４層メモリセル５１ｄを、第３層ビット線５３ｃと第３層ワード線５２ｃとの交点に第５層メモリセル５１ｅを、第３層ワード線５２ｃと第４層ビット線５３ｄとの交点に第６層メモリセル５１ｆを、第４層ビット線５３ｄと第４層ワード線５２ｄとの交点に第７層メモリセル５１ｇを、第４層ワード線５２ｄと第５層ビット線５３ｅとの交点に第８層メモリセル５１ｈを構成し、メモリセル５１を８層積み重ねた３次元メモリセルアレイを形成している。
　このように、各メモリセル５１は、Ｘ方向に延び、複数の層に形成された複数のビット線５３ａ～ｅと、Ｙ方向に延び、ビット線間の各層に形成された複数のワード線５２ａ～ｄとの交点位置のそれぞれに、当該ビット線と当該ワード線とに挟まれて形成されている。ここで、当該ビット線から見て上方のワード線との交点位置に形成されるメモリセルを奇数層（第１層、第３層、第５層、第７層）のメモリセルと呼び、当該ビット線から見て下方のワード線との交点位置に形成されるメモリセルを偶数層（第２層、第４層、第６層、第８層）のメモリセルと呼ぶ。
　そして、第１層ビット線５３ａ、第３層ビット線５３ｃ、第５層ビット線５３ｅは、第１のビアの一例である奇数層ビット線ビア５５で共通接続され、第２層ビット線５３ｂ、第４層ビット線５３ｄは、第２のビアの一例である偶数層ビット線ビア５４で共通接続されている。このように、Ｚ方向で隣り合う層のメモリセル群はビット線またはワード線の何れかを共有する構造の為、最少の配線層数で多層クロスポイントメモリを構成することができ、低コスト化が可能になる。
　本参考例では、第１層メモリセル５１ａから第８層メモリセル５１ｈまで何れの層においてもメモリセル５１の内、抵抗変化素子１０はＺ方向に対し同一の構造および製造条件で形成できること（例えば、何れの層においてもより下層側に第２電極２１、その上に第１の抵抗変化層１３、その上に第２の抵抗変化層１２、その上に第３電極１１を形成できること）が特徴で、メモリセルが奇数層にあるか、偶数層にあるかに依らず同じ構造のメモリセルを製造することができる。つまり、偶数層のメモリセルを構成する抵抗変化素子１０と、奇数層のメモリセルを構成する抵抗変化素子１０とは、Ｚ方向に対し同じ向きで配置される。
　偶数層ビット線ビア５４は、ＮＭＯＳトランジスタで構成された第１のビット線選択スイッチ素子の一例である偶数層ビット線選択スイッチ素子５７のドレインまたはソースの一方に接続され、一方、奇数層ビット線ビア５５は、ＮＭＯＳトランジスタで構成された第２のビット線選択スイッチ素子の一例である奇数層ビット線選択スイッチ素子５８のドレインまたはソースの一方に接続される。偶数層ビット線選択スイッチ素子５７のドレインまたはソースの他方および、奇数層ビット線選択スイッチ素子５８のドレインまたはソースの他方は共通接点（ＧＢＬＩ）に共通接続される。また偶数層ビット線選択スイッチ素子５７のゲートは偶数層ビット線選択信号線に接続され、奇数層ビット線選択スイッチ素子５８のゲートは奇数層ビット線選択信号線に接続されている。
　また、共通接点ＧＢＬＩは、ＮＭＯＳトランジスタで構成されたＮ型電流制限素子９０のドレインまたはソースの一方に接続され、さらに共通接点ＧＢＬＩは、ＰＭＯＳトランジスタで構成されたＰ型電流制限素子９１のドレインまたはソースの一方に接続されている。Ｎ型電流制限素子９０のドレインまたはソースの他方は、グローバルビット線（ＧＢＬ）に接続され、Ｐ型電流制限素子９１のドレインまたはソースの他方も同様にグローバルビット線（ＧＢＬ）に接続されている。つまり、Ｎ型電流制限素子９０とＰ型電流制限素子９１とは、並列に接続され、偶数層ビット線選択スイッチ素子５７および奇数層ビット線選択スイッチ素子５８とグローバルビット線（ＧＢＬ）との間に流れる双方向の電流のそれぞれを制限する双方向電流制限回路９２０を構成している。
　Ｎ型電流制限素子９０のゲートにはノードＣＭＮに接続される信号線が接続され、Ｐ型電流制限素子９１にはノードＣＭＰに接続される信号線が接続されている。またＰ型電流制限素子９１はトランジスタのチャネル幅がＷｐｓで設計されており、Ｎ型電流制限素子９０はトランジスタのチャネル幅がＷｎｓで設計されている。ノードＣＭＰ、ノードＣＭＮから各ゲートに印加される信号の電圧値や制御法および、チャネル幅Ｗｐｓ、Ｗｎｓの設計方法については後ほど詳細に説明するが、Ｎ型電流制限素子９０とＰ型電流制限素子９１で双方向電流制限素子を構成している。
　なお、図１１に示すビット線５３が並ぶ方向にスライスした構成のグループを垂直アレイ面と呼ぶ。つまり、層が重なる方向であるＺ方向に並んだ複数のビット線群毎に構成され、垂直に貫通するワード線を共通に有し、Ｙ方向に並んで配置された複数のＸＺ面のそれぞれを垂直アレイ面と呼ぶ。
　前記垂直アレイ面を面が合わさる様に４枚並べた場合の構成図を図１２に示す。
　図１２において、ビット線が延びる方向をＸ方向、ワード線が延びる方向をＹ方向、ビット線やワード線の層が重なる方向をＺ方向としている。
　図１２において、ビット線（ＢＬ）５３はＸ方向に延び、複数の層（図１２では５層）に形成されており、ワード線（ＷＬ）５２はＹ方向に延び、ビット線の間の各層（図１２では４層）に形成されている。そして、メモリセルアレイ１００において、ビット線５３とワード線５２との交点位置に、各メモリセル（ＭＣ）５１が当該ビット線５３と当該ワード線５２とに挟まれて形成されている。なお、図の簡略化のために、メモリセル５１の一部およびワード線の一部については図示を省略している。
　そして、Ｚ方向に揃った各層のビット線ＢＬ群毎に、ワード線ＷＬとの間に形成されたメモリセル５１によって、垂直アレイ面０～３がそれぞれ構成されている。各垂直アレイ面０～３において、ワード線ＷＬは共通である。図１２の例では、各垂直アレイ面０～３において、メモリセル５１がＸ方向に３２個（図１１においてｎ＝３２）、Ｚ方向に８個、配置されている。またメモリセルアレイ１００は、Ｙ方向に並ぶ４個の垂直アレイ面０～３によって構成されている。
　ただし、垂直アレイ面におけるメモリセルの個数や、Ｙ方向に並ぶ垂直アレイ面の個数は、これに限定されるものではない。
　そして、各垂直アレイ面０～３において、偶数層のビット線ＢＬが図１１における偶数層ビット線ビア５４により共通に接続されており（ＢＬ＿ｅ０～ＢＬ＿ｅ３）、また、奇数層のビット線ＢＬが図１１における奇数層ビット線ビア５５により共通に接続されている（ＢＬ＿ｏ０～ＢＬ＿ｏ３）。
　さらに、各垂直アレイ面０～３に対応して設けられたグローバルビット線ＧＢＬ０００～ＧＢＬ００３がＹ方向に延びて形成されている。また、各垂直アレイ面０～３毎に、奇数層ビット線選択スイッチ素子６１～６４および偶数層ビット線選択スイッチ素子６５～６８がそれぞれ設けられている。図１２では、奇数層ビット線選択スイッチ素子６１～６４および偶数層ビット線選択スイッチ素子６５～６８は、ＮＭＯＳトランジスタによって構成されているものとしている。加えて、ＮＭＯＳトランジスタによって構成されるＮ型電流制限素子９０、９２、９４、９６とＰＭＯＳトランジスタによって構成されるＰ型電流制限素子９１、９３、９５、９７が関係する奇数層ビット線選択スイッチ素子６１～６４および偶数層ビット線選択スイッチ素子６５～６８の各々と、関係する各グローバルビット線ＧＢＬ０００～ＧＢＬ００３とは、奇数層ビット線選択スイッチ素子６１～６４および偶数層ビット線選択スイッチ素子６５～６８の他方のドレインまたはソースの拡散層端子で接続されている。Ｎ型電流制限素子９０、９２、９４、９６のゲート端子は制御電圧用ノードＣＭＮに共通接続され、Ｐ型電流制限素子９１、９３、９５、９７のゲート端子は制御電圧用ノードＣＭＰが共通接続される。また、ノードＣＭＮとノードＣＭＰの電圧は制限したい電流量に応じて任意に設定することができる。
　奇数層ビット線選択スイッチ素子６１～６４は、それぞれ関係するＮ型電流制限素子９０、９２、９４、９６およびＰ型電流制限素子９１、９３、９５、９７を介して、当該垂直アレイ面に係るグローバルビット線ＧＢＬ０００～ＧＢＬ００３と、当該垂直アレイ面においてそれぞれ共通に接続された奇数層のビット線ＢＬ＿ｏ０～ＢＬ＿ｏ３との電気的な接続または非接続を、奇数層ビット線選択信号ＢＬｓ＿ｏ０に従って切換制御する。一方、偶数層ビット線選択スイッチ素子６５～６８は、それぞれ関係するＮ型電流制限素子９０、９２、９４、９６およびＰ型電流制限素子９１、９３、９５、９７を介して、当該垂直アレイ面に係るグローバルビット線ＧＢＬ０００～ＧＢＬ００３と、当該垂直アレイ面においてそれぞれ共通に接続された偶数層のビット線ＢＬ＿ｅ０～ＢＬ＿ｅ３との電気的な接続または非接続を、偶数層ビット線選択信号ＢＬｓ＿ｅ０に従って切換制御する。　　　
　この構成では、何れのメモリセル層においても抵抗変化素子１０のＺ方向の構造は、同じ構造で形成したメモリセル５１で各垂直アレイ面０～３は形成できる。そして、図１１において、偶数層のビット線５３ｂおよび５３ｄ、および奇数層のビット線５３ａ、５３ｃ、および５３ｅをそれぞれ独立したビア（偶数層ＢＬビア５４および奇数層ＢＬビア５５）で共通に接続し、さらにはそれらのビアとグローバルビット線ＧＢＬを、偶数層または奇数層の切替えスイッチ５７および５８と双方向電流制限回路９２０を介して接続することにより、階層ビット線方式による多層クロスポイント構造を実現している。
　図１３は図１２のメモリセルアレイ１００とその周辺回路を示す回路図である。
　図１３において、グローバルビット線デコーダ／ドライバ回路９８は、メモリセル５１を選択するための信号を各グローバルビット線ＧＢＬ０００～ＧＢＬ００３に供給する回路であり、グローバルビット線ＧＢＬ０００～ＧＢＬ００３を選択的に駆動制御する。
　電流制限制御回路９９は、双方向電流制限回路９２０を制御する回路であり、選択されたメモリセルを低抵抗化するとき、Ｎ型電流制限素子９０、９２、９４、９６とＰ型電流制限素子９１、９３、９５、９７のうち、選択されたメモリセルに流れる電流量がより制限可能な一方の電流制限素子を活性化する回路である。つまり、この電流制限制御回路９９は、一対となっているＮ型電流制限素子９０、９２、９４、９６およびＰ型電流制限素子９１、９３、９５、９７の一方をＯＮ状態にするとともに他方をオフ状態にする制御回路であり、ノードＣＭＮおよびノードＣＭＰに対する出力電圧ＶＣＭＮおよびＶＣＭＰをそれぞれ各種動作モード（例えば高抵抗状態または低抵抗状態への書き込みや読み出しモード）や選択するメモリセル層（偶数層または奇数層）によって制御する。具体的には、電流制限制御回路９９は、選択メモリセルを高抵抗状態から低抵抗状態に抵抗値を変化させる場合は書き込みパルスに対して電流量を制限する為の電圧ＶＣＭＮとＶＣＭＰを発生する。選択メモリセルを低抵抗状態から高抵抗状態に抵抗値を変化させる場合は書き込みパルスに対して電流量を制限しないような十分高い電圧のＶＣＭＮまたはＶＣＭＰを発生し、読み出しモードの場合も読み出しパルスに対して電流量を制限しないような十分高い電圧のＶＣＭＮとＶＣＭＰを発生する。選択メモリセルに対する各種電圧設定については、後で詳細説明を記載する。
　サブビット線選択回路７３は、奇数層ビット線選択スイッチ素子６１～６４および偶数層ビット線選択スイッチ素子６５～６８を制御する回路であり、アドレス信号Ａ０～Ａｘに応じて、偶数層ビット線選択信号ＢＬｓ＿ｅ０および奇数層ビット線選択信号ＢＬｓ＿ｏ０を出力する。
　ワード線デコーダ／ドライバ回路７４は、メモリセル５１を選択するための信号を各ワード線ＷＬ０００００～ＷＬ００３３１に供給する回路であり、各ワード線ＷＬ０００００～ＷＬ００３３１を選択的に駆動制御する。
　図１４は、本参考例におけるクロスポイント型抵抗変化不揮発性記憶装置の主要部を示す回路図である。
　図１４に示すように、実際のクロスポイント型抵抗変化不揮発性記憶装置では、図１２に示すメモリセルアレイ１００（各垂直アレイ面に相当）が複数個配置されることによって、メモリセルアレイ２００が構成される。図１４の例では、メモリセルアレイ１００が（ｎ＋１）×１６個配置されている。
　ワード線デコーダ／ドライバ回路７４は、各ワード線ＷＬ０００００～ＷＬ１５３３１を選択的に駆動制御する。
　グローバルビット線デコーダ／ドライバ回路９８は、各グローバルビット線ＧＢＬ０００～ＧＢＬ１５３を選択的に駆動制御する。
　電流制限制御回路９９は、動作モードに応じて双方向電流制限回路９２０を制御する電圧ＶＣＭＮｎとＶＣＭＰｎ（ｎは０～１５）を個別に発生する。
　サブビット線選択回路７３は、アドレス信号Ａ０～Ａｘに応じて、メモリセルアレイ２００の内、任意の選択垂直アレイ面に属する奇数層ビット線選択スイッチ素子（図１２では奇数層ビット線選択スイッチ素子６１～６４）または偶数層ビット線選択スイッチ素子（図１２では偶数層ビット線選択スイッチ素子６５～６８）の何れかを導通させる為、各メモリセルアレイ１００に対する偶数層ビット線選択信号ＢＬｓ＿ｅ０～ＢＬｓ＿ｅｎおよび奇数層ビット線選択信号ＢＬｓ＿ｏ０～ＢＬｓ＿ｏｎを制御する。
　図１５は、本参考例におけるクロスポイント型抵抗変化不揮発性記憶装置４００の全体構成を示す回路図である。図１５において、主要部３００が図１４に示す構成に相当している。
　図１５において、アドレス入力回路１１０は、高抵抗化書き込みサイクル、低抵抗化書き込みサイクルまたは読み出しサイクルの間、外部からのアドレス信号を一時的にラッチし、ラッチしたアドレス信号をサブビット線選択回路７３、グローバルビット線デコーダ／ドライバ回路９８、ワード線デコーダ／ドライバ回路７４、および電流制限制御回路９９へ出力する。
　制御回路１０９は、複数の入力信号（コントロール信号）を受けて、高抵抗化書き込みサイクル、低抵抗化書き込みサイクル、読み出しサイクル、およびスタンバイ時の状態を表す信号を、サブビット線選択回路７３、グローバルビット線デコーダ／ドライバ回路９８、ワード線デコーダ／ドライバ回路７４、電流制限制御回路９９、書き込み回路１０５、読み出し回路１０６、およびデータ入出力回路１０７へそれぞれに相応した信号として出力する。また制御回路１０９は、高抵抗化書き込みサイクル、低抵抗化書き込みサイクル、および読み出しサイクル時の、それぞれ、高抵抗化書き込みパルス、低抵抗化書き込みパルス、および読み出しパルスを発生させるためのトリガー信号を書き込みパルス発生回路１０８へ出力する。
　書き込みパルス発生回路１０８は、高抵抗化書き込みサイクル、低抵抗化書き込みサイクル、および読み出しサイクル内の各高抵抗化書き込み、低抵抗化書き込み、または読み出し時間において、パルスを任意の期間ｔｐ（ｔｐ＿Ｅ、ｔｐ＿Ｐ、ｔｐ＿Ｒ）発生し、グローバルビット線デコーダ／ドライバ回路９８およびワード線デコーダ／ドライバ回路７４へ出力する。
　データ入出力回路１０７は外部とデータをやり取りするブロックで、書き込み時は外部端子ＤＱでデータＤｉｎをラッチして、次のデータが来るまでの間、書き込み回路１０５に書き込みデータを出力し、一方、読み出し時は、読み出し回路１０６からの読み出しデータをラッチして、次の出力データが来るまでの間、読み出しデータを出力データＤＯとして外部端子ＤＱへ出力する。
　書き込み回路１０５は、グローバルビット線デコーダ／ドライバ回路９８とワード線デコーダ／ドライバ回路７４とで選択されたメモリセルにデータを書き込む回路であり、データ入出力回路１０７からのデータ信号を受けて、グローバルビット線デコーダ／ドライバ回路９８、ワード線デコーダ／ドライバ回路７４および電流制限制御回路９９へ書き込み信号を出力する。
　読み出し回路１０６は、グローバルビット線デコーダ／ドライバ回路９８とワード線デコーダ／ドライバ回路７４とで選択されたメモリセルからデータを読み出す回路であり、サブビット線選択回路７３およびグローバルビット線デコーダ／ドライバ回路９８で選択されたメモリセルの記憶データ状態を検知し、その結果をデータ信号としてデータ入出力回路１０７へ出力する。
　なお、各回路を構成するトランジスタの閾値については、メモリセルアレイ２００の周辺回路、つまり、サブビット線選択回路７３、グローバルビット線デコーダ／ドライバ回路９８、ワード線デコーダ／ドライバ回路７４、電流制限制御回路９９、書き込み回路１０５、読み出し回路１０６、データ入出力回路１０７、書き込みパルス発生回路１０８、制御回路１０９およびアドレス入力回路１１０は、正の第１の閾値電圧を有するＮＭＯＳトランジスタおよび負の第２の閾値電圧を有するＰＭＯＳトランジスタの少なくとも一方のトランジスタで構成されているが、双方向電流制限回路９２０を構成するＮ型電流制限素子９０、９２、９４、９６を構成するＮＭＯＳトランジスタの閾値電圧は、上記第１の閾値電圧より低い第３の閾値電圧（例えば、１００ｍＶ）に設定され、Ｐ型電流制限素子９１、９３、９５、９７を構成するＰＭＯＳトランジスタの閾値電圧は、上記第２の閾値電圧よりその絶対値が低い第４の閾値電圧（例えば、－１００ｍＶ）に設定されている。
　また、奇数層ビット線選択スイッチ素子および偶数層ビット線選択スイッチ素子も、上記第３の閾値電圧を有するＮＭＯＳトランジスタで構成されている。
　〔動作電圧設定の説明〕
　次に、以上のような構成のクロスポイント型抵抗変化不揮発性記憶装置４００について、その動作を説明する。
　本参考例は図１１に示すクロスポイントメモリの構造において、図１０に示すメモリセル５１を構成する抵抗変化素子１０の各抵抗変化層や電極層を、メモリセル層に依らず常に同じ順番で積層して製造できることが一つの特徴である。
　一方ビット線とワード線はメモリセル５１の配置層に応じて、メモリセル５１の下層側接続と上層側接続が交互に入れ替わる。メモリセル５１は、第２の抵抗変化層１２と接する側の電極１１を、電極２１を基準にして所定電圧より高い電圧にすることで、高抵抗状態に変化し、電極１１を、電極２１を基準にして所定電圧より低電圧にすることで、低抵抗状態に変化する双方向型の書き込みの特性を有している。従って奇数層のメモリセルを選択する場合と偶数層のメモリセルを選択する場合とで、ビット線とワード線はその動作が逆になる。選択するビット線の層に応じて奇数層ビット線選択スイッチ素子５８と偶数層ビット線選択スイッチ素子５７の何れかを選択的に導通制御するとともに、何れの層のメモリセルが選択された場合でも、低抵抗状態への書き込みは所定の値で電流制限がなされ、一方、高抵抗状態への書き込みは電流制限無しに、低抵抗化書き込み時とは逆向きで低抵抗化書き込み時より大きな電流で駆動されることで安定的に抵抗変化が行えることがもう一つの特徴である。
　その為、選択されるメモリセル層に関し低抵抗状態または高抵抗状態の書き込みと、グローバルビット線とワード線の電流方向との全ての組合せは、
（Ａ）第（４ｎ＋１）層（ｎ：自然数）のメモリセルＭ１を低抵抗状態に書き込む動作
（Ｂ）第（４ｎ＋１）層（ｎ：自然数）のメモリセルＭ１を高抵抗状態に書き込む動作
（Ｃ）第（４ｎ＋２）層（ｎ：自然数）のメモリセルＭ２を低抵抗状態に書き込む動作
（Ｄ）第（４ｎ＋２）層（ｎ：自然数）のメモリセルＭ２を高抵抗状態に書き込む動作
（Ｅ）第（４ｎ＋３）層（ｎ：自然数）のメモリセルＭ３を低抵抗状態に書き込む動作
（Ｆ）第（４ｎ＋３）層（ｎ：自然数）のメモリセルＭ３を高抵抗状態に書き込む動作
（Ｇ）第（４ｎ＋４）層（ｎ：自然数）のメモリセルＭ４を低抵抗状態に書き込む動作
（Ｈ）第（４ｎ＋４）層（ｎ：自然数）のメモリセルＭ４を高抵抗状態に書き込む動作
の８通りの動作を想定する必要がある。なお、メモリセルＭ１～Ｍ４は図１１に示す各層のメモリセルを示し、メモリセルＭ４より上層のメモリセルの動作は、選択ワード線が異なること以外は、メモリセルＭ１～Ｍ４と同じである。
　また、双方向電流制限回路９２０は、選択されるメモリセル層に応じた電流制限動作を行うが、その場合、同じ回路構成でも、（１）トランジスタのソースフォロワ特性を利用する方法（以下、ソースフォロワ方式と呼ぶ）、（２）トランジスタの飽和領域特性を利用する方法（以下、飽和電流制限方式と呼ぶ）、の２通りのいずれかによって電流制限動作を行うことができる。
　その各々についての概要を図１６の（ａ）および（ｂ）の構成例と図１７の（ａ）および（ｂ）の特性図を用いて以下に説明する。
　図１６の（ａ）および（ｂ）はメモリセル５１と電流制限用のＮＭＯＳトランジスタ１９０の直列接続の例を示し、図１６の（ａ）はソースフォロワ方式を利用した場合の接続および印加電圧の関係一例を示し、図１６の（ｂ）は飽和電流制限方式を利用した場合の接続および印加電圧の関係一例を示す。何れの場合も、低抵抗状態の抵抗値を設定する為に、メモリセル５１に流す電流量を所定値に制御する方法である。
　図１６の（ａ）では、ソースフォロワ方式を利用するので、電圧ＶＰＬＲのＮｏｄｅＢにＮＭＯＳトランジスタ１９０のドレイン端子を接続し、メモリセル５１の、ＮＭＯＳトランジスタ１９０のソースと接続しない他方の端子に低電圧（例えば０Ｖ）のＮｏｄｅＡを接続する。また、ＮＭＯＳトランジスタ１９０のゲート端子に接続されるノードＣＭＮには電圧ＶＳＯが印加される。
　本接続の場合の特性動作点図を図１７の（ａ）に示す。図１７の（ａ）において、実線（ＭＨ）は高抵抗状態のメモリセル５１の電圧・電流特性を、実線（ＭＬ）は低抵抗状態のメモリセル５１の電圧・電流特性を、破線（Ｔ）はＮＭＯＳトランジスタ１９０のゲート端子に電圧ＶＳＯを印加した場合のＮＭＯＳトランジスタ１９０の負荷特性を表す。ＮＭＯＳトランジスタ１９０はソースフォロワで動作するので、そのゲート電圧値に応じて特性線（Ｔ）が電圧軸上を左右にシフトする。
　メモリセル５１が高抵抗状態から低抵抗状態に遷移する場合、最初、高抵抗状態の電圧・電流特性（ＭＨ）より、ＮＭＯＳトランジスタ１９０との動作点は交点Ｈ（図１６の（ａ）におけるＮｏｄｅＭの電圧は点Ｈの電圧）となっており、その後、低抵抗状態に変化した場合、メモリセル５１は低抵抗状態に遷移するのでその電圧・電流特性は（ＭＬ）となり、ＮＭＯＳトランジスタ１９０との動作点は交点Ｌ（ＮｏｄｅＭの電圧は点Ｌの電圧ＶＬＲ）に遷移する。メモリセル５１の低抵抗状態の抵抗値はメモリセル５１に掛かる電圧がＶＬＲになる時の電流ＩＬＲで決まる。例えば、ＮＭＯＳトランジスタ１９０のゲート電圧ＶＳＯを高くするとトランジスタ特性（Ｔ）は高電圧側にシフトするので動作点Ｌは高電流側へ遷移してより低い抵抗値に設定され、ゲート電圧ＶＳＯを低くするとトランジスタ特性（Ｔ）は低電圧側にシフトするので動作点Ｌは低電流側へ遷移してより高い抵抗値に設定される。
　図１６の（ｂ）では、飽和電流制限方式を利用するので、低電圧（例えば０Ｖ）のＮｏｄｅＡにＮＭＯＳトランジスタ１９０のソース端子を接続し、メモリセル５１の、ＮＭＯＳトランジスタ１９０のドレインと接続しない他方の端子に高電圧ＶＰＬＲのＮｏｄｅＢを接続する。また、ＮＭＯＳトランジスタ１９０のゲート端子に接続されるノードＣＭＮには電圧ＶＨＯが印加される。
　本接続の場合の特性動作点図を図１７の（ｂ）に示す。図１７の（ｂ）において、実線（ＭＨ）は高抵抗状態のメモリセル５１の特性を、実線（ＭＬ）は低抵抗状態のメモリセル５１の特性を、破線（Ｔ）はゲート端子に電圧ＶＨＯを印加した場合のＮＭＯＳトランジスタ１９０の特性を表す。ＮＭＯＳトランジスタ１９０は飽和特性で動作するので、そのゲート電圧値に応じて特性線（Ｔ）の飽和領域特性線が電流軸上を上下にシフトする。
　メモリセル５１が高抵抗状態から低抵抗状態に遷移する場合、最初、高抵抗状態の電圧・電流特性（ＭＨ）より、ＮＭＯＳトランジスタ１９０との動作点は交点Ｈ（ＮｏｄｅＭの電圧はＶＰＬＲから点Ｈの電圧を差し引いた値）となっており、その後、低抵抗状態に変化した場合、メモリセル５１は低抵抗状態に遷移するのでその電圧・電流特性は（ＭＬ）となり、ＮＭＯＳトランジスタ１９０との動作点は飽和領域の交点Ｌ（ＮｏｄｅＭの電圧はＶＰＬＲ－ＶＬＲ）に遷移する。メモリセル５１の低抵抗状態の抵抗値はメモリセル５１に掛かる電圧がＶＬＲになる時の電流ＩＬＲで決まる。例えば、ＮＭＯＳトランジスタ１９０のゲート電圧ＶＨＯを高くするとトランジスタ特性（Ｔ）の飽和領域特性線が高電流側にシフトするので動作点Ｌは高電流側へ遷移してより低い抵抗値に設定され、ゲート電圧ＶＨＯを低くするとトランジスタ特性（Ｔ）の飽和領域特性線が低電流側にシフトするので動作点Ｌは低電流側へ遷移してより高い抵抗値に設定される。
　以上の様に、メモリセル５１の低抵抗状態の抵抗値は、２種類の電流制限方式によって制御することが可能である。
　上記の２つの電流制限方式を図１１に示す多層クロスポイントメモリの構造に利用した場合の詳細な動作について順番に説明する。
　本参考例に係る多層構造のクロスポイント型抵抗変化不揮発性記憶装置への書き込み動作において、書き込み対象のメモリセル層に応じて、そのメモリセル層に属する選択メモリセルに低抵抗化書き込みを行ったとき、Ｎ型電流制限素子９０またはＰ型電流制限素子９１のうち基板バイアス効果がより大きく生じる一方の電流制限素子のみを活性化して低抵抗化書き込みを行い、低抵抗化書き込み時の電流制限としてソースフォロワ方式を用いた場合の動作について説明する。なお、飽和電流制限方式の詳細については、参考例２として詳述する。
　以下の表１は、ソースフォロワ方式において、各層のメモリセルＭ１～Ｍ４の各々の動作に対応して、図１１に示す基本構成概要図の主要信号の設定電圧を示している。なお、表中の（ＯＮ：ＳＦ）は「電流制限素子はＯＮ状態で、かつソースフォロワ電流制限が働いている状態」を意味する。また、（ＯＮ）および（ＯＦＦ）はそれぞれのビット線選択スイッチ素子および電流制限素子が「オン状態」および「オフ状態」であることを意味する。
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　以下では、図１１においてＭ１～Ｍ４で示す第１層～第４層メモリセル５１ａ～５１ｄに属するメモリセル５１の書き込み例として図１８Ａ～図１８Ｈを用いて各々説明する。
　（Ａ）第（４ｎ＋１）層（ｎ：自然数）のメモリセルＭ１を低抵抗状態に書き込む動作
　図１８Ａは、図１１の断面構成図において、第（４ｎ＋１）層のメモリセルＭ１を低抵抗状態にする書き込み動作について説明するための、グローバルビット線５６からワード線５２ａまでの素子接続構成を示す等価回路図である。
　図１８Ａにおいて、５１は第（４ｎ＋１）層に配置される選択メモリセルＭ１（Ｍ２は破線の四角で表示）、５８はＮＭＯＳトランジスタで構成される奇数層ビット線選択スイッチ素子、９０はＮＭＯＳトランジスタで構成されるＮ型電流制限素子、９１はＰＭＯＳトランジスタで構成されるＰ型電流制限素子に対応する。
　Ｎ型電流制限素子９０とＰ型電流制限素子９１はそれぞれのソース端子とドレイン端子同士が繋がった並列接続による双方向電流制限回路９２０を構成している。この動作では、グローバルビット線５６→双方向電流制限回路９２０→奇数層ビット線選択スイッチ素子５８→ビット線５３ａ→選択メモリセル５１→ワード線５２ａの向きに電流が流れるよう、グローバルビット線５６にワード線５２ａを基準として低抵抗化に必要な電圧ＶＬＲ以上の電圧ＶＬＲ１が印加される。
　このとき、サブビット線選択回路７３は、メモリセルＭ１への低抵抗状態の書き込みでは、奇数層ビット線選択スイッチ素子５８のゲート端子に奇数層ビット線選択信号電圧Ｖｐｐを印加してオンさせ、偶数層ビット線選択スイッチ素子５７のゲート端子に偶数層ビット線選択信号電圧０Ｖを印加することで偶数層ビット線選択スイッチ素子５７はオフさせる（偶数層ビット線選択スイッチ素子５７を破線で表示）。ここで電圧Ｖｐｐは、奇数層ビット線選択スイッチ素子５８の閾値電圧よりも十分高く、電源電圧Ｖｃｃと同じかまたはそれ以上に昇圧した電圧である。
　電流制限制御回路９９は、この場合はＰ型電流制限素子９１のゲート端子に接続されるノードＣＭＰにＶｃｃまたはそれ以上の電圧Ｖｐｏｆを印加してＰ型電流制限素子９１をオフし（Ｐ型電流制限素子９１を破線で表示）、Ｎ型電流制限素子９０のゲート端子に接続されるノードＣＭＮにＶＣＭＮを印加してＮ型電流制限素子９０をオンさせる。
　ワード線デコーダ／ドライバ回路７４は選択メモリセル５１に接続されたワード線５２ａに基準電圧（ここでは０Ｖ）を印加し、グローバルビット線デコーダ／ドライバ回路９８はグローバルビット線５６に、選択メモリセル５１の両端にかかる電圧が低抵抗化に必要な電圧ＶＬＲ以上になるような電圧ＶＬＲ１を印加し選択メモリセル５１が低抵抗化する向きに電流を流す。
　このとき、電流制限制御回路９９は、Ｎ型電流制限素子９０のゲート端子に接続されるノードＣＭＮに、Ｎ型電流制限素子９０を流れる電流が所定の制限された電流値ＩＬＲ１となるような電圧ＶＣＭＮを印加する。これは、ＮＭＯＳトランジスタで構成されるＮ型電流制限素子９０のソースが奇数層ビット線選択スイッチ素子５８との接点側になるため、選択メモリセル５１の両端子間に印加される電圧が、Ｎ型電流制限素子９０のゲート電圧ＶＣＭＮから基板バイアス効果を含む閾値電圧Ｖｔ分降下した電圧ＶＬＲに制限され、Ｎ型電流制限素子９０が所謂ソースフォロワ方式による定電流源として働くことができる特性を利用している。
　即ちＮ型電流制限素子９０のゲート電圧ＶＣＭＮを適正な値に設定することで、選択メモリセル５１は、所定の電流値に制限された電流をビット線５３ａからワード線５２ａの方向に流すことができ、メモリセル５１を所定の低抵抗値に設定することができる。つまり、以上の制御によって、第（４ｎ＋１）層のメモリセルＭ１を低抵抗化するときに、ソースフォロワ方式による電流制限を働かせ、メモリセルＭ１を所望の抵抗値を有する低抵抗状態に遷移させることができる。
　（Ｂ）第（４ｎ＋１）層（ｎ：自然数）のメモリセルＭ１を高抵抗状態に書き込む動作
　図１８Ｂは、図１１の断面構成図において、第（４ｎ＋１）層のメモリセルＭ１を高抵抗状態にする書き込み動作について説明するための、グローバルビット線５６からワード線５２ａまでの素子接続構成を示す等価回路図である。その構成は図１８Ａと同じだが、ワード線５２ａがグローバルビット線５６に対し高くなるような電圧を印加し、電流をワード線５２ａからビット線５３ａの向きに流す設定にする。
　このときも、メモリセルＭ１への高抵抗状態の書き込みは、奇数層ビット線選択スイッチ素子５８のゲート端子に奇数層ビット線選択信号電圧Ｖｐｐを印加してオンさせる。また、偶数層ビット線選択スイッチ素子５７のゲート端子には、偶数層ビット線選択信号電圧０Ｖを印加することで偶数層ビット線選択スイッチ素子５７はオフさせる（偶数層ビット線選択スイッチ素子５７を破線で表示）。
　電流制限制御回路９９は、この場合もＰ型電流制限素子９１のゲート端子に接続されるノードＣＭＰにＶｃｃまたはそれ以上の電圧Ｖｐｏｆを印加してＰ型電流制限素子９１をオフし（Ｐ型電流制限素子９１を破線で表示）、Ｎ型電流制限素子９０のゲート端子に接続されるノードＣＭＮにＶＣＭＮを印加してＮ型電流制限素子９０をオンさせる。
　グローバルビット線デコーダ／ドライバ回路９８はグローバルビット線５６に基準電圧（ここでは０Ｖ）を印加し、ワード線デコーダ／ドライバ回路７４はワード線５２ａに、選択メモリセル５１の両端にかかる電圧が選択メモリセル５１を高抵抗化させるのに必要な電圧ＶＨＲ以上となるような電圧ＶＨＲ１を印加し、選択メモリセル５１が高抵抗化する向きに電流を流す。
　このとき、電流制限制御回路９９は、Ｎ型電流制限素子９０のゲート端子に接続されるノードＣＭＮには、低抵抗化状態への書き込みのときと同じ電圧ＶＣＭＮを印加し、Ｎ型電流制限素子９０をオン状態にする。
　このとき、ＮＭＯＳトランジスタで構成されるＮ型電流制限素子９０のソースは、０Ｖに設定のグローバルビット線５６との接点側になる。その為、Ｎ型電流制限素子９０の基板バイアス効果が小さく、またそのゲート電圧ＶＣＭＮはＮＭＯＳトランジスタの閾値電圧Ｖｔより十分高い電圧であるので、低抵抗化時の制限電流値ＩＬＲ１よりも大きな高抵抗化電流ＩＨＲ１なる電流能力を有するビット線選択スイッチ素子として働くことができる（電流制限は機能していない）。
　即ち、Ｎ型電流制限素子９０のゲート電圧ＶＣＭＮは低抵抗化の時と同じ値に設定しておき、選択メモリセル５１を高抵抗化させるのに必要な電圧が選択ワード線５２ａから印加されるように設定するだけで、低抵抗化状態への書き込みより大きな電流を流すことができ、選択メモリセル５１に対し確実に高抵抗化書き込みを行う事ができる。つまり、以上の制御によって、第（４ｎ＋１）層のメモリセルＭ１を高抵抗化させるときに、低抵抗化時よりも大きな電流をメモリセルＭ１に流すことができ、メモリセルＭ１を確実に高抵抗状態に遷移させることができる。
　（Ｃ）第（４ｎ＋２）層（ｎ：自然数）のメモリセルＭ２を低抵抗状態に書き込む動作
　図１８Ｃは、図１１の断面構成図において、第（４ｎ＋２）層のメモリセルＭ２を低抵抗状態にする書き込み動作について説明するための、グローバルビット線５６からワード線５２ａまでの素子接続構成を示す等価回路図である。
　図１８Ｃにおいて、５１は第（４ｎ＋２）層に配置される選択メモリセルＭ２（Ｍ１は破線の四角で表示）、５７はＮＭＯＳトランジスタで構成される偶数層ビット線選択スイッチ素子、９０はＮＭＯＳトランジスタで構成されるＮ型電流制限素子、９１はＰＭＯＳトランジスタで構成されるＰ型電流制限素子に対応する。
　Ｎ型電流制限素子９０とＰ型電流制限素子９１はそれぞれのソース端子とドレイン端子同士が繋がった並列接続による双方向電流制限回路９２０を構成している。この動作では、ワード線５２ａ→選択メモリセル５１→ビット線５３ｂ→偶数層ビット線選択スイッチ素子５７→双方向電流制限回路９２０→グローバルビット線５６の向きに電流が流れるよう、ワード線５２ａにグローバルビット線５６を基準として高い電圧が印加される。
　このとき、サブビット線選択回路７３は、選択メモリセルＭ２への低抵抗状態の書き込みにおいて、偶数層ビット線選択スイッチ素子５７のゲート端子に偶数層ビット線選択信号電圧Ｖｐｐを印加してオンさせる。また奇数層ビット線選択スイッチ素子５８のゲート端子に奇数層ビット線選択信号電圧０Ｖを印加することで奇数層ビット線選択スイッチ素子５８はオフさせる（奇数層ビット線選択スイッチ素子５８を破線で表示）。
　電流制限制御回路９９は、この場合はＮ型電流制限素子９０のゲート端子に接続されたノードＣＭＮには０Ｖを印加してＮ型電流制限素子９０をオフし（Ｎ型電流制限素子９０を破線で表示）、Ｐ型電流制限素子９１のゲート端子に接続されるノードＣＭＰに電圧ＶＣＭＰを印加してＰ型電流制限素子９１をオンさせる。
　ワード線デコーダ／ドライバ回路７４は、選択メモリセル５１に接続されたワード線５２ａに、選択メモリセル５１の両端にかかる電圧が選択メモリセル５１を低抵抗化させるのに必要な電圧ＶＬＲ以上になるような電圧ＶＬＲ２を印加し、グローバルビット線デコーダ／ドライバ回路９８はグローバルビット線５６には基準電圧（ここでは０Ｖ）を印加し、選択メモリセル５１が低抵抗化する向きに電流を流す。
　このとき、電流制限制御回路９９は、Ｐ型電流制限素子９１のゲート端子に接続されるノードＣＭＰに、Ｐ型電流制限素子９１を流れる電流が所定の制限された電流値ＩＬＲ２となるような電圧ＶＣＭＰを印加する。これは、ＰＭＯＳトランジスタで構成されるＰ型電流制限素子９１のソースが偶数層ビット線選択スイッチ素子５７との接点側になるため、選択メモリセル５１の両端子間に印加される電圧が、Ｐ型電流制限素子９１のゲート電圧ＶＣＭＰから基板バイアス効果を含む閾値電圧Ｖｔｐ分下降した電圧Ｖｄｎ（ＶＬＲ２－Ｖｄｎ＝ＶＬＲ）に制限され、所謂ソースフォロワとして、この場合はＰＭＯＳトランジスタの方が定電流源として働くことを利用している。
　即ちＰ型電流制限素子９１のゲート電圧ＶＣＭＰを適正な値に設定することで、選択メモリセル５１は、所定の電流値に制限された電流をワード線５２ａからビット線５３ｂの方向に流し、メモリセル５１を所定の低抵抗状態に設定することができる。つまり、以上の制御によって、第（４ｎ＋２）層のメモリセルＭ２を低抵抗化するときに、ソースフォロワ方式による電流制限を働かせ、メモリセルＭ２を所望の抵抗値を有する低抵抗状態に遷移させることができる。
　そして、所定の制限された電流値ＩＬＲ２は（Ａ）で説明した第（４ｎ＋１）層のメモリセルに低抵抗状態を書き込み時の所定電流ＩＬＲ１と同じになるように、ゲート電圧ＶＣＭＮ、ＶＣＭＰやＮ型電流制限素子９０、Ｐ型電流制限素子９１のトランジスタサイズを調整して設定する。
　（Ｄ）第（４ｎ＋２）層（ｎ：自然数）のメモリセルＭ２を高抵抗状態に書き込む動作
　図１８Ｄは、図１１の断面構成図において、第（４ｎ＋２）層のメモリセルＭ２を高抵抗状態にする書き込み動作について説明するための、グローバルビット線５６からワード線５２ａまでの素子接続構成を示す等価回路図である。その構成は図１８Ｃと同じだが、グローバルビット線５６がワード線５２ａに対し高くなるような電圧を印加し、電流をビット線５３ｂからワード線５２ａの向きに流す設定にする。
　このときも、メモリセルＭ２への高抵抗状態の書き込みは、偶数層ビット線選択スイッチ素子５７のゲート端子に偶数層ビット線選択信号電圧Ｖｐｐを印加してオンさせる。また、奇数層ビット線選択スイッチ素子５８のゲート端子には奇数層ビット線選択信号電圧０Ｖを印加することで奇数層ビット線選択スイッチ素子５８はオフさせる（奇数層ビット線選択スイッチ素子５８を破線で表示）。
　電流制限制御回路９９は、この場合もＮ型電流制限素子９０のゲート端子に接続されるノードＣＭＮに０Ｖを印加してＮ型電流制限素子９０をオフし（Ｎ型電流制限素子９０を破線で表示）、Ｐ型電流制限素子９１のゲート端子に接続されるノードＣＭＰに電圧ＶＣＭＰを印加してＰ型電流制限素子９１をオンさせる。
　ワード線デコーダ／ドライバ回路７４はワード線５２ａに基準電圧（ここでは０Ｖ）を印加し、グローバルビット線デコーダ／ドライバ回路９８は、グローバルビット線５６に、選択メモリセル５１の両端にかかる電圧が選択メモリセル５１を高抵抗化させるのに必要な電圧ＶＨＲ以上になるような電圧ＶＨＲ２を印加し高抵抗化の向きに電流を流す。
　このとき、電流制限制御回路９９は、Ｐ型電流制限素子９１のゲート端子に接続されるノードＣＭＰに、低抵抗化状態への書き込みのときと同じ電圧ＶＣＭＰを印加し、Ｐ型電流制限素子９１をオン状態にする。
　このとき、ＰＭＯＳトランジスタで構成されるＰ型電流制限素子９１のソースは、ＶＨＲ２に設定のグローバルビット線５６との接点側になる。その為、Ｐ型電流制限素子９１の基板バイアス効果が小さく、またそのゲート電圧ＶＣＭＰはＰＭＯＳトランジスタの閾値電圧Ｖｔより十分低い電圧であるので、低抵抗化時の制限電流値ＩＬＲ２よりも大きな高抵抗化電流ＩＨＲ２なる電流能力を有するビット線選択スイッチ素子として働くことができる。
　即ち、Ｐ型電流制限素子９１のゲート電圧ＶＣＭＰは低抵抗化の時と同じ値に設定しておき、選択メモリセル５１を高抵抗化するのに必要な電圧がグローバルビット線５６から印加されるように設定するだけで、低抵抗化状態への書き込みより大きな電流を流すことができ、選択メモリセル５１に確実に高抵抗化書き込みを行う事ができる。つまり、以上の制御によって、第（４ｎ＋２）層のメモリセルＭ２を高抵抗化させるときに、低抵抗化のときよりも大きな電流をメモリセルＭ２に流すことができ、メモリセルＭ２を確実に高抵抗状態に遷移させることができる。
　（Ｅ）第（４ｎ＋３）層（ｎ：自然数）のメモリセルＭ３を低抵抗状態に書き込む動作
　図１８Ｅは、図１１の断面構成図において、第（４ｎ＋３）層のメモリセルＭ３を低抵抗状態にする書き込み動作について説明するための、グローバルビット線５６からワード線５２ｂまでの素子接続構成を示す等価回路図である。
　なお、図１８Ｅは、図１８Ａに示す等価回路図に対して、メモリセル５１の配置層と、それに関係するワード線、ビット線および奇数層／偶数層ビット線を選択するビット線選択スイッチ素子が異なるが、他の部分は同じである。従って、本動作の説明は、図１８Ａとの差分についてのみ記載する。
　図１８Ｅにおいて、５１は第（４ｎ＋３）層に配置される選択メモリセルＭ３、５７はＮＭＯＳトランジスタで構成される偶数層ビット線選択スイッチ素子、９０はＮＭＯＳトランジスタで構成されるＮ型電流制限素子、９１はＰＭＯＳトランジスタで構成されるＰ型電流制限素子に対応する。
　Ｎ型電流制限素子９０とＰ型電流制限素子９１はそれぞれのソース端子とドレイン端子同士が繋がった並列接続による双方向電流制限回路９２０を構成している。この動作では、グローバルビット線５６→双方向電流制限回路９２０→偶数層ビット線選択スイッチ素子５７→ビット線５３ｂ→選択メモリセル５１→ワード線５２ｂの向きに電流が流れるよう、グローバルビット線５６にワード線５２ｂを基準として高い電圧が印加される。
　このとき、サブビット線選択回路７３は、メモリセルＭ３への低抵抗状態の書き込みでは、偶数層ビット線選択スイッチ素子５７のゲート端子に偶数層ビット線選択信号電圧Ｖｐｐを印加してオンさせる。また奇数層ビット線選択スイッチ素子５８のゲート端子に、奇数層ビット線選択信号電圧０Ｖを印加することで奇数層ビット線選択スイッチ素子５８はオフさせる（奇数層ビット線選択スイッチ素子５８を破線で表示）。ここで電圧Ｖｐｐは、偶数層ビット線選択スイッチ素子５７の閾値電圧よりも十分高く、電源電圧Ｖｃｃと同じかまたはそれ以上に昇圧した電圧である。
　以下、双方向電流制限回路９２０、グローバルビット線５６、ワード線５２ｂの動作条件については、前記（Ａ）記載の内容と同一（ワード線５２ｂについてはワード線５２ａと同一動作）より、説明は省略する。
　以上の制御によって、第（４ｎ＋３）層のメモリセルＭ３を低抵抗化するときに、ソースフォロワ方式による電流制限を働かせ、メモリセルＭ３を所望の抵抗値の低抵抗状態に遷移させることができる。
　（Ｆ）第（４ｎ＋３）層（ｎ：自然数）のメモリセルＭ３を高抵抗状態に書き込む動作
　図１８Ｆは、図１１の断面構成図において、第（４ｎ＋３）層のメモリセルＭ３を高抵抗状態にする書き込み動作について説明するための、グローバルビット線５６からワード線５２ｂまでの素子接続構成を示す等価回路図である。
　なお、図１８Ｆは、図１８Ｂに示す等価回路図に対して、メモリセル５１の配置層と、それに関係するワード線、ビット線および奇数層／偶数層ビット線を選択するビット線選択スイッチ素子は異なるが、他の部分は同じである。従って、本動作の説明は、図１８Ｂとの差分についてのみ記載する。
　図１８Ｆにおいて、その構成は図１８Ｅと同じだが、ワード線５２ｂにグローバルビット線５６を基準にして高い電圧を印加し、電流をワード線５２ｂからビット線５３ｂの向きに流す設定にする。
　このときも、メモリセルＭ３への高抵抗状態の書き込みは、偶数層ビット線選択スイッチ素子５７のゲート端子に偶数層ビット線選択信号電圧Ｖｐｐを印加してオンさせる。また奇数層ビット線選択スイッチ素子５８のゲート端子に、奇数層ビット線選択信号電圧０Ｖを印加することで奇数層ビット線選択スイッチ素子５８はオフさせる（奇数層ビット線選択スイッチ素子５８を破線で表示）。
　以下、双方向電流制限回路９２０、グローバルビット線５６、ワード線５２ｂの動作条件については、前記（Ｂ）記載の内容と同一（ワード線５２ｂについてはワード線５２ａと同一動作）より、説明は省略する。
　以上の制御によって、第（４ｎ＋３）層のメモリセルＭ３を高抵抗化するときに、低抵抗化のときよりも大きな電流をメモリセルＭ３に流すことができ、メモリセルＭ３を確実に高抵抗状態に遷移させることができる。
　（Ｇ）第（４ｎ＋４）層（ｎ：自然数）のメモリセルＭ４を低抵抗状態に書き込む動作
　図１８Ｇは、図１１の断面構成図において、第（４ｎ＋４）層のメモリセルＭ４を低抵抗状態にする書き込み動作について説明するための、グローバルビット線５６からワード線５２ｂまでの素子接続構成を示す等価回路図である。
　なお、図１８Ｇは、図１８Ｃに示す等価回路図に対して、メモリセル５１の配置層と、それに関係するワード線、ビット線および奇数層／偶数層ビット線を選択するビット線選択スイッチ素子は異なるが、他の部分は同じである。従って、本動作の説明は、図１８Ｃとの差分についてのみ記載する。
　図１８Ｇにおいて、５１は第（４ｎ＋４）層に配置される選択メモリセルＭ４、５８はＮＭＯＳトランジスタで構成される奇数層ビット線選択スイッチ素子、９０はＮＭＯＳトランジスタで構成されるＮ型電流制限素子、９１はＰＭＯＳトランジスタで構成されるＰ型電流制限素子に対応する。
　Ｎ型電流制限素子９０とＰ型電流制限素子９１はそれぞれのソース端子とドレイン端子同士が繋がった並列接続による双方向電流制限回路９２０を構成している。この動作では、ワード線５２ｂ→選択メモリセル５１→ビット線５３ｃ→奇数層ビット線選択スイッチ素子５８→双方向電流制限回路９２０→グローバルビット線５６の向きに電流が流れるよう、ワード線５２ｂにグローバルビット線５６を基準として高い電圧が印加される。
　このとき、サブビット線選択回路７３は、メモリセルＭ４への低抵抗状態の書き込みでは、奇数層ビット線選択スイッチ素子５８のゲート端子に奇数層ビット線選択信号電圧Ｖｐｐを印加してオンさせる。また偶数層ビット線選択スイッチ素子５７のゲート端子に、偶数層ビット線選択信号電圧０Ｖを印加することで偶数層ビット線選択スイッチ素子５７はオフさせる（偶数層ビット線選択スイッチ素子５７を破線で表示）。
　以下、双方向電流制限回路９２０、グローバルビット線５６、ワード線５２ｂの動作条件については、前記（Ｃ）記載の内容と同一（ワード線５２ｂについてはワード線５２ａと同一動作）より、説明は省略する。
　以上の制御によって、第（４ｎ＋４）層のメモリセルＭ４を低抵抗化するときに、ソースフォロワ方式による電流制限を働かせ、メモリセルＭ４を所望の抵抗値の低抵抗状態に遷移させることができる。
　（Ｈ）第（４ｎ＋４）層（ｎ：自然数）のメモリセルＭ４を高抵抗状態に書き込む動作
　図１８Ｈは、図１１の断面構成図において、第（４ｎ＋４）層のメモリセルＭ４を高抵抗状態にする書き込み動作について説明するための、グローバルビット線５６からワード線５２ｂまでの素子接続構成を示す等価回路図である。
　なお、図１８Ｈは、図１８Ｄに示す等価回路図に対して、メモリセル５１の配置層と、それに関係するワード線、ビット線および奇数層／偶数層ビット線を選択するビット線選択スイッチ素子は異なるが、他の部分は同じである。従って、本動作の説明は、図１８Ｄとの差分についてのみ記載する。
　図１８Ｈにおいて、その構成は図１８Ｇと同じだが、グローバルビット線５６にワード線５２ｂを基準にして高い電圧を印加し、電流をビット線５３ｃからワード線５２ｂの向きに流す設定にする。
　このときも、メモリセルＭ２への高抵抗状態の書き込みは、奇数層ビット線選択スイッチ素子５８のゲート端子に奇数層ビット線選択信号電圧Ｖｐｐを印加してオンさせる。また偶数層ビット線選択スイッチ素子５７のゲート端子に、偶数層ビット線選択信号電圧０Ｖを印加することで偶数層ビット線選択スイッチ素子５７はオフさせる（偶数層ビット線選択スイッチ素子５７を破線で表示）。
　以下、双方向電流制限回路９２０、グローバルビット線５６、ワード線５２ｂの動作条件については、前記（Ｄ）記載の内容と同一（ワード線５２ｂについてはワード線５２ａと同一動作）より、説明は省略する。
　以上の制御によって、第（４ｎ＋４）層のメモリセルＭ４を高抵抗化するときに、低抵抗化のときよりも大きな電流をメモリセルＭ４に流すことができ、メモリセルＭ４を確実に高抵抗状態に遷移させることができる。
　なお、これらの動作は、外部から指定されたアドレスに応じて、メモリセル層およびワード線、グローバルビット線の選択を通じて行われる。
　また、低抵抗状態や高抵抗状態への書き込みは、選択ワード線および選択グローバルビット線に対し前述の電圧を所定時間（例えば５０ｎｓ程度のパルス駆動）印加して行われる。
　また、選択ビット線以外の非選択ビット線と選択ワード線以外の非選択ワード線はハイインピーダンス状態に設定してもよいし、非選択のメモリセルを構成するダイオードがオフ状態となるような電圧を印加する構成としてもよい。
　以上のように、ソースフォロワ方式では、電流制限制御回路９９は、奇数層のメモリセルが選択された場合は、Ｎ型電流制限素子９０およびＰ型電流制限素子９１の一方がオン状態に、他方がオフ状態になるように、Ｎ型電流制限素子９０およびＰ型電流制限素子９１のゲート電圧を制御し（上記説明ではＮ型電流制限素子９０をオン状態にする事例を開示）、一方、偶数層のメモリセルが選択された場合は、奇数層のメモリセルが選択された時とは反対の、Ｐ型電流制限素子９１およびＮ型電流制限素子９０の一方がオン状態に、他方がオフ状態になるように、Ｐ型電流制限素子９１およびＮ型電流制限素子９０のゲート電圧を制御する（上記説明ではＰ型電流制限素子９１をオン状態にする事例を開示）。そして、電流制限制御回路９９は、書き込み対象が奇数層のメモリセルか偶数層のメモリセルかに対応して、選択されたグローバルビット線と選択されたワード線との間に流れる、低抵抗状態への書き込み電流（第１の抵抗変化層から第２の抵抗変化層に向かって流れる向きを有する）が、Ｎ型電流制限素子９０を構成するＮＭＯＳトランジスタを介した場合と、Ｐ型電流制限素子９１を構成するＰＭＯＳトランジスタを介した場合のうち、基板バイアス効果がより大きく生じる方のＮ型電流制限素子９０およびＰ型電流制限素子９１の一方のみをオン状態にすることで、メモリセルへ低抵抗状態への書き込みを行う。
　また、電流制限制御回路９９は、選択されたグローバルビット線の電圧を選択されたワード線の電圧より高く印加することでメモリセルへ低抵抗状態の書き込みが行われる場合（上記説明では、奇数層のメモリセルが選択され、メモリセルを構成する抵抗変化素子の第２の抵抗変化層が第１の抵抗変化層の上面に形成される事例を開示）は、Ｎ型電流制限素子９０を構成するＮＭＯＳトランジスタのみをオン状態に選択し、一方、選択されたグローバルビット線の電圧を選択されたワード線の電圧より低く印加することでメモリセルへ低抵抗状態の書き込みが行われる場合（上記説明では偶数層のメモリセルが選択され、メモリセルを構成する抵抗変化素子の第２の抵抗変化層が第１の抵抗変化層の上面に形成される事例を開示）は、Ｐ型電流制限素子９１を構成するＰＭＯＳトランジスタのみをオン状態に選択する。このとき、低抵抗状態への書き込み動作において、奇数層のメモリセルを選択された場合にＮ型電流制限素子９０およびＰ型電流制限素子９１の一方を流れる電流と、偶数層のメモリセルを選択された場合にＰ型電流制限素子９１およびＮ型電流制限素子９０の一方を流れる電流とは、電流の方向が逆で、その絶対値は所定のばらつきの範囲内で等しい。その所定のばらつきの範囲は、例えば、１０％以内である。
　ここで、制限する電流値の調整方法としては以下のとおりである。電流制限制御回路９９が、Ｎ型電流制限素子９０を構成するＮＭＯＳトランジスタのゲート電圧およびＰ型電流制限素子９１を構成するＰＭＯＳトランジスタのゲート電圧を調整し、奇数層のメモリセルが選択された場合には、メモリセルを低抵抗化する向きの電流に対し電流制限をかけられる電流制限素子である、Ｎ型電流制限素子９０およびＰ型電流制限素子９１の内一方を流れる制限された電流値と、偶数層のメモリセルが選択された場合には、メモリセルを低抵抗化する向きの電流に対し電流制限をかけられる電流制限素子である、Ｐ型電流制限素子９１およびＮ型電流制限素子９０の内一方を流れる制限された電流値と、を等しくする。こうすることにより、偶数層のメモリセルと奇数層のメモリセルの抵抗値のばらつきを抑えることができる。
　また、電流制限制御回路９９は、書き込み対象の層について、書き込み対象のメモリセルを高抵抗状態に書き込む場合と低抵抗状態に書き込む場合とで同じ電圧をＮ型電流制限素子９０またはＰ型電流制限素子９１のゲート端子に供給する。つまり、上記の参考例では電流制限制御回路９９は、偶数層のメモリセルが選択された場合、Ｐ型電流制限素子９１のゲート端子に共に第１の電圧（上記参考例ではＶＣＭＰ）を印加し（このときＮ型電流制限素子９０のゲート端子には０Ｖを印加しＮ型電流制限素子９０をオフ状態にする）、奇数層のメモリセルが選択された場合、Ｎ型電流制限素子９０のゲート端子に共に第２の電圧（上記参考例ではＶＣＭＮ）を印加する（このときＰ型電流制限素子９１のゲート端子にはＶｐｏｆを印加しＰ型電流制限素子９１をオフ状態にする）。
　より具体的には、電流制限制御回路９９は、メモリセルに低抵抗状態を書き込むときのメモリセルの両端への印加電圧をＶＬＲとし、Ｎ型電流制限素子９０を構成するＮＭＯＳトランジスタの閾値電圧をＶｔｎとするとき、Ｎ型電流制限素子９０のゲート端子にＶｔｎ＋ＶＬＲ以上の電圧を印加することでＮ型電流制限素子９０をオン状態にし、一方、Ｐ型電流制限素子９１のゲート端子に０Ｖの電圧を印加（低抵抗状態を書き込むときの電流制限量は選択ワード線電圧ＶＬＲ２で調整する）することでＰ型電流制限素子９１をオン状態にする。
　以上説明のように、低抵抗化状態への書き込みにおいての電流制限を行う手段として、双方向電流制限回路９２０を構成するトランジスタのソースフォロワ特性の利用は、選択されるメモリセルが奇数層か偶数層かに応じて双方向電流制限回路９２０を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタを選択的に切替えることにある。ここで、選択されたメモリセルへの書き込みの必要条件を整理する。
　〔書き込みの必要条件〕
　以上説明の様に、参考例１の方法は所定のメモリセル層への書き込みに対し、低抵抗化書き込み時に電流制限機能が働く側の、双方向電流制限回路９２０を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのいずれか一方の電流制限素子がオン状態になるようなゲート電圧をそれぞれのトランジスタに印加することにある。
　その為の必要条件を図１９の（ａ）～（ｄ）および図２０の（ａ）～（ｄ）を用いて詳細に説明する。図１９の（ａ）～（ｄ）は図１１の構成概要図の内、双方向電流制限回路９２０の電圧電流の状態を追記した構成図であり、図２０の（ａ）～（ｄ）はＮ型電流制限素子９０とＰ型電流制限素子９１のＩｄｓ－Ｖｄｓ特性図である。図２０の（ａ）～（ｄ）において破線はＮ型電流制限素子９０の特性、実線はＰ型電流制限素子９１の特性を示す。図１９の（ａ）～（ｄ）および図２０の（ａ）～（ｄ）において、図１９の（ａ）および図２０の（ａ）は上述の奇数層メモリセルの低抵抗化書き込み状態、図１９の（ｂ）および図２０の（ｂ）は上述の奇数層メモリセルの高抵抗化書き込み状態、図１９の（ｃ）および図２０の（ｃ）は上述の偶数層メモリセルの低抵抗化書き込み状態、図１９の（ｄ）および図２０の（ｄ）は上述の偶数層メモリセルの高抵抗化書き込み状態を示している。なお、抵抗変化素子の構造は、図９に示すような、第１の抵抗変化層１３上に第２の抵抗変化層１２が形成されている構成を前提とする。
　まず、奇数層メモリセルへの書き込みの必要条件を列記する。なお、Ｐ型電流制限素子９１およびＮ型電流制限素子９０のゲート電圧は、それぞれ低抵抗化および高抵抗化時に同じ電圧が印加されることを前提としている。
　条件１：低抵抗化書き込みにおいては、グローバルビット線ＧＢＬがワード線に対し高くなるような電圧状態に設定され、ビット線５３ａからメモリセル５１側に電流が流れ込む向き（抵抗変化素子の第１の抵抗変化層１３から第２の抵抗変化層１２に電流が流れる向き、図１８Ａ参照）に電流が流れる（図１９の（ａ））。
　このとき双方向電流制限回路９２０を構成するトランジスタのゲートには同じＶＣＭＮが印加され、ソース電位が上昇することで基板バイアス効果が大きくなりトランジスタの閾値電圧Ｖｔが高くなる方のＮ型電流制限素子９０がオンする。こうすることで、Ｎ型電流制限素子９０がソースフォロワ方式で動作し電流制限状態が実現される（図２０の（ａ）におけるＬ点で低抵抗化書き込み電流はＩＬＲ１に制限される）。
　条件２：低抵抗化書き込みおよび、高抵抗化書き込み（ワード線がグローバルビット線ＧＢＬに対し高電圧状態に設定され、メモリセル５１側からビット線５３ａに電流が流れ出す向き（抵抗変化素子の第２の抵抗変化層１２から第１の抵抗変化層１３に電流が流れる向き、図１８Ｂ参照）に電流が流れる）のいずれの状態においても、Ｐ型電流制限素子９１は、オフ状態になるゲート電圧ＶＣＭＮを印加しておく（図１９の（ａ）、図１９の（ｂ）参照）。低抵抗化書き込みおよび高抵抗化書き込み動作はＮ型電流制限素子９０のみを介して行なわれ、高抵抗化書き込みにおいては、Ｎ型電流制限素子９０の基板バイアス効果は低抵抗化書き込み時に比べ小さくなる向きの為、より多くの電流駆動が可能になる（図２０の（ｂ）におけるＨ点（高抵抗化書き込み電流ＩＨＲ１＞ＩＬＲ１））。
　次に偶数層メモリセルへの書き込みの必要条件を列記する。条件１～条件２の場合に対し高抵抗化と低抵抗化の電流の向きが反転するので、Ｐ型電流制限素子９１とＮ型電流制限素子９０の働きが交代する。
　条件３：低抵抗化書き込みにおいては、ワード線がグローバルビット線ＧＢＬに対し高くなるような電圧状態に設定され、メモリセル５１側からビット線５３ｂに電流が流れ出す向き（抵抗変化素子の第１の抵抗変化層１３から第２の抵抗変化層１２に電流が流れる向き、図１８Ｃ参照）に電流が流れる。
　このとき双方向電流制限回路９２０を構成するトランジスタのゲートには同じＶＣＭＰが印加され、ソース電位が下降することで、基板バイアス効果が大きくなりトランジスタの閾値電圧Ｖｔが高くなる方のＰ型電流制限素子９１をオン状態にする（図１９の（ｃ）。こうすることで、ソースフォロワ方式での電流制限状態の動作が実現される（図２０の（ｃ）におけるＬ点（低抵抗化書き込み電流はＩＬＲ２に制限される））。
　条件４：低抵抗化書き込みおよび、高抵抗化書き込み（グローバルビット線ＧＢＬがワード線に対し高くなるような電圧状態に設定され、ビット線５３ｂからメモリセル５１側に電流が流れ込む向き（抵抗変化素子の第２の抵抗変化層１２から第１の抵抗変化層１３に電流が流れる向き、図１８Ｄ参照）に電流が流れる）のいずれの状態においても、Ｎ型電流制限素子９０は、オフ状態になるゲート電圧ＶＣＭＰ（＝０Ｖ）を、双方向電流制限回路９２０を構成するトランジスタのゲートに印加する（図１９の（ｃ）、図１９の（ｄ）参照）。低抵抗化書き込みおよび高抵抗化書き込み動作はＰ型電流制限素子９１のみを介して行なわれ、高抵抗化書き込みにおいては、Ｐ型電流制限素子９１の基板バイアス効果は低抵抗化書き込みに比べ小さくなる向きの為、より多くの電流駆動が可能になる（図２０の（ｄ）におけるＨ点（高抵抗化書き込み電流ＩＨＲ２＞ＩＬＲ２））。
　さらに奇数層と偶数層のメモリセルの抵抗値を揃えるため、
　条件５：ゲート電圧、書き込み電圧、トランジスタサイズを調整し、条件１でのＮ型電流制限素子９０のソースフォロワ電流ＩＬＲ１と条件３におけるＰ型電流制限素子９１のソースフォロワ電流ＩＬＲ２とが等しくなるようにする。
　以下、順に具体な設計方法を説明する。
　条件１について：
　図１９の（ａ）は奇数層メモリセルへ低抵抗化書き込みを行うとき、双方向電流制限回路９２０の電圧状態を示している。選択ワード線５２ａ（図１８Ａ参照）には０Ｖ、Ｎ型電流制限素子９０のゲート端子に接続されるノードＣＭＮには電流制限電圧ＶＣＭＮ、Ｐ型電流制限素子９１のゲート端子に接続されるノードＣＭＰにもＶｐｏｆが印加されている。
　このときグローバルビット線ＧＢＬに電圧ＶＬＲ１が印加されると、メモリセルに低抵抗化電流ＩＬＲ１が流れ、メモリセル端子間電圧（即ち、選択ワード線と中間ノードＧＢＬＩ間電圧）は低抵抗化電圧ＶＬＲに相当する電圧になるので、中間ノードＧＢＬＩの電圧はほぼＶＬＲとなる。即ちＮ型電流制限素子９０のソースが中間ノードＧＢＬＩ側でその電圧がＶＬＲ、Ｎ型電流制限素子９０のドレインがグローバルビット線ＧＢＬ側で、その電圧がＶＬＲ１となる。
　この場合、ＮＭＯＳトランジスタの閾値電圧はソース電圧が上昇した状態の為、通常のソース電圧が０Ｖの場合の閾値電圧Ｖｔｎに比べ高く、Ｖｔｎ’（＞Ｖｔｎ）となる。
　一般的なトランジスタのゲート電圧をＶｇｓ、閾値電圧をＶｔとすると、トランジスタがオン状態となるための条件は、
　Ｖｇｓ＞Ｖｔとなる。
　したがって、Ｎ型電流制限素子９０がオン状態となるためには、
　ＶＣＭＮ－ＶＬＲ＞Ｖｔｎ’・・・（１）
　また一般的なトランジスタに流すことができる最大電流Ｉｍａｘは飽和領域に達したとき（即ちソースフォロワ動作）に、
　Ｉｍａｘ＝βｎ／２×（Ｖｇｓ－Ｖｔ）２となるので、
上記のソースフォロワ動作時にＮＭＯＳトランジスタに流すことができる最大電流ＩＬＲ１は、
　ＩＬＲ１＝βｎ／２×（ＶＣＭＮ－ＶＬＲ－Ｖｔｎ’）２・・・（２）で表される。
　ここで、βｎ＝Ｗ／Ｌ×μｎ×Ｃｏｘである。ここで、ＷはＮ型電流制限素子９０のチャネル幅、ＬはＮ型電流制限素子９０のチャネル長、μｎは電子移動度、Ｃｏｘは単位面積当たりの酸化膜容量を表す。
　条件２について：
　条件１の動作条件（図１９の（ａ））ではＰ型電流制限素子９１のソース端子は、より高い電圧となるグローバルビット線ＧＢＬ側に対応する。Ｐ型電流制限素子９１がオフする条件は、
　ＶＣＭＮ≧ＶＬＲ１－｜Ｖｔｐ｜・・・（３）
　また、奇数層メモリセルへの高抵抗化書き込みにおいては、条件１の場合と印加電圧の向きが逆転するため、Ｎ型電流制限素子９０はソース、ドレインの関係が入れ替わり、Ｎ型電流制限素子９０は基板バイアス効果が小さくなる向きで動作し、通常の閾値電圧Ｖｔｎ（＜Ｖｔｎ’）となる。
　このとき、Ｎ型電流制限素子９０は、ＶＣＭＮ＞Ｖｔｎであればオン状態となり、Ｎ型電流制限素子９０に流れる電流は、ワード線５２ａに印加される高抵抗化書き込み電圧ＶＨＲ１に依存する（このとき、図１９の（ｂ）に示すようにグローバルビット線ＧＢＬは０Ｖ）が、最大ではＮ型電流制限素子９０が飽和領域の電流まで流すことができる（図２０の（ｂ）参照）。
　即ちＩＨＲ１≦βｎ／２×（ＶＣＭＮ－Ｖｔｎ）２・・・（４）
となり、高抵抗化書き込み電圧ＶＨＲ１を適正に調整することでＩＨＲ１＞ＩＬＲ１を満たすようにすることができる。
　条件３について：
　条件１と同様であるが、電圧の向きが逆転するためＮ型電流制限素子９０の代わりにＰ型電流制限素子９１がソースフォロワ方式で動作するようにする。
　図１９の（ｃ）は偶数層メモリセルへ低抵抗化書き込みを行うとき、双方向電流制限回路９２０の電圧状態を示している。選択ワード線５２ａ（図１８Ｃ参照）にはＶＬＲ２、Ｐ型電流制限素子９１のゲート端子に接続されるノードＣＭＰには電流制限電圧ＶＣＭＰとして例えば電圧０Ｖ、Ｎ型電流制限素子９０のゲート端子に接続されるノードＣＭＮには例えば電圧０Ｖ（＝ＶＣＭＰ）が印加されている。
　このときグローバルビット線ＧＢＬに電圧０Ｖが印加されると、メモリセルに低抵抗化電流ＩＬＲ２が流れ、メモリセル端子間電圧（即ち、選択ワード線と中間ノードＧＢＬＩ間電圧）は低抵抗化電圧ＶＬＲに相当する電圧になるので、中間ノードＧＢＬＩの電圧はほぼＶＬＲ２－ＶＬＲとなる。即ちＰ型電流制限素子９１のソースが中間ノードＧＢＬＩ側でその電圧が’ＶＬＲ２－ＶＬＲ’、ドレインがグローバルビット線ＧＢＬ側で、その電圧が０Ｖとなる。
　この場合、ＰＭＯＳトランジスタの閾値電圧はソース電圧が下降した状態の為、通常（例えばソース電圧がＶＬＲ２の場合を指す）の閾値電圧の大きさ｜Ｖｔｐ｜に比べ高く、｜Ｖｔｐ’｜となる。
　この場合、Ｐ型電流制限素子９１がオン状態となるためには、
　｜Ｖｇｓ｜＞｜Ｖｔ｜より、ＶＬＲ２－ＶＬＲ＞｜Ｖｔｐ｜・・・（５）
　またこの時ＰＭＯＳトランジスタに流すことができる最大電流ＩＬＲ２は飽和領域に達したとき（即ちソースフォロワ動作）で、
　Ｉ＝βｐ／２×（｜Ｖｇｓ｜－｜Ｖｔｐ｜）２より
　ＩＬＲ２＝βｐ／２×（ＶＬＲ２－ＶＬＲ－｜Ｖｔｐ’｜）２・・・（６）
で表される。
　なおβｐ＝Ｗ／Ｌ×μｐ×Ｃｏｘである。ここで、ＷはＰ型電流制限素子９１のチャネル幅、ＬはＰ型電流制限素子９１のチャネル長、μｐはホール移動度、Ｃｏｘは単位面積当たりの酸化膜容量を表す。
　条件４について：
　条件４の動作条件ではＮ型電流制限素子９０のソース端子は、より低い電圧となるグローバルビット線ＧＢＬ側に対応する。Ｎ型電流制限素子９０がオフする条件は、
　ＶＣＭＰ≦｜Ｖｔｎ｜・・・（７）
　また、高抵抗化書き込みにおいては、条件３の場合と印加電圧の向きが逆転するため、Ｐ型電流制限素子９１はソース、ドレインの関係が入れ替わり、Ｐ型電流制限素子９１は基板バイアス効果が小さくなる向きで動作し、通常の閾値電圧Ｖｔｐ（｜Ｖｔｐ｜＜　｜Ｖｔｐ’｜）となる。
　グローバルビット線ＧＢＬに印加される高抵抗化書き込み電圧をＶＨＲ２とすると、Ｐ型電流制限素子９１は、
　ＶＣＭＰ　＜ＶＨＲ２　－　｜Ｖｔｐ｜
であればオン状態となり、このとき、Ｐ型電流制限素子９１に流れる電流は、高抵抗化書き込み電圧ＶＨＲ２に依存し、最大ではＰ型電流制限素子９１が飽和領域の電流まで流すことができる。
　即ち、ＩＨＲ２≦βｐ／２×（ＶＨＲ２－ＶＣＭＰ－｜Ｖｔｐ｜）２
　ＶＣＭＰ＝０Ｖとすると、
　ＩＨＲ２≦βｐ／２×（ＶＨＲ２－｜Ｖｔｐ｜）２・・・（８）
で、高抵抗化書き込み電圧ＶＨＲ２を適正に調整することでＩＨＲ２＞ＩＬＲ２を満たすようにすることができる。
　条件５について：
　条件５のＩＬＲ１＝ＩＬＲ２は、式（２）と式（６）より
　βｎ／２×（ＶＣＭＮ－ＶＬＲ－Ｖｔｎ’）２＝βｐ／２×（ＶＬＲ２－ＶＬＲ－｜Ｖｔｐ’｜）２・・・（９）
　βｎ、βｐ、ＶＣＭＮ、ＶＬＲ２を調整することでこの関係を満たすようにするのであるが、まずβｎ、βｐはトランジスタの単位長辺りの電流能力に比例する項であり、一般的にはＰＭＯＳはＮＭＯＳの約１／２の電流能力である。従って、Ｐ型電流制限素子９１のトランジスタのゲート幅（Ｗ）をＮ型電流制限素子９０のトランジスタのゲート幅の２倍程度で設計すれば、式（９）は概ね２乗項の中だけの大小関係で考えることが出来るようになる。
　また閾値電圧はＮＭＯＳとＰＭＯＳでその絶対値はほぼ同じ電圧値になるようにしても差し支えないので、閾値電圧は揃えた設定（Ｖｔｎ‘＝｜Ｖｔｐ’｜）にする。その結果、２乗項の中はソース電圧に対するゲート電圧の関係であるので、ＰＭＯＳ、ＮＭＯＳでそれぞれほぼ同じにすれば式（９）を満すことができる。すなわち、次の関係式となる。
　ＶＣＭＮ－ＶＬＲ＝ＶＬＲ２－ＶＬＲより、
　ＶＣＭＮ＝ＶＬＲ２・・・（１０）
となる。以上の説明では、説明を簡単にするため、βｎおよびβｐ、あるいは閾値がＰＭＯＳトランジスタとＮＭＯＳトランジスタで同じになるように設定したが、もちろん異なるように設定してもよい。
　以下に一例を説明する。
　図２１は以上説明の条件１から条件５のうち、ゲート端子に接続されるノードＣＭＰおよびノードＣＭＮの設定電圧範囲をグラフ化したものである。
　一例として、図２１に示す奇数層のメモリセルを選択した場合と、偶数層のメモリセルを選択した場合について、各電流制限が最大となる条件を設定した場合を検証する。
　ノードＣＭＮに印加される電圧ＶＣＭＮの電圧条件は（１）より
　ＶＣＭＮ＞ＶＬＲ＋Ｖｔｎ’
となる。
　また、低抵抗化時にメモリセルを流れる電流は、
　式（２）は、ＩＬＲ１＝βｎ／２×（ＶＣＭＮ－ＶＬＲ－Ｖｔｎ’）２
　式（６）は、ＩＬＲ２＝βｐ／２×（ＶＬＲ２－ＶＬＲ－｜Ｖｔｐ’｜）２
となり、ＶＣＭＮ＝ＶＬＲ１となるゲート電圧を印加すれば、
　式（２）は、ＩＬＲ１＝βｎ／２×（ＶＬＲ１－ＶＬＲ－Ｖｔｎ’）２・・・（１１）となり、先述のようにβｐ＝βｎ、Ｖｔｎ＝｜Ｖｔｐ｜なる設計をした場合、ＶＬＲ１＝ＶＬＲ２となる電圧制御することで、図２１における（ｉ）と（ｉｉ）の駆動電流は同一となり、従って偶数層と奇数層の設定される抵抗値は揃えることができることがわかる。
　式（２）と式（４）を比較すると、閾値がＶｔｎ’＞Ｖｔｎであり、Ｖｇｓの項目が異なることから、
　ＶＣＭＮ＞ＶＣＭＮ－ＶＬＲ
であることは明白であり、
　ＩＨＲ１＞ＩＬＲ１
となる。
　また、式（６）と式（８）を比較すると、閾値が｜Ｖｔｐ’｜＞｜Ｖｔｐ｜であり、Ｖｇｓの項目が異なることから、
　ＶＨＲ２＞ＶＬＲ２－ＶＬＲ
の関係が成り立つ様にＶＬＲ２とＶＨＲ２を設定することで、
　ＩＨＲ２＞ＩＬＲ２
とすることができる。通常はＶＬＲ２＝ＶＨＲ２とするので、ＩＨＲ２＞ＩＬＲ２
は実現可能である。
　つまり、奇数層／偶数層の何れにおいても、低抵抗化時の電流よりも高抵抗化時の電流が多くなるので、条件５を満たしていることがわかる。
　ところで、図２１に示す電圧差Ａ（＝ＶＬＲ１－ＶＬＲ）は、低抵抗化電圧ＶＬＲ１をグローバルビット線ＧＢＬに印加し低抵抗化電流ＩＬＲ１を流したときの、Ｎ型電流制限素子９０のソース－ドレイン間のインピーダンスによる電圧降下分であり、電圧差Ｂ（＝ＶＬＲ２－ＶＬＲ）は、低抵抗化電圧ＶＬＲ２を選択ワード線に印加し低抵抗化電流ＩＬＲ２を流したときの、Ｐ型電流制限素子９１のソース－ドレイン間のインピーダンスによる電圧降下分である。従ってＰ型電流制限素子９１およびＮ型電流制限素子９０のトランジスタ幅Ｗを適切な幅以上に設計し、低抵抗化時のトランジスタのインピーダンスをメモリセルの低抵抗状態より低くする（ＶＬＲ／ＩＬＲ１またはＶＬＲ／ＩＬＲ２以下にする）設計を行うことで、ＶＬＲ２－ＶＬＲ＜ＶＬＲ＜ＶＬＲ１の関係は実現することができる。
　また、表２に各層のメモリセルＭ１～Ｍ４の各々の動作に対応した主要信号の設定電圧を示している。
Figure JPOXMLDOC01-appb-T000002
　奇数層ビット線選択スイッチ素子５８と偶数層ビット線選択スイッチ素子５７は本参考例の場合ＮＭＯＳトランジスタで構成しているが、オン状態におけるそのゲート電圧Ｖｐｐは、少なくとも、ＶＨＲ２＋Ｖｔｎより高く設定した電圧を偶数層ビット線選択信号および奇数層ビット線選択信号に印加し、Ｎ型電流制限素子９０またはＰ型電流制限素子９１の電流制限として働く時のインピーダンスより十分小さくすることが望ましい。
　以上、動作原理に基づいて条件１から条件５なる設計法を示したが、実際の回路動作においては各種ばらつきが存在するため、例えばβｐ＝βｎなる設計を行っても偶数層と奇数層で設定される抵抗値は完全に一致しないことが考えられる。想定する製品の規格などにも依存するが、ここで示した等号関係等の条件は、一般的な変動許容量と同様に、１０％程度の誤差を含め許容することは言うまでもない。
　また、これらの条件に基づいて設計したものに対し、一般的にヒューズプログラム回路として知られているトリミング手段で、電圧ＶＣＭＰ、ＶＣＭＮ、ＶＬＲ１、ＶＨＲ１、ＶＬＲ２、ＶＨＲ２を製造段階で微調整することで、より最適な状態を実現してもよいことは言うまでもない。
　また奇数層ビット線選択スイッチ素子５８と偶数層ビット線選択スイッチ素子５７の特性は、第１層目のメモリセルを選択の場合と第２層目のメモリセルを選択の場合とで、このビット線選択スイッチ素子の特性差により電流制限効果に差異が生じることは望ましくない。そのためビット線選択スイッチ素子のゲート電圧は、少なくともＮ型電流制限素子９０のゲート電圧ＶＣＭＮより高く設定し、回路全体の電源電圧またはＶＣＭＮより閾値電圧程度昇圧した電圧を偶数層ビット線選択信号および奇数層ビット線選択信号に印加してもよい。
　なお、この説明でもわかるように、グローバルビット線やワード線に印加する電圧は、少なくとも、抵抗変化素子の書き込み電圧と、ダイオード素子の閾値電圧ＶＦ（両者の総和がほぼメモリセル５１の抵抗変化電圧ＶＬＲまたはＶＨＲに相当）と、偶数層ビット線選択スイッチ素子または奇数層ビット線選択スイッチ素子の閾値電圧と、Ｎ型電流制限素子９０またはＰ型電流制限素子９１の閾値電圧Ｖｔｎ、Ｖｔｐの総和以上が必要で、上記の参考例ではクロスポイントメモリの駆動電圧は５Ｖ程度の電圧が必要となる。
　以上の様な電圧設定によって、低抵抗状態の抵抗値を設定する電流制限書き込みを、各層共に安定的に実施することができる。
　更に、同一層のメモリセルに対する低抵抗化書き込みと高抵抗化書き込みは、その時のノードＣＭＮとノードＣＭＰの電圧がそれぞれの書き込みモードにおいて同一なことから（表１～３参照）、選択メモリセルに関係するグローバルビット線５６と選択ワード線５２の電圧を変更するだけで低抵抗化書き込みと高抵抗化書き込みを実行することができる。
　従って、同一層のメモリセルに対する低抵抗化書き込みと高抵抗化書き込みがメモリセルアレイ２００内の複数のブロックで同時期に混在した場合においても、図１４に示すブロック毎に供給しているＶＣＭＮ０～ＶＣＭＮ１５の電圧値およびＶＣＭＰ０～ＶＣＭＰ１５の電圧値を同一にすることが出来るので、電流制限制御回路は１つで済み、回路を簡単化できる。また、低抵抗化書き込み時に一旦高抵抗化書き込みを実施して高抵抗状態にしてから低抵抗化書き込みを実施する方法や、高抵抗化書き込み時に一旦低抵抗化書き込みを実施して低抵抗状態にしてから高抵抗化書き込みを実施する方法といった様な反転書き込み方法が短時間で容易に行うことも可能である。
　以上の様に、本参考例によると、同一構造で形成したクロスポイントメモリアレイ層を積層した多層クロスポイントメモリ構造の不揮発性記憶装置に対して、低抵抗状態の抵抗値を設定する電流制限書き込みを、各層共に安定的に実施可能な多層クロスポイントメモリを実現することができる。
　（参考例２）
　参考例１では、多層クロスポイント構造不揮発性記憶装置への書き込み動作において、書き込み対象のメモリアレイ層に応じて、そのメモリアレイ層に属するメモリセルに低抵抗化方向の電流を流す向きが、Ｎ型電流制限素子９０またはＰ型電流制限素子９１のうち基板バイアス効果がより大きく生じる一方のトランジスタのみを活性化して低抵抗化動作を行い、そして低抵抗化書き込みの電流制限がソースフォロワの動作方式（つまり、ソースフォロワ方式）である場合を説明した。
　参考例２では、Ｎ型電流制限素子９０とＰ型電流制限素子９１を備える同じ構成を前提としているが、その制御方法が異なる。書き込み対象のメモリアレイ層に応じて所望の電圧をＮ型電流制限素子９０とＰ型電流制限素子９１のゲート端子に印加しておく。そして一方の電流制限素子が低抵抗化用、他方の電流制限素子が高抵抗化用として働くようにゲート電圧を設定する。この場合、書き込み対象層のメモリセルに低抵抗化方向の電流を流す時、Ｎ型電流制限素子９０またはＰ型電流制限素子９１のうち基板バイアス効果がより小さくなるトランジスタを活性化して低抵抗化動作を行い、そのトランジスタが飽和領域で動作するように、そのゲート電圧値を適正値に設定し電流制限する動作方式（つまり、飽和電流制限方式）である場合について説明する。高抵抗化方向の電流を流す場合はＮ型電流制限素子９０またはＰ型電流制限素子９１の内、低抵抗化用とは異なるトランジスタを十分オンされた状態にして用いる。
　この方式の場合、電流制限回路に所望のゲート電圧を印加するための電圧生成回路をさらに備えている。
　〔動作電圧設定の説明〕
　本飽和電流制限方式は、不揮発性記憶装置の構成が前記構成と同じより、想定する動作状態も前記同様の（Ａ’）～（Ｈ’）の８通りとなる。
　表３は各層のメモリセルＭ１～Ｍ４の各々の動作に対応して、図１１に示す基本構成概要図の主要信号の設定電圧を示している。なお、表中の「ＯＮ：飽」は「電流制限素子を飽和領域で電流制限すること」を意味する。
Figure JPOXMLDOC01-appb-T000003
　以下では、図１１においてＭ１～Ｍ４で示す第１層～第４層メモリセル５１ａ～５１ｄに属するメモリセル５１の書き込み例として図２２Ａ～図２２Ｈを用いて各々説明する。
　この方法は、同一配置層メモリセルの低抵抗化または高抵抗化書き込みに応じて、Ｎ型電流制限素子９０またはＰ型電流制限素子９１の一方のみをオン状態に設定する。つまり、低抵抗化状態へ書き込む電流の向きの場合はＮ型電流制限素子９０またはＰ型電流制限素子９１の一方を所定の飽和領域特性による電流制限されたオン状態にし、高抵抗化状態へ書き込む電流の向きの場合はＮ型電流制限素子９０またはＰ型電流制限素子９１の他方を十分オンされたオン状態にする。
　（Ａ’）第（４ｎ＋１）層（ｎ：自然数）のメモリセルＭ１を低抵抗状態に書き込む動作
　図２２Ａは、図１１の断面構成図において、第（４ｎ＋１）層のメモリセルＭ１を低抵抗状態にする書き込み動作について説明するための、グローバルビット線５６からワード線５２ａまでの素子接続構成を示す等価回路図である。
　図２２Ａにおいて、５１は第（４ｎ＋１）層に配置される選択メモリセルＭ１、５７はＮＭＯＳトランジスタで構成される偶数層ビット線選択スイッチ素子、５８はＮＭＯＳトランジスタで構成される奇数層ビット線選択スイッチ素子、９０はＮＭＯＳトランジスタで構成されるＮ型電流制限素子、９１はＰＭＯＳトランジスタで構成されるＰ型電流制限素子に対応する。Ｎ型電流制限素子９０とＰ型電流制限素子９１はそれぞれのソース端子とドレイン端子同士が繋がった並列接続による双方向電流制限回路９２０を構成している。この低抵抗化書き込み動作では、グローバルビット線５６→双方向電流制限回路９２０→奇数層ビット線選択スイッチ素子５８→ビット線５３ａ→選択メモリセル５１→ワード線５２ａの向きに電流が流れるよう、グローバルビット線５６にワード線５２ａを基準として低抵抗化に必要な電圧ＶＬＲ以上の電圧ＶＬＲ３が印加される。
　このとき、サブビット線選択回路７３は、メモリセルＭ１への低抵抗状態の書き込みでは、奇数層ビット線選択スイッチ素子５８のゲート端子に奇数層ビット線選択信号電圧Ｖｐｐを印加して奇数層ビット線選択スイッチ素子５８をオンさせる。なお、偶数層ビット線選択スイッチ素子５７のゲート端子には偶数層ビット線選択信号０Ｖを印加することで偶数層ビット線選択スイッチ素子５７をオフさせる（偶数層ビット線選択スイッチ素子５７を破線で表示）。ここで電圧Ｖｐｐは、奇数層ビット線選択スイッチ素子５８の閾値電圧よりも十分高く、電源電圧Ｖｃｃと同じかまたはそれ以上に昇圧した電圧である。
　電流制限制御回路９９は、この場合はＮ型電流制限素子９０のゲート端子に接続されるノードＣＭＮには、所定電圧Ｖｎｓｎを印加してＮ型電流制限素子９０をオフし、一方、Ｐ型電流制限素子９１のゲート端子に接続されるノードＣＭＰには、選択メモリセル５１に流れる電流が所定の電流ＩＬＲ３となる電流値に制限されるような電圧ＶＣＭＰを印加して、所定の電流値に電流制限されたオン状態にする。さらに、選択メモリセル５１は接続されたワード線５２ａを０Ｖ（基準電圧）にし、グローバルビット線５６は選択メモリセル５１に印加される電圧が所定の低抵抗化に必要な電圧ＶＬＲ以上となるような電圧ＶＬＲ３を印加して、選択メモリセル５１が低抵抗化する向きに電流ＩＬＲ３を流す。
　このとき、ＰＭＯＳトランジスタで構成されるＰ型電流制限素子９１は飽和電流領域で動作し、Ｐ型電流制限素子９１のゲート電圧ＶＣＭＰがグローバルビット線５６の電圧ＶＬＲ３に対してＰ型電流制限素子９１の閾値の大きさ｜Ｖｔｐ｜よりも低い所定の一定電位の場合、Ｐ型電流制限素子９１は定電流源として働くことができる。
　即ちＰ型電流制限素子９１のゲート電圧ＶＣＭＰをグローバルビット線５６の電圧ＶＬＲ３に対して適正な値に設定することで、選択メモリセル５１には、低抵抗化のための所定電流量ＩＬＲ３に制限された電流をビット線５３ａからワード線５２ａの方向に流すことによって低抵抗状態への書き込みを行い、所定の抵抗値の低抵抗状態に設定することができる。つまり、以上の制御によって、第（４ｎ＋１）層のメモリセルＭ１を低抵抗化するときに、低抵抗化電流に対し飽和電流制限方式による電流制限が働き、メモリセルＭ１を所望の低抵抗状態に遷移させることができる。
　（Ｂ’）第（４ｎ＋１）層（ｎ：自然数）のメモリセルＭ１を高抵抗状態に書き込む動作
　図２２Ｂは、図１１の断面構成図において、第（４ｎ＋１）層の選択メモリセルＭ１を高抵抗化状態にする書き込み動作について説明するための、グローバルビット線５６からワード線５２ａまでの素子接続構成を示す等価回路図である。その構成は図２２Ａと同じだが、ワード線５２ａに、グローバルビット線５６を基準にして高くなるような電圧ＶＨＲ３を印加し、電流をワード線５２ａからビット線５３ａの向きに流す設定にする。
　このときも、選択メモリセルＭ１への高抵抗状態の書き込みは、奇数層ビット線選択スイッチ素子５８のゲート端子に奇数層ビット線選択信号電圧Ｖｐｐを印加してオンさせる。なお、偶数層ビット線選択スイッチ素子５７のゲート端子に偶数層ビット線選択信号０Ｖを印加することで偶数層ビット線選択スイッチ素子５７はオフさせる。
　電流制限制御回路９９は、この場合はＰ型電流制限素子９１のゲート端子に接続されるノードＣＭＰに所定電圧ＶＣＭＰ（Ａ’で印加されるのと同じＶＣＭＰ）を印加してＰ型電流制限素子９１をオフし、一方、Ｎ型電流制限素子９０のゲート端子に接続されるノードＣＭＮにはＮ型電流制限素子９０を十分にオンさせるゲート電圧Ｖｎｓｎ（Ａ’で印加されるのと同じＶｎｓｎ）を印加してオンさせる。
　グローバルビット線デコーダ／ドライバ回路９８はグローバルビット線５６に０Ｖ（基準電圧）を印加し、ワード線デコーダ／ドライバ回路７４は、ワード線５２ａに選択メモリセル５１の両端にかかる電圧が高抵抗化に必要な電圧ＶＨＲ以上になるような電圧ＶＨＲ３を印加し高抵抗化の向きに電流を流す。
　このとき、電流制限制御回路９９は、Ｎ型電流制限素子９０のゲート端子に接続されるノードＣＭＮには、低抵抗化状態への書き込みのときと同じ電圧Ｖｎｓｎを印加し、Ｎ型電流制限素子９０をオン状態にする。
　このとき、ＮＭＯＳトランジスタで構成されるＮ型電流制限素子９０のソースは、０Ｖに設定のグローバルビット線５６との接点側になる。その為、Ｎ型電流制限素子９０は基板バイアス効果が小さく、またそのゲート電圧ＶｎｓｎはＮＭＯＳトランジスタの閾値電圧Ｖｔｎより十分高い電圧であるので、低抵抗化時の制限電流値ＩＬＲ３よりも大きな高抵抗化電流ＩＨＲ３を流すことができる電流能力を有するビット線選択スイッチ素子として働くことができる。これにより、第１層ビット線５３ａおよび共通接点ＧＢＬＩの電位は、グローバルビット線５６の電圧０ＶにＮ型電流制限素子９０での電圧降下（ほぼ０Ｖ）を加えた電圧、つまり、ほぼ０Ｖの電圧Ｖｕｐ１となる。
　即ち、Ｎ型電流制限素子９０のゲート電圧Ｖｎｓｎは低抵抗化の時と同じ値に設定しておき、選択メモリセル５１を高抵抗化するのに必要な電圧を選択ワード線５２ａに設定するだけで、低抵抗化状態への書き込みより大きな電流を流すことができ、選択メモリセル５１に確実に高抵抗化書き込みを行う事ができる。つまり、以上の制御によって、第（４ｎ＋１）層のメモリセルＭ１を高抵抗化するときに、低抵抗化のときよりも大きな電流がメモリセルＭ１に流れ、メモリセルＭ１を確実に高抵抗状態に遷移させることができる。
　（Ａ’）と（Ｂ’）の説明からも判る様に、低抵抗化書き込みと高抵抗化書き込みの何れにおいても、双方向電流制限回路９２０の、Ｎ型電流制限素子９０のゲート電圧はＶｎｓｎであり、Ｐ型電流制限素子９１のゲート電圧はＶＣＭＰで、抵抗変化書き込み方向が異なっても各ゲート電圧は変わらない様に設定している。従って、抵抗変化書き込み方向はグローバルビット線ＧＢＬとワード線５２ａの印加電圧のみを設定することで制御している。つまり、低抵抗化書き込み時は、ワード線５２ａを０Ｖ、グローバルビット線ＧＢＬをＶＬＲ３にして、Ｎ型電流制限素子９０をオフ状態、Ｐ型電流制限素子９１を電流制限したオン状態とし、高抵抗化書き込み時は、ワード線５２ａをＶＨＲ３、グローバルビット線ＧＢＬを０Ｖにして、Ｎ型電流制限素子９０をオン状態、Ｐ型電流制限素子９１をオフ状態としている。このことから、低抵抗化書き込み時はＰ型電流制限素子９１を用い、高抵抗化書き込み時はＮ型電流制限素子９０を用いる、２トランジスタ切換え形式である。
　このように高抵抗化時と低抵抗化時で電流制限素子のゲート電圧に同じ電圧を用いる事により、ゲート電圧変更時に必要な時間が不要となり、より高速な動作が期待できる。
　（Ｃ’）第（４ｎ＋２）層（ｎ：自然数）のメモリセルＭ２を低抵抗状態に書き込む動作
　図２２Ｃは、図１１の断面構成図において、第（４ｎ＋２）層のメモリセルＭ２を低抵抗状態にする書き込み動作について説明するための、グローバルビット線５６からワード線５２ａまでの素子接続構成を示す等価回路図である。
　図２２Ｃにおいて、５１は第（４ｎ＋２）層に配置される選択メモリセルＭ２、５７はＮＭＯＳトランジスタで構成される奇数層ビット線選択スイッチ素子、５８はＮＭＯＳトランジスタで構成される偶数層ビット線選択スイッチ素子、９０はＮＭＯＳトランジスタから成るＮ型電流制限素子、９１はＰＭＯＳトランジスタから成るＰ型電流制限素子に対応する。Ｎ型電流制限素子９０とＰ型電流制限素子９１はそれぞれのソース端子とドレイン端子同士が繋がった並列接続による双方向電流制限回路９２０を構成している。この動作では、ワード線５２ａ→選択メモリセル５１→ビット線５３ｂ→偶数層ビット線選択スイッチ素子５７→双方向電流制限回路９２０→グローバルビット線５６の向きに電流が流れるよう、ワード線５２ａにグローバルビット線５６を基準として高い電圧ＶＬＲ４が印加される。
　このとき、サブビット線選択回路７３は、メモリセルＭ２への低抵抗状態の書き込みでは、偶数層ビット線選択スイッチ素子５７のゲート端子に偶数層ビット線選択信号電圧Ｖｐｐを印加してオンさせる。なお、奇数層ビット線選択スイッチ素子５８のゲート端子に奇数層ビット線選択信号０Ｖを印加することで奇数層ビット線選択スイッチ素子５８はオフさせる。ここで電圧Ｖｐｐは、偶数層ビット線選択スイッチ素子５７の閾値電圧よりも十分高く、電源電圧Ｖｃｃと同じかまたはそれ以上に昇圧した電圧である。
　電流制限制御回路９９は、この場合はＰ型電流制限素子９１のゲート端子に接続されるノードＣＭＰには、所定電圧Ｖｎｓｐを印加してＰ型電流制限素子９１をオフし、一方、Ｎ型電流制限素子９０のゲート端子に接続されるノードＣＭＮには、選択メモリセル５１に対して所定の電流ＩＬＲ４なる電流値に制限される電圧ＶＣＭＮを印加して、電流制限された所定のオン状態にする。さらに、選択メモリセル５１に接続されたワード線５２ａを選択メモリセル５１に掛かる電圧が所定の低抵抗化に必要な電圧ＶＬＲ以上の電圧ＶＬＲ４に、グローバルビット線５６は０Ｖ（基準電圧）を印加し、選択メモリセル５１を低抵抗化させる向きに電流を流す。
　このとき、ＮＭＯＳトランジスタで構成されるＮ型電流制限素子９０は飽和電流領域で動作し、Ｎ型電流制限素子９０のゲート電圧ＶＣＭＮがグローバルビット線５６の電圧０Ｖに対してＮ型電流制限素子９０の閾値Ｖｔｎよりも高い所定の一定電位の場合、Ｎ型電流制限素子９０は定電流源として働くことができる。
　即ちＮ型電流制限素子９０のゲート電圧ＶＣＭＮをグローバルビット線５６の電圧０Ｖに対して適正な値に設定することで、選択メモリセル５１には、所定電流量ＩＬＲ４に制限された電流をワード線５２ａからビット線５３ｂの方向に流して低抵抗化の書き込みを行い、所定の低抵抗状態に設定することができる。つまり、以上の制御によって、第（４ｎ＋２）層のメモリセルＭ２を低抵抗化するときに、飽和電流制限方式による電流制限が働き、メモリセルＭ２を所望の低抵抗状態に遷移させることができる。
　そして、所定の電流ＩＬＲ４は（Ａ’）で説明した第（４ｎ＋１）層のメモリセルに低抵抗状態を書き込むときの所定電流ＩＬＲ３と同じ電流値になるように、ゲート電圧ＶＣＭＮ、ＶＣＭＰやＮ型電流制限素子９０、Ｐ型電流制限素子９１のトランジスタサイズを調整して設定する。
　（Ｄ’）第（４ｎ＋２）層（ｎ：自然数）のメモリセルＭ２を高抵抗状態に書き込む動作
　図２２Ｄは、図１１の断面構成図において、第（４ｎ＋２）層のメモリセルＭ２の高抵抗化状態にする書き込み動作について説明するための、グローバルビット線５６からワード線５２ａまでの素子接続構成を示す等価回路図である。その構成は図２２Ｃと同じだが、グローバルビット線５６をワード線５２ａに対して高い電圧ＶＨＲ４を印加し、電流をビット線５３ｂからワード線５２ａの向きに流す設定にする。
　このときも、メモリセルＭ２への高抵抗状態の書き込みは、偶数層ビット線選択スイッチ素子５７のゲート端子に偶数層ビット線選択信号電圧Ｖｐｐを印加してオンさせる。なお、奇数層ビット線選択信号を０Ｖに設定することで奇数層ビット線選択スイッチ素子５８はオフさせる。
　電流制限制御回路９９は、この場合はＮ型電流制限素子９０のゲート端子に接続されるノードＣＭＮの電圧は、所定電圧ＶＣＭＮを印加してＮ型電流制限素子９０をオフし、一方、Ｐ型電流制限素子９１のゲート端子に接続されるノードＣＭＰには電圧Ｖｎｓｐを印加してオンさせる。
　ワード線デコーダ／ドライバ回路７４はワード線５２ａに０Ｖ（基準電圧）を印加し、グローバルビット線デコーダ／ドライバ回路９８はグローバルビット線５６には選択メモリセル５１に選択メモリセル５１の両端にかかる電圧が高抵抗化に必要な電圧ＶＨＲ以上になるような電圧ＶＨＲ４を印加し高抵抗化の向きに電流ＩＨＲ４を流す。
　このとき、電流制限制御回路９９は、Ｐ型電流制限素子９１のゲート端子に接続されるノードＣＭＰには、低抵抗化状態への書き込みのときと同じ電圧Ｖｎｓｐを印加し、Ｐ型電流制限素子９１をオン状態にする。
　このとき、ＰＭＯＳトランジスタで構成されるＰ型電流制限素子９１のソースは、ＶＨＲ４に設定のグローバルビット線５６との接点側になる。その為、Ｐ型電流制限素子９１は基板バイアス効果が小さく、またそのソース－ゲート間電圧（ＶＨＲ４－Ｖｎｓｐ）はＰＭＯＳトランジスタの閾値電圧Ｖｔより十分高い電圧であるので、低抵抗化時の制限電流値ＩＬＲ４よりも大きな高抵抗化電流ＩＨＲ４なる電流能力を有するビット線選択スイッチ素子として働くことができる。これにより、第２層ビット線５３ｂおよび共通接点ＧＢＬＩの電位は、グローバルビット線５６の電圧ＶＨＲ４からＰ型電流制限素子９１での電圧降下（ほぼ０Ｖ）を差し引いた電圧、つまり、電圧ＶＨＲ４とほぼ同電位の電圧Ｖｕｐ２となる。
　即ち、Ｐ型電流制限素子９１のゲート電圧Ｖｎｓｐは低抵抗化の時と同じ値に設定しておき、選択メモリセル５１を高抵抗化に必要な電圧をグローバルビット線５６に設定するだけで、低抵抗化状態への書き込みより大きな電流を流すことができ、選択メモリセル５１に確実に高抵抗化書き込みを行う事ができる。つまり、以上の制御によって、第（４ｎ＋２）層のメモリセルＭ２を高抵抗化するときに、低抵抗化のときよりも大きな電流がメモリセルＭ２に流れ、メモリセルＭ２を確実に高抵抗状態に遷移させることができる。
　（Ｃ’）と（Ｄ’）の説明からも判る様に、低抵抗化書き込みと高抵抗化書き込みの何れにおいても、双方向電流制限回路９２０の、Ｎ型電流制限素子９０のゲート電圧はＶＣＭＮであり、Ｐ型電流制限素子９１のゲート電圧はＶｎｓｐで、抵抗変化書き込み方向が異なっても各ゲート電圧は変わらない様に設定している。従って、抵抗変化書き込み方向はグローバルビット線ＧＢＬとワード線５２ａの印加電圧のみを設定することで制御している。つまり、低抵抗化書き込み時は、ワード線５２ａをＶＬＲ４、グローバルビット線ＧＢＬを０Ｖにして、Ｎ型電流制限素子９０を電流制限したオン状態、Ｐ型電流制限素子９１をオフ状態とし、高抵抗化書き込み時は、ワード線５２ａを０Ｖ、グローバルビット線ＧＢＬをＶＨＲ４にして、Ｎ型電流制限素子９０をオフ状態、Ｐ型電流制限素子９１をオン状態としている。このことから、低抵抗化書き込み時はＮ型電流制限素子９０を用い、高抵抗化書き込み時はＰ型電流制限素子９１を用いる、２トランジスタ切換え形式である。
　このように高抵抗化時と低抵抗化時で電流制限素子のゲート電圧に同じ電圧を用いる事により、ゲート電圧変更時に必要な時間が不要となり、より高速な動作が期待できる。
　（Ｅ’）第（４ｎ＋３）層（ｎ：自然数）のメモリセルＭ３を低抵抗状態に書き込む動作
　図２２Ｅは、図１１の断面構成図において、第（４ｎ＋３）層のメモリセルＭ３を低抵抗状態にする書き込み動作について説明するための、グローバルビット線５６からワード線５２ｂまでの素子接続構成を示す等価回路図である。
　なお、図２２Ｅは、図２２Ａに示す等価回路図に対して、メモリセル５１の配置層と、それに関係するワード線、ビット線および奇数層／偶数層ビット線を選択するビット線選択スイッチ素子が異なるが、他の部分は同じである。従って、本動作の説明は、図２２Ａとの差分についてのみ記載する。
　図２２Ｅにおいて、５１は第（４ｎ＋３）層に配置される選択メモリセルＭ３、５７はＮＭＯＳトランジスタで構成される偶数層ビット線選択スイッチ素子、９０はＮＭＯＳトランジスタで構成されるＮ型電流制限素子、９１はＰＭＯＳトランジスタで構成されるＰ型電流制限素子に対応する。
　Ｎ型電流制限素子９０とＰ型電流制限素子９１はそれぞれのソース端子とドレイン端子同士が繋がった並列接続による双方向電流制限回路９２０を構成している。この動作では、グローバルビット線５６→双方向電流制限回路９２０→偶数層ビット線選択スイッチ素子５７→ビット線５３ｂ→選択メモリセル５１→ワード線５２ｂの向きに電流が流れるよう、グローバルビット線５６にワード線５２ｂを基準として高い電圧ＶＬＲ３が印加される。
　このとき、サブビット線選択回路７３は、メモリセルＭ３への低抵抗状態の書き込み時には、偶数層ビット線選択スイッチ素子５７のゲート端子に偶数層ビット線選択信号電圧Ｖｐｐを印加してオンさせる。なお、奇数層ビット線選択スイッチ素子５８のゲート端子に奇数層ビット線選択信号０Ｖを印加することで奇数層ビット線選択スイッチ素子５８はオフさせる。ここで電圧Ｖｐｐは、偶数層ビット線選択スイッチ素子５７の閾値電圧よりも十分高く、電源電圧Ｖｃｃと同じかまたはそれ以上に昇圧した電圧である。
　以下、双方向電流制限回路９２０、グローバルビット線５６、ワード線５２ｂの動作条件については、前記（Ａ’）記載の内容と同一（ワード線５２ｂについてはワード線５２ａと同一動作）より、説明は省略する。
　以上の制御によって、第（４ｎ＋３）層のメモリセルＭ３を低抵抗化するときに、飽和電流制限方式による電流制限が働き、メモリセルＭ３を所望の低抵抗状態に遷移させることができる。
　（Ｆ’）第（４ｎ＋３）層（ｎ：自然数）のメモリセルＭ３を高抵抗状態に書き込む動作
　図２２Ｆは、図１１の断面構成図において、第（４ｎ＋３）層のメモリセルＭ３を高抵抗状態にする書き込み動作について説明するための、グローバルビット線５６からワード線５２ｂまでの素子接続構成を示す等価回路図である。
　なお、図２２Ｆは、図２２Ｂに示す等価回路図に対して、メモリセル５１の配置層と、それに関係するワード線、ビット線および奇数層／偶数層ビット線を選択するビット線選択スイッチ素子は異なるが、他の部分は同じである。従って、本動作の説明は、図２２Ｂとの差分についてのみ記載する。
　図２２Ｆにおいて、その構成は図２２Ｅと同じだが、ワード線５２ｂにグローバルビット線５６に対し高い電圧ＶＨＲ３を印加し、電流ＩＨＲ３をワード線５２ｂからビット線５３ｂの向きに流す設定にする。
　このときも、メモリセルＭ３への高抵抗状態の書き込みは、偶数層ビット線選択スイッチ素子５７のゲート端子に偶数層ビット線選択信号電圧Ｖｐｐを印加してオンさせる。なお、奇数層ビット線選択信号を０Ｖに設定することで奇数層ビット線選択スイッチ素子５８はオフさせる。
　以下、双方向電流制限回路９２０、グローバルビット線５６、ワード線５２ｂの動作条件については、前記（Ｂ’）記載の内容と同一（ワード線５２ｂについてはワード線５２ａと同一動作）より、説明は省略する。
　以上の制御によって、第（４ｎ＋３）層のメモリセルＭ３を高抵抗化するときに、低抵抗化のときよりも大きな電流ＩＨＲ３（＞ＩＬＲ３）がメモリセルＭ３に流れ、メモリセルＭ３を確実に高抵抗状態に遷移させることができる。
　（Ｇ’）第（４ｎ＋４）層（ｎ：自然数）のメモリセルＭ４を低抵抗状態に書き込む動作
　図２２Ｇは、図１１の断面構成図において、第（４ｎ＋４）層のメモリセルＭ４を低抵抗状態にする書き込み動作について説明するための、グローバルビット線５６からワード線５２ｂまでの素子接続構成を示す等価回路図である。
　なお、図２２Ｇは、図２２Ｃに示す等価回路図に対して、メモリセル５１の配置層と、それに関係するワード線、ビット線および奇数層／偶数層ビット線を選択するビット線選択スイッチ素子は異なるが、他の部分は同じである。従って、本動作の説明は、図２２Ｃとの差分についてのみ記載する。
　図２２Ｇにおいて、５１は第（４ｎ＋４）層に配置される選択メモリセルＭ４、５８はＮＭＯＳトランジスタで構成される奇数層ビット線選択スイッチ素子、９０はＮＭＯＳトランジスタで構成されるＮ型電流制限素子、９１はＰＭＯＳトランジスタで構成されるＰ型電流制限素子に対応する。
　Ｎ型電流制限素子９０とＰ型電流制限素子９１はそれぞれのソース端子とドレイン端子同士が繋がった並列接続による双方向電流制限回路９２０を構成している。この動作では、ワード線５２ｂ→選択メモリセル５１→ビット線５３ｃ→奇数層ビット線選択スイッチ素子５８→双方向電流制限回路９２０→グローバルビット線５６の向きに電流が流れるよう、ワード線５２ｂにグローバルビット線５６を基準として高い電圧ＶＬＲ４が印加される。
　このとき、サブビット線選択回路７３は、メモリセルＭ４への低抵抗状態の書き込み時には、奇数層ビット線選択スイッチ素子５８のゲート端子に奇数層ビット線選択信号電圧Ｖｐｐを印加してオンさせる。なお、偶数層ビット線選択スイッチ素子５７のゲート端子に偶数層ビット線選択信号０Ｖを印加することで偶数層ビット線選択スイッチ素子５７はオフさせる（偶数層ビット線選択スイッチ素子５７を破線で表示）。
　以下、双方向電流制限回路９２０、グローバルビット線５６、ワード線５２ｂの動作条件については、前記（Ｃ’）記載の内容と同一（ワード線５２ｂについてはワード線５２ａと同一動作）より、説明は省略する。
　以上の制御によって、第（４ｎ＋４）層のメモリセルＭ４を低抵抗化するときに、飽和電流制限方式による電流制限が働き、メモリセルＭ４を所望の低抵抗状態に遷移させることができる。
　（Ｈ’）第（４ｎ＋４）層（ｎ：自然数）のメモリセルＭ４を高抵抗状態に書き込む動作
　図２２Ｈは、図１１の断面構成図において、第（４ｎ＋４）層のメモリセルＭ４を高抵抗状態にする書き込み動作について説明するための、グローバルビット線５６からワード線５２ｂまでの素子接続構成を示す等価回路図である。
　なお、図２２Ｈは、図２２Ｄに示す等価回路図に対して、メモリセル５１の配置層と、それに関係するワード線、ビット線および奇数層／偶数層ビット線を選択するビット線選択スイッチ素子は異なるが、他の部分は同じである。従って、本動作の説明は、図２２Ｄとの差分についてのみ記載する。
　図２２Ｈにおいて、その構成は図２２Ｇと同じだが、グローバルビット線５６をワード線５２ｂに対し高電圧を印加し、電流をビット線５３ｃからワード線５２ｂの向きに流す設定にする。
　このときも、メモリセルＭ２への高抵抗状態の書き込みは、奇数層ビット線選択スイッチ素子５８のゲート端子に奇数層ビット線選択信号電圧Ｖｐｐを印加してオンさせる。なお、偶数層ビット線選択信号を０Ｖに設定することで偶数層ビット線選択スイッチ素子５７はオフさせる。
　以下、双方向電流制限回路９２０、グローバルビット線５６、ワード線５２ｂの動作条件については、前記（Ｄ’）記載の内容と同一（ワード線５２ｂについてはワード線５２ａと同一動作）より、説明は省略する。
　以上の制御によって、第（４ｎ＋４）層のメモリセルＭ４を高抵抗化するときに、低抵抗化のときよりも大きな電流ＩＨＲ４（＞ＩＬＲ４）がメモリセルＭ４に流れ、メモリセルＭ４を確実に高抵抗状態に遷移させることができる。
　なお、これらの動作は、外部から指定されたアドレスに応じて、メモリセル層およびワード線、グローバルビット線の選択を通じて行われる。
　また、低抵抗状態や高抵抗状態への書き込みは、選択ワード線および選択グローバルビット線に対し前述の電圧を所定時間（例えば５０ｎｓ程度のパルス駆動）印加して行われる。
　また、選択ビット線以外の非選択ビット線と選択ワード線以外の非選択ワード線はハイインピーダンス状態に設定してもよいし、非選択メモリセルのダイオードがオンしないような電圧を印加してもよい。
　以上のように、飽和電流制限方式では、電流制限制御回路９９は、偶数層のメモリセルが選択された場合は、Ｎ型電流制限素子９０のゲート端子に上記第１の電圧を印加するとともに、Ｐ型電流制限素子９１のゲート端子に上記第２の電圧を印加し、一方、奇数層のメモリセルが選択された場合は、Ｎ型電流制限素子９０のゲート端子に上記第３の電圧を印加するととともに、Ｐ型電流制限素子９１のゲート端子に上記第４の電圧を印加する。
　また、電流制限制御回路９９は、（１）偶数層のメモリセルに低抵抗状態の書き込みを行う場合、選択されたグローバルビット線と選択されたワード線の間に印加される書き込み電流が、Ｎ型電流制限素子９０を構成するＮＭＯＳトランジスタを介した場合と、Ｐ型電流制限素子９１を構成するＰＭＯＳトランジスタを介した場合のうち、基板バイアス効果がより小さい方のＮ型電流制限素子９０およびＰ型電流制限素子９１の一方がオン状態になる様に第１の電圧および第２の電圧をＮ型電流制限素子９０およびＰ型電流制限素子９１のゲート端子にそれぞれ印加し、かつＮ型電流制限素子９０およびＰ型電流制限素子９１の他方がオフ状態になる様に第１の電圧および第２の電圧をＮ型電流制限素子９０およびＰ型電流制限素子９１のゲート端子にそれぞれ印加し、（２）偶数層のメモリセルに高抵抗状態の書き込みを行う場合、選択されたグローバルビット線と選択されたワード線の間で印加される書き込み電流の方向が低抵抗状態の書き込みと逆方向で、低抵抗状態への書き込みでオフ状態の方のＮ型電流制限素子９０またはＰ型電流制限素子９１がオン状態になる様に第１の電圧および第２の電圧をＮ型電流制限素子９０およびＰ型電流制限素子９１のゲート端子にそれぞれ印加し、（３）奇数層のメモリセルに低抵抗状態の書き込みを行う場合、選択されたグローバルビット線と選択されたワード線の間で印加される書き込み電流が、Ｎ型電流制限素子９０を構成するＮＭＯＳトランジスタを介した場合と、Ｐ型電流制限素子９１を構成するＰＭＯＳトランジスタを介した場合のうち、基板バイアス効果がより小さい方のＮ型電流制限素子９０およびＰ型電流制限素子９１の一方がオン状態になる様に第３の電圧および第４の電圧をＮ型電流制限素子９０およびＰ型電流制限素子９１のゲート端子にそれぞれ印加し、かつＮ型電流制限素子９０および第２の電流制限素子の他方がオフ状態になる様に第３の電圧および第４の電圧をＮ型電流制限素子９０またはＰ型電流制限素子９１のゲート端子に印加し、（４）奇数層のメモリセルに高抵抗状態の書き込みを行う場合、選択されたグローバルビット線と選択されたワード線の間で印加される書き込み電流の方向が低抵抗状態の書き込みと逆方向で、低抵抗状態への書き込みでオフ状態の方のＮ型電流制限素子９０またはＰ型電流制限素子９１がオン状態になる様に第３の電圧および第４の電圧をＮ型電流制限素子９０またはＰ型電流制限素子９１のゲート端子にそれぞれ印加する。
　より具体的には、奇数層のメモリセルに低抵抗状態を書き込む場合は、低抵抗化書き込み時のメモリセルの両端への印加電圧をＶＬＲとし、選択されたグローバルビット線の電圧を選択されたワード線の電圧より高く印加することでメモリセルに低抵抗状態の書き込みが行われ、その時のグローバルビット線とワード線間の電圧差をＶＬＲ３とするとき、電流制限制御回路９９は、Ｐ型電流制限素子９１を構成するＰＭＯＳトランジスタの閾値電圧をＶｔｐ、ゲート電圧をＶＣＭＰとすると、
　ＶＬＲ－｜Ｖｔｐ｜≦ＶＣＭＰ＜ＶＬＲ３－｜Ｖｔｐ｜
を満たす電圧ＶＣＭＰを、Ｐ型電流制限素子９１を構成するＰＭＯＳトランジスタのゲート端子に印加してＰ型電流制限素子９１を電流制限がかかっているオン状態とし、一方、Ｎ型電流制限素子９０を構成するＮＭＯＳトランジスタの閾値電圧をＶｔｎ、ゲート電圧をＶｎｓｎとすると、
　Ｖｔｎ≦Ｖｎｓｎ≦ＶＬＲ＋Ｖｔｎ
を満たす電圧Ｖｎｓｎを、Ｎ型電流制限素子９０を構成するＮＭＯＳトランジスタのゲート端子に印加してＮ型電流制限素子９０をオフ状態として、奇数層のメモリセルに低抵抗状態を書き込む。一方、偶数層のメモリセルに低抵抗状態を書き込む場合は、低抵抗化書き込み時のメモリセルの両端への印加電圧をＶＬＲとし、選択されたグローバルビット線の電圧を選択されたワード線の電圧より低く印加することでメモリセルに低抵抗状態の書き込みが行われ、その時のワード線とグローバルビット線間の電圧差をＶＬＲ４とするとき、電流制限制御回路９９は、Ｎ型電流制限素子９０を構成するＮＭＯＳトランジスタの閾値電圧をＶｔｎ、ゲート電圧をＶＣＭＮとすると、
　Ｖｔｎ＜ＶＣＭＮ≦ＶＬＲ４－ＶＬＲ＋Ｖｔｎ
を満たす電圧ＶＣＭＮを、Ｎ型電流制限素子９０を構成するＮＭＯＳトランジスタのゲート端子に印加してＮ型電流制限素子９０を電流制限がかかっているオン状態とし、一方、Ｐ型電流制限素子９１を構成するＰＭＯＳトランジスタの閾値電圧をＶｔｐ、ゲート電圧をＶｎｓｐとすると、
　ＶＬＲ４－ＶＬＲ－｜Ｖｔｐ｜≦Ｖｎｓｐ≦ＶＨＲ４－｜Ｖｔｐ｜
を満たす電圧Ｖｎｓｐを、Ｐ型電流制限素子９１を構成するＰＭＯＳトランジスタのゲート端子に印加してＰ型電流制限素子９１をオフ状態とする。
　このとき、電流制限制御回路９９は、低抵抗状態の書き込みにおいて、Ｐ型電流制限素子９１をオン状態にして流れる電流と、Ｎ型電流制限素子９０をオン状態にして流れる電流とが、奇数層のメモリセルに低抵抗状態を書き込む場合と偶数層のメモリセルに低抵抗状態を書き込む場合とでグローバルビット線とワード線間に流れる電流の方向が逆（メモリセルを流れる電流の方向は同じ）で、その絶対値が所定のばらつきの範囲内で等しくなる様に、偶数層のメモリセルに低抵抗状態を書き込む場合はＮＭＯＳトランジスタのゲート端子に電圧ＶＣＭＮを印加し、奇数層のメモリセルに低抵抗状態を書き込む場合はＰＭＯＳトランジスタのゲート端子に電圧ＶＣＭＰを印加する。その所定のばらつきの範囲は、例えば、１０％以内である。また、電流制限制御回路９９は、書き込み対象の層について、書き込み対象のメモリセルを高抵抗状態に書き込む場合と低抵抗状態に書き込む場合とで同じ電圧をＮ型電流制限素子９０およびＰ型電流制限素子９１のゲート端子にそれぞれ供給する。
　〔書き込みの必要条件〕
　以上の説明の様に、参考例２の方法は所定の層の書き込みに対しＰ型電流制限素子９１およびＮ型電流制限素子９０の両方がオン状態になり得るゲート電圧（両方の電流制限素子が同時にオン状態になるのではなく、それぞれの電流制限素子のソース電位によってはオン状態になり得るゲート電位）を印加しておくことにある。
　その為の必要条件を図２３の（ａ）～（ｄ）および図２４の（ａ）～（ｄ）を用いて詳細に説明する。図２３の（ａ）～（ｄ）は図１１の構成概要図の内、双方向電流制限回路９２０の電圧電流の状態を追記した構成図であり、図２４の（ａ）～（ｄ）はＮ型電流制限素子９０とＰ型電流制限素子９１のＧＢＬＩ／ＧＢＬ間電圧－素子電流特性図である。図２３の（ａ）～（ｄ）および図２４の（ａ）～（ｄ）において、図２３の（ａ）および図２４の（ａ）は奇数層メモリセルの低抵抗化書き込み状態、図２３の（ｂ）および図２４の（ｂ）は奇数層メモリセルの高抵抗化書き込み状態、図２３の（ｃ）および図２４の（ｃ）は偶数層メモリセルの低抵抗化書き込み状態、図２３の（ｄ）および図２４の（ｄ）は偶数層メモリセルの高抵抗化書き込み状態を示している。
　また、図２４において、各図に示す「（Ｎ）」はＮ型電流制限素子９０の特性を、「（Ｐ）」はＰ型電流制限素子９１の特性をそれぞれ示す。
　まず、奇数層メモリセルへの書き込みの必要条件について説明する。なお、低抵抗化書き込み時および高抵抗化書き込み時において、Ｐ型電流制限素子９１およびＮ型電流制限素子９０のゲート電圧はそれぞれ同一の電圧が印加される。
　条件１：低抵抗化書き込みにおいては、グローバルビット線ＧＢＬがワード線に対し高い電圧（ＧＢＬ－ワード線間電圧はＶＬＲ３）に設定され、メモリセル５１に対応するビット線から電流が流れ込む向きに電流ＩＬＲ３が流れる（図２２Ａ、図２２Ｅ、および図２３の（ａ））。
　このときは基板バイアス効果が小さくなる方のＰ型電流制限素子９１がオンし、飽和領域で動作する状態にする（図２４の（ａ）におけるＬ点（電流ＩＬＲ３））。このとき、Ｐ型電流制限素子９１のゲート電圧はＶＣＭＰである。
　条件２：条件１のとき、Ｎ型電流制限素子９０は、基板バイアス効果でオフ状態にする（図２４の（ａ））。このとき、Ｎ型電流制限素子９０のゲート電圧はＶｎｓｎである。
　条件３：高抵抗化書き込みにおいては、ワード線がグローバルビット線ＧＢＬに対し高い電圧（ワード線－ＧＢＬ間電圧はＶＨＲ３）に設定され、メモリセル５１から対応するビット線に電流が流れ出す向きに電流ＩＨＲ３が流れる（図２４の（ｂ）におけるＨ点（電流ＩＨＲ３））。
　このとき、Ｎ型電流制限素子９０はオン状態に変わり（ゲート電圧はＶｎｓｎのままに保持）、且つこの時の駆動電流は条件１におけるＰ型電流制限素子９１の駆動電流より多い状態（ＩＨＲ３＞ＩＬＲ３）にする。なお、このときＰ型電流制限素子９１のゲート電圧はＶＣＭＰで、Ｐ型電流制限素子９１はオン状態、オフ状態の何れでも構わない（図２４の（ｂ）ではオフ状態の場合を示す）。
　次に偶数層メモリセルへの書き込みの必要条件を列記する。条件１～条件３の場合に対し高抵抗化と低抵抗化の電流の向きが反転するので、Ｐ型電流制限素子９１とＮ型電流制限素子９０の働きが交代する。
　条件４：低抵抗化書き込みにおいては、ワード線がグローバルビット線ＧＢＬに対し高い電圧（ワード線－ＧＢＬ間電圧はＶＬＲ４）に設定され、メモリセル５１から対応するビット線に電流が流れ出す向きに電流ＩＬＲ４が流れる（図２３の（ｃ））。
　このときは基板バイアス効果が小さくなる方のＮ型電流制限素子９０がオンし、飽和領域で動作する状態にする（図２４の（ｃ）におけるＬ点（電流ＩＬＲ４））。このとき、Ｎ型電流制限素子９０のゲート電圧はＶＣＭＮである。
　条件５：条件４のとき、Ｐ型電流制限素子９１は、基板バイアス効果でオフ状態にする（図２４の（ｃ））。このとき、Ｐ型電流制限素子９１のゲート電圧はＶｎｓｐである。
　条件６：高抵抗化書き込みにおいては、グローバルビット線ＧＢＬがワード線に対し高い電圧（ＧＢＬ－ワード線間電圧はＶＨＲ４）に設定され、メモリセル５１に対応するビット線から電流が流れ込む向きに電流ＩＨＲ４が流れる（図２４の（ｄ）におけるＨ点（電流ＩＨＲ４））。
　このとき、Ｐ型電流制限素子９１はオン状態に変わり（ゲート電圧はＶｎｓｐのままに保持）、且つこの時の駆動電流は条件４におけるＮ型電流制限素子９０の駆動電流より多い状態（ＩＨＲ４＞ＩＬＲ４）にする。なお、このときＮ型電流制限素子９０はオン状態、オフ状態の何れでも構わない（図２４の（ｄ）ではオフ状態の場合を示す）。
　さらに奇数層と偶数層のメモリセルの抵抗値を揃えるため、
　条件７：条件１でのＰ型電流制限素子９１の飽和電流と条件４におけるＮ型電流制限素子９０の飽和電流とが等しくする（ＩＬＲ３＝ＩＬＲ４）。
　以上の要点は、ゲート電圧、書き込み電圧、トランジスタサイズ等を調整し、条件１乃至条件７を満たすように設定することにある。以下、順に具体な設計方法を説明する。
　条件１について：
　図２３の（ａ）は奇数層メモリセルへ低抵抗化書き込みを行うとき、双方向電流制限回路９２０の電圧状態を示している。選択ワード線５２ａまたは５２ｂ（図示せず）には０Ｖ、Ｐ型電流制限素子９１のゲート端子に接続されるノードＣＭＰには電流制限電圧ＶＣＭＰ、Ｎ型電流制限素子９０のゲート端子に接続されるノードＣＭＮには所定の電圧Ｖｎｓｎが印加されている。また、偶数層ビット線選択スイッチ素子５７および奇数層ビット線選択スイッチ素子５８は、それぞれ選択されたメモリセルに対応する一方のビット線選択スイッチ素子のゲートにＶｐｐが印加してオン状態とし、他方のビット線選択スイッチ素子のゲートには０Ｖが印加してオフ状態とする（図示せず）。
　このとき、グローバルビット線ＧＢＬに電圧ＶＬＲ３を印加して、メモリセル端子間電圧（即ち、選択ワード線と中間ノードＧＢＬＩ間電圧）を低抵抗化電圧ＶＬＲに相当する電圧にし（中間ノードＧＢＬＩの電圧はほぼＶＬＲとなる）、選択メモリセル５１に低抵抗化電流ＩＬＲ３を流す。即ちＰ型電流制限素子９１のソースまたはドレインの一方の電圧が中間ノードＧＢＬＩ側でＶＬＲとなり、ドレインまたはソースの他方の電圧がグローバルビット線ＧＢＬ側でＶＬＲ３となる。
　トランジスタが飽和領域で動作する条件は、
　Ｖｄｓ≧Ｖｇｓ－Ｖｔ
となる。ここで、Ｖｄｓはトランジスタのドレイン－ソース間電圧、Ｖｇｓはゲート－ソース間電圧、Ｖｔはトランジスタの閾値電圧を表す。
　上記のトランジスタが飽和領域で動作する条件を、上記の条件１の場合に当てはめると、Ｐ型電流制限素子９１は、
　Ｖｄｓ＝ＶＬＲ３－ＶＬＲ
　Ｖｇｓ＝ＶＬＲ３－ＶＣＭＰ
　従って、このときＰ型電流制限素子９１が飽和領域で動作する条件は、
　ＶＬＲ３－ＶＬＲ≧ＶＬＲ３－ＶＣＭＰ－｜Ｖｔｐ｜
　つまり、
　ＶＣＭＰ≧ＶＬＲ－｜Ｖｔｐ｜・・・（１２）
となる。
　なお、Ｐ型電流制限素子９１がオンする条件は、Ｖｇｓ＞Ｖｔより
　ＶＬＲ３－ＶＣＭＰ＞｜Ｖｔｐ｜
となる。このとき、ＶＣＭＰの電圧範囲は、
　ＶＬＲ－｜Ｖｔｐ｜≦ＶＣＭＰ＜ＶＬＲ３－｜Ｖｔｐ｜
のとき、Ｐ型電流制限素子９１はオン状態でかつ飽和領域で動作する。
　またこの時ＰＭＯＳトランジスタに流れる飽和電流は、
　Ｉ＝βｐ／２×（Ｖｇｓ－Ｖｔ）２
より
　ＩＬＲ３＝βｐ／２×（ＶＬＲ３－ＶＣＭＰ－｜Ｖｔｐ｜）２・・・（１３）
で表される。
　ここで、βｐ＝Ｗ／Ｌ×μｐ×Ｃｏｘ、ＷはＰ型電流制限素子９１のチャネル幅、ＬはＰ型電流制限素子９１のチャネル長、μｐはホール移動度、Ｃｏｘは単位面積当たりの酸化膜容量を表す。
　条件２について：
　トランジスタがオフする条件は、Ｖｇｓ≦Ｖｔとなる。
　条件１の動作条件ではＮ型電流制限素子９０のソースは、より低い電圧となるＧＢＬＩ側に対応する。ゲート電圧Ｖｎｓｎとすると、Ｎ型電流制限素子９０がオフする条件は、
　Ｖｎｓｎ－ＶＬＲ≦Ｖｔｎ
つまり、
　Ｖｎｓｎ≦ＶＬＲ＋Ｖｔｎ・・・（１４）
となる。
　条件３について：
　高抵抗化書き込み時には、条件１および２の場合と比べて、グローバルビット線－選択ワード線間の印加電圧の向きが逆転するため、Ｎ型電流制限素子９０はソース、ドレインの関係が入れ替わり、中間ノードＧＢＬＩがドレインで電圧は（ＶＨＲ３－ＶＨＲ）、グローバルビット線ＧＢＬがソースで０Ｖとなる。
　このため、Ｎ型電流制限素子９０のゲート電圧がＶｎｓｎ＞Ｖｔｎの条件を満たせば、条件２の場合はオフ状態であるにも関わらず、Ｎ型電流制限素子９０はオン状態に変わる。
　このとき、Ｎ型電流制限素子９０に流れる電流は、高抵抗化書き込み電圧ＶＨＲ３に依存するが、最大ではＮ型電流制限素子９０が飽和領域にはいったときの電流まで流すことができる。
　即ち、ＩＨＲ３≦βｎ／２×（Ｖｎｓｎ－Ｖｔｎ）２・・・（１５）
となり、（１３）式および（１５）式から、βｐ、βｎ、ＶＣＭＰ、Ｖｎｓｎを調整することで、ＩＨＲ３＞ＩＬＲ３を満たすようことができるがわかる。
　条件４について：
　偶数層メモリセルに低抵抗化書き込みを行う場合は条件１と同様であるが、グローバルビット線－選択ワード線間の印加電圧の向きが逆転するため、Ｐ型電流制限素子９１の代わりにＮ型電流制限素子９０が飽和領域で動作するようにする。
　このときＮ型電流制限素子９０が飽和領域で動作する条件は、
　ＶＬＲ４－ＶＬＲ≧ＶＣＭＮ－Ｖｔｎ
つまり、
　ＶＣＭＮ≦ＶＬＲ４－ＶＬＲ＋Ｖｔｎ・・・（１６）
となる。また、Ｎ型電流制限素子９０がオンする条件も加味すると、ＶＣＭＮの電圧範囲は、
　Ｖｔｎ＜ＶＣＭＮ≦ＶＬＲ４－ＶＬＲ＋Ｖｔｎ
となる。またこの時、Ｎ型電流制限素子９０に流れる飽和電流は、
　ＩＬＲ４＝βｎ／２（ＶＣＭＮ－Ｖｔｎ）２・・・（１７）
で表される。
　条件５について：
　条件２と同様であるが、グローバルビット線－選択ワード線間の印加電圧の向きが逆転するためＮ型電流制限素子９０の代わりにＰ型電流制限素子９１がオフするようにする。
　この場合、Ｐ型電流制限素子９１のソースは、より高い電圧となるＧＢＬＩ側に対応しそのゲート電圧Ｖｎｓｐとすると、Ｐ型電流制限素子９１がオフする条件は、
　（ＶＬＲ４－ＶＬＲ）－Ｖｎｓｐ≦｜Ｖｔｐ｜
つまり、
　Ｖｎｓｐ≧（ＶＬＲ４－ＶＬＲ）－｜Ｖｔｐ｜・・・（１８）
となる。
　条件６について：
　条件３と同様であるが、グローバルビット線－選択ワード線間の印加電圧の向きが逆転するためＰ型電流制限素子９１がオン状態になる。
　条件５の場合とグローバルビット線－選択ワード線間の印加電圧の向きが逆転するため、Ｐ型電流制限素子９１はソース、ドレインの関係が入れ替わり、中間ノードＧＢＬＩがドレインで電圧はＶＨＲ、グローバルビット線ＧＢＬがソースでＶＨＲ４となる。
　このため、Ｐ型電流制限素子９１のゲート電圧がＶｎｓｐ＜ＶＨＲ４－Ｖｔｐの条件を満たせば、条件５の場合はＰ型電流制限素子９１はオフ状態であるにも関わらず、同じゲート電圧ＶｎｓｐでＰ型電流制限素子９１はオン状態に変わる。
　このとき、Ｐ型電流制限素子９１に流れる電流は、高抵抗化書き込み電圧ＶＨＲ４に依存するが、最大ではＰ型電流制限素子９１が飽和領域にはいったときの電流まで流すことができる。即ち、
　ＩＨＲ４≦βｐ／２×（ＶＨＲ４－Ｖｎｓｐ－｜Ｖｔｐ｜）２・・・（１９）
となり、（１７）式および（１９）式から、βｐ、βｎ、ＶＣＭＰ、Ｖｎｓｎを調整することで、ＩＨＲ４＞ＩＬＲ４を満たすようことができる。
　条件７について：
　条件１でのＰ型電流制限素子９１の飽和電流と条件４におけるＮ型電流制限素子９０の飽和電流とを等しくする（ＩＬＲ３＝ＩＬＲ４）。
　式（１３）と式（１７）より
　βｐ（ＶＬＲ３－ＶＣＭＰ－｜Ｖｔｐ｜）２＝βｎ（ＶＣＭＮ－Ｖｔｎ）２・・・（２０）
　βｎ、βｐ、ＶＣＭＰ、ＶＣＭＮ、ＶＬＲ３を調整することでこの関係を満たすようにするのであるが、まずβｎ、βｐはトランジスタの単位長辺りの電流能力に比例する項であり、一般にはＰＭＯＳトランジスタはＮＭＯＳトランジスタの約１／２の電流能力である。従って、Ｐ型電流制限素子９１を構成するＰＭＯＳトランジスタのトランジスタ幅（Ｗ）をＮ型電流制限素子９０を構成するＮＭＯＳトランジスタのトランジスタ幅の２倍となるよう設計すれば、式（２０）は概ね２乗項の中だけの大小関係で考えることが出来るようになる。
　また閾値電圧はＮＭＯＳトランジスタとＰＭＯＳトランジスタでその絶対値はほぼ同じ電圧値になるようにしても差し支えないので、閾値電圧は揃えた設定にすることができる。その結果、２乗項の中はゲート・ソース間電圧（ＶＣＭＮおよびＶＣＭＰ）に関連した項だけに依存することになる。
　図２５は以上説明の条件１から条件７のうち、ゲートＣＭＰおよびＣＭＮの設定電圧範囲の一例をグラフ化したものである。
　一例として、図２５に示すＶＣＭＰ、Ｖｎｓｎ、ＶＣＭＮ、Ｖｎｓｐの電圧について、各々、高抵抗化時の電流が最大となる条件を設定した場合（（ｉ）～（ｉｖ）に示す矢印の条件）を検証する。
　各々、
　ＶＣＭＰ＝ＶＬＲ－｜Ｖｔｐ｜
　Ｖｎｓｎ＝ＶＬＲ＋Ｖｔｎ
　ＶＣＭＮ＝ＶＬＲ３－ＶＬＲ＋Ｖｔｎ＝ＶＬＲ４－ＶＬＲ＋Ｖｔｎ
　Ｖｎｓｐ＝ＶＬＲ３－ＶＬＲ－｜Ｖｔｐ｜＝ＶＬＲ４－ＶＬＲ－｜Ｖｔｐ｜
となる。
　また、低抵抗化で流れる電流は、
　式（１３）は、ＩＬＲ３＝βｐ／２・（ＶＬＲ３－ＶＣＭＰ－｜Ｖｔｐ｜）２＝βｐ／２・（ＶＬＲ３－ＶＬＲ）２・・・（１３）’
　式（１７）は、ＩＬＲ４＝βｎ／２・（ＶＣＭＮ－Ｖｔｎ）２＝βｎ／２・（ＶＬＲ４－ＶＬＲ）２・・・（１７）’
となり、同一の式形式になる。先述のようにβｐ＝βｎなる設計をするので、ＶＬＲ３＝ＶＬＲ４なる制御、即ち、メモリ層に依らず絶対値電圧が同一の低抵抗化電圧を印加すれば、（ｉ）と（ｉｉｉ）の駆動電流は同一となり、従って偶数層と奇数層の設定される抵抗値は揃えることができることがわかる。
　高抵抗化で流れる電流については、式（１５）は、
　ＩＨＲ３≦βｎ／２×（Ｖｎｓｎ－Ｖｔｎ）２＝βｎ／２×（ＶＬＲ）２・・・（１５）’
式（１９）は、
　ＩＨＲ４≦βｐ／２×（ＶＨＲ４－Ｖｎｓｐ－｜Ｖｔｐ｜）２≒βｐ／２×（ＶＬＲ）２・・・（１９）’
となる。
　図２５の縦軸に示すように、ＶＬＲ４－ＶＬＲ＜ＶＬＲ＜ＶＬＲ３のような大小関係があるので、Ｎ型電流制限素子９０のゲート端子に接続されるノードＣＭＮに印加される電圧は図２５で明らかなように（ｉｉ）の方が（ｉｉｉ）より高い。即ち（ｉｉ）の方が（ｉｉｉ）より多くの電流を駆動できる。同様にＰ型電流制限素子９１のゲート端子に接続されるノードＣＭＰは（ｉｖ）の方が（ｉ）より低い。即ち（ｉｖ）の方が（ｉ）より多くの電流を駆動できる。先述のように、（ｉ）と（ｉｉｉ）は同一の電流量に調整されるため、（ｉｉ）の電流量の方が（ｉ）より多く、また（ｉｖ）の電流量の方が（ｉｉｉ）の電流量より多く駆動できる。即ち条件３および条件６を満たしていることがわかる。
　ところで、図２５に示す電圧差Ａは、低抵抗化電圧ＶＬＲ３をグローバルビット線ＧＢＬに印加し選択メモリセルに低抵抗化電流ＩＬＲ３を流したときの、Ｐ型電流制限素子９１のソース－ドレイン間のインピーダンスによる分圧電圧であり、電圧差Ｂは、低抵抗化電圧ＶＬＲ４を選択ワード線に印加し選択メモリセルに低抵抗化電流ＩＬＲ４を流したときの、Ｎ型電流制限素子９０のソース－ドレイン間のインピーダンスによる分圧電圧である。従ってＰ型電流制限素子９１およびＮ型電流制限素子９０のトランジスタ幅Ｗを適切な幅以上に設計し、低抵抗化時のトランジスタのインピーダンスをメモリセルの低抵抗状態より低くする（ＶＬＲ／ＩＬＲ３またはＶＬＲ／ＩＬＲ４以下にする）設計を行うことで、ＶＬＲ４－ＶＬＲ＜ＶＬＲ＜ＶＬＲ３の関係は実現することができる。
　また、表４に各層のメモリセルＭ１～Ｍ４の各々の動作に対応した主要信号の設定電圧を示している。
Figure JPOXMLDOC01-appb-T000004
　表４において、奇数層ビット線選択スイッチ素子５８と偶数層ビット線選択スイッチ素子５７は本参考例の場合ＮＭＯＳトランジスタで構成しているが、そのゲート電圧は、少なくとも、ＶＨＲ４＋Ｖｔｎより高く設定した電圧を偶数層ビット線選択信号および奇数層ビット線選択信号に印加し、Ｎ型電流制限素子９０またはＰ型電流制限素子９１の電流制限として働く時のインピーダンスより十分小さくすることが望ましい。
　以上、動作原理に基づいて条件１から条件７なる設計法を示したが、実際の回路動作においては各種ばらつきが存在するため、例えばβｐ＝βｎなる設計を行っても偶数層と奇数層で設定される抵抗値を完全な一致はしないことが考えられる。想定する製品の規格などにも依存するが、ここで示した等号関係等の条件は、一般的な変動許容量と同様に、１０％程度の誤差を含め許容することは言うまでもない。
　また、これらの条件に基づいて設計したものに対し、一般的にヒューズプログラム回路として知られているトリミング手段で、電圧ＶＣＭＰ、Ｖｎｓｎ、ＶＣＭＮ、Ｖｎｓｐを製造段階で微調整することで、より最適な状態を実現してもよいことは言うまでもない。
　ここで、飽和電流制限方式における電流制限制御回路９９の回路構成の一例を図２６に示す。この電流制限制御回路９９は、電流制限用電圧発生回路２０６、Ｖｎｓｎ電圧発生回路２０７、Ｖｎｓｐ電圧発生回路２０８、出力選択回路２１４および出力回路２１９を備える。
　図２６において、定電流源２０１は、所定の低抵抗化電流ＩＬＲ４を発生する定電流源である。ＮＭＯＳトランジスタ２０３は、ソース端子をグランド（０Ｖ）が接続され、ドレイン端子とゲート端子とが互いに接続されている。ＮＭＯＳトランジスタ２０４は、ソース端子がグランド（０Ｖ）接続されている。ＰＭＯＳトランジスタ２０５は、ソース端子に奇数層メモリセルの低抵抗化電圧ＶＬＲ３が接続され、ドレイン端子とゲート端子とが接続されている。電流制限用電圧発生回路２０６では、定電流源２０１とダイオード接続されたＮＭＯＳトランジスタ２０３とが直列接続され、ダイオード接続されたＰＭＯＳトランジスタ２０５とＮＭＯＳトランジスタ２０４とが直列接続され、ＮＭＯＳトランジスタ２０３のゲートおよびドレイン端子とＮＭＯＳトランジスタ２０４のゲート端子とがカレントミラー接続されて構成され、ＮＭＯＳトランジスタ２０３のゲートを出力端子ＣＭＮＳとし、ＰＭＯＳトランジスタ２０５のゲートを出力端子ＣＭＰＳとして構成されている。
　電流制御素子２９ａは、一端がグランドに接続され、メモリセル５１で使用しているのと同一の電流制御素子である。また、固定抵抗素子２０９ａは、抵抗変化素子１０の低抵抗状態と同等な抵抗値を有する固定抵抗素子である。ＮＭＯＳトランジスタ２１１は、ドレイン端子とゲート端子とが接続されている。ＰＭＯＳトランジスタ２１０は、ソース端子が電源電圧ＶＬＲ３に接続され、ゲート端子が電流制限用電圧発生回路２０６の出力ノードＣＭＰＳに接続されている。Ｖｎｓｎ電圧発生回路２０７では、電源電圧ＶＬＲ３とグランドとの間に、ＰＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１と固定抵抗素子２０９ａと電流制御素子２９ａとが直列接続され、ＮＭＯＳトランジスタ２１１のドレインノードｎｓｎｓが出力端子となっている。
　電流制御素子２９ｂは、メモリセル５１で使用しているのと同一の双方向ダイオード素子である。固定抵抗素子２０９ｂは、抵抗変化素子１０の低抵抗状態と同等な抵抗値を有する固定抵抗素子である。ＰＭＯＳトランジスタ２１３はドレイン端子とゲート端子とが接続されている。ＮＭＯＳトランジスタ２１２は、ソース端子がグランドに接続され、ゲート端子が電流制限用電圧発生回路２０６の出力ノードＣＭＮＳに接続したされている。Ｖｎｓｐ電圧発生回路２０８は、偶数層メモリセルの低抵抗化電圧ＶＬＲ４とグランドとの間に、固定抵抗素子２０９ｂと電流制御素子２９ｂとＰＭＯＳトランジスタ２１３とＮＭＯＳトランジスタ２１２とが直列接続され、ＰＭＯＳトランジスタ２１３のドレインノードｎｓｐｓが出力端子となっている。
　出力選択回路２１４は、ＭＬＡＹ信号によって、第１の出力ノードＣＭＰ２への出力信号として、第１の入力ＣＭＰＳか第２の入力ｎｓｐｓを選択出力し、第２の出力ノードＣＭＮ２への出力信号として、第３の入力ＣＭＮＳか第４の入力ｎｓｎｓを選択出力する。
　出力回路２１９は、第１の出力ノードＣＭＰ２からの入力信号と第２の出力ノードＣＭＮ２からの入力信号とをそれぞれ電流増幅する２つの差動増幅器２２０および２２１を有する。差動増幅器２２０は、第１入力端子が第１の出力ノードＣＭＰ２と接続され、第２入力端子と出力端子とがフィードバック接続された第１の差動増幅器である。差動増幅器２２１は、第１入力端子が第２の出力ノードＣＭＮ２と接続され、第２入力端子と出力端子とがフィードバック接続された第２の差動増幅器である。各差動増幅器２２０と２２１の出力端子には、それぞれ、動作安定化のための平滑容量２２２と２２３が接続されている。
　また、ＮＭＯＳトランジスタ２０３とＮＭＯＳトランジスタ２０４とＮＭＯＳトランジスタ２１２とＮ型電流制限素子９０とはそれらの電流能力を合わせるために同一のトランジスタサイズとし、ＰＭＯＳトランジスタ２０５とＰＭＯＳトランジスタ２１０とＰ型電流制限素子９１とはそれらの電流能力を合わせるために同一のトランジスタサイズとする。
　次に本構成における電流制限制御回路９９の動作について説明する。
　定電流源２０１は偶数層の選択メモリセルに低抵抗化書き込み電流ＩＬＲ４を流す。ダイオード接続されるＮＭＯＳトランジスタ２０３はそのサイズがＮ型電流制限素子９０と同一のゲート幅Ｗｎｓとなっているので電流ＩＬＲ４が流れるとそのゲート端子と共通のドレイン端子電圧は電流制限電圧ＶＣＭＮとなる。本電圧ＶＣＭＮは電流制限用電圧発生回路２０６のＣＭＮＳ端子に出力される。ＣＭＮＳ端子はＮＭＯＳトランジスタ２０３と同一サイズのＮＭＯＳトランジスタ２０４のゲート端子にミラー比１でカレントミラー接続されているので、ＮＭＯＳトランジスタ２０４のドレイン－ソース間電流Ｉ１もＩＬＲ４となる。よって、ＩＬＲ４＝ＩＬＲ３となる様にＶＣＭＰが生成されるため、ソース端子にＶＬＲ３が印加され、ダイオード接続されるＰＭＯＳトランジスタ２０５はそのサイズがＰ型電流制限素子９１と同一のＷｐｓとなっているので電流Ｉ１（＝ＩＬＲ３＝ＩＬＲ４）が流れるとそのゲート端子と共通のドレイン端子電圧は電流制限電圧ＶＣＭＰとなる。本電圧ＶＣＭＰは電流制限用電圧発生回路２０６のＣＭＰＳ端子に出力される。
　ＣＭＰＳ端子の出力電圧ＶＣＭＰがＶｎｓｎ電圧発生回路２０７のＰＭＯＳトランジスタ２１０のゲート端子に入力されると、ＰＭＯＳトランジスタ２０５とミラー比１でカレントミラー接続され、何れのソース端子電圧も共に電源電圧ＶＬＲ３としているので、ＰＭＯＳトランジスタ２１０のドレイン－ソース間電流Ｉ２はＩ１と同じになる。つまり、Ｉ２＝ＩＬＲ３となる。各素子が直列接続されるＶｎｓｎ電圧発生回路２０７に電流ＩＬＲ３が流れると、電流制御素子２９ａと低抵抗状態と同じ抵抗値の固定抵抗素子２０９ａによる電位差は低抵抗状態への書き込み電圧ＶＬＲとなり、ダイオード接続されるＮＭＯＳトランジスタ２１１の電位差はほぼＶｔｎとなるので、中間ノードｎｓｎｓの電圧は式（１７）と同じ関係となり、Ｖｎｓｎ電圧発生回路２０７は電圧Ｖｎｓｎを発生する。
　一方、ＣＭＮＳ端子の出力電圧ＶＣＭＮがＶｎｓｐ電圧発生回路２０８のＮＭＯＳトランジスタ２１２のゲート端子に入力されると、ＮＭＯＳトランジスタ２０３とミラー比１でカレントミラー接続され、何れのソース端子も共にグランドに接続されているので、ＮＭＯＳトランジスタ２１２のドレイン－ソース間電流Ｉ３はＩＬＲ４と同じになる。各素子が直列接続されるＶｎｓｐ電圧発生回路２０８に電流ＩＬＲ４が流れると、電源電圧ＶＬＲ４が一端に接続される低抵抗状態と同じ抵抗値の固定抵抗素子２０９ｂと電流制御素子２９ｂによる電位差は低抵抗状態への書き込み電圧ＶＬＲと等しくなり、ダイオード接続されるＰＭＯＳトランジスタ２１３の電位差はほぼＶｔｐとなるので、中間ノードｎｓｐｓの電圧は式（１６）と同じ関係となり、Ｖｎｓｐ電圧発生回路２０８は電圧Ｖｎｓｐを発生する。
　更に、アクセスするメモリセルの層が奇数層の場合、出力選択回路２１４に入力される信号ＭＬＡＹ＝‘Ｌ’となると、ＰＭＯＳトランジスタで構成されるスイッチ素子２１５と２１６はオン状態、ＮＭＯＳトランジスタで構成されるスイッチ素子２１７と２１８はオフ状態となり、出力選択回路２１４の第１の出力ノードＣＭＰ２には電圧ＶＣＭＰが出力され、第２の出力ノードＣＭＮ２には電圧Ｖｎｓｎが出力される。一方、入力信号ＭＬＡＹ＝‘Ｈ’となると、ＰＭＯＳトランジスタで構成されるスイッチ素子２１５と２１６はオフ状態、ＮＭＯＳトランジスタで構成されるスイッチ素子２１７と２１８はオン状態となり、出力選択回路２１４の第１の出力ノードＣＭＰ２には電圧Ｖｎｓｐが出力され、第２の出力ノードＣＭＮ２には電圧ＶＣＭＮが出力される。信号ＭＬＡＹによって出力選択される前記電圧の組み合わせは、奇数層メモリセルおよび偶数層メモリセルを選択する場合の双方向電流制限回路のノードＣＭＮとノードＣＭＰに入力される電圧にそれぞれ相当する。
　第１の出力ノードＣＭＰ２と第２の出力ノードＣＭＮ２での電圧は、それぞれ、差動増幅器２２０と２２１で電流増幅され、同一電圧（入力電圧と同一の電圧）として、それぞれ、ノードＣＭＰとノードＣＭＮへ出力される。前記出力ノードＣＭＰとノードＣＭＮは図１３に示すように、複数の双方向電流制限回路に並列接続される。
　以上の構成および動作により、各書き込みモードにおけるＮ型電流制限素子９０とＰ型電流制限素子９１の電圧を最適な状態に設定制御することができる。
　なお、発生電圧ＶｎｓｎやＶｎｓｐは、少なくとも式（１５）、式（１４）や式（１９）、式（１８）をそれぞれ満足すれば良いので、Ｖｎｓｎ電圧発生回路２０７の構成は、Ｖｎｓｎ電圧発生回路２０７のＮＭＯＳトランジスタ２１１を除き、ＰＭＯＳトランジスタ２１０と固定抵抗素子２０９ａとを直列接続した構成であっても構わないし、Ｖｎｓｐ電圧発生回路２０８の構成は、Ｖｎｓｐ電圧発生回路２０８のＰＭＯＳトランジスタ２１３を除き、ＮＭＯＳトランジスタ２１２と電流制御素子２９ｂとを直列接続した構成でも構わない。
　また、ｎｓｎｓ端子への出力電圧Ｖｎｓｎやｎｓｐｓ端子への出力電圧Ｖｎｓｐを外部から入力しても構わない。
　以上の様な電圧設定によって、低抵抗状態の抵抗値を設定する電流制限書き込みを、各層共に安定的に実施することができる。
　更に、同一層のメモリセルに対する低抵抗化書き込みと高抵抗化書き込み時において、ノードＣＭＮとノードＣＭＰの電圧はそれぞれの書き込みモードにおいて同一にできることから、選択メモリセルに関係するグローバルビット線５６と選択ワード線５２の電圧を変更するだけで短時間に低抵抗化書き込みと高抵抗化書き込みを実行することができる。
　従って、同一層のメモリセルに対する低抵抗化書き込みと高抵抗化書き込みがメモリセルアレイ２００内の複数のブロックで同時期に混在した場合においても、図１４に示す各ブロック毎に供給しているＶＣＭＮ０～ＶＣＭＮ１５の電圧値およびＶＣＭＰ０～ＶＣＭＰ１５の電圧値を同一にすることができ、電流制限制御回路は１つで済むため、回路構成を簡単化できる。また、低抵抗化書き込み時に一端高抵抗化書き込みを実施して高抵抗状態にしてから低抵抗化書き込みを実施する方法や、高抵抗化書き込み時に一端低抵抗化書き込みを実施して低抵抗状態にしてから高抵抗化書き込みを実施する方法といった様な反転書き込み方法が短時間で容易に行うことも可能である。
　〔一部トランジスタの低Ｖｔ化方式〕
　なお、参考例１や参考例２の説明で明らかのように、グローバルビット線やワード線に印加する低抵抗化電圧ＶＬＲ１、ＶＬＲ２、ＶＬＲ３、ＶＬＲ４や高抵抗化電圧ＶＨＲ１、ＶＨＲ２、ＶＨＲ３、ＶＨＲ４は、少なくとも、メモリセル５１を構成する抵抗変化素子の低抵抗化書き込み電圧または高抵抗化書き込み電圧と、電流制御素子（双方向ダイオード素子）の閾値電圧ＶＦ（両者の総和がほぼメモリセル５１の抵抗変化電圧ＶＬＲまたはＶＨＲに相当）と、偶数層ビット線選択スイッチ素子または奇数層ビット線選択スイッチ素子の閾値電圧と、Ｎ型電流制限素子９０またはＰ型電流制限素子９１の閾値電圧ＶｔｎまたはＶｔｐの総和以上が必要となる。例えば、抵抗変化素子の書き込み電圧が１Ｖ、ダイオード素子の閾値電圧ＶＦが２Ｖ、ビット線選択スイッチ素子や電流制限素子のトランジスタの閾値電圧が０．５Ｖ程度とすると、３．５Ｖ程度の電圧が必要になる。実際にはマージンを設け、またトランジスタは基板バイアス効果の影響で閾値電圧は０．５Ｖより高くなる。その為、クロスポイントメモリの書き込みのための駆動電圧は５Ｖ程度の電圧が必要となる。
　参考例１や参考例２の構成のクロスポイントメモリの構造や制御をさらに最適化し、書き込み電圧を低下させ消費電力を低減できる展開構成が考えられる。
　（展開例１）
　図２７は、図１１の構成において、Ｎ型電流制限素子９０およびＰ型電流制限素子９１を構成するＭＯＳトランジスタの閾値電圧Ｖｔを、０Ｖに調整した構成のものである（ここでは、そのようなＮ型電流制限素子およびＰ型電流制限素子を、それぞれ、Ｎ型電流制限素子９０ａおよびＰ型電流制限素子９１ａと呼ぶ）。ここで、本展開例のＮ型電流制限素子９０の閾値電圧を第３の閾値電圧、Ｐ型電流制限素子９１の閾値電圧を第４の閾値電圧、その他のＮＭＯＳトランジスタの閾値電圧を第１の閾値電圧、その他のＰＭＯＳトランジスタの閾値電圧を第２の閾値電圧とする。所定のトランジスタだけ閾値電圧Ｖｔを変える方法は、通常知られているようにそのトランジスタ部だけマスクを設けＶｔ注入が入らないようにする、またはその領域だけＶｔ注入量を変えることで容易に可能である。
　また閾値を０Ｖでは無く、その領域だけ注入イオン種を変えデプレッショントランジスタを構成し、Ｎ型電流制限素子９０ａについては負電圧、Ｐ型電流制限素子９１ａについては正電圧の閾値電圧でノーマリオン状態に設定してもよい。
　また、偶数層ビット線選択信号、奇数層ビット線選択信号のハイレベルは、メモリセル５１の抵抗変化電圧ＶＬＲまたはＶＨＲと選択スイッチの閾値電圧Ｖｔの総和以上の電圧で、このクロスポイント型抵抗変化不揮発性記憶装置の電源電圧またはそれを昇圧した電圧を用い、偶数層ビット線選択スイッチ素子５７、奇数層ビット線選択スイッチ素子５８のオン状態のインピーダンスは極力小さくしている。
　この構成の場合、グローバルビット線とワード線の間の低抵抗状態への書き込み電圧ＶＬＲ１、ＶＬＲ２、ＶＬＲ３およびＶＬＲ４は、トランジスタの閾値電圧分低下させることが可能になる。
　これは、Ｎ型電流制限素子９０ａまたはＰ型電流制限素子９１ａはスイッチング機能としてではなく、双方向的な電流制限機能を有した１種の抵抗体としての機能のため、このような構成が可能になる。
　なお、閾値電圧を、０Ｖではなく、負電圧であるデプレッション型への設定でもかまわない。
　こうすることで、書き込み電圧ＶＬＲ１、ＶＬＲ２、ＶＬＲ３、ＶＬＲ４をトランジスタの閾値電圧分程度だけ低電圧化でき、それに伴いＶＨＲ１、ＶＨＲ２、ＶＨＲ３、ＶＨＲ４も低電圧化ができ、書き込み動作の安定化とともに、より低消費電力化が可能となる。
　なお、展開例１では、偶数層ビット線選択信号、奇数層ビット線選択信号の駆動電圧や、Ｎ型電流制限素子９０ａのゲート電圧は、前述のような比較的高い電圧を用いるが、トランジスタのゲート駆動だけなので、書き込み電圧ＶＬＲ１、ＶＬＲ２、ＶＬＲ３、ＶＬＲ４の低電圧化に比べ低消費電力化への寄与は小さい。
　（展開例２）
　図２８は、図２７の構成においてさらに、偶数層ビット線選択スイッチ素子５７および奇数層ビット線選択スイッチ素子５８のＮＭＯＳトランジスタの閾値電圧Ｖｔも、０Ｖ以下の第３の閾値電圧に設定している（ここでは、そのような偶数層ビット線選択スイッチ素子および奇数層ビット線選択スイッチ素子を、それぞれ、偶数層ビット線選択スイッチ素子５７ａおよび奇数層ビット線選択スイッチ素子５８ａと呼ぶ）。
　図２９は、展開例２の場合に用いられるグローバルビット線デコーダ／ドライバ回路９８のうち、ドライバ回路９８０の一例を示している。このドライバ回路９８０は、活性化状態では書き込み電圧のハイレベルに対応する第１電圧の出力状態とロウレベルに対応する第２電圧の出力状態とのいずれかを出力し、非活性化状態ではハイインピーダンス状態を出力するトライステートバッファ９８１と、一端がトライステートバッファ９８１の出力端子とワイヤード接続され、他端が上記第１の閾値電圧と第３の閾値電圧との絶対値の和以上である第３電圧に接続されたプルアップ素子９８２とを有する。このグローバルビット線デコーダ／ドライバ回路９８は、メモリセル５１への書き込み時において、非選択のグローバルビット線に対して、上記第３電圧を印加し、一方、メモリセル５１からの読み出し時において、非選択のグローバルビット線に対して、上記第３電圧を印加する。上記第３電圧は、好ましくは、メモリセル５１を非選択状態にさせるときのビット線電圧である。
　より詳しくは、このドライバ回路９８０は、トライステートバッファ９８１と、その出力にワイヤード接続されたＰＭＯＳトランジスタのプルアップ素子９８２とで構成され、トライステートバッファ９８１は書き込みデータを指示するｄａｔａ０、ｄａｔａ１、ｄａｔａ２、ｄａｔａ３を入力とし、グローバルビット線選択を指示するデコード信号ＡＤ０、ＡＤ１、ＡＤ２、ＡＤ３がイネーブル端子ＥＮに接続されている。またプルアップ素子９８２のゲート端子には同じくデコード信号ＡＤ０、ＡＤ１、ＡＤ２、ＡＤ３が接続され、またプルアップ素子９８２のソースは約１Ｖに設定された電圧源が接続されている。
　図１４において、ドライバ回路９８０は４つの同じ構成のものがグローバルビット線ＧＢＬ０００、ＧＢＬ００１、ＧＢＬ００２、ＧＢＬ００３に各々接続される。
　なお、プルアップ素子９８２のソース電圧の設定方法について、図３０に電圧関係図を示している。書き込み回路や読み出し回路など周辺回路を構成するＮＭＯＳトランジスタの閾値電圧を第１の閾値電圧としてＶｔｎ１とし、偶数層ビット線選択スイッチ素子５７（５７ａ）や奇数層ビット線選択スイッチ素子５８（５８ａ）のＮＭＯＳトランジスタを第３の閾値電圧としてＶｔｎ３としてあらわしている。この展開例では設定する閾値電圧は０Ｖであるが、ばらつきを含め設定閾値電圧の下限をあらわしている。そして設定するソース電圧はＶｔｎ１＋｜Ｖｔｎ３｜以上の電圧で、非選択ビット線電圧を上回らない範囲で設定する。
　以上のような構成においてその動作原理を説明する。
　展開例２は、偶数層ビット線選択スイッチ素子５７ａおよび奇数層ビット線選択スイッチ素子５８ａの閾値電圧も０Ｖに設定するものである。これは選択状態におけるゲート電圧の昇圧手段を不要にすることや、書き込み電圧のより低電圧化が行えるが、一方で非選択状態としてゲート電圧を０Ｖに設定してもオフリーク電流のため、非選択のグローバルビット線と非選択ビット線間にリーク電流が生じ、消費電流の増加や、読み出し動作では誤動作の原因になることが考えられる。
　これを防止する手段として非選択状態の偶数層ビット線選択スイッチ素子５７ａおよび奇数層ビット線選択スイッチ素子５８ａのゲート電圧として、第３の閾値電圧Ｖｔｎ３以下の負電圧を与えることが考えられる。しかし、この手法には負電圧生成回路が必要であり、回路面積の増大や、昇圧手段を不要にする効果が相殺され望ましくない。
　その為、展開例２ではソース電圧をゲート電圧や基板電圧より高くし、実効的にゲート－ソース間電圧を、通常のトランジスタの閾値電圧以下にすることでトランジスタをオフする方法を採用している。
　図２９において、非選択のグローバルビット線は閾値電圧以上の電圧として１Ｖを印加する構成にしている。例えばグローバルビット線ＧＢＬ０００を選択の場合、トライステートバッファ９８１のデコード信号ＡＤ０はハイレベルが入力され、トライステートバッファ９８１は活性化され、書き込みデータ信号ｄａｔａ０で指示される情報がグローバルビット線ＧＢＬ０００に伝えられる。
　一方グローバルビット線ＧＢＬ０００が非選択の場合、デコード信号ＡＤ０はロウレベルが入力され、トライステートバッファ９８１の出力はハイインピーダンスとなり、プルアップ素子９８２（ＰＭＯＳトランジスタ）はオンし、そのソース電圧１Ｖがグローバルビット線ＧＢＬ０００に設定される。
　図３１はグローバルビット線とビット線の間の偶数層または奇数層ビット線選択スイッチ素子および、電流制限素子の等価回路を示している。
　（Ｖａ）および（Ｖｂ）の記号は、それぞれ、ＮＭＯＳトランジスタ（偶数層ビット線選択スイッチ素子５７ａまたは奇数層ビット線選択スイッチ素子５８ａ）のソースおよびドレインから見たゲート電圧Ｖｇをそれぞれ示している。非選択状態ではゲート電圧は０Ｖが印加されている。また非選択のグローバルビット線は１Ｖ、ビット線側は、書き込み時または読み出し動作時、メモリセルの両端への印加電圧の約１／２くらい（読み出し時：約１Ｖ～２Ｖ、書き込み時：約２Ｖ～３Ｖ）の電圧になっている。
　その為、グローバルビット線側からみたＶｇ（つまり（Ｖａ））は－１Ｖ、ビット線側からみたＶｇ（つまり（Ｖｂ））も－１Ｖ～－３Ｖとなり、何れから見てもビット線選択スイッチ素子のゲート－ソース間電圧Ｖｇは閾値電圧（０Ｖ）より十分低く、実効的に偶数層ビット線選択スイッチ素子５７ａおよび奇数層ビット線選択スイッチ素子５８ａはそれぞれオフ状態となり、非選択状態のグローバルビット線へのリーク電流を減じることができる。
　この場合、電源電圧と基準電圧である０Ｖの間にある所定の電圧を生成する必要があるが、抵抗分割法等、従来より知られている手段を用いることで、昇圧回路や負電圧生成回路に比べ回路規模を小さく、容易に構成できる。
　なお、プルアップ素子９８２のソース電圧はＶｔｎ１＋｜Ｖｔｎ３｜以上とするが、より最適には非選択ビット線電圧と同一にする、即ち図３１において（Ｖａ）側の電圧と（Ｖｂ）側の電圧を同電位に設定することで、リーク電流が生じず望ましい。
　以上のように、展開例２の場合、偶数層ビット線選択信号、奇数層ビット線選択信号の駆動電圧や、Ｎ型電流制限素子９０のゲート電圧も展開例１の場合に比べ低電圧化が可能で、これらの為の昇圧回路を設ける必要がなく、低電圧化と回路構成の簡素化が可能となる。
　なお、所定トランジスタの閾値電圧として０Ｖや負電圧の設定を行うが、実際の製造においては多数のトランジスタ間でばらつきが存在するので、例えば閾値電圧が０Ｖと呼んでも正電圧または負電圧で分布する。一般に閾値電圧のばらつきは５０ｍＶ～１００ｍＶ存在するので、ＮＭＯＳトランジスタの場合は１００ｍＶ以下を、ＰＭＯＳトランジスタの場合は－１００ｍＶ以上の閾値電圧であることを指す。
　また、本参考例のクロスポイント型クロスポイント型抵抗変化不揮発性記憶装置は、一般的なＬＳＩと同様に通常のトランジスタの閾値電圧は、ＮＭＯＳトランジスタの場合は５００ｍＶ程度、ＰＭＯＳトランジスタの場合は－５００ｍＶ程度で形成している。従って本参考例の一つである書き込み動作電圧の低下の為には、閾値電圧として０Ｖまたはそれ以下に下げることで、５００ｍＶ程度の低電圧化ができ明らかな効果につながる。
　しかしながら、通常のトランジスタを高耐圧トランジスタなどで構成し、閾値電圧が例えば１Ｖ以上に設定される場合、必ずしも展開例１や展開例２で説明のトランジスタの閾値を０Ｖ以下に設定するのではなく、５００ｍＶ程度低目に設定することも本参考例の趣旨に含まれることは言うまでもない。
　以上の様に、本参考例によると、同一構造形成したクロスポイントメモリを積層した多層メモリ構造の不揮発性記憶装置に対して、低抵抗状態の抵抗値を設定する電流制限書き込みを、各層共に安定的に実施可能な多層クロスポイントメモリを実現することができる。
　以上、本参考例に係るクロスポイント型抵抗変化不揮発性記憶装置について、参考例１および２、展開例１および２を用いて説明したが、このような形態に限定されるものではない。
　たとえば、図１１では、抵抗変化素子１０のＺ方向における向きとして、第２の抵抗変化層１２が上方に位置したが、本参考例に係るクロスポイント型抵抗変化不揮発性記憶装置は、これとは上下逆向きの抵抗変化素子を備えてもよい。このようなクロスポイント型抵抗変化不揮発性記憶装置では、図１１におけるメモリセルＭ１、Ｍ２、Ｍ３、Ｍ４は、メモリセルとそれを挟むビット線５３およびワード線５２との関係では、それぞれ、Ｍ４、Ｍ３、Ｍ２、Ｍ１に相当するので、それに沿った制御方法の変更で対応できる。
　また、上記参考例では、第１の抵抗変化層および第２の抵抗変化層を構成する酸素不足型の遷移金属酸化物は、タンタル酸化物であったが、本参考例に係る抵抗変化素子を構成する第１の抵抗変化層および第２の抵抗変化層は、この材料に限らず、極性の異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に変化する抵抗変化特性を有する抵抗変化層でかつ、抵抗変化層を低抵抗化する時に電流制限を行い、高抵抗化する時、低抵抗化電圧の絶対値より大きく、低抵抗化電圧とは逆の極性の電圧を印加する場合に安定動作するような抵抗変化層であればよい。具体的には、酸素不足型のタンタル酸化物以外に、酸素不足型のハフニウム酸化物、およびジルコニウム酸化物から選ばれる少なくとも１種を含むものであればよい。これらの酸素不足型遷移金属酸化物の積層構造の抵抗変化層は、酸素不足型のタンタル酸化物の積層構造で構成される抵抗変化層と同様、双方向型の抵抗変化特性を示し、酸素不足度が小さい第２の抵抗変化層側の電極に、酸素不足度が大きい第１の抵抗変化層側の電極に対し、負の電圧を印加することにより、高抵抗状態から低抵抗状態に変化し、逆に、第２の抵抗変化層側の電極に、第１の抵抗変化層側の電極に対し、正の電圧を印加することにより、低抵抗状態から高抵抗状態に変化する特性を有する。酸素不足型のハフニウム酸化物およびジルコニウム酸化物は、酸素不足型のタンタル酸化物と同様、ハフニウムおよびジルコニウムターゲットを用いて、酸素を含む不活性ガス雰囲気中でスパッタする反応性スパッタ法を用いて形成することができる。膜中の酸素濃度は、スパッタ中の雰囲気に含まれる酸素濃度を調整することにより調節できる。
　つまり、上記の各参考例においては、抵抗変化層はタンタル酸化物の積層構造で構成されていたが、本参考例の上述した作用効果は、タンタル酸化物の場合に限って発現されるものではない。例えば、ハフニウム（Ｈｆ）酸化物の積層構造やジルコニウム（Ｚｒ）酸化物の積層構造などであってもよい。
　また、第１の抵抗変化層と第２の抵抗変化層を構成する金属は、異なっていてもよい。その際、酸素不足度が小さい第２の抵抗変化層を構成する金属の標準電極電位が、酸素不足度が大きい第１の抵抗変化層を構成する金属の標準電極電位より小さいほうが好ましい。標準電極電位は、その値が小さいほうが酸化しやすいため、酸素不足度が小さい第２の抵抗変化層を構成する金属の標準電極電位を、酸素不足度が大きい第１の抵抗変化層を構成する金属の標準電極電位より小さくすることが好ましい。第１の抵抗変化層よりも酸素の量が多い第２の抵抗変化層とこの第２の抵抗変化層に接続されている電極との界面近傍で、酸化還元反応による抵抗変化現象がより発生しやすくなるためである。さらに、その他の材料であっても、同様の抵抗変化特性を有する抵抗変化素子を用いた本参考例に係る構成のクロスポイント型抵抗変化不揮発性記憶装置であれば、同様の効果を奏することができる。
　また、上下電極間に挟まれる遷移金属酸化物層としては、抵抗変化を発現する主たる抵抗変化層として、タンタル、ハフニウム、ジルコニウム等の酸化物層が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。抵抗値の微調整等で、他元素を少量、意図的に含めることも可能である。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。
　したがって、酸素不足型の遷移金属酸化物を抵抗変化層に用いた抵抗変化素子について、抵抗変化層を、ＭＯｘで表される組成を有する第１の酸素不足型の遷移金属酸化物を含む第１の領域（第１の抵抗変化層）と、ＭＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２の酸素不足型の遷移金属酸化物を含む第２の領域（第２の抵抗変化層）とを有した構成とした場合、前記第１の領域および前記第２の領域は、対応する組成の遷移金属酸化物のほかに、所定の不純物（例えば、抵抗値の調整のための添加物）を含むことを妨げない。
　また、スパッタリングにて抵抗膜を形成した際に、残留ガスや真空容器壁からのガス放出などにより、意図しない微量の元素が抵抗膜に混入することがあるが、このような微量の元素が抵抗膜に混入した場合も本参考例の範囲に含まれることは当然である。
　さらに、上述した参考例においては、第２の抵抗変化層（高濃度酸化物層）と接するように配置される電極（第２電極）は、Ｐｔ（白金）の例で説明したが、例えば、Ａｕ（金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ｃｕ（銅）およびＡｇ（銀）等、抵抗変化層を構成する遷移金属の標準電極電位より標準電極電位が高い材料のうちの１つまたは複数の材料を用いて構成すればよい。また、第１の抵抗変化層（低濃度酸化物層）と接するように配置される電極（第１電極）は第２電極を構成する材料の標準電極電位より小さい材料（例えば、第２電極が前記貴金属材料の場合は、Ｗ、Ｎｉ、あるいはＴａＮ等）で構成されることが好ましい。また、上記の条件に加えて、第１電極材料の標準電極電位は、抵抗変化層を構成する遷移金属の標準電極電位の値以下の材料で構成されることが、さらに好ましい。
　標準電極電位は、その値が高いほど酸化されにくいため、標準電極電位の値が抵抗変化層を構成する遷移金属の標準電極電位より高い場合、その界面近傍の抵抗変化層が酸化されやすく、逆の構成の場合はその界面近傍の抵抗変化層が酸化されにくいため、標準電極電位の値が高い方の電極界面近傍の抵抗変化層で抵抗変化現象が発現しやすくなり、安定動作ができるためである。
　これを一般化すると、第２電極の標準電極電位Ｖ２と抵抗変化層を構成する遷移金属の標準電極電位ＶＭとの間にはＶ２＞ＶＭの関係があり、かつ第２電極の標準電極電位Ｖ２と第１電極の標準電極電位Ｖ１との間にはＶ２＞Ｖ１の関係があることが好ましい。また、さらにはＶ１≦ＶＭの関係があることが好ましい。
　このような構成とすることにより、第２電極と接する第２の抵抗変化層内で抵抗変化現象を安定に起こすことができる。
　以上のように、参考例１および参考例２における多層メモリ構造のクロスポイント型抵抗変化不揮発性記憶装置によれば、統一された電流制限方法によって多層構造における各層のメモリセルに対する低抵抗状態の安定的な抵抗値設定が可能になる。
　しかしながら、参考例１および参考例２では、双方向電流制限回路が用いられている。そのために、１つの垂直アレイ面につき、２個のビット線選択スイッチ素子が必要とされ、レイアウト面積が大きくなる。
　そこで、本発明者らは、双方向電流制限回路を用いることなく、参考例１および参考例２と同様の機能をもつ多層メモリ構造のクロスポイント型抵抗変化不揮発性記憶装置、つまり、統一された電流制限方法によって多層構造における各層のメモリセルに対する低抵抗状態の安定的な抵抗値設定が可能になる多層メモリ構造のクロスポイント型抵抗変化不揮発性記憶装置を考案した。
　つまり、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置の一形態は、クロスポイント型抵抗変化不揮発性記憶装置であって、基板と、前記基板の上に形成されており、極性の異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に変化する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが複数配置されたメモリセルアレイとを備え、前記各メモリセルは、前記基板の主面に近い第１層および前記基板の主面から遠い第２層に形成されたＸ方向に延びた複数のビット線と、前記第１層のビット線と前記第２層のビット線との間に形成されたＹ方向に延びた複数のワード線との交点位置のそれぞれに、当該ビット線と当該ワード線とに挟まれて形成されており、前記第１層のビット線と前記ワード線との交点位置に形成された前記メモリセルを第１のメモリセルとし、前記第２層のビット線と前記ワード線との交点位置に形成された前記メモリセルを第２のメモリセルとし、層が重なる方向であるＺ方向に並んだ前記複数のビット線群毎に構成され、前記Ｙ方向に並んで配置された少なくとも１つのＸＺ面のそれぞれを垂直アレイ面とした場合に、前記少なくとも１つの垂直アレイ面は、前記少なくとも１つの垂直アレイ面を垂直に貫通する前記複数のワード線を共通に有し、前記少なくとも１つの垂直アレイ面のそれぞれにおいて、前記第１層のビット線はＺ方向に繋がれた第１のビアに接続され、かつ、前記第２層のビット線はＺ方向に繋がれた第２のビアに接続され、前記メモリセルに含まれる前記抵抗変化素子は、第１電極と抵抗変化層と第２電極とがＺ方向にこの順に配置されて構成され、前記第１電極を基準に前記第２電極に所定電圧以上の電圧が印加されたとき前記高抵抗状態に変化し、前記第２電極を基準に前記第１電極に所定電圧以上の電圧が印加されたとき前記低抵抗状態に変化する特性を有し、前記第１のメモリセルを構成する抵抗変化素子と、前記第２のメモリセルを構成する抵抗変化素子とは、前記第１電極と前記抵抗変化層と前記第２電極とがＺ方向に対して同じ順に配置され、前記クロスポイント型抵抗変化不揮発性記憶装置はさらに、前記少なくとも１つの垂直アレイ面毎に設けられたグローバルビット線と、前記少なくとも１つの垂直アレイ面毎に設けられ、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの一方で構成され、ソースまたはドレイン端子の一端が前記第１のビアと接続され、前記ソースまたはドレイン端子の他端が前記グローバルビット線と接続される第１のビット線選択スイッチ素子と、前記少なくとも１つの垂直アレイ面毎に設けられ、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの前記一方とは異なる他方で構成され、ソースまたはドレイン端子の一端が前記第２のビアと接続され、前記ソースまたはドレイン端子の他端が前記グローバルビット線と接続される第２のビット線選択スイッチ素子とを備える。
　本発明によると、Ｘ方向に延び複数の層に形成されたビット線と、Ｙ方向に延びビット線間の各層に形成されたワード線との交点位置に、メモリセルが形成されている。そして、Ｚ方向に揃ったビット線群毎に、ワード線が共通の少なくとも１つの垂直アレイ面が、Ｙ方向に並んで配置されている。すなわち、いわゆる多層クロスポイント構造が実現されている。そして、少なくとも１つの垂直アレイ面のそれぞれにおいて、偶数層のビット線および奇数層のビット線がそれぞれ共通に接続されており、共通に接続された奇数層のビット線は、第１のビット線選択スイッチ素子によって、グローバルビット線との電気的な接続／非接続を切替制御される。一方、共通に接続された偶数層のビット線は、第２のビット線選択スイッチ素子によって、グローバルビット線との電気的な接続／非接続を切替制御される。
　更に、第１のビット線選択スイッチ素子はＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの一方で構成され、第２のビット線選択スイッチ素子は前記一方とは異なる他方、すなわち、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの他方で構成され、グローバルビット線との間に、各層のメモリセルの低抵抗化書き込み時の何れの電流方向に対しても所定の電流量を制限することが可能な電流制限機能を有する形態が構成されている。
　すなわち、少なくとも１つの垂直アレイ面のそれぞれにおいて、特別な電流制限回路を設けることなく、２個のビット線選択スイッチ素子によって、階層ビット線方式を実現している。これにより、レイアウト面積の増大を極力招くことなく、アレイサイズを小さくすることができるので、非選択メモリセルの漏れ電流を十分に低減することがでる。更に、第１および第２のビット線選択スイッチ素子のそれぞれが、異なる方向の低抵抗化書き込み時の電流方向に対する電流制限機能を有する構成とすることで、各層のメモリセル内の抵抗変化素子を全て同一のＺ方向に作成でき、かつ、各メモリセルの低抵抗化書き込みによる抵抗値を制御設定することができるので、層によらず安定的な抵抗変化特性を実現することができる。
　ここで、前記第２電極は、前記第１電極よりもＺ方向における上方に形成され、前記第１のビット線選択スイッチ素子はＮＭＯＳトランジスタであり、かつ、前記第２のビット線選択スイッチ素子はＰＭＯＳトランジスタであるとしてもよいし、逆に、前記第２電極は、前記第１電極よりもＺ方向における下方に形成され、前記第１のビット線選択スイッチ素子はＰＭＯＳトランジスタであり、かつ、前記第２のビット線選択スイッチ素子はＮＭＯＳトランジスタであってもよい。
　また、前記第１層のビット線と、複数の前記第１のメモリセルと、複数の前記ワード線と、複数の前記第２のメモリセルと、前記第２層のビット線と、前記第１のビアと、前記第２のビアとによって構成される２層のメモリセルアレイを２層メモリセルアレイ単位とするとき、前記メモリセルアレイは、複数の２層メモリセルアレイ単位が積層されて構成され、前記複数の２層メモリセルアレイ単位のそれぞれの前記第１のビアが直列に接続され、かつ、前記複数の２層メモリセルアレイ単位のそれぞれの前記第２のビアが直列に接続されていてもよい。これにより、メモリセルアレイをより多く積層することが可能となり、より高集積化されたクロスポイント型抵抗変化不揮発性記憶装置が実現される。
　また、さらに、前記グローバルビット線に、前記メモリセルを選択するための信号を供給するグローバルビット線デコーダ／ドライバと、前記複数のワード線に、前記メモリセルを選択するための信号を供給するワード線デコーダ／ドライバと、前記第１のビット線選択スイッチ素子と前記第２のビット線選択スイッチ素子に対して前記ビット線を選択するための選択信号を供給するサブビット線選択回路と、前記グローバルビット線デコーダ／ドライバと前記ワード線デコーダ／ドライバとで選択されたメモリセルにデータを書き込む書き込み回路と、前記グローバルビット線デコーダ／ドライバと前記ワード線デコーダ／ドライバとで選択されたメモリセルからデータを読み出す読み出し回路と、前記グローバルビット線デコーダ／ドライバ、前記ワード線デコーダ／ドライバ、前記書き込み回路および前記読み出し回路を制御する制御回路とを備えてもよい。このとき、各トランジスタの閾値としては、前記書き込み回路、前記読み出し回路および前記制御回路は、第１の閾値電圧を有するＮＭＯＳトランジスタおよび第２の閾値電圧を有するＰＭＯＳトランジスタの少なくとも一方で構成され、前記第１のビット線選択スイッチ素子または前記第２のビット線選択スイッチ素子を構成する前記ＮＭＯＳトランジスタの閾値電圧は、前記第１の閾値電圧より低い第３の閾値電圧であり、前記第１のビット線選択スイッチ素子または前記第２のビット線選択スイッチ素子を構成する前記ＰＭＯＳトランジスタの閾値電圧は、前記第２の閾値電圧より高い第４の閾値電圧であるのが好ましい。これにより、昇圧回路や負電圧生成回路を用いることなく、非選択状態のグローバルビット線へのリーク電流を減じることができる。
　それを実現するために、具体的には、前記グローバルビット線デコーダ／ドライバは、活性化状態では書き込み電圧のハイレベルに対応する第１電圧の出力状態とロウレベルに対応する第２電圧の出力状態とのいずれかを少なくとも出力し、非活性化状態ではハイインピーダンス状態を少なくとも出力するバッファ回路と、一端が前記バッファ回路の出力端子と接続され、他端が前記第１の閾値電圧と前記第３の閾値電圧との絶対値の和以上である第３電圧を有する電源に接続されたプルアップ素子とを有する構成であってもよい。
　ここで、前記グローバルビット線デコーダ／ドライバは、前記メモリセルへの書き込み時において、非選択のグローバルビット線に対して、前記第３電圧を印加してもよいし、前記メモリセルからの読み出し時において、非選択の前記グローバルビット線に対して、前記第３電圧を印加してもよい。このとき、前記第３電圧は、前記メモリセルを非選択状態にさせるときに当該メモリセルに接続されたビット線に印加される電圧であってもよい。
　また、前記第１のビット線選択スイッチ素子および前記第２のビット線選択スイッチ素子は、前記サブビット線選択回路から前記選択信号の供給を受けた場合に、前記メモリセルに対して低抵抗化の書き込みを行うときには、基板バイアス効果がより大きく生じるオン状態になることで、前記メモリセルに書き込みを行い、前記メモリセルに対して高抵抗化の書き込みを行うときには、基板バイアス効果がより小さく生じるオン状態になることで、前記メモリセルに書き込みを行ってもよい。これにより、基板バイアス効果を利用して低抵抗化時の電流制限を実現できる。
　それを実現するために、具体的には、前記第１のメモリセルに対して低抵抗化の書き込みを行う場合に前記第１のビット線選択スイッチ素子を流れる第１電流と、前記第２のメモリセルに対して低抵抗化の書き込みを行う場合に前記第２のビット線選択スイッチ素子を流れる第２電流とは、電流の方向が逆で、かつ、その絶対値が所定のばらつきの範囲内で等しくてもよい。
　さらに、前記第１電流と前記第２電流とが、電流の方向が逆で、かつ、その絶対値が所定のばらつきの範囲内で等しくするために前記第１のビット線選択スイッチ素子および前記第２のビット線選択スイッチ素子のゲート端子に印加すべき電圧を発生する電流制限電圧発生回路を備え、前記サブビット線選択回路は、前記電流制限電圧発生回路が発生した電圧を、前記選択信号として、前記第１のビット線選択スイッチ素子および前記第２のビット線選択スイッチ素子のゲート端子に供給してもよい。
　また、前記第１のビット線選択スイッチ素子または前記第２のビット線選択スイッチ素子を構成する前記ＰＭＯＳトランジスタのゲート幅は、前記第１のビット線選択スイッチ素子または前記第２のビット線選択スイッチ素子を構成する前記ＮＭＯＳトランジスタのゲート幅の概ね２倍であってもよい。
　ここで、前記電流制限電圧発生回路は、前記サブビット線選択回路を介して、書き込み対象の前記メモリセルを前記高抵抗状態に書き込む場合と前記低抵抗状態に書き込む場合とで同じ第１のゲート電圧を前記第１のビット線選択スイッチ素子のゲート端子に供給し、書き込み対象の前記メモリセルを前記高抵抗状態に書き込む場合と前記低抵抗状態に書き込む場合とで同じ第２のゲート電圧を前記第２のビット線選択スイッチ素子のゲート端子に供給してもよい。
　このとき、前記電流制限電圧発生回路は、前記メモリセルに前記低抵抗状態を書き込むときの前記メモリセルの両端への印加電圧をＶＬＲとし、前記第１のビット線選択スイッチ素子または前記第２のビット線選択スイッチ素子を構成する前記ＮＭＯＳトランジスタの閾値電圧をＶｔｎとするとき、前記サブビット線選択回路を介して、前記ＮＭＯＳトランジスタのゲート端子にＶｔｎ＋ＶＬＲ以上の電圧を印加することで前記ＮＭＯＳトランジスタをオン状態にしてもよいし、前記電流制限電圧発生回路は、前記第１のビット線選択スイッチ素子または前記第２のビット線選択スイッチ素子を構成する前記ＰＭＯＳトランジスタのゲート端子に０Ｖの電圧を印加することで前記ＰＭＯＳトランジスタをオン状態にするとしてもよい。
　また、前記クロスポイント型抵抗変化不揮発性記憶装置は、前記少なくとも１つの垂直アレイ面として、複数の垂直アレイ面を備え、前記少なくとも１つのグローバルビット線として、前記複数の垂直アレイ面のそれぞれに対応して設けられた複数のグローバルビット線を備え、前記第１のビット線選択スイッチ素子および前記第２のビット線選択スイッチ素子として、前記複数の垂直アレイ面のそれぞれに対応して設けられた複数の第１のビット線選択スイッチ素子および複数の第２のビット線選択スイッチ素子を備えてもよい。これにより、垂直アレイ面が複数設けられ、より高集積化されたクロスポイント型抵抗変化不揮発性記憶装置が実現される。
　（実施の形態）
　以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
　なお、以下の実施の形態では、上記参考例１および２、並びに、展開例１および２と相違する点を中心に説明する。上記参考例１および２、並びに、展開例１および２と同様の構成要素については、同じ符号を付し、その説明を省略または簡略化する。よって、以下の実施の形態で説明が省略されている点については、上述した参考例１および２、並びに、展開例１および２で説明した内容が適用される。
　〔本発明の回路構成の説明〕
　〔低抵抗化書き込みのソースフォロワ電流制限方式による構成と方法〕
　図３２は、本実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置の一部（一つの垂直アレイ面）であって、図３と同じメモリセルが２層で積層されたクロスポイントメモリセルアレイ（図９の４層クロスポイントメモリセルアレイの内、２つの配線７１で挟まれた２層分と同等）をワード線方向から見たメモリセルアレイの断面構造と、その下層部に配置される回路構成を示す構成概要図を示している。
　このクロスポイント型抵抗変化不揮発性記憶装置は、基板（図示されず）と、メモリセルアレイ１００５と、グローバルビット線５６と、第１のビット線選択スイッチ素子（ここでは、奇数層ビット線選択スイッチ素子１００１）と、第２のビット線選択スイッチ素子（ここでは、偶数層ビット線選択スイッチ素子１００２）とを備える。
　メモリセルアレイ１００５は、基板の上に形成されており、極性の異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に変化する抵抗変化素子１０と抵抗変化素子１０に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子２９とを有するメモリセル５１が複数（ここでは、２層）配置されて構成されている。
　各メモリセル５１は、基板の主面に近い第１層および基板の主面から遠い第２層に形成されたＸ方向に延びた複数のビット線（第１層ビット線５３ａ、第２層ビット線５３ｂ）と、第１層のビット線（第１層ビット線５３ａ）と第２層のビット線（第２層ビット線５３ｂ）との間に形成されたＹ方向に延びた複数のワード線（第１層ワード線５２ａ）との交点位置のそれぞれに、当該ビット線と当該ワード線とに挟まれて形成されている。
　ここで、第１層のビット線（第１層ビット線５３ａ）とワード線（第１層ワード線５２ａ）との交点位置に形成されたメモリセル５１を第１のメモリセル（第１層メモリセルＭ１）と呼び、第２層のビット線（第２層ビット線５３ｂ）とワード線（第１層ワード線５２ａ）との交点位置に形成されたメモリセル５１を第２のメモリセル（第２層メモリセルＭ２）と呼び、層が重なる方向であるＺ方向に並んだ複数のビット線群毎に構成され、Ｙ方向に並んで配置された少なくとも１つのＸＺ面のそれぞれ（ここでは、１つのＸＺ面）を垂直アレイ面と呼ぶ。
　このとき、少なくとも１つの垂直アレイ面は、これらの少なくとも１つの垂直アレイ面を垂直に貫通する複数のワード線（第１層ワード線５２ａ）を共通に有する。また、少なくとも１つの垂直アレイ面のそれぞれにおいて、第１層のビット線（第１層ビット線５３ａ）はＺ方向に繋がれた第１のビア（奇数層ＢＬビア１０５５）に接続され、かつ、第２層のビット線（第２層ビット線５３ｂ）はＺ方向に繋がれた第２のビア（偶数層ＢＬビア１０５４）に接続されている。
　また、メモリセル５１に含まれる抵抗変化素子１０は、第１電極（ここでは、下部電極１４）と抵抗変化層（ここでは、第１の抵抗変化層１３および第２の抵抗変化層１２）と第２電極（ここでは、上部電極１１）とがＺ方向にこの順に配置されて構成され、第１電極（下部電極１４）を基準に第２電極（上部電極１１）に所定電圧以上の電圧が印加されたとき高抵抗状態に変化し、第２電極（上部電極１１）を基準に第１電極（下部電極１４）に所定電圧以上の電圧が印加されたとき低抵抗状態に変化する特性を有する。
　さらに、第１のメモリセル（第１層メモリセルＭ１）を構成する抵抗変化素子１０と、第２のメモリセル（第２層メモリセルＭ２）を構成する抵抗変化素子１０とは、第１電極（下部電極１４）と抵抗変化層（第１の抵抗変化層１３および第２の抵抗変化層１２）と第２電極（上部電極１１）とがＺ方向に対して同じ順に配置されている。
　このクロスポイント型抵抗変化不揮発性記憶装置のより詳細な構成は以下の通りである。
　図３２において、第１層ビット線５３ａ、メモリセル５１で構成される第１層メモリセルＭ１、第１層ワード線５２ａ、メモリセル５１で構成される第２層メモリセルＭ２、および、第２層ビット線５３ｂで構成されるメモリセルアレイ１００５は図１１の第１～第２層目に構成されるメモリセルアレイと同一の３次元メモリセルアレイを構成している。
　奇数層ＢＬビア１０５５は第１層ビット線５３ａと下部に配置された奇数層ビット線選択スイッチ素子１００１とを接続するビアである。偶数層ＢＬビア１０５４は第２層ビット線５３ｂと下部に配置された偶数層ビット線選択スイッチ素子１００２とを接続するビアである。これらの奇数層ＢＬビア１０５５および偶数層ＢＬビア１０５４とメモリセルアレイ１００５との接続関係は図１１に示されるメモリセルアレイを２層構成とした場合と同じである。
　奇数層ビット線選択スイッチ素子１００１は、ソース端子およびドレイン端子の一方に前記奇数層ＢＬビア１０５５が、ソース端子およびドレイン端子の他方にグローバルビット線５６が、ゲート端子に所定電圧が供給されるノードＣＭＮＳＷが接続されたＮＭＯＳトランジスタである。一方、偶数層ビット線選択スイッチ素子１００２は、ソース端子およびドレイン端子の一方に前記偶数層ＢＬビア１０５４が、ソース端子およびドレイン端子の他方にグローバルビット線５６が、ゲート端子に所定電圧が供給されるノードＣＭＰＳＷが接続されたＰＭＯＳトランジスタである。
　つまり、抵抗変化素子１０が第１電極（下部電極１４）を基準に第２電極（上部電極１１）に所定電圧以上の電圧が印加されたとき高抵抗状態に変化し、第２電極（上部電極１１）を基準に第１電極（下部電極１４）に所定電圧以上の電圧が印加されたとき低抵抗状態に変化する特性を有する場合に、図３２に示される構成では、第２電極（上部電極１１）が第１電極（下部電極１４）よりもＺ方向における上方に形成されている。そして、このような抵抗変化素子１０の配置方向に対応して、奇数層のビット線を接続している第１のビア（奇数層ＢＬビア１０５５）に接続された第１のビット線選択スイッチ素子（奇数層ビット線選択スイッチ素子１００１）はＮＭＯＳトランジスタで構成され、一方、偶数層のビット線を接続している第２のビア（偶数層ＢＬビア１０５４）に接続された第２のビット線選択スイッチ素子（偶数層ビット線選択スイッチ素子１００２）はＰＭＯＳトランジスタで構成されている。
　前記奇数層ビット線選択スイッチ素子１００１および偶数層ビット線選択スイッチ素子１００２は、図１１におけるトランジスタ５７および５８のビット線選択スイッチ機能とトランジスタ９０および９１の電流制限機能とを合わせ持つ素子である。つまり、奇数層ビット線選択スイッチ素子１００１は第１層メモリセルＭ１が選択された時にオン状態となって第１層ビット線５３ａを選択する機能と、更に第１層メモリセルＭ１の低抵抗化時にソースフォロワ制限方式にて電流制限を行う機能とを兼ね備える。一方、偶数層ビット線選択スイッチ素子１００２は第２層メモリセルＭ２が選択された時にオン状態となって第２層ビット線５３ｂを選択する機能と、更に第２層メモリセルＭ２の低抵抗化時にソースフォロワ制限方式にて電流制限を行う機能とを兼ね備えている。このような構成によって、上記参考例で必要とされた双方向電流制限回路９２０を備えることなく、いずれのメモリセル５１の層も同じ向きに積層され、かつ、低抵抗化時の電流が制限される。
　以上のように構成された本実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置の動作は次の通りである。
　まず、第１層メモリセルＭ１の選択では、第１層ワード線５２ａの内の選択メモリセルに該当するワード線と、グローバルビット線５６とに、低抵抗化または高抵抗化に対応した所定の電圧が印加され、奇数層ビット線選択スイッチ素子１００１がオンし、所定の電圧（低抵抗化では所定の電流制限が可能となる電圧）が、ゲート端子に接続されたノードＣＭＮＳＷに印加されることによって、選択された第１層ビット線５３ａを介して選択メモリセルのビット線に低抵抗化または高抵抗化に対応した所定の電圧が印加され、第１層の選択メモリセルに対して低抵抗または高抵抗状態への書き込みが行われる。一方、第２層メモリセルの選択では、第１層ワード線５２ａの内の選択メモリセルに該当するワード線と、グローバルビット線５６とに、低抵抗化または高抵抗化に対応した所定の電圧が印加され、偶数層ビット線選択スイッチ素子１００２がオンし、所定の電圧（低抵抗化では所定の電流制限が可能となる電圧）が、ゲート端子に接続されたノードＣＭＰＳＷに印加されることによって選択された第２層ビット線５３ｂを介して選択メモリセルのビット線に低抵抗化または高抵抗化に対応した所定の電圧を印加され、第２層の選択メモリセルに対して低抵抗または高抵抗状態への書き込みが行われる。
　ここで、特徴的なことは、このクロスポイント型抵抗変化不揮発性記憶装置では、各メモリセルを低抵抗化する際には、活性化されたビット線選択スチッチ素子（奇数層ビット線選択スイッチ素子１００１または偶数層ビット線選択スイッチ素子１００２）が、ソースフォロワとして動作する点である。
　つまり、第１層メモリセルＭ１については、低抵抗化時には、第１ビット線５３ａから第１ワード線５２ａに向けて電流が流れるので、ＮＭＯＳトランジスタである奇数層ビット線選択スイッチ素子１００１をグローバルビット線５６に接続された端子（ドレイン端子）から第１層ビット線５３ａに接続された端子（ソース端子）に流れる。よって、ＮＭＯＳトランジスタである奇数層ビット線選択スイッチ素子１００１は、ソース端子からメモリセルに電流を供給するので、基板バイアス効果がより生じるソースフォロワで動作する。これによって、第１層メモリセルＭ１を低抵抗化する時における電流制限が実現される。
　一方、第２層メモリセルＭ２については、低抵抗化時には、第１ワード線５２ａから第２ビット線５３ｂに向けて電流が流れるので、ＰＭＯＳトランジスタである偶数層ビット線選択スイッチ素子１００２を第２層ビット線５３ｂに接続された端子（ソース端子）からグローバルビット線５６に接続された端子（ドレイン端子）に流れる。よって、ＰＭＯＳトランジスタである偶数層ビット線選択スイッチ素子１００２は、ソース端子によってメモリセルに流す電流を駆動する（吸い込む）ので、基板バイアス効果がより生じるソースフォロワで動作する。これによって、第２層メモリセルＭ２を低抵抗化する時における電流制限が実現される。
　なお、メモリセルアレイが３層以上の場合は、図３３に示す様に、２層時のメモリセルアレイ１００５と同じ構成を、メモリセルアレイ１００６、１００７および１００８の様に、メモリセルアレイ１００５の上層に積層することで実現される。つまり、図３２に示される２層のメモリセルアレイを２層メモリセルアレイ単位と呼ぶと、図３３に示されるメモリセルアレイは、複数の２層メモリセルアレイ単位が積層されて構成されている。なお、図３３はメモリセルアレイの一例として８層の場合を示す。図１１と図３３のメモリセルアレイの構成を比べて分かる様に、図３３に示されるクロスポイント型抵抗変化不揮発性記憶装置では、図１１に示されるクロスポイント型抵抗変化不揮発性記憶装置と異なり、各ビット線はその下層に位置するメモリセルとその上層に位置するメモリセルとで共用する構成とはなっていない。これは、本実施の形態では、図３３の１つのビット線選択スイッチ素子（奇数層ビット線選択スイッチ素子１００１および偶数層ビット線選択スイッチ素子１００２）に電流制限機能を付加した為、図３３に示されるクロスポイント型抵抗変化不揮発性記憶装置は、図１１の様な双方向の電流制限機能（双方向電流制限回路９２０）を備えないことによるものである。つまり、奇数層ビット線選択スイッチ素子１００１は低抵抗化書き込み時にソースフォロワによる電流制限が可能な奇数層のメモリセルＭ１、Ｍ３、Ｍ５およびＭ７に接続され、一方、偶数層ビット線選択スイッチ素子１００２は低抵抗化書き込み時にソースフォロワによる電流制限が可能な偶数層のメモリセルＭ２、Ｍ４、Ｍ６およびＭ８に接続された構成となる。
　つまり、本構成においては、メモリセルアレイの下層部に配置される回路は、奇数層ビット線選択スイッチ素子１００１と偶数層ビット線選択スイッチ素子１００２の２素子といった少ない素子で構成されるというメリットがあるが、ビット線を上下層のメモリセルで共用できないデメリットの両面を持ち合わせる。
　しかしながら、Ｚ方向から見たメモリセルアレイの下にトランジスタを構成できる領域は限られているので、その点において、図１１に示す構成に比べ、図３２や図３３に示す構成が有用である。
　また、奇数層ビット線選択スイッチ素子１００１のチャネル幅がＷｎｓで設計されており、偶数層ビット線選択スイッチ素子１００２のチャネル幅がＷｐｓで設計されている（ここで、チャネル幅Ｗｐｓはチャネル幅Ｗｎｓの概ね２倍）。
　なお、ノードＣＭＮＳＷとノードＣＭＰＳＷから、それぞれ、奇数層ビット線選択スイッチ素子１００１と偶数層ビット線選択スイッチ素子１００２の各ゲートに印加される信号の電圧値や制御法については後ほど詳細に説明する。
　ここで、図３２に示すビット線５３ａおよび５３ｂが並ぶ方向にスライスした構成のグループを図１１と同様に垂直アレイ面と呼ぶ。つまり、層が重なる方向であるＺ方向に並んだ複数のビット線群毎に構成され、垂直に貫通するワード線を共通に有し、Ｙ方向に並んで配置された複数のＸＺ面のそれぞれ（図３２および図３３では、一つのＸＺ面）を垂直アレイ面と呼ぶ。
　前記垂直アレイ面を、面が合わさる（各垂直アレイ面が平行する）様に４枚並べた場合のメモリセルアレイの構成図を図３４に示す。
　図３４において、ビット線が延びる方向をＸ方向、ワード線が延びる方向をＹ方向、ビット線やワード線の層が重なる方向（積層方向）をＺ方向としている。
　図３４において、ビット線（ＢＬ）５３ａ＿０～５３ａ＿３および５３ｂ＿０～５３ｂ＿３はＸ方向に延び、複数の層（図３４では２層）に形成されている。ワード線（ＷＬ）ＷＬ０００００～ＷＬ０００３１はＹ方向に延び、ビット線５３ａ＿０～５３ａ＿３および５３ｂ＿０～５３ｂ＿３の間の各層（図３４では１層）に形成されている。そして、メモリセルアレイ１０００において、ビット線５３ａ＿０～５３ａ＿３および５３ｂ＿０～５３ｂ＿３とワード線ＷＬ０００００～ＷＬ０００３１との交点位置に、各メモリセル（ＭＣ）５１が当該ビット線と当該ワード線とに挟まれて形成されている。なお、図の簡略化のために、メモリセルの一部およびワード線の一部については図示を省略している。
　そして、Ｚ方向に揃った各層のビット線ＢＬ群（５３ａ＿０および５３ｂ＿０、５３ａ＿１および５３ｂ＿１、５３ａ＿２および５３ｂ＿２、５３ａ＿３および５３ｂ＿３）毎に、ワード線ＷＬ０００００～ＷＬ０００３１との間に形成されたメモリセルによって、垂直アレイ面０～３がそれぞれ構成されている。各垂直アレイ面０～３において、ワード線ＷＬ０００００～ＷＬ０００３１は共通である。図３４の例では、各垂直アレイ面０～３において、メモリセルがＸ方向に３２個（図３２においてｎ＝３２）、Ｚ方向に２個、配置されている。また、このメモリセルアレイ１０００は、Ｙ方向に並ぶ４個の垂直アレイ面０～３によって構成されている。
　ただし、垂直アレイ面におけるメモリセルの個数や、Ｙ方向に並ぶ垂直アレイ面の個数は、これに限定されるものではない。
　そして、各垂直アレイ面０～３において、偶数層のビット線５３ｂ＿０～５３ｂ＿３が、それぞれ、偶数層ビット線ビアＢＬ＿ｅ０～ＢＬ＿ｅ３により、共通に接続されている。また、奇数層のビット線５３ａ＿０～５３ａ＿３が、そえぞれ、奇数層ビット線ビアＢＬ＿ｏ０～ＢＬ＿ｏ３により、共通に接続されている。
　さらに、各垂直アレイ面０～３に対応して設けられたグローバルビット線ＧＢＬ０００～ＧＢＬ００３がＹ方向に延びて形成されている。また、各垂直アレイ面０～３毎に、奇数層ビット線選択スイッチ素子１０６１～１０６４および偶数層ビット線選択スイッチ素子１０６５～１０６８がそれぞれ設けられている。図３４では、奇数層ビット線選択スイッチ素子１０６１～１０６４はＮＭＯＳトランジスタ、偶数層ビット線選択スイッチ素子１０６５～１０６８はＰＭＯＳトランジスタによって構成されている。奇数層ビット線選択スイッチ素子１０６１～１０６４のドレインまたはソースの拡散層端子の一方はそれぞれ対応する奇数層ビット線ビアＢＬ＿ｏ０～ＢＬ＿ｏ３に接続され、ドレインまたはソースの拡散層端子の他方はそれぞれ対応するグローバルビット線ＧＢＬ０００～ＧＢＬ００３に接続されている。偶数層ビット線選択スイッチ素子１０６５～１０６８のドレインまたはソースの拡散層端子の一方はそれぞれ対応する偶数層ビット線ビアＢＬ＿ｅ０～ＢＬ＿ｅ３に接続され、ドレインまたはソースの拡散層端子の他方はそれぞれ対応するグローバルビット線ＧＢＬ０００～ＧＢＬ００３に接続されている。
　また、奇数層ビット線選択スイッチ素子１０６１～１０６４のゲート端子に印加される奇数層ビット線選択信号ＢＬｓ＿ｏ０および偶数層ビット線選択スイッチ素子１０６５～１０６８のゲート端子に印加される偶数層ビット線選択信号ＢＬｓ＿ｅ０の電圧は制限したい電流量に応じて任意に設定することができる。
　つまり、奇数層ビット線選択スイッチ素子１０６１～１０６４は、それぞれ関係する当該垂直アレイ面に係るグローバルビット線ＧＢＬ０００～ＧＢＬ００３と、当該垂直アレイ面においてそれぞれ共通に接続された奇数層ビット線ビアＢＬ＿ｏ０～ＢＬ＿ｏ３との電気的な接続または非接続と共に接続時の低抵抗化書き込みでは所定の電流制限を行う様に奇数層ビット線選択ノードＢＬｓ＿ｏ０の電圧によって制御される。一方、偶数層ビット線選択スイッチ素子１０６５～１０６８は、それぞれ関係する当該垂直アレイ面に係るグローバルビット線ＧＢＬ０００～ＧＢＬ００３と、当該垂直アレイ面においてそれぞれ共通に接続された偶数層ビット線ビアＢＬ＿ｅ０～ＢＬ＿ｅ３との電気的な接続または非接続と共に接続時の低抵抗化書き込みでは所定の電流制限を行う様に偶数層ビット線選択ノードＢＬｓ＿ｅ０の電圧によって制御される。
　この構成では、何れのメモリセル層においても抵抗変化素子１０のＺ方向の構造は、同じ構造で形成したメモリセルで各垂直アレイ面０～３は形成できる。そして、図３３に示す３層以上の多層構造においては、図３４において、偶数層のビット線５３ｂ＿０～５３ｂ＿３、および奇数層のビット線５３ａ＿０～５３ａ＿３をそれぞれ独立したビア（偶数層ＢＬビアＢＬ＿ｅ０～ＢＬ＿ｅ３および奇数層ＢＬビアＢＬ＿ｏ０～ＢＬ＿ｏ３）で共通に接続し、さらにはそれらのビアとグローバルビット線ＧＢＬを、奇数層ビット線選択スイッチ素子１０６１～１０６４または偶数層ビット線選択スイッチ素子１０６５～１０６８を介して接続することにより、階層ビット線方式による多層クロスポイント構造を実現している。
　図３５は図３４のメモリセルアレイ１０００とその周辺回路を示す回路図である。
　図３５において、グローバルビット線デコーダ／ドライバ回路９８は、メモリセル５１を選択するための信号を各グローバルビット線ＧＢＬ０００～ＧＢＬ００３に供給する回路であり、グローバルビット線ＧＢＬ０００～ＧＢＬ００３を選択的に駆動制御する。
　サブビット線選択回路７３は、奇数層ビット線選択スイッチ素子１０６１～１０６４および偶数層ビット線選択スイッチ素子１０６５～１０６８を制御する回路であり、アドレス信号Ａ０～Ａｘに応じて、偶数層ビット線選択信号ＢＬｓ＿ｅ０および奇数層ビット線選択信号ＢＬｓ＿ｏ０を出力する。
　電流制限電圧発生回路１０９９は、２種類の電圧ＶＣＭＮおよびＶＣＭＰを発生する回路である。その出力電圧ＶＣＭＮとＶＣＭＰとは前記サブビット線選択回路７３に入力される。電圧ＶＣＭＮは奇数層ビット線選択信号ＢＬｓ＿ｏ０のＨｉｇｈ側電圧として利用され、電圧ＶＣＭＰは偶数層ビット線選択信号ＢＬｓ＿ｅ０のＬｏｗ側電圧として利用される。
　つまり、この電流制限電圧発生回路１０９９は、選択メモリセルを高抵抗状態から低抵抗状態に抵抗値を変化させる場合は書き込みパルスに対して電流量を制限する為の電圧ＶＣＭＮとＶＣＭＰを発生する。一方、選択メモリセルを低抵抗状態から高抵抗状態に抵抗値を変化させる場合は、電流制限電圧発生回路１０９９は、書き込みパルスに対して電流量を制限しないような十分高い電圧ＶＣＭＮまたは十分低い電圧ＶＣＭＰを発生し、さらに、読み出しモードの場合も読み出しパルスに対して電流量を制限しないような電圧ＶＣＭＮとＶＣＭＰを発生する。
　このように、本実施の形態では、電流制限電圧発生回路１０９９およびサブビット線選択回路７３によって、ノードＣＭＮＳＷおよびノードＣＭＰＳＷに対する出力電圧ＶＣＭＮおよびＶＣＭＰは、それぞれ各種動作モード（例えば高抵抗状態または低抵抗状態への書き込みや読み出しモード）や選択するメモリセル層（偶数層または奇数層）によって制御される。選択メモリセルに対する具体的な各種電圧設定については、後で詳細な説明を記載する。
　ワード線デコーダ／ドライバ回路７４は、メモリセル５１を選択するための信号を各ワード線ＷＬ０００００～ＷＬ０００３１に供給する回路であり、各ワード線ＷＬ０００００～ＷＬ０００３１を選択的に駆動制御する。
　図３６は、本実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置の主要部を示す回路図である。図３６に示すように、このクロスポイント型抵抗変化不揮発性記憶装置では、図３４に示すメモリセルアレイ１０００（各垂直アレイ面に相当）が複数個配置されることによって、メモリセルアレイ２００が構成される。図３６の例では、メモリセルアレイ１０００が（ｎ＋１）×１６個配置されている。
　ワード線デコーダ／ドライバ回路７４は、メモリセルを選択するための信号を供給することによって、各ワード線ＷＬ０００００～ＷＬ１５３３１を選択的に駆動制御する。
　グローバルビット線デコーダ／ドライバ回路９８は、メモリセルを選択するための信号を供給することによって、各グローバルビット線ＧＢＬ０００～ＧＢＬ１５３を選択的に駆動制御する。
　電流制限電圧発生回路１０９９は、動作モードに応じて選択された奇数層ビット線選択スイッチ素子１０６１～１０６４および偶数層ビット線選択スイッチ素子１０６５～１０６８のゲート電圧ＣＭＮＳＷおよびＣＭＰＳＷを制御するための電圧ＶＣＭＮとＶＣＭＰとを発生する。
　サブビット線選択回路７３は、アドレス信号Ａ０～Ａｘに応じて、メモリセルアレイ２００の内、任意の選択垂直アレイ面に属する奇数層ビット線選択スイッチ素子（図３４では奇数層ビット線選択スイッチ素子１０６１～１０６４）または偶数層ビット線選択スイッチ素子（図３４では偶数層ビット線選択スイッチ素子１０６５～１０６８）の何れかを導通させる為、各メモリセルアレイ１０００に対する偶数層ビット線選択信号ＢＬｓ＿ｅ０～ＢＬｓ＿ｅｎおよび奇数層ビット線選択信号ＢＬｓ＿ｏ０～ＢＬｓ＿ｏｎを出力する。
　図３７は、本実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置４００の全体構成を示す回路図である。図３７において、主要部１３００が図３６に示す構成に相当している。
　図３７において、アドレス入力回路１１０は、高抵抗化書き込みサイクル、低抵抗化書き込みサイクルまたは読み出しサイクルの間、外部からのアドレス信号を一時的にラッチし、ラッチしたアドレス信号をサブビット線選択回路７３、グローバルビット線デコーダ／ドライバ回路９８およびワード線デコーダ／ドライバ回路７４へ出力する。
　制御回路１０９は、複数の入力信号（コントロール信号）を受けて、高抵抗化書き込みサイクル、低抵抗化書き込みサイクル、読み出しサイクル、およびスタンバイ時の状態を表す信号を、サブビット線選択回路７３、グローバルビット線デコーダ／ドライバ回路９８、ワード線デコーダ／ドライバ回路７４、電流制限電圧発生回路１０９９、書き込み回路１０５、読み出し回路１０６、およびデータ入出力回路１０７へそれぞれに相応した信号として出力する。また制御回路１０９は、高抵抗化書き込みサイクル、低抵抗化書き込みサイクル、および読み出しサイクル時の、それぞれ、高抵抗化書き込みパルス、低抵抗化書き込みパルス、および読み出しパルスを発生させるためのトリガー信号を書き込みパルス発生回路１０８へ出力する。
　書き込みパルス発生回路１０８は、高抵抗化書き込みサイクル、低抵抗化書き込みサイクル、および読み出しサイクル内の各高抵抗化書き込み、低抵抗化書き込み、または読み出し時間において、パルスを任意の期間ｔｐ（ｔｐ＿Ｅ、ｔｐ＿Ｐ、ｔｐ＿Ｒ）発生し、グローバルビット線デコーダ／ドライバ回路９８およびワード線デコーダ／ドライバ回路７４へ出力する。
　データ入出力回路１０７は外部とデータをやり取りするブロックで、書き込み時は外部端子ＤＱでデータＤｉｎをラッチして、次のデータが来るまでの間、書き込み回路１０５に書き込みデータを出力し、一方、読み出し時は、読み出し回路１０６からの読み出しデータをラッチして、次の出力データが来るまでの間、読み出しデータを出力データＤＯとして外部端子ＤＱへ出力する。
　書き込み回路１０５は、グローバルビット線デコーダ／ドライバ回路９８とワード線デコーダ／ドライバ回路７４とで選択されたメモリセルにデータを書き込む回路であり、データ入出力回路１０７からのデータ信号を受けて、グローバルビット線デコーダ／ドライバ回路９８およびワード線デコーダ／ドライバ回路７４へ書き込み信号を出力する。
　読み出し回路１０６は、グローバルビット線デコーダ／ドライバ回路９８とワード線デコーダ／ドライバ回路７４とで選択されたメモリセルからデータを読み出す回路であり、サブビット線選択回路７３およびグローバルビット線デコーダ／ドライバ回路９８で選択されたメモリセルの記憶データ状態を検知し、その結果をデータ信号としてデータ入出力回路１０７へ出力する。
　なお、各回路を構成するトランジスタの閾値については、メモリセルアレイ２００の周辺回路、つまり、サブビット線選択回路７３、グローバルビット線デコーダ／ドライバ回路９８、ワード線デコーダ／ドライバ回路７４、電流制限電圧発生回路１０９９、書き込み回路１０５、読み出し回路１０６、データ入出力回路１０７、書き込みパルス発生回路１０８、制御回路１０９およびアドレス入力回路１１０は、正の第１の閾値電圧を有するＮＭＯＳトランジスタおよび負の第２の閾値電圧を有するＰＭＯＳトランジスタの少なくとも一方のトランジスタで構成されている。一方、奇数層ビット線選択スイッチ素子１０６１～１０６４を構成するＮＭＯＳトランジスタの閾値電圧は、上記第１の閾値電圧より低い第３の閾値電圧（例えば、１００ｍＶ）に設定され、偶数層ビット線選択スイッチ素子１０６５～１０６８を構成するＰＭＯＳトランジスタの閾値電圧は、上記第２の閾値電圧よりその絶対値が低い第４の閾値電圧（例えば、－１００ｍＶ）に設定されている。
　〔動作電圧設定の説明〕
　以下では、図３２において、第１層メモリセルＭ１および第２層メモリセルＭ２に属するメモリセル５１の書き込み例として図３８Ａ～図３８Ｄを用いて各々説明する。
　（Ａ）奇数層のメモリセルＭ１を低抵抗状態に書き込む動作
　図３８Ａは、図３２の断面構成図において、奇数層の選択メモリセルＭ１を低抵抗状態にする書き込み動作について説明するための、グローバルビット線５６からワード線５２ａまでの素子接続構成を示す等価回路図である。なお、参考のために、本図の左には、図１８Ａが示されている。
　図３８Ａの奇数層ビット線選択スイッチ素子１００１（ＮＭＯＳトランジスタ）は、図１８Ａの奇数層ビット線選択スイッチ素子５８（ＮＭＯＳトランジスタ）のスイッチ機能とＮ型電流制限素子９０（ＮＭＯＳトランジスタ）の電流制限機能とを兼用した素子である。
　図３８Ａの選択メモリセルＭ１は図１８Ａの選択メモリセルＭ１と同じ低抵抗状態への書き込みを行うので、選択メモリセルＭ１に印加される電圧と電流は図１８Ａと同様となる。つまり、第１層ビット線５３ａが図１８Ａと同じ電圧電流状態となる様に、電流制限電圧発生回路１０９９からＮ型電流制限素子９０のゲートに印加される電圧と同じ電圧ＶＣＭＮが出力され、その電圧ＶＣＭＮがサブビット線選択回路７３を介して奇数層ビット線選択スイッチ素子１００１のゲートに印加され、グローバルビット線５６にはグローバルビット線デコーダ／ドライバ回路９８から電圧ＶＬＲ１が印加され、選択ワード線５２ａにはワード線デコーダ／ドライバ回路７４から電圧０Ｖが印加される。これによって、グローバルビット線５６→奇数層ビット線選択スイッチ素子１００１→ビット線５３ａ→選択メモリセルＭ１→ワード線５２ａの向きにソースフォロワによる制限電流が流れ、選択ビット線５３ａは電圧ＶＬＲ、選択ワード線５２ａは電圧０Ｖとなり、選択メモリセルＭ１に電流ＩＬＲ１が流れ、図１８Ａと同じ所定の低抵抗化書き込みが実施される。
　一方、上層のビット線５３ｂは非選択となるので、図１８Ａの偶数層ビット線選択スイッチ素子５７（ＮＭＯＳトランジスタ）をオフするのと同様に、偶数層ビット線選択スイッチ素子１００２（ＰＭＯＳトランジスタ）がオフする様に、サブビット線選択回路７３から所定のオフ電圧Ｖｐｐが偶数層ビット線選択スイッチ素子１００２のゲート端子に印加される。
　即ち奇数層ビット線選択スイッチ素子１００１のゲート電圧ＶＣＭＮを適正な値に設定することで、奇数層ビット線選択スイッチ素子１００１がソースフォロワとして動作し、選択メモリセルＭ１に、所定の電流値に制限された電流をビット線５３ａからワード線５２ａの方向に流すことができ、メモリセル５１を所定の低抵抗値に設定することができる。つまり、以上の制御によって、奇数層のメモリセルＭ１、Ｍ３、Ｍ５およびＭ７を低抵抗化するときに、ソースフォロワ方式による電流制限を働かせ、選択メモリセル５１を所望の抵抗値を有する低抵抗状態に遷移させることができる。
　（Ｂ）奇数層のメモリセルＭ１を高抵抗状態に書き込む動作
　図３８Ｂは、図３２の断面構成図において、奇数層の選択メモリセルＭ１を高抵抗状態にする書き込み動作について説明するための、グローバルビット線５６からワード線５２ａまでの素子接続構成を示す等価回路図である。なお、参考のために、本図の左には、図１８Ｂが示されている。
　図３８Ｂの奇数層ビット線選択スイッチ素子１００１（ＮＭＯＳトランジスタ）は、図１８Ｂの奇数層ビット線選択スイッチ素子５８（ＮＭＯＳトランジスタ）のスイッチ機能とＮ型電流制限素子９０（ＮＭＯＳトランジスタ）のスイッチ機能とを兼用した素子である。
　図３８Ｂの選択メモリセルＭ１は図１８Ｂの選択メモリセルＭ１と同じ高抵抗状態への書き込みを行うので、選択メモリセルＭ１に印加される電圧と電流は図１８Ｂと同様となる。つまり、第１層ビット線５３ａが図１８Ｂと同じ電圧電流状態となる様に、電流制限電圧発生回路１０９９からＮ型電流制限素子９０のゲートに印加される電圧と同じ電圧ＶＣＭＮが出力され、その電圧ＶＣＭＮがサブビット線選択回路７３を介して奇数層ビット線選択スイッチ素子１００１のゲートに印加され、グローバルビット線５６にはグローバルビット線デコーダ／ドライバ回路９８から電圧０Ｖが印加され、選択ワード線５２ａにはワード線デコーダ／ドライバ回路７４から電圧ＶＨＲ１が印加される。これによって、ワード線５２ａ→選択メモリセルＭ１→ビット線５３ａ→奇数層ビット線選択スイッチ素子１００１→グローバルビット線５６の向きに電流が流れ、選択ビット線５３ａは電圧０Ｖ、選択ワード線５２ａは電圧ＶＨＲ１となり、選択メモリセルＭ１に低抵抗化時とは逆向きの電流ＩＨＲ１が流れ、図１８Ｂと同じ所定の高抵抗化書き込みが実施される。
　一方、上層のビット線５３ｂは非選択とするので、図１８Ｂの偶数層ビット線選択スイッチ素子５７（ＮＭＯＳトランジスタ）をオフするのと同様に、偶数層ビット線選択スイッチ素子１００２（ＰＭＯＳトランジスタ）がオフする様に、サブビット線選択回路７３から所定のオフ電圧Ｖｐｐが偶数層ビット線選択スイッチ素子１００２のゲート端子に印加される。
　即ち奇数層ビット線選択スイッチ素子１００１のゲートに電圧ＶＣＭＮを、グローバルビット線５６に電圧０Ｖを、選択ワード線５２ａに電圧ＶＨＲ１を印加することで、選択メモリセルＭ１のワード線側端子は電圧ＶＨＲ１となってビット線側端子は０Ｖとなり、ワード線５２ａからビット線５３ａの方向に電流ＩＨＲ１が流れることによって、メモリセルＭ１を所定の高抵抗値に設定することができる。つまり、以上の制御によって、奇数層のメモリセルＭ１、Ｍ３、Ｍ５およびＭ７を高抵抗化するときに、低抵抗化時とは逆向きの電流が流れるように高抵抗化電圧ＶＨＲ１を印加して、選択メモリセル５１を所望の抵抗値を有する高抵抗状態に遷移させることができる。
　（Ｃ）偶数層のメモリセルＭ２を低抵抗状態に書き込む動作
　図３８Ｃは、図３２の断面構成図において、偶数層の選択メモリセルＭ２を低抵抗状態にする書き込み動作について説明するための、グローバルビット線５６からワード線５２ａまでの素子接続構成を示す等価回路図である。なお、参考のために、本図の左には、図１８Ｃが示されている。
　図３８Ｃの偶数層ビット線選択スイッチ素子１００２（ＰＭＯＳトランジスタ）は、図１８Ｃの偶数層ビット線選択スイッチ素子５７（ＮＭＯＳトランジスタ）のスイッチ機能とＰ型電流制限素子９１（ＰＭＯＳトランジスタ）の電流制限機能とを兼用した素子である。
　図３８Ｃの選択メモリセルＭ２は図１８Ｃの選択メモリセルＭ２と同じ低抵抗状態への書き込みを行うので、選択メモリセルＭ２に印加される電圧と電流は図１８Ｃと同様となる。つまり、第２層ビット線５３ｂが図１８Ｃと同じ電圧電流状態となる様に、電流制限電圧発生回路１０９９からＰ型電流制限素子９１のゲートに印加される電圧と同じ電圧ＶＣＭＰが出力され、その電圧ＶＣＭＰがサブビット線選択回路７３を介して偶数層ビット線選択スイッチ素子１００２のゲートに印加され、グローバルビット線５６にはグローバルビット線デコーダ／ドライバ回路９８から電圧０Ｖが印加され、選択ワード線５２ａにはワード線デコーダ／ドライバ回路７４から電圧ＶＬＲ２が印加される。これによって、ワード線５２ａ→選択メモリセルＭ２→ビット線５３ｂ→偶数層ビット線選択スイッチ素子１００２→グローバルビット線５６の向きにソースフォロワによる制限電流が流れ、選択ビット線５３ｂは電圧Ｖｄｎ、選択ワード線５２ａは電圧ＶＬＲ２となり、選択メモリセルＭ２に電流ＩＬＲ２が流れ、図１８Ｃと同じ所定の低抵抗化書き込みが実施される。
　一方、下層のビット線５３ａは非選択となるので、図１８Ｃの奇数層ビット線選択スイッチ素子５８（ＮＭＯＳトランジスタ）をオフするのと同様に、奇数層ビット線選択スイッチ素子１００１（ＮＭＯＳトランジスタ）がオフする様に、サブビット線選択回路７３からオフ電圧０Ｖが奇数層ビット線選択スイッチ素子１００１のゲート端子に印加される。
　即ち偶数層ビット線選択スイッチ素子１００２のゲート電圧ＶＣＭＰを適正な値に設定することで、偶数層ビット線選択スイッチ素子１００２がソースフォロワとして動作し、選択メモリセルＭ２は、所定の電流値に制限された電流をワード線５２ａからビット線５３ｂの方向に流すことができ、メモリセル５１を所定の低抵抗値に設定することができる。つまり、以上の制御によって、偶数層のメモリセルＭ２、Ｍ４、Ｍ６およびＭ８を低抵抗化するときに、ソースフォロワ方式による電流制限を働かせ、選択メモリセル５１を所望の抵抗値を有する低抵抗状態に遷移させることができる。
　（Ｄ）偶数層のメモリセルＭ２を高抵抗状態に書き込む動作
　図３８Ｄは、図３２の断面構成図において、偶数層の選択メモリセルＭ２を高抵抗状態にする書き込み動作について説明するための、グローバルビット線５６からワード線５２ａまでの素子接続構成を示す等価回路図である。なお、参考のために、本図の左には、図１８Ｄが示されている。
　図３８Ｄの偶数層ビット線選択スイッチ素子１００２（ＰＭＯＳトランジスタ）は、図１８Ｄの偶数層ビット線選択スイッチ素子５７（ＮＭＯＳトランジスタ）のスイッチ機能とＰ型電流制限素子９１（ＰＭＯＳトランジスタ）のスイッチ機能とを兼用した素子である。
　図３８Ｄの選択メモリセルＭ２は図１８Ｄの選択メモリセルＭ２と同じ高抵抗状態への書き込みを行うので、選択メモリセルＭ２に印加される電圧と電流は図１８Ｄと同様となる。つまり、第２層ビット線５３ｂが図１８Ｄと同じ電圧電流状態となる様に、電流制限電圧発生回路１０９９からＰ型電流制限素子９１のゲートに印加される電圧と同じ電圧ＶＣＭＰが出力され、その電圧ＶＣＭＰがサブビット線選択回路７３を介して偶数層ビット線選択スイッチ素子１００２のゲートに印加され、グローバルビット線５６にはグローバルビット線デコーダ／ドライバ回路９８から電圧ＶＨＲ２が印加され、選択ワード線５２ａにはワード線デコーダ／ドライバ回路７４から電圧０Ｖが印加される。これによって、グローバルビット線５６→偶数層ビット線選択スイッチ素子１００２→ビット線５３ｂ→選択メモリセルＭ２→ワード線５２ａの向きに電流が流れ、選択ビット線５３ｂは電圧ＶＨＲ２、選択ワード線５２ａは電圧０Ｖとなり、選択メモリセルＭ２に低抵抗化時とは逆向きの電流ＩＨＲ２が流れ、図１８Ｄと同じ所定の高抵抗化書き込みが実施される。
　一方、下層のビット線５３ａは非選択とするので、図１８Ｄの奇数層ビット線選択スイッチ素子５８（ＮＭＯＳトランジスタ）をオフするのと同様に、奇数層ビット線選択スイッチ素子１００１（ＮＭＯＳトランジスタ）がオフする様に、サブビット線選択回路７３から所定のオフ電圧０Ｖが奇数層ビット線選択スイッチ素子１００１のゲート端子に印加される。
　即ち偶数層ビット線選択スイッチ素子１００２のゲートに電圧ＶＣＭＰを、グローバルビット線５６に電圧ＶＨＲ２を、選択ワード線５２ａに電圧０Ｖを印加することで、選択メモリセルＭ２のビット線側端子は電圧ＶＨＲ２となってワード線側端子は０Ｖとなり、ビット線５３ｂからワード線５２ａの方向に電流ＩＨＲ２が流れることによって、メモリセルＭ２を所定の高抵抗値に設定することができる。つまり、以上の制御によって、偶数層のメモリセルＭ２、Ｍ４、Ｍ６およびＭ８を高抵抗化するときに、低抵抗化時とは逆向きの電流が流れるように高抵抗化電圧ＶＨＲ２を印加して、選択メモリセル５１を所望の抵抗値を有する高抵抗状態に遷移させることができる。
　上記に説明した奇数層メモリセルＭ１、Ｍ３、Ｍ５およびＭ７および偶数層メモリセルＭ２、Ｍ４、Ｍ６およびＭ８へのソースフォロワ方式による低抵抗化書き込みおよび高抵抗化書き込み時に対する、奇数層ビット線選択スイッチ素子１００１のゲート電圧、偶数層ビット線選択スイッチ素子１００２のゲート電圧、グローバルビット線５６の印加電圧、選択ビット線電圧、および選択ワード線印加電圧について、表５にまとめる。表５において、奇数層ビット線選択スイッチ素子１００１のゲート電圧及び偶数層ビット線選択スイッチ素子１００２のゲート電圧の行で、（ＯＮ：ＳＦ）と記載されているのは、各トランジスタがソースフォロアでオンしていることを示す。
Figure JPOXMLDOC01-appb-T000005
　なお、図３２および図３３では、前記メモリセル５１に含まれる前記抵抗変化素子１０が、下部電極から上部電極に書き込み電流が流れたときに低抵抗化書き込みが行われるメモリセルを用いた場合のビット線選択スイッチ素子の構成について説明してきた。
　次に、これとは逆に、前記メモリセル５１に含まれる前記抵抗変化素子１０に、Ｚ方向における上部電極から下部電極に書き込み電流が流れたときに低抵抗化書き込みが行われるメモリセルを用いた場合のビット線選択スイッチ素子の構成を図３９に示す。つまり、図３９では、抵抗変化素子１０が第１電極を基準に第２電極に所定電圧以上の電圧が印加されたとき高抵抗状態に変化し、第２電極を基準に第１電極に所定電圧以上の電圧が印加されたとき低抵抗状態に変化する特性を有する場合に、図３９に示される構成では、第２電極が第１電極よりもＺ方向における下方に形成されている。
　図３９においては、図３２に対して、低抵抗化書き込み時に奇数層ＢＬビア１０５５および偶数層ＢＬビア１０５４を流れる電流の向きが変わるので、それに合わせて、ビット線選択スイッチ素子の種類を変更しており、奇数層ＢＬビア１０５５にはＰＭＯＳトランジスタで構成された奇数層ビット線選択スイッチ素子１００３を接続し、偶数層ＢＬビア１０５４にはＮＭＯＳトランジスタで構成された偶数層ビット線選択スイッチ素子１００４を接続している。これにより、前記特性のメモリセルにおいても、低抵抗化書き込み時にソースフォロワ方式による電流制限機能が可能となる。つまり、図３９では、上述した抵抗変化素子１０の配置方向に対応して、奇数層のビット線を接続している第１のビア（奇数層ＢＬビア１０５５）に接続された第１のビット線選択スイッチ素子（奇数層ビット線選択スイッチ素子１００３）はＰＭＯＳトランジスタで構成され、一方、偶数層のビット線を接続している第２のビア（偶数層ＢＬビア１０５４）に接続された第２のビット線選択スイッチ素子（偶数層ビット線選択スイッチ素子１００４）はＮＭＯＳトランジスタで構成されている。
　図４０は図３９に示されるメモリセルアレイを８層化した多層メモリセルアレイを示すものであり、ビット線、ワード線、メモリセルが上層に積層されていること以外は図３９と同じである。この図４０に示されるメモリセルアレイは、図３３に示されるメモリセルアレイと同様の多層構造を有し、図３３に示されるメモリセルアレイと比べて、各メモリセルを構成する抵抗変化素子の上下方向が逆であるので、奇数層ビット線選択スイッチ素子１００３および偶数層ビット線選択スイッチ素子１００４を構成するトランジスタのタイプ（ＰＭＯＳ／ＮＭＯＳ）が逆になっている。よって、図４０に示されるメモリセルアレイの動作は、奇数層ビット線選択スイッチ素子１００３および偶数層ビット線選択スイッチ素子１００４のゲート端子に印加される電圧を含めて図３３に示されるメモリセルアレイとは逆になっている点が異なり、その他の点においては図３３に示されるメモリセルアレイと同じである。よって、図４０に示されるメモリセルアレイの動作の詳細な説明を省略する。
　なお、上記説明でわかる様に、書き込み対象の選択メモリセルを高抵抗状態に書き込む場合と低抵抗状態に書き込む場合とで、第１のビット線選択スイッチ素子または第２のビット線選択スイッチ素子のゲート端子に印加する電圧は同じであることは言うまでもなく、これによって、グローバルビット線５６の印加電圧と選択ワード線の印加電圧を変更するだけで高抵抗化書き込みと低抵抗化書き込みを切り換えることが出来るので、高速書き込みへの対応が容易になる。
　以上の様に、メモリセルアレイの下層領域においては、奇数層のビット線に接続された奇数層ビット線選択スイッチ素子１００１（または１００３）と偶数層のビット線に接続された偶数層ビット線選択スイッチ素子１００２（または１００４）の２素子のみでビット線の選択と低抵抗化書き込み時のソースフォロワ方式による電流制限機能とが同時に実現される。
　本構成により、限られた面積のメモリセルアレイの下層領域において、１つ垂直アレイ面ごとに２素子といった少ない素子によってビット線の選択と選択メモリセルへの低抵抗化書き込みにおけるソースフォロワ方式による電流制限の両立が可能となり、小面積で実装され得る多層クロスポイントメモリを実現することができる。
　以上、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置について、実施の形態に基づいて説明したが、本発明は、このような実施の形態に限定されない。本発明の主旨を逸脱しない範囲で、実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、参考例と実施の形態の構成要素とを任意に組み合わせて得られる形態も、本発明に含まれる。
　また、上記実施の形態では、上記参考例１および２、並びに、展開例１および２と相違する点を中心に説明されている。よって、上記の実施の形態で説明が省略されている点については、上記参考例１および２、並びに、展開例１および２で説明した内容が適用される。たとえば、上記実施の形態における抵抗変化素子の材料等に関する詳細については、参考例１で説明された通りである。
　また、図３７では、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置の全体構成が示されたが、本発明は、図３７に示された全ての構成要素を必要とするものではない。本発明に係るクロスポイント型抵抗変化不揮発性記憶装置は、少なくとも、図３２または図３９に示された２層構造の１つの垂直アレイ面（２層のメモリセル、２層のビット線、１層のワード線、２本のビット線ビア、２つのビット線選択スイッチ素子）を備えればよい。この構成により、少ない個数のトランジスタで、電流が制限された低抵抗化書き込みが可能になる。
　本発明は、クロスポイント型抵抗変化不揮発性記憶装置として、特に、小さなレイアウト面積で低抵抗状態の抵抗値設定における電流制限を伴う書き込み回路を構成でき、かつ、抵抗変化素子を全層において同一方向に作成することが出来るので、低コストで安定的な抵抗変化特性を有する多層構造のクロスポイント型抵抗変化不揮発性記憶装置として、有用である。
１０　抵抗変化素子
１１　上部電極（第３電極）
１２　第２の抵抗変化層
１３　第１の抵抗変化層
１４　下部電極
２１　上部電極（第２電極）
２２　電流制御層
２３　下部電極（第１電極）
２６～２８　ビア
２９、２９ａ、２９ｂ　電流制御素子
５１　メモリセル
５２、５２ａ～５２ｄ　ワード線
５３、５３ａ～５３ｂ、１０５３ｃ～１０５３ｈ　ビット線
５４、１０５４　偶数層ＢＬ（ビット）線ビア（第２のビア）
５５、１０５５　奇数層ＢＬ（ビット）線ビア（第１のビア）
５６　グローバルビット線
５７、５７ａ、６５～６８、１００２、１００４　偶数層ビット線選択スイッチ素子（第２のビット線選択スイッチ素子）
５８、５８ａ、６１～６４、１００１、１００３　奇数層ビット線選択スイッチ素子（第１のビット線選択スイッチ素子）
７０　上部配線
７１　下部配線
７３　サブビット線選択回路
７４　　ワード線デコーダ／ドライバ回路
９０、９０ａ、９２、９４、９６　Ｎ型電流制限素子
９１、９１ａ、９３、９５、９７　Ｐ型電流制限素子
９８　　グローバルビット線デコーダ／ドライバ回路
９９　　電流制限制御回路
１００、２００、１０００、１００５、１００６、１００７、１００８　メモリセルアレイ
１０５　書き込み回路
１０６　読み出し回路
１０７　データ入出力回路
１０８　パルス発生回路
１０９　制御回路
１１０　アドレス入力回路
１９０、２０３、２０４、２１１、２１２、５７８　ＮＭＯＳトランジスタ
２０１　定電流源
２０５、２１０、２１３　ＰＭＯＳトランジスタ
２０６　電流制限用電圧発生回路
２０７　Ｖｎｓｎ電圧発生回路
２０８　Ｖｎｓｐ電圧発生回路
２０９ａ、２０９ｂ　固定抵抗素子
２１４　出力選択回路
２１５～２１８　ビット線選択スイッチ素子
２１９　出力回路
２２０、２２１　差動増幅器
２２２、２２３　平滑容量
３００、１３００　主要部
９２０　双方向電流制限回路
９８０　ドライバ回路
９８１　トライステートバッファ
９８２　プルアップ素子
１０９９　電流制限電圧発生回路

Claims (18)

  1. 　クロスポイント型抵抗変化不揮発性記憶装置であって、
    　基板と、
    　前記基板の上に形成されており、極性の異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に変化する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが複数配置されたメモリセルアレイとを備え、
    　前記各メモリセルは、前記基板の主面に近い第１層および前記基板の主面から遠い第２層に形成されたＸ方向に延びた複数のビット線と、前記第１層のビット線と前記第２層のビット線との間に形成されたＹ方向に延びた複数のワード線との交点位置のそれぞれに、当該ビット線と当該ワード線とに挟まれて形成されており、
    　前記第１層のビット線と前記ワード線との交点位置に形成された前記メモリセルを第１のメモリセルとし、
    　前記第２層のビット線と前記ワード線との交点位置に形成された前記メモリセルを第２のメモリセルとし、
    　層が重なる方向であるＺ方向に並んだ前記複数のビット線群毎に構成され、前記Ｙ方向に並んで配置された少なくとも１つのＸＺ面のそれぞれを垂直アレイ面とした場合に、
    　前記少なくとも１つの垂直アレイ面は、前記少なくとも１つの垂直アレイ面を垂直に貫通する前記複数のワード線を共通に有し、
    　前記少なくとも１つの垂直アレイ面のそれぞれにおいて、前記第１層のビット線はＺ方向に繋がれた第１のビアに接続され、かつ、前記第２層のビット線はＺ方向に繋がれた第２のビアに接続され、
    　前記メモリセルに含まれる前記抵抗変化素子は、第１電極と抵抗変化層と第２電極とがＺ方向にこの順に配置されて構成され、前記第１電極を基準に前記第２電極に所定電圧以上の電圧が印加されたとき前記高抵抗状態に変化し、前記第２電極を基準に前記第１電極に所定電圧以上の電圧が印加されたとき前記低抵抗状態に変化する特性を有し、
    　前記第１のメモリセルを構成する抵抗変化素子と、前記第２のメモリセルを構成する抵抗変化素子とは、前記第１電極と前記抵抗変化層と前記第２電極とがＺ方向に対して同じ順に配置され、
    　前記クロスポイント型抵抗変化不揮発性記憶装置はさらに、
    　前記少なくとも１つの垂直アレイ面毎に設けられたグローバルビット線と、
    　前記少なくとも１つの垂直アレイ面毎に設けられ、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの一方で構成され、ソースまたはドレイン端子の一端が前記第１のビアと接続され、前記ソースまたはドレイン端子の他端が前記グローバルビット線と接続される第１のビット線選択スイッチ素子と、
    　前記少なくとも１つの垂直アレイ面毎に設けられ、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの前記一方とは異なる他方で構成され、ソースまたはドレイン端子の一端が前記第２のビアと接続され、前記ソースまたはドレイン端子の他端が前記グローバルビット線と接続される第２のビット線選択スイッチ素子と
    　を備えるクロスポイント型抵抗変化不揮発性記憶装置。
  2. 　前記第２電極は、前記第１電極よりもＺ方向における上方に形成され、
    　前記第１のビット線選択スイッチ素子はＮＭＯＳトランジスタであり、かつ、前記第２のビット線選択スイッチ素子はＰＭＯＳトランジスタである
    　請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  3. 　前記第２電極は、前記第１電極よりもＺ方向における下方に形成され、
    　前記第１のビット線選択スイッチ素子はＰＭＯＳトランジスタであり、かつ、前記第２のビット線選択スイッチ素子はＮＭＯＳトランジスタである
    　請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  4. 　前記第１層のビット線と、複数の前記第１のメモリセルと、複数の前記ワード線と、複数の前記第２のメモリセルと、前記第２層のビット線と、前記第１のビアと、前記第２のビアとによって構成される２層のメモリセルアレイを２層メモリセルアレイ単位とするとき、前記メモリセルアレイは、複数の２層メモリセルアレイ単位が積層されて構成され、
    　前記複数の２層メモリセルアレイ単位のそれぞれの前記第１のビアが直列に接続され、かつ、前記複数の２層メモリセルアレイ単位のそれぞれの前記第２のビアが直列に接続されている
    　請求項１～３のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  5. 　さらに、
    　前記グローバルビット線に、前記メモリセルを選択するための信号を供給するグローバルビット線デコーダ／ドライバと、
    　前記複数のワード線に、前記メモリセルを選択するための信号を供給するワード線デコーダ／ドライバと、
    　前記第１のビット線選択スイッチ素子と前記第２のビット線選択スイッチ素子に対して前記ビット線を選択するための選択信号を供給するサブビット線選択回路と、
    　前記グローバルビット線デコーダ／ドライバと前記ワード線デコーダ／ドライバとで選択されたメモリセルにデータを書き込む書き込み回路と、
    　前記グローバルビット線デコーダ／ドライバと前記ワード線デコーダ／ドライバとで選択されたメモリセルからデータを読み出す読み出し回路と、
    　前記グローバルビット線デコーダ／ドライバ、前記ワード線デコーダ／ドライバ、前記書き込み回路および前記読み出し回路を制御する制御回路と
    　を備える請求項１～４のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  6. 　前記書き込み回路、前記読み出し回路および前記制御回路は、第１の閾値電圧を有するＮＭＯＳトランジスタおよび第２の閾値電圧を有するＰＭＯＳトランジスタの少なくとも一方で構成され、
    　前記第１のビット線選択スイッチ素子または前記第２のビット線選択スイッチ素子を構成する前記ＮＭＯＳトランジスタの閾値電圧は、前記第１の閾値電圧より低い第３の閾値電圧であり、
    　前記第１のビット線選択スイッチ素子または前記第２のビット線選択スイッチ素子を構成する前記ＰＭＯＳトランジスタの閾値電圧は、前記第２の閾値電圧より高い第４の閾値電圧である
    　請求項５に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  7. 　前記グローバルビット線デコーダ／ドライバは、
    　活性化状態では書き込み電圧のハイレベルに対応する第１電圧の出力状態とロウレベルに対応する第２電圧の出力状態とのいずれかを少なくとも出力し、非活性化状態ではハイインピーダンス状態を少なくとも出力するバッファ回路と、
    　一端が前記バッファ回路の出力端子と接続され、他端が前記第１の閾値電圧と前記第３の閾値電圧との絶対値の和以上である第３電圧を有する電源に接続されたプルアップ素子とを有する
    　請求項６に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  8. 　前記グローバルビット線デコーダ／ドライバは、前記メモリセルへの書き込み時において、非選択のグローバルビット線に対して、前記第３電圧を印加する
    　請求項７に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  9. 　前記グローバルビット線デコーダ／ドライバは、前記メモリセルからの読み出し時において、非選択の前記グローバルビット線に対して、前記第３電圧を印加する
    　請求項７に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  10. 　前記第３電圧は、前記メモリセルを非選択状態にさせるときに当該メモリセルに接続されたビット線に印加される電圧である
    　請求項７に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  11. 　前記第１のビット線選択スイッチ素子および前記第２のビット線選択スイッチ素子は、
    　前記サブビット線選択回路から前記選択信号の供給を受けた場合に、
    　前記メモリセルに対して低抵抗化の書き込みを行うときには、基板バイアス効果がより大きく生じるオン状態になることで、前記メモリセルに書き込みを行い、
    　前記メモリセルに対して高抵抗化の書き込みを行うときには、基板バイアス効果がより小さく生じるオン状態になることで、前記メモリセルに書き込みを行う
    　請求項５に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  12. 　前記第１のメモリセルに対して低抵抗化の書き込みを行う場合に前記第１のビット線選択スイッチ素子を流れる第１電流と、前記第２のメモリセルに対して低抵抗化の書き込みを行う場合に前記第２のビット線選択スイッチ素子を流れる第２電流とは、電流の方向が逆で、かつ、その絶対値が所定のばらつきの範囲内で等しい
    　請求項１１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  13. 　さらに、前記第１電流と前記第２電流とが、電流の方向が逆で、かつ、その絶対値が所定のばらつきの範囲内で等しくするために前記第１のビット線選択スイッチ素子および前記第２のビット線選択スイッチ素子のゲート端子に印加すべき電圧を発生する電流制限電圧発生回路を備え、
    　前記サブビット線選択回路は、前記電流制限電圧発生回路が発生した電圧を、前記選択信号として、前記第１のビット線選択スイッチ素子および前記第２のビット線選択スイッチ素子のゲート端子に供給する
    　請求項１２に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  14. 　前記第１のビット線選択スイッチ素子または前記第２のビット線選択スイッチ素子を構成する前記ＰＭＯＳトランジスタのゲート幅は、前記第１のビット線選択スイッチ素子または前記第２のビット線選択スイッチ素子を構成する前記ＮＭＯＳトランジスタのゲート幅の概ね２倍である
    　請求項１２に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  15. 　前記電流制限電圧発生回路は、前記サブビット線選択回路を介して、
    　書き込み対象の前記メモリセルを前記高抵抗状態に書き込む場合と前記低抵抗状態に書き込む場合とで同じ第１のゲート電圧を前記第１のビット線選択スイッチ素子のゲート端子に供給し、
    　書き込み対象の前記メモリセルを前記高抵抗状態に書き込む場合と前記低抵抗状態に書き込む場合とで同じ第２のゲート電圧を前記第２のビット線選択スイッチ素子のゲート端子に供給する
    　請求項１３に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  16. 　前記電流制限電圧発生回路は、前記メモリセルに前記低抵抗状態を書き込むときの前記メモリセルの両端への印加電圧をＶＬＲとし、前記第１のビット線選択スイッチ素子または前記第２のビット線選択スイッチ素子を構成する前記ＮＭＯＳトランジスタの閾値電圧をＶｔｎとするとき、前記サブビット線選択回路を介して、前記ＮＭＯＳトランジスタのゲート端子にＶｔｎ＋ＶＬＲ以上の電圧を印加することで前記ＮＭＯＳトランジスタをオン状態にする
    　請求項１３に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  17. 　前記電流制限電圧発生回路は、前記第１のビット線選択スイッチ素子または前記第２のビット線選択スイッチ素子を構成する前記ＰＭＯＳトランジスタのゲート端子に０Ｖの電圧を印加することで前記ＰＭＯＳトランジスタをオン状態にする
    　請求項１３に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  18. 　前記クロスポイント型抵抗変化不揮発性記憶装置は、
    　前記少なくとも１つの垂直アレイ面として、複数の垂直アレイ面を備え、
    　前記少なくとも１つのグローバルビット線として、前記複数の垂直アレイ面のそれぞれに対応して設けられた複数のグローバルビット線を備え、
    　前記第１のビット線選択スイッチ素子および前記第２のビット線選択スイッチ素子として、前記複数の垂直アレイ面のそれぞれに対応して設けられた複数の第１のビット線選択スイッチ素子および複数の第２のビット線選択スイッチ素子を備える
    　請求項１～１７のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113808648A (zh) * 2020-06-11 2021-12-17 闪迪技术有限公司 在交叉点存储器阵列中形成选择器的亚阈值电压

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8139409B2 (en) * 2010-01-29 2012-03-20 Unity Semiconductor Corporation Access signal adjustment circuits and methods for memory cells in a cross-point array
US9165648B1 (en) * 2011-12-23 2015-10-20 Adesto Technologies Corporation Resistive memory devices, circuits and methods having read current limiting
KR101928414B1 (ko) * 2011-12-29 2019-02-27 에스케이하이닉스 주식회사 가변 저항 메모리 장치
US10224279B2 (en) * 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
KR102059865B1 (ko) * 2013-08-06 2020-02-12 삼성전자주식회사 가변 저항 메모리 장치 및 그것을 포함하는 가변 저항 메모리 시스템
US10224100B2 (en) * 2013-12-03 2019-03-05 Rambus Inc. Reduced current memory device
US9425237B2 (en) 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
US9633724B2 (en) 2014-07-07 2017-04-25 Crossbar, Inc. Sensing a non-volatile memory device utilizing selector device holding characteristics
US10211397B1 (en) 2014-07-07 2019-02-19 Crossbar, Inc. Threshold voltage tuning for a volatile selection device
US10115819B2 (en) 2015-05-29 2018-10-30 Crossbar, Inc. Recessed high voltage metal oxide semiconductor transistor for RRAM cell
US9460788B2 (en) 2014-07-09 2016-10-04 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
US9576657B1 (en) * 2015-09-29 2017-02-21 Sandisk Technologies Llc Memory cells including vertically oriented adjustable resistance structures
KR102375591B1 (ko) * 2015-10-27 2022-03-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102444945B1 (ko) * 2015-12-09 2022-09-21 에스케이하이닉스 주식회사 스위칭 소자, 및 스위칭 소자를 선택 소자로서 구비하는 저항 변화 메모리 장치
CN107086202A (zh) * 2016-02-14 2017-08-22 复旦大学 一种可抑制三维水平交叉点式电阻转换存储器漏电流的集成结构
KR102519458B1 (ko) * 2016-11-01 2023-04-11 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 동작 방법
CN115762599A (zh) * 2017-01-20 2023-03-07 合肥睿科微电子有限公司 阻变式随机存取存储器电路及其操作方法
JP6829125B2 (ja) * 2017-03-23 2021-02-10 キオクシア株式会社 半導体記憶装置
US10096362B1 (en) 2017-03-24 2018-10-09 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
CN107134269B (zh) * 2017-07-03 2020-11-10 京东方科技集团股份有限公司 栅极驱动电路、栅极驱动方法、阵列基板和显示装置
US10825516B2 (en) 2018-02-27 2020-11-03 Nantero, Inc. Resistive change element cells sharing selection devices
US10861546B2 (en) * 2018-12-17 2020-12-08 SK Hynix Inc. Semiconductor memory device capable of adjusting a wordline voltage for a write operation
CA3030723A1 (en) * 2019-01-21 2020-07-21 Mitchell B. Miller A system and method for bidirectionally based electrical information storage, processing and communication
JP2021048223A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 不揮発性記憶装置
US11127459B1 (en) 2020-03-16 2021-09-21 Globalfoundries Singapore Pte. Ltd. Memory devices and methods of forming the same
US11545214B2 (en) 2020-07-08 2023-01-03 Samsung Electronics Co., Ltd. Resistive memory device
JP2022030299A (ja) * 2020-08-06 2022-02-18 キオクシア株式会社 半導体記憶装置
US11386945B2 (en) * 2020-10-02 2022-07-12 Sandisk Technologies Llc Signal amplification in MRAM during reading, including a pair of complementary transistors connected to an array line
US11328759B2 (en) 2020-10-02 2022-05-10 Sandisk Technologies Llc Signal preserve in MRAM during reading
JP2022125684A (ja) 2021-02-17 2022-08-29 キオクシア株式会社 抵抗変化型記憶装置
US11538858B2 (en) * 2021-03-05 2022-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, method of forming the same, and memory array
US11735276B2 (en) 2021-06-28 2023-08-22 Micron Technology, Inc. Programming techniques for polarity-based memory cells
US11798623B2 (en) 2021-11-05 2023-10-24 Nantero, Inc. Three dimensional (3D) memories with multiple resistive change elements per cell and corresponding architectures
US20240071423A1 (en) * 2022-08-23 2024-02-29 Micron Technology, Inc. Structures for word line multiplexing in three-dimensional memory arrays

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0581852A (ja) * 1991-09-24 1993-04-02 Mitsubishi Denki Eng Kk 半導体記憶装置
JPH07134701A (ja) * 1993-09-17 1995-05-23 Hitachi Ltd シングルチップマイクロコンピュータ
WO2009001534A1 (ja) * 2007-06-22 2008-12-31 Panasonic Corporation 抵抗変化型不揮発性記憶装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5652723A (en) 1991-04-18 1997-07-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
US6735683B2 (en) 1994-09-14 2004-05-11 Hitachi, Ltd. Single-chip microcomputer with hierarchical internal bus structure having data and address signal lines coupling CPU with other processing elements
US7778062B2 (en) 2003-03-18 2010-08-17 Kabushiki Kaisha Toshiba Resistance change memory device
US7394680B2 (en) 2003-03-18 2008-07-01 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element with a recording layer electrode served as a cation source in a write or erase mode
US7606059B2 (en) 2003-03-18 2009-10-20 Kabushiki Kaisha Toshiba Three-dimensional programmable resistance memory device with a read/write circuit stacked under a memory cell array
US7400522B2 (en) 2003-03-18 2008-07-15 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element formed of a first and second composite compound for storing a cation
JP2006203098A (ja) 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
WO2006137111A1 (ja) 2005-06-20 2006-12-28 Fujitsu Limited 不揮発性半導体記憶装置及びその書き込み方法
WO2008146461A1 (ja) * 2007-05-18 2008-12-04 Panasonic Corporation 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
US7692951B2 (en) 2007-06-12 2010-04-06 Kabushiki Kaisha Toshiba Resistance change memory device with a variable resistance element formed of a first and a second composite compound
WO2009141857A1 (ja) 2008-05-22 2009-11-26 パナソニック株式会社 抵抗変化型不揮発性記憶装置
CN102790073B (zh) 2008-08-20 2015-01-14 松下电器产业株式会社 电阻变化型非易失性存储装置以及存储器单元的形成方法
JP4531863B2 (ja) * 2008-11-19 2010-08-25 パナソニック株式会社 不揮発性記憶素子および不揮発性記憶装置
CN102119424B (zh) * 2009-04-15 2014-03-26 松下电器产业株式会社 电阻变化型非易失性存储装置
JP4860787B1 (ja) 2010-06-03 2012-01-25 パナソニック株式会社 クロスポイント型抵抗変化不揮発性記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0581852A (ja) * 1991-09-24 1993-04-02 Mitsubishi Denki Eng Kk 半導体記憶装置
JPH07134701A (ja) * 1993-09-17 1995-05-23 Hitachi Ltd シングルチップマイクロコンピュータ
WO2009001534A1 (ja) * 2007-06-22 2008-12-31 Panasonic Corporation 抵抗変化型不揮発性記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113808648A (zh) * 2020-06-11 2021-12-17 闪迪技术有限公司 在交叉点存储器阵列中形成选择器的亚阈值电压

Also Published As

Publication number Publication date
US20140098594A1 (en) 2014-04-10
JP5266429B1 (ja) 2013-08-21
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