JP6829125B2 - 半導体記憶装置 - Google Patents

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Description

実施形態は半導体記憶装置に関する。
メモリセルに可変抵抗素子を用いた半導体記憶装置が知られている。
米国特許出願公開第２０１６／０１８０９３０号明細書
メモリセルが記憶するデータの信頼性を向上することが可能な半導体記憶装置を提供する。
実施形態の半導体記憶装置１は、基板と第１乃至第７導電体と第１及び第２コンタクトとを含む。基板は第１のＮ型不純物拡散領域を含む第１のＰ型ウェル領域と、第２のＮ型不純物拡散領域を含む第２のＰ型ウェル領域とを有する。第１導電体は、基板の上方において、第１方向に延伸している。第２導電体は、第１導電体の上方において第１方向と異なる第２方向に延伸している。第３及び第４導電体は、第２導電体の上方において、第１方向に延伸し且つ第２方向に隣り合っている。第５導電体は可変抵抗部を含み、第１及び第２導電体間に設けられている。第６導電体は可変抵抗部を含み、第３及び第２導電体間に設けられている。第７導電体は可変抵抗部を含み、第４及び第２導電体間に設けられている。第１コンタクトは、第１のＮ型不純物拡散領域と第１導電体の一端部分との間を接続する。第２コンタクトは、第１導電体の他端部分と第２のＮ型不純物拡散領域との間を接続する。第１方向と第２方向とで形成される平面において、第５導電体の第２方向における中心が、第６導電体と第７導電体との間に位置する。
第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ及びビット線ドライバの回路図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウト図。 図３のＡ−Ａ’線に沿ったメモリセルアレイの断面図。 図３のＢ−Ｂ’線に沿ったメモリセルアレイの断面図。 図３のＣ−Ｃ’線に沿ったメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルに含まれたダイオードの断面図。 第１実施形態の変形例に係る半導体記憶装置の備えるメモリセルに含まれたダイオードの断面図。 第１実施形態に係る半導体記憶装置の読み出し動作が示されたメモリセルアレイの回路図。 第１実施形態に係る半導体記憶装置の書き込み動作が示されたメモリセルアレイの回路図。 第１実施形態及び第１実施形態の比較例に係る半導体記憶装置における動作が示されたメモリセルアレイの断面図。 第１実施形態及び第１実施形態の比較例におけるメモリセルの温度変化を示す波形図。 第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウト図。 図１３のＡ−Ａ’線に沿ったメモリセルアレイの断面図。 図１３のＢ−Ｂ’線に沿ったメモリセルアレイの断面図。 図１３のＣ−Ｃ’線に沿ったメモリセルアレイの断面図。 第２実施形態及び第２実施形態の比較例に係る半導体記憶装置における動作が示されたメモリセルアレイの断面図。 第２実施形態及び第２実施形態の比較例におけるメモリセルの温度変化を示す波形図。 第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウト図。 図１９のＡ−Ａ’線に沿ったメモリセルアレイの断面図。 図１９のＢ−Ｂ’線に沿ったメモリセルアレイの断面図。 図１９のＣ−Ｃ’線に沿ったメモリセルアレイの断面図。 図１９のＤ−Ｄ’線に沿ったメモリセルアレイの断面図。 第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウト図。 図２４のＡ−Ａ’線に沿ったメモリセルアレイの断面図。 図２４のＢ−Ｂ’線に沿ったメモリセルアレイの断面図。 第５実施形態に係る半導体記憶装置のブロック図。 第５実施形態に係る半導体記憶装置の動作順番が示されたメモリセルアレイの平面レイアウト図。 第５実施形態の比較例に係る半導体記憶装置の動作順番が示されたメモリセルアレイの平面レイアウト図。 第５実施形態及び第５実施形態の比較例におけるメモリセルの温度変化を示す波形図。 第６実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウト図。 図３１のＡ−Ａ’線に沿ったメモリセルアレイの断面図。 第６実施形態に係る半導体記憶装置における動作が示されたメモリセルアレイの断面図。 第７実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウト図。 図３４のＡ−Ａ’線に沿ったメモリセルアレイの断面図。 第８実施形態に係る半導体記憶装置の備える温度検知回路の回路図。 第９実施形態に係る半導体記憶装置のブロック図。 第９実施形態に係る半導体記憶装置の動作順番が示されたブロック図。 第９実施形態に係る半導体記憶装置の動作順番が示されたブロック図。 第９実施形態に係る半導体記憶装置の動作順番が示されたブロック図。 第１〜第８実施形態の変形例に係る半導体記憶装置の備えるメモリセルに含まれたダイオードの断面図。 第１〜第８実施形態の変形例に係る半導体記憶装置の備えるメモリセルに含まれたダイオードの断面図。
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。各実施形態は、実施形態の技術的思想を具体化するための装置や方法を例示するものである。各実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。また、以下の説明において、略同一の機能及び構成を有する構成要素には、同一の符号が付されている。参照符号を構成する文字の後の数字、及び参照符号を構成する数字の後の文字は、同様の構成を有する構成要素同士を区別するために使用される。同じ文字又は数字を含んだ参照符号で示される構成要素を相互に区別する必要がない場合、これらの構成要素は同じ文字又は数字のみを含んだ参照符号により参照される。
各実施形態に係る半導体記憶装置は、メモリセルに可変抵抗素子を用いた抵抗変化メモリであり、例えばＰＣＭ（Phase Change Memory）、ｉＰＣＭ（interfacial Phase Change Memory）、ＰＲＡＭ（Phase-change RAM）等の相変化メモリである。
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置について、相変化メモリを例に説明する。
［１−１］構成
［１−１−１］半導体記憶装置１の全体構成
まず、図１を用いて第１実施形態に係る半導体記憶装置１の全体構成について説明する。図１には、半導体記憶装置１のブロック図が示されている。図１に示すように半導体記憶装置１は、メモリセルアレイ１０、コントローラ１１、電圧生成回路１２、ライトドライバ１３、センスアンプ１４、ビット線ドライバ１５、ロウデコーダ１６、及びワード線ドライバ１７を備えている。
メモリセルアレイ１０は、ワード線ＷＬ及びビット線ＢＬに関連付けられた複数のメモリセルＭＣの集合である。各メモリセルＭＣは可変抵抗素子を含み、可変抵抗素子の抵抗値に基づいてデータを不揮発に記憶する。可変抵抗素子は、例えば高抵抗状態及び低抵抗状態のうちいずれか一方の状態になることが可能であり、この場合にメモリセルＭＣは１ビットのデータを記憶することが出来る。具体的には、例えば可変抵抗素子が高抵抗状態の場合にメモリセルＭＣが“１”データを記憶し、可変抵抗素子が低抵抗状態の場合にメモリセルＭＣが“０”データを記憶していると定義する。データの割り付けはこれに限定されず、任意の値に設定することが出来る。
コントローラ１１は、半導体記憶装置１の全体の動作を制御する。例えばコントローラ１１は、外部のメモリコントローラから受信したコマンドに基づいて電圧生成回路１２、ライトドライバ１３、及びセンスアンプ１４を制御し、外部のメモリコントローラから受信したアドレス情報に基づいてビット線ドライバ１５及びロウデコーダ１６を制御する。
電圧生成回路１２は、コントローラ１１の制御に基づいて、データの書き込み及び読み出し等に必要な電圧を生成する。そして電圧生成回路１２は、生成した電圧を例えばライトドライバ１３、センスアンプ１４、及びワード線ドライバ１７に供給する。また、電圧生成回路１２は、例えば昇圧回路、降圧回路、及びＢＧＲ（Band-Gap Reference）回路等（いずれも図示せず）を含んでいる。ＢＧＲ回路は、温度や外部電源に依らない一定の電圧を生成し、ＢＧＲ回路が生成した電圧は、例えば基準電圧として使用される。
ライトドライバ１３は、半導体記憶装置１の書き込み動作において、選択されたビット線ＢＬに対して所望の電圧を印加する。具体的には、ライトドライバ１３は、電圧生成回路１２が生成した書き込み電圧を、選択されたビット線ＢＬに転送する。
センスアンプ１４は、半導体記憶装置１の読み出し動作において、選択されたビット線ＢＬの電流をセンスすることによって、メモリセルＭＣに記憶されたデータを判定する。具体的には、センスアンプ１４は、例えば図示せぬ参照電流生成回路が生成する参照電流と、選択されたビット線ＢＬ及びメモリセルＭＣを介して流れる電流とを比較することによって、メモリセルに記憶されたデータを判定する。尚、センスアンプ１４は、電圧をセンスすることによってメモリセルＭＣに記憶されたデータを判定しても良い。
ビット線ドライバ１５は、コントローラ１１の制御に基づいて、１本のビット線ＢＬを選択する。具体的には、ビット線ドライバ１５は、書き込み動作時において選択されたビット線ＢＬとライトドライバ１３との間を電気的に接続し、読み出し動作時において選択されたビット線ＢＬとセンスアンプ１４との間を電気的に接続する。
ロウデコーダ１６は、例えばコントローラ１１からロウアドレス信号を受け取り、ロウアドレス信号をデコードする。そしてロウデコーダ１６は、デコードしたロウアドレス信号をワード線ドライバ１７に転送する。
ワード線ドライバ１７は、ロウデコーダ１６によってデコードされたロウアドレス信号に基づいて、１本のワード線ＷＬを選択する。そしてワード線ドライバ１７は、選択されたワード線ＷＬと、非選択のワード線ＷＬに対してそれぞれ所望の電圧を印加する。
尚、以上の説明した半導体記憶装置１の構成は、これに限定されない。例えば、外部のメモリコントローラから受信したアドレス情報及びコマンドを保持するレジスタを備えていても良いし、外部から受信した書き込みデータやメモリセルアレイ１０から読み出された読み出しデータを保持するバッファを備えていても良い。また、半導体記憶装置１と外部のメモリコントローラとの間で送受信されるデータ等は、半導体記憶装置１が備える図示せぬ入出力回路を介して送受信される。
［１−１−２］メモリセルアレイ１０及びビット線ドライバ１５の回路構成
次に、図２を用いて第１実施形態におけるメモリセルアレイ１０及びビット線ドライバ１５の回路構成について説明する。図２には、メモリセルアレイ１０及びビット線ドライバ１５の詳細な回路構成が示されている。図２に示すように、メモリセルアレイ１０はメモリユニットＭＵ０〜ＭＵ３を含み、ビット線ドライバ１５はトランジスタＴＲ０〜ＴＲ３及びカラムスイッチＣＳ０〜ＣＳ３を含んでいる。
メモリユニットＭＵは、複数のメモリセルＭＣの集合である。各メモリユニットＭＵは複数のワード線ＷＬを共有し、メモリユニットＭＵ毎に複数のビット線ＢＬが設けられている。具体的には、例えば各メモリユニットＭＵはワード線ＷＬｏ０〜ＷＬｏ３及びワード線ＷＬｅ０〜ＷＬｅ３を共有し、メモリユニットＭＵ毎にビット線ＢＬ０〜ＢＬ３が設けられている。ワード線ＷＬｏは、下層から奇数番目に積層されたワード線ＷＬの組に対応し、ワード線ＷＬｅは、下層から偶数番目に積層されたワード線ＷＬの組に対応している。
メモリユニットＭＵ０において、交差するビット線ＢＬとワード線ＷＬとの間には、それぞれメモリセルＭＣが接続されている。具体的には、メモリセルＭＣは例えば可変抵抗素子ＶＲ及びダイオードＤＩを含み、可変抵抗素子ＶＲの一端が対応するワード線ＷＬに接続され、可変抵抗素子ＶＲの他端がダイオードＤＩのカソードに接続され、ダイオードＤＩのアノードが対応するビット線ＢＬに接続されている。このようにダイオードＤＩは、対応するビット線ＢＬから可変抵抗素子ＶＲに向かう方向が順バイアスになるように接続されている。可変抵抗素子ＶＲとしては、例えばゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及びテルル（Ｔｅ）を含むカルゴゲナイド材料、ＧｅＴｅ及びＳｂＴｅを積層した超格子材料、二元金属遷移酸化物、三元金属遷移酸化物、ＡｕやＣｕ等を含む酸化物、カルゴゲナイド材料等が用いられる。ダイオードＤＩとしては、例えばＰＮ接合ダイオードや、ショットキーダイオード等が用いられる。
ビット線ドライバ１５において、トランジスタＴＲ０〜ＴＲ３の一端はグローバルビット線ＧＢＬに接続され、トランジスタＴＲ０〜ＴＲ３の他端はそれぞれグローバルビット線ＧＢＬ０〜ＧＢＬ３に接続され、トランジスタＴＲ０〜ＴＲ３のゲートにはそれぞれ制御信号ＧＢＳ０〜ＧＢＳ３が入力される。グローバルビット線ＧＢＬはライトドライバ１３及びセンスアンプ１４に接続され、グローバルビット線ＧＢＬ０〜ＧＢＬ３はそれぞれカラムスイッチＣＳ０〜ＣＳ３に接続されている。
カラムスイッチＣＳ０〜ＣＳ３は、それぞれメモリユニットＭＵ０〜ＭＵ３に対応して設けられている。各カラムスイッチＣＳは、トランジスタＴＲ４〜ＴＲ７を含んでいる。カラムスイッチＣＳ０において、トランジスタＴＲ４〜ＴＲ７の一端はグローバルビット線ＧＢＬ０に接続され、トランジスタＴＲ４〜ＴＲ７の他端はそれぞれメモリユニットＭＵ０に対応するビット線ＢＬ０〜ＢＬ３に接続され、トランジスタＴＲ４〜ＴＲ７のゲートにはそれぞれ制御信号ＢＳ０〜ＢＳ３が入力される。
以上で説明したメモリセルアレイ１０及びビット線ドライバ１５の回路構成において、メモリユニットＭＵ１〜ＭＵ３の回路構成はメモリユニットＭＵ０の回路構成と同様であり、カラムスイッチＣＳ１〜ＣＳ３の回路構成はカラムスイッチＣＳ０の回路構成と同様であるため、それぞれ説明及び図示を省略する。
また、以上で説明した制御信号ＧＢＳ０〜ＧＢＳ３及び制御信号ＢＳ０〜ＢＳ３は、例えばコントローラ１１が外部のメモリコントローラから受信したアドレス信号に基づいて生成する。各種動作においてコントローラ１１は、制御信号ＧＢＳ０〜ＧＢＳ３を制御することによって１つのメモリユニットＭＵを選択し、制御信号ＢＳ０〜ＢＳ３を制御することによって１本のビット線ＢＬを選択することが出来る。
尚、以上で説明したメモリセルアレイ１０が含むメモリユニットＭＵの個数及びビット線ドライバ１５が含むカラムセレクタＣＳの個数は、これに限定されない。例えば、メモリユニットＭＵの個数は任意の個数に設計することが出来る。この場合にカラムセレクタＣＳの個数は、例えばメモリユニットＭＵの個数に対応して設けられる。
また、以上で説明したメモリユニットＭＵに配線されるビット線ＢＬ及びワード線ＷＬの本数は、これに限定されない。例えば、メモリユニットＭＵに配線されるビット線ＢＬ及びワード線ＷＬの本数は任意の本数に設計することが出来る。この場合にカラムセレクタＣＳが含むトランジスタＴＲの個数は、例えば対応するメモリユニットＭＵに配線されたビット線ＢＬの本数に対応して設けられる。
また、以上で説明したメモリセルＭＣ内における可変抵抗素子ＶＲ及びダイオードＤＩの配置は、これに限定されない。例えば、可変抵抗素子ＶＲとダイオードＤＩとを逆に接続しても良い。具体的には、ダイオードＤＩのカソードが対応するワード線ＷＬに接続され、ダイオードＤＩのアノードが可変抵抗素子ＶＲの一端に接続され、可変抵抗素子ＶＲの他端が対応するビット線ＢＬに接続されても良い。
［１−１−３］メモリセルアレイ１０の構造
次に、第１実施形態におけるメモリセルアレイ１０の構造について説明する。
まず始めに、図３を用いて第１実施形態におけるメモリセルアレイ１０の平面レイアウトについて説明する。図３には、メモリセルアレイ１０における平面レイアウトの一例が示されている。尚、以下の説明では、各図面に示されたＸ軸、Ｙ軸、及びＺ軸はそれぞれが互いに交差し、Ｚ方向が半導体基板表面に対する鉛直方向（積層方向）に対応するものとする。図３に示すようにメモリセルアレイ１０には、ビット線ＢＬに対応する導電体２０〜２３、ワード線ＷＬｅに対応する導電体３０ｅ〜３０ｅ、及びワード線ＷＬｏに対応する導電体３０ｏ〜３３ｏが設けられている。
導電体２０〜２３は、それぞれメモリユニットＭＵ０〜ＭＵ３に対応するビット線ＢＬとして機能する。導電体２０〜２３は、それぞれＸ方向に延伸して設けられ、Ｙ方向に沿って順に配列している。具体的には、導電体２０〜２３は、Ｙ方向に沿って導電体２３、２２、２１、及び２０の順に配列している。
導電体３０ｅ〜３３ｅは、それぞれワード線ＷＬｅ０〜ＷＬｅ３として機能し、導電体３０ｏ〜３３ｏは、それぞれワード線ＷＬｏ０〜ＷＬｏ３として機能する。ワード線ＷＬｅに対応する導電体と、ワード線ＷＬｏに対応する導電体とは、それぞれＹ方向に延伸して設けられ、Ｘ方向に沿って交互に配置されている。具体的には、導電体３０ｅ〜３３ｅ及び３０ｏ〜３３ｏは、Ｘ方向に沿って導電体３０ｅ、３０ｏ、３１ｅ、３１ｏ、３２ｅ、３２ｏ、３３ｅ、及び３３ｏの順に配列している。言い換えると、図３に示すようなメモリセルアレイ１０の平面レイアウトにおいて、ワード線ＷＬｅに対応する導電体は隣り合うワード線ＷＬｏに対応する導電体の間に配置され、ワード線ＷＬｏに対応する導電体は隣り合うワード線ＷＬｅに対応する導電体の間に配置されている。
次に、図４〜図６を用いて第１実施形態におけるメモリセルアレイ１０の断面構造について説明する。図４〜図６は、それぞれ図３のＡ−Ａ’線、Ｂ−Ｂ’線、及びＣ−Ｃ’線に沿ったメモリセルアレイ１０の断面図である。尚、以下に示す断面図では、図面を簡略化するために、層間絶縁膜と、ダイオードＤＩの断面構造とが省略して示されている。この場合にダイオードＤＩに対応する領域には、ダイオードの順方向を把握するために、回路記号（アノード及びカソード）を模式的に表示している。また、以下に示す断面図において、ワード線ＷＬ及びビット線ＢＬが設けられた配線層のことを、下層から順に第１層〜第９層と呼ぶ。具体的には、第１層、第５層、及び第９層は、ワード線ＷＬｏに対応する導電体が設けられた配線層に対応し、第３層及び第７層は、ワード線ＷＬｅに対応する導電層が設けられた配線層に対応し、第２層、第４層、第６層、及び第８層は、ビット線ＢＬに対応する導電体が設けられた配線層に対応している。
図４に示すように、メモリユニットＭＵ０に対応するビット線ＢＬの延伸方向に沿った断面では、例えば第２層にビット線ＢＬ０に対応する導電体２０Ａが設けられ、第４層にビット線ＢＬ１に対応する導電体２０Ｂが設けられ、第６層にビット線ＢＬ２に対応する導電体２０Ｃが設けられ、第８層にビット線ＢＬ３に対応する導電体２０Ｄが設けられている。このように、メモリユニットＭＵ０に対応するビット線ＢＬ０〜ＢＬ３は、Ｚ方向に沿って配列している。言い換えると、メモリユニットＭＵ０に対応するビット線ＢＬ０〜ＢＬ３は、Ｚ方向に重なるように設けられている。メモリユニットＭＵ１〜ＭＵ３のビット線ＢＬに対応する各導電体の構成は、メモリユニットＭＵ０のビット線ＢＬに対応する各導電体の構成と同様のため、説明を省略する。
図４及び図５に示すように、ワード線ＷＬｅ０の延伸方向に沿った断面では、第３層及び第７層にそれぞれワード線ＷＬｅ０に対応する導電体３０ｅＡ及び３０ｅＢが設けられている。このように、ワード線ＷＬｅに対応する導電体３０ｅは、Ｚ方向に沿って配列している。言い換えると、ワード線ＷＬｅに対応する導電体３０ｅＡ及び３０ｅＢは、Ｚ方向に重なるように設けられている。そして、隣り合う導電体３０ｅ間には、導電体３０ｏが設けられていない。より具体的には、隣り合う導電体３０ｅのＸ方向における中心を結ぶ線上には、ワード線ＷＬとして機能する導電体が設けられていない。また、ワード線ＷＬｅに対応する導電体３０ｅは、図示せぬ領域にて電気的に接続される。ワード線ＷＬｅ１〜ＷＬｅ３に対応する各導電体の構成は、ワード線ＷＬｅ０に対応する各導電体の構成と同様のため、説明を省略する。
図４及び図６に示すように、第１層、第５層、及び第９層には、それぞれワード線ＷＬｏ１に対応する導電体３１ｏＡ、３１ｏＢ、３１ｏＣが設けられている。このように、ワード線ＷＬｏに対応する導電体３１ｏは、Ｚ方向に沿って配列している。言い換えると、ワード線ＷＬｏに対応する導電体３１ｏＡ、３１ｏＢ、及び３１ｏＣは、Ｚ方向に重なるように設けられている。そして、隣り合う導電体３１ｏ間には、導電体３１ｅが設けられていない。より具体的には、隣り合う導電体３１ｏのＸ方向における中心を結ぶ線上には、ワード線ＷＬとして機能する導電体が設けられていない。また、ワード線ＷＬｏに対応する導電体３１ｏＡ、３１ｏＢ、及び３１ｏＣは、図示せぬ領域にて電気的に接続されている。ワード線ＷＬｏ０、ＷＬｏ２、及びＷＬｏ３に対応する各導電体の構成は、ワード線ＷＬｏ１に対応する各導電体の構成と同様のため、説明を省略する。
第１層においてワード線ＷＬｏ０に対応する導電体３０ｏＡと、第２層においてビット線ＢＬ０に対応する導電体２０Ａとの間には、メモリセルＭＣＬが設けられている。具体的には、導電体３０ｏＡ及び導電体２０Ａ間の領域且つ導電体３０ｏＡ上に、可変抵抗素子ＶＲに対応する可変抵抗部４０とダイオードＤＩに対応するダイオード部４１とが順に設けられ、ダイオード部４１上に導電体２０Ａが設けられている。つまり、このメモリセルＭＣＬは、Ｚ方向における一端が導電体３０ｏＡと接触し、他端が導電体２０Ａに接触している。また、この領域においてダイオード部４１は、ダイオードＤＩのアノードが上層に形成され、カソードが下層に形成された構造となっている。このようにメモリセルＭＣＬは、各種動作において、上層のビット線ＢＬから下層のワード線ＷＬに向かって電流を流すことが可能なメモリセルＭＣに対応している。同様に、第１層に設けられた各ワード線ＷＬと第２層に設けられた各ビット線ＢＬとの間、第３層に設けられた各ワード線ＷＬと第４層に設けられた各ビット線ＢＬとの間、第５層に設けられた各ワード線ＷＬと第６層に設けられた各ビット線ＢＬとの間、及び第７層に設けられた各ワード線ＷＬと第８層に設けられた各ビット線ＢＬとの間には、それぞれメモリセルＭＣＬが設けられている。
第３層においてワード線ＷＬｅ０に対応する導電体３０ｅＡと、第２層においてビット線ＢＬ０に対応する導電体２０Ａとの間には、メモリセルＭＣＵが設けられている。具体的には、導電体３０ｅＡ及び導電体２０Ａ間の領域且つ導電体２０Ａ上に、ダイオード部４１と可変抵抗部４０とが順に設けられ、可変抵抗部４０上に導電体３０ｅＡが設けられている。つまり、このメモリセルＭＣＬは、Ｚ方向における一端が導電体３０ｅＡと接触し、他端が導電体２０Ａに接触している。この領域においてダイオード部４１は、ダイオードＤＩのアノードが下層に形成され、カソードが上層に形成された構造となっている。このようにメモリセルＭＣＵは、各種動作において、下層のビット線ＢＬから上層のワード線ＷＬに向かって電流を流すことが可能なメモリセルＭＣに対応している。同様に、第３層に設けられた各ワード線ＷＬと第２層に設けられた各ビット線ＢＬとの間、第５層に設けられた各ワード線ＷＬと第４層に設けられた各ビット線ＢＬとの間、第７層に設けられた各ワード線ＷＬと第６層に設けられた各ビット線ＢＬとの間、及び第９層に設けられた各ワード線ＷＬと第８層に設けられた各ビット線ＢＬとの間には、それぞれメモリセルＭＣＵが設けられている。
以上のように第１実施形態におけるメモリセルアレイ１０では、Ｘ方向とＹ方向に広がった平面において、第１層、第５層、及び第９層に設けられた各ワード線ＷＬｏが重なるように配置され、第３層及び第７層に設けられた各ワード線ＷＬｅが重なるように配置されている。そして、メモリセルアレイ１０の断面において、例えば第１層、第５層、及び第９層に設けられたワード線ＷＬｏ０と、第３層及び第７層に設けられたワード線ＷＬｅ０とは、隣り合うワード線ＷＬと交互にシフトした配置となっている。言い換えると、Ｘ方向とＹ方向に広がった平面において、下層から見て奇数番目に設けられたワード線ＷＬｏに対応する導電体で、Ｘ方向の中心を通過し且つ積層方向に沿った線上には、下層から見て偶数番目に設けられたワード線ＷＬｅに対応する導電体が含まれない。
さらに言い換えると、Ｘ方向とＹ方向とで形成される平面において、例えばワード線ＷＬｏに対応する導電体のＸ方向における中心が、ワード線ＷＬｅに対応し且つ隣り合う２つの導電体との間に位置している。同様に、Ｘ方向とＹ方向とで形成される平面において、例えばワード線ＷＬｅに対応する導電体のＸ方向における中心が、ワード線ＷＬｏに対応し且つ隣り合う２つの導電体との間に位置している。つまり、Ｘ方向とＹ方向とで形成される平面において、メモリセルＭＣＬを構成する導電体のＸ方向における中心が、ビット線を共有し且つ近接するメモリセルＭＣＵを構成する２つの導電体との間に位置している。同様に、メモリセルＭＣＵを構成する導電体のＸ方向における中心が、ビット線を共有し且つ近接するメモリセルＭＣＬを構成する２つの導電体との間に位置している。
尚、以上で説明したメモリセルアレイ１０の構造において、各ビット線ＢＬの配線幅と、隣り合うビット線ＢＬ間の間隔とは、例えば略同一に設計される。尚、以下の説明において各種配線の配線幅とは、ＸＹ平面内において、当該配線に対応する導電体の延伸方向に対して直交する方向における、当該導電体の寸法のことを示すものとする。例えばビット線ＢＬの配線幅は、導電体２０のＹ方向における寸法に対応している。
また、ワード線ＷＬｏの配線幅とワード線ＷＬｅの配線幅とは例えば略同一に設計され、各ワード線ＷＬｏの配線幅と隣り合うワード線ＷＬｏ間の間隔とは例えば略同一に設計され、各ワード線ＷＬｅの配線幅と隣り合うワード線ＷＬｅ間の間隔とは例えば略同一に設計される。このような場合、奇数番目の配線層に設けられた各ワード線ＷＬは、配線層毎にワード線ＷＬの配線幅分だけ平行移動した関係となっている。
また、図４〜図６に省略して示されたダイオードＤＩの断面構造は、例えば図７及び図８に示すものとなる。図７には、それぞれダイオードＤＩがＰＮ接合ダイオードである場合におけるダイオード部４１の断面図が示され、図８には、ダイオードＤＩがショットキーダイオードである場合におけるダイオード部４１の断面図が示されている。
図７に示すようにダイオードＤＩがＰＮ接合ダイオードである場合、ダイオード部４１は、Ｐ型半導体層とＮ型半導体層とが積層された構造となっている。このような構造の場合、Ｐ型半導体層がダイオード部４１のアノードに対応し、Ｎ型半導体層がダイオード部４１のカソードに対応する。
図８に示すようにダイオードＤＩがショットキーダイオードである場合、ダイオード部４１は、金属層と半導体層とが積層された構造となっている。このような構造の場合、金属層がダイオード部４１のアノードに対応し、半導体層がダイオード部４１のカソードに対応する。
［１−２］動作
［１−２−１］読み出し動作
次に、図９を用いて第１実施形態に係る半導体記憶装置１の読み出し動作について説明する。図９は、図２に示されたメモリセルアレイ１０の回路図から１つのメモリユニットＭＵを抽出した回路図である。また、図９には読み出し動作の一例として、ビット線ＢＬ０及びワード線ＷＬｏ１に接続されたメモリセルＭＣに記憶されたデータを読み出す場合に、ビット線ＢＬ及びワード線ＷＬに印加される電圧が示されている。
尚、以下の説明において、読み出し対象のメモリセルＭＣのことを選択メモリセルと呼び、選択メモリセルに対応するビット線及びワード線のことをそれぞれ選択ビット線及び選択ワード線と呼び、その他のビット線及びワード線のことをそれぞれ非選択ビット線及び非選択ワード線と呼ぶ。また、以下に説明する各種動作では、ビット線ドライバ１５内のトランジスタＴＲ０〜ＴＲ３のうち選択されたメモリユニットＭＵに対応するトランジスタＴＲがオン状態になるように制御され、カラムスイッチＣＳ内のトランジスタＴＲ４〜ＴＲ７のうち選択ビット線ＢＬに対応するトランジスタＴＲがオン状態になるように制御される。一方でビット線ドライバ１５において、非選択のメモリユニットＭＵ及びビット線ＢＬに対応するトランジスタＴＲは、オフ状態になるように制御される。
図９に示すように、ビット線ＢＬ０及びワード線ＷＬｏ１に接続されたメモリセルＭＣのデータを読み出す場合、センスアンプ１４が選択ビット線ＢＬ０に対して電圧Ｖreadを印加し、ワード線ドライバ１７が選択ワード線ＷＬｏ１に対して電圧ＶＵＢを印加する。電圧Ｖreadは、読み出し動作で使用される読み出し電圧である。電圧ＶＵＢは、例えば半導体記憶装置１の接地電圧であり、電圧Ｖreadより低い電圧である。一方で、非選択ビット線ＢＬの電圧はＶＵＢとされ、非選択ワード線ＷＬの電圧はＶreadとされる。以下に、選択及び非選択ビット線ＢＬと、選択及び非選択ワード線ＷＬとの組み合わせ毎の動作について、それぞれ説明する。
選択ビット線ＢＬ０及び選択ワード線ＷＬｏ１の組み合わせでは、選択ビット線ＢＬ０に印加される電圧が、選択ワード線ＷＬｏ１に印加される電圧よりも高くなる。つまり、選択メモリセルＭＣ内のダイオードＤＩに順バイアスが印加されるため、選択ビット線ＢＬ０から選択ワード線ＷＬｏ１に向かって、選択メモリセルＭＣを介して読み出し電流が流れる。
選択ビット線ＢＬ０及び非選択ワード線ＷＬの組み合わせでは、選択ビット線ＢＬ０に印加される電圧が、非選択ワード線ＷＬに印加される電圧と略同一になる。つまり、選択ビット線ＢＬ０及び非選択ワード線ＷＬに接続されたメモリセルＭＣ内において、ダイオードＤＩのアノード及びカソード間に電位差が生じないため、対応するメモリセルＭＣには殆ど電流が流れない。
非選択ビット線ＢＬ０及び選択ワード線ＷＬの組み合わせでは、非選択ビット線ＢＬに印加される電圧が、選択ワード線ＷＬｏ１に印加される電圧と略同一になる。つまり、非選択ビット線ＢＬ及び選択ワード線ＷＬｏ１に接続されたメモリセルＭＣ内において、ダイオードＤＩのアノード及びカソード間に電位差が生じないため、対応するメモリセルＭＣには殆ど電流が流れない。
非選択ビット線ＢＬ及び非選択ワード線ＷＬの組み合わせでは、非選択ビット線ＢＬに印加される電圧が、非選択ワード線ＷＬに印加される電圧よりも低くなる。つまり、選択ビット線ＢＬ０及び非選択ワード線ＷＬに接続されたメモリセルＭＣ内において、ダイオードＤＩに逆バイアスが印加されるため、対応するメモリセルＭＣには殆ど電流が流れない。
以上のように、センスアンプ１４が印加する電圧に基づいて、選択メモリセルＭＣを介した読み出し電流が流される。このとき、選択メモリセルＭＣに流れる電流量は、選択メモリセルＭＣの保持するデータに基づいて変化するため、センスアンプ１４は、例えば読み出し電流と参照電流とを比較することによって、選択メモリセルＭＣが記憶するデータを判定する。
具体的には、例えば読み出し動作においてセンスアンプ１４は、選択メモリセルＭＣに流れる電流が参照電流よりも小さい場合、選択メモリセルＭＣ内の可変抵抗素子ＶＲが高抵抗状態であり、選択メモリセルＭＣが“１”データを記憶していると判定する。一方で、センスアンプ１４は、選択メモリセルＭＣに流れる電流が参照電流よりも大きい場合、選択メモリセルＭＣの可変抵抗素子ＶＲが低抵抗状態であり、選択メモリセルＭＣが“０”データを記憶していると判定する。
［１−２−２］書き込み動作
次に、図１０を用いて第１実施形態に係る半導体記憶装置１の書き込み動作について説明する。図１０は、図２に示されたメモリセルアレイ１０の回路図から１つのメモリユニットＭＵを抽出した回路図である。また、図１０には書き込み動作の一例として、ビット線ＢＬ０及びワード線ＷＬｏ１に接続されたメモリセルＭＣにデータを書き込む場合に、ビット線ＢＬ及びワード線ＷＬに印加される電圧が示されている。
図１０に示すように、ビット線ＢＬ０及びワード線ＷＬｏ１に接続されたメモリセルＭＣにデータを書き込む場合、ライトドライバ１３が選択ビット線ＢＬ０に対して電圧Ｖpgmを印加し、ワード線ドライバ１７が選択ワード線ＷＬｏ１に対して電圧ＶＵＢを印加する。電圧Ｖpgmは、書き込み動作で使用されるプログラム電圧であり、電圧ＶＵＢより高い電圧である。一方で、非選択ビット線ＢＬの電圧はＶＵＢとされ、非選択ワード線ＷＬの電圧はＶpgmとされる。
選択ビット線ＢＬ０及び選択ワード線ＷＬｏ１の組み合わせにおいて、選択ビット線ＢＬ０に印加される電圧が、選択ワード線ＷＬｏ１に印加される電圧よりも高くなる。つまり、選択メモリセルＭＣ内のダイオードＤＩには順バイアスが印加されるため、選択ビット線ＢＬ０から選択ワード線ＷＬｏ１に向かって、選択メモリセルＭＣを介した書き込み電流が流れる。他のビット線ＢＬ及びワード線ＷＬに対応する動作は、図９を用いて説明した読み出し動作と同様であり、対応するメモリセルＭＣ内のダイオードＤＩに対して、アノード及びカソード間に電位差が生じない、又はバイアスが印加されるため、当該メモリセルＭＣには殆ど電流が流れない。
以上のように、ライトドライバ１３が印加する電圧に基づいて、選択メモリセルＭＣを介した書き込み電流が流される。そしてライトドライバ１３は、選択ビット線ＢＬに印加する電圧Ｖpgmの電圧値、パルス幅、立ち上げ時間、及び立ち下げ時間等を調整することにより、選択メモリセルＭＣに例えば“１”データ及び“０”データを書き込む。
具体的には、相変化メモリでは、選択メモリセルＭＣに電流を流すことによって発生する熱を利用して、選択メモリセルＭＣに含まれた可変抵抗素子ＶＲを、アモルファス状態（高抵抗状態）と結晶状態（低抵抗状態）との間で相転移させる。
例えば、書き込み動作において、可変抵抗素子ＶＲをアモルファス状態から結晶状態に相転移させる場合に、可変抵抗素子ＶＲは例えば１８０度（結晶化温度）程度まで加熱されてから徐冷される（セット動作）。一方で、書き込み動作において、可変抵抗素子ＶＲを結晶状態からアモルファス状態に相転移させる場合に、可変抵抗素子ＶＲは例えば６３０度（融点）を超える高温まで加熱されて急冷される（リセット動作）。
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１によれば、メモリセルが記憶するデータの信頼性を向上することが出来る。以下に、本効果の詳細について説明する。
可変抵抗素子を用いてデータを不揮発に記憶する抵抗変化型の半導体記憶装置として、相変化メモリ（例えばＰＲＡＭ）が知られている。また、抵抗変化型の半導体記憶装置の構造として、メモリセルを３次元に積層するクロスポイント型構造が知られている。クロスポイント型構造では、ビット線及びワード線が交互に積層され、ビット線とワード線とが交差する領域にメモリセルが配置される。このようなクロスポイント型構造は、メモリセルの面積が小さいことから半導体記憶装置の大容量化に適しており、例えば相変化メモリに適用することが考えられている。
相変化メモリの書き込み動作では、書き込み対象のメモリセルが加熱されることによって、所望のデータが書き込まれる。そして、書き込み動作によって選択メモリセルで発生した熱は、選択メモリセル内に留まること無く、選択メモリセルの周囲における温度を上昇させる。このとき、選択メモリセルの近傍に位置する非選択メモリセルの温度が上昇することにより、これらの非選択メモリセルの状態が変化してしまうことがある。このような熱によるプログラムディスターブの影響は、選択メモリセルに近くなるほど大きくなる。つまり、クロスポイント型構造の相変化メモリの場合、選択メモリセルに対してワード線やビット線を介して積層方向に隣り合うメモリセルで、特にプログラムディスターブの影響が大きくなる。
そこで、第１実施形態に係る半導体記憶装置１は、メモリセルを隣り合う配線層毎に面内方向でずらして配置する。具体的には、ビット線ＢＬが設けられた配線層に対して上層側及び下層側に隣り合う配線層にそれぞれ設けられたワード線ＷＬが、面内方向にシフトして配置される。ここで、図１１に示す比較例を参照して、第１実施形態の効果の詳細について説明する。図１１の（ａ）には、第１実施形態の比較例におけるメモリセルＭＣの配置が示され、図１１の（ｂ）には、第１実施形態におけるメモリセルＭＣの配置が示されている。また、図１１には、図示するメモリセルＭＣＬを選択して電流を流した場合に発生する熱の熱流が模式的に示されている。図１１に示すように、ビット線ＢＬを共有する下層のワード線ＷＬと上層のワード線ＷＬとの間には、それぞれメモリセルＭＣＬ及びＭＣＵが設けられている。
比較例においてメモリセルＭＣＬを選択した場合、メモリセルＭＣＬで発生した熱流が、共有するビット線ＢＬを介して直上のメモリセルＭＣＵに集中して流れ込む。一方で、第１実施形態においてメモリセルＭＣＬを選択した場合、メモリセルＭＣＬで発生した熱流が、共有するビット線を介して、近傍の２つのメモリセルＭＣＵに分散して流れ込む。また、第１実施形態では、選択メモリセルＭＣＬと非選択メモリセルＭＣＵとの間隔が、比較例における選択メモリセルＭＣＬと非選択メモリセルＭＣＵとの間隔よりも広くなるため、選択メモリセルＭＣＬで発生した熱が、非選択メモリセルＭＣＵに到達するまでにより拡散するようになる。
以上で説明した選択及び非選択メモリセルＭＣの温度変化の一例が、図１２に示されている。図１２は、図１１の（ａ）及び（ｂ）の選択及び非選択メモリセルＭＣの温度変化を示す模式図であり、縦軸及び横軸がそれぞれ温度及び時間に対応している。また、図１２には、選択メモリセルＭＣＬに電流が流れて温度が上昇し、その後冷却される経過の一例が示されている。
図１２に示すように、まず図１１の（ａ）及び（ｂ）に示された選択メモリセルＭＣＬの温度が上昇する。これに伴い、選択メモリセルＭＣの温度が近接するメモリセルＭＣに伝搬し、選択メモリセルＭＣＬから遅れて非選択メモリセルＭＣＵの温度が上昇する。そして、比較例及び第１実施形態で選択メモリセルＭＣＬに同量の熱が発生するものと仮定すると、図１１に示す各メモリセルＭＣが受ける熱量は、選択メモリセルＭＣＬ、比較例における非選択メモリセルＭＣＵ、第１実施形態における非選択メモリセルＭＣＵの順に小さくなる。
以上のように、第１実施形態に係る半導体記憶装置１は、積層するワード線ＷＬの位置を配線層毎に面内方向でずらして配置することによって、選択メモリセル近傍の非選択メモリセルに対して伝搬する熱量を抑制することが出来る。従って、第１実施形態に係る半導体記憶装置１は、選択メモリセルで発生した熱によって生じるディスターブの影響を抑制することが出来、メモリセルＭＣが記憶するデータの信頼性を向上することが出来る。
尚、以上の説明では書き込み動作を例に挙げて第１実施形態の効果について説明したが、これに限定されない。例えば、読み出し動作においても同様に、選択メモリセルＭＣに対して読み出し電流を流した際に生じる熱が、選択メモリセル近傍の非選択メモリセルに与える影響を抑制することが出来る。
尚、以上で説明したメモリセルアレイ１０の構造において、ワード線ＷＬが設けられる配線層が５層であり、ビット線ＢＬが設けられる配線層が４層である場合を例に説明したが、これに限定されない。例えば、メモリセルアレイ１０にワード線ＷＬが設けられる配線層を６層以上設けても良いし、ビット線ＢＬが設けられる配線層を５層以上設けても良い。このような場合においても、図３〜図６と同様にワード線ＷＬｏ及びＷＬｅ並びにビット線ＢＬを配置することによって、以上で説明した効果と同様の効果を得ることが出来る。
また、以上で説明したメモリセルアレイ１０の構造では、同じワード線ＷＬｅ及びＷＬｏに対応する導電体が積層方向に配列する場合を例に説明したが、これに限定されない。例えば、同じワード線ＷＬｅ及びＷＬｏに対応する導電体が、面内方向にシフトして配置されていても良い。つまり、半導体記憶装置１は、対応するワード線ＷＬの種類に依らず、積層するワード線ＷＬの位置を面内方向で配線層毎にずらして配置し、ビット線ＢＬを共有するメモリセルが積層方向に沿った直線上に配置されていなければ、以上で説明した効果を得ることが出来る。
［２］第２実施形態
次に、第２実施形態に係る半導体記憶装置１について説明する。第２実施形態に係る半導体記憶装置１は、下層から奇数番目に設けられたビット線ＢＬに対応する導電体と、下層から偶数番目に設けられたビット線ＢＬに対応する導電体とで、面内方向にずらして配置するものである。
［２−１］構成
以下に、第２実施形態におけるメモリセルアレイ１０の構造について説明する。
まず始めに、図１３を用いて第２実施形態におけるメモリセルアレイ１０の平面レイアウトについて説明する。図１３には、メモリセルアレイ１０における平面レイアウトの一例が示されている。図１３に示すようにメモリセルアレイ１０には、ビット線ＢＬｅに対応する導電体２０ｅ〜２３ｅ、ビット線ＢＬｏに対応する導電体２０ｏ〜２３ｏ、並びにワード線ＷＬに対応する導電体３０〜３３が設けられている。尚、ビット線ＢＬｏは、下層から奇数番目に積層されたビット線ＢＬの組に対応し、ビット線ＢＬｅは、下層から偶数番目に積層されたビット線ＢＬの組に対応している。
導電体２０ｅ及び２０ｏは、メモリユニットＭＵ０に対応するビット線ＢＬとして機能し、導電体２１ｅ及び２１ｏは、メモリユニットＭＵ１に対応するビット線ＢＬとして機能し、導電体２２ｅ及び２２ｏは、メモリユニットＭＵ２に対応するビット線ＢＬとして機能し、導電体２３ｅ及び２３ｏは、メモリユニットＭＵ３に対応するビット線ＢＬとして機能する。ビット線ＢＬｅに対応する導電体と、ビット線ＢＬｏに対応する導電体とは、それぞれＸ方向に延伸して設けられ、Ｙ方向に沿って交互に配置されている。具体的には、導電体２０ｅ〜２３ｅ及び２０ｏ〜２３ｏは、Ｙ方向に沿って導電体２３ｏ、２３ｅ、２２ｏ、２２ｅ、２１ｏ、２１ｅ、２０ｏ、及び２０ｅの順に配列している。言い換えると、図１３に示すようなメモリセルアレイ１０の平面レイアウトにおいて、ビット線ＢＬｅに対応する導電体は隣り合うビット線ＢＬｏに対応する導電体の間に配置され、ビット線ＢＬｏに対応する導電体は隣り合うビット線ＢＬｅに対応する導電体の間に配置されている。
導電体３０〜３３は、それぞれワード線ＷＬ０〜ＷＬ３として機能する。導電体３０〜３３は、それぞれＹ方向に延伸して設けられ、Ｘ方向に沿って順に配列している。具体的には、導電体３０〜３３は、Ｘ方向に沿って導電体３０、３１、３２、及び３３の順に配列している。
次に、図１４〜図１６を用いて第２実施形態におけるメモリセルアレイ１０の断面構造について説明する。図１４〜図１６は、それぞれ図１３のＡ−Ａ’線、Ｂ−Ｂ’線、及びＣ−Ｃ’線に沿ったメモリセルアレイ１０の断面図である。
図１４及び図１５に示すように、第４層にはビット線ＢＬｅ（ＢＬ１）に対応する導電体２０ｅＡが設けられ、第８層にはビット線ＢＬｅ（ＢＬ３）に対応する導電体２０ｅＢが設けられている。このように、メモリユニットＭＵ０のビット線ＢＬｅに対応する導電体２０ｅは、Ｚ方向に沿って配列している。言い換えると、ビット線ＢＬｅに対応する導電体２０ｅＡ及び２０ｅＢは、Ｚ方向に重なるように設けられている。そして、隣り合う導電体２０ｅ間には、導電体２０ｏが設けられない。より具体的には、隣り合う導電体２０ｅのＹ方向における中心を結ぶ線上には、ビット線ＢＬとして機能する導電体が設けられない。メモリユニットＭＵ１〜ＭＵ３のビット線ＢＬｅに対応する各導電体の構成は、メモリユニットＭＵ０のビット線ＢＬｅに対応する各導電体の構成と同様のため、説明を省略する。
図１４及び図１６に示すように、第２層にはビット線ＢＬｏ（ＢＬ０）に対応する導電体２１ｏＡが設けられ、第６層にはビット線ＢＬｏ（ＢＬ２）に対応する導電体２１ｏＢが設けられている。このように、メモリユニットＭＵ１のビット線ＢＬｏに対応する導電体２１ｏは、Ｚ方向に沿って配列している。言い換えると、ビット線ＢＬｏに対応する導電体２１ｏＡ及び２１ｏＢは、Ｚ方向に重なるように設けられている。そして、隣り合う導電体２１ｏ間には、導電体２１ｅが設けられない。より具体的には、隣り合う導電体２１ｏのＹ方向における中心を結ぶ線上には、ビット線ＢＬとして機能する導電体が設けられない。メモリユニットＭＵ０、ＭＵ２、及びＭＵ３のビット線ＢＬｏに対応する各導電体の構成は、メモリユニットＭＵ１のビット線ＢＬｏに対応する各導電体の構成と同様のため、説明を省略する。
図１４に示すように、第１層、第３層、第５層、第７層、及び第９層には、それぞれワード線ＷＬ０に対応する導電体３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、及び３０Ｅが設けられている。このように、ワード線ＷＬ０に対応する導電体３０は、Ｚ方向に沿って配列している。言い換えると、メモリユニットＭＵ０に対応する３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、及び３０Ｅは、Ｚ方向に重なるように設けられている。ワード線ＷＬ１〜ＷＬ３に対応する各導電体の構成は、ワード線ＷＬ０に対応する各導電体の構成と同様の為、説明を省略する。
そして、以上で説明したメモリセルアレイ１０の構造に対して、メモリセルＭＣＬ及びＭＣＵが、第１実施形態と同様に隣り合う配線層でビット線ＢＬに対応する導電体と及びワード線ＷＬに対応する導電体とが交差する領域に設けられている。
以上のように第２実施形態におけるメモリセルアレイ１０は、Ｘ方向とＹ方向に広がった平面において、第２層及び第６層に設けられた各ビット線ＢＬｏが重なるように配置され、第４層及び第８層に設けられた各ビット線ＢＬｅが重なるように配置されている。そして、メモリセルアレイ１０の断面において、第２層及び第６層に設けられた各ビット線ＢＬｏと、第４層及び第８層に設けられた各ビット線ＢＬｅとは、隣り合うワード線ＷＬと交互にシフトした配置となっている。言い換えると、下層から見て奇数番目に設けられたビット線ＢＬｏに対応する導電体において、Ｙ方向の中心を通過し且つ積層方向に沿った線上には、下層から見て偶数番目に設けられたビット線ＢＬｅに対応する導電体が含まれない。
さらに言い換えると、Ｘ方向とＹ方向とで形成される平面において、例えばビット線ＢＬｏに対応する導電体のＹ方向における中心が、ビット線ＢＬｅに対応し且つ隣り合う２つの導電体との間に位置している。同様に、Ｘ方向とＹ方向とで形成される平面において、例えばビット線ＢＬｏに対応する導電体のＹ方向における中心が、ビット線ＢＬｅに対応し且つ隣り合う２つの導電体との間に位置している。つまり、Ｘ方向とＹ方向とで形成される平面において、メモリセルＭＣＬを構成する導電体のＹ方向における中心が、ワード線ＷＬを共有し且つ近接するメモリセルＭＣＵを構成する２つの導電体との間に位置している。同様に、メモリセルＭＣＵを構成する導電体のＹ方向における中心が、ワード線ＷＬを共有し且つ近接するメモリセルＭＣＬを構成する２つの導電体との間に位置している。
［２−２］第２実施形態の効果
以上で説明した第２実施形態に係る半導体記憶装置１によれば、メモリセルが記憶するデータの信頼性を向上することが出来る。以下に、本効果の詳細について説明する。
第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、メモリセルを隣り合う配線層毎に面内方向でずらして配置する。具体的には、ワード線ＷＬが設けられた配線層に対して上層側及び下層側に隣り合う配線層にそれぞれ設けられたビット線ＢＬが、面内方向にシフトして配置される。ここで、図１７に示す比較例を参照して、第２実施形態の効果の詳細について説明する。図１７の（ａ）には、第２実施形態の比較例におけるメモリセルＭＣの配置が示され、図１７の（ｂ）には、第２実施形態におけるメモリセルＭＣの配置が示されている。また、図１７には、図示するメモリセルＭＣＬを選択して電流を流した場合に発生する熱の熱流が模式的に示されている。
図１７に示すように、ワード線ＷＬを共有する下層のビット線ＢＬと上層のビット線ＢＬとの間には、それぞれメモリセルＭＣＵ及びＭＣＬが設けられている。図１７の（ａ）に示すように比較例では、ワード線ＷＬを共有する下層のビット線ＢＬと上層のビット線ＢＬとが積層方向に隣り合い、図１７の（ｂ）に示すように第２実施形態では、ワード線ＷＬを共有する下層のビット線ＷＬｅと上層のビット線ＷＬｏとが面内方向にシフトして配置されている。
比較例においてメモリセルＭＣＬを選択した場合、メモリセルＭＣＬで発生した熱流が、共有するワード線ＷＬを介して直下のメモリセルＭＣＵに集中して流れ込む。一方で、第２実施形態においてメモリセルＭＣＬを選択した場合、メモリセルＭＣＬで発生した熱流が、共有するワード線ＷＬを介して、近傍の２つのメモリセルＭＣＵに分散して流れ込む。また、第２実施形態では、選択メモリセルＭＣＬと非選択メモリセルＭＣＵとの間隔が、比較例における選択メモリセルＭＣＬと非選択メモリセルＭＣＵとの間隔よりも広くなるため、選択メモリセルＭＣＬで発生した熱が、非選択メモリセルＭＣＵに到達するまでにより拡散するようになる。
以上で説明した選択及び非選択メモリセルＭＣの温度変化の一例が、図１８に示されている。図１８は、図１７の（ａ）及び（ｂ）の選択及び非選択メモリセルＭＣの温度変化を示す模式図であり、縦軸及び横軸がそれぞれ温度及び時間に対応している。また、図１８には、選択メモリセルＭＣＬに電流が流れて温度が上昇し、その後冷却される経過の一例が示されている。
図１８に示すように、まず図１７の（ａ）及び（ｂ）に示された選択メモリセルＭＣＬの温度が上昇する。これに伴い、選択メモリセルＭＣの温度が近接するメモリセルＭＣに伝搬し、選択メモリセルＭＣＬから遅れて非選択メモリセルＭＣＵの温度が上昇する。そして、比較例及び第２実施形態で選択メモリセルＭＣＬに同量の熱が発生するものと仮定すると、図１７に示す各メモリセルＭＣが受ける熱量は、選択メモリセルＭＣＬ、比較例における非選択メモリセルＭＣＵ、第２実施形態における非選択メモリセルＭＣＵの順に小さくなる。
以上のように、第２実施形態に係る半導体記憶装置１は、積層するビット線ＢＬの位置を配線層毎に面内方向でずらして配置することによって、選択メモリセル近傍の非選択メモリセルに対して伝搬する熱量を抑制することが出来る。従って、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、選択メモリセルで発生した熱によって生じるディスターブの影響を抑制することが出来、メモリセルＭＣが記憶するデータの信頼性を向上することが出来る。
［３］第３実施形態
次に、第３実施形態に係る半導体記憶装置１について説明する。第３実施形態に係る半導体記憶装置１は、第１実施形態及び第２実施形態の組み合わせであり、積層方向に隣り合うワード線ＷＬに対応する導電体と、積層方向に隣り合うビット線ＢＬに対応する導電体とをそれぞれ面内方向にずらして配置するものである。
［３−１］構成
以下に、第１実施形態におけるメモリセルアレイ１０の構造について説明する。
まず始めに、図１９を用いて第３実施形態におけるメモリセルアレイ１０の平面レイアウトについて説明する。図１９に示すようにメモリセルアレイ１０には、ビット線ＢＬｅに対応する導電体２０ｅ〜２３ｅ、ビット線ＢＬｏに対応する導電体２０ｏ〜２３ｏ、ワード線ＷＬｅに対応する導電体３０ｅ〜３３ｅ、及びワード線ＷＬｏに対応する３０ｏ〜３３ｏが設けられている。
導電体２０ｅ〜２３ｅ及び導電体２０ｏ〜２３ｏの配置は、第２実施形態で図１３を用いて説明した導電体２０ｅ〜２３ｅ及び導電体２０ｏ〜２３ｏの配置と同様であり、導電体３０ｅ〜３３ｅ、３０ｏ〜３３ｏの配置は、第１実施形態で図３を用いて説明した導電体３０ｅ〜３３ｅ、３０ｏ〜３３ｏの配置と同様である。
次に、図２０〜図２３を用いて第１実施形態におけるメモリセルアレイ１０の断面構造について説明する。図２０〜図２３は、それぞれ図２０のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線、及びＤ−Ｄ’線に沿ったメモリセルアレイ１０の断面図である。
図２０〜図２３に示すように、導電体２０ｅ〜２３ｅの配置は、第２実施形態で図１４及び図１５を用いて説明した導電体２０ｅ〜２３ｅの配置と同様であり、導電体２０ｏ〜２３ｏの配置は、第２実施形態で図１４及び図１６を用いて説明した導電体２０ｏ〜２３ｏの配置と同様である。導電体３０ｅ〜３３ｅの配置は、第１実施形態で図４及び図５を用いて説明した導電体３０ｅ〜３３ｅの配置と同様であり、導電体２０ｏ〜２３ｏの配置は、第１実施形態で図４及び図６を用いて説明した導電体２０ｏ〜２３ｏの配置と同様である。
そして、以上で説明したメモリセルアレイ１０の構造に対して、メモリセルＭＣＬ及びＭＣＵが、第１及び第２実施形態と同様に隣り合う配線層でビット線ＢＬに対応する導電体と及びワード線ＷＬに対応する導電体とが交差する領域に設けられている。
［３−２］第３実施形態の効果
以上のように、第３実施形態に係る半導体記憶装置１では、積層するビット線ＢＬ及びワード線ＷＬの位置を面内方向で配線層毎にずらして配置している。つまり、ビット線ＢＬ方向及びワード線ＷＬ方向でそれぞれ面内方向にシフトして配置されているため、選択メモリセルと、選択メモリセル近傍の非選択メモリセルとの間隔が、第１及び第２実施形態を合わせた形となる。
具体的には、選択メモリセルとワード線ＷＬを共有し且つ選択メモリセルに近接した非選択メモリセルと、選択メモリセルとビット線ＢＬを共有し且つ選択メモリセルに近接した非選択メモリセルとの双方において、選択メモリセルとの間隔が第１及び第２実施形態で説明された比較例よりも大きくなる。さらに、第３実施形態に係る半導体記憶装置１では、選択メモリセルの近傍に設けられた非選択メモリセルの数が、第１及び第２実施形態よりも多くなるため、第１及び第２実施形態よりも熱が分散する対象が多くなる。
これにより、第３実施形態に係る半導体記憶装置１は、各種動作の際に選択メモリセル近傍の非選択メモリセルに対して伝搬する熱量を、第１及び第２実施形態よりも抑制することが出来る。従って、第３実施形態に係る半導体記憶装置１は、選択メモリセルで発生した熱によって生じるディスターブの影響を第１及び第２実施形態よりも抑制することが出来るため、第１及び第２実施形態よりもメモリセルＭＣが記憶するデータの信頼性を向上することが出来る。
［４］第４実施形態
次に、第４実施形態に係る半導体記憶装置１について説明する。第４実施形態に係る半導体記憶装置１は、第１実施形態で説明したワード線ＷＬをワード線ドライバ１７に接続する際の配線方法に関するものである。
［４−１］構成
以下に、図２４〜図２６を用いて第４実施形態に係る半導体記憶装置１の構成について説明する。図２４には、メモリセルアレイ１０における平面レイアウトの一例が示されている。図２５及び図２６は、それぞれ図２４のＡ−Ａ’線及びＢ−Ｂ’線に沿ったメモリセルアレイ１０の断面図である。尚、図２５及び図２６に示されているメモリセルＭＣ、ビット線ＢＬ、及びワード線ＷＬに対応する構成要素は、それぞれ第１実施形態で図５及び図６を用いて説明した構成要素と同様のため、説明を省略する。
図２４に示すメモリセルアレイ１０の平面レイアウトは、第１実施形態で図３を用いて説明したメモリセルアレイ１０の平面レイアウトに対して、異なる配線層に設けられたワード線ＷＬｅ及びＷＬｏがそれぞれ共通接続される領域ＨＲが表示されている点が異なっている。領域ＨＲにおいて、ワード線ＷＬｏに対応する導電体３０ｏ、３１ｏ、３２ｏ、及び３３ｏは、ワード線ＷＬｅに対応する導電体３０ｅ、３１ｅ、３２ｅ、及び３３ｅよりもメモリセルアレイ１０の外側に向かって引き出されている。そして、導電体３０ｅ、３１ｅ、３２ｅ、及び３３ｅのＹ方向における端部には、それぞれ導電体３４ｅが設けられ、導電体３０ｏ、３１ｏ、３２ｏ、及び３３ｏのＹ方向における端部には、それぞれ導電体３４ｏが設けられている。
図２５に示すように、導電体３４ｅは、Ｚ方向に延伸して設けられ、対応するワード線ＷＬｅをショートしている。具体的には、導電体３４ｅは、対応する導電体３０ｅＡ及び３０ｅＢと接触し、導電体３０ｅＡ及び３０ｅＢ間を電気的に接続している。以下に、領域ＨＲに最も近いメモリセルＭＣと導電体３４ｅとのＹ方向における間隔をＬ１と呼ぶ。尚、図２５において導電体３４ｅが第１層から第７層にかけて延伸しているが、これに限定されない。例えば、導電体３４ｅは、半導体基板上まで延伸していても良い。
図２６に示すように、導電体３４ｏは、Ｚ方向に延伸して設けられ、対応するワード線ＷＬｏをショートしている。具体的には、導電体３４ｏは、対応する導電体３１ｏＡ、３１ｏＢ、及び３１ｏＣと接触し、導電体３０ｏＡ、３０ｏＢ、及び３０ｏＣ間を電気的に接続している。領域ＨＲに最も近いメモリセルＭＣと導電体３４ｏとのＹ方向における間隔Ｌ２は、間隔Ｌ１よりも長い。尚、図２６において導電体３４ｏが第１層から第９層にかけて延伸しているが、これに限定されない。例えば、導電体３４ｏは、半導体基板上まで延伸していても良い。
［４−２］第４実施形態の効果
以上で説明した第４実施形態に係る半導体記憶装置１によれば、メモリセルアレイ１０のプロセス難易度を抑制することが出来る。以下に、本効果の詳細について説明する。
ワード線ＷＬｏ及びＷＬｅが積層方向に沿った直線上に配列している半導体記憶装置では、異なる配線層に設けられたワード線ＷＬｏ及びＷＬｅをそれぞれ接続する際に、配線層内又は配線層間の配線を曲げて形成する必要がある。或いは、このような半導体記憶装置では、異なる配線層に設けられたワード線ＷＬｏ及びＷＬｅをそれぞれ接続する際に、メモリセルアレイ１０の一方からワード線ＷＬｏを引き出し、且つメモリセルアレイ１０の他方からワード線ＷＬｅを引き出す必要がある。
これに対して、第４実施形態に係る半導体記憶装置１は、ワード線ＷＬｏ及びＷＬｅが積層方向に重ならないように配置されている。つまり、第４実施形態に係る半導体記憶装置１は、積層方向に配列するワード線ＷＬｏに対応する導電体と、積層方向に配列するワード線ＷＬｅに対応する導電体とを、それぞれ直線状に設けられた導電体３４によって接続することが出来る。
これにより、第４実施形態に係る半導体記憶装置１は、ワード線ＷＬｏ及びＷＬｅが積層方向に沿った直線上に配列する場合と比較して、ワード線ＷＬに対応する配線層をショートする配線を容易に形成することが出来る。従って、第４実施形態に係る半導体記憶装置１は、メモリセルアレイ１０のプロセス難易度を抑制することが出来る。
また、第４実施形態に係る半導体記憶装置１では、ワード線ＷＬｅを引き出す長さが、ワード線ＷＬｏを引き出す長さよりも長く設計されている。このような場合に第４実施形態に係る半導体記憶装置１は、隣り合うワード線ＷＬｏ及びＷＬｅに対してそれぞれ導電体３４ｏ及び３４ｅを設ける際に、隣り合う導電体３４ｏ及び３４ｅがショートするリスクを抑制することが出来る。
また、第４実施形態に係る半導体記憶装置１では、積層方向に配列するワード線ＷＬｅと、積層方向に配列するワード線ＷＬｏとを、それぞれショートしている。つまり、第４実施形態に係る半導体記憶装置１は、ワード線ドライバ１７が駆動するワード線ＷＬの本数を実質的に減らしている。これにより第４実施形態に係る半導体記憶装置１は、ワード線ＷＬの選択及び駆動に必要な回路の面積を抑制することが出来るため、半導体記憶装置１の回路面積を抑制することが出来る。
また、第４実施形態に係る半導体記憶装置１では、プロセス難易度が低下するため、メモリセルアレイ１０の一方からワード線ＷＬｅ及びＷＬｏを共に引き出すことを容易に実現することが出来る。
尚、以上の説明では、領域ＨＲにおいて、ワード線ＷＬｏに対応する導電体３０ｏ、３１ｏ、３２ｏ、及び３３ｏが、ワード線ＷＬｅに対応する導電体３０ｅ、３１ｅ、３２ｅ、及び３３ｅよりもメモリセルアレイ１０の外側に向かって引き出されている場合を例に説明したが、これに限定されない。例えば、ワード線ＷＬｅに対応する導電体３０ｅ、３１ｅ、３２ｅ、及び３３ｅを、導電体３０ｏ、３１ｏ、３２ｏ、及び３３ｏよりもメモリセルアレイ１０の外側に向かって引き出すようにしても良い。このような場合においても、以上の説明と同様の効果を得ることが出来る。
［５］第５実施形態
次に、第５実施形態に係る半導体記憶装置１について説明する。第５実施形態は、半導体記憶装置１が複数のメモリセルアレイ１０を備える場合において、各種動作が実行されるメモリセルＭＣの選択順番に関するものである。
［５−１］構成
まず、図２７を用いて第５実施形態に係る半導体記憶装置１の構成について説明する。図２７には、第５実施形態に係る半導体記憶装置１のブロック図が示されている。図２７に示すように半導体記憶装置１は、複数のメモリセルアレイ１０及び複数のＳＡ＆ＷＤ１８を備えている。具体的には、半導体記憶装置１は、例えばメモリセルアレイ１０Ａ、１０Ｂ、及び１０Ｃ、並びにＳＡ＆ＷＤ１８Ａ及び１８Ｂを備えている。
メモリセルアレイ１０Ａ、１０Ｂ、１０Ｃの構成は、上記実施形態で説明したメモリセルアレイ１０の構成と同様であり、例えばカラム方向（ビット線方向）にメモリセルアレイ１０Ａ、１０Ｂ、１０Ｃの順に配列している。
ＳＡ＆ＷＤ１８は、第１実施形態で図１及び図２を用いて説明したライトドライバ１３及びセンスアンプ１４の組に対応している。例えば、メモリセルアレイ１０Ａ及び１０Ｂ間にＳＡ＆ＷＤ１８Ａが配置され、メモリセルアレイ１０Ｂ及び１０Ｃ間にＳＡ＆ＷＤ１８Ｂが配置される。隣り合うメモリセルアレイ１０間に配置されたＳＡ＆ＷＤ１８は、例えば隣り合うメモリセルアレイ１０で共有されても良いし、並列に駆動可能なように構成されても良い。その他の構成は、第１〜第４実施形態で説明した半導体記憶装置１の構成と同様のため、説明を省略する。
［５−２］動作
次に、図２８を用いて第５実施形態に係る半導体記憶装置１の動作について説明する。図２８は、半導体記憶装置１の書き込み動作時における動作順番の一例が示されたメモリセルアレイの平面レイアウト図であり、メモリセルアレイ１０Ａ及び１０Ｂを対象とした動作が示されている。
図２８に示すようにコントローラ１１は、まずメモリセルアレイ１０Ａのビット線ＢＬ０及びワード線ＷＬｏ０を選択した書き込み動作を実行する。次にコントローラ１１は、メモリセルアレイ１０Ｂのビット線ＢＬ０及びワード線ＷＬｏ０を選択した書き込み動作を実行する。同様に、コントローラ１１は、メモリセルアレイ１０Ａのビット線ＢＬ０及びワード線ＷＬｏ２を選択した書き込み動作と、メモリセルアレイ１０Ｂのビット線ＢＬ０及びワード線ＷＬｏ２を選択した書き込み動作と、を順に実行する。
尚、以上の説明では、メモリセルアレイ１０Ａを選択した書き込み動作で選択されたビット線ＢＬ及びワード線ＷＬと、続くメモリセルアレイ１０Ｂを選択した書き込み動作で選択されたビット線ＢＬ及びワード線ＷＬと対応している場合を例に説明したが、これに限定されない。例えば、コントローラ１１がメモリセルアレイ１０Ａのビット線ＢＬ０及びワード線ＷＬｏ０を選択した書き込み動作を実行した後に、メモリセルアレイ１０Ｂにおいて異なるビット線ＢＬ及びワード線ＷＬを選択した書き込み動作を実行するようにしても良い。
［５−３］第５実施形態の効果
以上のように、第５実施形態係る半導体記憶装置１では、メモリセルアレイ１０Ａを選択した動作と、メモリセルアレイ１０Ｂを選択した書き込み動作とが交互に実行される。ここで、図２９に示す比較例を参照して、第５実施形態の効果について説明する。図２９には、第５実施形態の比較例に係る半導体記憶装置１の書き込み動作時における動作順番の一例が示されている。
図２９に示すように、比較例においてコントローラ１１は、メモリセルアレイ１０Ａのビット線ＢＬ０を選択して、且つワード線ＷＬｏ０、ＷＬｏ１、ＷＬｏ２、及びＷＬｏ３を順に選択した書き込み動作を実行する。つまり、比較例においてコントローラ１１は、同一のメモリセルアレイ１０を選択した書き込み動作を連続して実行している。この場合、図２８を用いて説明した第５実施形態における書き込み動作後の半導体記憶装置１の温度分布と、図２９を用いて説明した比較例における書き込み動作後の半導体記憶装置１の温度分布とは、例えば図３０に示すようなものになる。図３０には、図２８及び図２９のＡ−Ｂ−Ｃ線に沿ったメモリセルアレイ１０の温度分布の一例が示されている。
図３０に示すように、図２９を用いて説明した比較例のように同一のメモリセルアレイ１０内に集中してアクセスする場合、集中してアクセスしているメモリセルアレイ１０Ａの温度が大きく上昇する。一方で、図２８を用いて説明した第５実施形態のように複数のメモリセルアレイ１０で分散してアクセスする場合、メモリセルアレイ１０Ａにアクセスしている時に発生した熱がメモリセルアレイ１０Ｂに分散し、メモリセルアレイ１０Ｂにアクセスしている時に発生した熱がメモリセルアレイ１０Ａに分散する。
これにより、第５実施形態に係る半導体記憶装置１では、書き込み動作を実行した場合におけるメモリセルアレイ１０Ａ及び１０Ｂの温度上昇幅が比較例よりも小さくなる。従って、第５実施形態に係る半導体記憶装置１は、書き込み動作時における熱によるディスターブの影響を抑制することが出来、メモリセルＭＣが記憶するデータの信頼性を向上することが出来る。
また、第５実施形態に係る半導体記憶装置１では、同一メモリセルアレイ１０内で連続にアクセスされるメモリセルＭＣが隣り合わないように設定されている。言い換えると、コントローラ１１が、同一のメモリセルアレイ１０が再度選択した際に、前にアクセスしたメモリセルＭＣと次にアクセスするメモリセルＭＣとの間に、異なるメモリセルＭＣが配置された状態で書き込み動作を実行する。
この場合、選択メモリセルＭＣと隣り合う非選択メモリセルＭＣは、直近で書き込み動作が実行されていないため、比較的温度が低い状態になっている。つまり、第５実施形態に係る半導体記憶装置１では、選択メモリセルＭＣで発生した熱を、さらに隣り合うメモリセルＭＣに対して分散させることが出来る。従って、第５実施形態に係る半導体記憶装置１は、選択メモリセルＭＣの温度上昇を抑制することが出来、書き込み動作時における熱によるディスターブの影響をさらに抑制することが出来る。
尚、以上の説明は、書き込み動作を例に挙げて説明したが、これに限定されない。例えば、以上で説明した動作順番は、読み出し動作に対しても適用することが可能である。このような場合においても第５実施形態に係る半導体記憶装置１は、以上の説明と同様の効果を得ることが出来る。
尚、以上で説明した半導体記憶装置１の動作は、外部のメモリコントローラがアドレスを指定することによって実現されても良いし、ロウデコーダ１６がロウアドレス情報のデコード方式を変更することによって実現されても良い。デコード方式を変更する場合にロウデコーダ１６は、例えば連続したアドレス情報から、複数のメモリセルアレイ１０を交互に選択し、且つ同一のメモリセルアレイ１０内で隣り合うメモリセルＭＣを連続して選択しないように、ロウアドレス情報をデコードする。
［６］第６実施形態
次に、第６実施形態に係る半導体記憶装置１について説明する。第６実施形態に係る半導体記憶装置１は、ビット線ＢＬに対応する導電体と半導体基板との間を接続し、各種動作時に選択メモリセルＭＣで発生した熱を半導体基板に拡散させるものである。
［６−１］構成
以下に、図３１及び図３２を用いて第６実施形態に係る半導体記憶装置１の構成について説明する。図３１には、第６実施形態におけるメモリセルアレイ１０の平面レイアウトの一例が示されている。図３２は、図３１のＡ−Ａ’線に沿ったメモリセルアレイ１０の断面図である。
図３１に示すように、メモリセルアレイ１０Ａ及び１０ＢがＸ方向に配列している。図３１に示すメモリセルアレイ１０の構成は、例えば第１実施形態で図３を用いて説明したメモリセルアレイ１０の構成に対して、ビット線ＢＬに対応する導電体の一端及び他端にそれぞれビアコンタクト２４Ａ及び２４Ｂが設けられている点が異なっている。ビアコンタクト２４は、例えば金属等の導電体で形成される。尚、ビアコンタクト２４を構成する材料はこれに限定されず、あらゆる材料を使用することが可能である。
図３２に示すメモリセルアレイ１０の断面図は、第１実施形態で図４を用いて説明したメモリセルアレイ１０の断面図において第１層〜第５層を抽出して示し、半導体基板５０及びビット線ＢＬの端部領域が表示されている点が異なっている。
図３２に示すように半導体記憶装置１の半導体基板５０上には、Ｐ型ウェル領域５１Ａ及び５１Ｂが形成されている。Ｐ型ウェル領域５１Ａの表面内には、ｎ＋不純物拡散領域５２Ａが形成され、Ｐ型ウェル領域５１Ｂの表面内には、ｎ＋不純物拡散領域５２Ｂ及び５２Ｃが形成されている。拡散領域５２Ａ、５２Ｂ、及び５２Ｃは、電界効果トランジスタを構成しない拡散領域である。そして、第２層においてメモリセルアレイ１０Ａに設けられた導電体２０Ａは、一端がビアコンタクト２４Ａを介して拡散領域５２Ａに接続され、他端がビアコンタクト２４Ｂを介して拡散領域５２Ｂに接続されている。同様に、第２層においてメモリセルアレイ１０Ｂに設けられた導電体２０Ａは、一端がビアコンタクト２４Ａを介して拡散領域５２Ｃに接続されている。
［６−２］第６実施形態の効果
以上のように、第６実施形態に係る半導体記憶装置１では、ビット線ＢＬに対応する導電体２０Ａが、電界効果トランジスタを構成しないｎ＋不純物拡散領域５２に接続されている。また、このｎ＋不純物拡散領域５２は、Ｐ型ウェル領域５１の表面内に形成されているため、ビット線ＢＬからＰ型ウェル領域５１に向かう方向が、ＰＮ接合の逆バイアス方向となっている。
つまり、第６実施形態に係る半導体記憶装置１では、ビット線ＢＬがビアコンタクト２４を介して拡散領域５２に接続されているが、逆バイアス方向のＰＮ接合によって、ビット線ＢＬから半導体基板５０に向かう電流が流れ辛くなっている。一方でＰＮ接合は、熱流に対する整流作用は有していないため、選択メモリセルＭＣで発生した熱はビット線ＢＬ及びビアコンタクト２４を介して半導体基板５０に拡散する。
ここで、図３３を用いて、選択メモリセルＭＣに発生した熱が拡散する際の熱流の動きについて説明する。図３３には、図３２に示すメモリセルアレイ１０Ａの導電体２０Ａに接続されたメモリセルＭＣが選択された場合における、熱流の動きの一例が示されている。図３３に示すように、選択メモリセルＭＣに電流が流れて生じた熱は、導電体２０Ａ並びにビアコンタクト２４Ａ及び２４Ｂを介して拡散領域５２Ａ及び５２Ｂに伝わる。Ｐ型ウェル領域５１及び拡散領域５２で構成されたＰＮ接合は、熱流に対する整流性を有していないため、選択メモリセルＭＣから発生した熱流は、さらに半導体基板５０内に拡散する。そして半導体基板５０に拡散した熱流は、拡散領域５２Ｃ上に設けられたビアコンタクト２４Ａを介して、メモリセルアレイ１０Ｂに拡散する。
このように、第６実施形態に係る半導体記憶装置１は、メモリセルアレイ１０Ａで発生した熱流を半導体基板５０に拡散させ、さらにこの熱流を隣り合うメモリセルアレイ１０Ｂに拡散させることが出来る。
これにより、第６実施形態に係る半導体記憶装置１は、各種動作が実行されるメモリセルアレイ１０の温度上昇を抑制することが出来る。従って、第６実施形態に係る半導体記憶装置１は、各種動作時において選択メモリセルで発生した熱によって生じるディスターブの影響を抑制することが出来るため、メモリセルＭＣが記憶するデータの信頼性を向上することが出来る。
尚、以上で説明した第６実施形態に係る半導体記憶装置１の効果は、ビアコンタクト２４が熱伝導率の高い金属材料で設けられた場合に、特に大きな効果を得ることが出来る。これに限定されず、ビアコンタクト２４に用いる材料としては、熱伝導率の高い材料を用いることが好ましい。
尚、本実施形態では、最下層のビット線ＢＬに対応する導電体２０Ａの一端及び他端を、ビアコンタクト２４を介して拡散領域５２に接続した場合を例に説明したが、これに限定されない。例えば、導電体２０Ａの一端又は他端のみを、ビアコンタクト２４を介して拡散領域５２に接続しても良い。また、他の配線層に設けられたビット線ＢＬに対応する導電体を、以上で説明した導電体２０Ａと同様に、ビアコンタクト２４を介してＰ型ウェル領域５１の表面内に設けられた拡散領域５２に接続しても良い。
また、本実施形態では、Ｐ型ウェル領域５１及びｎ＋不純物拡散領域５２によりＰＮ接合を構成した場合を例に挙げたが、これに限定されない。例えば、Ｐ型ウェル領域５１の代わりに、半導体基板５０上に形成されたＮ型ウェル領域を用いても良い。この場合、Ｎ型ウェル領域の表面内にｐ＋不純物拡散領域が形成され、Ｎ型ウェル領域及びｐ＋不純物拡散領域によりＰＮ接合が構成される。そして、このような構成の半導体記憶装置では、このｐ＋不純物拡散領域に対してビアコンタクト２４を接続することにより、以上で説明した第６実施形態の効果と同様の効果を得ることが出来る。
［７］第７実施形態
次に、第７実施形態に係る半導体記憶装置１について説明する。第７実施形態は、第６実施形態がビット線ＢＬを介して半導体基板５０に熱を拡散させるのに対して、ワード線ＷＬを介して半導体基板５０に熱を拡散させるものである。
［７−１］構成
以下に、図３４及び図３５を用いて第７実施形態に係る半導体記憶装置１の構成について説明する。図３４には、第７実施形態におけるメモリセルアレイ１０の平面レイアウトの一例が示されている。図３５は、図３４のＡ−Ａ’線に沿ったメモリセルアレイ１０の断面図である。
図３４に示す例では、Ｙ方向に第４実施形態で図２４を用いて説明したメモリセルアレイ１０Ａ及び１０Ｂが配列し、メモリセルアレイ１０ＢがＸ軸を対称軸として反転した構成となっている。そしてメモリセルアレイ１０Ａ及び１０Ｂは、メモリセルアレイ１０Ａの導電体３４ｅとメモリセルアレイ１０Ｂの導電体３４ｏとが対向し、メモリセルアレイ１０Ａの導電体３４ｏとメモリセルアレイ１０Ｂの導電体３４ｅとが対向するように、Ｘ方向にシフトして配置されている。
そして、メモリセルアレイ１０Ａの導電体３４ｅとメモリセルアレイ１０Ｂの導電体３４ｏとの間隔Ｌ３と、メモリセルアレイ１０Ａの導電体３４ｏとメモリセルアレイ１０Ｂの導電体３４ｅとの間隔Ｌ４は、例えば略同一となっている。間隔Ｌ３及びＬ４は、例えばプロセス設計上で、メモリセルアレイ１０Ａの導電体３４ｅ及び３４ｏと、メモリセルアレイ１０Ｂの導電体３４ｅ及び３４ｏとが最小となる間隔となっている。
図３５に示すメモリセルアレイ１０Ａの断面は、第４実施形態で図２５を用いて説明し領域ＨＲにおける断面構造に対応し、メモリセルアレイ１０Ｂの断面は、第４実施形態で図２６を用いて説明した領域ＨＲにおける断面構造をＹ方向に反転したものに対応している。
図３５に示すように、半導体記憶装置１の半導体基板５０上には、Ｐ型ウェル領域５１Ｃが形成されている。Ｐ型ウェル領域５１Ｃの表面内には、ｎ＋不純物拡散領域５２Ｄ及び５２Ｅが形成されている。拡散領域５２Ｄ及び５２Ｅは、電界効果トランジスタを構成しない拡散領域に対応している。そして、メモリセルアレイ１０Ａの導電体３４ｅが、拡散領域５２Ｄに接続され、メモリセルアレイ１０Ｂの導電体３４ｏが、拡散領域５２Ｅに接続されている。
［７−２］第７実施形態の効果
以上の構成により第７実施形態に係る半導体記憶装置１は、第６実施形態と同様に、ワード線ＷＬに対応する導電体を介して半導体基板５０に熱を拡散させることが出来る。具体的には、第６実施形態に係る半導体記憶装置１は、例えばメモリセルアレイ１０Ａの選択メモリセルＭＣで発生した熱を半導体基板５０に拡散させ、さらにこの熱を隣り合うメモリセルアレイ１０Ｂに拡散させることが出来る。
これにより、第７実施形態に係る半導体記憶装置１は、各種動作が実行されるメモリセルアレイ１０の温度上昇を抑制することが出来る。従って、第７実施形態に係る半導体記憶装置１は、各種動作時において選択メモリセルで発生した熱によって生じるディスターブの影響を抑制することが出来るため、メモリセルＭＣが記憶するデータの信頼性を向上することが出来る。
また、第７実施形態に係る半導体記憶装置１では、メモリセルアレイ１０Ａ及び１０Ｂがシフトして配置されている。具体的には、ワード線ＷＬｏの配線引き出し部とワード線ＷＬｅの配線引き出し部とが対向するように配置されている。この場合、隣り合うメモリセルアレイ１０の端部間の距離を均一にすることが出来る。
これにより、第７実施形態に係る半導体記憶装置１は、隣り合うメモリセルアレイ１０で伝導される熱の偏りを抑制することが出来るため、隣り合うメモリセルアレイ１０間で熱を拡散させる効率を向上することが出来る。
また、本実施形態では、Ｐ型ウェル領域５１及びｎ＋不純物拡散領域５２によりＰＮ接合を構成した場合を例に挙げたが、これに限定されない。例えば、Ｐ型ウェル領域５１の代わりに、半導体基板５０上に形成されたＮ型ウェル領域を用いても良い。この場合、Ｎ型ウェル領域の表面内にｐ＋不純物拡散領域が形成され、Ｎ型ウェル領域及びｐ＋不純物拡散領域によりＰＮ接合が構成される。そして、このような構成の半導体記憶装置では、このｐ＋不純物拡散領域に対して導電体３４を接続することにより、以上で説明した第７実施形態の効果と同様の効果を得ることが出来る。
［８］第８実施形態
次に、第８実施形態に係る半導体記憶装置１について説明する。第８実施形態は、半導体記憶装置１が複数のメモリセルアレイ１０を備え、さらに半導体記憶装置１がメモリセルアレイ１０近傍の温度を検知する回路を備えるものである。
［８−１］構成
以下に、図３６を用いて第８実施形態に係る半導体記憶装置１の構成について説明する。図３６は図２７と同様の半導体記憶装置１のブロック図であり、温度検知回路６０の回路構成が追加されて示されている。図３６に示すように半導体記憶装置１は、温度検知回路６０Ａ及び６０Ｂを備えている。
温度検知回路６０は、所望の箇所の温度を検知し、コントローラ１１は温度検知回路６０が検知した温度に基づいて半導体記憶装置１の動作を制御する。温度検知回路６０Ａは、定電流源６１Ａ、比較器６２Ａ、及びダイオード素子６３Ａを備えている。
定電流源６１Ａは、電源線ＶＰＰと比較器６２Ａの第１入力ノードとの間に接続され、定電流Ｉrefを供給する。比較器６２Ａの第２入力ノードには参照電圧Ｖrefが入力され、比較信号Ｖtemp０を出力する。ダイオード素子６３Ａのアノードは比較器６２Ａの第１入力ノードに接続され、ダイオード素子６３Ａのカソードは例えばＳＡ＆ＷＤ１８Ａの領域に接地されている。温度検知回路６０Ｂの構成は温度検知回路６０Ａの構成と同様であり、比較器６２Ｂが比較信号Ｖtemp１を出力し、ダイオード素子６３ＢがＳＡ＆ＷＤ１８Ｂの領域に接地されている点が異なっている。
［８−２］第８実施形態の効果
以上の構成により第８実施形態に係る半導体記憶装置１は、メモリセルアレイ１０近傍の温度を監視することが出来る。例えば、ダイオード素子６３Ａ及び６３Ｂが接続されている箇所の温度が変化すると、ダイオード素子６３Ａ及び６３Ｂの閾値電圧−温度依存性に基づいて電圧降下が生じる。これに対して比較器６２Ａ及び６２Ｂは、適切な参照電圧Ｖrefを設定することにより、ダイオード素子６３Ａ及び６３Ｂの温度が所定の温度を超えたかどうか（例えば、高温状態か低温状態かどうか）を判定することが出来る。
つまり、コントローラ１１は、温度検知回路６０Ａ及び６０Ｂの比較器６２Ａ及び６２Ｂが出力する比較信号Ｖtemp０及びＶtemp１を確認することによって、メモリセルアレイ１０Ａ及び１０Ｂ近傍の温度状態を知ることが出来る。
例えばコントローラ１１は、比較信号Ｖtempに基づいて、各種動作の対象とするメモリセルアレイ１０を切り替える。具体的には、図３６に示す例において温度検知回路６０Ａ及び６０Ｂがそれぞれ高温状態及び低温状態となっている場合に、コントローラ１１がメモリセルアレイ１０Ａ及び１０Ｂに対するアクセスを制限し、メモリセルアレイ１０Ｃを選択した動作を優先的に実行することが考えられる。
これにより、第８実施形態に係る半導体記憶装置１は、高温状態のメモリセルアレイ１０に対する各種動作を回避することが出来る。従って、第８実施形態に係る半導体記憶装置１は、各種動作時において熱によるディスターブの影響を抑制することが出来るため、メモリセルＭＣが記憶するデータの信頼性を向上することが出来る。
［９］第９実施形態
次に、第９実施形態に係る半導体記憶装置１について説明する。第９実施形態は、半導体記憶装置１がマトリクス状に配置された複数のメモリセルアレイ１０を備える場合において、各種動作が並列に実行されるメモリセルアレイ１０の組み合わせに関するものである。
［９−１］構成
まず、図３７を用いて第９実施形態に係る半導体記憶装置１の構成について説明する。図３７には、第９実施形態に係る半導体記憶装置１のブロック図が示されている。図３７に示すように半導体記憶装置１は、マトリクス状に配置されたメモリグループＧＲ０〜ＧＲ３を備えている。
各メモリグループＧＲは、マトリクス状に配置されたメモリセルアレイ１０Ａ、１０Ｂ、１０Ｃ、及び１０Ｄを含んでいる。そして、例えばメモリセルアレイ１０Ａ及び１０Ｂ間と、メモリセルアレイ１０Ｃ及び１０Ｄ間にそれぞれロウデコーダＲＤが設けられ、メモリセルアレイ１０Ａ及び１０Ｃ間と、メモリセルアレイ１０Ｂ及び１０Ｄ間にそれぞれセンスアンプＳＡが設けられている。尚、図３７に示されているセンスアンプＳＡ及びロウデコーダＲＤは、それぞれビット線ＢＬ及びワード線ＷＬを駆動する回路に対応しており、他の回路を含んでいても良い。
以上で説明した半導体記憶装置１では、ロウ方向（ワード線方向）において、メモリグループＧＲ０のメモリセルアレイ１０Ｂ及び１０Ｄが、メモリグループＧＲ１のメモリセルアレイ１０Ａ及び１０Ｃにそれぞれ隣り合い、メモリグループＧＲ２のメモリセルアレイ１０Ｂ及び１０Ｄが、メモリグループＧＲ３のメモリセルアレイ１０Ａ及び１０Ｃにそれぞれ隣り合っている。また、カラム方向（ビット線方向）において、メモリグループＧＲ０のメモリセルアレイ１０Ｃ及び１０Ｄが、メモリグループＧＲ２のメモリセルアレイ１０Ａ及び１０Ｂにそれぞれ隣り合い、メモリグループＧＲ１のメモリセルアレイ１０Ｃ及び１０Ｄが、メモリグループＧＲ３のメモリセルアレイ１０Ａ及び１０Ｂにそれぞれ隣り合っている。その他の構成は、第１〜第８実施形態で説明した半導体記憶装置１の構成と同様のため、説明を省略する。
［９−２］動作
以上で説明した半導体記憶装置１においてコントローラ１１は、複数のメモリセルアレイ１０を制御して並列に各種動作を実行することが出来る。ここで、図３８〜図４０を用いて、第９実施形態においてコントローラ１１が並列に各種動作を実行するメモリセルアレイ１０の組み合わせについて説明する。図３８〜図４０には、第９実施形態に係る半導体記憶装置１においてコントローラ１１が並列に各種動作を実行するメモリセルアレイ１０の組み合わせの一例が示されている。
図３８に示す例は、コントローラ１１がメモリグループＧＲ毎に同様の箇所に位置する１つのメモリセルアレイにアクセスするものである。具体的には、コントローラ１１は、メモリグループＧＲ０〜ＧＲ３のメモリセルアレイ１０Ａに並列にアクセスする。一方でコントローラ１１は、メモリグループＧＲ０〜ＧＲ３のメモリセルアレイ１０Ｂ、１０Ｃ、及び１０Ｄに対してアクセスしない。同様にコントローラ１１は、メモリグループＧＲ０〜ＧＲ３のメモリセルアレイ１０Ｂに並列にアクセスしている場合、メモリグループＧＲ０〜ＧＲ３のメモリセルアレイ１０Ｃに並列にアクセスしている場合、メモリグループＧＲ０〜ＧＲ３のメモリセルアレイ１０Ｄに並列にアクセスしている場合に、それぞれその他のメモリセルアレイ１０にアクセスしない。つまり本例では、各種動作が実行されているメモリセルアレイ１０と隣り合うメモリセルアレイ１０では、各種動作が実行されない。
図３９に示す例は、コントローラ１１がロウ方向においてストライプ状に位置するメモリセルアレイ１０にアクセスするものである。具体的には、コントローラ１１は、ロウ方向に配列している、メモリグループＧＲ０のメモリセルアレイ１０Ａ及び１０Ｂ並びにメモリグループＧＲ１のメモリセルアレイ１０Ａ及び１０Ｂと、メモリグループＧＲ２のメモリセルアレイ１０Ａ及び１０Ｂ並びにメモリグループＧＲ３のメモリセルアレイ１０Ａ及び１０Ｂとに並列にアクセスする。一方でコントローラ１１は、メモリグループＧＲ０〜ＧＲ３のメモリセルアレイ１０Ｃ及び１０Ｄにアクセスしない。同様にコントローラ１１は、ロウ方向に配列している、メモリグループＧＲ０のメモリセルアレイ１０Ｃ及び１０Ｄ並びにメモリグループＧＲ１のメモリセルアレイ１０Ｃ及び１０Ｄと、メモリグループＧＲ２のメモリセルアレイ１０Ｃ及び１０Ｄ並びにメモリグループＧＲ３のメモリセルアレイ１０Ｃ及び１０Ｄとに並列にアクセスしている場合に、メモリグループＧＲ０〜ＧＲ３のメモリセルアレイ１０Ａ及び１０Ｂにアクセスしない。つまり本例では、各種動作が実行されているメモリセルアレイ１０とカラム方向に隣り合うメモリセルアレイ１０では、各種動作が実行されない。
図４０に示す例は、コントローラ１１がカラム方向においてストライプ状に位置するメモリセルアレイ１０にアクセスするものである。具体的には、コントローラ１１は、カラム方向に配列している、メモリグループＧＲ０のメモリセルアレイ１０Ａ及び１０Ｃ並びにメモリグループＧＲ２のメモリセルアレイ１０Ａ及び１０Ｃと、メモリグループＧＲ１のメモリセルアレイ１０Ａ及び１０Ｃ並びにメモリグループＧＲ３のメモリセルアレイ１０Ａ及び１０Ｃとに並列にアクセスする。一方でコントローラ１１は、メモリグループＧＲ０〜ＧＲ３のメモリセルアレイ１０Ｂ及び１０Ｄにアクセスしない。同様にコントローラ１１は、カラム方向に配列している、メモリグループＧＲ０のメモリセルアレイ１０Ｂ及び１０Ｄ並びにメモリグループＧＲ２のメモリセルアレイ１０Ｂ及び１０Ｄと、メモリグループＧＲ１のメモリセルアレイ１０Ｂ及び１０Ｄ並びにメモリグループＧＲ３のメモリセルアレイ１０Ｂ及び１０Ｄとに並列にアクセスしている場合に、メモリグループＧＲ０〜ＧＲ３のメモリセルアレイ１０Ａ及び１０Ｃにアクセスしない。つまり本例では、各種動作が実行されているメモリセルアレイ１０とロウ方向に隣り合うメモリセルアレイ１０では、各種動作が実行されない。
［９−３］第９実施形態の効果
以上のように第９実施形態に係る半導体記憶装置１では、コントローラ１１が複数のメモリセルアレイ１０に対して並列にアクセスする場合に、各種動作を実行しないメモリセルアレイ１０を設けている。
例えば、図３８に示す例では、各メモリグループＧＲ内のメモリセルアレイ１０Ａで発生した熱が、隣り合うメモリセルアレイ１０Ｂ及び１０Ｃに拡散し、さらに異なるメモリグループＧＲ間で隣り合うメモリセルアレイ１０にも拡散する。具体的には、例えばグループＧＲ１のメモリセルアレイ１０Ａで発生した熱が、メモリグループＧＲ０のメモリセルアレイ１０Ｂに拡散し、メモリグループＧＲ２のメモリセルアレイ１０Ａで発生した熱が、メモリグループＧＲ０のメモリセルアレイ１０Ｃに拡散する。図３９に図４０に示す例においても同様に、コントローラ１１がアクセスしたメモリセルアレイ１０で発生した熱が、隣り合うメモリセルアレイ１０で各種動作が実行されていないメモリセルアレイ１０に拡散する。
これにより、第９実施形態に係る半導体記憶装置１は、各種動作の実行時におけるメモリセルアレイ１０の温度上昇を抑制することが出来る。従って、第９実施形態に係る半導体記憶装置１は、各種動作時における熱によるディスターブの影響を抑制することが出来、メモリセルＭＣが記憶するデータの信頼性を向上することが出来る。
尚、以上の説明では、メモリセルアレイ１０が４×４のマトリクス状に配置されている場合を例に説明したが、これに限定されない。例えば、第９実施形態で説明した動作は、メモリセルアレイ１０の個数が図３７に示されたメモリセルアレイ１０の個数よりも多い場合及び少ない場合にも同様に適用することが可能である。
また、以上で説明した並列に各種動作が実行されるメモリセルアレイ１０の組み合わせは、これに限定されない。例えば、図３８を用いて説明した例において、メモリグループＧＲ毎に、対角線に位置するメモリセルアレイ１０に対して並列にアクセスするようにしても良い。この場合にコントローラ１１は、例えば各メモリグループＧＲのメモリセルアレイ１０Ａ及び１０Ｄに対して並列にアクセスする。
また、図３９及び図４０において、コントローラ１１がストライプ状に位置するメモリセルアレイ１０にアクセスする場合の一例について説明したが、これに限定されない。例えば図３９に示す例では、ロウ方向に交互にメモリセルアレイ１０の選択及び非選択を設定したが、アクセスするメモリセルアレイ１０間には、複数の非選択のメモリセルアレイ１０が配置されていても良い。図４０に示す例についても同様に、コントローラ１１がアクセスするメモリセルアレイ１０間には、複数の非選択のメモリセルアレイ１０が配置されていても良い。
［１０］変形例等
上記実施形態における半導体記憶装置１は、第１乃至第７導電体を含む。第１導電体＜図４、３１ｅ＞は、第１方向＜図４、Ｙ方向＞に延伸している。第２導電体は、第１導電体の上方において第１方向と異なる第２方向＜図４、Ｘ方向＞に延伸している。第３及び第４導電体＜図４、３０ｏ及び３１ｏ＞は、第２導電体の上方において、第１方向に延伸し且つ第２方向に隣り合っている。第５導電体＜図４、ＭＣＬ＞は可変抵抗部を含み、第１及び第２導電体間に設けられている。第６導電体＜図４、ＭＣＵ＞は可変抵抗部を含み、第３及び第２導電体間に設けられている。第７導電体＜図４、ＭＣＵ＞は可変抵抗部を含み、第４及び第２導電体間に設けられている。第１方向と第２方向とで形成される平面において、第５導電体の第２方向における中心が、第６導電体と第７導電体との間に位置する。
これにより、メモリセルが記憶するデータの信頼性を向上することが可能な半導体記憶装置を提供することが出来る。
尚、上記実施形態では、半導体記憶装置１として相変化メモリを例に説明したが、これに限定されない。各実施形態は、例えばＲｅＲＡＭ（Resistance Random Access Memory）等、その他の抵抗変化メモリに対しても適用することが出来る。
尚、上記実施形態では、ビット線ＢＬに対応する導電体と、ワード線ＷＬに対応する導電体との間に設けられたメモリセルＭＣが、可変抵抗部４０及びダイオード部４１により構成されている場合を例に説明したが、これに限定されない。例えば、メモリセルＭＣはその他の導電体を含んでいても良く、可変抵抗部４０及びダイオード部４１間にその他の導電体が挿入されていても良い。
尚、上記実施形態では、各メモリユニットＭＵに対応するビット線ＢＬがＺ方向に沿って配列している場合を例に説明したが、これに限定されない。各メモリユニットＭＵに対応するビット線ＢＬの配置は、ビット線ＢＬに対応する導電体とビット線ドライバ１５との接続関係に基づいて変更することが出来る。例えば、同じ配線層に設けられたビット線ＢＬのグループを、１つのメモリユニットＭＵに対応付けても良い。この場合にグローバルビット線ＧＢＬは、上記実施形態では面内で分岐しているのに対して、配線層毎に分岐する。半導体記憶装置１は、このようにメモリユニットＭＵの設計が異なる場合においても上記実施形態を適用することが可能であり、同様の効果を得ることが出来る。
尚、上記実施形態では、メモリセルＭＣに使用するダイオードＤＩとしてＰＮ接合ダイオード又はショットキーダイオードを用いた場合を例に説明したが、これに限定されず、この他の特性や構造を持つ整流素子も適用することが出来る。例えば、図４１に示すようなＭＩＭ（Metal Insulator Metal）ダイオードや、図４２に示すようなカルコゲナイド系を利用したダイオード等の双方向ダイオードを用いても良い。
双方向ダイオードは、電流を一方向にしか流さない機能を持った通常のダイオードにおける逆バイアスに相当する電圧を印加しても、電圧値によっては電流を流す。上記実施形態は、このようにその他の整流特性を有する整流素子を用いた場合でも、整流に関する特性に応じて電圧条件を適宜変更することにより実施することが出来る。
ダイオードＤＩがＭＩＭダイオードである場合、図４１に示すようにダイオード部４１は、第１金属層、絶縁層、及び第２金属層が順に積層された構造となる。ダイオードＤＩがカルコゲナイド系を利用したダイオードである場合、図４２に示すように第１カルコゲナイド層及び第２カルコゲナイド層が順に積層された構造となる。図４２に示すカルコゲナイド層に使用されるカルコゲナイド系材料としては、ＡｇＴｅ、ＧｅＴｅ、ＳｂＴｅ、ＳｂＳｅ等が挙げられる。カルコゲナイド系材料を利用した整流素子としては、リテンション時間が非常に短いような素子が望ましい。具体的には、電圧を印加している最中には低抵抗であり、電圧を立ち下げると直ちに高抵抗になるような整流素子を用いることが望ましい。
尚、上記実施形態では、メモリセルＭＣ内の各整流素子（ダイオード）の一端がビット線ＢＬ、他端が可変抵抗素子ＶＲに接続されており、ビット線ＢＬから可変抵抗素子ＶＲに向かう方向が順バイアスとなるように構成されている。これに対して、その他の整流特性を有する整流素子を使用する場合には、メモリセルＭＣ内での配置が適宜変更されても良い。
尚、上記実施形態では、図示せぬ領域にて同じワード線ＷＬに対応する導電体の組や、同じメモリユニットＭＵに対応するビット線ＢＬに対応する導電体の組が、積層方向に沿った直線上に配置された場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１は、同じワード線ＷＬに対応する導電体の組において、上層に対応する導電体が一方向に少しずつシフトするような構造であっても良いし、さらに、上層に対応する導電体がシフトする方向が途中で反転するような構造であっても良い。このように各実施形態に係る半導体記憶装置１は、各配線層間でシフトする方向や距離を任意に設定することが可能である。
尚、第１実施形態では、ビット線ＢＬを共有するワード線ＷＬｏ及びＷＬｅが平面レイアウトにおいて重ならない場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１では、プロセス起因の合わせずれが生じる可能性が考えられる。このような場合、ワード線ＷＬｏ０に対応する導電体３０ｏと、ワード線ＷＬｅ０に対応する導電体３０ｅとが、一部重なる可能性がある。同様に、ワード線ＷＬｏ０に対応する導電体３０ｏと、ワード線ＷＬｅ１に対応する導電体３１ｅとが、一部重なる可能性がある。
このような場合においても半導体記憶装置１は、ビット線ＢＬを共有し且つ近接するメモリセルＭＣＬ及びＭＣＬがある程度シフトして配置されていれば、熱を分散する効果を十分に得ることが出来る。具体的には、メモリセルＭＣＬ及びＭＣＵの中心間の距離が、ビット線方向（例えば、図４に示すＸ方向）において当該メモリセルＭＣの半径以上となっていることが好ましい。ここで“半径”とは、メモリセルが円筒状のピラーである場合には、その円筒の半径に対応し、メモリセルが矩形のピラーである場合には、そのピラー内に最も大きな円筒を形成したと仮定し、仮定した円筒の半径に対応する。
同様に、第２実施形態では、ワード線ＷＬを共有するビット線ＢＬｏ及びＢＬｅが平面レイアウトにおいて重ならない場合を例に説明したが、これに限定されない。例えば、プロセス起因の合わせずれにより、メモリユニットＭＵ０においてビット線ＢＬｅに対応する導電体２０ｏと、ビット線ＢＬｏ０に対応する導電体２０ｅとが、一部重なる可能性がある。同様に、メモリユニットＭＵ０のビット線ＢＬｏに対応する導電体２０ｏと、メモリユニットＭＵ１のビット線ＢＬｅに対応する導電体２１ｅとが、一部重なる可能性がある。
このような場合においても半導体記憶装置１は、ワード線ＷＬを共有し且つ近接するメモリセルＭＣＬ及びＭＣＬがある程度シフトして配置されていれば、熱を分散する効果を十分に得ることが出来る。具体的には、形成されたメモリセルＭＣＬ及びＭＣＵの中心間の距離が、ワード線方向（例えば、図１４に示すＹ方向）において当該メモリセルＭＣの半径以上となっていることが好ましい。
以上における第１実施形態及び第２実施形態におけるプロセス起因の合わせずれに関する補足説明は、第１及び第２実施形態の組み合わせである第３実施形態についても同様に適用することが可能である。
尚、上記実施形態において、各メモリセルＭＣが１ビットのデータを保持する場合を例に説明したが、これに限定されない。例えば、メモリセルＭＣが２ビット以上のデータを保持してもよい。このような場合、メモリセルＭＣに含まれた可変抵抗素子ＶＲが取り得る抵抗状態は、少なくとも３種類以上となる。また、例えば可変抵抗素子ＶＲが３種類以上の抵抗状態を取り得ることに伴って、図示せぬ参照電流発生回路も同様に複数種類の参照電流を生成可能なように構成される。
尚、本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“遮断”とは、当該スイッチがオフ状態になっていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１０…メモリセルアレイ、１１…コントローラ、１２…電圧生成回路、１３…ライトドライバ、１４…センスアンプ、１５…ビット線ドライバ、１６…ロウデコーダ、１７…ワード線ドライバ

Claims (15)

  1. 第１のＮ型不純物拡散領域を含む第１のＰ型ウェル領域と、第２のＮ型不純物拡散領域を含む第２のＰ型ウェル領域とを有する基板と、
    前記基板の上方において、第１方向に延伸した第１導電体と、
    前記第１導電体の上方において、前記第１方向と異なる第２方向に延伸した第２導電体と、
    前記第２導電体の上方において、前記第１方向に延伸し、且つ前記第２方向に隣り合う第３及び第４導電体と、
    前記第１導電体と前記第２導電体との間に設けられ、可変抵抗部を含む第５導電体と、
    前記第３導電体と前記第２導電体との間に設けられ、可変抵抗部を含む第６導電体と、
    前記第４導電体と前記第２導電体との間に設けられ、可変抵抗部を含む第７導電体と、
    前記第１のＮ型不純物拡散領域と前記第１導電体の一端部分との間を接続する第１コンタクトと、
    前記第１導電体の他端部分と前記第２のＮ型不純物拡散領域との間を接続する第２コンタクトと、を備え、
    前記第１方向と前記第２方向とで形成される平面において、前記第５導電体の前記第２方向における中心が、前記第６導電体と前記第７導電体との間に位置する、半導体記憶装置。
  2. 前記第５導電体は、前記第１及び第２方向と異なる第３方向における一端及び他端が、それぞれ前記第１及び第２導電体と接触し、
    前記第６導電体の前記第３方向における一端及び他端が、それぞれ前記第３及び第２導電体と接触し、
    前記第７導電体の前記第３方向における一端及び他端が、それぞれ前記第４及び第２導電体と接触している、
    請求項１に記載の半導体記憶装置。
  3. 前記第２導電体に電気的に接続することが可能なセンスアンプをさらに備え、
    前記第１導電体、前記第３導電体、及び前記第４導電体は、各々がワード線として機能し、
    前記第２導電体は、ビット線として機能し、
    前記第５導電体、前記第６導電体、及び前記第７導電体は、各々がメモリセルとして機能する、
    請求項１又は請求項２に記載の半導体記憶装置。
  4. 前記第５乃至第７導電体は、各々がダイオード部を含み、
    前記第５導電体において、前記可変抵抗部の上方に前記ダイオード部が設けられ、
    前記第６導電体において、前記ダイオード部の上方に前記可変抵抗部が設けられ、
    前記第７導電体において、前記ダイオード部の上方に前記可変抵抗部が設けられている、
    請求項３に記載の半導体記憶装置。
  5. 前記第１導電体、前記第３導電体、及び前記第４導電体のうちいずれか１つに電気的に接続することが可能なセンスアンプをさらに備え、
    前記第１導電体、前記第３導電体、及び前記第４導電体は、各々がビット線として機能し、
    前記第２導電体は、ワード線として機能し、
    前記第５導電体、前記第６導電体、及び前記第７導電体は、各々がメモリセルとして機能する、
    請求項１又は請求項２に記載の半導体記憶装置。
  6. 前記第５乃至第７導電体は、各々がダイオード部を含み、
    前記第５導電体において、前記ダイオード部の上方に前記可変抵抗部が設けられ、
    前記第６導電体において、前記可変抵抗部の上方に前記ダイオード部が設けられ、
    前記第７導電体において、前記可変抵抗部の上方に前記ダイオード部が設けられている、
    請求項５に記載の半導体記憶装置。
  7. 前記第３及び第４導電体の上方において、前記第２方向に延伸した第８導電体と、
    前記第８導電体の上方において、前記第１方向に延伸した第９導電体と、
    前記第３導電体と前記第８導電体との間に設けられ、可変抵抗部を含む第１０導電体と、
    前記第４導電体と前記第８導電体との間に設けられ、可変抵抗部を含む第１１導電体と、
    前記第８導電体と前記第９導電体との間に設けられ、可変抵抗部を含む第１２導電体と、をさらに備え、
    前記第１方向と前記第２方向とで形成される平面において、前記第５及び第１２導電体と、前記第６及び第１０導電体と、前記第７及び第１１導電体とがそれぞれ重なり、
    前記第１２導電体の前記第２方向における中心が、前記第１０導電体と前記第１１導電体との間に位置する、
    請求項１乃至請求項６のいずれかに記載の半導体記憶装置。
  8. 前記第１導電体の下方において、前記第２方向に延伸し、且つ前記第１方向に隣り合う第８及び第９導電体と、
    前記第１導電体と前記第８導電体との間に設けられ、可変抵抗部を含む第１０導電体と、
    前記第１導電体と前記第９導電体との間に設けられ、可変抵抗部を含む第１１導電体と、をさらに備え、
    前記第１方向と前記第２方向とで形成される平面において、前記第５導電体の前記中心が、前記第１０導電体と前記第１１導電体との間に位置する、
    請求項１に記載の半導体記憶装置。
  9. 前記第５導電体の前記第１及び第２方向と異なる第３方向における一端及び他端が、それぞれ前記第１及び第２導電体と接触し、
    前記第６導電体の前記第３方向における一端及び他端が、それぞれ前記第３及び第２導電体と接触し、
    前記第７導電体の前記第３方向における一端及び他端が、それぞれ前記第４及び第２導電体と接触し、
    前記第１０導電体の前記第３方向における一端及び他端が、それぞれ前記第１及び第８導電体と接触し、
    前記第１１導電体の前記第３方向における一端及び他端が、それぞれ前記第１及び第９導電体と接触している、
    請求項８に記載の半導体記憶装置。
  10. 前記第２導電体、前記第８導電体、及び前記第９導電体のうちいずれか１つに電気的に接続することが可能なセンスアンプをさらに備え、
    前記第１導電体、前記第３導電体、及び前記第４導電体は、各々がワード線として機能し、
    前記第２導電体、前記第８導電体、及び前記第９導電体は、各々がビット線として機能し、
    前記第５導電体、前記第６導電体、前記第７導電体、前記第１０導電体、及び前記第１１導電体は、各々がメモリセルとして機能する、
    請求項８又は請求項９に記載の半導体記憶装置。
  11. 前記第５導電体、前記第６導電体、前記第７導電体、前記第１０導電体、及び前記第１１導電体は、各々がダイオード部を含み、
    前記第５導電体において、前記可変抵抗部の上方に前記ダイオード部が設けられ、
    前記第６導電体において、前記ダイオード部の上方に前記可変抵抗部が設けられ、
    前記第７導電体において、前記ダイオード部の上方に前記可変抵抗部が設けられ、
    前記第１０導電体において、前記ダイオード部の上方に前記可変抵抗部が設けられ、
    前記第１１導電体において、前記ダイオード部の上方に前記可変抵抗部が設けられている、
    請求項１０に記載の半導体記憶装置。
  12. 前記可変抵抗部は、ゲルマニウム、テルル、アンチモンを含む、
    請求項１乃至請求項１１のいずれかに記載の半導体記憶装置。
  13. 前記第１のＰ型ウェル領域は、前記第１のＮ型不純物拡散領域と異なる第３のＮ型不純物拡散領域をさらに含み、
    前記基板の上方において、前記第１導電体と離隔し、且つ前記第１方向に延伸した第１３導電体と、
    前記第１３導電体の上方において、前記第２方向に延伸した第１４導電体と、
    前記第１３導電体と前記第１４導電体との間に設けられ、可変抵抗部を含む第１５導電体と、
    前記第３のＮ型不純物拡散領域と前記第１３導電体の一端部分との間を接続する第３コンタクトと、
    をさらに備える、
    請求項１乃至請求項１２のいずれかに記載の半導体記憶装置。
  14. 前記基板は、第４のＮ型不純物拡散領域を含む第３のＰ型ウェル領域をさらに有し、
    前記第２導電体の一端部分と前記第４のＮ型不純物拡散領域との間を接続する第４コンタクトをさらに備える、
    請求項１乃至請求項１３のいずれかに記載の半導体記憶装置。
  15. 前記第３のＰ型ウェル領域は、前記第４のＮ型不純物拡散領域と異なる第５のＮ型不純物拡散領域をさらに含み、
    前記基板の上方において、前記第１導電体と離隔し、且つ前記第１方向に延伸した第１６導電体と、
    前記第１６導電体の上方において、前記第２導電体と離隔し、且つ前記第２方向に延伸した第１７導電体と、
    前記第１６導電体と前記第１７導電体との間に設けられ、可変抵抗部を含む第１８導電体と、
    前記第５のＮ型不純物拡散領域と前記第１７導電体の一端部分との間を接続する第５コンタクトと、
    をさらに備える、
    請求項１４に記載の半導体記憶装置。
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