JP5502635B2 - 半導体記憶装置 - Google Patents
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Description
本発明の実施形態は、メモリセルに抵抗変化素子を利用し、この抵抗変化素子を流れる電流によって情報の書き込みを行う半導体記憶装置に関する。
近年、記憶素子として抵抗変化素子を利用した半導体メモリ、例えばＰＲＡＭ（phase-change random access memory)やＭＲＡＭ（magnetic random access memory）などが注目され開発が行われている。ＭＲＡＭは、磁気抵抗（magnetoresistive)効果を利用してメモリセルに“１”または“０”情報を蓄積させることでメモリ動作を行うデバイスであり、不揮発性、高速動作、高集積性、高信頼性を兼ね備えるという特長を持つため、ＳＲＡＭ、ＰＳＲＡＭ（Pseudo SRAM）、ＤＲＡＭなどを置き換え可能なメモリデバイスの候補の一つとして位置付けられている。
磁気抵抗効果のうち、トンネル磁気抵抗（ＴＭＲ: tunneling magnetoresistive）効果を示す素子を用いたＭＲＡＭが数多く報告されている。ＴＭＲ効果素子としては、２枚の強磁性層とこれらに挟まれた非磁性層とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化を利用したＭＴＪ（magnetic tunnel junction）素子を使用するのが一般的である。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。低抵抗状態を“０”と定義し、高抵抗状態を“１”と定義することで、ＭＴＪ素子に１ビットデータを記録することができる。
ＭＲＡＭの書き込みは、例えば、ＭＴＪ素子に書き込み電流を流し、この書き込み電流の向きによって、ＭＴＪ素子の磁化配列を、平行状態から反平行状態、或いは反平行状態から平行状態に変化させる。例えば一般的な１Ｔｒ＋１ＭＴＪ型のメモリセルでは、ＭＴＪ素子の一端が第１のビット線に接続され，ＭＴＪ素子の他端が選択トランジスタの一方のソース／ドレイン領域に接続され、選択トランジスタの他方のソース／ドレイン領域は第２のビット線に接続される、という接続構成をとる。
このような構成を有する従来のＭＲＡＭは、ＭＴＪとＭＯＳトランジスタ（選択トランジスタ）とから構成されたメモリセルを備えている。セル面積の縮小のために、メモリセル中のＭＯＳトランジスタのソース領域はそれに隣接する他のメモリセルと共有されている。共通ソース線は、ビット線よりも下の層に設けられている。ビット線と共通ソース線とはそれぞれ別の工程で形成される。
IEDM2005 Technical Digest p.473-476 「A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM」
J. of Magn. Magn. Mater., 159, L1(1996)「Current-driven excitation of magnetic multilayers」
製造コストの増加の抑制およびプロセス歩留りの向上が可能となる、抵抗変化素子を備えた半導体記憶装置を提供すること。
実施形態の半導体記憶装置は、半導体基板上に第１の方向に並んで設けられた第１のＭＯＳＦＥＴおよび第２のＭＯＳＦＥＴと、前記第１および第２のＭＯＳＦＥＴの上方に設けられ、下端が前記第１および第２のＭＯＳＦＥＴのドレインに接続された第１の抵抗変化素子と、前記半導体基板上に第１の方向に並んで設けられた第３のＭＯＳＦＥＴおよび第４のＭＯＳＦＥＴと、前記第３および第４のＭＯＳＦＥＴの上方に設けられ、下端が前記第３および第４のＭＯＳＦＥＴのドレインに接続された第２の抵抗変化素子と、前記第１および第２のＭＯＳＦＥＴのソースに接続され第１の方向に延びる第１の配線と、前記第３および第４のＭＯＳＦＥＴのソースに接続され第１の方向に延びる第２の配線と、前記第１の抵抗変化素子の上端と前記第２の抵抗変化素子の上端とを接続する上部電極と、前記上部電極に接続され第１の方向に延びる第３の配線とを具備する。前記第１の配線と前記第２の配線と前記第３の配線とは、同じ層に設けられる。前記第１の配線と前記第２の配線と前記第３の配線とは、前記上部電極よりも高く配置される。前記第１の配線と前記第２の配線と前記第３の配線とはそれぞれ、その側面および底面にバリアメタル膜が設けられる。
以下、図面を参照しながら実施形態を説明する。
抵抗変化型メモリとしては、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic rando
m access memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：resistance random acc
ess memory）、相変化ランダムアクセスメモリ（ＰＲＡＭ：phase-change random access
memory）など様々な種類のメモリを使用することが可能である。本実施形態では、抵抗
変化型メモリとしてＭＲＡＭを一例に挙げて説明する。ＭＲＡＭは、トンネル磁気抵抗（
ＴＭＲ:tunneling magnetoresistive）効果を利用するＭＴＪ（magnetic tunnel junctio
n）素子を記憶素子として備え、このＭＴＪ素子の磁化状態により情報を記憶する。
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変化型メモリとしてＭＲＡＭを一例に挙げて説明する。ＭＲＡＭは、トンネル磁気抵抗（
ＴＭＲ:tunneling magnetoresistive）効果を利用するＭＴＪ（magnetic tunnel junctio
n）素子を記憶素子として備え、このＭＴＪ素子の磁化状態により情報を記憶する。
（第１の実施形態）
図１は第１の実施形態の半導体記憶装置のメモリセルアレイを示す等価回路図である。
図１は第１の実施形態の半導体記憶装置のメモリセルアレイを示す等価回路図である。
メモリセルアレイは、複数のＭＲＡＭセル（メモリセル）、第１の方向に延びるワード線と、第１の方向に対して直交する第二の方向に延びるビット線およびソース線を備えている。ＭＲＡＭセルは、抵抗変化素子であるＭＴＪ素子と、ＭＴＪ素子を選択するための選択素子であるＭＯＳトランジスタとを備えている。ＭＴＪ素子は、固定層、トンネルバリア層、記録層が順次積層されてなる構造を有する。
図１においては、簡単のため、一部のＭＴＪ素子、ＭＯＳトランジスタ、ワード線、ビット線およびソース線についてのみ、参照符号を付してある。
図１において、ＭＴＪ１およびＭＴＪ２はＭＴＪ素子（第１および第２の磁気抵抗素子）、Ｔｒ１−Ｔｒ４はＭＯＳトランジスタ（第１−第４のＭＯＳＦＥＴ）、ＷＬ１−ＷＬ６はワード線、ＳＬ１およびＳＬ２はソース線（第１および第２の配線）、ＢＬはビット線（第３の配線）を示している。
本実施形態の場合、１つのＭＲＡＭセルは、１つのＭＴＪ素子と、２つのＭＯＳトランジスタとを備えている（２Ｔ１ＭＴＪ型ＭＲＡＭ）。
以下、本実施形態のＭＲＡＭセルについて、参照符号が付された素子を用いてさらに説明する。
第１のＭＯＳトランジスタＴｒ１のゲート（ゲートコンダクタ）は、ワード線ＷＬ１に接続されている。第２のＭＯＳトランジスタＴｒ２のゲート（ゲートコンダクタ）は、ワード線ＷＬ１に対して横方向（第１の方向）に隣接したワード線ＷＬ２に接続されている。
第１のＭＯＳトランジスタＴｒ１のソースと第２のＭＯＳトランジスタＴｒ２のソースは、共にソース線ＳＬ１に接続されている。
第１のＭＯＳトランジスタＴｒ１のドレインと、第２のＭＯＳトランジスタＴｒ２のドレインとは拡散層を共有し（共通ドレイン）、ＭＴＪ素子ＭＴＪ１の一端（デバイス構造を示す断面図においては下端）に接続されている。ＭＴＪ素子ＭＴＪ１の他端（デバイス構造を示す断面図においては上端）は、図示しない上部電極を介して、ソース線ＳＬ１に隣接するビット線ＢＬに接続されている。
第１のＭＯＳトランジスタＴｒ１と第２のＭＯＳトランジスタＴｒ２とＭＴＪ素子ＭＴＪ１とで１つのＭＲＡＭセル（第１のメモリセル）が構成され、ワード線、ビット線およびソース線に印加される電圧を制御することにより、書き込み及び読み出しを行う。
同様に、第３のＭＯＳトランジスタＴｒ３のソースと第４のＭＯＳトランジスタＴｒ４のソースは、共にソース線ＳＬ２に接続されている。ソース線ＳＬ２はビット線に隣接するソース線ＳＬ１と反対側に隣接して形成される。第３および第４のＭＯＳトランジスタＴｒ３,Ｔｒ４はワード線ＷＬ１,ＷＬ２に接続され、第３および第４のＭＯＳトランジスタＴｒ３,Ｔｒ４のドレイン（共通ドレイン）は、ＭＴＪ素子ＭＴＪ２の一端（デバイス構造を示す断面図においては下端）に接続されている。ＭＴＪ素子ＭＴＪ２の他端（デバイス構造を示す断面図においては上端）は、図示しない前記上部電極を介して、ビット線ＢＬに接続されている。
トランジスタＴｒ１−Ｔｒ４およびＭＴＪ素子ＭＴＪ１−ＭＴＪ２によって２つのメモリセル（セルユニット）が構成されている。このセルユニットの下方（ビット線の配列方向）には、同構成のセルユニットが設けられている。同構成のセルユニットが、ワード線ＷＬ３とワード線ＷＬ４との間、ワード線ＷＬ５とワード線ＷＬ６との間にも設けられている。
図２は、本実施形態のメモリセルアレイを示す平面図である。
図２において、ＵＥは第２の方向（ビット線の配列方向）に隣接する２つのＭＴＪ素子（例えば図１のＭＴＪ１およびＭＴＪ２）の記録層を接続するための上部電極、ＡＡは活性領域、ＭＣはＭＴＪ素子とＭＯＳトランジスタのドレインとのコンタクト、ＳＣはソース線とＭＯＳトランジスタのソースとのコンタクト、そして、ＢＣはビット線と上部電極とのコンタクトを示している。
また、破線で囲まれた矩形領域は１セル分の領域を示しており、そのサイズは３Ｆ×４Ｆ（Ｆは最小加工寸法）の１２Ｆ2 である。また、活性領域ＡＡの幅（図２において第２方向の寸法）は２Ｆ、隣接する２つの活性領域ＡＡで挟まれた領域（素子分離領域）の幅はＦである。
図２に示されるように、コンタクトＭＣ及びコンタクトＳＣの中心はＡＡ領域の幅方向（第２方向）における中央から第２の方向にずれた位置にある。平面図的には、コンタクトＭＣ及びコンタクトＳＣは、ビット線やコンタクトＢＣから離れるようＡＡ領域の幅のうち片側半分の領域に位置している。したがって、コンタクトＭＣの中心は、コンタクトＢＣの中心から第２の方向に２Ｆだけシフトした位置にある。また、コンタクトＭＣの中心はコンタクトＳＣの中心から、第１の方向に２Ｆだけシフトした位置にある。そのため、コンタクトＢＣの中心とコンタクトＳＣの中心との間の距離は２√２Ｆとなる。
図３は図２の３−３断面図、図４は図２の４−４断面図、図５は図２の５−５断面図を示している。図３乃至図５において、図２と対応する部分には図２と同一符号を付してある。なお、図３乃至図５において、ＭＯＳトランジスタを構成するゲート絶縁膜、ソース領域およびドレイン領域は省略してある。
コンタクトＭＣは、バリアメタル膜６とプラグ７とを備えている。プラグ７の側面および底面にバリアメタル膜６が設けられている。バリアメタル膜６とプラグ７は、ダマシンプロセスにより、形成されている。プラグ７の材料は例えばタングステンである。バリアメタル膜６は例えばＴｉＮ膜、Ｔｉ膜またはそれらの積層膜である。
コンタクトＢＣは、バリアメタル膜１３とプラグ１４とを備えている。プラグ１４の側面および底面にバリアメタル膜１３が設けられている。バリアメタル膜１３とプラグ１４は、ダマシンプロセスにより、形成されている。プラグ１４の材料は例えば銅であり、バリアメタル膜１３は例えばＴｉ／ＴｉＮの積層膜である。
コンタクトＳＣは、バリアメタル膜６とプラグ７とバリアメタル膜１３とプラグ１４を備えている。コンタクトＳＣを構成するバリアメタル膜６とプラグ７は、コンタクトＭＣを構成するバリアメタル膜６とプラグ７と同じ工程のダマシンプロセスにより形成される。また、コンタクトＳＣを構成するバリアメタル膜１３とプラグ１４は、コンタクトＢＣを構成するバリアメタル膜１３とプラグ１４と同じ工程のダマシンプロセスにより形成されている。
ビット線ＢＬは、バリアメタル膜１７と配線１８を備えている。配線１８の側面および底面にバリアメタル膜１７が設けられている。バリアメタル膜１７と配線１８は、ダマシンプロセスにより、形成されている。配線１８の材料は例えば銅であり、バリアメタル膜１７は例えばＴｉ／ＴｉＮの積層膜である。
ソース線ＳＬは、バリアメタル膜１７と配線１８を備えている。ビット線ＢＬを構成するバリアメタル膜１７と配線１８はダマシンプロセスにより形成されている。ソース線ＳＬは、ビット線ＢＬは同じ層（絶縁膜１５,１６が形成された層）に形成されている。ソース線ＳＬとビット線ＢＬとは同じ材料で形成されている。すなわち、ビット線ＢＬおよびソース線ＳＬは同じフォトリソグラフィを用いた同じ工程のダマシンプロセスにより形成される。セルフアラインプロセスを用いずに、ビット線ＢＬおよびソース線ＳＬを形成できる。
一方、従来の場合、ビット線と共通ソース線とは異なる２層に形成されている。そのため、ビット線ＢＬおよびソース線ＳＬはそれぞれ別のフォトリソグラフィプロセスを用いた別のダマシンプロセスにより形成される。
ビット線は、共通ソース線よりも上にあるので、コンタクトＢＣのための接続孔は高いアスペクト比を持つことになる。上記コンタクトＢＣのための接続孔は、微細化により幅が狭くなった２つのソース線ＳＬ間の領域内に、形成する必要がある。しかし、リソグラフィプロセスの精度から、上記の狭い領域内に接続孔を形成することは困難である。
リソグラフィプロセスの精度に制限されずに、幅が狭くなった２つのソース線ＳＬ間の領域内に、コンタクトＢＣのための接続孔を形成するには、セルフアラインプロセスを導入する必要がある。
しかし、セルフアラインプロセスを実施するには、以下の理由で、困難である。すなわち、接続孔を形成するためのエッチング時に、ソース線がエッチングされないように、ソース線の側壁および上部に、エッチングストッパである絶縁膜（例えばシリコン窒化膜）を形成する必要があるが、それは困難である。すなわち、上記のようにダマシンプロセスは、セルアラインプロセスには向いていない。
これに対して、ＲＩＥを用いたプロセス（ＲＩＥプロセス）は、ダマシンプロセスに比べて、セルアラインプロセスに向いている。ＲＩＥプロセスでは、配線材料として、ＡｌやＷが使用される。ＡｌやＷは、Ｃｕ（ダマシンプロセスで使用される配線材料）に比べて、シート抵抗が高い。そのため、ＡｌやＷが使用されるＲＩＥプロセスは、セルアラインプロセスに向いていても、３０ｎｍ世代以降のメモリには適さない。
したがって、本実施形態によれば、従来に比べて、ビット線とソース線を形成するために必要な工程数を削減できるので、コストの増加を抑制できる。また、本実施形態によれば、技術的に難しいセルフアラインプロセスを用いずに、ビット線およびソース線を形成できるので、微細化が進んでも、プロセス的に有利である。例えば、Ｃｕ等のシート抵抗の低い配線材料が用いられる、３０ｎｍ世代以降のメモリにおいて、プロセス的に有利となる。
また、本実施形態の場合、図２に示されるように、コンタクトＢＣとコンタクトＳＣとの中心間の距離は２√２Ｆである。
したがって、本実施形態によれば、コンタクトＢＣとコンタクトＳＣとの間の距離を十分大きくできるので、プロセス的に有利である。すなわち、本実施形態のメモリセルアレイは微細化（集積度）が進んでも容易に実現できる構成を備えている。
なお、ビット線ＢＬ（１７,１８）とコンタクトＢＣ（１３,１４）はデュアルダマシンプロセスにより形成しても構わない。同様に、ソース線ＳＬ（１７,１８）とコンタクトＳＣ（１３,１４）もデュアルダマシンプロセスにより形成しても構わない。
この場合も、ビット線ＢＬ（１７,１８）、コンタクトＢＣ（１３,１４）、ソース線ＳＬ（１７,１８）およびコンタクトＳＣ（１３,１４）は同じ工程のデュアルダマシンプロセスにより形成できるので、工程数の削減を図れる。
なお、図３乃至図５において、１はシリコン基板、２は素子分離領域（ＳＴＩ：Shallow Trench Isolation）、３ａは多結晶シリコンで形成されたゲート電極（ゲートコンダクタ）、３ｂはメタル（例えばＷ）で形成されたゲート電極（ワード線（ゲートコンダクタ））、４は層間絶縁膜（例えばシリコン酸化膜）、５はゲート電極の上部および側壁を覆う絶縁膜（例えばシリコン窒化膜）、８はプラグ７上に形成されたＭＴＪ素子（幅はＦ）、９はＭＴＪ素子８の側面を覆う保護膜としての絶縁膜（例えばシリコン窒化膜）、１０はＭＴＪ素子８および絶縁膜９が形成された層に形成された層間絶縁膜（例えばシリコン窒化膜）、１１は上部電極（図２のＵＥに対応）、１２は上部電極１１が形成された層に形成された層間絶縁膜（例えばシリコン酸化膜）、１５,１６はビット線ＢＬおよびソース線ＳＬが埋め込まれた層間絶縁膜（例えば１５はシリコン窒化膜、１６はシリコン酸化膜）、１９はビット線ＢＬおよびソース線ＳＬの上面を覆うように形成され、かつ、Ｃｕの拡散層を防止する機能を有する絶縁膜（例えばシリコン窒化膜）を示している。
ＭＴＪ素子８のプロセスについて簡単に説明する。
ＭＴＪ素子８となる厚さ１００ｎｍ程度の３層の膜（固定層、トンネルバリア層、記録層）をスパッタリングプロセスにより形成する。フォトリソグラフィプロセスおよびエッチングプロセスにより、上記の３層の膜をパターニングし、ＭＴＪ素子８を形成する。
固定層および記録層は、例えば、鉄等の磁性金属層である。磁性金属層には、タンタルやルテニウム等の非磁性金属が含まれていても構わない。トンネルバリア層は、例えば、酸化マグネシウム（ＭｇＯ）層である。
次に、絶縁膜９としての厚さ２０ｎｍ程度のシリコン窒化膜をプラズマＣＶＤ（chemical vapor deposition）プロセスにより形成する。
次に、上記シリコン窒化膜上に層間絶縁膜１０しての絶縁膜（ＨＤＰ絶縁膜）をＨＤＰプロセスにより形成する。
次に、ＭＴＪ素子８の表面（記録層）が露出するように、上記ＨＤＰ絶縁膜および上記シリコン酸化膜をＣＭＰ（Chemical Mechanical Polishing）プロセスにより研磨する。
次に、上部電極１１となる厚さ５０ｎｍ程度のＴｉＮ膜を形成する。フォトリソグラフィプロセスおよびエッチングプロセスにより、上記ＴｉＮ膜をパターニングし、上部電極１１を形成する。
図６−図１１に、本実施形態のメモリセルアレイを形成するためのフォトマスクのレイアウトを示す。
図６は、本実施形態の活性得領域（ＡＡ）およびゲートコンダクタ（ＧＣ）を形成するためのマスクのパターンレイアウトを示している。
図７は、本実施形態のコンタクトＭＣ（６，７）およびコンタクトＳＣ（１３，１４）を形成するためのマスクのパターンレイアウトを示している。
図８は、本実施形態のＭＴＪ素子を形成するためのマスクのパターンレイアウトを示している。
図９は、本実施形態のコンタクトＳＣおよびコンタクトＢＣを形成するためのマスクのパターンレイアウトを示している。
図１０は、本実施形態の上部電極（ＵＥ）を形成するためのマスクのパターンレイアウトを示している。
図１１は、本実施形態の素子分離領域（ＳＴＩ）を形成するためのマスクのパターンレイアウトを示している。
（第２の実施形態）
図１２は第２の実施形態の半導体記憶装置のメモリセルアレイを示す等価回路図である。
図１２は第２の実施形態の半導体記憶装置のメモリセルアレイを示す等価回路図である。
図１３は第２の実施形態の半導体記憶装置のメモリセルアレイを示す平面図である。図１４は図１３の平面図の矢視１４−１４に沿った断面図、図１５は図１３の矢視１５−１５に沿った断面図、図１６は図１３の平面図の矢視１６−１６に沿った断面図を示している。なお、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。
本実施形態が第１の実施形態と異なる点は、図１２に示すように、第１の方向（ビット線の配列方向）に隣接するセルユニット（Ｔｒ１−Ｔｒ４,ＭＴＪ１−ＭＴＪ２）が、第２の方向（ワード線の配列方向）にシフトしていることにある。そのシフト量は、図１３に示すように、３カラムごとに２Ｆである。すなわち、複数のセルユニットのレイアウトが市松模様状になっていることにある。
本実施形態によれば、微細化が進んでも、ＭＴＪ素子の形成が容易になり、歩留まりの向上を図れるようになる。
その理由の一つは、図１３に示されるように、コンタクトＭＣ（上部電極）間の距離Ｌが第２の実施形態のそれよりも広くなるからである。
他の理由は次の通りである。図１７は、本実施形態のコンタクトＳＣ，ＢＣを形成するためのマスクのパターンレイアウトを示している。第２の実施形態のコンタクトＳＣ，ＢＣのレイアウトは、図９に示した通りである。
図９と図１７とを比べると、本実施形態のコンタクトＳＣ，ＢＣのパターンレイアウトは、第１の実施形態のコンタクトＳＣ，ＢＣのパターンレイアウトに比べて、パターンの周期性（パターン配置の対称性）が高いことが分かる。図１７に示されるように、本実施形態の場合、隣接するコンタクトＳＣ，ＢＣの中心間の距離は２√２×Ｆである。
パターンの周期性（パターン配置の対称性）が高いことは、リソグラフィプロセスのマージンの点で有利である。そのため、本実施形態によれば、露光波長がＦに近づいても、ＭＴＪ素子の形成が容易になり、歩留まりの向上を図れるようになる。
図１８−図３８は、本実施形態のメモリセルアレイの製造方法を説明するための図である。
［図１８］
シリコン基板１上に活性領域を覆うマスク（ＡＡマスク）３０を形成する。図１８において、破線の左側は図１３の矢視１５−１５の沿った断面に相当する断面図であり、破線の右側は図１３の矢視１６−１６の沿った断面に相当する断面図である（他の破線のある断面図も同様）。ＡＡマスク３０の材料は、例えば、フォトレジストまたはシリコン窒化物である。図１９に、ＡＡマスクのパターンレイアウトを示す。ＡＡマスクは活性領域に対応するパターン（長方形）を有する。
シリコン基板１上に活性領域を覆うマスク（ＡＡマスク）３０を形成する。図１８において、破線の左側は図１３の矢視１５−１５の沿った断面に相当する断面図であり、破線の右側は図１３の矢視１６−１６の沿った断面に相当する断面図である（他の破線のある断面図も同様）。ＡＡマスク３０の材料は、例えば、フォトレジストまたはシリコン窒化物である。図１９に、ＡＡマスクのパターンレイアウトを示す。ＡＡマスクは活性領域に対応するパターン（長方形）を有する。
［図２０］
ＡＡマスク３０を用いたＲＩＥ（Reactive Ion Etching）プロセスにより、シリコン基板１をエッチングすることにより、シリコン基板１の表面に素子分離３１を形成する。その後、ＡＡマスク３０を除去する。ＡＡマスク３０の材料がフォトレジストの場合、ＡＡマスク３０は、例えば、アッシングにより除去する。ＡＡマスク３０がシリコン窒化物の場合、ＡＡマスク３０は、例えば、ウェットエッチングにより除去する。
ＡＡマスク３０を用いたＲＩＥ（Reactive Ion Etching）プロセスにより、シリコン基板１をエッチングすることにより、シリコン基板１の表面に素子分離３１を形成する。その後、ＡＡマスク３０を除去する。ＡＡマスク３０の材料がフォトレジストの場合、ＡＡマスク３０は、例えば、アッシングにより除去する。ＡＡマスク３０がシリコン窒化物の場合、ＡＡマスク３０は、例えば、ウェットエッチングにより除去する。
［図２１］
シリコン酸化膜等の絶縁膜をＣＶＤプロセスにより堆積し、その後、ＣＭＰプロセスにより表面を平坦化することにより、素子分離３１内を素子分離絶縁膜３２で埋め込む。
シリコン酸化膜等の絶縁膜をＣＶＤプロセスにより堆積し、その後、ＣＭＰプロセスにより表面を平坦化することにより、素子分離３１内を素子分離絶縁膜３２で埋め込む。
［図２２］
基板（素子分離絶縁膜３２が形成されたシリコン基板１）上にゲート絶縁膜３３を形成する。ゲート絶縁膜３３は、例えば、シリコン酸化膜またはハフニウム酸化膜である。ゲート絶縁膜３３上にゲート電極３４となる導電性膜を形成し、続いて、該導電性膜上にゲート電極３４の上面を覆うキャップ絶縁膜３５となる絶縁膜を形成する。
基板（素子分離絶縁膜３２が形成されたシリコン基板１）上にゲート絶縁膜３３を形成する。ゲート絶縁膜３３は、例えば、シリコン酸化膜またはハフニウム酸化膜である。ゲート絶縁膜３３上にゲート電極３４となる導電性膜を形成し、続いて、該導電性膜上にゲート電極３４の上面を覆うキャップ絶縁膜３５となる絶縁膜を形成する。
上記導電性膜は、例えば、多結晶シリコン膜である。多結晶シリコン膜は、例えば、ＣＶＤプロセスにより形成する。上記絶縁膜は、例えば、シリコン窒化膜である。シリコン窒化膜は、例えば、ＣＶＤプロセスにより形成する。
フォトリソグラフィプロセスおよびエッチングプロセスを用いて、上記導電性膜および上記絶縁膜をゲート加工することにより、ゲート電極３４およびキャップ絶縁膜３５を形成する。図２３に、上記フォトリソグラフィプロセスに使用するマスク（ＧＣマスク）３６のパターンレイアウトを示す。図２３には、ＧＣマスク３６とＡＡマスク３０との位置関係を示すために、ＡＡマスク３０も示してある。
［図２４］
キャップ絶縁膜３５をマスクにしてシリコン基板１の表面にイオンをイオン注入プロセスにより導入し、続いて、アニールを行うことにより、シリコン基板１の表面にソース／ドレイン領域３７（不純物拡散層）を形成する。ｎ型のソース／ドレイン領域３７を形成する場合、上記イオンは、例えば、リンまたは砒素である。
キャップ絶縁膜３５をマスクにしてシリコン基板１の表面にイオンをイオン注入プロセスにより導入し、続いて、アニールを行うことにより、シリコン基板１の表面にソース／ドレイン領域３７（不純物拡散層）を形成する。ｎ型のソース／ドレイン領域３７を形成する場合、上記イオンは、例えば、リンまたは砒素である。
［図２５］
ゲート電極３４およびキャップ絶縁膜３５の側壁にスペーサ３８を形成する。スペーサ３８を形成するためには、ＣＶＤプロセスにより絶縁膜（例えばシリコン窒化膜）を堆積し、その後、ＲＩＥプロセスにより上記絶縁膜をエッチバックする。スペーサ３８は、ゲート電極３４と後述するコンタクト（バリアメタル膜、プラグ）との電気的絶縁を得るために設ける。
ゲート電極３４およびキャップ絶縁膜３５の側壁にスペーサ３８を形成する。スペーサ３８を形成するためには、ＣＶＤプロセスにより絶縁膜（例えばシリコン窒化膜）を堆積し、その後、ＲＩＥプロセスにより上記絶縁膜をエッチバックする。スペーサ３８は、ゲート電極３４と後述するコンタクト（バリアメタル膜、プラグ）との電気的絶縁を得るために設ける。
［図２６］
ＣＶＤプロセスにより層間絶縁膜３９を堆積し、その後、ＣＭＰプロセスにより表面を平坦化する。層間絶縁膜３９は、例えば、シリコン酸化膜である。
ＣＶＤプロセスにより層間絶縁膜３９を堆積し、その後、ＣＭＰプロセスにより表面を平坦化する。層間絶縁膜３９は、例えば、シリコン酸化膜である。
［図２７］
フォトリソグラフィプロセスおよびエッチングプロセスを用いて、層間絶縁膜３９に貫通孔４０を形成する。貫通孔４０はコンタクトＭＣ，ＳＣのためのものである。
フォトリソグラフィプロセスおよびエッチングプロセスを用いて、層間絶縁膜３９に貫通孔４０を形成する。貫通孔４０はコンタクトＭＣ，ＳＣのためのものである。
図２８に、上記フォトリソグラフィプロセスに使用するマスク（ＭＣ／ＳＣマスク）４１のパターンレイアウトを示す。図２８には、ＭＣ／ＳＣマスク４１と絶縁膜３５，３８（スペーサ、キャップ絶縁膜）との位置関係を示すために、絶縁膜３５，３８も示してある。絶縁膜３５，３８、および、ＭＣ／ＳＣマスク４１を用いて形成されるフォトレジストパターンは、上記エッチングプロセスの際に、マスクとして使用される。
［図２９］
ダマシンプロセスを用いて、貫通孔４０内にバリアメタル膜およびプラグを形成することにより、コンタクトＭＣ，ＳＣを形成する。
ダマシンプロセスを用いて、貫通孔４０内にバリアメタル膜およびプラグを形成することにより、コンタクトＭＣ，ＳＣを形成する。
［図３０］
ＭＴＪ素子となる多層膜（固定層、トンネルバリア層、記録層）８をスパッタリングプロセスにより形成する。
ＭＴＪ素子となる多層膜（固定層、トンネルバリア層、記録層）８をスパッタリングプロセスにより形成する。
［図３１］
フォトリソグラフィプロセスおよびエッチングプロセスを用いて、多層膜８をマトリクス状に加工する。図３１には、４２個のマトリクス状に配置され、中心間隔がＦのパターンレイアウトが示されている。上記エッチングプロセスは、例えば、ＲＩＥプロセスである。
フォトリソグラフィプロセスおよびエッチングプロセスを用いて、多層膜８をマトリクス状に加工する。図３１には、４２個のマトリクス状に配置され、中心間隔がＦのパターンレイアウトが示されている。上記エッチングプロセスは、例えば、ＲＩＥプロセスである。
［図３２］
第１のマスク４２を用いたエッチングプロセスにより、多層膜８のうち、ＭＴＪ素子として不要な第１の部分８Ａを除去する。上記エッチングプロセスは、例えば、ＲＩＥプロセスである。第１のマスク４２は、例えば、タンタル（Ｔａ）または窒化チタン（ＴｉＮ）で構成される。第１のマスク４２は周知のマスクプロセスにより容易に形成できるパターンレイアウトを有する。
第１のマスク４２を用いたエッチングプロセスにより、多層膜８のうち、ＭＴＪ素子として不要な第１の部分８Ａを除去する。上記エッチングプロセスは、例えば、ＲＩＥプロセスである。第１のマスク４２は、例えば、タンタル（Ｔａ）または窒化チタン（ＴｉＮ）で構成される。第１のマスク４２は周知のマスクプロセスにより容易に形成できるパターンレイアウトを有する。
［図３３］
第２のマスク４３を用いたエッチングプロセスにより、多層膜８のうち、ＭＴＪ素子として不要な第２の部分８Ｂを除去する。上記エッチングプロセスは、例えば、ＲＩＥプロセスである。第２のマスク４３は、例えば、タンタル（Ｔａ）または窒化チタン（ＴｉＮ）で構成される。第２のマスク４３は周知のマスクプロセスにより容易に形成できるパターンレイアウトを有する。
第２のマスク４３を用いたエッチングプロセスにより、多層膜８のうち、ＭＴＪ素子として不要な第２の部分８Ｂを除去する。上記エッチングプロセスは、例えば、ＲＩＥプロセスである。第２のマスク４３は、例えば、タンタル（Ｔａ）または窒化チタン（ＴｉＮ）で構成される。第２のマスク４３は周知のマスクプロセスにより容易に形成できるパターンレイアウトを有する。
図３４に、このようなプロセスで得られたＭＴＪ素子８のパターンレイアウトを示す。図３４には、ＭＴＪ素子８と活性領域ＡＡとゲート部Ｇ（ゲート電極、スペーサ、キャップ絶縁膜）との位置関係を示すために、活性領域ＡＡとゲート部Ｇも示してある。
ここでは、多層膜８を加工するためにエッチングプロセスを用いた、代わりにイオンミリングプロセスを用いても構わない。
ＭＴＪ素子８を形成するための他のプロセスについて、図３５−図３９を用いて説明する。
［図３５］
多層膜８上に水平方向に延びたライン状の炭素からなる心材５０を形成し、側壁残しのプロセスにより、心材５０の側壁にシリコン窒化物からなるスペーサ５１を形成する。多層膜８は複数の正方形（一辺の寸法はＦ）で示してある。スペーサ５１の幅はリソグラフィプロセスの限界で決まる寸法よりも小さくできる。多層膜８には砂ハッチングを付してある。多層膜８はこの段階では分割されていないが、多層膜８は複数の矩形で区分された形で示してある。上記矩形は破線で示されている。上記矩形の一辺の寸法はＦである。
多層膜８上に水平方向に延びたライン状の炭素からなる心材５０を形成し、側壁残しのプロセスにより、心材５０の側壁にシリコン窒化物からなるスペーサ５１を形成する。多層膜８は複数の正方形（一辺の寸法はＦ）で示してある。スペーサ５１の幅はリソグラフィプロセスの限界で決まる寸法よりも小さくできる。多層膜８には砂ハッチングを付してある。多層膜８はこの段階では分割されていないが、多層膜８は複数の矩形で区分された形で示してある。上記矩形は破線で示されている。上記矩形の一辺の寸法はＦである。
［図３６］
アッシングにより心材５０を除去し、スペーサ５１をマスクにして多層膜８をエッチングする。この段階で残っている多層膜８には砂ハッチングを付してある。この段階で残っている多層膜８の幅はスペーサ５１の幅で決まるので、多層膜８の幅はリソグラフィプロセスの限界で決まる寸法よりも小さくできる。その後、エッチングによりスペーサ５１を除去する。
アッシングにより心材５０を除去し、スペーサ５１をマスクにして多層膜８をエッチングする。この段階で残っている多層膜８には砂ハッチングを付してある。この段階で残っている多層膜８の幅はスペーサ５１の幅で決まるので、多層膜８の幅はリソグラフィプロセスの限界で決まる寸法よりも小さくできる。その後、エッチングによりスペーサ５１を除去する。
［図３７］
全面上に斜め向に延びたライン状の炭素からなる心材５２を形成し、側壁残しのプロセスにより、心材５２の側壁にシリコン窒化物からなるスペーサ５３を形成する。隣接する心材５２間の多層膜８はスペーサ５３で覆われる。スペーサ５３の幅はリソグラフィプロセスの限界で決まる寸法よりも小さくできる。
全面上に斜め向に延びたライン状の炭素からなる心材５２を形成し、側壁残しのプロセスにより、心材５２の側壁にシリコン窒化物からなるスペーサ５３を形成する。隣接する心材５２間の多層膜８はスペーサ５３で覆われる。スペーサ５３の幅はリソグラフィプロセスの限界で決まる寸法よりも小さくできる。
［図３８］
アッシングにより心材５２を除去し、スペーサ５３をマスクにして多層膜８をエッチングする。その結果、平面形状がひし形の多層膜８からなるＭＴＪ素子が得られる。多層膜８は微細なスペーサ５１，５３をマスクにして加工することが可能となるので、微細なＭＴＪ素子を制御性良く形成することが可能となる。
アッシングにより心材５２を除去し、スペーサ５３をマスクにして多層膜８をエッチングする。その結果、平面形状がひし形の多層膜８からなるＭＴＪ素子が得られる。多層膜８は微細なスペーサ５１，５３をマスクにして加工することが可能となるので、微細なＭＴＪ素子を制御性良く形成することが可能となる。
この後は、図１５および図１６に示した絶縁膜９、層間絶縁膜１０、上部電極１１、層間絶縁膜１２、バリアメタル膜１３、プラグ１４、層間絶縁膜１５，１６、バリアメタル膜１７、絶縁膜１８，１９等を周知のプロセスにより形成する。
（第３の実施形態）
本実施形態が第１および第２の実施形態と異なる点は、図３９に示すように、プラグ７の中心に対し磁気トンネル素子８の中心がずれていることにある。なお、図３９は、図４または図１５に相当する４−４方向または１５−１５方向の断面図であり、ＭＴＪ素子８は第１の方向である４−４方向または１５−１５方向（ソース線の長手方向）にずれている。プラグ７の中心とＭＴＪ素子８の中心とのずれ量はＦ／２以上Ｆ未満である。Ｆ以上のずれ量だと、ソース線の長手方向に隣接するコンタクト１４とショートする可能性があり、好ましくない。
本実施形態が第１および第２の実施形態と異なる点は、図３９に示すように、プラグ７の中心に対し磁気トンネル素子８の中心がずれていることにある。なお、図３９は、図４または図１５に相当する４−４方向または１５−１５方向の断面図であり、ＭＴＪ素子８は第１の方向である４−４方向または１５−１５方向（ソース線の長手方向）にずれている。プラグ７の中心とＭＴＪ素子８の中心とのずれ量はＦ／２以上Ｆ未満である。Ｆ以上のずれ量だと、ソース線の長手方向に隣接するコンタクト１４とショートする可能性があり、好ましくない。
プラグ７はダマシンプロセスにより形成される。そのため、プラグ７の中心部にはシーム２０が生じる可能性がある。特に、アスペクト比が５以上のホール内にプラグ７をＣＶＤプロセスにより形成する場合、シーム２０は発生しやすい。プラグ７の材料は、例えば、タングステンである。
プラグ７中のシームとＭＴＪ素子８とのオーバーラップは、ＭＴＪ素子８とプラグ７とのコンタクト不良を生じる。
そこで、本実施形態では、プラグ７中のシームとＭＴＪ素子８とのオーバーラップを少なくするため、あるいはオーバーラップをなくすために、プラグ７の中心に対しＭＴＪ素子８の中心を第１の方向にずらす。これにより、ＭＴＪ素子８とプラグ７とのコンタクト不良（特性劣化）の発生を効果的に抑制できるようになる。また、プラグ７中のシームとＭＴＪ素子８とのオーバーラップが少なくなることは、プラグ７が形成されるＭＴＪ素子８の下地の平坦性が改善されることになる。これにより、ＭＴＪ素子８を平滑に形成でき、ＭＴＪ素子８の磁気特性の劣化（特性劣化）を効果的に抑制できるようになる。
なお、図３９の構造は、プロセス的には、例えば、ＭＴＪ素子８の形成位置をずらすことで実現され、プラグ７の形成位置は変更されない。この場合、ＭＴＪ素子８の形成位置をずらすことに伴い、上部電極ＵＥの形成位置もコンタクトＢＣ（１３,１４）の形成位置も同様にずらす。
また、図３９の構造は、第１の方向（ソース線の長手方向）において、ＭＴＪ素子８の中央部とシーム２０の中央部とが完全にずれている様子を示しているが、寸法（設計）上の制約で、完全にずらすこともできない場合もある。この場合においても、プラグ７（シーム２０）とＭＴＪ素子８とのオーバーラップの量は減ることには変わりはないので、上述した本実施形態の効果は得られる。
なお、本発明は、上記実施形態に限定されるものではない。
例えば、上記実施形態では、抵抗変化素子としてＭＴＪ素子を例にあげて説明したが、上述した他の抵抗変化素子を用いても構わない。
また、上記実施形態では、選択素子としてはＭＯＳトランジスタを例にあげて説明したが、バイポーラトランジスタ等の他のトランジスタ、ダイオード等のトランジスタ以外の半導体素子を用いても構わない。
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
Ｔｒ１−Ｔｒ４…ＭＯＳトランジスタ（第１−第４のＭＯＳＦＥＴ）、ＭＴＪ１,ＭＴＪ２…ＭＴＪ素子（第１および第２の磁気抵抗素子）、ＷＬ１−ＷＬ６…ワード線、
ＳＬ１,ＳＬ１…ソース線（第１および第２の配線）、ＢＬ…ビット線（第３の配線）、ＵＥ…上部電極、ＡＡ…活性領域、ＭＣ,ＳＣ,ＢＣ…コンタクト、１…シリコン基板、２…素子分離領域、３ａ,３ｂ…ゲート電極（ワード線）、４…層間絶縁膜、５…絶縁膜、６…バリアメタル膜、７…プラグ、８…抵抗変化素子、９…絶縁膜、１０…層間絶縁膜、１１…上部電極、１２…層間絶縁膜、１３…バリアメタル膜、１４…プラグ、１５,１６…層間絶縁膜、１７…バリアメタル膜、１８…絶縁膜、１９…絶縁膜、３０…マスク、３１…素子分離、３２…素子分離絶縁膜、３３…ゲート絶縁膜、３４…ゲート電極、３５…キャップ絶縁膜、３６…マスク、３７…ソース／ドレイン領域、３８…スペーサ、３９…層間絶縁膜、４０…貫通孔、４１，４２，４３…マスク、５０…心材、５１…スペーサ、５２…心材、５３…スペーサ。
ＳＬ１,ＳＬ１…ソース線（第１および第２の配線）、ＢＬ…ビット線（第３の配線）、ＵＥ…上部電極、ＡＡ…活性領域、ＭＣ,ＳＣ,ＢＣ…コンタクト、１…シリコン基板、２…素子分離領域、３ａ,３ｂ…ゲート電極（ワード線）、４…層間絶縁膜、５…絶縁膜、６…バリアメタル膜、７…プラグ、８…抵抗変化素子、９…絶縁膜、１０…層間絶縁膜、１１…上部電極、１２…層間絶縁膜、１３…バリアメタル膜、１４…プラグ、１５,１６…層間絶縁膜、１７…バリアメタル膜、１８…絶縁膜、１９…絶縁膜、３０…マスク、３１…素子分離、３２…素子分離絶縁膜、３３…ゲート絶縁膜、３４…ゲート電極、３５…キャップ絶縁膜、３６…マスク、３７…ソース／ドレイン領域、３８…スペーサ、３９…層間絶縁膜、４０…貫通孔、４１，４２，４３…マスク、５０…心材、５１…スペーサ、５２…心材、５３…スペーサ。
Claims (9)
- 半導体基板上に第１の方向に並んで設けられた第１のＭＯＳＦＥＴおよび第２のＭＯＳＦＥＴと、
前記第１および第２のＭＯＳＦＥＴの上方に設けられ、下端が前記第１および第２のＭＯＳＦＥＴのドレインに接続された第１の抵抗変化素子と、
前記半導体基板上に第１の方向に並んで設けられた第３のＭＯＳＦＥＴおよび第４のＭＯＳＦＥＴと、
前記第３および第４のＭＯＳＦＥＴの上方に設けられ、下端が前記第３および第４のＭＯＳＦＥＴのドレインに接続された第２の抵抗変化素子と、
前記第１および第２のＭＯＳＦＥＴのソースに接続され第１の方向に延びる第１の配線と、
前記第３および第４のＭＯＳＦＥＴのソースに接続され第１の方向に延びる第２の配線と、
前記第１の抵抗変化素子の上端と前記第２の抵抗変化素子の上端とを接続する上部電極と、
前記上部電極に接続され第１の方向に延びる第３の配線と
を具備し、
前記第１の配線と前記第２の配線と前記第３の配線とは、同じ層に設けられ、
前記第１の配線と前記第２の配線と前記第３の配線とは、前記上部電極よりも高く配置され、
前記第１の配線と前記第２の配線と前記第３の配線とはそれぞれ、その側面および底面にバリアメタル膜が設けられることを特徴とする半導体記憶装置。 - 前記第１の抵抗変化素子と前記第２の抵抗変化素子は、前記第１の方向に直交する第２の方向に並んで設けられていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記上部電極はプラグを介して前記第３の配線に接続されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
- 前記第１−第２のＭＯＳＦＥＴおよび第１の抵抗変化素子は第１のメモリセルを構成し、前記第３−第４のＭＯＳＦＥＴおよび第２の抵抗変化素子は第２のメモリセルを構成し、前記第１のメモリセルと前記第２のメモリセルはセルユニットを構成し、このセルユニットが複数形成されて市松模様状に配置されていることを特徴とする請求項１ないし３のいずれか１項に記載の半導体記憶装置。
- 前記市松模様状に配置された複数のセルユニットを構成する複数の前記第１および第２のＭＯＳＦＥＴのソースと前記第１の配線とを接続するための複数のプラグと、前記市松模様状に配置された複数のセルユニットを構成する複数の前記第３および第４のＭＯＳＦＥＴのソースと前記第２の配線とを接続するための複数のプラグと、前記市松模様状に配置された複数のセルユニットを構成する複数の前記第１および第２の抵抗可変素子と前記上部電極とを接続するための複数のプラグとで構成された複数のプラグのパターンレイアウトは、一つのプラグに隣接する最も近いプラグの数が四つになるレイアウトを含み、前記一つのプラグを正方形の中心に配置した場合、前記四つのプラグは前記正方形の四つの頂点に配置されることを特徴とする請求項４に記載の半導体装置。
- 前記第１および第２の配線層はソース線、前記第３の配線層はビット線であり、前記第１の配線と前記第２の配線の間に前記第３の配線が形成されていることを特徴する請求項１ないし５のいずれか１項に記載の半導体記憶装置。
- 前記抵抗変化素子はプラグを介して前記ＭＯＳＦＥＴの前記ドレインに接続されており、前記抵抗変化素子の中心と前記プラグの中心とはずれていることを特徴とする請求項１ないし６のいずれか１項に記載の半導体記憶装置。
- 前記抵抗変化素子の平面形状がひし形であることを特徴とする請求項１ないし７のいずれか１項に記載の半導体記憶装置。
- 前記第１および第２の抵抗変化素子は、ＭＴＪ（magnetic tunnel junction）素子であることを特徴とする請求項１ないし８のいずれか１項に記載の半導体記憶装置。
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