JP4072125B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本発明は、不揮発性メモリ装置に関し、特にトンネル磁気抵抗(TMR:tunnel magneto resistive)効果等の磁気抵抗(MR:Magneto Resistive)効果を利用したスピンバルブを用いるメモリ装置に適用して有効な技術に関する。
背景技術
磁化の方向によって抵抗値が変化する磁気抵抗効果(Magneto Resistive Effect)を用いたRAM(Random Access Memory)が注目を集めている。磁気抵抗効果を用いたRAMをMRAM(Magneto−resistive RAM)と称する。磁気抵抗効果には、異方性磁気抵抗効果(AMR)や巨大磁気抵抗効果(GMR)が知られており、特にトンネル電流を利用して磁気抵抗効果を得るトンネル磁気抵抗効果(TMR)は大きな磁界感度を得ることができる点で注目されている。
TMRを用いたスピンバルブ素子は、反強磁性層、強磁性層(ピン層)、絶縁層(トンネル層)、強磁性層(フリー層)の積層構造を有し、MTJ(Magnetic Tunnel Junction)素子とも呼ばれる。反強磁性層は隣接する強磁性層(ピン層)の磁化の方向を固定する機能を有し、フリー層の磁化の方向がピン層の磁化方向と一致する場合に絶縁層にトンネル電流が流れるようになる。一方フリー層の磁化方向がピン層の磁化方向と逆の場合には絶縁層に流れる電流は一致の場合のトンネル電流より少なくなる。つまり、フリー層の磁化方向(電子スピンの方向)によって、TMR素子の積層方向の抵抗値が変化する。このようなフリー層の磁化方向で「0」あるいは「1」の情報を記録し、TMR素子の抵抗値の変化によって情報を読み出すメモリ素子が構成できる。
前記原理から明らかに、TMR効果を用いたメモリ素子(MRAM)は不揮発性であり、情報の読出しによる記録内容の破壊が起こらないスタティック素子である。また、情報の読出しはTMR素子の抵抗変化を検出するのみである。よって、1ビットを記録する基本セルに必要とされる選択トランジスタ等のスイッチング素子は1つでよい。このためDRAM(Dynamic Random Access Memory)並みの集積度が期待でき(つまり低コスト)、EEPROM(electrical erasable Read Only Memory)のような不揮発性メモリを実現できる。かつ、SRAM(Static Random Access Memory)のようなソフトエラーや宇宙線等高エネルギ線によるエラーを生じないメモリを構成でき、またDRAMのようなリフレッシュ動作を必要としない固体メモリ素子が実現できる。しかも、EEPROMのように情報の書き換え回数に制限がなく、また書き換え速度もEEPROMに比較して格段に速い。読み出し、書込みの速度もDRAM並みである。このような極めて顕著なメリットを多数有するため、MRAMは既存の固体メモリを置き換える極めて有望なメモリ装置であると期待されている。
代表的なMRAMのメモリセル構造は、前記のとおり1MTJ+1Tr(1つのMTJ素子と1つのトランジスタ)で構成される。ところが、MRAMセルからの情報の読み出しは抵抗値の変化(定電流駆動であれば電圧変化)なので、非選択セルのセンス線とワード線との間に逆バイアスをかけることが可能であればスイッチング素子はダイオードに置き換えることが可能である。また、情報の書込みは選択セルに交差するワード線とセンス線への電流印加で実現できるから、スイッチング素子に特別な機能は要求されない。このため、スイッチング素子にダイオードを用いる技術が考えられる。ダイオードであればトランジスタ(FET:電界効果トランジスタ)を形成するよりも小さな占有面積でスイッチング素子が形成でき、DRAM並みの集積度を実現できるというMRAMのメリットをさらに増進することが可能になる。また、選択トランジスタのオン・オフを制御するゲート電極(読み出し制御線として機能する)を設ける必要が無く、読み出しのためのワード線(あるいはビット線)と書き込みのためのワード線(あるいはビット線)とを共用することが可能になる。
たとえば、米国特許第5,640,343号公報(文献1)には、スイッチング素子としてTFT(Thin Film Transistor)タイプの薄膜ダイオードを採用し、この薄膜ダイオードとMTJとを縦方向に積み重ねるスタック構造のメモリセルが開示されている。ダイオードとMTJとのスタック構造が、互いに直交するワード線とビット線(センス線)の間にサンドイッチ状に挟まれることによってメモリセルを構成し、ワード線とビット線(センス線)との間の抵抗値(定電流駆動のときは電圧値)を計測して情報を読み出す。情報の書き込みの時には選択セルに交差するワード線およびビット線(センス線)に電流を流し、発生する合成磁場によって情報を書き込む。このメモリセル構造は、MTJあるいは薄膜ダイオードに要求される必要電流密度あるいは最小加工寸法によってその最小占有面積が画定され、理論上最も小さな占有面積でMRAMメモリセルを構成できる。
しかし、文献1に記載のメモリセル構造には、問題が多い。第1に薄膜ダイオードでは必要なオン・オフ比を得ることが困難な点がある。4桁程度のオン・オフ比を有することが好ましいが、現状の薄膜ダイオードでは容易にこのオン・オフ特性は得られない。第2に、MTJに要求される基板平坦性の問題がある。MTJの磁性層およびトンネル絶縁膜は極めて薄い薄膜で構成されるため、MTJの基板には原子レベルの平坦性が要求される。ところが薄膜ダイオードは一般に多結晶シリコン膜で構成されるため、原子レベルの平坦性を得ることは困難である。このため薄膜ダイオード上に所定の特性を有するMTJをスタックすることは極めて困難である。第3に、MTJの微細化に伴い、薄膜ダイオードのオン抵抗が問題になる。MTJの特性改善に伴い、微細化できる可能性が高まりつつあるが、薄膜ダイオードのオン抵抗をこの微細化レベルに追随して下げることができない。
これらデメリットの存在により、現在では薄膜ダイオード上にMTJをスタックするメモリセル構造の実現は困難であると考えられている。そこで、ダイオードを半導体基板の表面に形成するメモリセル構造が提案されている。たとえば、米国特許第6,097,625号公報(文献2)には、半導体基板(シリコンウェハ)の表面にn@x+@z拡散層とp@x+@z拡散層を形成してpn接合ダイオードを構成し、この接合ダイオード形成領域上にMTJを配置するメモリセル構造が開示されている。ダイオードのn@x+@z拡散層に接続するワード線を、基板上の絶縁膜上に配置し、このワード線の上層に、ワード線延在方向と直交する方向に延在するセンス線を配置する。MTJはワード線とセンス線の交差領域に挟まれるように配置し、その一端はセンス線に接し、他端はローカル配線等導電部材を介してp@x+@z拡散層に接続するようにする。つまり、ダイオードとMTJとはセンス線およびワード線間で直列接続される。前記文献1に記載のスタック構造の場合と同様に、ワード線とセンス線との間の抵抗値(あるいは電圧値)を計測して情報を読み出し、選択セルに交差するワード線およびセンス線に電流を流して、情報の書き込みを行える。この構造では、ダイオードを半導体基板の表面に形成するので、十分なオン・オフ比を得ることができ、また、十分広いpn接合面積を確保できるのでオン抵抗を小さくできる。また、MTJは十分な平坦性を確保できる絶縁膜および金属膜上に形成するので、薄膜ダイオードのようなデメリットは存在しない。
しかし、文献2に記載のメモリセルにも、以下のような問題がある。すなわち、前記接合ダイオードは半導体基板あるいはウェル構造上に形成される。このため、ダイオードとウェル(あるいは基板半導体)とで縦型のバイポーラトランジスタ、いわゆる寄生トランジスタが構成される。メモリセルへのバイアスのされ方によっては、この寄生トランジスタが動作するようになり、設計で意図した通りのメモリセル動作を確保できない場合がある。また、文献2では、半導体基板上にFETを形成し、このFETのゲートとソースあるいはドレインとの間でダイオードを構成するゲーティッドダイオードの構成をも開示する。しかし。このゲーティッドダイオードおよびMTJで構成するメモリセルでは、小さな占有面積を達成できず、微細化において不利に作用する。
本発明の目的は、寄生トランジスタの発生を防止するMRAMメモリセルの構造を提供することにある。また、FET+MTJのセル構造よりも占有面積が小さくなるサイズアドバンテージに優れたMRAMメモリセルの構造を提供することにある。さらに、周辺回路等ロジック回路の製造工程との整合性に優れたMRAMメモリセルの製造方法を提供することにある。
発明の開示
本願の発明の概略を説明すれば、以下の通りである。すなわち、本発明では、MRAMセルのスイッチング素子として接合ダイオードを採用し、接合ダイオードは、SOI(Silicon On Insulator)基板あるいはシリコンウェハ(半導体基板)の分離領域(絶縁膜)上に形成する。すなわち、SOI基板の表面半導体層に不純物を導入し、n型不純物拡散領域およびp型不純物拡散領域を形成する。この不純物拡散領域でpn接合ダイオードを構成する。あるいは、半導体基板表面の素子分離領域として形成する絶縁膜上に多結晶シリコン膜等の半導体層を堆積し、この半導体層に不純物を導入してn型不純物半導体層およびp型不純物半導体層を形成する。この不純物半導体層でpn接合ダイオードを構成する。あるいは、SOI基板の表面半導体層に不純物を導入してn型またはp型の不純物拡散領域を形成し、その不純物拡散領域上に多結晶シリコン膜等の半導体層を堆積し、半導体層に不純物を導入してp型またはn型の不純物半導体層を形成する。このSOI基板表面の不純物拡散領域と半導体層の不純物半導体層とでpn接合ダイオードを構成する。
このような接合ダイオードは、SOI基板あるいは半導体基板の絶縁膜上に形成されるので、基板から分離され、寄生トランジスタを発生することがない。このため、MRAM動作中のバイアス電圧のかかり方によらず、安定なセル動作を実現できる。また、採用するスイッチング素子はFETではなくダイオードなので、セル面積を小さくすることが可能であり、微細加工に有利である。
なお、接合ダイオードを構成するp型あるいはn型の不純物領域の平面パターンは、対象形とすること、あるいは、一方の不純物領域が他方の不純物領域を取り囲むような形状にすることが可能である。後者の場合、接合面積を大きく取ることが可能であり、ダイオードのオン抵抗を小さくすることができる。また、p型あるいはn型の不純物領域は、ワード線方向に連続して一体に形成できる。この場合、メモリセル毎の基準電位を一定にすることができ、安定なメモリセル動作が期待できる。
また、ダイオードを多結晶シリコン膜等の半導体層で構成する場合、半導体層は周辺回路等ロジック回路のFETのゲート電極と同時に形成できる。ダイオードをSOI基板表面層への不純物拡散によって形成する場合も、周辺回路等ロジック回路のトランジスタのソースあるいはドレインの形成と同時に行える。このようにロジック回路の形成工程における不純物拡散工程やゲート電極形成工程と同一工程でダイオードが形成できるため、本発明の接合ダイオードを形成するための工程の増加はほとんどない。つまり、本発明として提案する製造方法はロジック回路等の製造工程との整合性に優れた工程であると言える。
発明を実施するための最良の態様
以下、本発明の実施の形態を図面に基づいて詳細に説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本実施の形態の記載内容に限定して解釈すべきではない。なお、実施の形態の全体を通して同じ要素または部材には同じ番号を付するものとする。
(実施の形態1)
図1は、本発明の一実施の形態であるメモリ装置(MRAM)の一例をメモリセル領域の部分について示した回路図である。図1に示すように、本実施の形態のMRAMは、ワード線WL、センス線SLを有し、WLおよびSLの交点には、トンネル磁気抵抗素子MTJとダイオードDが配置される。MTJとDとは直列に接続され、メモリセルを構成する。メモリセルの一端(MTJ端)はSLに接続され、他端(D端)はWLに接続される。メモリセルの選択は、SLおよびWLを選択することにより行い、選択SLおよび選択WLの交点に位置するメモリセルが選択メモリセルとなる。SLおよびWLの選択は列デコーダおよび行デコーダによって行われる。なお、図1においてWLを縦方向にSLを横方向に配置しているが、配置方向が逆になっても良いことは勿論である。
選択メモリセルからの情報の読み出しは以下のように行う。選択WLを低電圧レベル(Low)に維持し、選択SLを定電流制限状態で高電圧レベル(High)に維持する。この状態では、選択メモリセルのダイオードDには順バイアスがかかり、オン状態になる。MTJが高抵抗状態の場合、選択SLの電位はHighレベルに維持され、MTJが低抵抗状態の場合、MTJおよびオン状態のDを通じて電流が選択WLに流れ、選択SLの電位はLowレベルになる。この電圧レベルをセンスアンプで検出して情報を読み出すことができる。このとき、非選択WLは高電圧レベル(High)に維持し、非選択SLは低電圧レベル(Low)に維持する。これにより非選択SLおよび非選択WL間のダイオードDは逆バイアスされ、選択WLおよび非選択SL間、および、非選択WLおよび選択SL間には電位差が発生しない。通常しきい値以下の電圧の場合順バイアス状態には無く、ダイオードはオフ状態(逆バイアス状態)である。何れの場合も非選択セルには電流は流れない。このような電位配置を採ることにより、選択メモリセルのMTJにのみ電流を流そうとする電位がかかっている状態を実現でき、前記のように選択センス線の電位を読み取る(選択メモリセルに電流が流れているかを読み取る)ことによって目的の情報を読み出すことが可能になる。
選択メモリセルへの情報の書き込みは、選択WLおよび選択SLに所定の制御電流を流す。この電流によって生成した合成磁場によって、MTJのフリー層の磁化方向を制御し、情報の書き込みを行う。
なお、図1において、図の上下方向と図の横方向に隣接して配置されるワード線WLあるいはセンス線SLに番号を付し、また、交点に配置されるトンネル磁気抵抗素子MTJおよびダイオードDに番号を付す。すなわち、WL1とSL1との交点には、MTJ11とD11とからなるメモリセルが配置される。図において4つのメモリセルを示すが、さらに多数のメモリセルが接続されることは勿論である。以下の説明では、付記した番号は省略する。全てのメモリセルは原則として同一の構造を有する。
図2は、本実施の形態のMRAMの一例をメモリセルアレイおよび周辺回路の一部について例示した断面図および平面図である。図2においてその下側には一部断面図を示す。一部断面図の左側にはメモリセルアレイ部分を示し、右側には周辺回路部分を示す。図2の上側には一部平面図を示す。一部平面図の部材43(センス線)の中心線に沿った断面図がその下側に示す一部断面図のメモリセルアレイ部分になる。以下、断面図と平面図とを同時に示すその他の図において同様である。また、図2の右上部に示した図はMTJ部分の拡大断面図である。
本実施の形態のMRAMの基板部分には、半導体基板部1と基板絶縁層2とを有する。半導体基板部1には、シリコソウェハを例示できる。半導体基板部1は代表的なSOI基板に特有の構成であるが、SOI構造つまり絶縁基板上にシリコン層を有する構造が実現される限りにおいて半導体である必要はない。たとえばガラス基板、アルミナ基板等であっても良い。基板絶縁層2は、たとえばシリコン酸化層を例示できる。その他、アルミナ層、シリコン窒化層等の絶縁層でも良い。半導体基板部1が絶縁体である場合は、基板絶縁層2は無くても良い。基板絶縁層2上には表面半導体層を有するが、後に説明するように、表面半導体層にはFETの活性領域(7,9)、ソース・ドレイン領域(16,19,23,27)、pn接合ダイオードの拡散領域(25,29)等が形成されている。半導体基板部1、基板絶縁層2、表面半導体層によってSOI基板が構成される。
基板絶縁層2上には素子分離構造5を有する。素子分離構造5には、シリコン酸化物を例示できるが、シリコン窒化物その他の絶縁物でも良い。素子分離領域5の底部は基板絶縁層2に達し、素子分離構造5および基板絶縁層2によって囲まれた半導体領域は基板および他の素子から電気的に分離される。
周辺回路領域(図2断面図の右側)の表面半導体層には、nチャネル型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)およびpチャネル型MOSFETが形成されている。
nチャネル型MOSFETは、活性層7、ゲート絶縁膜14、低濃度n型半導体領域16、サイドウォール21、高濃度n型半導体領域23、ゲート電極24、金属シリサイド層32を有する。
活性層7は、SOI基板の表面半導体層にp型の導電性を示す不純物、たとえばボロン(B)が導入されて形成されるp型の不純物半導体層である。活性層7には、nチャネル型MOSFETのチャネルが形成される。
ゲート絶縁膜14は、たとえば熱酸化法あるいは熱CVD(Chemical Vapor Deposition)法により形成されたシリコン酸化膜である。ゲート絶縁膜14には、シリコン窒化膜や酸化タンタル膜等高誘電率の誘電体膜を適用できる。
低濃度n型半導体領域16は、ゲート電極24の両側に形成される不純物半導体領域であり、n型の導電性を示す不純物たとえば砒素(As)が低不純物濃度で導入されている。低濃度n型半導体領域16は後に説明する高濃度n型半導体領域23よりもチャネル領域側に形成され、LDD(Lightly Doped Drain)構造の一部を構成する。
サイドウォール21はゲート電極24の側壁に形成される絶縁膜である。たとえばシリコン酸化膜を例示できるが、シリコン窒化膜その他の絶縁膜(誘電膜)でも良い。
高濃度n型半導体領域23は、ゲート電極24の両側の低濃度n型半導体領域16よりも外側に形成される不純物半導体領域である。高濃度n型半導体領域23には、n型の導電性を示す不純物たとえばリン(P)が高不純物濃度で導入される。前記したとおり、低濃度n型半導体領域16とともにLDDを構成する。
ゲート電極24は、ゲート絶縁膜14上に形成された堆積半導体層たとえば多結晶シリコン膜をパターニングして形成される。またゲート電極24はn型の不純物が導入されたn型不純物半導体層である。nチャネル型MOSFETのゲート電極をn型半導体とすることにより、しきい値制御を容易にして高性能なMOSFETを構成できる。
金属シリサイド層32は、高濃度n型半導体領域23およびゲート電極24の表面に形成された金属シリサイド膜である。金属シリサイド層32を形成することにより、高濃度n型半導体領域23およびゲート電極24のシート抵抗を低減し、また、後に説明する接続部材34とのコンタクト抵抗を低減できる。なお、金属シリサイド層32は、メモリセルアレイ領域には形成されない。メモリセルアレイ領域の半導体基板上にはダイオードが形成され、このダイオードを構成する半導体領域に金属シリサイド層が形成されると構造上接合界面にリーク電流を生じダイオードとして機能しないためである。金属シリサイド層の形成を防止する手法として、いわゆるサリサイドプロセスを用いる場合には、たとえばシリコン酸化膜あるいはシリコン窒化膜等シリサイド化しない材料でマスクを形成する方法が例示できる。この点は後に工程の説明において詳述する。
pチャネル型MOSFETは、活性層9、ゲート絶縁膜14、低濃度p型半導体領域19、サイドウォール21、高濃度p型半導体領域27、ゲート電極28、金属シリサイド層32を有する。活性層9、低濃度p型半導体領域19、高濃度p型半導体領域27、ゲート電極28については、前記した活性層7、低濃度n型半導体領域16、高濃度n型半導体領域23、ゲート電極24の説明における導電型を逆極性に置き換える他は同様である。ゲート絶縁膜14、サイドウォール21、金属シリサイド層32については前記と同様である。なお、本実施の形態のpチャネル型MOSFETのゲート電極はp型半導体層である。すなわち、本実施の形態のMOSFETはC−MOS(Complimentary−MOS)構造を構成し、いわゆるデュアルゲート構造を採用する。これにより、高性能なC−MOS回路を構成できる。
メモリセルアレイ領域(図2断面図の左側)の表面半導体層には、n型半導体層25およびp型半導体層29からなる接合ダイオードが形成されている。n型半導体層25およびp型半導体層29は、SOI基板の表面半導体層に不純物が導入されて形成される不純物半導体層である。n型半導体層25には、n型の導電性を示す不純物たとえばリン(P)が高不純物濃度で導入される。p型半導体層29には、p型の導電性を示す不純物たとえばボロン(B)が高不純物濃度で導入される。
本実施の形態の接合ダイオードは、SOI基板の表面半導体層への不純物導入により形成されるので、他の素子あるいは基板から電気的に分離されており、寄生トランジスタを生じることがない。これによりMRAMの誤動作を防止できる。また、図示するように、本実施の形態の接合ダイオードはSOI基板の表面半導体層に形成される横型の拡散接合ダイオードである。このため十分大きなオン・オフ比および十分小さなオン抵抗を実現できる。また、後に説明するように、製造工程が特に複雑になることもない。つまり僅かなマスクの追加のみで容易に製造することが可能になる。なお、接合ダイオードを構成するn型半導体層25およびp型半導体層29の表面にシリサイド層が形成されていないことは前記したとおりである。
前記した接合ダイオード、MOSFETを含むSOI基板上には、絶縁膜33が形成され、絶縁膜33の内部には接続部材34が形成されている。絶縁膜33上には接続部材34に接するように第1層配線35,36,37が形成されている。第1層配線35,36,37を覆うように絶縁膜38が形成され、絶縁膜38上には配線36に接する局所配線40が形成されている。局所配線40上には磁気抵抗素子(MTJ)41が形成され、MTJ41および局所配線40を覆う絶縁膜42上に、MTJ41に接する第2層配線43が形成されている。
絶縁膜33は、図示するようにSOI基板上の素子と第1層配線35,36,37とを絶縁する層間絶縁膜である。絶縁膜33にはシリコン酸化膜を例示できる。また、製造工程にCMP(Chemical Mechanical Polishing)法を用いる場合には、その最表面部にブロッキング層として機能するシリコン窒化膜を有する多層膜としても良い。また、絶縁膜33は、配線の浮遊容量を低減するために誘電率の低い低誘電率膜を用いることができる。たとえばフッ素含有のシリコン酸化膜やSOG(Spin On Glass)膜を例示できる。
接続部材34は、SOI基板上の素子と第1層配線35,36,37とを接続する導電部材である。たとえば高不純物濃度のシリコン酸化物やタングステン等の高融点金属を例示できる。高融点金属を用いる場合には適当なブロッキング層(窒化チタン等)を用いることが好ましい。
第1層配線35,36,37は、たとえばタングステン等の高融点金属、あるいはタングステンと窒化チタン等のブロッキング層との積層金属膜が例示できる。ブロッキング層に金属の拡散を抑制する効果を備える場合には、アルミニウム、銅等の低抵抗率金属を用いることもできる。第1層配線のうち、配線35は、図2の平面図に示すように上下方向(第1方向)に延在するように形成される。配線35はワード線WLとして機能する。配線35は接続部材34を介して接合ダイオードのn型半導体層25に接続される。配線36は、接続部材34を介して接合ダイオードのp型半導体層29に接続され、局所配線40への接続部材として機能する。配線37は、周辺回路領域の第1層配線である。
絶縁膜38は、絶縁膜33と同様である。ただし、絶縁膜38は第1層配線35,36,37を埋め込むように形成するため、第1層配線35,36,37上にもその膜厚をいくらか有するように形成する。第1層配線35,36,37がダマシン法によって形成される場合には、第1層配線35,36,37間を埋め込む層と第1層配線35,36,37上に形成される層とに分離しても良い。第1層配線35,36,37上に形成される絶縁膜38の膜厚は、たとえば50〜100mとする。十分に薄い膜厚とすることにより、配線35(ワード線WL)によって生成される磁界がMTJ41のフリー層に達するようにする。また、配線36上の絶縁膜38の膜厚が十分薄いことにより、局所配線40に接続するためのコンタクトホールにスタッド等の接続部材を形成する必要がなくなる。
局所配線40は、配線36とMTJ41の一端とを接続する配線である。タングステン等の金属を例示できる。その膜厚は、配線35(ワード線WL)によって生成される磁界がMTJ41のフリー層に達するようにすることを考慮して、十分に薄く形成する。たとえば、100nmの膜厚を例示できる。
MTJ41は、強磁性体のフリー層41a、絶縁層41b、強磁性体のピン層41c、反磁性層41dからなる。これら各層あるいはその上下端層に適当な中間層を設けても良い。フリー層41aおよびピン層41cにはたとえばコバルト(Co)膜を用い、反磁性層41dにはたとえばFeMn膜を用いることができる。また、絶縁層41bには、シリコン酸化膜あるいはアルミナ(Al@y2@zO@y3@z)膜を用いることができる。これら薄膜はスパッタ法あるいはCVD法を用いて形成できる。なお、図示したMTJ41の積層方向は逆でも良い。また、フリー層41aと反磁性層41dの各々の層とそれに接する金属配線との間に電極として金属層を形成することができる。金属層にはチタンを例示できる。この金属層は上下配線層に含めて形成することもできる。
絶縁膜42は絶縁膜33と同様である。第2層配線43は、銅、アルミニウム等の金属を例示できる。窒化チタン等のブロッキング層との積層構造とすることもできる。第2層配線43は、図2の平面図に示すように左右方向(第2方向)に延在するように形成される。第2層配線43はセンス線SLとして機能する。第2層配線43はMTJ41の他端に接続される。
以上説明した本実施の形態のMRAMによれば、接合ダイオードがSOI基板上にたとえばの素子から絶縁されて形成される。このため寄生トランジスタを生じず、MRAMの正常な動作が確保される。また、本実施の形態のダイオードでは、十分なオン・オフ比とオン抵抗が確保されるので、高性能なMRAMメモリセルを構成できる。さらに、本実施の形態のMTJ41は、金属の局所配線40上に形成されるので、原子レベルの平坦性が確保される。このため、薄膜構造によって実現されるMTJ41の性能を十分に発揮することが可能になる。
以下、図面を参照して、本実施の形態のMRAMの製造方法の一例を説明する。図3〜図23は、本実施の形態のMRAMの製造方法の一例を工程順に示した断面図または平面図である。
まず、半導体基板部1、基板絶縁層2、表面半導体層3からなるSOI基板を用意する(図3)。公知のフォトリソグラフィおよびエッチング技術を用いて、表面半導体層3に溝4を形成する(図4)。溝4の底部は、基板絶縁層2に達するように形成する。
SOI基板の全面にたとえば図示しないシリコン酸化膜を形成し、溝4を埋め込んだ後、CMP法によって表面半導体層3上のシリコン酸化膜を除去する。これにより、溝4内に分離領域5を形成する(図5)。
次に、周辺回路領域のnチャネル型MOSFETが形成される領域に開口を持つフォトレジスト膜6を形成する。その後不純物としてボロン(B)をイオン注入し、nチャネル型MOSFETの活性層7を形成する(図6)。なお、不純物をイオン注入した後に熱処理を行って不純物の活性化を行う必要がある。以下の説明では、活性化処理の説明を省略する。また、熱処理による活性化工程は、いくつかのイオン注入の後、まとめて活性化を行っても良い。後に熱工程(たとえばゲート絶縁膜形成のための熱酸化工程等)が介在する場合には、不純物活性化のための熱処理を省略できる。
次に、周辺回路領域のpチャネル型MOSFETが形成される領域に開口を持つフォトレジスト膜8を形成する。その後不純物としてリン(P)をイオン注入し、pチャネル型MOSFETの活性層9を形成する(図7)。
フォトレジスト膜8を除去した後、SOI基板の表面にシリコン酸化膜10および多結晶シリコン膜11を形成する(図8)。シリコン酸化膜10は、たとえば熱CVD法により形成できる。ここではシリコン酸化膜を例示するが、シリコン窒化膜、アルミナ膜、酸化タンタル膜等その他の誘電体膜でも良い。また、SOI基板の表面のシリコン領域のみを選択的に酸化してシリコン酸化膜を形成しても良い。また、ここでは多結晶シリコン膜11を例示するが、アモルファス(非晶質)シリコン膜でも良い。
次に、MOSFETのゲート電極パターンにパターニングされたフォトレジスト膜12を形成し、これをマスクに多結晶シリコン膜11およびシリコン酸化膜10をエッチングしてゲート電極13およびゲート絶縁膜14を形成する。(図9)。
次に、周辺回路領域のnチャネル型MOSFETが形成される領域に開口を持つフォトレジスト膜15を形成し、不純物として砒素(As)をイオン注入する(図10)。不純物はゲート電極13に対して自己整合的に注入され、ゲート電極13の両側の活性層7にnチャネル型MOSFETの低濃度n型半導体領域16が自己整合的に形成される。同時にゲート電極13にも砒素が注入され、n型の多結晶シリコンからなるゲート電極17になる。なお、ここでは不純物の熱拡散非容易性を考慮して砒素を例示したが、不純物としてリンを採用しても良い。
次に、周辺回路領域のpチャネル型MOSFETが形成される領域に開口を持つフォトレジスト膜18を形成し、不純物としてボロン(B)をイオン注入する(図11)。不純物は前記同様ゲート電極13に対して自己整合的に注入され、pチャネル型MOSFETの低濃度p型半導体領域19が自己整合的に形成される。また、ゲート電極13は、p型のゲート電極20になる。
フォトレジスト膜18を除去し、図示しない絶縁膜たとえばシリコン酸化膜あるいはシリコン窒化膜を基板の表面に堆積する。その後、絶縁膜を異方性エッチングによりエッチングし、ゲート電極17,20の側壁にサイドウォール21を形成する(図12)。
次に、周辺回路のnチャネル型MOSFETが形成される領域およびメモリセル領域のダイオードのn型半導体層25が形成される領域に開口を持つフォトレジスト膜22を形成し、不純物としてリン(P)をイオン注入する(図13)。不純物はゲート電極17およびサイドウォール21に対して自己整合的に注入され、ゲート電極17の両側の低濃度n型半導体領域16より外側に高濃度n型半導体領域23が自己整合的に形成される。同時にゲート電極17にもリンが注入され、n型のゲート電極24になる。また、同時にメモリセルアレイ領域の表面半導体層3にリンが注入され、n型半導体層25が形成される。
次に、周辺回路のpチャネル型MOSFETが形成される領域およびメモリセル領域のダイオードのp型半導体層29が形成される領域に開口を持つフォトレジスト膜26を形成し、不純物としてボロン(B)をイオン注入する(図14)。不純物はゲート電極20およびサイドウォール21に対して自己整合的に注入され、ゲート電極20の両側の低濃度p型半導体領域19より外側に高濃度p型半導体領域27が自己整合的に形成される。同時にゲート電極20にもリンが注入され、p型のゲート電極28になる。また、同時にメモリセルアレイ領域の表面半導体層3にボロンが注入され、p型半導体層29が形成される。
前記したとおり、n型半導体層25およびp型半導体層29はダイオードを構成する。本実施の形態では、前記のとおりダイオードはMOSFETの高濃度不純物半導体領域の形成工程で同時に形成できる。よって、本実施の形態のダイオードを形成するための工程の追加はなく、従来の工程内で若干のマスク変更によってダイオードの製造が可能である。
次に、メモリセルアレイ領域を覆うマスク層30を形成し(図15)、基板表面を覆う金属層31を形成する(図16)。マスク層30にはたとえばシリコン酸化膜あるいはシリコン窒化膜を例示できる。金属層31には、たとえばタングステン、コバルト等、シリコンとの化合によって抵抗率の低い金属シリサイド層を形成する金属を例示できる。
熱処理によって金属層31とシリコンとを反応させ、半導体基板上のシリコンが露出した部分に金属シリサイド層32を形成する。未反応の金属層31はエッチングにより除去する。すなわち、サリサイドプロセスを実施する。さらにマスク層30を除去する(図17)。なお、このマスク層30は必ずしも除去する必要はない。このようにマスク層30を形成して金属シリサイド層32を形成するため、マスク層30で覆われた部分には金属シリサイド層は形成されない。つまりメモリセルアレイ領域のダイオード(n型半導体層25およびp型半導体層29)にはシリサイド層が形成されない。これによりダイオードの接合界面におけるシリサイド層に起因する電流リークを防止する。すなわち、本実施の形態のダイオードを形成することによる従来工程との相違は、高々マスク層30を形成するためのマスクを1枚追加する程度であり、また、このマスクのアライメントも高い精度が要求されない。よって、本実施の形態のダイオードを追加することによる工程負荷の増加は大きくない。なお、マスク層30をシリコン酸化膜で構成する場合は、これを除去しなくても良い。
この段階におけるメモリセルアレイ領域の平面図を図18に示す。n型半導体層25およびp型半導体層29は分離領域5によって各素子から分離され、アイランド状に形成されている。このため寄生トランジスタを発生することがない。また、n型半導体層25およびp型半導体層29は対称に形成され、その境界部が接合面を形成する。セルサイズから、十分に低いオン抵抗が確保できる。
次に、絶縁膜33を基板上に形成し、絶縁膜33の所定の領域にコンタクトホールを形成する。コンタクトホール内に導電膜を埋め込み、導電部材34を形成する(図19)。絶縁膜33の形成には公知のCVD法を用いることができる。コンタクトホールの形成には公知のフォトリソグラフィおよびエッチング技術を用いることができる。導電部材34の形成には、コンタクトホールを埋め込む導電膜(たとえば高不純物濃度の多結晶シリコン膜)の堆積とCMP法を用いることができる。
絶縁膜33上に、たとえばタングステン等の金属膜を堆積し、公知のフォトリソグラフィとエッチング技術を用いて第1層配線35,36,37を形成する(図20)。金属膜の堆積にはたとえばスパッタ法を用いることができる。第1層配線35,36,37のパターニングは、前記したとおり配線35が図の上下方向(第1方向)に延在するようにパターニングする。
次に、第1層配線35,36,37を覆う絶縁膜38を形成する。ただし、前図で説明した第1層配線をダマシン法を用いて形成しても良い。つまり、絶縁膜38に形成した溝内に金属膜を埋め込み、この金属膜の不要部をCMP法によって除去することにより溝内に配線を形成する。この場合、絶縁膜38の上部には第1層配線を覆う薄い絶縁膜が形成される。配線36上の絶縁膜38にコンタクトホール39を形成し、さらに図示しない金属膜を堆積する。この金属膜をパターニングして局所配線40を形成する(図21)。なお、配線36上の絶縁膜38は十分に薄い膜厚なのでコンタクトホール39に接続部材を埋め込む必要はない。
次に、MTJを構成する反磁性層41d、ピン層41c、絶縁層41b、フリー層41aを順次堆積し、これをパターニングしてMTJ41を形成する(図22)。前記各層の堆積にはスパッタ法を用いることができる。また、パターニングにはドライエッチング法を用いることができる。なお、MTJを構成する各層の積層順を逆にしても良いことは前記したとおりである。
MTJ41、局所配線40を覆う絶縁膜42を形成し、たとえばCMP法によってMTJ41の表面を露出させる。その後、図示しない金属膜堆積し、この金属膜をパターニングして第2層配線(センス線43)を形成する(図23)。なお、MOSFET上に第2層配線を図示しないが、周辺回路のMOSFETの配線を任意に形成できることは言うまでもない。その後、任意層数の配線層を形成できるが、説明を省略する。
本実施の形態の製造方法によれば、メモリセルアレイ領域の接合ダイオードを大幅な工程増加をすることなく容易に形成できる。また、CMP法等を用いて平坦面を形成でき、MTJ41の下地層に金属膜である局所配線40を採用するので、MTJ41を形成するための必要な平坦性が確保される。従来技術であるロジック回路の製造方法に若干のマスク変更と最小枚数のマスクを追加することによって、安定な動作が期待できるMRAMメモリセルを形成することが可能になる。
(実施の形態2)
本実施の形態のMRAMは、実施の形態1で説明したMRAMのダイオードの構成を変更した例である。実施の形態1のMRAMと同じ構成の説明は省略し、相違する部分についてのみ説明を行う。
図24は、本実施の形態2のMRAMの一例をメモリセルアレイおよび周辺回路の一部について例示した断面図および平面図である。本実施の形態のMRAMはシリコン基板(シリコンウェハ)50上に形成される。シリコン基板50の表面部には分離領域53が形成され、周辺回路領域には、分離領域53で規定されるpウェル54、nウェル55が形成されている。pウェル54にはnチャネル型MOSFETが形成され、nウェルにはpチャネル型MOSFETが形成される。メモリセルアレイ領域の分離領域53上には、ダイオードが形成される。ダイオードはn型半導体層60とp型半導体層62とからなり、接合ダイオードを構成する。また、n型半導体層60とp型半導体層62とは分離領域53上にアイランド状に形成される。すなわち、メモリセル領域のダイオードは他の素子あるいはシリコン基板50から電気的に分離される。これにより寄生トランジスタの発生を防止できる。n型半導体層60およびp型半導体層62は後に説明するようにMOSFETのゲート電極と同時に形成される。
図25〜図35は、本実施の形態2のMRAMの製造方法の一例を工程順に示した断面図または平面図である。まず、シリコン基板(シリコンウェハ)50を用意し(図25)、公知のフォトリソグラフィおよびエッチング技術を用いて表面に溝51を形成する(図26)。その後、図示しない絶縁膜を堆積し、たとえばCMP法を用いて絶縁膜を除去し、溝51内に絶縁膜を埋め込んで分離領域53を形成する(図27)。
次に、周辺回路領域にたとえばイオン注入法を用いてpウェル54およびnウェル55を形成し(図28)、基板全面にシリコン酸化膜10および多結晶シリコン膜11を形成する(図29)。
MOSFETのゲート電極となるパターンおよびn型半導体層60およびp型半導体層62となる領域を覆うパターンを持つフォトレジスト膜56を形成し、これをマスクとして多結晶シリコン膜11およびシリコン酸化膜10をエッチングする(図30)。この工程で、MOSFETのゲート電極となる領域とダイオードが形成される半導体層(アイランド)とを同時に形成する。
実施の形態1と同様MOSFETの低濃度不純物領域(16,19)を形成し、さらにサイドウォール21を形成する(図31)。
周辺回路のnチャネル型MOSFETが形成される領域およびメモリセル領域のダイオードのn型半導体層60が形成される領域に開口を持つフォトレジスト膜59を形成し、不純物としてリン(P)をイオン注入する(図32)。実施の形態1で説明した通り、高濃度n型半導体領域23、n型のゲート電極24が形成され、同時にメモリセルアレイ領域の半導体層57にリンが注入され、n型半導体層60が形成される。
次に、周辺回路のpチャネル型MOSFETが形成される領域およびメモリセル領域のダイオードのp型半導体層62が形成される領域に開口を持つフォトレジスト膜61を形成し、不純物としてボロン(B)をイオン注入する(図33)。同様に、高濃度p型半導体領域27、p型のゲート電極28が形成され、同時にメモリセルアレイ領域の半導体層57にボロンが注入され、p型半導体層62が形成される。
このようにしてn型半導体層60およびp型半導体層62からなるダイオードが形成される。前記したとおりこのダイオードは分離領域53上のシリコンアイランドとして形成される。このため寄生トランジスタを構成することがない。これにより正常なMRAMメモリセルの動作が担保できる。また、実施の形態1と同様にダイオードを形成するための工程の追加は必要なく、従来の工程内での若干のマスク変更によって製造が可能である。
次に、実施の形態1と同様に、メモリセルアレイ領域を覆うマスク層63を形成し、サリサイドプロセスを行う。これにより金属シリサイド層32を形成する(図34)。マスク層63によりダイオードの接合界面における電流リークを防止できる。
この段階におけるメモリセルアレイ領域の平面図を図35に示す。n型半導体層60およびp型半導体層62は分離領域53上のアイランドとして形成されるので各素子および基板から電気的に分離される。このため寄生トランジスタを発生することがない。また、n型半導体層60およびp型半導体層62は対称に形成され、その境界部が接合面を形成する。実施の形態1と同様に、十分に低いオン抵抗が確保できる。その後の工程は実施の形態1と同様であるため、詳細な説明は省略する。
本実施の形態によれば、分離領域53上にアイランド状にダイオードを形成するので、寄生トランジスタを生じない。しかも、ダイオードはゲート電極と同時にパターニングされ、MOSFETにソース・ドレインと同時に不純物導入されるため、僅かの工程増加によって製造が可能である。
(実施の形態3)
本実施の形態のMRAMは、実施の形態1で説明したMRAMのダイオードの構成をさらに変更した例である。実施の形態1のMRAMと同じ構成の説明は省略し、相違する部分についてのみ説明を行う。
図36は、本実施の形態3のMRAMの一例をメモリセルアレイおよび周辺回路の一部について例示した断面図および平面図である。本実施の形態のMRAMはSOI基板上に形成される点は実施の形態1と同様である。ただし、本実施の形態3のダイオードは、SOI基板の表面半導体層3から生成されるn型半導体層71と、MOSFETのゲート電極と同時にパターニングされるp型半導体層75とからなる点が相違する。すなわち、本実施の形態3のダイオードは、基板表面と平行な接合面をもつダイオードである。また、本実施の形態3のダイオードの表面には、金属シリサイド層32が形成される。
図37〜図45は、本実施の形態3のMRAMの製造方法の一例を工程順に示した断面図または平面図である。本実施の形態3の初期の製造方法は、実施の形態1における図3〜図7と同様である。
周辺回路領域に活性層7,9を形成後、メモリセルアレイ領域の全面に開口を有するフォトレジスト膜70を形成し、不純物としてリン(P)をイオン注入し、表面半導体層3にリンを導入してn型半導体層71を形成する(図37)。
次に、シリコン酸化膜10を形成し(図38)、メモリセルアレイ領域のシリコン酸化膜10を除去する(図39)。フォトレジスト膜70を除去した後、多結晶シリコン膜11を基板の全面に堆積する(図40)。
次に、実施の形態1と同様にゲート電極をパターニングする。ただし、フォトレジスト膜72には、p型半導体層75となる領域がパターニングされないようなパターンを含む。このパターニングによってn型半導体層71上に半導体層73が形成される(図41)。
次に、実施の形態1と同様に、ゲート電極の側壁にサイドウォール21を形成する。本実施の形態では、メモリセルアレイ領域に半導体層73を有するので、その側壁にもサイドウォール21が形成される(図42)。
次に、pチャネル型MOSFETの領域および半導体層73の形成領域に開口を持つフォトレジスト膜74を形成し、不純物としてボロン(B)をイオン注入する(図43)。このイオン注入によってpチャネル型MOSFETの高濃度p型半導体領域27が形成され、同時に半導体層73にp型半導体層75が形成される。なお、p型半導体層75とn型半導体層71との間にコンタクトを良好にとるための埋め込みコンタクト層を形成しても良い。
その後、実施の形態1と同様にnチャネル型MOSFETの高濃度n型半導体領域23を形成し、さらに実施の形態1と同様のサリサイドプロセスを実行する。本実施の形態3では、実施の形態1のようなマスク層30を形成しない。このため、n型半導体層71の露出部およびp型半導体層75にも金属シリサイド層32が形成される(図44)。ただし、本実施の形態3のp型半導体層75の側壁にはサイドウォール21が形成されているので、n型半導体層71とp型半導体層75との間にはリークは発生しない。本実施の形態3では、ダイオード領域にも金属シリサイド層32を有するので、コンタクト抵抗を低減できる。
この段階におけるメモリセルアレイ領域の平面図を図45に示す。ただし、金属シリサイド層32は表示していない。SOI基板の表面半導体層として形成されたn型半導体層71はp型半導体層75の下部にも形成され、p型半導体層75はn型半導体層71上に形成される。接合面はp型半導体層75の底面となる。極めて大きな接合面が得られ、ダイオードの直列抵抗(オン抵抗)が低減される。また、n型半導体層71は、SOI基板の分離領域5および基板絶縁層2に囲まれて形成され、従って他の素子あるいは基板から分離されており、寄生トランジスタを発生しない効果は実施の形態1、2と同様である。その後の工程は実施の形態1と同様であるため、詳細な説明は省略する。
本実施の形態によれば、ダイオード形成領域であるn型半導体層71が他の素子および基板から電気的に分離されるので寄生トランジスタを生じない。また、n型半導体層71およびp型半導体層75は周辺回路のMOSFETと同時に形成されるため、工程を大幅に増加することがない。また、本実施の形態3のダイオードではその構造上接合面積を広くでき、ダイオードのオン抵抗を小さくできる。さらにダイオード表面に金属シリサイド層32を形成できるので、コンタクト抵抗を低減し、ダイオードのオン抵抗を小さくすることができる。なお、本実施の形態では、p型半導体層75の形成にイオン注入法を例示したが、予め高濃度にp型不純物をドープした多結晶シリコン膜を形成し、熱処理等のオートドープによってp型半導体層75とn型半導体層71との間のpn接合を形成しても良い。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更することが可能である。
たとえば、実施の形態1〜3では、ダイオードの平面パターンとして対称形を例示した。図46に示すようにp型半導体層29がn型半導体層25に取り囲まれるようなパターンにすることができる。この場合、ダイオードの接合面積を大きくして、オン抵抗を低減できる。また、図47に示すように、n型半導体層25をワード線延在方向(第1方向)に連なるように一体に形成できる。この場合、ダイオード素子間の電位を一定にして安定な動作が期待できる。また、図48に示すように、n型半導体層25をワード線延在方向(第1方向)に一体に形成するとともに、p型半導体層29がn型半導体層25に取り囲まれるようなパターンにすることも可能である。
前記した、実施の形態において、半導体の導電型は例示である。p型とn型とを入れ替えても良いことは勿論である。
また、前記実施の形態において、読み取りのワード線と書き込みのワード線を併用した例を示したが、独立に書き込みワード線を形成してもよいことは勿論である。
また、MTJの記憶状態には「0」または「1」の2値の場合を例示した。磁化の状態に中間値を持たせて多値記憶をさせることも可能である。たとえば不連続な4つの磁化状態によって1セルで2ビットの情報を記憶させても良い。
前記した実施の形態における各部材の材料はあくまでも例示である。所定の性能が達成できる限り他の材料を用いることも可能である。たとえば半導体材料はシリコンに限らず、化合物半導体を用いることも可能である。また、薄膜形成方法は、CVD法やスパッタ法等例示の方法以外にも各種の薄膜形成法が適用できる。エッチング方法についても同様である。
また、前記実施の形態1および3では、SOI基板を用いた例を説明しており、周辺回路等のトラシジスタもSOI基板上に形成した例を説明しているが、周辺回路等のトランジスタは必ずしもSOI基板上に形成する必要はない。オフセット等を設けてバルクシリコン(半導体基板部1)にトランジスタを形成しても良い。また前記実施の形態において素子分離構造として溝分離を例示しているが、LOCOS(Local Oxidation of Silicon)等他の分離構造を用いることも可能である。
本願で開示される発明のうち、代表的なものによって得られる効果は、以下の通りである。すなわち、寄生トランジスタの発生を防止するMRAMメモリセルの構造を提供できる。また、FET+MTJのセル構造よりも占有面積が小さくなるサイズアドバンテージに優れたMRAMメモリセルの構造を提供できる。さらに、周辺回路等ロジック回路の製造工程との整合性に優れたMRAMメモリセルの製造方法を提供できる。
【図面の簡単な説明】
図1は、本発明の一実施の形態1であるメモリ装置(MRAM)の一例をメモリセル領域の部分について示した回路図である。
図2は、実施の形態1のMRAMの一例をメモリセルアレイおよび周辺回路の一部について例示した断面図および平面図である。
図3は、実施の形態1のMRAMの製造方法の一例を工程順に示した断面図である。
図4は、実施の形態1のMRAMの製造方法の一例を工程順に示した断面図である。
図5は、実施の形態1のMRAMの製造方法の一例を工程順に示した断面図である。
図6は、実施の形態1のMRAMの製造方法の一例を工程順に示した断面図である。
図7は、実施の形態1のMRAMの製造方法の一例を工程順に示した断面図である。
図8は、実施の形態1のMRAMの製造方法の一例を工程順に示した断面図である。
図9は、実施の形態1のMRAMの製造方法の一例を工程順に示した断面図である。
図10は、実施の形態1のMRAMの製造方法の一例を工程順に示した断面図である。
図11は、実施の形態1のMRAMの製造方法の一例を工程順に示した断面図である。
図12は、実施の形態1のMRAMの製造方法の一例を工程順に示した断面図である。
図13は、実施の形態1のMRAMの製造方法の一例を工程順に示した断面図である。
図14は、実施の形態1のMRAMの製造方法の一例を工程順に示した断面図である。
図15は、実施の形態1のMRAMの製造方法の一例を工程順に示した断面図である。
図16は、実施の形態1のMRAMの製造方法の一例を工程順に示した断面図である。
図17は、実施の形態1のMRAMの製造方法の一例を工程順に示した断面図である。
図18は、実施の形態1のMRAMの製造方法の一例を工程順に示した平面図である。
図19は、実施の形態1のMRAMの製造方法の一例を工程順に示した平面図および断面図である。
図20は、実施の形態1のMRAMの製造方法の一例を工程順に示した平面図および断面図である。
図21は、実施の形態1のMRAMの製造方法の一例を工程順に示した平面図および断面図である。
図22は、実施の形態1のMRAMの製造方法の一例を工程順に示した平面図および断面図である。
図23は、実施の形態1のMRAMの製造方法の一例を工程順に示した平面図および断面図である。
図24は、実施の形態2のMRAMの一例をメモリセルアレイおよび周辺回路の一部について例示した断面図および平面図である。
図25は、実施の形態2のMRAMの製造方法の一例を工程順に示した断面図である。
図26は、実施の形態2のMRAMの製造方法の一例を工程順に示した断面図である。
図27は、実施の形態2のMRAMの製造方法の一例を工程順に示した断面図である。
図28は、実施の形態2のMRAMの製造方法の一例を工程順に示した断面図である。
図29は、実施の形態2のMRAMの製造方法の一例を工程順に示した断面図である。
図30は、実施の形態2のMRAMの製造方法の一例を工程順に示した断面図である。
図31は、実施の形態2のMRAMの製造方法の一例を工程順に示した断面図である。
図32は、実施の形態2のMRAMの製造方法の一例を工程順に示した断面図である。
図33は、実施の形態2のMRAMの製造方法の一例を工程順に示した断面図である。
図34は、実施の形態2のMRAMの製造方法の一例を工程順に示した断面図である。
図35は、実施の形態2のMRAMの製造方法の一例を工程順に示した平面図である。
図36は、実施の形態3のMRAMの一例をメモリセルアレイおよび周辺回路の一部について例示した断面図および平面図である。
図37は、実施の形態3のMRAMの製造方法の一例を工程順に示した断面図である。
図38は、実施の形態3のMRAMの製造方法の一例を工程順に示した断面図である。
図39は、実施の形態3のMRAMの製造方法の一例を工程順に示した断面図である。
図40は、実施の形態3のMRAMの製造方法の一例を工程順に示した断面図である。
図41は、実施の形態3のMRAMの製造方法の一例を工程順に示した断面図である。
図42は、実施の形態3のMRAMの製造方法の一例を工程順に示した断面図である。
図43は、実施の形態3のMRAMの製造方法の一例を工程順に示した断面図である。
図44は、実施の形態3のMRAMの製造方法の一例を工程順に示した断面図である。
図45は、実施の形態3のMRAMの製造方法の一例を工程順に示した平面図である。
図46は、実施の形態1〜3のMRAMの他の例をメモリセルアレイについて示した平面図である。
図47は、実施の形態1〜3のMRAMのさらに他の例をメモリセルアレイについて示した平面図である。
図48は、実施の形態1〜3のMRAMのさらに他の例を、メモリセルアレイについて示した平面図である。
Claims (20)
- 第1方向に延在するワード線と、
前記第1方向とは相違する第2方向に延在するセンス線と、
前記ワード線と前記センス線との交差領域に形成され、磁化方向によってその抵抗値が変化する磁気抵抗素子と、
前記磁気抵抗素子に導電部材を介して直列に接続されるダイオードと、を含む半導体装置であって、
前記ダイオードは、SOI基板の表面半導体層に第1導電型の不純物が導入された第1導電型半導体領域と、前記表面半導体層に第2導電型の不純物が導入された第2導電型半導体領域とからなり、前記第2導電型半導体領域は、前記第1導電型半導体領域に取り囲まれる平面配置を有し、前記第1導電型半導体領域は、前記SOI基板の絶縁層および前記絶縁層に到達する溝分離領域によって他の素子から分離される、半導体装置。 - 第1方向に延在するワード線と、
前記第1方向とは相違する第2方向に延在するセンス線と、
前記ワード線と前記センス線との交差領域に形成され、磁化方向によってその抵抗値が変化する磁気抵抗素子と、
前記磁気抵抗素子に導電部材を介して直列に接続されるダイオードと、を含む半導体装置であって、
前記ダイオードは、SOI基板の表面半導体層に第1導電型の不純物が導入された第1導電型半導体領域と、前記表面半導体層に第2導電型の不純物が導入された第2導電型半導体領域とからなり、前記第1導電型半導体領域は、前記第1方向に隣接する隣接第1導電型半導体領域と相互に接続され、前記第2導電型半導体領域は、前記第1導電型半導体領域にその一辺を接し、前記SOI基板の絶縁層および溝分離領域によって他の素子から分離される、半導体装置。 - 第1方向に延在するワード線と、
前記第1方向とは相違する第2方向に延在するセンス線と、
前記ワード線と前記センス線との交差領域に形成され、磁化方向によってその抵抗値が変化する磁気抵抗素子と、
前記磁気抵抗素子に導電部材を介して直列に接続されるダイオードと、を含む半導体装置であって、
前記ダイオードは、SOI基板の表面半導体層に第1導電型の不純物が導入された第1導電型半導体領域と、前記表面半導体層に第2導電型の不純物が導入された第2導電型半導体領域とからなり、前記第1導電型半導体領域は、前記第1方向に隣接する隣接第1導電型半導体領域と相互に接続され、かつ、メモリセル毎の張り出し領域を有し、前記第2導電型領域は、前記張り出し領域に取り囲まれる平面配置を有する、半導体装置。 - 第1方向に延在するワード線と、
前記第1方向とは相違する第2方向に延在するセンス線と、
前記ワード線と前記センス線との交差領域に形成され、磁化方向によってその抵抗値が変化する磁気抵抗素子と、
前記磁気抵抗素子に導電部材を介して直列に接続されるダイオードと、を含む半導体装置であって、
前記ダイオードは、半導体基板の素子分離領域上に堆積された堆積半導体層に第1導電型の不純物が導入された第1導電型半導体層と、前記堆積半導体層に第2導電型の不純物が導入された第2導電型半導体層とからなる、半導体装置。 - 前記第1導電型半導体層および第2導電型半導体層は、前記堆積半導体層をパターニングして形成したメモリセル毎の半導体アイランド領域に形成されている、請求項4記載の半導体装置。
- 前記第2導電型半導体層は、前記第1導電型半導体層に取り囲まれる平面配置を有し、前記第1導電型半導体層は、前記堆積半導体層のパターニングにより形成されたメモリセル毎の半導体アイランド領域である、請求項4記載の半導体装置。
- 前記第1導電型半導体層は、前記堆積半導体層のパターニングにより形成された前記第1方向に延在する半導体層であり、前記第2導電型半導体層は、前記第1導電型半導体層に一辺を接する、前記堆積半導体層のパターニングにより形成されたメモリセル毎の半導体アイランド領域である、請求項4記載の半導体装置。
- 前記第1導電型半導体層は、前記堆積半導体層のパターニングにより形成された前記第1方向に延在する半導体層であって、メモリセル毎の張り出し領域を有し、前記第2導電型半導体層は、前記張り出し領域に取り囲まれる平面配置を有する、請求項4記載の半導体装置。
- 前記堆積半導体層は、前記半導体基板上に形成される電界効果トランジスタのゲート電極となる多結晶シリコン層である、請求項4記載の半導体装置。
- 第1方向に延在するワード線と、
前記第1方向とは相違する第2方向に延在するセンス線と、
前記ワード線と前記センス線との交差領域に形成され、磁化方向によってその抵抗値が変化する磁気抵抗素子と、
前記磁気抵抗素子に導電部材を介して直列に接続されるダイオードと、を含む半導体装置であって、
前記ダイオードは、SOI基板の表面半導体層に第1導電型の不純物が導入された第1導電型半導体領域と、前記表面半導体層上に堆積された堆積半導体層に第2導電型の不純物が導入された第2導電型半導体層とからなる、半導体装置。 - 前記第1導電型半導体領域は、前記第1方向に延在して形成される、請求項10記載の半導体装置。
- 前記堆積半導体層は、前記SOI基板上に形成される電界効果トランジスタのゲート電極となる多結晶シリコン層である、請求項10記載の半導体装置。
- 第1方向に延在するワード線と、第2方向に延在するセンス線と、前記ワード線とセンス線との交差領域に形成され、磁化方向によってその抵抗値が変化する磁気抵抗素子と、前記磁気抵抗素子に導電部材を介して直列に接続されるダイオードとを含む半導体装置の製造方法であって、
SOI基板の表面半導体層に、前記SOI基板の絶縁層に達する溝を形成するステップと、
前記溝に絶縁物を埋め込んで溝分離領域を形成するステップと、
前記表面半導体層に、第1導電型の不純物を導入して第1導電型半導体領域を形成するステップと、
前記第1導電型半導体領域、または、前記第1導電型半導体領域に接する前記表面半導体層に、第2導電型の不純物を導入し、第2導電型半導体領域を形成するステップと、
第1絶縁膜を堆積し、前記第1導電型半導体領域および第2導電型半導体領域に達するコンタクトホールを前記第1絶縁膜に形成するステップと、
前記コンタクトホールに導電材料を埋め込んで、前記第1導電型半導体領域に接続される第1接続体および前記第2導電型半導体領域に接続される第2接続体を形成するステップと、
前記第1接続体に接続される前記ワード線および前記第2接続体に接続される接続配線を含む第1層配線を形成するステップと、
前記第1層配線を覆う第2絶縁膜上に前記接続配線に接続される局所配線を形成するステップと、
平面配置における前記ワード線の占有領域上の位置であって前記局所配線上に、前記磁気抵抗素子を形成するステップと、
前記局所配線および磁気抵抗素子を覆う第3絶縁膜を形成するステップと、
前記第3絶縁膜上に、前記磁気抵抗素子に接する前記センス線を形成するステップと、
を含む半導体装置の製造方法。 - 前記第1導電型半導体領域は、前記SOI基板上に形成される第1チャネル型の電界効果トランジスタのソースおよびドレインに不純物を導入する工程と同一の工程で形成され、
前記第2導電型半導体領域は、前記SOI基板上に形成される第2チャネル型の電界効果トランジスタのソースおよびドレインに不純物を導入する工程と同一の工程で形成される、請求項13記載の製造方法。 - 第1方向に延在するワード線と、第2方向に延在するセンス線と、前記ワード線とセンス線との交差領域に形成され、磁化方向によってその抵抗値が変化する磁気抵抗素子と、前記磁気抵抗素子に導電部材を介して直列に接続されるダイオードとを含む半導体装置の製造方法であって、
半導体基板の表面に分離領域を形成するステップと、
前記分離領域を含む前記半導体基板の表面に、膜堆積工程によって形成される堆積半導体層を形成するステップと、
前記堆積半導体層をパターニングするステップと、
前記パターニングされた堆積半導体層に、第1導電型の不純物を導入して第1導電型半導体層を形成するステップと、
前記第1導電型半導体層、または、前記第1導電型半導体層に接する前記堆積半導体層に、第2導電型の不純物を導入し、第2導電型半導体層を形成するステップと、
第1絶縁膜を堆積し、前記第1導電型半導体層および第2導電型半導体層に達するコンタクトホールを前記第1絶縁膜に形成するステップと、
前記コンタクトホールに導電材料を埋め込んで、前記第1導電型半導体層に接続される第1接続体および前記第2導電型半導体層に接続される第2接続体を形成するステップと、
前記第1接続体に接続される前記ワード線および前記第2接続体に接続される接続配線を含む第1層配線を形成するステップと、
前記第1層配線を覆う第2絶縁膜上に前記接続配線に接続される局所配線を形成するステップと、
平面配置における前記ワード線の占有領域上の位置であって前記局所配線上に、前記磁気抵抗素子を形成するステップと、
前記局所配線および磁気抵抗素子を覆う第3絶縁膜を形成するステップと、
前記第3絶縁膜上に、前記磁気抵抗素子に接する前記センス線を形成するステップと、
を含む半導体装置の製造方法。 - 前記堆積半導体層のパターニングによって、前記半導体基板上に形成される電界効果トランジスタのゲート電極が同時に形成され、
前記第1導電型半導体層は、第1チャネル型の電界効果トランジスタのゲート電極、ソースおよびドレインに不純物を導入する工程と同一の工程で形成され、
前記第2導電型半導体層は、第2チャネル型の電界効果トランジスタのゲート電極、ソースおよびドレインに不純物を導入する工程と同一の工程で形成される、請求項15記載の製造方法。 - 第1方向に延在するワード線と、第2方向に延在するセンス線と、前記ワード線とセンス線との交差領域に形成され、磁化方向によってその抵抗値が変化する磁気抵抗素子と、前記磁気抵抗素子に導電部材を介して直列に接続されるダイオードとを含む半導体装置の製造方法であって、
SOI基板の表面半導体層に、前記SOI基板の絶縁層に達する溝を形成するステップと、
前記溝に絶縁物を埋め込んで溝分離領域を形成するステップと、
前記表面半導体層に、第1導電型の不純物を導入して第1導電型半導体領域を形成するステップと、
前記表面半導体層、溝分離領域および第1導電型半導体領域を含む前記SOI基板の表面に、膜堆積工程によって形成される堆積半導体層を形成するステップと、
前記堆積半導体層をパターニングするステップと、
前記パターニングされた堆積半導体層に、第2導電型の不純物を導入して第2導電型半導体層を形成するステップと、
第1絶縁膜を堆積し、前記第1導電型半導体領域および第2導電型半導体層に達するコンタクトホールを前記第1絶縁膜に形成するステップと、
前記コンタクトホールに導電材料を埋め込んで、前記第1導電型半導体領域に接続される第1接続体および前記第2導電型半導体層に接続される第2接続体を形成するステップと、
前記第1接続体または第2接続体の何れか一方の接続体に接続される前記ワード線および前記ワード線に接続される接続体でない他方の接続体に接続される接続配線を含む第1層配線を形成するステップと、
前記第1層配線を覆う第2絶縁膜上に前記接続配線に接続される局所配線を形成するステップと、
平面配置における前記ワード線の占有領域上の位置であって前記局所配線上に、前記磁気抵抗素子を形成するステップと、
前記局所配線および磁気抵抗素子を覆う第3絶縁膜を形成するステップと、
前記第3絶縁膜上に、前記磁気抵抗素子に接する前記センス線を形成するステップと、
を含む半導体装置の製造方法。 - 前記第1導電型半導体領域は、前記SOI基板上に形成される第1チャネル型の電界効果トランジスタのソースおよびドレインに不純物を導入する工程と同一の工程で形成される請求項17記載の製造方法。
- 前記堆積半導体層のパターニングによって、前記SOI基板上に形成される電界効果トランジスタのゲート電極が同時に形成され、
前記第2導電型半導体層は、第2チャネル型の電界効果トランジスタのゲート電極、ソースおよびドレインに不純物を導入する工程と同一の工程で形成される、請求項17記載の製造方法。 - その上面に前記第2導電型半導体層が形成されていない前記第1導電型半導体領域の表面領域、前記第2導電型半導体層の表面領域、並びに、前記SOI基板上に形成される電界効果トランジスタのゲート電極、ソースおよびドレインの各表面領域に、金属シリサイド層を形成するステップをさらに有する、請求項17記載に製造方法。
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