KR20040058165A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20040058165A
KR20040058165A KR10-2004-7000374A KR20047000374A KR20040058165A KR 20040058165 A KR20040058165 A KR 20040058165A KR 20047000374 A KR20047000374 A KR 20047000374A KR 20040058165 A KR20040058165 A KR 20040058165A
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Abstract

본 발명은 기생 트랜지스터의 발생을 방지하는 MRAM 메모리 셀의 구조를 제공하는 것을 목적으로 한다.
MRAM 메모리 셀의 스위칭 소자로서 다이오드를 이용하고, 다이오드를 구성하는 n형 반도체층(25)과 p형 반도체층(29)을 SOI 기판의 표면 반도체층에 형성한다. n형 반도체층(25)과 p형 반도체층(29)은 가로 방향으로 배치하고, 분리 영역(5)으로 분리하여, 다른 소자 또는 기판으로부터 전기적으로 분리한다.

Description

반도체 장치 및 그 제조 방법{IMAGE DISPLAYING METHOD AND IMAGE DISPLAYING DEVICE}
자화의 방향에 의해 저항치가 변화되는 자기 저항 효과(Magneto Resistive Effect)를 이용한 RAM(Random Access Memory)이 주목받고 있다. 자기 저항 효과를 이용한 RAM을 MRAM(Magneto-resistive RAM)이라고 칭한다. 자기 저항 효과에는 이방성 자기 저항 효과(AMR)나 거대 자기 저항 효과(GMR)가 알려져 있고, 특히 터널 전류를 이용하여 자기 저항 효과를 얻는 터널 자기 저항 효과(TMR)는 큰 자계 감도를 얻을 수 있는 점에서 주목받고 있다.
TMR를 이용한 스핀 밸브 소자는 반강자성층, 강자성층[핀(pin)층], 절연층(터널층), 강자성층[프리(free)층]의 적층 구조를 가지며, MTJ(Magnetic Tunnel Junction) 소자라고도 불린다. 반강자성층은 인접하는 강자성층(핀층)의 자화 방향을 고정하는 기능을 가지며, 프리층의 자화 방향이 핀층의 자화 방향과 일치하는경우에 절연층에 터널 전류가 흐르게 된다. 한편, 프리층의 자화 방향이 핀층의 자화 방향과 반대인 경우에는 절연층에 흐르는 전류는 일치하는 경우의 터널 전류보다 적어진다. 즉, 프리층의 자화 방향(전자 스핀의 방향)에 의해, TMR 소자의 적층 방향의 저항치가 변화된다. 이러한 프리층의 자화 방향에서 「0」 또는 「1」의 정보를 기록하고, TMR 소자의 저항치의 변화에 의해 정보를 판독하는 메모리 소자를 구성할 수 있다.
상기 원리로부터 분명하게, TMR 효과를 이용한 메모리 소자(MRAM)는 불휘발성으로서, 정보의 판독에 의한 기록 내용의 파괴가 일어나지 않는 스태틱 소자이다. 또한, 정보의 판독은 TMR 소자의 저항 변화를 검출할 뿐이다. 따라서, 1비트를 기록하는 기본 셀에 필요로 되는 선택 트랜지스터 등의 스위칭 소자는 하나로 충분하다. 이 때문에 DRAM(Dynamic Random Access Memory)과 같은 수준의 집적도를 기대할 수 있고(즉, 저비용), EEPROM(electricl erasable Read Only Memory)과 같은 불휘발성 메모리를 실현할 수 있다. 또한, SRAM(Static Random Access Memory)과 같은 소프트 에러(soft error)나 우주선(宇宙線) 등 고에너지선에 의한 에러를 발생하지 않는 메모리를 구성할 수 있고, 또한 DRAM과 같은 리프레시 동작을 필요로 하지 않는 고체 메모리 소자를 실현할 수 있다. 더구나, EEPROM과 같이 정보의 재기록 횟수에 제한이 없고, 또한 재기록 속도도 EEPROM에 비하여 각별히 빠르다. 판독, 기록의 속도도 DRAM과 같은 수준이다. 이러한 매우 현저한 장점을 다수 갖기 때문에, MRAM은 기존의 고체 메모리를 대신하는 매우 유망한 메모리 장치로 기대되고 있다.
대표적인 MRAM의 메모리 셀 구조는 상기한 바와 같이 1MTJ+1Tr(하나의 MTJ 소자와 하나의 트랜지스터)로 구성된다. 그런데, MRAM 셀로부터의 정보의 판독은 저항치의 변화(정전류 구동이라면 전압 변화)이므로, 비선택 셀의 센스선과 워드선 사이에 역 바이어스를 거는 것이 가능하면 스위칭 소자는 다이오드로 대체하는 것이 가능하다. 또한, 정보의 기록은 선택 셀에 교차하는 워드선과 센스선에의 전류 인가로 실현할 수 있기 때문에, 스위칭 소자에 특별한 기능은 요구되지 않는다. 이 때문에, 스위칭 소자에 다이오드를 이용하는 기술을 생각할 수 있다. 다이오드라면 트랜지스터(FET: 전계 효과 트랜지스터)를 형성하는 것보다도 작은 점유 면적으로 스위칭 소자를 형성할 수 있고, DRAM과 같은 수준의 집적도를 실현할 수 있다고 하는 MRAM의 장점을 더욱 증진하는 것이 가능해진다. 또한, 선택 트랜지스터의 온·오프를 제어하는 게이트 전극(판독 제어선으로서 기능함)을 설치할 필요가 없고, 판독을 위한 워드선(또는 비트선)과 기록을 위한 워드선(또는 비트선)을 공용하는 것이 가능해진다.
예를 들면, 미국 특허 제5,640,343호 공보(문헌 1)에는 스위칭 소자로서 TFT(Thin Film Transistor) 타입의 박막 다이오드를 이용하고, 이 박막 다이오드와 MTJ를 세로 방향으로 중첩시키는 스택 구조의 메모리 셀이 개시되어 있다. 다이오드와 MTJ와의 스택 구조가 서로 직교하는 워드선과 비트선(센스선) 사이에 샌드위치형으로 끼워짐으로써 메모리 셀을 구성하고, 워드선과 비트선(센스선) 사이의 저항치(정전류 구동일 때는 전압치)를 계측하여 정보를 판독한다. 정보의 기록시에는 선택 셀에 교차하는 워드선 및 비트선(센스선)에 전류를 흐르게 하고, 발생하는 합성 자장에 의해 정보를 기록한다. 이 메모리 셀 구조는 MTJ 또는 박막 다이오드에 요구되는 필요 전류 밀도 또는 최소 가공 치수에 의해 최소 점유 면적이 정해지고, 이론상 가장 작은 점유 면적으로 MRAM 메모리 셀을 구성할 수 있다.
그러나, 문헌 1에 기재한 메모리 셀 구조에는 문제가 많다. 첫 번째로 박막 다이오드에서는 필요한 온·오프비를 얻기 곤란한 점이 있다. 4자릿수 정도의 온·오프비를 갖는 것이 바람직하지만, 현상의 박막 다이오드에서는 용이하게 이 온·오프 특성은 얻어지지 않는다. 두 번째로, MTJ에 요구되는 기판 평탄성의 문제가 있다. MTJ의 자성층 및 터널 절연막은 매우 얇은 박막으로 구성되기 때문에, MTJ의 기판에는 원자 레벨의 평탄성이 요구된다. 그런데, 박막 다이오드는 일반적으로 다결정 실리콘막으로 구성되기 때문에, 원자 레벨의 평탄성을 얻는 것은 곤란하다. 이 때문에 박막 다이오드상에 소정의 특성을 갖는 MTJ를 스택하는 것은 매우 곤란하다. 세 번째로, MTJ의 미세화에 따라 박막 다이오드의 온 저항이 문제가 된다. MTJ의 특성 개선에 따라, 미세화될 가능성이 높아지고 있지만, 박막 다이오드의 온저항을 이 미세화 레벨에 따라 낮출 수 없다.
이들 단점의 존재에 의해 현재에는 박막 다이오드상에 MTJ를 스택하는 메모리 셀 구조의 실현은 곤란하다고 생각되고 있다. 그래서, 다이오드를 반도체 기판의 표면에 형성하는 메모리 셀 구조가 제안되어 있다. 예를 들면, 미국 특허 제6,097,625호 공보(문헌 2)에는 반도체 기판(실리콘 웨이퍼)의 표면에 n@x＋@z 확산층과 p@x＋@z 확산층을 형성하여 pn 접합 다이오드를 구성하고, 이 접합 다이오드 형성 영역상에 MTJ를 배치하는 메모리 셀 구조가 개시되어 있다. 다이오드의n@x＋@z 확산층에 접속하는 워드선을, 기판상의 절연막상에 배치하고, 이 워드선의 상층에, 워드선 연장 방향과 직교하는 방향으로 연장되는 센스선을 배치한다. MTJ는 워드선과 센스선의 교차 영역에 끼워지도록 배치하고, 그 일단은 센스선에 접하며, 타단은 로컬 배선 등 도전 부재를 통해 p@x＋@z 확산층에 접속하도록 한다. 즉, 다이오드와 MTJ는 센스선 및 워드선 사이에서 직렬 접속된다. 상기 문헌 1에 기재한 스택 구조의 경우와 마찬가지로, 워드선과 센스선 사이의 저항치(또는 전압치)를 계측하여 정보를 판독하고, 선택 셀에 교차하는 워드선 및 센스선에 전류를 흐르게 하여 정보의 기록을 행할 수 있다. 이 구조에서는, 다이오드를 반도체 기판의 표면에 형성하기 때문에, 충분한 온·오프비를 얻을 수 있고, 또한, 충분히 넓은 pn 접합 면적을 확보할 수 있기 때문에 온 저항을 작게 할 수 있다. 또한, MTJ는 충분한 평탄성을 확보할 수 있는 절연막 및 금속막상에 형성하기 때문에, 박막 다이오드와 같은 단점은 존재하지 않는다.
그러나, 문헌 2에 기재한 메모리 셀에도 이하와 같은 문제가 있다. 즉, 상기 접합 다이오드는 반도체 기판 또는 웰 구조상에 형성된다. 이 때문에, 다이오드와 웰(또는 기판 반도체)로 종형의 바이폴러 트랜지스터, 소위 기생 트랜지스터가 구성된다. 메모리 셀로의 바이어스가 되는 방법에 따라서는, 이 기생 트랜지스터가 동작하게 되고, 설계에서 의도한 바와 같은 메모리 셀 동작을 확보할 수 없는 경우가 있다. 또한, 문헌 2에서는, 반도체 기판상에 FET를 형성하고, 이 FET의 게이트와 소스 또는 드레인 사이에서 다이오드를 구성하는 게이티드 다이오드의 구성도 개시한다. 그러나, 이 게이티드 다이오드 및 MTJ로 구성하는 메모리 셀에서는, 작은 점유 면적을 달성할 수 없어, 미세화에 있어서 불리하게 작용한다.
본 발명의 목적은 기생 트랜지스터의 발생을 방지하는 MRAM 메모리 셀의 구조를 제공하는 데에 있다. 또한, FET＋MTJ의 셀 구조보다도 점유 면적이 작아지는 크기 잇점이 우수한 MRAM 메모리 셀의 구조를 제공하는 데에 있다. 더욱이, 주변 회로 등 논리 회로의 제조 공정과의 정합성이 우수한 MRAM 메모리 셀의 제조 방법을 제공하는 데에 있다.
본 발명은 불휘발성 메모리 장치에 관한 것으로, 특히 터널 자기 저항(TMR: tunnel magneto resistive) 효과 등의 자기 저항(MR: Magneto Resistive) 효과를 이용한 스핀 밸브를 이용하는 메모리 장치에 적용하는 데 유효한 기술에 관한 것이다.
도 1은 본 발명의 실시 형태 1인 메모리 장치(MRAM)의 일례를 메모리 셀 영역 부분에 대해서 도시한 회로도.
도 2는 실시 형태 1의 MRAM의 일례를 메모리 셀 어레이 및 주변 회로의 일부에 대해서 예시한 단면도 및 평면도.
도 3은 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 4는 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 5는 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 6은 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 7은 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 8은 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 9는 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 10은 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 11은 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 12는 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 13은 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 14는 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 15는 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 16은 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 17은 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 18은 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 평면도.
도 19는 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 평면도 및 단면도.
도 20은 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 평면도 및 단면도.
도 21은 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 평면도 및 단면도.
도 22는 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 평면도 및 단면도.
도 23은 실시 형태 1의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 평면도 및 단면도.
도 24는 실시 형태 2의 MRAM의 일례를 메모리 셀 어레이 및 주변 회로의 일부에 대해서 예시한 단면도 및 평면도.
도 25는 실시 형태 2의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 26은 실시 형태 2의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 27은 실시 형태 2의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 28은 실시 형태 2의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 29는 실시 형태 2의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 30은 실시 형태 2의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 31은 실시 형태 2의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 32는 실시 형태 2의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 33은 실시 형태 2의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 34는 실시 형태 2의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 35는 실시 형태 2의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 평면도.
도 36은 실시 형태 3의 MRAM의 일례를 메모리 셀 어레이 및 주변 회로의 일부에 대해서 예시한 단면도 및 평면도.
도 37은 실시 형태 3의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 38은 실시 형태 3의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 39는 실시 형태 3의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 40은 실시 형태 3의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 41은 실시 형태 3의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 42는 실시 형태 3의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 43은 실시 형태 3의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 44는 실시 형태 3의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도.
도 45는 실시 형태 3의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 평면도.
도 46은 실시 형태 1 내지 3의 MRAM의 다른 예를 메모리 셀 어레이에 대해서 도시한 평면도.
도 47은 실시 형태 1 내지 3의 MRAM의 또 다른 예를 메모리 셀 어레이에 대해서 도시한 평면도.
도 48은 실시 형태 1 내지 3의 MRAM의 또 다른 예를 메모리 셀 어레이에 대해서 도시한 평면도.
발명의 개시
본원 발명의 개략을 설명하면, 이하와 같다. 즉, 본 발명에서는, MRAM 셀의 스위칭 소자로서 접합 다이오드를 이용하고, 접합 다이오드는 SOI(Silicon ON Insulator) 기판 또는 실리콘 웨이퍼(반도체 기판)의 분리 영역(절연막)상에 형성한다. 즉, SOI 기판의 표면 반도체층에 불순물을 도입하여, n형 불순물 확산 영역 및 p형 불순물 확산 영역을 형성한다. 이 불순물 확산 영역으로 pn 접합 다이오드를 구성한다. 또는, 반도체 기판 표면의 소자 분리 영역으로서 형성하는 절연막상에 다결정 실리콘막 등의 반도체층을 퇴적하고, 이 반도체층에 불순물을 도입하여 n형 불순물 반도체층 및 p형 불순물 반도체층을 형성한다. 이 불순물 반도체층으로 pn 접합 다이오드를 구성한다. 또는, SOI 기판의 표면 반도체층에 불순물을 도입하여 n형 또는 p형 불순물 확산 영역을 형성하고, 그 불순물 확산 영역상에 다결정 실리콘막 등의 반도체층을 퇴적하며, 반도체층에 불순물을 도입하여 p형 또는 n형 불순물 반도체층을 형성한다. 이 SOI 기판 표면의 불순물 확산 영역과 반도체층의불순물 반도체층으로 pn 접합 다이오드를 구성한다.
이러한 접합 다이오드는 SOI 기판 또는 반도체 기판의 절연막상에 형성되기 때문에, 기판으로부터 분리되고, 기생 트랜지스터를 발생하는 일이 없다. 이 때문에, MRAM 동작중의 바이어스 전압의 인가 정도에 상관없이, 안정한 셀 동작을 실현할 수 있다. 또한, 이용하는 스위칭 소자는 FET가 아니라 다이오드이기 때문에, 셀 면적을 작게 하는 것이 가능하고, 미세 가공에 유리하다.
또, 접합 다이오드를 구성하는 p형 또는 n형의 불순물 영역의 평면 패턴은 대상형으로 하는 것, 또는, 한쪽 불순물 영역이 다른 쪽 불순물 영역을 둘러싸는 형상으로 하는 것이 가능하다. 후자의 경우, 접합 면적을 크게 취하는 것이 가능하고, 다이오드의 온 저항을 작게 할 수 있다. 또한, p형 또는 n형의 불순물 영역은 워드선 방향으로 연속하여 일체로 형성할 수 있다. 이 경우, 메모리 셀마다의 기준 전위를 일정하게 할 수 있고, 안정한 메모리 셀 동작을 기대할 수 있다.
또한, 다이오드를 다결정 실리콘막 등의 반도체층으로 구성하는 경우, 반도체층은 주변 회로 등 논리 회로의 FET의 게이트 전극과 동시에 형성할 수 있다. 다이오드를 SOI 기판 표면층으로의 불순물 확산에 의해 형성하는 경우도, 주변 회로 등 논리 회로의 트랜지스터의 소스 또는 드레인의 형성과 동시에 행할 수 있다. 이와 같이 논리 회로의 형성 공정에 있어서의 불순물 확산 공정이나 게이트 전극 형성 공정과 동일 공정으로 다이오드를 형성할 수 있기 때문에, 본 발명의 접합 다이오드를 형성하기 위한 공정의 증가는 거의 없다. 즉, 본 발명으로서 제안하는 제조 방법은 논리 회로 등의 제조 공정과의 정합성이 우수한 공정이라고 말할 수 있다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다. 단, 본 발명은 대부분의 다른 형태로 실시하는 것이 가능하고, 본 실시 형태의 기재 내용에한정하여 해석하면 안된다. 또, 실시 형태의 전체를 통해서 동일한 요소 또는 부재에는 동일한 번호를 붙이는 것으로 한다.
(실시 형태 1)
도 1은 본 발명의 일 실시 형태인 메모리 장치(MRAM)의 일례를 메모리 셀 영역 부분에 대해서 도시한 회로도이다. 도 1에 도시한 바와 같이, 본 실시 형태의 MRAM은 워드선 WL, 센스선 SL을 가지며, WL 및 SL의 교점에는 터널 자기 저항 소자 MTJ와 다이오드 D가 배치된다. MTJ와 D는 직렬로 접속되며, 메모리 셀을 구성한다. 메모리 셀의 일단(MTJ단)은 SL에 접속되고, 타단(D단)은 WL에 접속된다. 메모리 셀의 선택은 SL 및 WL을 선택함으로써 행하고, 선택 SL 및 선택 WL의 교점에 위치하는 메모리 셀이 선택 메모리 셀이 된다. SL 및 WL의 선택은 열 디코더 및 행 디코더에 의해 행해진다. 또, 도 1에 있어서 WL을 세로 방향으로 SL을 가로 방향으로 배치하고 있지만, 배치 방향이 반대로 되어도 좋은 것은 물론이다.
선택 메모리 셀로부터의 정보 판독은 이하와 같이 행한다. 선택 WL을 저전압 레벨(Low)로 유지하고, 선택 SL을 정전류 제한 상태에서 고전압 레벨(High)로 유지한다. 이 상태에서는, 선택 메모리 셀의 다이오드(D)에는 순 바이어스가 인가되어, 온 상태가 된다. MTJ가 고저항 상태인 경우, 선택 SL의 전위는 High 레벨로 유지되고, MTJ가 저저항 상태인 경우, MTJ 및 온 상태의 D를 통해 전류가 선택 WL로 흐르며, 선택 SL의 전위는 Low 레벨이 된다. 이 전압 레벨을 센스 앰프로 검출하여 정보를 판독할 수 있다. 이 때, 비선택 WL은 고전압 레벨(High)로 유지하고, 비선택 SL은 저전압 레벨(Low)로 유지한다. 이에 따라 비선택 SL 및 비선택 WL 사이의 다이오드 D는 역 바이어스되고, 선택 WL 및 비선택 SL 사이, 및, 비선택 WL 및 선택 SL 사이에는 전위차가 발생하지 않는다. 통상 임계치 이하의 전압의 경우 순 바이어스 상태가 아니라, 다이오드는 오프 상태(역 바이어스 상태)이다. 어느 경우에도 비선택 셀에는 전류는 흐르지 않는다. 이러한 전위 배치를 이용함으로써, 선택 메모리 셀의 MTJ에만 전류를 흘리고자 하는 전위가 걸려 있는 상태를 실현할 수 있고, 상기한 바와 같이 선택 센스선의 전위를 판독(선택 메모리 셀에 전류가 흐르고 있는지를 판독)함으로써 원하는 정보를 판독할 수 있게 된다.
선택 메모리 셀로의 정보의 기록은 선택 WL 및 선택 SL에 소정 제어 전류를 흐르게 한다. 이 전류에 의해 생성한 합성 자장에 의해, MTJ의 프리층의 자화 방향을 제어하고, 정보의 기록을 행한다.
또, 도 1에 있어서, 도면의 상하 방향과 도면의 가로 방향에 인접하여 배치되는 워드선(WL) 또는 센스선(SL)에 번호를 붙이고, 또한, 교점에 배치되는 터널 자기 저항 소자 MTJ 및 다이오드 D에 번호를 붙인다. 즉, WL1과 SL1과의 교점에는 MTJ11과 D11로 이루어진 메모리 셀이 배치된다. 도면에 있어서 4개의 메모리 셀을 도시하지만, 추가로 다수의 메모리 셀이 접속되는 것은 물론이다. 이하의 설명에서는, 부기한 번호는 생략한다. 모든 메모리 셀은 원칙적으로 동일한 구조를 갖는다.
도 2는 본 실시 형태의 MRAM의 일례를 메모리 셀 어레이 및 주변 회로의 일부에 대해서 예시한 단면도 및 평면도이다. 도 2에 있어서 그 하측에는 일부 단면도를 도시한다. 일부 단면도의 좌측에는 메모리 셀 어레이 부분을 도시하고, 우측에는 주변 회로 부분을 도시한다. 도 2의 상측에는 일부 평면도를 도시한다. 일부평면도의 부재(43; 센스선)의 중심선을 따른 단면도가 그 하측에 도시하는 일부 단면도의 메모리 셀 어레이 부분이 된다. 이하, 단면도와 평면도를 동시에 나타내는 기타 도면에 있어서 동일하다. 또한, 도 2의 우측 상부에 도시한 도면은 MTJ 부분의 확대 단면도이다.
본 실시 형태의 MRAM의 기판 부분에는 반도체 기판부(1)와 기판 절연층(2)을 갖는다. 반도체 기판부(1)에는 실리콘 웨이퍼를 예시할 수 있다. 반도체 기판부(1)는 대표적인 SOI 기판에 특유의 구성이지만, SOI 구조 즉 절연 기판상에 실리콘층을 갖는 구조가 실현되는 한 반도체일 필요는 없다. 예를 들면, 유리 기판, 알루미나 기판 등이어도 좋다. 기판 절연층(2)은 예를 들면 실리콘 산화층을 예시할 수 있다. 기타, 알루미나층, 실리콘 질화층 등의 절연층이어도 좋다. 반도체 기판부(1)가 절연체인 경우는, 기판 절연층(2)은 없어도 좋다. 기판 절연층(2)상에는 표면 반도체층을 갖지만, 뒤에 설명하는 바와 같이, 표면 반도체층에는 FET의 활성 영역(7, 9), 소스·드레인 영역(16, 19, 23, 27), pn 접합 다이오드의 확산 영역(25, 29) 등이 형성되어 있다. 반도체 기판부(1), 기판 절연층(2), 표면 반도체층에 의해 SOI 기판이 구성된다.
기판 절연층(2)상에는 소자 분리 구조(5)를 갖는다. 소자 분리 구조(5)에는 실리콘 산화물을 예시할 수 있지만, 실리콘 질화물 기타 절연물이어도 좋다. 소자 분리 영역(5)의 바닥부는 기판 절연층(2)에 도달하고, 소자 분리 구조(5) 및 기판 절연층(2)에 의해 둘러싸인 반도체 영역은 기판 및 다른 소자로부터 전기적으로 분리된다.
주변 회로 영역(도 2 단면도의 우측)의 표면 반도체층에는 n 채널형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 및 p 채널형 MOSFET가 형성되어 있다.
n 채널형 MOSFET는 활성층(7), 게이트 절연막(14), 저농도 n형 반도체 영역(16), 측벽(21), 고농도 n형 반도체 영역(23), 게이트 전극(24), 금속 실리사이드층(32)을 갖는다.
활성층(7)은 SOI 기판의 표면 반도체층에 p형의 도전성을 나타내는 불순물, 예를 들면 붕소(B)가 도입되어 형성되는 p형의 불순물 반도체층이다. 활성층(7)에는 n 채널형 MOSFET의 채널이 형성된다.
게이트 절연막(14)은 예를 들면 열 산화법 또는 열 CVD(Chemical Vapor Deposition)법에 의해 형성된 실리콘 산화막이다. 게이트 절연막(14)에는 실리콘 질화막이나 산화탄탈륨막 등 고유전률의 유전체막을 적용할 수 있다.
저농도 n형 반도체 영역(16)은 게이트 전극(24)의 양측에 형성되는 불순물 반도체 영역으로서, n형의 도전성을 나타내는 불순물 예를 들면 비소(As)가 저불순물 농도로 도입되어 있다. 저농도 n형 반도체 영역(16)은 뒤에 설명하는 고농도 n형 반도체 영역(23)보다도 채널 영역측에 형성되고, LDD(Lightly Doped Drain) 구조의 일부를 구성한다.
측벽(21)은 게이트 전극(24)의 측벽에 형성되는 절연막이다. 예를 들면 실리콘 산화막을 예시할 수 있지만, 실리콘 질화막 그 밖의 절연막(유전막)이라도 좋다.
고농도 n형 반도체 영역(23)은 게이트 전극(24)의 양측의 저농도 n형 반도체 영역(16)보다도 외측에 형성되는 불순물 반도체 영역이다. 고농도 n형 반도체 영역(23)에는 n형의 도전성을 나타내는 불순물 예를 들면 인(P)이 고불순물 농도로 도입된다. 상기한 바와 같이, 저농도 n형 반도체 영역(16)과 함께 LDD를 구성한다.
게이트 전극(24)은 게이트 절연막(14)상에 형성된 퇴적 반도체층 예를 들면 다결정 실리콘막을 패터닝하여 형성된다. 또한, 게이트 전극(24)은 n형의 불순물이 도입된 n형 불순물 반도체층이다. n 채널형 MOSFET의 게이트 전극을 n형 반도체로 함으로써, 임계치 제어를 쉽게 하여 고성능의 MOSFET를 구성할 수 있다.
금속 실리사이드층(32)은 고농도 n형 반도체 영역(23) 및 게이트 전극(24)의 표면에 형성된 금속 실리사이드막이다. 금속 실리사이드층(32)을 형성함으로써, 고농도 n형 반도체 영역(23) 및 게이트 전극(24)의 시트 저항을 저감하고, 또한, 뒤에 설명하는 접속 부재(34)와의 접촉 저항을 저감할 수 있다. 또, 금속 실리사이드층(32)은 메모리 셀 어레이 영역에는 형성되지 않는다. 메모리 셀 어레이 영역의 반도체 기판상에는 다이오드가 형성되고, 이 다이오드를 구성하는 반도체 영역에 금속 실리사이드층이 형성되면 구조상 접합 계면에 누설 전류를 발생하여 다이오드로서 기능하지 않기 때문이다. 금속 실리사이드층의 형성을 방지하는 방법으로서, 소위 살리사이드 프로세스를 이용하는 경우에는, 예를 들면 실리콘 산화막 또는 실리콘 질화막 등 실리사이드화하지 않는 재료로 마스크를 형성하는 방법을 예시할 수 있다. 이 점은 뒤에 공정의 설명에 있어서 상세히 설명한다.
p 채널형 MOSFET는 활성층(9), 게이트 절연막(14), 저농도 p형 반도체영역(19), 측벽(21), 고농도 p형 반도체 영역(27), 게이트 전극(28), 금속 실리사이드층(32)을 갖는다. 활성층(9), 저농도 p형 반도체 영역(19), 고농도 p형 반도체 영역(27), 게이트 전극(28)에 대해서는 상기한 활성층(7), 저농도 n형 반도체 영역(16), 고농도 n형 반도체 영역(23), 게이트 전극(24)의 설명에 있어서의 도전형을 역극성으로 대체하는 것 외에는 동일하다. 게이트 절연막(14), 측벽(21), 금속 실리사이드층(32)에 대해서는 상기와 동일하다. 또, 본 실시 형태의 p 채널형 MOSFET의 게이트 전극은 p형 반도체층이다. 즉, 본 실시 형태의 MOSFET는 C-MOS(Complimentary-MOS) 구조를 구성하고, 소위 듀얼 게이트 구조를 이용한다. 이에 따라, 고성능의 C-MOS 회로를 구성할 수 있다.
메모리 셀 어레이 영역(도 2 단면도의 좌측)의 표면 반도체층에는 n형 반도체층(25) 및 p형 반도체층(29)으로 이루어진 접합 다이오드가 형성되어 있다. n형 반도체층(25) 및 p형 반도체층(29)은 SOI 기판의 표면 반도체층에 불순물이 도입되어 형성되는 불순물 반도체층이다. n형 반도체층(25)에는 n형의 도전성을 나타내는 불순물 예를 들면 인(P)이 고불순물 농도로 도입된다. p형 반도체층(29)에는 p형의 도전성을 나타내는 불순물 예를 들면 붕소(B)가 고불순물 농도로 도입된다.
본 실시 형태의 접합 다이오드는 SOI 기판의 표면 반도체층으로의 불순물 도입에 의해 형성되기 때문에, 다른 소자 또는 기판으로부터 전기적으로 분리되어 있고, 기생 트랜지스터를 발생하는 일이 없다. 이에 따라 MRAM의 오동작을 방지할 수 있다. 또한, 도시하는 바와 같이, 본 실시 형태의 접합 다이오드는 SOI 기판의 표면 반도체층에 형성되는 횡형의 확산 접합 다이오드이다. 이 때문에 충분히 큰 온·오프비 및 충분히 작은 온 저항을 실현할 수 있다. 또한, 뒤에 설명하는 바와 같이, 제조 공정이 특별히 복잡해지는 경우도 없다. 즉, 약간의 마스크 추가만으로 용이하게 제조하는 것이 가능해진다. 또, 접합 다이오드를 구성하는 n형 반도체층(25) 및 p형 반도체층(29)의 표면에 실리사이드층이 형성되어 있지 않은 것은 상기한 바와 같다.
상기한 접합 다이오드, MOSFET를 포함하는 SOI 기판상에는 절연막(33)이 형성되고, 절연막(33)의 내부에는 접속 부재(34)가 형성되어 있다. 절연막(33)상에는 접속 부재(34)에 접하도록 제1층 배선(35, 36, 37)이 형성되어 있다. 제1층 배선(35, 36, 37)을 덮도록 절연막(38)이 형성되고, 절연막(38)상에는 배선(36)에 접하는 국소 배선(40)이 형성되어 있다. 국소 배선(40)상에는 자기 저항 소자(MTJ; 41)가 형성되고, MTJ(41) 및 국소 배선(40)을 덮는 절연막(42)상에 MTJ(41)에 접하는 제2층 배선(43)이 형성되어 있다.
절연막(33)은 도시하는 바와 같이 SOI 기판상의 소자와 제1층 배선(35, 36, 37)을 절연하는 층간 절연막이다. 절연막(33)에는 실리콘 산화막을 예시할 수 있다. 또한, 제조 공정에 CMP(Chemical Mechanical Polishing)법을 이용하는 경우에는, 그 최외측 표면부에 블로킹층으로서 기능하는 실리콘 질화막을 갖는 다층막으로 하여도 좋다. 또한, 절연막(33)은 배선의 부유 용량을 저감하기 위해서 유전률이 낮은 저유전률막을 이용할 수 있다. 예를 들면 불소 함유의 실리콘 산화막이나 SOG(Spin On Glass)막을 예시할 수 있다.
접속 부재(34)는 SOI 기판상의 소자와 제1층 배선(35, 36, 37)을 접속하는도전 부재이다. 예를 들면 고불순물 농도의 실리콘 산화물이나 텅스텐 등의 고융점 금속을 예시할 수 있다. 고융점 금속을 이용하는 경우에는 적당한 블로킹층(질화티탄 등)을 이용하는 것이 바람직하다.
제1층 배선(35, 36, 37)은 예를 들면 텅스텐 등의 고융점 금속, 또는 텅스텐과 질화티탄 등의 블로킹층과의 적층 금속막을 예시할 수 있다. 블로킹층에 금속의 확산을 억제하는 효과를 갖춘 경우에는, 알루미늄, 구리 등의 저저항률 금속을 이용할 수도 있다. 제1층 배선 중, 배선(35)은 도 2의 평면도에 도시한 바와 같이 상하 방향(제1 방향)으로 연장되어 있도록 형성된다. 배선(35)은 워드선(WL)으로서 기능한다. 배선(35)은 접속 부재(34)를 통해 접합 다이오드의 n형 반도체층(25)에 접속된다. 배선(36)은 접속 부재(34)를 통해 접합 다이오드의 p형 반도체층(29)에 접속되고, 국소 배선(40)으로의 접속 부재로서 기능한다. 배선(37)은 주변 회로 영역의 제1층 배선이다.
절연막(38)은 절연막(33)과 동일하다. 단, 절연막(38)은 제1층 배선(35, 36, 37)을 매립하도록 형성하기 때문에, 제1층 배선(35, 36, 37)상에도 그 막 두께를 어느 정도 갖도록 형성한다. 제1층 배선(35, 36, 37)이 다마신법에 의해 형성되는 경우에는, 제1층 배선(35, 36, 37) 사이를 매립하는 층과 제1층 배선(35, 36, 37)상에 형성되는 층으로 분리하여도 좋다. 제1층 배선(35, 36, 37)상에 형성되는 절연막(38)의 막 두께는 예를 들면 50∼100 m로 한다. 충분히 얇은 막 두께로 함으로써, 배선(35; 워드선 WL)에 의해 생성되는 자계가 MTJ(41)의 프리층에 도달하도록 한다. 또한, 배선(36)상의 절연막(38)의 막 두께가 충분히 얇음으로써, 국소배선(40)에 접속하기 위한 접촉 구멍에 스터드 등의 접속 부재를 형성할 필요가 없게 된다.
국소 배선(40)은 배선(36)과 MTJ(41)의 일단을 접속하는 배선이다. 텅스텐 등의 금속을 예시할 수 있다. 그 막 두께는 배선(35; 워드선 WL)에 의해 생성되는 자계가 MTJ(41)의 프리층에 도달하도록 하는 것을 고려하여, 충분히 얇게 형성한다. 예를 들면, 100 ㎚의 막 두께를 예시할 수 있다.
MTJ(41)는 강자성체의 프리층(41a), 절연층(41b), 강자성체의 핀층(41c), 반자성층(41d)으로 이루어진다. 이들 각 층 또는 그 상하단층에 적당한 중간층을 설치하여도 좋다. 프리층(41a) 및 핀층(41c)에는 예를 들면 코발트(Co)막을 이용하고, 반자성층(41d)에는 예를 들면 FeMn막을 이용할 수 있다. 또한, 절연층(41b)에는 실리콘 산화막 또는 알루미나(Al@y2@zO@y3@z)막을 이용할 수 있다. 이들 박막은 스퍼터링법 또는 CVD법을 이용하여 형성할 수 있다. 또, 도시한 MTJ(41)의 적층 방향은 반대라도 좋다. 또, 프리층(41a)과 반자성층(41d)의 각각의 층과 그것에 접하는 금속 배선 사이에 전극으로서 금속층을 형성할 수 있다. 금속층에는 티탄을 예시할 수 있다. 이 금속층은 상하 배선층에 포함시켜 형성할 수도 있다.
절연막(42)은 절연막(33)과 동일하다. 제2층 배선(43)은 구리, 알루미늄 등의 금속을 예시할 수 있다. 질화티탄 등의 블로킹층과의 적층 구조로 할 수도 있다. 제2층 배선(43)은 도 2의 평면도에 도시한 바와 같이 좌우 방향(제2 방향)으로 연장되어 있도록 형성된다. 제2층 배선(43)은 센스선 SL로서 기능한다. 제2층 배선(43)은 MTJ(41)의 타단에 접속된다.
이상 설명한 본 실시 형태의 MRAM에 따르면, 접합 다이오드가 SOI 기판상에 예를 든 소자로부터 절연되어 형성된다. 이 때문에 기생 트랜지스터를 발생하지 않고, MRAM의 정상적인 동작이 확보된다. 또한, 본 실시 형태의 다이오드에서는, 충분한 온·오프비와 온 저항이 확보되기 때문에, 고성능인 MRAM 메모리 셀을 구성할 수 있다. 더욱이, 본 실시 형태의 MTJ(41)는 금속의 국소 배선(40)상에 형성되기 때문에, 원자 레벨의 평탄성이 확보된다. 이 때문에, 박막 구조에 의해 실현되는 MTJ(41)의 성능을 충분히 발휘하는 것이 가능해진다.
이하, 도면을 참조하여 본 실시 형태의 MRAM의 제조 방법의 일례를 설명한다. 도 3 내지 도 23은 본 실시 형태의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도 또는 평면도이다.
우선, 반도체 기판부(1), 기판 절연층(2), 표면 반도체층(3)으로 이루어진 SOI 기판을 준비한다(도 3). 공지의 포토리소그래피 및 에칭 기술을 이용하여 표면 반도체층(3)에 홈(4)을 형성한다(도 4). 홈(4)의 바닥부는 기판 절연층(2)에 도달하도록 형성한다.
SOI 기판의 전면(全面)에 예를 들면 도시하지 않은 실리콘 산화막을 형성하고, 홈(4)을 매립한 후, CMP법에 의해 표면 반도체층(3)상의 실리콘 산화막을 제거한다. 이에 따라, 홈(4) 내에 분리 영역(5)을 형성한다(도 5).
다음에, 주변 회로 영역의 n 채널형 MOSFET가 형성되는 영역에 개구를 갖는 포토레지스트막(6)을 형성한다. 그 후 불순물로서 붕소 (B)를 이온 주입하고, n 채널형 MOSFET의 활성층(7)을 형성한다(도 6). 또, 불순물을 이온 주입한 후에 열처리를 행하여 불순물의 활성화를 행할 필요가 있다. 이하의 설명에서는, 활성화 처리의 설명을 생략한다. 또한, 열처리에 의한 활성화 공정은 몇 개의 이온 주입 후, 통합하여 활성화를 행하여도 좋다. 뒤에 열 공정(예를 들면 게이트 절연막 형성을 위한 열산화 공정 등)이 개재되는 경우에는, 불순물 활성화를 위한 열처리를 생략할 수 있다.
다음에, 주변 회로 영역의 p 채널형 MOSFET가 형성되는 영역에 개구를 갖는 포토레지스트막(8)을 형성한다. 그 후 불순물로서 인(P)을 이온 주입하고, p 채널형 MOSFET의 활성층(9)을 형성한다(도 7).
포토레지스트막(8)을 제거한 후, SOI 기판의 표면에 실리콘 산화막(10) 및 다결정 실리콘막(11)을 형성한다(도 8). 실리콘 산화막(10)은 예를 들면 열 CVD법에 의해 형성할 수 있다. 여기서는 실리콘 산화막을 예시하지만, 실리콘 질화막, 알루미나막, 산화탄탈륨막 등 기타 유전체막이어도 좋다. 또한, SOI 기판 표면의 실리콘 영역만을 선택적으로 산화하여 실리콘 산화막을 형성하여도 좋다. 또한, 여기서는 다결정 실리콘막(11)을 예시하지만, 아몰퍼스(비정질) 실리콘막이라도 좋다.
다음에, MOSFET의 게이트 전극 패턴으로 패터닝된 포토레지스트막(12)을 형성하고, 이것을 마스크로 다결정 실리콘막(11) 및 실리콘 산화막(10)을 에칭하여 게이트 전극(13) 및 게이트 절연막(14)을 형성한다(도 9).
다음에, 주변 회로 영역의 n 채널형 MOSFET가 형성되는 영역에 개구를 갖는 포토레지스트막(15)을 형성하고, 불순물로서 비소(As)를 이온 주입한다(도 10). 불순물은 게이트 전극(13)에 대하여 자기 정합적으로 주입되고, 게이트 전극(13)의 양측의 활성층(7)에 n 채널형 MOSFET의 저농도 n형 반도체 영역(16)이 자기 정합적으로 형성된다. 동시에 게이트 전극(13)에도 비소가 주입되고, n형의 다결정 실리콘으로 이루어진 게이트 전극(17)이 된다. 또, 여기서는 불순물의 열확산 비용이성을 고려하여 비소를 예시하였지만, 불순물로서 인을 이용하여도 좋다.
다음에, 주변 회로 영역의 p 채널형 MOSFET가 형성되는 영역에 개구를 갖는 포토레지스트막(18)을 형성하고, 불순물로서 붕소(B)를 이온 주입한다(도 11). 불순물은 상기 동일 게이트 전극(13)에 대하여 자기 정합적으로 주입되고, p 채널형 MOSFET의 저농도 p형 반도체 영역(19)이 자기 정합적으로 형성된다. 또한, 게이트 전극(14)은 p형의 게이트 전극(20)이 된다.
포토레지스트막(18)을 제거하고, 도시하지 않은 절연막 예를 들면 실리콘 산화막 또는 실리콘 질화막을 기판의 표면에 퇴적한다. 그 후, 절연막을 이방성 에칭에 의해 에칭하고, 게이트 전극(17, 20)의 측벽에 측벽(21)을 형성한다(도 12).
다음에, 주변 회로의 n 채널형 MOSFET가 형성되는 영역 및 메모리 셀 영역의 다이오드의 n형 반도체층(25)이 형성되는 영역에 개구를 갖는 포토레지스트막(22)을 형성하고, 불순물로서 인(P)을 이온 주입한다(도 13). 불순물은 게이트 전극(17) 및 측벽(21)에 대하여 자기 정합적으로 주입되고, 게이트 전극(17) 양측의 저농도 n형 반도체 영역(16)보다 외측에 고농도 n형 반도체 영역(23)이 자기 정합적으로 형성된다. 동시에 게이트 전극(17)에도 인이 주입되고, n형의 게이트 전극(24)이 된다. 또한, 동시에 메모리 셀 어레이 영역의 표면 반도체층(3)에 인이주입되어, n형 반도체층(25)이 형성된다.
다음에, 주변 회로의 p 채널형 MOSFET가 형성되는 영역 및 메모리 셀 영역의 다이오드의 p형 반도체층(29)이 형성되는 영역에 개구를 갖는 포토레지스트막(26)을 형성하고, 불순물로서 붕소(B)를 이온 주입한다(도 14). 불순물은 게이트 전극(20) 및 측벽(21)에 대하여 자기 정합적으로 주입되고, 게이트 전극(20)의 양측의 저농도 p형 반도체 영역(19)보다 외측에 고농도 p형 반도체 영역(27)이 자기 정합적으로 형성된다. 동시에 게이트 전극(20)에도 인이 주입되고, p형의 게이트 전극(28)이 된다. 또한, 동시에 메모리 셀 어레이 영역의 표면 반도체층(3)에 붕소가 주입되고, p형 반도체층(29)이 형성된다.
상기한 바와 같이, n형 반도체층(25) 및 p형 반도체층(29)은 다이오드를 구성한다. 본 실시 형태에서는, 상기한 바와 같이 다이오드는 MOSFET의 고농도 불순물 반도체 영역의 형성 공정으로 동시에 형성할 수 있다. 따라서, 본 실시 형태의 다이오드를 형성하기 위한 공정의 추가는 없고, 종래의 공정 내에서 약간의 마스크 변경에 의해 다이오드의 제조가 가능하다.
다음에, 메모리 셀 어레이 영역을 덮는 마스크층(30)을 형성하고(도 15), 기판 표면을 덮는 금속층(31)을 형성한다(도 16). 마스크층(30)에는 예를 들면 실리콘 산화막 또는 실리콘 질화막을 예시할 수 있다. 금속층(31)에는 예를 들면 텅스텐, 코발트 등, 실리콘과의 화합에 의해 저항율이 낮은 금속 실리사이드층을 형성하는 금속을 예시할 수 있다.
열처리에 의해 금속층(31)과 실리콘을 반응시켜, 반도체 기판상의 실리콘이노출된 부분에 금속 실리사이드층(32)을 형성한다. 미반응의 금속층(31)은 에칭에 의해 제거한다. 즉, 살리사이드 프로세스를 실시한다. 더욱이 마스크층(30)을 제거한다(도 17). 또, 이 마스크층(30)은 반드시 제거할 필요는 없다. 이와 같이 마스크층(30)을 형성하여 금속 실리사이드층(32)을 형성하기 때문에, 마스크층(30)으로 덮인 부분에는 금속 실리사이드층은 형성되지 않는다. 즉 메모리 셀 어레이 영역의 다이오드[n형 반도체층(25) 및 p형 반도체층(29)]에는 실리사이드층이 형성되지 않는다. 이에 따라 다이오드의 접합 계면에 있어서의 실리사이드층에 기인하는 전류 누설을 방지한다. 즉, 본 실시 형태의 다이오드를 형성함에 따른 종래 공정과의 차이는 고마스크층(30)을 형성하기 위한 마스크를 1장 추가하는 정도이며, 또한, 이 마스크의 얼라이먼트도 높은 정밀도가 요구되지 않는다. 따라서, 본 실시 형태의 다이오드를 추가함에 따른 공정 부하의 증가는 크지 않다. 또, 마스크층(30)을 실리콘 산화막으로 구성하는 경우는 이것을 제거하지 않아도 좋다.
이 단계에서의 메모리 셀 어레이 영역의 평면도를 도 18에 도시한다. n형 반도체층(25) 및 p형 반도체층(29)은 분리 영역(5)에 의해 각 소자로부터 분리되고, 아일랜드형으로 형성되어 있다. 이 때문에 기생 트랜지스터를 발생하는 일이 없다. 또한, n형 반도체층(25) 및 p형 반도체층(29)은 대칭으로 형성되고, 그 경계부가 접합면을 형성한다. 셀 사이즈로부터, 충분히 낮은 온 저항을 확보할 수 있다.
다음에, 절연막(33)을 기판상에 형성하고, 절연막(33)의 소정 영역에 접촉 구멍을 형성한다. 접촉 구멍 내에 도전막을 매립하여, 도전 부재(34)를 형성한다(도 19). 절연막(33)의 형성에는 공지의 CVD법을 이용할 수 있다. 접촉 구멍의 형성에는 공지의 포토리소그래피 및 에칭 기술을 이용할 수 있다. 도전 부재(34)의 형성에는 접촉 구멍을 매립하는 도전막(예를 들면 고불순물 농도의 다결정 실리콘막)의 퇴적과 CMP법을 이용할 수 있다.
절연막(33)상에, 예를 들면 텅스텐 등의 금속막을 퇴적하고, 공지의 포토리소그래피와 에칭 기술을 이용하여 제1층 배선(35, 36, 37)을 형성한다(도 20). 금속막의 퇴적에는 예를 들면 스퍼터링법을 이용할 수 있다. 제1층 배선(35, 36, 37)의 패터닝은 상기한 바와 같이 배선(35)이 도면의 상하 방향(제1 방향)으로 연장하도록 패터닝한다.
다음에, 제1층 배선(35, 36,(37)을 덮는 절연막(38)을 형성한다. 단, 상기 도면에서 설명한 제1층 배선을 다마신법을 이용하여 형성하여도 좋다. 즉, 절연막(38)에 형성한 홈 내에 금속막을 매립하고, 이 금속막의 불필요부를 CMP법에 의해서 제거함으로써 홈 내에 배선을 형성한다. 이 경우, 절연막(38)의 상부에는 제1층배선을 덮는 얇은 절연막이 형성된다. 배선(36)상의 절연막(38)에 접촉 구멍(39)을 형성하고, 추가로 도시하지 않은 금속막을 퇴적한다. 이 금속막을 패터닝하여 국소 배선(40)을 형성한다(도 21). 또, 배선(36)상의 절연막(38)은 충분히 얇은 막 두께이기 때문에 접촉 구멍(39)에 접속 부재를 매립할 필요는 없다.
다음에, MTJ를 구성하는 반자성층(41d), 핀층(41c), 절연층(41b), 프리층(41a)을 순차 퇴적하고, 이것을 패터닝하여 MTJ(41)를 형성한다(도 22). 상기 각 층의 퇴적에는 스퍼터링법을 이용할 수 있다. 또한, 패터닝에는 드라이 에칭법을 이용할 수 있다. 또, MTJ를 구성하는 각 층의 적층순을 반대로 하여도 좋은것은 상기한 바와 같다.
MTJ(41), 국소 배선(40)을 덮는 절연막(42)을 형성하고, 예를 들면 CMP법에 의해 MTJ(41)의 표면을 노출시킨다. 그 후, 도시하지 않은 금속막을 퇴적하고, 이 금속막을 패터닝하여 제2층 배선[센스선(43)]을 형성한다(도 23). 또, MOSFET상에 제2층 배선을 도시하지 않지만, 주변 회로의 MOSFET 배선을 임의로 형성할 수 있는 것은 물론이다. 그 후, 임의 층수의 배선층을 형성할 수 있지만, 설명을 생략한다.
본 실시 형태의 제조 방법에 따르면, 메모리 셀 어레이 영역의 접합 다이오드를 대폭적인 공정 증가를 하지 않고 용이하게 형성할 수 있다. 또한, CMP법 등을 이용하여 평탄면을 형성할 수 있고, MTJ(41)의 하지층에 금속막인 국소 배선(40)을 이용하기 때문에, MTJ(41)를 형성하기 위한 필요한 평탄성이 확보된다. 종래 기술인 논리 회로의 제조 방법에 약간의 마스크 변경과 최소 매수의 마스크를 추가함으로써, 안정한 동작을 기대할 수 있는 MRAM 메모리 셀을 형성하는 것이 가능해진다.
(실시 형태 2)
본 실시 형태의 MRAM은 실시 형태 1에서 설명한 MRAM의 다이오드의 구성을 변경한 예이다. 실시 형태 1의 MRAM과 동일한 구성의 설명은 생략하고, 상이한 부분에 대해서만 설명을 행한다.
도 24는 본 실시 형태 2의 MRAM의 일례를 메모리 셀 어레이 및 주변 회로의 일부에 대해서 예시한 단면도 및 평면도이다. 본 실시 형태의 MRAM은 실리콘 기판(실리콘 웨이퍼; 50)상에 형성된다. 실리콘 기판(50)의 표면부에는 분리 영역(53)이 형성되고, 주변 회로 영역에는 분리 영역(53)으로 규정되는 p웰(54), n웰(55)이 형성되어 있다. p웰(54)에는 n 채널형 MOSFET가 형성되고, n웰에는 p 채널형 MOSFET가 형성된다. 메모리 셀 어레이 영역의 분리 영역(53)상에는 다이오드가 형성된다. 다이오드는 n형 반도체층(60)과 p형 반도체층(62)으로 이루어지며, 접합 다이오드를 구성한다. 또한, n형 반도체층(60)과 p형 반도체층(62)은 분리 영역(53)상에 아일랜드형으로 형성된다. 즉, 메모리 셀 영역의 다이오드는 다른 소자 또는 실리콘 기판(50)으로부터 전기적으로 분리된다. 이에 따라 기생 트랜지스터의 발생을 방지할 수 있다. n형 반도체층(60) 및 p형 반도체층(62)은 뒤에 설명하는 바와 같이 MOSFET의 게이트 전극과 동시에 형성된다.
도 25 내지 도 35는 본 실시 형태 2의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도 또는 평면도이다. 우선, 실리콘 기판(실리콘 웨이퍼; 50)을 준비하고(도 25), 공지의 포토리소그래피 및 에칭 기술을 이용하여 표면에 홈(51)을 형성한다(도 26). 그 후, 도시하지 않은 절연막을 퇴적하여, 예를 들면 CMP법을 이용하여 절연막을 제거하고, 홈(51) 내에 절연막을 매립하여 분리 영역(53)을 형성한다(도 27).
다음에, 주변 회로 영역에 예를 들면 이온 주입법을 이용하여 p 웰(54) 및 n웰(55)을 형성하고(도 28), 기판 전면에 실리콘 산화막(10) 및 다결정 실리콘막(11)을 형성한다(도 29).
MOSFET의 게이트 전극이 되는 패턴 및 n형 반도체층(60) 및 p형 반도체층(62)이 되는 영역을 덮는 패턴을 갖는 포토레지스트막(56)을 형성하고, 이것을 마스크로서 다결정 실리콘막(11) 및 실리콘 산화막(10)을 에칭한다(도 30).이 공정에서, MOSFET의 게이트 전극이 되는 영역과 다이오드가 형성되는 반도체층(아일랜드)를 동시에 형성한다.
실시 형태 1과 동일한 MOSFET의 저농도 불순물 영역(16, 19)을 형성하고, 추가로 측벽(21)을 형성한다(도 31).
주변 회로의 n 채널형 MOSFET가 형성되는 영역 및 메모리 셀 영역의 다이오드의 n형 반도체층(60)이 형성되는 영역에 개구를 갖는 포토레지스트막(59)을 형성하고, 불순물로서 인(P)을 이온 주입한다(도 32). 실시 형태 1에서 설명한 바와 같이, 고농도 n형 반도체 영역(23), n형의 게이트 전극(24)이 형성되고, 동시에 메모리 셀 어레이 영역의 반도체층(57)에 인이 주입되고, n형 반도체층(60)이 형성된다.
다음에, 주변 회로의 p 채널형 MOSFET가 형성되는 영역 및 메모리 셀 영역의 다이오드의 p형 반도체층(62)이 형성되는 영역에 개구를 갖는 포토레지스트막(61)을 형성하고, 불순물로서 붕소(B)를 이온 주입한다(도 33). 마찬가지로, 고농도 p형 반도체 영역(27), p형의 게이트 전극(28)이 형성되고, 동시에 메모리 셀 어레이 영역의 반도체층(57)에 붕소가 주입되며, p형 반도체층(62)이 형성된다.
이와 같이 하여 n형 반도체층(60) 및 p형 반도체층(62)으로 이루어진 다이오드가 형성된다. 상기한 바와 같이 이 다이오드는 분리 영역(53)상의 실리콘 아일랜드로서 형성된다. 이 때문에 기생 트랜지스터를 구성하는 일이 없다. 이에 따라 정상적인 MRAM 메모리 셀의 동작을 담보할 수 있다. 또한, 실시 형태 1과 마찬가지로 다이오드를 형성하기 위한 공정의 추가는 필요 없고, 종래의 공정 내에서의 약간의마스크 변경에 의해 제조가 가능하다.
다음에, 실시 형태 1과 마찬가지로, 메모리 셀 어레이 영역을 덮는 마스크층(63)을 형성하고, 살리사이드 프로세스를 행한다. 이에 따라 금속 실리사이드층(32)을 형성한다(도 34). 마스크층(63)에 의해 다이오드의 접합 계면에 있어서의 전류 누설을 방지할 수 있다.
이 단계에 있어서의 메모리 셀 어레이 영역의 평면도를 도 35에 도시한다. n형 반도체층(60) 및 p형 반도체층(62)은 분리 영역(53)상의 아일랜드로서 형성되기 때문에 각 소자 및 기판으로부터 전기적으로 분리된다. 이 때문에 기생 트랜지스터를 발생하는 일이 없다. 또한, n형 반도체층(60) 및 p형 반도체층(62)은 대칭으로 형성되고, 그 경계부가 접합면을 형성한다. 실시 형태 1과 마찬가지로, 충분히 낮은 온 저항을 확보할 수 있다. 그 후의 공정은 실시 형태 1과 동일하기 때문에, 상세한 설명은 생략한다.
본 실시 형태에 따르면, 분리 영역(53)상에 아일랜드형으로 다이오드를 형성하기 때문에, 기생 트랜지스터를 발생하지 않는다. 더구나, 다이오드는 게이트 전극과 동시에 패터닝되고, MOSFET에 소스·드레인과 동시에 불순물 도입되기 때문에, 약간의 공정 증가에 의해 제조가 가능하다.
(실시 형태 3)
본 실시 형태의 MRAM은 실시 형태 1에서 설명한 MRAM의 다이오드의 구성을 더 변경한 예이다. 실시 형태 1의 MRAM과 동일한 구성의 설명은 생략하고, 상이한 부분에 대해서만 설명을 행한다.
도 36은 본 실시 형태 3의 MRAM의 일례를 메모리 셀 어레이 및 주변 회로의 일부에 대해서 예시한 단면도 및 평면도이다. 본 실시 형태의 MRAM은 SOI 기판상에 형성되는 점은 실시 형태 1과 동일하다. 단, 본 실시 형태 3의 다이오드는 SOI 기판의 표면 반도체층(3)으로부터 생성되는 n형 반도체층(71)과, MOSFET의 게이트 전극과 동시에 패터닝되는 p형 반도체층(75)으로 이루어진 점이 상이하다. 즉, 본 실시 형태 3의 다이오드는 기판 표면과 평행한 접합면을 갖는 다이오드이다. 또한, 본 실시 형태 3의 다이오드 표면에는, 금속 실리사이드층(32)이 형성된다.
도 37∼도 45는 본 실시 형태 3의 MRAM의 제조 방법의 일례를 공정 순으로 도시한 단면도 또는 평면도이다. 본 실시 형태 3의 초기의 제조 방법은 실시 형태 1에 있어서의 도 3∼도 7과 동일하다.
주변 회로 영역에 활성층(7, 9)을 형성한 후, 메모리 셀 어레이 영역의 전면(全面)에 개구를 갖는 포토레지스트막(70)을 형성하고, 불순물로서 인(P)을 이온 주입하며, 표면 반도체층(3)에 인을 도입하여 n형 반도체층(71)을 형성한다(도 37).
다음에, 실리콘 산화막(10)을 형성하고(도 38), 메모리 셀 어레이 영역의 실리콘 산화막(10)을 제거한다(도 39). 포토레지스트막(70)을 제거한 후, 다결정 실리콘막(11)을 기판의 전면에 퇴적한다(도 40).
다음에, 실시 형태 1과 마찬가지로 게이트 전극을 패터닝한다. 단, 포토레지스트막(72)에는 p형 반도체층(75)이 되는 영역이 패터닝되지 않는 패턴을 포함한다. 이 패터닝에 의해 n형 반도체층(71)상에 반도체층(73)이 형성된다(도 41).
다음에, 실시 형태 1과 마찬가지로, 게이트 전극의 측벽에 측벽(21)을 형성한다. 본 실시 형태에서는, 메모리 셀 어레이 영역에 반도체층(73)을 갖기 때문에, 그 측벽에도 측벽(21)이 형성된다(도 42).
다음에, p 채널형 MOSFET의 영역 및 반도체층(73)의 형성 영역에 개구를 갖는 포토레지스트막(74)을 형성하고, 불순물로서 붕소(B)를 이온 주입한다(도 43). 이 이온 주입에 의해 p 채널형 MOSFET의 고농도 p형 반도체 영역(27)이 형성되고, 동시에 반도체층(73)에 p형 반도체층(75)이 형성된다. 또, p형 반도체층(75)과 n형 반도체층(71) 사이에 접촉을 양호하게 취하기 위한 매립 접촉층을 형성하여도 좋다.
그 후, 실시 형태 1과 마찬가지로 n 채널형 MOSFET의 고농도 n형 반도체 영역(23)을 형성하고, 추가로 실시 형태 1과 동일한 살리사이드 프로세스를 실행한다. 본 실시 형태 3에서는, 실시 형태 1과 같은 마스크층(30)을 형성하지 않는다. 이 때문에, n형 반도체층(71)의 노출부 및 p형 반도체층(75)에도 금속 실리사이드층(32)이 형성된다(도 44). 단, 본 실시 형태 3의 P형 반도체층(75)의 측벽에는 측벽(21)이 형성되어 있기 때문에, n형 반도체층(71)과 p형 반도체층(75) 사이에는 누설은 발생하지 않는다. 본 실시 형태 3에서는, 다이오드 영역에도 금속 실리사이드층(32)을 갖기 때문에, 접촉 저항을 저감할 수 있다.
이 단계에 있어서의 메모리 셀 어레이 영역의 평면도를 도 45에 도시한다. 단, 금속 실리사이드층(32)은 표시하지 않는다. SOI 기판의 표면 반도체층으로서 형성된 n형 반도체층(71)은 p형 반도체층(75)의 하부에도 형성되고, p형반도체층(75)은 n형 반도체층(71)상에 형성된다. 접합면은 p형 반도체층(75)의 저면이 된다. 매우 큰 접합면를 얻을 수 있고, 다이오드의 직렬 저항(온 저항)이 저감된다. 또한, n형 반도체층(71)은 SOI 기판의 분리 영역(5) 및 기판 절연층(2)에 둘러싸여 형성되고, 따라서 다른 소자 또는 기판으로부터 분리되어 있으며, 기생 트랜지스터를 발생하지 않는 효과는 실시 형태 1, 2와 동일하다. 그 후의 공정은 실시 형태 1과 동일하기 때문에, 상세한 설명은 생략한다.
본 실시 형태에 따르면, 다이오드 형성 영역인 n형 반도체층(71)이 다른 소자 및 기판으로부터 전기적으로 분리되기 때문에 기생 트랜지스터를 발생하지 않는다. 또한, n형 반도체층(71) 및 p형 반도체층(75)은 주변 회로의 MOSFET와 동시에 형성되기 때문에, 공정을 대폭 증가시키는 일이 없다. 또한, 본 실시 형태 3의 다이오드에서는 그 구조상 접합 면적을 넓게 할 수 있고, 다이오드의 온 저항을 작게 할 수 있다. 더욱이 다이오드 표면에 금속 실리사이드층(32)을 형성할 수 있기 때문에, 접촉 저항을 저감하고, 다이오드의 온 저항을 작게 할 수 있다. 또, 본 실시 형태에서는, p형 반도체층(75)의 형성에 이온 주입법을 예시하였지만, 미리 고농도로 p형 불순물을 도핑한 다결정 실리콘막을 형성하고, 열처리 등의 오토 도핑에 의해 p형 반도체층(75)과 n형 반도체층(71) 사이의 pn 접합을 형성하여도 좋다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되지 않고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경하는 것이 가능하다.
예를 들면, 실시 형태 1∼3에서는, 다이오드의 평면 패턴으로서 대칭 형태를예시하였다. 도 46에 도시한 바와 같이 p형 반도체층(29)이 n형 반도체층(25)에 둘러싸인 패턴으로 할 수 있다. 이 경우, 다이오드의 접합 면적을 크게 하고, 온 저항을 저감할 수 있다. 또한, 도 47에 도시한 바와 같이, n형 반도체층(25)을 워드선 연장 방향(제1 방향)으로 연속해 있도록 일체로 형성할 수 있다. 이 경우, 다이오드 소자 사이의 전위를 일정하게 하여 안정한 동작을 기대할 수 있다. 또한, 도 48에 도시한 바와 같이, n형 반도체층(25)을 워드선 연장 방향(제1 방향)에 일체로 형성하는 동시에, p형 반도체층(29)이 n형 반도체층(25)에 둘러싸인 패턴으로 하는 것도 가능하다.
상기한 실시 형태에 있어서, 반도체의 도전형은 예시이다. p형과 n형을 교체하여도 좋은 것은 물론이다.
또한, 상기 실시 형태에 있어서, 판독의 워드선과 기록의 워드선을 병용한 예를 도시하였지만, 독립적으로 기록 워드선을 형성하여도 되는 것은 물론이다.
또한, MTJ의 기억 상태로는 「0」 또는 「1」의 2값의 경우를 예시하였다. 자화의 상태로 중간치를 갖게 하여 다중치 기억을 시키는 것도 가능하다. 예를 들면 불연속인 4개의 자화 상태에 따라 1셀로 2비트의 정보를 기억시켜도 좋다.
상기한 실시 형태에 있어서의 각 부재의 재료는 어디까지나 예시이다. 소정의 성능을 달성할 수 있는 한 다른 재료를 이용하는 것도 가능하다. 예를 들면 반도체 재료는 실리콘에 한하지 않고, 화합물 반도체를 이용하는 것도 가능하다. 또한, 박막 형성 방법은 CVD법이나 스퍼터링법 등 예시의 방법 이외에도 각종 박막 형성법을 적용할 수 있다. 에칭 방법에 대해서도 동일하다.
또한, 상기 실시 형태 1 및 3에서는, SOI 기판을 이용한 예를 설명하고 있고, 주변 회로 등의 트랜지스터도 SOI 기판상에 형성한 예를 설명하고 있지만, 주변 회로 등의 트랜지스터는 반드시 SOI 기판상에 형성할 필요는 없다. 오프셋 등을 설치하여 벌크 실리콘[반도체 기판부(1)]에 트랜지스터를 형성하여도 좋다. 또한 상기 실시 형태에 있어서 소자 분리 구조로서 홈 분리를 예시하고 있지만, LOCOS(LOcal Oxidation of Silicon) 등 다른 분리 구조를 이용하는 것도 가능하다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과는 이하와 같다. 즉, 기생 트랜지스터의 발생을 방지하는 MRAM 메모리 셀의 구조를 제공할 수 있다. 또한, FET＋MTJ의 셀 구조보다도 점유 면적이 작아지는 사이즈 어드밴티지가 우수한 MRAM 메모리 셀의 구조를 제공할 수 있다. 더욱이, 주변 회로 등 논리 회로의 제조 공정과의 정합성이 우수한 MRAM 메모리 셀의 제조 방법을 제공할 수 있다.

Claims (23)

  1. 제1 방향으로 연장되는 워드선과,
    상기 제1 방향과는 상이한 제2 방향으로 연장되는 센스선과,
    상기 워드선과 상기 센스선과의 교차 영역에 형성되고, 자화 방향에 의해 그 저항치가 변화되는 자기 저항 소자와,
    상기 자기 저항 소자에 도전 부재를 통해 직렬로 접속되는 다이오드를 포함하는 반도체 장치로서,
    상기 다이오드는 SOI 기판 또는 반도체 기판의 소자 분리 영역상에 형성된 것인 반도체 장치.
  2. 제1항에 있어서, 상기 다이오드는 상기 SOI 기판의 표면 반도체층에 제1 도전형의 불순물이 도입된 제1 도전형 반도체 영역과, 상기 표면 반도체층에 제2 도전형의 불순물이 도입된 제2 도전형 반도체 영역으로 이루어진 것인 반도체 장치.
  3. 제2항에 있어서, 상기 제1 도전형 반도체 영역 및 제2 도전형 반도체 영역은 상기 SOI 기판의 절연층 및 상기 절연층에 도달하는 홈 분리 영역에 의해 다른 소자로부터 분리되는 것인 반도체 장치.
  4. 제2항에 있어서, 상기 제2 도전형 반도체 영역은 상기 제1 도전형 반도체 영역에 둘러싸인 평면 배치를 가지며, 상기 제1 도전형 반도체 영역은 상기 SOI 기판의 절연층 및 상기 절연층에 도달하는 홈 분리 영역에 의해 다른 소자로부터 분리되는 것인 반도체 장치.
  5. 제2항에 있어서, 상기 제1 도전형 반도체 영역은 상기 제1 방향에 인접하는 인접 제1 도전형 반도체 영역과 서로 접속되고, 상기 제2 도전형 반도체 영역은 상기 제1 도전형 반도체 영역에 그 한 변을 접하며, 상기 SOI 기판의 절연층 및 홈 분리 영역에 의해 다른 소자로부터 분리되는 것인 반도체 장치.
  6. 제2항에 있어서, 상기 제1 도전형 반도체 영역은 상기 제1 방향에 인접하는 인접 제1 도전형 반도체 영역과 서로 접속되고, 또한，메모리 셀마다의 돌출 영역을 가지며, 상기 제2 도전형 영역은 상기 돌출 영역에 둘러싸인 평면 배치를 갖는 것인 반도체 장치.
  7. 제1항에 있어서, 상기 다이오드는 상기 반도체 기판의 소자 분리 영역상에 퇴적된 퇴적 반도체층에 제1 도전형의 불순물이 도입된 제1 도전형 반도체층과, 상기 퇴적 반도체층에 제2 도전형의 불순물이 도입된 제2 도전형 반도체층으로 이루어진 것인 반도체 장치.
  8. 제7항에 있어서, 상기 제1 도전형 반도체층 및 제2 도전형 반도체층은 상기퇴적 반도체층을 패터닝하여 형성한 메모리 셀마다의 반도체 아일랜드 영역에 형성되어 있는 것인 반도체 장치.
  9. 제7항에 있어서, 상기 제2 도전형 반도체층은 상기 제1 도전형 반도체층에 둘러싸인 평면 배치를 가지며, 상기 제1 도전형 반도체층은 상기 퇴적 반도체층의 패터닝에 의해 형성된 메모리 셀마다의 반도체 아일랜드 영역인 것인 반도체 장치.
  10. 제7항에 있어서, 상기 제1 도전형 반도체층은 상기 퇴적 반도체층의 패터닝에 의해 형성된 상기 제1 방향으로 연장되는 반도체층이고, 상기 제2 도전형 반도체층은 상기 제1 도전형 반도체층에 한 변을 접하는 상기 퇴적 반도체층의 패터닝에 의해 형성된 메모리 셀마다의 반도체 아일랜드 영역인 것인 반도체 장치.
  11. 제7항에 있어서, 상기 제1 도전형 반도체층은 상기 퇴적 반도체층의 패터닝에 의해 형성된 상기 제1 방향으로 연장되는 반도체층으로서, 메모리 셀마다의 돌출 영역을 가지며, 상기 제2 도전형 반도체층은 상기 돌출 영역에 둘러싸인 평면 배치를 갖는 것인 반도체 장치.
  12. 제7항에 있어서, 상기 퇴적 반도체층은 상기 반도체 기판상에 형성되는 전계 효과 트랜지스터의 게이트 전극이 되는 다결정 실리콘층인 것인 반도체 장치.
  13. 제1항에 있어서, 상기 다이오드는 상기 SOI 기판의 표면 반도체층에 제1 도전형의 불순물이 도입된 제1 도전형 반도체 영역과, 상기 표면 반도체층상에 퇴적된 퇴적 반도체층에 제2 도전형의 불순물이 도입된 제2 도전형 반도체층으로 이루어지는 것인 반도체 장치.
  14. 제13항에 있어서, 상기 제1 도전형 반도체 영역은 상기 제1 방향으로 연장되어 형성되는 것인 반도체 장치.
  15. 제13항에 있어서, 상기 퇴적 반도체층은 상기 SOI 기판상에 형성되는 전계 효과 트랜지스터의 게이트 전극이 되는 다결정 실리콘층인 것인 반도체 장치.
  16. 제1 방향으로 연장되는 워드선과, 제2 방향으로 연장되는 센스선과, 상기 워드선과 센스선과의 교차 영역에 형성되고, 자화 방향에 의해 그 저항치가 변화되는 자기 저항 소자와, 상기 자기 저항 소자에 도전 부재를 통해 직렬로 접속되는 다이오드를 포함하는 반도체 장치의 제조 방법으로서,
    SOI 기판의 표면 반도체층에, 상기 SOI 기판의 절연층에 도달하는 홈을 형성하는 단계와,
    상기 홈에 절연물을 매립하여 홈 분리 영역을 형성하는 단계와,
    상기 표면 반도체층에, 제1 도전형의 불순물을 도입하여 제1 도전형 반도체 영역을 형성하는 단계와,
    상기 제1 도전형 반도체 영역, 또는, 상기 제1 도전형 반도체 영역에 접하는 상기 표면 반도체층에, 제2 도전형의 불순물을 도입하여 제2 도전형 반도체 영역을 형성하는 단계와,
    제1 절연막을 퇴적하고, 상기 제1 도전형 반도체 영역 및 제2 도전형 반도체 영역에 도달하는 접촉 홀을 상기 제1 절연막에 형성하는 단계와,
    상기 접촉 홀에 도전 재료를 매립하여, 상기 제1 도전형 반도체 영역에 접속되는 제1 접속체 및 상기 제2 도전형 반도체 영역에 접속되는 제2 접속체를 형성하는 단계와,
    상기 제1 접속체에 접속되는 상기 워드선 및 상기 제2 접속체에 접속되는 접속 배선을 포함하는 제1층 배선을 형성하는 단계와,
    상기 제1 층배선을 덮는 제2 절연막상에 상기 접속 배선에 접속되는 국소 배선을 형성하는 단계와,
    평면 배치에서의 상기 워드선의 점유 영역상의 위치로서 상기 국소 배선상에, 상기 자기 저항 소자를 형성하는 단계와,
    상기 국소 배선 및 자기 저항 소자를 덮는 제3 절연막을 형성하는 단계와,
    상기 제3 절연막상에, 상기 자기 저항 소자에 접하는 상기 센스선을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 제1 도전형 반도체 영역은 상기 SOI 기판상에 형성되는 제1 채널형의 전계 효과 트랜지스터의 소스 및 드레인에 불순물을 도입하는 공정과 동일한 공정으로 형성되고,
    상기 제2 도전형 반도체 영역은 상기 SOI 기판상에 형성되는 제2 채널형의 전계 효과 트랜지스터의 소스 및 드레인에 불순물을 도입하는 공정과 동일한 공정으로 형성되는 것인 반도체 장치의 제조 방법.
  18. 제1 방향으로 연장되는 워드선과, 제2 방향으로 연장되는 센스선과, 상기 워드선과 센스선과의 교차 영역에 형성되고, 자화 방향에 의해 그 저항치가 변화되는 자기 저항 소자와, 상기 자기 저항 소자에 도전 부재를 통해 직렬로 접속되는 다이오드를 포함하는 반도체 장치의 제조 방법으로서,
    반도체 기판의 표면에 분리 영역을 형성하는 단계와,
    상기 분리 영역을 포함하는 상기 반도체 기판의 표면에, 막 퇴적 공정에 의해 형성되는 퇴적 반도체층을 형성하는 단계와,
    상기 퇴적 반도체층을 패터닝하는 단계와,
    상기 패터닝된 퇴적 반도체층에, 제1 도전형의 불순물을 도입하여 제1 도전형 반도체층을 형성하는 단계와,
    상기 제1 도전형 반도체층, 또는, 상기 제1 도전형 반도체층에 접하는 상기 퇴적 반도체층에, 제2 도전형의 불순물을 도입하여 제2 도전형 반도체층을 형성하는 단계와,
    제1 절연막을 퇴적하고, 상기 제1 도전형 반도체층 및 제2 도전형 반도체층에 도달하는 접촉 홀을 상기 제1 절연막에 형성하는 단계와,
    상기 접촉 홀에 도전 재료를 매립하여, 상기 제1 도전형 반도체층에 접속되는 제1 접속체 및 상기 제2 도전형 반도체층에 접속되는 제2 접속체를 형성하는 단계와,
    상기 제1 접속체에 접속되는 상기 워드선 및 상기 제2 접속체에 접속되는 접속 배선을 포함하는 제1층 배선을 형성하는 단계와,
    상기 제1층 배선을 덮는 제2 절연막상에 상기 접속 배선에 접속되는 국소 배선을 형성하는 단계와,
    평면 배치에서의 상기 워드선의 점유 영역상의 위치로서 상기 국소 배선상에, 상기 자기 저항 소자를 형성하는 단계와,
    상기 국소 배선 및 자기 저항 소자를 덮는 제3 절연막을 형성하는 단계와,
    상기 제3 절연막상에, 상기 자기 저항 소자에 접하는 상기 센스선을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서, 상기 퇴적 반도체층의 패터닝에 의해, 상기 반도체 기판상에 형성되는 전계 효과 트랜지스터의 게이트 전극이 동시에 형성되고,
    상기 제1 도전형 반도체층은 제1 채널형의 전계 효과 트랜지스터의 게이트 전극, 소스 및 드레인에 불순물을 도입하는 공정과 동일한 공정으로 형성되며,
    상기 제2 도전형 반도체층은 제2 채널형의 전계 효과 트랜지스터의 게이트전극, 소스 및 드레인에 불순물을 도입하는 공정과 동일한 공정으로 형성되는 것인 반도체 장치의 제조 방법.
  20. 제1 방향으로 연장되는 워드선과, 제2 방향으로 연장되는 센스선과, 상기 워드선과 센스선과의 교차 영역에 형성되고, 자화 방향에 의해 그 저항치가 변화되는 자기 저항 소자와, 상기 자기 저항 소자에 도전 부재를 통해 직렬로 접속되는 다이오드를 포함하는 반도체 장치의 제조 방법으로서,
    SOI 기판의 표면 반도체층에, 상기 SOI 기판의 절연층에 도달하는 홈을 형성하는 단계와,
    상기 홈에 절연물을 매립하여 홈 분리 영역을 형성하는 단계와,
    상기 표면 반도체층에, 제1 도전형의 불순물을 도입하여 제1 도전형 반도체 영역을 형성하는 단계와,
    상기 표면 반도체층, 홈 분리 영역 및 제1 도전형 반도체 영역을 포함하는 상기 SOI 기판의 표면에, 막 퇴적 공정에 의해 형성되는 퇴적 반도체층을 형성하는 단계와,
    상기 퇴적 반도체층을 패터닝하는 단계와,
    상기 패터닝된 퇴적 반도체층에, 제2 도전형의 불순물을 도입하여 제2 도전형 반도체층을 형성하는 단계와,
    제1 절연막을 퇴적하고, 상기 제1 도전형 반도체 영역 및 제2 도전형 반도체층에 도달하는 접촉 홀을 상기 제1 절연막에 형성하는 단계와,
    상기 접촉 홀에 도전 재료를 매립하여, 상기 제1 도전형 반도체 영역에 접속되는 제1 접속체 및 상기 제2 도전형 반도체층에 접속되는 제2 접속체를 형성하는 단계와,
    상기 제1 접속체 또는 제2 접속체의 어느 한쪽 접속체에 접속되는 상기 워드선 및 상기 워드선에 접속되는 접속체가 아닌 다른 쪽 접속체에 접속되는 접속 배선을 포함하는 제1층 배선을 형성하는 단계와,
    상기 제1층 배선을 덮는 제2 절연막상에 상기 접속 배선에 접속되는 국소 배선을 형성하는 단계와,
    평면 배치에서의 상기 워드선의 점유 영역상의 위치로서 상기 국소 배선상에, 상기 자기 저항 소자를 형성하는 단계와,
    상기 국소 배선 및 자기 저항 소자를 덮는 제3 절연막을 형성하는 단계와,
    상기 제3절 연막상에, 상기 자기 저항 소자에 접하는 상기 센스선을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서, 상기 제1 도전형 반도체 영역은 상기 SOI 기판상에 형성되는 제1 채널형의 전계 효과 트랜지스터의 소스 및 드레인에 불순물을 도입하는 공정과 동일한 공정으로 형성되는 것인 반도체 장치의 제조 방법.
  22. 제20항에 있어서, 상기 퇴적 반도체층의 패터닝에 의해, 상기 SOI 기판상에형성되는 전계 효과 트랜지스터의 게이트 전극이 동시에 형성되고,
    상기 제2 도전형 반도체층은 제2 채널형의 전계 효과 트랜지스터의 게이트 전극, 소스 및 드레인에 불순물을 도입하는 공정과 동일한 공정으로 형성되는 것인 반도체 장치의 제조 방법.
  23. 제20항에 있어서, 그 상면에 상기 제2 도전형 반도체층이 형성되어 있지 않은 상기 제1 도전형 반도체 영역의 표면 영역, 상기 제2 도전형 반도체층의 표면 영역 및 상기 SOI 기판상에 형성되는 전계 효과 트랜지스터의 게이트 전극, 소스 및 드레인의 각 표면 영역에, 금속 실리사이드층을 형성하는 단계를 더 갖는 것인 반도체 장치의 제조 방법.
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