CN1565058A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供防止发生寄生晶体管的MRAM存储单元的构造，作为MRAM存储单元的开关元件采用二极管，在SOI基板的表面半导体层中形成构成二极管的n型半导体层25和p型半导体层29，n型半导体层25和p型半导体层29沿着横方向配置，用分离区5分离，以便电分离于其它的元件或者基板。

Description

半导体装置及其制造方法
技术领域
本发明涉及非易失性存储装置，特别是涉及在使用利用了隧道磁阻(TMR)效应等磁阻(MR)效应的自旋阀存储装置中适用的有效技术。
背景技术
使用根据磁化方向电阻值发生变化的磁阻效应的RAM(随机存取存储器)正在引起人们的注目。把使用了磁阻效应的RAM称为MRAM(磁阻RAM)。在磁阻效应中，已知各向异性磁阻效应(AMR)或者巨大磁阻效应(GMR)，特别是利用隧道电流得到磁阻效应的隧道磁阻效应(TMR)在可以获得极大的磁场灵敏度方面引人注目。
使用了TMR的自旋阀元件具有反强磁性层，强磁性层(钉扎层)，绝缘层(隧道层)，强磁性层(自由层)的叠层构造，也称为MTJ(磁隧道结)元件。反强磁性层具有固定邻接的强磁性层(钉扎层)的磁化方向的功能，在自由层的磁化方向与钉扎层的磁化方向一致的情况下，在绝缘层中流过隧道电流。另一方面，在自由层的磁化方向与钉扎层的磁化方向相反的情况下，在绝缘层中流过的电流比在一致时的隧道电流少。即，根据自由层的磁化方向(电子旋转方向)，TMR元件的叠层方向的电阻值发生变化。能够构成在这种自由层的磁化方向中记录「0」或者「1」的信息，根据TMR元件的电阻值的变化读出信息的存储元件。
从上面的原理可知，使用了TMR效应的存储元件(MRAM)是非易失性的，是不会由信息的读出引起记录内容破坏的静态元件。另外，信息的读出仅是检测TMR元件的电阻变化。由此，在记录一比特的基本单元中所需要的选择晶体管等开关元件可以是一个。从而能够期待与DRAM(动态随机存取存储器)等同的集成度(即低成本)，能够实现EEPROM(电可擦可编程只读存储器)那样的非易失性存储器。而且，能够构成不会发生SRAM(静态随机存取存储器)那样的软错误或者由宇宙线等高能量线引起的错误的存储器，另外能够实现不需要DRAM那样的刷新动作的固体存储元件。而且，不像EEPROM那样在信息的改写次数方面存在限制，而且改写速度也比EEPROM快得多。读出、写入的速度也与DRAM等同。由于具有大量的极其显著的优点，因此MRAM被期望为替换现有的固体存储器的极有希望的存储装置。
代表性的MRAM存储单元构造，如上所述，由1个MTJ+1个Tr(1个MTJ元件和1个晶体管)构成。然而，由于从MRAM单元的信息读出是电阻值的变化(如果是恒流驱动则是电压变化)，因此如果能够在非选择单元的读出线与字线之间加入反向偏置，则开关元件能够置换为二极管。另外，由于通过向与选择单元交叉的字线和读出线加入电流实现信息的写入，因此对于开关元件不要求特别的功能。从而，可以考虑在开关元件中使用二极管的技术。如果是二极管，则由于能够以比形成晶体管(FET：场效应晶体管)小的占有面积形成开关元件，因此能够进一步增进可以实现与DRAM等同的集成度的MRAM的优点。另外，不需要设置控制选择晶体管的导通·截止的栅极电极(作为读出控制线作用)，能够共用用于读出的字线(或者位线)和用于写入的字线(或者位线)。
例如，在美国专利5640343号公报(文献1)中，公开了作为开关元件采用TFT(薄膜晶体管)类型的薄膜二极管，沿着纵向把该薄膜二极管与MTJ重叠的叠层构造的存储单元。通过以三明治状将二极管与MTJ的叠层构造夹持于相互正交的字线与位线(读出线)之间，构成存储单元，测量字线与位线(读出线)之间的电阻值(在恒流驱动时是电压值)来读出信息。在信息的写入时，在选择单元中交叉的字线与位线(读出线)中流过电流，通过所发生的合成磁场写入信息。该存储单元构造根据在MTJ或者薄膜二极管中所要求的必要的电流密度或者最小加工尺寸，划定其最小占有面积，在理论上能够以最小的占有面积构成MRAM存储单元。
但是，在文献1中记述的存储单元构造中问题很多。第1，在薄膜二极管中难以得到必要的导通·截止比。虽然希望具有四位程度的导通·截止比，但是在当前状况的薄膜二极管中不能够容易地得到这样的导通·截止特性。第2，在MTJ中存在所要求的基板平坦性的问题。由于以极薄的薄膜构成MTJ的磁性层以及隧道绝缘膜，因此在MTJ的基板中要求原子级的平坦性。然而薄膜二极管一般由多晶硅膜构成，因此难以得到原子级的平坦性。从而，在薄膜二极管上叠层具有预定特性的MTJ是极其困难的。第3，伴随着MTJ的微细化，薄膜二极管的导通电阻成为问题。虽然伴随着MTJ的特性改善，能够微细化的可能性提高，但是不能够使薄膜二极管的导通电阻随着该微细化程度而下降。
由于存在这些缺陷，因此认为当前实现在薄膜二极管上叠层MTJ的存储单元构造是困难的。因此，提出了把二极管形成在半导体基板表面的存储单元构造。例如，在美国专利第6097625号公报(文献2)中，公开了在半导体基板(硅晶片)的表面形成n+扩散层和p+扩散层，构成pn结二极管，在该结二极管形成区域上配置MTJ的存储单元构造。在基板上的绝缘膜上配置连接二极管的n+扩散层的字线，在该字线的上层，配置沿着与字线延伸方向正交的方向延伸的读出线。配置成使MTJ夹在字线与读出线的交叉区中，其一端连接读出线，另一端经过局部布线等导电部件连接p+扩散层。即，二极管和MTJ串联连接在读出线以及字线之间。与上述文献1中记述的叠层构造的情况相同，测量字线与读出线之间的电阻值(或者电压值)来读出信息，在与选择单元交叉的字线以及读出线中流过电流，能够进行信息的写入。在该构造中，由于把二极管形成在半导体基板的表面，因此能够得到充分的导通·截止比，另外，由于能够确保充分宽的pn结面积因此能够减小导通电阻。另外，由于MTJ形成在能够确保充分的平坦性的绝缘膜以及金属膜上，因此不存在薄膜二极管那样的缺点。
但是，在文献2中记述的存储单元中也存在以下的问题。即，上述结二极管形成在半导体基板或者晶片构造上。从而，由二极管与晶片(或者基板半导体)构成纵型的双极型晶体管即所谓的寄生晶体管。根据对于存储单元的偏置的加入方法，该寄生晶体管动作，有时不能够确保按照设计意图的存储单元动作。另外，在文献2中，还公开了在半导体基板上形成FET，在该FET的栅极与源区或者漏区之间构成二极管的选通二极管的结构。但是，在由该选通二极管以及MTJ构成的存储单元中，不能够实现小的占有面积，在微细化方面起到不利的作用。
发明内容
本发明的目的在于提供防止发生寄生晶体管的MRAM存储单元的构造。另外，在于提供比FET+MTJ的单元构造还减小占有面积的尺寸优势方面出色的MRAM存储单元的构造。进而，在于提供与周边电路等逻辑电路的制造工艺的匹配性出色的MRAM存储单元的制造方法。
如果说明本申请的发明的概略则如下。即，在本发明中，作为MRAM单元的开关元件采用结二极管，结二极管形成在SOI(绝缘体基硅)基板或者硅晶片(半导体基板)的分离区(绝缘膜)上。即，在该SOI基板的表面半导体层中导入杂质形成n型杂质扩散区以及p型杂质扩散区。用该杂质扩散区形成pn结二极管。或者在作为半导体基板表面的元件分离区所形成的绝缘膜上淀积多晶硅膜等半导体层，在该半导体层中导入杂质，形成n型杂质半导体层以及p型杂质半导体层。用该杂质半导体层构成pn结二极管。或者，在SOI基板的表面半导体层中导入杂质，形成n型或者p型的杂质扩散区，在该杂质扩散区上淀积多晶硅膜等半导体层，在半导体层中导入杂质形成p型或者n型的杂质半导体层。用该SOI基板表面的杂质扩散区和半导体层的杂质扩散区构成pn结二极管。
这样的结二极管由于形成在SOI基板或者半导体基板的绝缘膜上，因此与基板分离，不会发生寄生晶体管。从而，不依赖于MRAM动作中的偏置电压的加入方法，能够实现稳定的单元动作。另外，由于所采用的开关元件不是FET而是二极管，因此能够减小单元面积，在微细加工方面十分有利。
另外，构成结二极管的p型或者n型杂质区的平面图形能够采用对称形状，或者一方杂质区包围另一方杂质区的形状。在后者的情况下，能够较大地得到结面积，能够减少二极管的导通电阻。另外，p型或者n型的杂质区能够沿着字线方向连续地形成为一体。这种情况下，能够把每个存储单元的基准电位取为恒定，能够期待稳定的存储单元动作。
另外，在用多晶硅膜等半导体层构成二极管的情况下，半导体层能够与周边电路等逻辑电路的FET的栅极电极同时形成。在通过杂质向SOI基板表面的扩散形成二极管的情况下，也能够与周边电路等逻辑电路的晶体管的源区或者漏区的形成同时进行。这样，由于能够在与逻辑电路形成工艺中的杂质扩散工艺或者栅极电极形成工艺相同的工艺中形成二极管，因此基本上不增加用于形成本发明的结二极管工艺。即，作为本发明提出的制造方法可以说是与逻辑电路等制造工艺的匹配性出色的工艺。
附图说明
图1是对于存储单元区的部分示出了作为本发明实施形态1的存储装置(MRAM)的一个例子的电路图。
图2是对于存储单元阵列以及周边电路的一部分例示了实施形态1的MRAM的一个例子的剖面图以及平面图。
图3是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的剖面图。
图4是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的剖面图。
图5是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的剖面图。
图6是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的剖面图。
图7是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的剖面图。
图8是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的剖面图。
图9是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的剖面图。
图10是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的剖面图。
图11是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的剖面图。
图12是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的剖面图。
图13是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的剖面图。
图14是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的剖面图。
图15是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的剖面图。
图16是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的剖面图。
图17是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的剖面图。
图18是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的平面图。
图19是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的平面图以及剖面图。
图20是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的平面图以及剖面图。
图21是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的平面图以及剖面图。
图22是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的平面图以及剖面图。
图23是按照工艺顺序示出了实施形态1的MRAM的制造方法的一个例子的平面图以及剖面图。
图24是对于存储单元阵列以及周边电路的一部分例示了实施形态2的MRAM的一个例子的剖面图以及平面图。
图25是按照工艺顺序示出了实施形态2的MRAM的制造方法的一个例子的剖面图。
图26是按照工艺顺序示出了实施形态2的MRAM的制造方法的一个例子的剖面图。
图27是按照工艺顺序示出了实施形态2的MRAM的制造方法的一个例子的剖面图。
图28是按照工艺顺序示出了实施形态2的MRAM的制造方法的一个例子的剖面图。
图29是按照工艺顺序示出了实施形态2的MRAM的制造方法的一个例子的剖面图。
图30是按照工艺顺序示出了实施形态2的MRAM的制造方法的一个例子的剖面图。
图31是按照工艺顺序示出了实施形态2的MRAM的制造方法的一个例子的剖面图。
图32是按照工艺顺序示出了实施形态2的MRAM的制造方法的一个例子的剖面图。
图33是按照工艺顺序示出了实施形态2的MRAM的制造方法的一个例子的剖面图。
图34是按照工艺顺序示出了实施形态2的MRAM的制造方法的一个例子的剖面图。
图35是按照工艺顺序示出了实施形态2的MRAM的制造方法的一个例子的平面图。
图36是对于存储单元阵列以及周边电路的一部分例示了实施形态3的MRAM的一个例子的剖面图以及平面图。
图37是按照工艺顺序示出了实施形态3的MRAM的制造方法的一个例子的剖面图。
图38是按照工艺顺序示出了实施形态3的MRAM的制造方法的一个例子的剖面图。
图39是按照工艺顺序示出了实施形态3的MRAM的制造方法的一个例子的剖面图。
图40是按照工艺顺序示出了实施形态3的MRAM的制造方法的一个例子的剖面图。
图41是按照工艺顺序示出了实施形态3的MRAM的制造方法的一个例子的剖面图。
图42是按照工艺顺序示出了实施形态3的MRAM的制造方法的一个例子的剖面图。
图43是按照工艺顺序示出了实施形态3的MRAM的制造方法的一个例子的剖面图。
图44是按照工艺顺序示出了实施形态3的MRAM的制造方法的一个例子的剖面图。
图45是按照工艺顺序示出了实施形态3的MRAM的制造方法的一个例子的平面图。
图46是对于存储单元阵列示出了实施形态1～3的MRAM的其它例子的平面图。
图47是对于存储单元阵列示出了实施形态1～3的MRAM的又一个例子的平面图。
图48是对于存储单元阵列示出了实施形态1～3的MRAM的又一个例子的平面图。
具体实施方式
以下，根据附图详细地说明本发明的实施形态。其中，本发明能够以多种不同的形态实施，并不应限定在本实施形态的记载内容以内进行解释。另外，在所有的实施形态中，在相同要素或者部件上标注相同的号码。
(实施形态1)
图1是对于存储单元区的部分示出了作为本发明一实施形态的存储装置(MRAM)的一个例子的电路图。如图1所示，本实施形态的MRAM具有字线WL和读出线SL，在WL与SL的交点，配置隧道磁阻元件MTJ和二极管D。MTJ与D串联连接，构成存储单元。存储单元的一端(MTJ端)连接SL，另一端(D端)连接WL。存储单元的选择通过选择SL以及WL进行，位于选择SL以及选择WL的交点的存储单元成为选择存储单元。SL以及WL的选择通过列译码器以及行译码器进行。另外，图1中，沿着纵向配置WL，沿着横向配置SL，而配置方向当然也可以相反。
从选择存储单元读出信息如下进行。把选择WL维持为低电压电平(Low)，在以恒流限制状态下把选择SL维持为高电压电平(High)。在该状态下，在选择存储单元的二极管D上加入正向偏置，成为导通状态。在MTJ是高电阻状态的情况下，选择SL的电位被维持为High电平，MTJ是低电阻状态的情况下，通过MTJ以及导通状态的D，电流流过选择WL，选择SL的电位成为Low电平。用读出放大器检测该电压电平能够读出信息。这时，非选择WL维持为高电压电平(High)，非选择SL维持为低电压电平(Low)。由此，非选择SL以及非选择WL之间的二极管D被反向偏置，在选择WL与非选择SL之间，以及在非选择WL与选择SL之间不发生电位差。在通常的阈值以下电压时，二极管不处于正向偏置状态，而处于截止状态(反向偏置状态)。哪一种情况下在非选择WL中都不流过电流。通过采用这样的电位配置，能够实现仅在选择存储单元的MTJ中加入要流过电流的电位的状态，如上述那样，通过读取选择读出线的电位(读出在选择存储单元中是否流过电流)能够读出目标信息。
信息向选择存储单元的写入在选择WL以及选择SL中流过预定的控制电流。根据由该电流生成的合成磁场，控制MTJ的自由层的磁化方向，进行信息的写入。
另外，图1中，在与图的上下方向和图的横方向邻接配置的字线WL或者读出线SL上标注号码，另外，在配置于交点的隧道磁阻元件MTJ以及二极管D上标注号码。即，在WL1与SL1的交点，配置由MTJ11和D11构成的存储单元。图中示出了4个存储单元，而当然也能够连接大量的存储单元。在以下的说明中省略标注的号码。所有的存储单元原则上具有相同的构造。
图2是对于存储单元阵列以及周边电路的一部分例示了本实施形态的MRAM的一个例子的剖面图以及平面图。图2中在其下侧示出部分剖面图。在部分剖面图的左侧示出存储单元阵列部分，右侧示出周边电路部分。在图2的上侧示出部分平面图。沿着部分平面图的部件43(读出线)的中心线的剖面图成为在其下侧示出的部分剖面图的存储单元阵列部分。以下，在同时示出剖面图和平面图的其它附图中也相同。另外，图2的右上部分示出的图是MTJ部分的放大剖面图。
在本实施形态的MRAM的基板部分中，具有半导体基板部分1和基板绝缘层2。在半导体基板部分1中能够例示硅晶片。半导体基板部分1是在代表性的SOI基板中特有的结构，而只要能够实现SOI构造即在绝缘基板上具有硅层的构造，则就不一定是半导体。例如也可以是玻璃基板，氧化铝基板等。基板绝缘层2例如能够例示氧化硅层。除此以外，也可以是氧化铝层，氮化硅层等绝缘层。在半导体基板部分1是绝缘体的情况下，也可以没有基板绝缘层2。在基板绝缘层2上具有表面半导体层，而如在后面说明的那样，在表面半导体层上形成FET的有源区(7，9)，源·漏区(16，19，23，27)，pn结二极管的扩散区(25，29)等。由半导体基板部分1，基板绝缘层2和表面半导体层构成SOI基板。
在基板绝缘层2上具有元件分离构造5。在元件分离构造5中能够例示硅氧化物，而也可以是硅氮化物等其它的绝缘物。元件分离区5的底部到达基板绝缘层2，由元件分离构造5以及基板绝缘层2包围的半导体区从基板以及其它的元件电分离。
周边电路区(图2剖面图的右侧)等表面半导体层中，形成了n沟道型MOSFET(金属氧化物半导体场效应晶体管)以及p沟道型MOSFET。
n沟道型MOSFET具有有源层7，栅极绝缘膜14，低浓度n型半导体区16，侧壁21，高浓度n型半导体区23，栅极电极24和金属硅化物层32。
有源层7是在SOI基板的表面半导体层中导入显示p型导电性的杂质例如硼(B)所形成的p型的杂质半导体层。在有源层7中形成n沟道型MOSFET的沟道。
栅极绝缘膜14例如通过热氧化法或者热CVD(化学汽相淀积)法形成的氧化硅膜。在栅极绝缘膜14中能够适应氮化硅膜或者氧化钽膜等高介电率的介质膜。
低浓度n型半导体区16是形成在栅极绝缘膜24两侧的杂质半导体区，以低杂质浓度导入了显示n型导电性的例如砷(As)。低浓度n型半导体区16比后面说明的高浓度n型半导体区23形成在更接近沟道区一侧，构成LDD(轻掺杂漏)构造的一部分。
侧壁21是形成在栅极电极24的侧壁上的绝缘膜。例如能够例示氧化硅膜，而也可以是氮化硅膜等其它的绝缘膜(介质膜)。
高浓度n型半导体区23是形成在栅极电极24两侧的低浓度n型半导体区16外侧的杂质半导体区。在高浓度n型半导体区23中，以高杂质浓度导入显示n型导电性的杂质例如磷(P)。如上所述，与低浓度n型半导体区16一起构成LDD。
栅极电极24通过构图在栅极绝缘膜14上所形成的淀积半导体层例如多晶硅膜而形成。另外，栅极电极24是导入了n型杂质的n型杂质半导体层。通过把n沟道型MOSFET的栅极电极做成n型半导体，能够容易进行阈值控制，能够构成高性能的MOSFET。
金属硅化物层32是形成在高浓度n型半导体区23以及栅极电极24的表面的金属硅化物膜。通过形成金属硅化物层32，降低高浓度n型半导体区23以及栅极电极24的表面电阻，另外，能够降低与后述的连接部件34的接触电阻。另外，金属硅化物层32不形成在存储单元区中。这是因为在存储单元阵列区的半导体基板上形成二极管，如果在构成该二极管的半导体区中形成金属硅化物层，则在构造上，在结界面将产生电流漏泄，不能够起到二极管的作用。作为防止形成金属硅化物层的方法，在使用所谓自对准硅化物工艺的情况下，例如能够例示用氧化硅膜或者氮化硅膜等没有硅化的材料形成掩模的方法。这一点在后面的工艺说明中详细叙述。
p型MOSFET具有有源层9，栅极绝缘层膜14，低浓度p型半导体区域19，侧壁21，高浓度p型半导体区27，栅极电极28，金属硅化物层32。关于有源层9，低浓度p型半导体区域19，高浓度p型半导体区27，栅极电极28，除去把上述的有源层7，低浓度n型半导体区域16，高浓度n型半导体区域23，栅极电极24的说明中的导电类型置换为相反极性以外都相同。关于栅极绝缘膜14，侧壁21，金属硅化物层32与上述相同。另外，本实施形态的p沟道型MOSFET的栅极电极是p型半导体层。即，本实施形态的MOS构成C-MOS(互补MOS)构造，采用所谓的双重栅极构造。由此，能够构成高性能的C-MOS电路。
在存储单元阵列区(图2剖面图的左侧)等表面半导体层中，形成由n型半导体层25以及p型半导体层29构成的结二极管。n型半导体层25以及p型半导体层29是在SOI基板的表面半导体层中导入杂质所形成的杂质半导体层。在n型半导体层25中以高浓度导入显示n型导电性的杂质例如磷(P)。在p型半导体层29中以高浓度导入显示p型导电性的杂质例如硼(B)。
本实施形态的结二极管由于通过向SOI基板的表面半导体层中导入杂质而形成，因此从其它的元件或基板电气分离，不产生寄生晶体管。由此，能够防止MRAM的误动作。另外，如图所示，本实施形态的结二极管是形成在SOI基板的表面半导体层上横型的扩散结二极管。从而能够实现充分大的导通·截止比以及充分小的导通电阻。另外，如后面说明的那样，制造工艺也不特别复杂。即仅通过添加掩模能够容易地制造。另外，在构成结二极管的n型半导体层25以及p型半导体层29的表面不形成硅化物层这一点与上述相同。
在包含上述的结二极管和MOSFET的SOI基板上形成绝缘膜33，在绝缘膜33的内部形成连接部件34。在绝缘膜33上形成第1层布线35、36、37使得与连接部件34连接。形成绝缘膜38使得覆盖第1层布线35、36、37，在绝缘膜38上形成与布线36连接的局部布线40。在局部布线40上形成磁阻元件(MTJ)41，在覆盖MTJ41以及局部布线40的绝缘膜42上，形成连接MTJ41的第2层布线13。
绝缘层膜33如图所示，是把SOI基板上的元件与第1层布线35、36、37进行绝缘的层间绝缘膜。在绝缘膜33中能够例示氧化硅膜。另外，在制造工艺中使用CMP(化学机械抛光)法的情况下，还可以在其最表面部分设置具有起到阻挡层作用的氮化硅膜的多层膜。另外，绝缘层膜33为了降低布线的杂散电容能够使用介电率低的低介电率膜。例如，能够例示含有氟的氧化硅膜或者SOG(旋涂玻璃)膜。
连接部件34是把SOI基板上的元件与第1层布线35、36、37进行连接的导电部件。例如能够例示高杂质浓度的硅氧化物或者钨等高熔点金属。在使用高熔点金属的情况下最好使用阻挡层(氮化钛等)。
第1层布线35、36、37例如能够例示钨等高熔点金属，或者与钨和氮化钛等阻挡层的叠层金属膜。在阻挡层中具备抑制金属扩散效果的情况下，也能够使用铝，铜等低电阻率金属。在第1层布线中，布线35如图2的平面图所示形成为沿着上下方向(第1方向)延伸。布线35起到字线WL的作用。布线35经过连接部件34连接到结二极管的n型半导体层25。布线36经过连接部件34连接到结二极管的p型半导体层29，起到对于局部布线40的连接部件的作用。布线37是周边电路区的第1层布线。
绝缘膜38与绝缘膜33相同。其中，由于绝缘膜38形成为使得埋入第1层布线35、36、37，因此在第1层布线35、36、37的上面还形成为具有一定的膜厚。第1层布线35、36、37在用金属镶嵌法形成的情况下，也可以在第1层布线35、36、37之间把埋入层与形成在第1层布线35、36、37上的层分离。形成在第1层布线35、36、37上的绝缘膜38的膜厚例如取为50～100nm。通过采用十分薄的膜厚，使得由布线35(字线WL)生成的磁场到达MTJ41的自由层。另外，由于布线36上的绝缘膜38的膜厚充分薄，不需要在用于连接到局部布线40的接触孔上形成柱电极等连接部件。
局部布线40是把布线36与MTJ41的一端进行连接的布线。能够例示钨等金属。其膜厚考虑到使由布线35(字线WL)生成的磁场到达MTJ41的自由层，形成为充分薄。例如，能够例示100nm的膜厚。
MTJ41由强磁性体的自由层41a，绝缘层41b，强磁性体的钉扎层41c，反磁性层41d构成。还可以在这些各层或者其上下端层中设置适当的中间层。在自由层41a以及钉扎层41c中例如使用钴(Co)膜，在反磁性层41d中例如能够使用FeMn膜。另外，在绝缘层41b中，能够使用氧化硅膜或者氧化铝(Al2O3)膜。这些薄膜能够使用溅射法或者CVD法形成。另外，图示的MTJ41的叠层方向也可以相反。另外，作为电极能够在自由层41a和反磁性层41d的各个层与连接到这些层上的金属布线之间形成金属层。在金属层中能够例示钛。该金属层还能够包含在上下布线层以内形成。
绝缘膜42与绝缘膜33相同。第2层布线43能够例示铜、铝等金属。还能够采用与氧化钛等阻挡层的叠层构造。第2层布线13如图2的平面图所示形成为沿着左右方向(第2方向)延伸。第2层布线43起到读出线SL的作用。第2层布线43连接MTJ41的另一端。
如果依据以上说明的本实施形态的MRAM，则在SOI基板上例如与元件绝缘形成结二极管。从而不发生寄生晶体管，能够确保MRAM的正常动作。另外，在本实施形态的二极管中，由于能够确保充分的导通·截止比和导通电阻，因此能够构成高性能的MRAM存储单元。进而，本实施形态的MTJ41由于形成在金属的局部布线40上，因此能够确保原子水平的平坦性。从而，能够充分地发挥由薄膜构造实现的MTJ41的性能。
以下，参照附图，说明本实施形态的MRAM的制造方法的一个例子。图3～图23是按照工艺顺序示出了本实施形态的MRAM的制造方法的一个例子的剖面图或者平面图。
首先，准备由半导体基板部分1，基板绝缘层2，表面半导体层3构成的SOI基板(图3)。使用众所周知的光刻技术或者腐蚀技术，在表面半导体层3上形成槽4(图4)。槽4的底部形成为到达基板绝缘层2。
在SOI基板的整个面上例如形成未图示的氧化硅膜，在埋入了槽4以后，用CVD法去除表面半导体层3上的氧化硅膜。由此，在槽4内形成分离区5(图5)。
接着，在周边电路区的形成n沟道型MOSFET的区域中形成具有开口的光刻胶膜6。然后，作为杂质离子注入硼(B)，形成n沟道型MOSFET的有源层7(图6)。另外，需要在离子注入了杂质以后进行热处理，进行杂质的激活。在以下的说明中，省略激活处理的说明。另外，在由热处理进行的激活工艺也可以在注入了若干离子以后，一起进行激活。以后，在存在热工艺(例如用于形成栅极绝缘膜的热氧化工艺等)的情况下，能够省略用于杂质激活的热处理。
接着，在周边电路区的形成p沟道型MOSFET的区域中形成具有开口的光刻胶膜8。然后作为杂质离子注入磷(P)，形成p沟道型MOSFET的有源层9(图7)。
在去除了光刻胶膜8以后，在SOI基板的表面上形成氧化硅膜10以及多晶硅膜11(图8)。氧化硅膜10例如能够通过热CVD法形成。这里，虽然例示了氧化硅膜，但是也可以是氮化硅膜，氧化铝膜，氧化钽膜等其它的介质膜。另外，还可以仅选择性地氧化SOI基板表面的硅区，形成氧化硅膜。另外在这里，虽然例示了多晶硅膜11，但也可以是无定形(非晶质)硅膜。
接着，形成构图为MOSFET的栅极电极图形的光刻胶膜12，以该膜为掩模，腐蚀多晶硅膜11以及氧化硅膜10，形成栅极电极13以及栅极绝缘膜14(图9)。
接着，在周边电路区的形成n沟道型MOSFET的区域中形成具有开口的光刻胶膜15，作为杂质离子注入砷(As)(图10)。对于栅极电极13自对准地注入杂质，在栅极电极13两侧的有源层7中自对准地形成n沟道型MOSFET的低浓度n型半导体区域16。同时，在栅极电极13中也注入砷，成为由n型的多晶硅构成的栅极电极17。另外在这里，考虑杂质的热扩散非容易性而例示了砷，但作为杂质也可以采用磷。
接着，在周边电路区的形成p沟道型MOSFET的区域中形成具有开口的光刻胶膜18，作为杂质离子注入硼(B)(图11)。与上述相同，对于栅极电极13自对准地注入杂质，自对准地形成p沟道型MOSFET的低浓度p型半导体区19。另外，栅极电极13成为p型的栅极电极20。
去除光刻胶膜18，在基板的表面淀积未图示的绝缘膜，例如氧化硅膜或者氮化硅膜。然后，通过各向异性腐蚀，腐蚀掉绝缘膜，在栅极电极17、20的侧壁形成侧壁21(图12)。
接着，在周边电路的形成n沟道型MOSFET的区域以及存储单元区的形成二极管的n型半导体层25的区域中形成具有开口的光刻胶膜22，作为杂质离子注入磷(P)(图13)。对于栅极电极17以及侧壁21自对准地注入杂质，在栅极电极17两侧的低浓度n型半导体区16的外侧自对准地形成高浓度n型半导体区23。同时，在栅极电极17中也注入磷，成为n型的栅极电极24。另外，同时在存储单元阵列区的表面半导体层3中注入磷，形成n型半导体层25。
其次，在周边电路的形成p沟道型MOSFET的区域以及存储单元区的形成二极管的p型半导体层29的区域中形成具有开口的光刻胶膜26，作为杂质离子注入硼(B)(图14)。对于栅极电极20以及侧壁20自对准地注入杂质，在栅极电极20两侧的低浓度p型半导体区19的外侧自对准地形成高浓度p型半导体区27。同时在栅极电极20中也注入磷，成为p型的栅极电极28。另外，同时在存储单元阵列区的表面半导体层3中注入硼，形成p型半导体层29。
如上述那样，n型半导体层25以及p型半导体层29构成二极管。在本实施形态中，如上所述，能够在MOSFET的高浓度杂质半导体区的形成工艺中同时形成二极管。由此，不添加用于形成本实施形态的二极管的工艺，能够在以往的工艺内通过若干的掩模变更进行二极管的制造。
接着，形成覆盖存储单元阵列区的掩模层30(图15)，形成覆盖基板表面的金属层31(图16)。在掩模层30中能够例示例如氧化硅膜或者氮化硅膜。在金属层31中，能够例示例如钨，钴等通过与硅的化合形成电阻率低的金属硅化物层的金属。
通过热处理使金属层31与硅发生反应，在半导体基板上的硅露出的部分中形成金属硅化物层32。未反应的金属层31通过腐蚀去除。即，实施自对准硅化物工艺。进而去除掩模层30(图17)。另外，不一定必须去除该掩模层30。这样形成掩模层30形成金属硅化物层32，因此用掩模层30覆盖的部分中不形成金属硅化物层。即，在存储单元阵列区的二极管(n型半导体层25以及p型半导体层29)中不形成硅化物层。由此能够防止由二极管的结界面中的硅化物层引起的电流漏泄。即，本实施形态形成二极管的方法与以往工艺的区别是添加一片用于形成掩模层30的掩模，另外，该掩模的对准也不要求高精度。由此，没有由添加本发明的二极管而引起了工艺负荷过大的增加。另外，在用氧化硅膜构成掩模层30的情况下也可以去除该掩模层。
图18示出该阶段中的存储单元阵列区的平面图。n型半导体层25以及p型半导体层29由分离区5与各个元件分离，岛状地形成。从而不会发生寄生晶体管。另外，对称地形成n型半导体层25以及p型半导体层29，在其边界部分形成结面。由单元尺寸能够确保充分低的导通电阻。
接着，在基板上形成绝缘膜33，在绝缘膜33的预定区域形成接触孔。在该接触孔内埋入导电膜，形成导电部件34(图19)。绝缘膜的33的形成能够使用众所周知的CVD法。接触孔的形成能够使用众所周知的光刻以及腐蚀技术，在部件34的形成中，能够使用埋入接触孔的导电膜(例如高杂质浓度的多晶硅膜)的淀积和CMP法。
在绝缘膜33上例如淀积钨等金属膜，使用众所周知的光刻和腐蚀技术，形成第1层布线35、36、37(图20)。在金属膜的淀积中例如能够使用溅射法。第1层布线35、36、37的图形如上述那样构图为布线35沿着图的上下方向(第1方向)延伸。
接着，形成覆盖第1层布线35、36、37的绝缘层膜38。其中，也可以使用金属镶嵌法形成在前面附图中说明过的第1层布线。即，在形成于绝缘膜38上的槽内埋入金属膜，通过用CMP法去除该金属膜的无用部分，在槽内形成布线。这种情况下，在绝缘膜38的上部形成覆盖第1层布线的薄绝缘膜。在布线36上的绝缘膜38中形成接触孔39，进而淀积未图示的金属膜。把该金属膜构图形成局部布线40(图21)。另外，由于布线36上的绝缘膜38是充分薄的膜厚，因此不需要在接触孔39中埋入连接部件。
接着，顺序淀积构成MTJ的反强磁性层41d，钉扎层41c，绝缘层41b和自由层41a，把它们构图形成MTJ41(图22)。在上述各层的淀积中能够使用溅射法。另外，在构图中能够使用干式腐蚀法。另外，也可以使构成MTJ的各层的叠层顺序相反，这一点与上述相同。
形成覆盖MTJ41和局部布线40的绝缘膜12，例如通过CMP法使MTJ41的表面露出。然后，淀积未图示的金属膜，把该金属膜构图形成第2层布线(读出线43)(图23)。另外，在MOSFET上没有图示第2层布线，而当然能够任意地形成周边电路的MOSFET的布线。然后，能够形成任意层数的布线层，在这里省略说明。
如果依据本实施形态的制造方法，则能够不增加过多的工艺而容易地形成存储单元阵列区的结二极管。另外，由于使用CMP法等能够形成平坦面，在MTJ41的基底层形成作为金属膜的局部布线40，因此能够确保用于形成MTJ41的所需要的平坦性。在作为以往技术的逻辑电路的制造方法中通过添加若干个掩模变更和最小片数的掩模，能够形成可以期待稳定动作的MRAM存储单元。
(实施形态2)
本实施形态的MRAM是把在实施形态1中说明过的MRAM的二极管的结构变更的例子。省略与实施形态1的MRAM相同结构的说明，仅对于不同的部分进行说明。
图24是对于存储单元阵列以及周边电路的一部分例示了本实施形态2的MRAM的一个例子的剖面图以及平面图。本实施形态的MRAM形成在硅基板(硅晶片)50上。在硅基板50的表面部分形成分离区53，在周边电路区中，形成用分离区53规定的p阱54和n阱55。在p阱54中形成n沟道型MOSFET，在n阱中形成p沟道型MOSFET。在存储单元阵列区的分离区53上形成二极管。二极管由n型半导体层60和p型半导体层62构成，构成结二极管。另外，n型半导体层60和p型半导体层62岛状地形成在分离区53上。即，存储单元阵列区的二极管与其它的元件或者硅基板50电分离。由此能够防止发生寄生晶体管。n型半导体层60以及p型半导体层62如后面说明的那样与MOSFET的栅极电极同时形成。
图25～图35是按照工艺顺序示出了本实施形态2的MRAM的制造方法的一个例子的剖面图以及平面图。首先，准备硅基板(硅晶片)50(图25)，使用众所周知的光刻以及腐蚀技术在表面形成槽51(图26)。然后，淀积未图示的绝缘膜，例如使用CMP法去除绝缘膜，在槽51内埋入绝缘膜，形成分离区53(图27)。
接着，在周边电路区中，例如使用离子注入法形成p阱54和n阱55(图28)，在基板整个面上形成氧化硅膜10以及多晶硅膜11(图29)。
形成具有成为MOSFET的栅极电极的图形以及覆盖成为n型半导体层60及p型半导体层62的区域的图形的光刻胶膜56，把该膜作为掩模腐蚀多晶硅膜11以及氧化硅膜10(图30)。在该工艺中，同时形成成为MOSFET的栅极电极的区域和形成了二极管的半导体层(岛)。
与实施形态1相同，形成MOSFET的低浓度杂质区(16，19)，进而形成侧壁21(图31)。
在周边电路的形成n沟道型MOSFET的区域以及存储单元区的形成二极管的n型半导体层60的区域中形成具有开口的光刻胶膜59，作为杂质离子注入磷(P)(图32)。如在实施形态1中说明过的那样，形成高浓度n型半导体区23和n型的栅极电极24，同时，在存储单元阵列区的半导体层57中注入磷，形成n型半导体层60。
接着，在周边电路的形成p沟道型MOSFET的区域以及存储单元区的形成二极管的p型半导体层62的区域中形成具有开口的光刻胶膜61，作为杂质离子注入硼(B)(图33)。同样，形成高浓度p型半导体区27和p型的栅极电极28，同时，在存储单元阵列区的半导体层57中注入硼，形成p型半导体层62。
这样，形成由n型半导体层60以及p型半导体层62构成的二极管，如上述那样，该二极管形成为分离区53上的硅岛。因此不会构成寄生晶体管。由此能够确保正常的MRAM存储单元的动作。另外，不需要像实施形态1那样添加用于形成二极管的工艺，能够通过以往工艺内的若干掩模变更进行制造。
接着，与实施形态1相同，形成覆盖存储单元阵列区的掩模层63，执行自对准硅化物工艺。由此，形成金属硅化物层32(图34)。能够通过掩模层63防止二极管的结界面中的电流漏泄。
图35示出该阶段的存储单元阵列区的平面图。由于n型半导体层60以及p型半导体层62形成分离区53上的岛，因此与各元件以及基板电分离。从而不会发生寄生晶体管。另外，对称地形成n型半导体层60以及p型半导体层62，其边界部分形成结面。与实施形态1相同，能够确保充分低的导通电阻。其以后的工艺由于与实施形态1相同，因此省略详细的说明。
如果依据本实施形态，则由于在分离区53上岛形地形成二极管，因此不发生寄生晶体管，而且，二极管与栅极电极同时构图，同时在MOSFET中与源漏同时进行杂质导入，因此仅通过增加很少的工艺就能够进行制造。
(实施形态3)
本实施形态的MRAM是把在实施形态1中说明过的MRAM的二极管的结构进一步变更的例子。省略与实施形态1的MRAM相同结构的说明，仅对于不同的部分进行说明。
图36是对于存储单元阵列以及周边电路的一部分例示了本实施形态3的MRAM的一个例子的剖面图以及平面图。本实施形态的MRAM形成在SOI基板上这一点与实施形态1相同。但是，本实施形态3的二极管由从SOI基板的表面半导体层3生成的n型半导体层71和与MOSFET的栅极电极同时构图的p型半导体层75构成这一点不同。即，本实施形态3的二极管是具有与基板表面平行的结面的二极管。另外，在本实施形态3的二极管的表面上形成金属硅化物层32。
图37～图45是按照工艺顺序示出了本实施形态3的MRAM的制造方法的一个例子的剖面图以及平面图。本实施形态3的初始的制造方法与实施形态1中的图3～图7相同。
在周边电路区中形成有源层7、9，在存储单元阵列区的整个面上形成具有开口的光刻胶膜70，作为杂质离子注入磷(P)，在表面半导体层3上导入磷形成n型半导体71(图37)。
接着，形成氧化硅膜10(图38)，去除存储单元阵列区的氧化硅膜10(图39)。在去除了光刻胶膜70以后，在基板的整个面上淀积多晶硅膜11(40)。
接着，与实施形态1相同，构图栅极电极。其中，在光刻胶膜72上，包括没有构图成为p型半导体层75的区域的图形。通过该构图在n型半导体层71上形成半导体层71(图41)。
接着，与实施形态1相同，在栅极电极的侧壁形成侧壁21。在本实施形态中，由于在存储单元阵列区具有半导体层73，因此在其侧壁中也形成侧壁21(图42)。
接着，在p沟道型MOSFET的区域以及半导体层73的形成区域中形成具有开口的光刻胶膜74，作为杂质离子注入硼(B)(图43)。通过该离子注入形成p沟道型MOSFET的高浓度p型半导体区27，同时在半导体层73上形成p型半导体层75。另外，在p型半导体层75与n型半导体层71之间还可以形成用于良好地获得连接的埋入接触层。
然后，与实施形态1相同，形成n沟道型MOSFET的高浓度n型半导体区23，进而，实行与实施形态1相同的自对准硅化物工艺。在本实施形态3中，没有形成实施形态1那样的掩模层30。因此，在n型半导体层71的露出部分以及p型半导体层75中也形成金属硅化物层32(图44)。其中，在本实施形态3的p型半导体层75的侧壁由于形成侧壁21，因此在n型半导体层71与p型半导体层75之间不发生漏泄。在本实施形态3中，由于在二极管区也具有金属硅化物层32，因此能够降低接触电阻。
图45示出该阶段中的存储单元阵列区的平面图。其中，没有显示金属硅化物层32。作为SOI基板的表面半导体层所形成的n型半导体层71还形成在p型半导体层75的下部，p型半导体层75形成在n型半导体层71的上面。结面成为p型半导体层75的底面。可以得到极大的结面，降低二极管的串联电阻(导通电阻)。另外，p型半导体层71由SOI基板的分离区5以及基板绝缘层2包围而形成，从而与其它的元件或者基板分离，不发生寄生晶体管的效果与实施形态1、2相同。以后的工艺由于与实施形态1相同，因此省略详细的说明。
如果依据本实施形态，则由于作为二极管形成区的n型半导体层71与其它的元件以及基板电分离，因此不发生寄生晶体管。另外，由于n型半导体层71以及p型半导体层75与周边电路的MOSFET同时形成，因此不会大幅度地增加工艺。另外，在本实施形态3的二极管中，能够在其构造上能够扩展结面积，能够减小二极管的导通电阻。进而，由于能够在二极管表面形成金属硅化物层32，因此能够降低接触电阻，减小二极管的导通电阻。另外，在本实施形态中，在p型半导体层75的形成中例示了离子注入法，而也可以形成预先以高浓度掺杂了p型杂质的多晶硅膜，通过热处理等自动掺杂，形成p型半导体层75与n型半导体层71之间的pn结。
以上，根据发明的实施形态具体说明了由本发明者完成的发明，但本发明并不限定于上述实施形态，在不脱离其宗旨范围内能够进行各种变更。
例如，在实施形态1～3中，作为二极管的平面图形例示了对称形。而也能够像图46所示那样，采用p型半导体层29由n型半导体层25包围的图形。这种情况下，能够加大二极管的结面积，降低导通电阻。另外，如图47所示，能够一体地形成n型半导体层25使得连接字线延伸方向(第1方向)。这种情况下，使二极管元件之间的电位恒定，能够期待稳定的动作。另外，如图48所示，在沿着字线延伸方向(第1方向)一体地形成n型半导体层25的同时，还能够采用p型半导体层29由n型半导体层25包围的图形。
在上述的实施形态中，半导体的导电类型是一种例示。当然也能够把p型与n型进行交换。
另外，在上述实施形态中，示出了并用读出的字线与写入的字线，而当然也能够独立地形成写入字线。
另外，在MTJ的存储状态中例示了「0」或者「1」的2值的情况。而也能够使得在磁化状态下具有中间值而进行多值存储。例如，通过不连续的4个磁化状态，可以在1个单元中存储2比特的信息。
上述实施形态中的各部件的材料终究只是一种例示。只要能够达到预定的性能则就能够使用其它的材料。例如半导体材料不限于硅，也能够使用化合物半导体。另外，薄膜形成方法也能够适用CVD法或者溅射法等例示的方法以外的各种薄膜形成方法。对于腐蚀方法也是同样的。
另外，在上述实施形态1以及3中，说明使用了SOI基板的例子，说明了周边电路等的晶体管也形成在SOI基板上的例子，而周围电路等的晶体管不一定必须形成在SOI基板上。也可以设置偏置等在体硅(半导体基板部分1)上形成晶体管。另外在上述实施形态中作为元件分离构造例示了槽分离，而也能够使用LOCOS(硅的局部氧化)等其它的分离构造。
在本申请中公开的发明中，根据代表性的内容得到的效果如下。即，能够提供防止发生寄生晶体管的MRAM存储单元的构造。另外，能够提供比FET+MTJ的单元构造减小占有面积的尺寸优势方面出色的MRAM存储单元的构造。进而，能够提供与周边电路等逻辑电路的制造工艺的匹配性出色的MRAM存储单元的制造方法。

Claims (23)

1.一种半导体装置，该半导体装置包括：
沿着第1方向延伸的字线；
沿着与上述第1方向不同的第2方向延伸的读出线；
形成在上述字线与上述读出线的交叉区域上且根据磁化方向其电阻值发生变化的磁阻元件；
经过导电部件串联连接到上述磁阻元件上的二极管，其特征在于：
上述二极管形成在SOI基板上或者半导体基板的元件分离区上。
2.根据权利要求1所述的半导体装置，其特征在于：
上述二极管由在上述SOI基板的表面半导体层中导入了第1导电类型杂质的第1导电类型半导体区和在上述表面半导体层中导入了第2导电类型杂质的第2导电类型半导体区构成。
3.根据权利要求2所述的半导体装置，其特征在于：
上述第1导电类型半导体区以及第2导电类型半导体区通过上述SOI基板的绝缘层以及到达上述绝缘层的槽分离区与其它元件分离。
4.根据权利要求2所述的半导体装置，其特征在于：
上述第2导电类型半导体区具有由上述第1导电类型半导体区包围的平面配置，上述第1导电类型半导体区通过上述SOI基板的绝缘层以及到达上述绝缘层的槽分离区与其它元件分离。
5.根据权利要求2所述的半导体装置，其特征在于：
上述第1导电类型半导体区与在上述第1方向上邻接的邻接第1导电类型半导体区相互连接，上述第2导电类型半导体区的一边连接上述第1导电类型半导体区，通过上述SOI基板的绝缘层以及槽分离区与其它元件分离。
6.根据权利要求2所述的半导体装置，其特征在于：
上述第1导电类型半导体区与在上述第1方向上邻接的邻接第1导电类型半导体区相互连接，且具有每个存储单元的突出区，上述第2导电类型半导体区具有由上述突出区包围的平面配置。
7.根据权利要求1所述的半导体装置，其特征在于：
上述二极管由在淀积于上述半导体基板的元件分离区上的淀积半导体层中导入了第1导电类型杂质的第1导电类型半导体层以及在上述淀积半导体层中导入了第2导电类型杂质的第2导电类型半导体层构成。
8.根据权利要求7所述的半导体装置，其特征在于：
上述第1导电类型半导体层以及第2导电类型半导体层形成在构图上述淀积半导体层所形成的每个存储单元的半导体岛状区域中。
9.根据权利要求7所述的半导体装置，其特征在于：
上述第2导电类型半导体层具有由上述第1导电类型半导体层包围的平面配置，上述第1导电类型半导体层是通过上述淀积半导体层的构图所形成的每个存储单元的半导体岛状区域。
10.根据权利要求7所述的半导体装置，其特征在于：
上述第1导电类型半导体层是通过上述淀积半导体层的构图所形成的沿着上述第1方向延伸的半导体层，上述第2导电类型半导体层是其一边与上述第1导电类型半导体层连接的、通过上述淀积半导体层的构图所形成的每个存储单元的半导体岛状区域。
11.根据权利要求7所述的半导体装置，其特征在于：
上述第1导电类型半导体层是通过上述淀积半导体层的构图所形成的沿着上述第1方向延伸的半导体层，且具有每个存储单元的突出区，上述第2导电类型半导体层具有由上述突出区包围的平面配置。
12.根据权利要求7所述的半导体装置，其特征在于：
上述淀积半导体层是成为形成在上述半导体基板上的场效应晶体管的栅极电极的多晶硅层。
13.根据权利要求1所述的半导体装置，其特征在于：
上述二极管由在上述SOI基板的表面半导体层中导入了第1导电类型杂质的第1导电类型半导体区以及在上述表面半导体层上淀积的淀积半导体层中导入了第2导电类型杂质的第2导电类型半导体层构成。
14.根据权利要求13所述的半导体装置，其特征在于：
上述第1导电类型半导体区沿着上述第1方向延伸形成。
15.根据权利要求13所述的半导体装置，其特征在于：
上述淀积半导体层是成为形成在上述SOI基板上的场效应晶体管的栅极电极的多晶硅层。
16.一种半导体装置的制造方法，其中，该半导体装置包括沿着第1方向延伸的字线；沿着第2方向延伸的读出线；形成在上述字线与读出线的交叉区域上且根据磁化方向其电阻值发生变化的磁阻元件；经过导电部件串联连接到上述磁阻元件上的二极管，上述制造方法包括：
在SOI基板的表面半导体层上形成到达上述SOI基板的绝缘层的槽的步骤；
在上述槽中埋入绝缘物形成槽分离区的步骤；
在上述表面半导体层中导入第1导电类型杂质形成第1导电类型半导体区的步骤；
在上述第1导电类型半导体区或者与上述第1导电类型半导体区连接的上述表面半导体层中导入第2导电类型杂质，形成第2导电类型半导体区的步骤；
淀积第1绝缘膜，在上述第1绝缘膜上形成到达上述第1导电类型半导体区以及第2导电类型半导体区的接触孔的步骤；
在上述接触孔中埋入导电材料，形成与上述第1导电类型半导体区连接的第1连接体以及与上述第2导电类型半导体区连接的第2连接体的步骤，
形成包括与上述第1连接体连接的上述字线以及与上述第2连接体连接的连接布线的第1层布线的步骤；
在覆盖上述第1层布线的第2绝缘膜上形成与上述连接布线连接的局部布线的步骤；
在平面配置中的上述字线的占有区域上的位置处的上述局部布线上形成上述磁阻元件的步骤；
形成覆盖上述局部布线以及磁阻元件的第3绝缘膜的步骤；
在上述第3绝缘膜上形成与上述磁阻元件连接的上述读出线的步骤。
17.根据权利要求16所述的制造方法，其特征在于：
在与形成于上述SOI基板上的第1沟道型的场效应晶体管的源区以及漏区中导入杂质的工艺相同的工艺中形成上述第1导电类型半导体区，
在与形成于上述SOI基板上的第2沟道型的场效应晶体管的源区以及漏区中导入杂质的工艺相同的工艺中形成上述第2导电类型半导体区。
18.一种半导体装置的制造方法，其中，该半导体装置包括沿着第1方向延伸的字线；沿着第2方向延伸的读出线；形成在上述字线与读出线的交叉区域上且根据磁化方向其电阻值发生变化的磁阻元件；经过导电部件串联连接到上述磁阻元件上的二极管，上述制造方法包括：
在半导体基板的表面上形成分离区的步骤；
在包括上述分离区的上述半导体基板的表面上，形成通过膜淀积工艺形成的淀积半导体层的步骤；
把上述淀积半导体层进行构图的步骤；
在上述构图了的淀积半导体层中导入第1导电类型杂质形成第1导电类型半导体层的步骤；
在上述第1导电类型半导体层或者与上述第1导电类型半导体层连接的上述淀积半导体层中导入第2导电类型杂质，形成第2导电类型半导体层的步骤；
淀积第1绝缘膜，在上述第1绝缘膜上形成到达上述第1导电类型半导体层以及第2导电类型半导体层的接触孔的步骤；
在上述接触孔中埋入导电材料，形成与上述第1导电类型半导体层连接的第1连接体以及与上述第2导电类型半导体层连接的第2连接体的步骤；
形成包括与上述第1连接体连接的上述字线以及与上述第2连接体连接的连接布线的第1层布线的步骤；
在覆盖上述第1层布线的第2绝缘膜上形成与上述连接布线连接的局部布线的步骤；
在平面配置中的上述字线的占有区域上的位置处的上述局部布线上形成上述磁阻元件的步骤；
形成覆盖上述局部布线以及磁阻元件的第3绝缘膜的步骤；
在上述第3绝缘膜上形成与上述磁阻元件连接的上述读出线的步骤。
19.根据权利要求18所述的制造方法，其特征在于：
通过上述淀积半导体层的构图，同时形成在上述半导体基板上所形成的场效应晶体管的栅极电极，
在与在第1沟道型的场效应晶体管的栅极电极、源区以及漏区中导入杂质的工艺相同的工艺中形成上述第1导电类型半导体层，
在与在第2沟道型的场效应晶体管的栅极电极、源区以及漏区中导入杂质的工艺相同的工艺中形成上述第2导电类型半导体层。
20.一种半导体装置的制造方法，其中，该半导体装置包括沿着第1方向延伸的字线；沿着第2方向延伸的读出线；形成在上述字线与上述读出线的交叉区域上且根据磁化方向其电阻值发生变化的磁阻元件；经过导电部件串联连接到上述磁阻元件上的二极管，上述制造方法包括：
在SOI基板的表面半导体层上形成到达上述SOI基板的绝缘层的槽的步骤；
在上述槽中埋入绝缘物形成槽分离区的步骤；
在上述表面半导体层中导入第1导电类型杂质形成第1导电类型半导体区的步骤；
在包括上述表面半导体层、槽分离区以及第1导电类型半导体区的上述SOI基板的表面上，形成通过膜淀积工艺所形成的淀积半导体层的步骤；
把上述淀积半导体层进行构图的步骤；
在上述构图了的淀积半导体层中导入第2导电类型杂质形成第2导电类型半导体层的步骤；
淀积第1绝缘膜，在上述第1绝缘膜上形成到达上述第1导电类型半导体区以及第2导电类型半导体层的接触孔的步骤；
在上述接触孔中埋入导电材料，形成与上述第1导电类型半导体区连接的第1连接体以及与上述第2导电类型半导体层连接的第2连接体的步骤，
形成包括与上述第1连接体或第2连接体的任一个连接体连接的上述字线以及连接到不是与上述字线连接的连接体的另一个连接体上的连接布线的第1层布线的步骤；
在覆盖上述第1层布线的第2绝缘膜上形成与上述连接布线连接的局部布线的步骤；
在平面配置中的上述字线的占有区域上的位置处的上述局部布线上形成上述磁阻元件的步骤；
形成覆盖上述局部布线以及磁阻元件的第3绝缘膜的步骤；
在上述第3绝缘膜上形成与上述磁阻元件连接的上述读出线的步骤。
21.根据权利要求20所述的制造方法，其特征在于：
在与在形成于上述SOI基板上的第1沟道型的场效应晶体管的源区以及漏区中导入杂质的工艺相同的工艺中形成上述第1导电类型半导体区。
22.根据权利要求20所述的制造方法，其特征在于：
通过上述淀积半导体层的构图，同时形成在上述SOI基板上所形成的场效应晶体管的栅极电极，
在与在第2沟道型的场效应晶体管的栅极电极，源区以及漏区中导入杂质的工艺相同的工艺中形成上述第2导电类型半导体层。
23.根据权利要求20所述的制造方法，其特征在于：
还包括在上述第1导电类型半导体区的未形成有上述第2导电类型半导体层的表面区域，上述第2导电类型半导体层的表面区域以及上述SOI基板上所形成的场效应晶体管的栅极电极、源区以及漏区的各表面区域上，形成金属硅化物层的步骤。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101764143B (zh) * 2008-12-23 2014-04-16 海力士半导体有限公司 磁电阻存储单元、存储器件及操作该存储器件的方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6927996B2 (en) * 2003-09-30 2005-08-09 Hewlett-Packard Development Company, L.P. Magnetic memory device
US7476945B2 (en) * 2004-03-17 2009-01-13 Sanyo Electric Co., Ltd. Memory having reduced memory cell size
JP2006024598A (ja) * 2004-07-06 2006-01-26 Fujitsu Ltd 半導体装置の製造方法
KR100587692B1 (ko) * 2004-11-05 2006-06-08 삼성전자주식회사 반도체 메모리 장치에서의 회로 배선 배치구조와 그에따른 배치방법
JP2007103809A (ja) * 2005-10-07 2007-04-19 Oki Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
JP2007157854A (ja) * 2005-12-01 2007-06-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7875931B2 (en) 2006-04-28 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with isolation using impurity
JP2008010739A (ja) * 2006-06-30 2008-01-17 Toshiba Corp 半導体装置およびその製造方法
US20080318420A1 (en) * 2007-06-22 2008-12-25 Wong Denny K Two step chemical mechanical polish
US7706177B2 (en) * 2007-12-28 2010-04-27 Sandisk 3D Llc Method of programming cross-point diode memory array
US20100220512A1 (en) * 2009-03-02 2010-09-02 Seagate Technology Llc Programmable power source using array of resistive sense memory cells
US8526221B2 (en) * 2010-10-11 2013-09-03 Magsil Corporation Semiconductor integrated circuit for low and high voltage operations
US8901687B2 (en) 2012-11-27 2014-12-02 Industrial Technology Research Institute Magnetic device with a substrate, a sensing block and a repair layer
KR102189684B1 (ko) 2013-12-05 2020-12-11 삼성전자주식회사 반도체 메모리 장치의 동작 방법
US20180254290A1 (en) * 2017-03-01 2018-09-06 Government Of The United States, As Represented By The Secretary Of The Air Force Metal Oxide Thin Film Semiconductor Device Monolithically Integrated With Dissimilar Device on the Same Wafer
US10468293B2 (en) * 2017-12-28 2019-11-05 Spin Memory, Inc. Methods of forming perpendicular magnetic tunnel junction memory cells having vertical channels
US10658425B2 (en) 2017-12-28 2020-05-19 Spin Memory, Inc. Methods of forming perpendicular magnetic tunnel junction memory cells having vertical channels
US11222970B2 (en) 2017-12-28 2022-01-11 Integrated Silicon Solution, (Cayman) Inc. Perpendicular magnetic tunnel junction memory cells having vertical channels
US10460778B2 (en) 2017-12-29 2019-10-29 Spin Memory, Inc. Perpendicular magnetic tunnel junction memory cells having shared source contacts
US11410714B2 (en) * 2019-09-16 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetoresistive memory device and manufacturing method thereof
US11663455B2 (en) * 2020-02-12 2023-05-30 Ememory Technology Inc. Resistive random-access memory cell and associated cell array structure

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640343A (en) * 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
US6130935A (en) * 1996-08-08 2000-10-10 Mci Communications Corporation Virtual networking work at home system and method
US6130835A (en) * 1997-12-02 2000-10-10 International Business Machines Corporation Voltage biasing for magnetic RAM with magnetic tunnel memory cells
US6097625A (en) * 1998-07-16 2000-08-01 International Business Machines Corporation Magnetic random access memory (MRAM) array with magnetic tunnel junction (MTJ) cells and remote diodes
US6611405B1 (en) * 1999-09-16 2003-08-26 Kabushiki Kaisha Toshiba Magnetoresistive element and magnetic memory device
JP3891540B2 (ja) * 1999-10-25 2007-03-14 キヤノン株式会社 磁気抵抗効果メモリ、磁気抵抗効果メモリに記録される情報の記録再生方法、およびｍｒａｍ
JP4050446B2 (ja) * 2000-06-30 2008-02-20 株式会社東芝 固体磁気メモリ
US6625057B2 (en) * 2000-11-17 2003-09-23 Kabushiki Kaisha Toshiba Magnetoresistive memory device
JP4818519B2 (ja) * 2001-02-06 2011-11-16 ルネサスエレクトロニクス株式会社 磁気記憶装置
US6589180B2 (en) * 2001-06-20 2003-07-08 Bae Systems Information And Electronic Systems Integration, Inc Acoustical array with multilayer substrate integrated circuits

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101764143B (zh) * 2008-12-23 2014-04-16 海力士半导体有限公司 磁电阻存储单元、存储器件及操作该存储器件的方法

Also Published As

Publication number Publication date
KR20040058165A (ko) 2004-07-03
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US20050042825A1 (en) 2005-02-24
US7084437B2 (en) 2006-08-01
CA2462940C (en) 2009-11-17
KR100641667B1 (ko) 2006-11-08
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JP4072125B2 (ja) 2008-04-09
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CA2462940A1 (en) 2003-05-08
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WO2003038900A1 (fr) 2003-05-08

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