JPH04253374A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JPH04253374A JPH04253374A JP3028028A JP2802891A JPH04253374A JP H04253374 A JPH04253374 A JP H04253374A JP 3028028 A JP3028028 A JP 3028028A JP 2802891 A JP2802891 A JP 2802891A JP H04253374 A JPH04253374 A JP H04253374A
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
およびその製造方法に関する。従来，アバランシェ降伏
を利用して蓄積電極に電荷を蓄積するフローティングゲ
ートアバランシェＭＯＳ（以後ＦＡＭＯＳと称する）等
の不揮発性半導体記憶装置は，二値データの記憶に限ら
れていた。
およびその製造方法に関する。従来，アバランシェ降伏
を利用して蓄積電極に電荷を蓄積するフローティングゲ
ートアバランシェＭＯＳ（以後ＦＡＭＯＳと称する）等
の不揮発性半導体記憶装置は，二値データの記憶に限ら
れていた。
【０００２】ところで，集積化された記憶装置に情報を
記憶する場合，二値データとして記憶するより多値デー
タとして記憶する方が記憶情報量は多くなる。このこと
は，記憶装置に多値データで記憶することにより実質的
に記憶容量を増加させることができ，集積度を向上させ
たことに等しくなること意味する。本発明は不揮発性の
記憶装置として用いた場合，情報を多値データとして記
憶し，実質的に記憶容量を大きくできるようなＦＡＭＯ
Ｓ等の不揮発性半導体記憶装置を得ることを目的とする
。
記憶する場合，二値データとして記憶するより多値デー
タとして記憶する方が記憶情報量は多くなる。このこと
は，記憶装置に多値データで記憶することにより実質的
に記憶容量を増加させることができ，集積度を向上させ
たことに等しくなること意味する。本発明は不揮発性の
記憶装置として用いた場合，情報を多値データとして記
憶し，実質的に記憶容量を大きくできるようなＦＡＭＯ
Ｓ等の不揮発性半導体記憶装置を得ることを目的とする
。
【０００３】
【従来の技術】従来の蓄積電極ゲートＭＯＳ半導体装置
を図１６に示す。図において（ａ） は従来のｎチャネ
ルＦＡＭＯＳおよびその書き込みの動作を示し，図（ｂ
） はｎチャネルＦＡＭＯＳおよびその読み出しの動作
を示す。 図（ａ） ，図（ｂ） において，２８１はｐ型シリコ
ン（ｐ−Ｓｉ）基板，２８２はＮ＋ 型のソース領域，
２８３はＮ＋ 型のドレイン領域，２８４は蓄積電極の
蓄積電極，２８５は制御電極，２８６は蓄積電極と基板
間の絶縁層，２８７は蓄積電極２８４と制御電極間２８
５の絶縁層である。
を図１６に示す。図において（ａ） は従来のｎチャネ
ルＦＡＭＯＳおよびその書き込みの動作を示し，図（ｂ
） はｎチャネルＦＡＭＯＳおよびその読み出しの動作
を示す。 図（ａ） ，図（ｂ） において，２８１はｐ型シリコ
ン（ｐ−Ｓｉ）基板，２８２はＮ＋ 型のソース領域，
２８３はＮ＋ 型のドレイン領域，２８４は蓄積電極の
蓄積電極，２８５は制御電極，２８６は蓄積電極と基板
間の絶縁層，２８７は蓄積電極２８４と制御電極間２８
５の絶縁層である。
【０００４】図（ａ） により書き込みの場合の動作を
説明する。書き込みは，図示のように制御電極２８５に
高電圧（１２．５Ｖ）を印加した状態で，ドレイン−ソ
ース間に高電圧（６〜８Ｖ）を印加する。その結果，基
板２８１とドレイン領域２８３のＰＮ接合に逆バイアス
の高電圧が加わり，アバランシェ降伏を生じる。その結
果発生する高エネルギーの電荷（以後単に電荷と称する
）が発生し，蓄積電極２８４に蓄積される。
説明する。書き込みは，図示のように制御電極２８５に
高電圧（１２．５Ｖ）を印加した状態で，ドレイン−ソ
ース間に高電圧（６〜８Ｖ）を印加する。その結果，基
板２８１とドレイン領域２８３のＰＮ接合に逆バイアス
の高電圧が加わり，アバランシェ降伏を生じる。その結
果発生する高エネルギーの電荷（以後単に電荷と称する
）が発生し，蓄積電極２８４に蓄積される。
【０００５】蓄積電極２８４が帯電した結果，書き込み
前に比べて，書き込み後でゲート電圧に対する閾値（以
後単に閾値と称する）が大きくなる。この閾値の変化を
利用して書き込みの有無を判定することができる。図（
ｂ） により読み出しの動作を説明する。読み出しはド
レイン−ソース間に低電圧（１Ｖ）を印加しておき，制
御電極２８５に読み出し電圧（５Ｖ）を印加する。この
動作条件において，蓄積電極２８４に電荷が蓄積されて
いる状態では閾値が高いためドレイン電流が流れないの
に対して，電荷が蓄積されていない状態では閾値が低い
のでドレイン電流が流れ，書き込みの有無を判定できる
。
前に比べて，書き込み後でゲート電圧に対する閾値（以
後単に閾値と称する）が大きくなる。この閾値の変化を
利用して書き込みの有無を判定することができる。図（
ｂ） により読み出しの動作を説明する。読み出しはド
レイン−ソース間に低電圧（１Ｖ）を印加しておき，制
御電極２８５に読み出し電圧（５Ｖ）を印加する。この
動作条件において，蓄積電極２８４に電荷が蓄積されて
いる状態では閾値が高いためドレイン電流が流れないの
に対して，電荷が蓄積されていない状態では閾値が低い
のでドレイン電流が流れ，書き込みの有無を判定できる
。
【０００６】
【発明が解決しようとする課題】上記のように，従来の
ＦＡＭＯＳは二値データの書き込みしかできないため，
ＦＡＭＯＳにより大容量の記憶装置とする場合にはＦＡ
ＭＯＳ集積回路の集積度を高くする必要があった。集積
回路を高集積化することは，プロセス技術が難しくなる
ことから，できるだけ集積度を抑え，低コストで大容量
の記憶装置を得るようにすることが望まれる。本発明は
，記憶装置に適用した場合，実質的に記憶容量を大きく
することの可能な蓄積電極ゲートＭＯＳ半導体装置を得
ることを目的とする。
ＦＡＭＯＳは二値データの書き込みしかできないため，
ＦＡＭＯＳにより大容量の記憶装置とする場合にはＦＡ
ＭＯＳ集積回路の集積度を高くする必要があった。集積
回路を高集積化することは，プロセス技術が難しくなる
ことから，できるだけ集積度を抑え，低コストで大容量
の記憶装置を得るようにすることが望まれる。本発明は
，記憶装置に適用した場合，実質的に記憶容量を大きく
することの可能な蓄積電極ゲートＭＯＳ半導体装置を得
ることを目的とする。
【０００７】
【課題を解決するための手段】本発明は，ドレインもし
くはソースとなる第２導電型の領域に対していずれを高
電圧側として選択しても書き込み可能な構成とし，一方
の側を高電圧として書き込みを行った場合と他方の側を
高電圧として書き込みを行った場合とで書き込み特性が
異なるようにした。
くはソースとなる第２導電型の領域に対していずれを高
電圧側として選択しても書き込み可能な構成とし，一方
の側を高電圧として書き込みを行った場合と他方の側を
高電圧として書き込みを行った場合とで書き込み特性が
異なるようにした。
【０００８】図１に本発明の基本構成を，ｎチャネルＦ
ＡＭＯＳにおいて第２導電型の領域の一方（図ではソー
ス領域）と半導体基板間に低不純物濃度領域（以後，単
に低濃度領域と称する）を形成することにより一方が他
方よりアバランシェ降伏がおきにくいような構造とした
場合を例として説明する。本発明においては，２個の第
２導電型領域のうちいづれをドレイン領域として高電圧
側に選択してもよい構造であるが，以下の説明において
は便宜的に第２導電型領域のうち一方をドレイン領域，
他方をソース領域として位置を固定して説明するものと
する。
ＡＭＯＳにおいて第２導電型の領域の一方（図ではソー
ス領域）と半導体基板間に低不純物濃度領域（以後，単
に低濃度領域と称する）を形成することにより一方が他
方よりアバランシェ降伏がおきにくいような構造とした
場合を例として説明する。本発明においては，２個の第
２導電型領域のうちいづれをドレイン領域として高電圧
側に選択してもよい構造であるが，以下の説明において
は便宜的に第２導電型領域のうち一方をドレイン領域，
他方をソース領域として位置を固定して説明するものと
する。
【０００９】図１（ａ） は本発明のＦＡＭＯＳ構造（
１），図（ｂ） はドレイン側にアバランシェ降伏を生
じさせてドレイン側から書き込んだ場合，図（ｃ） は
ソース側にアバランシェ降伏を生じさせてソース側から
書き込んだ場合を示す。図（ａ） ，図（ｂ） ，図（
ｃ） において，１は基板（ｐ−Ｓｉ），２はソース領
域（Ｎ＋ ），３はドレイン領域（Ｎ＋ ），４は蓄積
電極，５は制御電極，６，７は絶縁層，８は低濃度領域
（Ｎ− ）である。
１），図（ｂ） はドレイン側にアバランシェ降伏を生
じさせてドレイン側から書き込んだ場合，図（ｃ） は
ソース側にアバランシェ降伏を生じさせてソース側から
書き込んだ場合を示す。図（ａ） ，図（ｂ） ，図（
ｃ） において，１は基板（ｐ−Ｓｉ），２はソース領
域（Ｎ＋ ），３はドレイン領域（Ｎ＋ ），４は蓄積
電極，５は制御電極，６，７は絶縁層，８は低濃度領域
（Ｎ− ）である。
【００１０】
【作用】図１（ｂ） および（ｃ） により本発明にお
ける書き込みを説明する。図（ｂ） はドレイン領域か
らの書き込みを示す。図示のように，ドレイン領域３と
ソース領域２間にドレイン領域３側を高電圧として６〜
８Ｖ程度の電圧を印加する。そして，制御電極５には１
２．５Ｖ程度の高電圧を印加する。その結果，ドレイン
領域３と基板１間のＰＮ接合に逆方向の高電圧が加わり
アバランシェ降伏を生じる。そしてアバランシェ降伏に
より発生した電荷は蓄積電極４に吸引され蓄積される。 図（ｃ） はソース側から書き込みを示す。図示のよう
に，ソース領域２とドレイン領域３間にソース領域２を
高電圧として６〜８Ｖ程度の電圧を印加する。そして，
制御電極５には１２．５Ｖ程度の高電圧を印加する。そ
の結果，ソース領域２と半導体基板１間のＰＮ接合に逆
バイアスの高電圧が加わってアバランシェ降伏を生じ，
発生した電荷は蓄積電極４に蓄積される。
ける書き込みを説明する。図（ｂ） はドレイン領域か
らの書き込みを示す。図示のように，ドレイン領域３と
ソース領域２間にドレイン領域３側を高電圧として６〜
８Ｖ程度の電圧を印加する。そして，制御電極５には１
２．５Ｖ程度の高電圧を印加する。その結果，ドレイン
領域３と基板１間のＰＮ接合に逆方向の高電圧が加わり
アバランシェ降伏を生じる。そしてアバランシェ降伏に
より発生した電荷は蓄積電極４に吸引され蓄積される。 図（ｃ） はソース側から書き込みを示す。図示のよう
に，ソース領域２とドレイン領域３間にソース領域２を
高電圧として６〜８Ｖ程度の電圧を印加する。そして，
制御電極５には１２．５Ｖ程度の高電圧を印加する。そ
の結果，ソース領域２と半導体基板１間のＰＮ接合に逆
バイアスの高電圧が加わってアバランシェ降伏を生じ，
発生した電荷は蓄積電極４に蓄積される。
【００１１】ところで，本発明においては，ソース領域
２の側には高不純物濃度領域（Ｎ＋ ）（以後，単に高
濃度領域と称する）と基板１間にＮ− の低濃度領域８
が設けられているので，ドレイン領域３と基板１間のＰ
Ｎ接合より，濃度勾配が緩やかである。そのため，アバ
ランシェ降伏はドレイン領域３側の方がソース領域２側
より起こりやすく，発生する電荷量もドレイン領域３側
のアバランシェ降伏による方が多くなる。そのため，ド
レイン領域３側から書き込んだ方がソース領域２側から
書き込むより蓄積される電荷量が多くなる。その結果，
ドレイン領域３側から書き込んだ場合の方が，ソース領
域２側から書き込んだ場合より閾値が高くなり，この閾
値特性の相違を利用して情報を３値データとして記憶さ
せることが可能になる。
２の側には高不純物濃度領域（Ｎ＋ ）（以後，単に高
濃度領域と称する）と基板１間にＮ− の低濃度領域８
が設けられているので，ドレイン領域３と基板１間のＰ
Ｎ接合より，濃度勾配が緩やかである。そのため，アバ
ランシェ降伏はドレイン領域３側の方がソース領域２側
より起こりやすく，発生する電荷量もドレイン領域３側
のアバランシェ降伏による方が多くなる。そのため，ド
レイン領域３側から書き込んだ方がソース領域２側から
書き込むより蓄積される電荷量が多くなる。その結果，
ドレイン領域３側から書き込んだ場合の方が，ソース領
域２側から書き込んだ場合より閾値が高くなり，この閾
値特性の相違を利用して情報を３値データとして記憶さ
せることが可能になる。
【００１２】図２に本発明におけるドレイン電流−ゲー
ト電圧特性の例を示す。必要に応じて図１を参照する。 図２において，Ｉｎｉｔｉａｌは書き込みのない場合の
特性であり，（１） はドレイン領域３側のアバランシ
ェ降伏により書き込んだ場合（書き込み特性の良い場合
）であり，（２） はソース領域２側のアバランシェ降
伏により書き込んだ場合（書き込み特性の悪い場合）の
特性を示す。図示の特性を得るための動作条件について
は後述する。
ト電圧特性の例を示す。必要に応じて図１を参照する。 図２において，Ｉｎｉｔｉａｌは書き込みのない場合の
特性であり，（１） はドレイン領域３側のアバランシ
ェ降伏により書き込んだ場合（書き込み特性の良い場合
）であり，（２） はソース領域２側のアバランシェ降
伏により書き込んだ場合（書き込み特性の悪い場合）の
特性を示す。図示の特性を得るための動作条件について
は後述する。
【００１３】図示のように，ドレイン領域３側より書き
込んだ場合には，ソース領域２側より書き込んだ場合よ
り閾値電圧が高くなる。図２の特性において，制御電極
に印加する電圧を５Ｖに設定すると書き込みのないＩｎ
ｉｔｉａｌの状態ではドレインに大電流が流れ，（２）
のソース領域２側より書き込んだ状態ではドレインに小
電流が流れ，（１）のドレイン領域３側から書き込んだ
状態ではドレイン電流は０である。このことから，ドレ
イン電流を検出することにより３値の記憶データをセン
スすることができる。また，他のセンス方法として第１
制御電極に印加するセンスレベル電圧を，例えば３Ｖと
７Ｖの２つのセンスレベルに設定して順次に印加するよ
うにしてもよい。この場合，３Ｖのセンスレベル電圧に
よりＩｎｉｔｉａｌであるか（１）もしくは（２）に書
き込みがあるかどうかをセンスする。次に，７Ｖのセン
ス電圧により（１）と（２）のいずれの状態で書き込ま
れたかをセンスする。本発明によれば，３値データとし
て記憶できるので，２値データとして記憶する場合に比
較して実質的に集積度が３／２倍になったこととなる。 なお，上記説明においては，ｎチャネルのＦＡＭＯＳに
ついて説明したが，本発明は，ｐチャネルのＦＡＭＯＳ
もしくは他の不揮発性半導体記憶装置（ＳＡＭＯＳ，Ｅ
ＰＲＯＭ等）において同様の原理により実現可能である
。
込んだ場合には，ソース領域２側より書き込んだ場合よ
り閾値電圧が高くなる。図２の特性において，制御電極
に印加する電圧を５Ｖに設定すると書き込みのないＩｎ
ｉｔｉａｌの状態ではドレインに大電流が流れ，（２）
のソース領域２側より書き込んだ状態ではドレインに小
電流が流れ，（１）のドレイン領域３側から書き込んだ
状態ではドレイン電流は０である。このことから，ドレ
イン電流を検出することにより３値の記憶データをセン
スすることができる。また，他のセンス方法として第１
制御電極に印加するセンスレベル電圧を，例えば３Ｖと
７Ｖの２つのセンスレベルに設定して順次に印加するよ
うにしてもよい。この場合，３Ｖのセンスレベル電圧に
よりＩｎｉｔｉａｌであるか（１）もしくは（２）に書
き込みがあるかどうかをセンスする。次に，７Ｖのセン
ス電圧により（１）と（２）のいずれの状態で書き込ま
れたかをセンスする。本発明によれば，３値データとし
て記憶できるので，２値データとして記憶する場合に比
較して実質的に集積度が３／２倍になったこととなる。 なお，上記説明においては，ｎチャネルのＦＡＭＯＳに
ついて説明したが，本発明は，ｐチャネルのＦＡＭＯＳ
もしくは他の不揮発性半導体記憶装置（ＳＡＭＯＳ，Ｅ
ＰＲＯＭ等）において同様の原理により実現可能である
。
【００１４】また，上記説明では，ソース領域と基板の
ＰＮ接合に低濃度の領域を設け，書込みし難くくする場
合について説明したが，本発明はドレイン側とソース側
のいづれかでアバランシェ降伏を発生させた場合，ドレ
イン側で発生させた場合とソース側で発生させた場合と
で蓄積電極に蓄積される電荷の量が異なるようにすれば
よいので，アバランシェ降伏発生条件を異ならしめるよ
うにした上記の構成に限られるものではなく，蓄積電極
と基板間の構造を，ドレイン領域側とソース領域側で異
ならしめ，アバランシェ降伏により発生した電荷の蓄積
し易さを異なるようにしてもよい。また，アバランシェ
降伏の発生条件を相違させるためのドレイン領域，ソー
ス領域の構成も上記構造に限られるものではなく，各部
の印加電圧も例として示したものであって，これに限ら
れるものではない。
ＰＮ接合に低濃度の領域を設け，書込みし難くくする場
合について説明したが，本発明はドレイン側とソース側
のいづれかでアバランシェ降伏を発生させた場合，ドレ
イン側で発生させた場合とソース側で発生させた場合と
で蓄積電極に蓄積される電荷の量が異なるようにすれば
よいので，アバランシェ降伏発生条件を異ならしめるよ
うにした上記の構成に限られるものではなく，蓄積電極
と基板間の構造を，ドレイン領域側とソース領域側で異
ならしめ，アバランシェ降伏により発生した電荷の蓄積
し易さを異なるようにしてもよい。また，アバランシェ
降伏の発生条件を相違させるためのドレイン領域，ソー
ス領域の構成も上記構造に限られるものではなく，各部
の印加電圧も例として示したものであって，これに限ら
れるものではない。
【００１５】
【実施例】図３に図１に示す本発明のＦＡＭＯＳ構造（
１） をセルアレイとした場合の実施例を示す。 図
において（ａ） は平面，（ｂ） はチャネルに平行な
方向の断面，（ｃ） はチャネルに垂直な方向の断面を
示す。
１） をセルアレイとした場合の実施例を示す。 図
において（ａ） は平面，（ｂ） はチャネルに平行な
方向の断面，（ｃ） はチャネルに垂直な方向の断面を
示す。
【００１６】図において，２１は基板（ｐ−Ｓｉ），２
２はソース領域，２３はドレイン領域，２４は蓄積電極
，２５は制御電極，２６，２７は絶縁層，２８は低濃度
領域（Ｎ− ），２９は分離分離領域である。図示の構
成の製造方法は後述する。
２はソース領域，２３はドレイン領域，２４は蓄積電極
，２５は制御電極，２６，２７は絶縁層，２８は低濃度
領域（Ｎ− ），２９は分離分離領域である。図示の構
成の製造方法は後述する。
【００１７】図４に図３のアレイのブロック回路図を示
す。図において，２２はソース，２３はドレイン，２４
は蓄積電極，２５は制御電極であって，それぞれ図３に
おける番号に対応する。２８’は書き込み特性の良い領
域であって，図３におけるドレイン領域２３と基板２１
間の低濃度領域２８側を示す。図において，Ｂ１，Ｂ２
，Ｂ３，Ｂ４はドレイン電圧もしくはソース電圧の供給
線である。Ｗ１，Ｗ２は制御電極への電圧供給線（ワー
ト線）である。
す。図において，２２はソース，２３はドレイン，２４
は蓄積電極，２５は制御電極であって，それぞれ図３に
おける番号に対応する。２８’は書き込み特性の良い領
域であって，図３におけるドレイン領域２３と基板２１
間の低濃度領域２８側を示す。図において，Ｂ１，Ｂ２
，Ｂ３，Ｂ４はドレイン電圧もしくはソース電圧の供給
線である。Ｗ１，Ｗ２は制御電極への電圧供給線（ワー
ト線）である。
【００１８】図に点線で囲った部分の素子を選択して書
き込み，読み出しする場合の各電圧供給線に印加する電
圧は次の通りである。 （１）ドレイン２３の側より書き込みを行う場合。 Ｗ１ ＝フロート， Ｗ２ ＝約１２．５Ｖ， Ｂ１ ＝Ｆｌｏａｔ， Ｂ２ ＝ＧＮＤ， Ｂ３ ＝６〜８Ｖ， Ｂ４ ＝フロート。 （２）ソース２２の側より書き込みを行う場合。 Ｗ１ ＝フロート， Ｗ２ ＝約１２．５Ｖ， Ｂ１ ＝フロート， Ｂ２ ＝６〜８Ｖ， Ｂ３ ＝ＧＮＤ， Ｂ４ ＝フロート。 （３）読み出しの場合 Ｗ１ ＝フロート， Ｗ２ ＝約５Ｖ， Ｂ１ ＝フロート， Ｂ２ ＝ＧＮＤ， Ｂ３ ＝約１Ｖ， Ｂ４ ＝フロート。 それぞれの場合のドレイン電流−ゲート電圧特性の例を
図２に示す。図２において，（１） ，（２） はそれ
ぞれ上記動作条件（１） ，（２） の場合を示す。
き込み，読み出しする場合の各電圧供給線に印加する電
圧は次の通りである。 （１）ドレイン２３の側より書き込みを行う場合。 Ｗ１ ＝フロート， Ｗ２ ＝約１２．５Ｖ， Ｂ１ ＝Ｆｌｏａｔ， Ｂ２ ＝ＧＮＤ， Ｂ３ ＝６〜８Ｖ， Ｂ４ ＝フロート。 （２）ソース２２の側より書き込みを行う場合。 Ｗ１ ＝フロート， Ｗ２ ＝約１２．５Ｖ， Ｂ１ ＝フロート， Ｂ２ ＝６〜８Ｖ， Ｂ３ ＝ＧＮＤ， Ｂ４ ＝フロート。 （３）読み出しの場合 Ｗ１ ＝フロート， Ｗ２ ＝約５Ｖ， Ｂ１ ＝フロート， Ｂ２ ＝ＧＮＤ， Ｂ３ ＝約１Ｖ， Ｂ４ ＝フロート。 それぞれの場合のドレイン電流−ゲート電圧特性の例を
図２に示す。図２において，（１） ，（２） はそれ
ぞれ上記動作条件（１） ，（２） の場合を示す。
【００１９】ドレイン側とソース側とで蓄積電極と基板
間の構造を非対称とすることにより書き込み特性を異な
るようにした実施例を図５〜図８に示す。図５に本発明
のＦＡＭＯＳ構造（２） を示す。図５（ａ） は本発
明のＦＡＭＯＳ構造（２），図（ｂ） はドレイン領域
４３から書き込む場合，図（ｃ） はソース領域４２か
ら書き込む場合を示す。図（ａ） ，図（ｂ） ，図（
ｃ） において，４１は基板（ｐ−Ｓｉ），４２はソー
ス領域（Ｎ＋ ），４３はドレイン領域（Ｎ＋ ），４
４は蓄積電極，４５は制御電極，４６は絶縁層，４６’
は絶縁層４６の膜厚の厚い部分，４６”は絶縁層４６の
膜厚の薄い部分，４７は絶縁層である。
間の構造を非対称とすることにより書き込み特性を異な
るようにした実施例を図５〜図８に示す。図５に本発明
のＦＡＭＯＳ構造（２） を示す。図５（ａ） は本発
明のＦＡＭＯＳ構造（２），図（ｂ） はドレイン領域
４３から書き込む場合，図（ｃ） はソース領域４２か
ら書き込む場合を示す。図（ａ） ，図（ｂ） ，図（
ｃ） において，４１は基板（ｐ−Ｓｉ），４２はソー
ス領域（Ｎ＋ ），４３はドレイン領域（Ｎ＋ ），４
４は蓄積電極，４５は制御電極，４６は絶縁層，４６’
は絶縁層４６の膜厚の厚い部分，４６”は絶縁層４６の
膜厚の薄い部分，４７は絶縁層である。
【００２０】ドレイン領域４３より書き込む場合は図（
ｂ） に示すようにドレイン領域４３を高電圧（６〜８
Ｖ），ソース領域４２を０Ｖとする。ソース領域４２よ
り書き込む場合は，図（ｃ） に示すようにソース領域
４２を高電圧（６〜８Ｖ），ドレイン領域４３を０Ｖと
する。
ｂ） に示すようにドレイン領域４３を高電圧（６〜８
Ｖ），ソース領域４２を０Ｖとする。ソース領域４２よ
り書き込む場合は，図（ｃ） に示すようにソース領域
４２を高電圧（６〜８Ｖ），ドレイン領域４３を０Ｖと
する。
【００２１】本実施例においては，絶縁層４６のうち４
６’の部分は膜厚が厚く，４６”の部分は膜厚が薄い構
成としてある。そして，膜厚の薄い４６”の側で書き込
む場合には膜厚の厚い４６’の側で書き込む場合より書
き込み特性が良好となる。そのため，図（ｂ） のよう
にドレイン領域４３側から書き込む場合は，図（ｃ）
のようにソース領域４２側から書き込む場合より書き込
み特性がよくなり，図（ｂ） の場合には閾値が高くな
り，図（ｃ） の場合には閾値は低くなる（図２参照）
。
６’の部分は膜厚が厚く，４６”の部分は膜厚が薄い構
成としてある。そして，膜厚の薄い４６”の側で書き込
む場合には膜厚の厚い４６’の側で書き込む場合より書
き込み特性が良好となる。そのため，図（ｂ） のよう
にドレイン領域４３側から書き込む場合は，図（ｃ）
のようにソース領域４２側から書き込む場合より書き込
み特性がよくなり，図（ｂ） の場合には閾値が高くな
り，図（ｃ） の場合には閾値は低くなる（図２参照）
。
【００２２】図６に本発明のＦＡＭＯＳ構造（２） を
セルアレイとした場合の実施例を示す。図（ａ） は平
面，図（ｂ） はチャネル方向に平行な断面，図（ｃ）
は垂直な断面を示す。図において，４１は基板，４２
はソース領域，４３はドレイン領域，４４は蓄積電極，
４５は制御電極，４６’は絶縁膜の厚い部分，４６”は
絶縁膜の薄い部分であり，それぞれ図５における符号に
対応している。図示の構成の製造方法は後述する。
セルアレイとした場合の実施例を示す。図（ａ） は平
面，図（ｂ） はチャネル方向に平行な断面，図（ｃ）
は垂直な断面を示す。図において，４１は基板，４２
はソース領域，４３はドレイン領域，４４は蓄積電極，
４５は制御電極，４６’は絶縁膜の厚い部分，４６”は
絶縁膜の薄い部分であり，それぞれ図５における符号に
対応している。図示の構成の製造方法は後述する。
【００２３】図７に本発明のＦＡＭＯＳ構造（３） を
示す。図７（ａ） は本発明のＦＡＭＯＳ構造（３），
図（ｂ） はソース側から書き込んだ場合，図（ｃ）
はドレイン側から書き込んだ場合を示す。図（ａ） ，
図（ｂ） ，図（ｃ） において，６１は基板（ｐ−Ｓ
ｉ），６２はソース領域（Ｎ＋ ），６３はドレイン領
域（Ｎ＋ ），６４は蓄積電極，６５は制御電極，６６
，６７は絶縁層，６８は電極オーバラップ部分である。
示す。図７（ａ） は本発明のＦＡＭＯＳ構造（３），
図（ｂ） はソース側から書き込んだ場合，図（ｃ）
はドレイン側から書き込んだ場合を示す。図（ａ） ，
図（ｂ） ，図（ｃ） において，６１は基板（ｐ−Ｓ
ｉ），６２はソース領域（Ｎ＋ ），６３はドレイン領
域（Ｎ＋ ），６４は蓄積電極，６５は制御電極，６６
，６７は絶縁層，６８は電極オーバラップ部分である。
【００２４】ドレイン領域６３より書き込む場合は，図
（ｃ） に示すようにドレイン領域６３を高電圧（６〜
８Ｖ），ソース領域６２を０Ｖとする。ソース領域６２
より書き込む場合は，図（ｂ） に示すようにソース領
域６２を高電圧（６〜８Ｖ），ドレイン領域６３を０Ｖ
とする。
（ｃ） に示すようにドレイン領域６３を高電圧（６〜
８Ｖ），ソース領域６２を０Ｖとする。ソース領域６２
より書き込む場合は，図（ｂ） に示すようにソース領
域６２を高電圧（６〜８Ｖ），ドレイン領域６３を０Ｖ
とする。
【００２５】本実施例においては，蓄積電極６４とドレ
イン領域６３とのオーバラップ部分をソース領域のオー
バラップ部分よりも大きくすることにより，ドレイン領
域６３からの書き込み特性をソース領域６２からの書き
込み特性より良くするようにした。そのため，図（ｂ）
のようにドレイン領域６３からの書き込みによる閾値
は図（ｃ） におけるようにソース領域６２からの書き
込みによる閾値より大きくなる（図２参照）。
イン領域６３とのオーバラップ部分をソース領域のオー
バラップ部分よりも大きくすることにより，ドレイン領
域６３からの書き込み特性をソース領域６２からの書き
込み特性より良くするようにした。そのため，図（ｂ）
のようにドレイン領域６３からの書き込みによる閾値
は図（ｃ） におけるようにソース領域６２からの書き
込みによる閾値より大きくなる（図２参照）。
【００２６】図８に本発明のＦＡＭＯＳ構造（３） を
セルアレイとした場合の実施例を示す。図（ａ） は平
面，図（ｂ） はチャネル方向に平行な断面，図（ｃ）
はチャネル方向に垂直な断面を示す。図において，６
１は基板，６２はソース領域，６３はドレイン領域，６
４は蓄積電極，６５は制御電極，６６，６７は絶縁層，
６８はデータ電極のオーバラップ部分であり，それぞれ
図６における番号に対応している。図示の構成の製造方
法は後述する。
セルアレイとした場合の実施例を示す。図（ａ） は平
面，図（ｂ） はチャネル方向に平行な断面，図（ｃ）
はチャネル方向に垂直な断面を示す。図において，６
１は基板，６２はソース領域，６３はドレイン領域，６
４は蓄積電極，６５は制御電極，６６，６７は絶縁層，
６８はデータ電極のオーバラップ部分であり，それぞれ
図６における番号に対応している。図示の構成の製造方
法は後述する。
【００２７】図９〜図１１により本発明のＦＡＭＯＳ構
造（１） （図１の構造）の製造方法の実施例を示す。 図９〜図１１において，左側の図はチャネル方向に垂直
な断面図を示し，右側の図はチャネル方向に平行な断面
を示す。各図における■〜■は工程順を示す。また各図
における同一番号は同一部分を示す。図９〜図１１を参
照して番号順に本発明の製造方法を説明する。
造（１） （図１の構造）の製造方法の実施例を示す。 図９〜図１１において，左側の図はチャネル方向に垂直
な断面図を示し，右側の図はチャネル方向に平行な断面
を示す。各図における■〜■は工程順を示す。また各図
における同一番号は同一部分を示す。図９〜図１１を参
照して番号順に本発明の製造方法を説明する。
【００２８】■ シリコン基板１１１上にゲート酸化
膜１１２（膜厚約１００〜４００Å）を形成する。■
ゲート酸化膜１１２に導電性の蓄積電極層（膜厚１０
００〜２０００Å）１１３を設け，パターニングする。 さらに，蓄積電極層１１３に電極間酸化膜１１４を形成
する。■ それぞれの素子の片側にレジスト膜１１５
をパターニングしてＮ− 型イオン注入領域１１６を形
成する（ドーズ量約１×１０１４〜１０１５ａｔｏｍ／
ｃｍ２ ）。 ■ レジスト膜１１５を除去し，各素子の両側にＮ＋
型イオン注入領域１１７を形成する（ドーズ量約１×
１０１５〜１０１６ａｔｏｍ／ｃｍ２ ）。■ 制御
電極用の導電層（膜厚約１０００〜２０００Å）１１８
をデポジットする。■ 制御電極用の導電層１１８を
パターニングし，さらにパターニングした制御電極用の
導電層１１８をマスクとしてセルフアライメントにより
電極間酸化膜１１４と蓄積電極層１１３のパターニング
を行う。■ 導電層１１８に層間絶縁酸化膜（膜厚約
１００〜４００Å）を形成し，チャネルカット領域１１
７’のイオン注入を行う。さらに，層間絶縁膜（５００
０Å〜１μｍ）１２０を形成する。■ コンタクトホ
ールの形成，Ａｌ配線１２１のパターニング，カバー膜
１２２の形成を行い終了する。
膜１１２（膜厚約１００〜４００Å）を形成する。■
ゲート酸化膜１１２に導電性の蓄積電極層（膜厚１０
００〜２０００Å）１１３を設け，パターニングする。 さらに，蓄積電極層１１３に電極間酸化膜１１４を形成
する。■ それぞれの素子の片側にレジスト膜１１５
をパターニングしてＮ− 型イオン注入領域１１６を形
成する（ドーズ量約１×１０１４〜１０１５ａｔｏｍ／
ｃｍ２ ）。 ■ レジスト膜１１５を除去し，各素子の両側にＮ＋
型イオン注入領域１１７を形成する（ドーズ量約１×
１０１５〜１０１６ａｔｏｍ／ｃｍ２ ）。■ 制御
電極用の導電層（膜厚約１０００〜２０００Å）１１８
をデポジットする。■ 制御電極用の導電層１１８を
パターニングし，さらにパターニングした制御電極用の
導電層１１８をマスクとしてセルフアライメントにより
電極間酸化膜１１４と蓄積電極層１１３のパターニング
を行う。■ 導電層１１８に層間絶縁酸化膜（膜厚約
１００〜４００Å）を形成し，チャネルカット領域１１
７’のイオン注入を行う。さらに，層間絶縁膜（５００
０Å〜１μｍ）１２０を形成する。■ コンタクトホ
ールの形成，Ａｌ配線１２１のパターニング，カバー膜
１２２の形成を行い終了する。
【００２９】図１２〜図１３に本発明のＦＡＭＯＳ構造
（２） （図５のＦＡＭＯＳ（２） ）の製造方法の実
施例を示す。図１２〜図１３を参照して番号順に本発明
の製造方法を説明する。
（２） （図５のＦＡＭＯＳ（２） ）の製造方法の実
施例を示す。図１２〜図１３を参照して番号順に本発明
の製造方法を説明する。
【００３０】■ シリコン基板１１１上にゲート酸化
膜１１２（膜厚約１００〜４００Å）を形成する。■
蓄積電極が形成されるゲート酸化膜１１２上の一部分
をエチングし，薄膜酸化により薄膜酸化膜（膜厚約１０
０Å）１２３を形成する。■ 蓄積電極の導電層（膜
厚約１０００〜２０００Å）をデポジットし，ゲート酸
化膜１１２と１２３の厚い部分と薄い部分の境界のエッ
ジを覆うようにパターニングする。■ 蓄積電極層１
１３上に酸化膜を形成し，さらに各素子の両側にＮ＋
型イオン注入領域１１７を形成する。■ 制御電極用
の導電層（膜厚約１０００〜２０００Å）１１８をデポ
ジットする 以降の処理は，図１０〜図１１における
■〜■の処理と同様である。
膜１１２（膜厚約１００〜４００Å）を形成する。■
蓄積電極が形成されるゲート酸化膜１１２上の一部分
をエチングし，薄膜酸化により薄膜酸化膜（膜厚約１０
０Å）１２３を形成する。■ 蓄積電極の導電層（膜
厚約１０００〜２０００Å）をデポジットし，ゲート酸
化膜１１２と１２３の厚い部分と薄い部分の境界のエッ
ジを覆うようにパターニングする。■ 蓄積電極層１
１３上に酸化膜を形成し，さらに各素子の両側にＮ＋
型イオン注入領域１１７を形成する。■ 制御電極用
の導電層（膜厚約１０００〜２０００Å）１１８をデポ
ジットする 以降の処理は，図１０〜図１１における
■〜■の処理と同様である。
【００３１】図１４〜図１５に本発明のＦＡＭＯＳ構造
（３） （図７のＦＡＭＯＳ（３） ）の製造方法の実
施例を示す。図１４〜図１５を参照して番号順に本発明
の製造方法を説明する。
（３） （図７のＦＡＭＯＳ（３） ）の製造方法の実
施例を示す。図１４〜図１５を参照して番号順に本発明
の製造方法を説明する。
【００３２】■ シリコン基板１１１上にゲート酸化
膜１１２（膜厚約１００〜４００Å）を形成する。■
蓄積電極の導電層（膜厚約１０００〜２０００Å）を
形成してパターニングを行い，さらにその表面に電極間
酸化膜（膜厚約１００〜４００Å）１１４を生成する。 ■ にＮ型イオン注入用のレジスト膜１１５を施し，
各素子の片側（図における領域１２４）をパターニング
してイオン注入領域１２４を形成する。そして，アニー
ルを施して領域１２４を拡大させる。■ レジスト膜
１１５を取り除き，各素子の両側（図における領域１２
５および領域１２４）にイオン注入する。もしくは，す
でにイオン注入された領域１２４にはマスクを施して，
イオン注入されていない方の領域１２５にイオン注入を
行う。■ 制御電極用の導電層（膜厚約１０００〜２
０００Å）１１８をデポジットする。以降の処理は，図
１０〜図１３における■〜■の処理と同様である。
膜１１２（膜厚約１００〜４００Å）を形成する。■
蓄積電極の導電層（膜厚約１０００〜２０００Å）を
形成してパターニングを行い，さらにその表面に電極間
酸化膜（膜厚約１００〜４００Å）１１４を生成する。 ■ にＮ型イオン注入用のレジスト膜１１５を施し，
各素子の片側（図における領域１２４）をパターニング
してイオン注入領域１２４を形成する。そして，アニー
ルを施して領域１２４を拡大させる。■ レジスト膜
１１５を取り除き，各素子の両側（図における領域１２
５および領域１２４）にイオン注入する。もしくは，す
でにイオン注入された領域１２４にはマスクを施して，
イオン注入されていない方の領域１２５にイオン注入を
行う。■ 制御電極用の導電層（膜厚約１０００〜２
０００Å）１１８をデポジットする。以降の処理は，図
１０〜図１３における■〜■の処理と同様である。
【００３３】
【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば，情報を多値データとして記憶することができる。そ
のため，実質的な記憶容量の大きい記憶装置が，特別に
高度なプロセス技術を用いることなく，従来の集積回路
のプロセス技術により得られる。
ば，情報を多値データとして記憶することができる。そ
のため，実質的な記憶容量の大きい記憶装置が，特別に
高度なプロセス技術を用いることなく，従来の集積回路
のプロセス技術により得られる。
【図１】本発明の基本構成を示す図である。
【図２】本発明のドレイン電流−ゲート電圧特性の例お
よび第２制御電極の実施例を示す図である。
よび第２制御電極の実施例を示す図である。
【図３】本発明のＦＡＭＯＳ構造（１） のセルアレイ
の実施例を示す図である。
の実施例を示す図である。
【図４】本発明の動作説明図を示す図である。
【図５】本発明のＦＡＭＯＳ構造（２） を示す図であ
る。
る。
【図６】本発明のＦＡＭＯＳ構造（２） のセルアレイ
の実施例を示す図である。
の実施例を示す図である。
【図７】本発明のＦＡＭＯＳ構造（３） を示す図であ
る。
る。
【図８】本発明のＦＡＭＯＳ構造（３） のセルアレイ
の実施例を示す図である。
の実施例を示す図である。
【図９】本発明のＦＡＭＯＳ構造（１） の製造方法（
その１）を示す図である。
その１）を示す図である。
【図１０】本発明のＦＡＭＯＳ構造（１） の製造方法
（その２）を示す図である。
（その２）を示す図である。
【図１１】本発明のＦＡＭＯＳ構造（１） の製造方法
（その３）を示す図である。
（その３）を示す図である。
【図１２】本発明のＦＡＭＯＳ構造（２） の製造方法
（その１）を示す図である。
（その１）を示す図である。
【図１３】本発明のＦＡＭＯＳ構造（２） の製造方法
（その２）を示す図である。
（その２）を示す図である。
【図１４】本発明のＦＡＭＯＳ構造（３） の製造方法
（その１）を示す図である。
（その１）を示す図である。
【図１５】本発明のＦＡＭＯＳ構造（３） の製造方法
（その２）を示す図である。
（その２）を示す図である。
【図１６】従来の蓄積電極ＭＯＳ半導体装置を示す図で
ある。
ある。
１ 基板（ｐ−Ｓｉ）
２ ソース領域
３ ドレイン領域
４ 蓄積電極
５ 制御電極
６ 絶縁層
７ 絶縁層
Claims (7)
- 【請求項１】 第１導電型の半導体基板（１） に形
成された２個の第２導電型領域（２） ，（３） と，
該２個の第２導電型の領域（２） ，（３） 間の半導
体基板上に第１絶縁層を介して形成された蓄積電極（４
） と，該蓄積電極（４） 上に絶縁層（７） を介し
て形成された制御電極（５） とから形成され，半導体
基板（１） と上記第２導電型領域との間のＰＮ接合に
高い逆方向バイアス電圧を印加したときに生じるアバラ
ンシェ降伏により発生する高エネルギーの電荷を蓄積電
極（４） に蓄積する不揮発性半導体記憶装置において
，上記第２導電型領域の一方を高電圧側として書き込む
場合と，他方を高電圧として書き込みを行う場合とで書
き込み特性を異ならしめるように，２個の第２導電型領
域の構造を互いに異ならせるかもしくは蓄積電極（４）
と半導体基板（１） 間の構造を第２導電型領域の一
方の側と他方の側とで異ならしめるようにしたことを特
徴とする不揮発性半導体記憶装置。 - 【請求項２】上記第２導電型領域の一方に，半導体基板
との間に低不純物濃度領域を設けたことを特徴とする請
求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】半導体基板上に形成された上記第１絶縁層
の厚さを上記２個の第２導電型領域の一方と他方の側と
で互いに異ならせたことを特徴とする請求項１に記載の
不揮発性半導体記憶装置。 - 【請求項４】蓄積電極と一方の第２導電型領域とのオー
バラップ長を２個の第２導電型領域の一方の側と他方の
側とで互いに異ならせたことを特徴とする請求項１に記
載の不揮発性半導体記憶装置。 - 【請求項５】半導体基板表面に第１絶縁層を形成する工
程と，上記絶縁層上に蓄積電極層を形成し，パターニン
グし，該蓄積電極層上に第２絶縁層を形成する工程と，
隣合う蓄積電極間に一つおきに低不純物濃度領域を形成
する工程と，各蓄積電極間に高不純物濃度の領域を形成
する工程と，蓄積電極上に第３絶縁層を介して制御電極
を設ける工程とを含むことを特徴とする請求項２に記載
の不揮発性半導体記憶装置の製造方法。 - 【請求項６】シリコン基板表面に第１絶縁層を形成する
工程と，該第１絶縁層の所定部分を除去して，段差を形
成する工程と，該段差を覆うように蓄積電極を形成する
工程と，該蓄積電極上に第２絶縁層を介して制御電極を
形成する工程とを含むことを特徴とする請求項３に記載
の不揮発性半導体記憶装置の製造方法。 - 【請求項７】シリコン基板表面に酸化膜を形成する工程
，上記酸化膜上に蓄積電極層を形成し，パターニングし
，蓄積電極層上に酸化膜を形成する工程，隣合う１つお
きの蓄積電極間に一方の第２導電型領域を形成し，アニ
ールすることにより該領域を拡大する工程と，該工程に
より第２導電型領域が形成されていない蓄積電極間のみ
，もしくは全蓄積電極間に第２導電型領域を形成する工
程と，蓄積電極上に絶縁層を介して制御電極を設ける工
程よりなることを特徴とする請求項４に記載の不揮発性
半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028028A JP2793722B2 (ja) | 1991-01-29 | 1991-01-29 | 不揮発性半導体記憶装置およびその製造方法 |
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|---|---|---|---|
| JP3028028A JP2793722B2 (ja) | 1991-01-29 | 1991-01-29 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04253374A true JPH04253374A (ja) | 1992-09-09 |
| JP2793722B2 JP2793722B2 (ja) | 1998-09-03 |
Family
ID=12237294
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028028A Expired - Lifetime JP2793722B2 (ja) | 1991-01-29 | 1991-01-29 | 不揮発性半導体記憶装置およびその製造方法 |
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|---|---|
| JP (1) | JP2793722B2 (ja) |
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- 1991-01-29 JP JP3028028A patent/JP2793722B2/ja not_active Expired - Lifetime
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