KR19980029912A - 강유전체 메모리 장치의 제조 방법 - Google Patents

Abstract

본 발명은 측벽 스페이서를 전극으로 이용하고 활성영역을 형성하기 위한 측벽 스페이서를 스위칭 트랜지스터로 제작함으로써 스위칭 트랜지스터의 면적만큼 단위 쎌 면적이 감소되게 하는 강유전체 메모리 장치의 제조 방법에 관한 것으로, 요지는 실리콘 기판 상부표면에 제1게이트 절연막, 하부전극층, 강유전체층, 상부전극층을 차례로 적층하여 형성하고 그 상부표면에 제2게이트 절연막을 형성한 후 측벽 스페이서를 도전물질로서 침적하여 스위칭 트랜지스터를 형성함을 특징으로 한다.

Description

강유전체 메모리 장치의 제조 방법

본 발명은 강유전체 메모리 장치에 관한 것으로, 특히 선택 트랜지스터를 측벽 스페이서로 구성하고 이를 워드라인으로 이용하는 강유전체 메모리 장치의 제조 방법에 관한 것이다.

일반적으로, 강유전체 플로팅 게이트 램(Ferroelectric Floating gate Random Access Memory: 이하 FFRAM이라 칭함)은 플로팅 게이트(Floating Gate)를 가진 강유전체 메모리 전계효과트랜지스터(Metal - Ferroelectric - Metal - Insulator - Semiconductor)를 구성요소로 하는 불휘발성 메모리 장치의 한 종류이다. 강유전체 메모리 장치에 대한 연구는 1980년대 후반에 하나의 트랜지스터(Transistor)와 하나의 캐패시터(Capacitor)로 단위 쎌(Unit Cell)을 구성하는 것을 기본으로 시작되었다. 이러한 단위 쎌 구조는 다이나믹 램(Dynamic Random Access Memory: 이하 DRAM이라 칭함)과 같은 구조와 동작 특성을 가지고 있기 때문에 발생하는 α선에 의한 소프트 에러(Soft Error)를 방지하기 위하여 일정량 이상의 전하량이 요구된다. 그러한 이유로 단위 쎌이 더욱 미세화하게 되면 쎌 면적중 대부분을 캐패시터가 차지하게 되어 쎌 면적 축소를 위해 구조를 복잡하게 해야 하는 문제점이 있다. 이러한 구조의 한계점을 극복하기 위하여 제안된 기술이 FFRAM이다. 이러한 FFRAM은 플래쉬 메모리(Flash Memory)와 마찬가지로 트랜지스터의 문턱전압(Vt)을 변화시켜 채널(Channel)을 통해 흐르는 전류 레벨로 데이터를 인식하는 구조로 되어 있다. 도 1은 일반적인 강유전체의 특성인 히스테리시스 곡선(hysterisis Loop)을 보여주는 도면이다. 도 1를 참조하면, 강유전체는 히스테리시스라는 특성을 가지고 있기 때문에 캐패시터에 가해진 전압이 0V로 변화하더라도 전하량 Q1과 전하량 Q2의 잔류 분극을 가짐을 보여준다. 이러한 잔류 분극이 트랜지스터의 채널 지역에 정전 유도를 일으켜서 전원이 오프(Off) 즉, 전원전압이 0V가 되어도 이전의 데이터 상태를 보존한다. 도 2a, 도 2b는 일반적인 이중전극구조의 강유전체 메모리 쎌의 수직단면도이다. 도 2a 및 도 2b를 참조하면, 도 2a는 게이트 전극 20에 강유전체층 10이 충분히 분극 반전하도록 양전압(+V)을 인가한 후 0V로 전압을 강하시키면 기판(P) 표면에 음전하의 반전층이 형성되어 채널이 형성되므로써 FFRAM이 턴온되어 데이터 1을 인식하게 된다. 또한 도 2b는 상기 도 2a와 역으로 게이트 전극 20에 강유전체층 10이 충분히 분극 반전하도록 음전압(-V)을 인가한 후 0V로 전압을 승압시키면 기판(P) 표면에 양전하의 반전층이 형성되어 채널이 형성되지 못함으로써 FFRAM이 턴오프되어 데이터 0을 인식하게 된다. 이와 같이 강유전체층 10의 분극 상태에 의해 트랜지스터의 턴온 또는 턴오프의 제어로써 데이터를 구별하게 된다. 따라서, FFRAM에서는 전체 전하량 보다는 단위 면적당 분극전하밀도가 동작 및 데이터 인식에 있어 중요한 역할을 하므로 동작이나 데이터 인식에 있어 단위 쎌 면적의 대소에 관계가 없기 때문에 전체 면적의 미세화에 유리하다. 그러나, 일반적으로 강유전체는 산화성이 강한 물질이므로 실리콘 기판과 직접 접촉할 경우에는 표면 산화가 발생한다. 따라서, 강유전체를 사이에 두고 상,하부전극을 형성하는 구조가 대두되고 있다. 이는 도 3에서 보여진다. 도 3은 종래 기술의 일실시예에 따른 강유전체 메모리 전계효과트랜지스터(MFMIS-FET)를 보여주는 수직단면도이다. 도 3을 참조하면, 소오스 및 드레인이 엔형(N+) 불순물로 형성되며, 기판(P)상에 게이트 산화막 3이 형성된다. 상기 게이트 산화막 3의 상부에는 하부전극 5, 강유전체층 10, 상부전극 20이 차례로 적층되어 형성된다. 따라서 강유전체층 10을 중앙에 두고 두 개의 전극을 형성하는 구조이다. 그러나 이러한 구조에서는 해당 어드레스(address)에 응답하여 해당 단위 쎌을 선택하기 위한 선택 트랜지스터 또는 스위칭 트랜지스터를 별도로 연결 구성하여야 하기 때문에 이들 선택 트랜지스터의 면적은 기본적으로 일정 면적으로 자리를 차지하게 되어 전체 단위 쎌 면적이 증가되는 문제점이 있다. 따라서 하나의 단위 쎌에 연결된 두 개의 선택 트랜지스터의 면적을 줄이는 것이 단위 쎌 면적을 결과적으로 줄일 수 있는 관건이 된다.

본 발명의 목적은 FFRAM에 있어서 추가의 스위칭 트랜지스터(선택 트랜지스터)가 차지하는 면적을 전극물질로 구성된 측벽 스페이서를 스위칭 트랜지스터로 사용하여 스위칭 트랜지스터의 면적만큼 단위 쎌 면적을 축소시킬 수 있는 강유전체 메모리 장치의 제조 방법을 제공함에 있다.

본 발명의 다른 목적은 측벽 스페이서 제작시에 상기 측벽 스페이서 자체를 전극물질로 형성하여 이를 스위칭 트랜지스터로 사용하며, 이에 따라 측벽 스페이서 형성공정상에서 스위칭 트랜지스터를 동시에 형성함으로써 공정단계를 줄일 수 있는 강유전체 메모리 장치의 제조 방법을 제공함에 있다.

도 1은 일반적인 강유전체의 특성인 히스테리시스 곡선을 보여주는 도면.

도 2a, 도 2b는 일반적인 이중전극 구조의 강유전체 메모리 쎌의 수직단면도.

도 3은 종래 기술의 일실시예에 따른 강유전체 메모리 전계효과트랜지스터(MFMIS-FET)를 보여주는 수직단면도.

도 4는 본 발명의 일실시예에 따른 강유전체 메모리 쎌 구조를 보여주는 수직단면도.

도 5는 본 발명의 일실시예에 따른 강유전체 메모리 장치의 구성을 보여주는 상세 회로도.

도 6a ~ 도 6e는 본 발명의 일실시예에 따른 강유전체 메모리 쎌 제조 수순을 보여주는 공정단면도.

상기한 본 발명의 기술적 사상에 따르면, 강유전체 메모리 장치의 제조 방법에 있어서, 실리콘 기판 상부표면에 제1게이트 절연막을 형성하고 그 상부표면에 하부전극층, 강유전체층, 상부전극층을 차례로 적층하여 형성하는 과정과, 상기 제1게이트 절연막과 하부전극층, 강유전체층, 상부전극층을 사진 공정 및 식각 공정을 통하여 제1게이트 전극을 형성하는 과정과, 상기 게이트 전극 상부표면에 제2게이트 절연막을 침적하여 형성하는 과정과, 상기 제2게이트 절연막 상부표면에 제2게이트 전극을 형성하기 위한 도전물질을 침적하는 과정과, 상기 도전물질로써 상기 제1게이트 전극의 측벽에 측벽 스페이서를 형성하여 제2게이트 전극을 형성하기 위한 에치백 공정을 진행하는 과정과, 상기 실리콘 기판 내부로 소오스 및 드레인을 형성하기 위한 불순물 이온주입하는 과정과, 전면을 통하여 제1층간절연막을 침적하여 형성하는 과정과, 상기 제1층간절연막을 사진 공정 및 식각 공정으로 접촉개구부를 형성하여 금속으로 매립하여 소오스 라인을 구성하여 제1금속층을 형성하는 과정과, 전면을 통하여 제2층간절연막을 침적하여 형성하는 과정과, 상기 제2층간절연막을 소정부분 식각하여 접촉개구부를 형성하고 비트라인을 형성하기 위한 제2금속층을 형성하는 과정을 포함함을 특징으로 한다.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 그리고, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다. 또한, 하기의 실시예에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흐트리지 않도록 생략될 것이라는 것을 유의하여야 한다.

도 4는 본 발명의 일실시예에 따른 강유전체 메모리 쎌 구조를 보여주는 수직단면도이다. 도 4를 참조하면, 제1게이트 절연막 15가 형성된 실리콘 기판 10위에 하부전극층 4를 형성하고, 그 상부표면에 강유전체층 3을 형성한다. 강유전체층 3의 상부에 상부전극층 4-1을 형성한다. 이러한 방법으로 상층부터 금속/ 강유전체/ 금속/ 절연막/ 반도체가 형성되는 MFMIS 구조를 만든다. 이후, 사진공정 및 식각공정을 사용하여 3개층(상부전극층/ 강유전체층/ 하부전극층)으로 구성된 제1게이트 전극을 형성한다. 이후 제2게이트 절연막 5를 형성한다. 이때 형성방법은 화학기상증착법(CVD법)을 사용한다. 제1게이트 전극은 워드라인(Word Line)으로 동작한다. 이후 그 상부에 도전물질을 증착하고 에치백(Etch-back) 공정을 이용하여 측벽 스페이서 2를 형성한다. 이때 상기 측벽 스페이서 2는 제2게이트 전극이다. 또한 상기 측벽 스페이서 2를 형성한 후 이온주입법에 의해 소오스 및 드레인 1을 실리콘 기판 10에 형성한다. 이때, 제2게이트 전극 형성후 소오스와 드레인을 형성하므로 제1게이트 전극과 소오스와 드레인은 제2게이트 전극에 의해 격리되어 있다. 따라서, 제2게이트 전극에 가해진 전압에 의해 소오스와 드레인은 제1게이트 전극에 연결되므로 제2게이트 전극은 어드레스를 선택하는 스위칭 트랜지스터로 동작한다. 이후 전면에 제1층간절연막 6을 형성하고 상기 소오스 1을 향해 접촉개구부를 형성한다. 이후 상기 접촉개구부를 통하여 제1금속층 7을 매립형성하여 소오스 라인(Source Line)을 형성한다. 이후, 제2층간절연막 8을 형성한 다음 다시 드레인 1을 향해 접촉개구부를 형성하고 제2금속층 9를 형성하여 비트라인(Bit Line)을 형성한다. 따라서, 제1게이트 절연막 15, 하부전극층 4, 강유전체층 3, 상부전극층 4-1이 차례로 적층된 제1게이트 전극은 워드라인 예를들면 제1게이트 라인에 연결이되고, 측벽 스페이서 2와 제2게이트 절연막 5로 구성된 제2게이트 전극은 워드라인 예를들면 제2게이트 라인에 연결이 된 구조를 보여준다. 그러므로 전극물질로 형성된 측벽 스페이서 2를 스위칭 트랜지스터로 사용하게 되어 별도의 스위칭 트랜지스터를 제조할 필요가 없어 단위 쎌 면적을 줄일 수 있으며, 또한 동일 공정상에서 제조하므로 제조공정을 줄일 수 있는 이점이 있다.

도 5는 본 발명에 따른 강유전체 메모리 장치의 구성을 보여주는 상세 회로도이다. 도 5를 참조하면, 워드라인들 예를들면 제1게이트 라인 100, 100-1 및 제2게이트 라인 200, 200-1에 각각의 게이트 전극이 연결되는 메인 트랜지스터 및 스위칭 트랜지스터들로 구성된 단위 쎌들 A,B,C,D를 보여준다. 여기서 단위 쎌들 A,C의 일측 스위칭 트랜지스터들의 소오스는 제1비트라인 300에 연결되며, 단위 쎌들 B,D의 일측 스위칭 트랜지스터들의 소오스는 제2비트라인 300-1에 연결된다. 또한 단위 쎌들 A,B,C,D의 타측 스위칭 트랜지스터들의 드레인은 소오스 라인 400에 연결된다. 한편, 동작원리를 설명하면, 라이트(Write) 동작시에는 제1게이트 라인 100에 단위 쎌들 A,B의 메인 쎌들이 분극 반전을 일으킬 수 있는 전압이 인가되고 이웃에 존재하는 제2비트라인 300-1에 전압이 인가된다. 이렇게 하여 제1게이트 라인 100을 통해 인가되는 전압에 의해 메인 쎌 A,B의 강유전체내 분극을 반전시키게 되나, 제2비트라인 300-1을 통해 인가되어진 전압에 의해 단위 쎌 B의 스위칭 트랜지스터의 접합 공핍영역이 확장되어 단위 쎌 B의 채널 영역까지 확장되어 인가된 전압만큼 제1게이트 라인 100과 실리콘 기판과의 전위차를 줄이게 된다. 따라서 제2비트라인을 통해 전압이 가해진 단위 쎌 B에서는 분극의 반전이 발생하지 않는다. 따라서, 단위 쎌 A만이 선택되어 분극 반전이 발생하게 되어 동작한다. 이와 같은 동작으로 데이터가 라이트된다. 소거 동작시에는, 제1게이트 라인 100에 분극의 방향을 일정하게 하는 전압이 가해지면 데이터가 모두 일정하게 유지되어 소거 동작이 이루어진다. 소거를 위해 가해지는 전압은 데이터 0을 라이트하는 동작시 가해지는 전압보다 낮은 전압을 인가하므로 데이터 0상태가 유지된다. 리이드(Read) 동작시에는, 제2게이트 라인 200에 전압이 가해지면 스위칭 트랜지스터들이 턴온(Turn On)상태가 되고 이때 단위 쎌 A에 해당하는 제1비트라인 300에 전압이 인가된다. 이때 단위 쎌 A의 강유전체의 분극 반전상태에 따라 전류 레벨의 변화가 발생하여 데이터를 인식한다.

도 6a ~ 도 6e는 본 발명의 일실시예에 따른 강유전체 메모리 쎌 제조 수순을 보여주는 공정단면도이다. 도 6a ~ 도 6b를 참조하면, 도 6a는 분리산화막 11 및 제1게이트 절연막 15가 표면에 형성된 실리콘 기판 10위에 제1게이트 전극을 형성하기 위한 하부전극층 4, 강유전체층 3, 상부전극층 4-1을 차례로 적층하는 과정을 보여준다. 도 6b는 제1게이트 절연막 15, 하부전극층 4, 강유전체층 3, 상부전극층 4-1을 일괄적으로 사진공정 및 식각공정을 통하여 제1게이트 전극을 형성함을 보여준다. 도 6c는 상기 제1게이트 전극 상부표면에 절연물질을 증착한후 식각하여 제2게이트 절연막 5를 형성하고, 이후 상기 제2게이트 절연막 5의 상부표면에 활성 영역(소오스 및 드레인 1)을 형성하기 위하여 도전물질을 전면에 증착하고, 상기 제2게이트 절연막 5와 상기 도전물질을 에치백(etch-back) 공정을 통하여 식각하여 측벽 스페이서 2를 형성함을 보여준다. 여기서 측벽 스페이서 2는 제2게이트 전극으로 사용된다. 또한 상기 측벽 스페이서 2를 이용하여 소오스 및 드레인 1을 형성하여 기판 10과의 접합을 형성함을 보여준다. 도 6d는 상기 결과물의 전면을 통하여 제1층간절연막 6을 형성하고, 이후 상기 제1층간절연막 6의 일부를 사진공정 및 식각공정을 통하여 드레인 1 상부에 접촉개구부를 형성하여 제1금속층 7으로 매립하여 소오스 라인을 형성하고, 이후 전면을 통하여 제2층간절연막 8을 증착을 통하여 형성함을 보여준다. 도 6e는 소오스 1 상부에 비트라인을 연결하기 위하여 상기 제2층간절연막 8 및 제1층간절연막 6을 사진공정 및 식각공정을 통하여 접촉개구부를 형성한후 제2금속층 9를 매립함을 보여준다.

본 발명에 따르면, FFRAM에 있어서 추가의 스위칭 트랜지스터가 차지하는 면적을 스위칭 트랜지스터로 메인 쎌의 측벽 스페이서를 사용하여 강유전체 단위 쎌이 차지하는 면적을 축소시킬 수 있으며, 종래 기술에서는 강유전체 캐패시터를 포함한 메인 쎌 트랜지스터를 제조한 후 스위칭 트랜지스터를 제조하는 공정이었으나 본 발명에 의한 제조공정은 측벽 스페이서 제작으로 동시에 스위칭 트랜지스터가 제작되므로 스위칭 트랜지스터가 차지하는 만큼의 단위 쎌 면적 감소를 가지오고 또한 제조공정도 줄어드는 효과가 있다.

Claims (7)

1. 강유전체 메모리 장치의 제조 방법에 있어서,

   실리콘 기판 상부표면에 제1게이트 절연막을 형성하고 그 상부표면에 하부전극층, 강유전체층, 상부전극층을 차례로 적층하여 형성하는 과정과,

   상기 제1게이트 절연막과 하부전극층, 강유전체층, 상부전극층을 사진 공정 및 식각 공정을 통하여 제1게이트 전극을 형성하는 과정과,

   상기 게이트 전극 상부표면에 제2게이트 절연막을 침적하여 형성하는 과정과,

   상기 제2게이트 절연막 상부표면에 제2게이트 전극을 형성하기 위한 도전물질을 침적하는 과정과,

   상기 도전물질로써 상기 제1게이트 전극의 측벽에 측벽 스페이서를 형성하여 제2게이트 전극을 형성하기 위한 에치백 공정을 진행하는 과정과,

   상기 실리콘 기판 내부로 소오스 및 드레인을 형성하기 위한 불순물 이온주입하는 과정과,

   전면을 통하여 제1층간절연막을 침적하여 형성하는 과정과,

   상기 제1층간절연막을 사진 공정 및 식각 공정으로 접촉개구부를 형성하여 금속으로 매립하여 소오스 라인을 구성하여 제1금속층을 형성하는 과정과,

   전면을 통하여 제2층간절연막을 침적하여 형성하는 과정과,

   상기 제2층간절연막을 소정부분 식각하여 접촉개구부를 형성하고 비트라인을 형성하기 위한 제2금속층을 형성하는 과정을 포함함을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
2. 제1항에 있어서, 상기 제1게이트 전극의 상부전극 및 하부전극이 금속 및 산화물로 형성됨을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
3. 제1항에 있어서, 상기 강유전체층이 PZT 계열이나 이트륨 계열의 물질로 형성됨을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
4. 제1항에 있어서, 상기 제2게이트 절연막이 화학기상침적을 통하여 형성됨을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
5. 제1항에 있어서, 상기 소오스 및 드레인이 상기 측벽 스페이서를 마스크로 사용하여 형성됨을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
6. 제1항에 있어서, 상기 측벽 스페이서가 도전물질로 형성됨을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
7. 제1항에 있어서, 상기 측벽 스페이서가 스위칭 트랜지스터로 사용됨을 특징으로 하는 강유전체 메모리 장치의 제조 방법.