JPH01225365A - 半導体記憶装置及びその書込方法 - Google Patents
半導体記憶装置及びその書込方法Info
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- JPH01225365A JPH01225365A JP63052316A JP5231688A JPH01225365A JP H01225365 A JPH01225365 A JP H01225365A JP 63052316 A JP63052316 A JP 63052316A JP 5231688 A JP5231688 A JP 5231688A JP H01225365 A JPH01225365 A JP H01225365A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術
１！ＨＰＲ□Ｍセルの等価回路図 （第４図）［！
ＥＦＲＯＭセルの構造図 （第５・図）フラッ
シュＨＨＦＲＯＭセルの構造図（第呑図）ＥＥＦＲＯＭ
セルのゲート部 （第３図）発明が解決しようと
する課題 課題を解決するための手段 作用 実施例 セルのしきい値のシフトの説明（第１図）工程順の断面
図 （第２図）〔概要〕 ＨＨＦＲＯＭ （７） ＴＲｉｌｌ ＆：： 関Ｌ 。
ＥＦＲＯＭセルの構造図 （第５・図）フラッ
シュＨＨＦＲＯＭセルの構造図（第呑図）ＥＥＦＲＯＭ
セルのゲート部 （第３図）発明が解決しようと
する課題 課題を解決するための手段 作用 実施例 セルのしきい値のシフトの説明（第１図）工程順の断面
図 （第２図）〔概要〕 ＨＨＦＲＯＭ （７） ＴＲｉｌｌ ＆：： 関Ｌ 。
メモリ情報書換回数を増加させることを目的とし。
コントロールゲートとドレイン領域間に書込。
消去電圧を印加して通電用絶縁膜を通してフローティン
グゲートに電荷の注入又は除去を行うことによりｔ！Ｈ
ＦＲＯＭセルのしきい値電圧を変化させて書込、消去を
行うメモリセルに対し、該しきい値電圧がＯ電位に対し
非対称になるように書込、消去電圧を印加するように構
成する。
グゲートに電荷の注入又は除去を行うことによりｔ！Ｈ
ＦＲＯＭセルのしきい値電圧を変化させて書込、消去を
行うメモリセルに対し、該しきい値電圧がＯ電位に対し
非対称になるように書込、消去電圧を印加するように構
成する。
又は、ｎチャネルの前記メモリセルを有し、しきい値電
圧が０電位に対し非対称になるように。
圧が０電位に対し非対称になるように。
正のしきい値電圧を大にする場合はドレイン領域の濃度
をフローティングゲートより小さく９反対に負のしきい
値電圧を大にする場合の濃度関係は反対になるように構
成する。
をフローティングゲートより小さく９反対に負のしきい
値電圧を大にする場合の濃度関係は反対になるように構
成する。
前記通電用絶縁膜が二酸化珪素（Ｓｉｎｇ）からなる場
合は正のしきい値電圧を大きくシ、二酸化珪素（ＳｉＯ
□）からなる場合は負のしきい値電圧を大きくする。ま
た、正のしきい値電圧の絶対値と負のしきい値電圧の絶
対値の比を、正負の書込電圧に対する該通電用絶縁膜の
破壊に至るまでの通電量の積算値の比に設定する。
合は正のしきい値電圧を大きくシ、二酸化珪素（ＳｉＯ
□）からなる場合は負のしきい値電圧を大きくする。ま
た、正のしきい値電圧の絶対値と負のしきい値電圧の絶
対値の比を、正負の書込電圧に対する該通電用絶縁膜の
破壊に至るまでの通電量の積算値の比に設定する。
本発明はＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅ
ｒａｓａｂｌｅ ａｎｄＰｒｏｇｒａｍａｂｌｅ Ｒｅ
ａｄ ０ｎｌｙ Ｍｅａｅｏｒｙ）の書替回数を向上さ
せた構造に関する。
ｒａｓａｂｌｅ ａｎｄＰｒｏｇｒａｍａｂｌｅ Ｒｅ
ａｄ ０ｎｌｙ Ｍｅａｅｏｒｙ）の書替回数を向上さ
せた構造に関する。
１１！［ＥＦＲＯＭは電気的に消去可能で、紫外線消去
のＥＦＲＯＭに比し固定情報の書き換えが容易であるた
め、広く情報システムや制御システム等に用いられてい
る。
のＥＦＲＯＭに比し固定情報の書き換えが容易であるた
め、広く情報システムや制御システム等に用いられてい
る。
以下の説明はすべて一般的なｎチャネルの場合について
行う。
行う。
現在までに使用されている２１１１１のＩ！ＨＦＲＯＭ
セルを第４．５図及び第６図を用いて説明する。
セルを第４．５図及び第６図を用いて説明する。
第４図はｌ！ＨＦＲＯＭセルの等価回路図である。
ＥＥＦＲＯＭセルは１個のトランスファトランジスタＴ
Ｒ，と、１個のメモリトランジスタＴＲ，で構成され、
情報が記憶されるＴＲ，のフローティングゲー） （Ｆ
Ｇ）はコントロールゲート（ＣＧ）とＴＲイのドレイン
Ｄ間に絶縁層を介して挟まれ１通電用絶縁層（トンネル
絶縁層ＴＧ ）を介してコントロールゲートにドレイン
Ｄより電荷の出し入れを行って記憶を行っている。
Ｒ，と、１個のメモリトランジスタＴＲ，で構成され、
情報が記憶されるＴＲ，のフローティングゲー） （Ｆ
Ｇ）はコントロールゲート（ＣＧ）とＴＲイのドレイン
Ｄ間に絶縁層を介して挟まれ１通電用絶縁層（トンネル
絶縁層ＴＧ ）を介してコントロールゲートにドレイン
Ｄより電荷の出し入れを行って記憶を行っている。
いま、セルの各点にかかる電圧は、 ＴＲ、のドレイン
をＶ 、 ＴＲ、のゲートをＴ、ＴＲ１４のうントロー
ルゲートをＣ、ＴＲ，のソースをＳとすると、書込、消
去、続出時の各部°の電圧（Ｖ）の−例は次のようであ
る。
をＶ 、 ＴＲ、のゲートをＴ、ＴＲ１４のうントロー
ルゲートをＣ、ＴＲ，のソースをＳとすると、書込、消
去、続出時の各部°の電圧（Ｖ）の−例は次のようであ
る。
書込 消去 続出
Ｔ ２０ ２０ ５
ＣＯ２０２
Ｓ ０ＰＥＮ ＯＯ
第５図（１１，（２）はＥＩＥｒ’ＲＯＭセルの平面図
とＡ−Ａ断面図である。
とＡ−Ａ断面図である。
図において、１はｐ型半導体基板、 ＩＶ、ＩＯ，ＩＳ
はｎ型領域、２は第１のゲート絶縁膜、 ２Ａは薄い通
電用絶縁膜、３はフローテイングゲー） （ＦＧ） ３
。
はｎ型領域、２は第１のゲート絶縁膜、 ２Ａは薄い通
電用絶縁膜、３はフローテイングゲー） （ＦＧ） ３
。
４は第１のゲート絶縁膜、５はコントロールゲー）（Ｃ
Ｇ）、 ６はトランスファトランジスタＴＲｔのゲ二
ｌ縁膜、７はＴＲｙのゲートである。
Ｇ）、 ６はトランスファトランジスタＴＲｔのゲ二
ｌ縁膜、７はＴＲｙのゲートである。
ｎ型領域１０．ＩＳはそれぞれメモリトランジスタＴＲ
Ｍのドレイン、ソースとなる。
Ｍのドレイン、ソースとなる。
また、ｎ壁領域ＩＶ、 １０はそれぞれトランスファト
ランジスタＴＲ？のドレイン、ソースとなる。
ランジスタＴＲ？のドレイン、ソースとなる。
次に、フラッシュ（電気的−括消去型） ＵＥＦＲＯＭ
の構造を第６図に示す。
の構造を第６図に示す。
従来のＵＥＦＲＯＭの単位セルは前記のように２トラン
ジスタで構成されていたが、記憶する情報量の拡大に伴
い、１トランジスタで構成されて集積度を向上したフラ
ッシュＥＥＰＲＯ？ｌがある。
ジスタで構成されていたが、記憶する情報量の拡大に伴
い、１トランジスタで構成されて集積度を向上したフラ
ッシュＥＥＰＲＯ？ｌがある。
フラッシュＥｔ！ＰＲＯ？ｔは、トランスファトランジ
スタの代わりに、複数のセルのフローティングゲートに
薄い絶縁層を介して共通に接する電荷消去用ゲートが設
けられ、これにより複数のセルの書込情報が一括消去さ
れるようになっている。
スタの代わりに、複数のセルのフローティングゲートに
薄い絶縁層を介して共通に接する電荷消去用ゲートが設
けられ、これにより複数のセルの書込情報が一括消去さ
れるようになっている。
第６図（１１〜（４）はフラッシュＨｌ！ＦＲＯＭセル
の平面図と断面図である。
の平面図と断面図である。
図において、１はｐ型半導体基板、１０はｎ型ドレイン
領域、ＩＳはｎ型ソース領域、 ＩＦは素子分離用フィ
ールド絶縁膜、 ＩＣはチャネルストッパ、２は第１の
ゲート絶縁膜、 ２Ａは薄い通電用絶縁膜。
領域、ＩＳはｎ型ソース領域、 ＩＦは素子分離用フィ
ールド絶縁膜、 ＩＣはチャネルストッパ、２は第１の
ゲート絶縁膜、 ２Ａは薄い通電用絶縁膜。
３はフローティングゲート（ＦＧ）、 ４は第１のゲ
ート絶縁膜、５はコントロールゲート（ＣＧ）、 ８
は電荷消去用ゲー）（［ＥＧ）、 ９は絶縁膜である
。
ート絶縁膜、５はコントロールゲート（ＣＧ）、 ８
は電荷消去用ゲー）（［ＥＧ）、 ９は絶縁膜である
。
セルトランジスタのゲートをＣ，ドレインを０゜ソース
をＳとすると、書込、消去、続出時の各部の電圧（Ｖ）
の−例は次のようである。
をＳとすると、書込、消去、続出時の各部の電圧（Ｖ）
の−例は次のようである。
書込 消去 続出
ＤＯ０１
Ｃ２００ＰＥＮ ３
Ｓ ０１’ＥＮ ０ＰＥＮ ＯＢＧ
０ＰＢＮ ２０ ０ＰＩ！Ｎ第３図はＥＥＦＲＯ
Ｍセルの書込動作を説明するゲート部の断面図である。
０ＰＢＮ ２０ ０ＰＩ！Ｎ第３図はＥＥＦＲＯ
Ｍセルの書込動作を説明するゲート部の断面図である。
図において、 ｐ−Ｓｉ基板ｌに順次５ｉｆｔからなる
第１のゲート絶縁膜２．ポリＳｉからなるフローティン
グゲート（ＰＧ） ３ 、 Ｓｉｎｇからなる第２のゲ
ート絶縁膜４．ポリＳＬからなるコントロールゲー）
（ＣＧ）５が形成されている。
第１のゲート絶縁膜２．ポリＳｉからなるフローティン
グゲート（ＰＧ） ３ 、 Ｓｉｎｇからなる第２のゲ
ート絶縁膜４．ポリＳＬからなるコントロールゲー）
（ＣＧ）５が形成されている。
ｐ−５ｉ基板１にはｎ＋型のソース領域Ｉｓ、 ｎ＋型
のドレイン領域１０が形成され、ドレイン領域ＩＤ上に
おいて、第１のゲート絶縁膜２の一部に薄いＳｉｎ、
、 Ｓｉ、Ｎ、等からなる通電用絶縁膜２Ａが形成され
ている。
のドレイン領域１０が形成され、ドレイン領域ＩＤ上に
おいて、第１のゲート絶縁膜２の一部に薄いＳｉｎ、
、 Ｓｉ、Ｎ、等からなる通電用絶縁膜２Ａが形成され
ている。
前記のようにセルは、薄い通電用絶縁膜２Ａを通して、
フローティングゲート３への電荷の出し入れを行って、
情報を記憶する。
フローティングゲート３への電荷の出し入れを行って、
情報を記憶する。
この際、フローティングゲート３に正の電荷を注入する
とセルのしきい値電圧は下がり、負の電荷を注入すると
セルのしきい値電圧は上がる。
とセルのしきい値電圧は下がり、負の電荷を注入すると
セルのしきい値電圧は上がる。
従来技術では、フローティングゲート３に絶対値で同じ
正負の電荷量の注入により、絶対値で同じ正負のしきい
値電圧を得ることにより、情報を記憶していた。
正負の電荷量の注入により、絶対値で同じ正負のしきい
値電圧を得ることにより、情報を記憶していた。
ところが、薄い通電用絶縁膜２Ａの破壊に至るまでの正
負の通電！（積算電荷量）の限界値を Ｑ、 、 Ｑ
−とすると。
負の通電！（積算電荷量）の限界値を Ｑ、 、 Ｑ
−とすると。
通電用絶縁膜２ＡにＳｉｎｇを用いるとＱ、 ＜ Ｑ−
。
。
通電用絶縁膜２ＡにＳｉＪオを用いるとＱ、 ＞ Ｑ−
。
。
であることが９本発明者等の実験結果より判明した。
このため、従来の情報記憶方式では正、又は負の一方で
通電用絶縁膜２Ａは破壊し、他方に対しては余裕が残っ
てしまうことになる。
通電用絶縁膜２Ａは破壊し、他方に対しては余裕が残っ
てしまうことになる。
従って、正負の通電量を調節して積算通電量が同時にそ
れぞれの許容値に到達するようにすれば。
れぞれの許容値に到達するようにすれば。
書替回数を増加することができる。
本発明は、 Ｅｌ！ＰＲＯＮのメモリ情報の書換回数を
増加させることを目的とする。
増加させることを目的とする。
上記課題の解決は、一導電型半導体基板上に順に積層さ
れた。一部に薄い通電用ｍ縁膜を持つ第１のゲート絶縁
膜、フローティングゲート、第２のゲート絶縁膜、コン
トロールゲートと、前記両ゲートの両側で該基板内にそ
の表面より形成された反対導電型ソース領域及び反対導
電型ド・レイン領域とを有し、該ドレイン領域が該通電
用絶縁膜の下まで延長されており、該コントロールゲー
トと該ドレイン領域間に書込、消去電圧を印加して通電
用絶縁膜を通して該フローティングゲートに電荷の注入
又は除去を行うことによりセルのしきい値電圧を変化さ
せて書込、消去を行うメモリセルに対し、該しきい値電
圧が０電位に対し非対称になるように書込、消去電圧を
印加するようにした半導体記憶装置の書込方法、又はｎ
チャネルの前記メモリセルを有し、該しきい値電圧が０
電位に対し非対称になるように、正のしきい値電圧を大
にする場合は該ドレイン領域の濃度を該フローティング
ゲートを構成する半導体より小さく９反対に負のしきい
値電圧を大にする場合はフローティングゲートを構成す
る半導体の濃度を該ドレイン領域より小さく形成されて
いる（ｐチャネルの場合はこれと逆の濃度関係にする）
により達成される。
れた。一部に薄い通電用ｍ縁膜を持つ第１のゲート絶縁
膜、フローティングゲート、第２のゲート絶縁膜、コン
トロールゲートと、前記両ゲートの両側で該基板内にそ
の表面より形成された反対導電型ソース領域及び反対導
電型ド・レイン領域とを有し、該ドレイン領域が該通電
用絶縁膜の下まで延長されており、該コントロールゲー
トと該ドレイン領域間に書込、消去電圧を印加して通電
用絶縁膜を通して該フローティングゲートに電荷の注入
又は除去を行うことによりセルのしきい値電圧を変化さ
せて書込、消去を行うメモリセルに対し、該しきい値電
圧が０電位に対し非対称になるように書込、消去電圧を
印加するようにした半導体記憶装置の書込方法、又はｎ
チャネルの前記メモリセルを有し、該しきい値電圧が０
電位に対し非対称になるように、正のしきい値電圧を大
にする場合は該ドレイン領域の濃度を該フローティング
ゲートを構成する半導体より小さく９反対に負のしきい
値電圧を大にする場合はフローティングゲートを構成す
る半導体の濃度を該ドレイン領域より小さく形成されて
いる（ｐチャネルの場合はこれと逆の濃度関係にする）
により達成される。
前記通電用絶縁膜が二酸化珪素（ＳｉＯ□）からなり場
合は正のしきい値電圧を大きくシ、二酸化珪素（Ｓｉｎ
ｇ）からなる場合は負のしきい値電圧を大きくすればよ
い。
合は正のしきい値電圧を大きくシ、二酸化珪素（Ｓｉｎ
ｇ）からなる場合は負のしきい値電圧を大きくすればよ
い。
また、正のしきい値電圧の絶対値と負のしきい値電圧の
絶対値の比を、正負の書込電圧に対する該通電用絶縁膜
の破壊に至る通電量の積算値の比に設定すればよい。
絶対値の比を、正負の書込電圧に対する該通電用絶縁膜
の破壊に至る通電量の積算値の比に設定すればよい。
本発明は、薄い通電用絶縁膜に符号の異なる電荷を注入
して書込を行う［１！ＰＲＯＭにおいて９通電用絶縁膜
がその膜質により許容積算通電量が注入電荷の符号に依
存することに着目し１通電用絶縁膜に注入する電荷の絶
対量をその符号により変えて書込を行い、注入される正
負の電荷がそれぞれの許容積算通電量に同時に到達する
ようにして、書換回数を増加させたものである。
して書込を行う［１！ＰＲＯＭにおいて９通電用絶縁膜
がその膜質により許容積算通電量が注入電荷の符号に依
存することに着目し１通電用絶縁膜に注入する電荷の絶
対量をその符号により変えて書込を行い、注入される正
負の電荷がそれぞれの許容積算通電量に同時に到達する
ようにして、書換回数を増加させたものである。
結果的に１通電用絶縁膜の通電疲労耐性が向上したこと
になる。
になる。
（１） 書込方法（回路的手段による実施例）通電絶
縁膜の膜質に合わせて、正負の電荷注入量を正負の電荷
の許容積算通電量の比 （Ｑ、 ／ Ｑ−）になるように、コントロールゲート
とドレイン間に電圧を与えて書き込む。
縁膜の膜質に合わせて、正負の電荷注入量を正負の電荷
の許容積算通電量の比 （Ｑ、 ／ Ｑ−）になるように、コントロールゲート
とドレイン間に電圧を与えて書き込む。
本発明者等の実験結果によると、 例えば９通電用絶縁
膜２ＡにＳｉｎｇを用いると Ｑ、〜Ｑ−／ ２ 。
膜２ＡにＳｉｎｇを用いると Ｑ、〜Ｑ−／ ２ 。
通電用絶縁膜２ＡにＳｉ３Ｎ、を用いるとＱ、〜２Ｑ−
０ となる。
０ となる。
従って、セルのしきい値電圧Ｖいをシフトさせて、第１
図（２）、 （３）に示されるようにように書き込む。
図（２）、 （３）に示されるようにように書き込む。
第１図（１）〜（３）は従来例と比較して実施例のセル
のしきい値電圧Ｖいのシフトを示す図である。
のしきい値電圧Ｖいのシフトを示す図である。
第１図（１）は従来例で、正負のｔｒ７Ｉは等量に注入
され。
され。
Ｖい雪＋１ （相対値）で“Ｈ”。
Ｖい＝−１（相対値）で“Ｌ”。
となるように書き込む。
但し、上記の“Ｈ”、“Ｌ”はしきい値電圧Ｖいのレベ
ルである。
ルである。
この場合のＶｔｈ ”’±１ （相対値）の絶対値は約
６ｖである。
６ｖである。
この従来例の書込例を第４図の場合と同様であるとする
と、各部の電圧（Ｖ）は次のようである。
と、各部の電圧（Ｖ）は次のようである。
書込 消去 続出
Ｔ ２０ ２０ ５
Ｃ０２０２
Ｓ ＯＰ［！Ｎ ＯＯ
第１図（２）は通電用絶縁膜２ＡがＳｉｎｇからなると
きの実施例で。
きの実施例で。
Ｖい−＋４／３（相対値）で“Ｈ”。
Ｖい＝−２／３（相対値）で“Ｌ″。
となるように書き込む。
このように＋ ｖｔｈをシフトさせるには１例えば次
のように書込消去電圧を変えればよい。
のように書込消去電圧を変えればよい。
書込 消去 続出
Ｖ １５ ０ １
Ｔ ２０ ２０ ５
ＣＯ２５２
Ｓ ＯＰｆ’Ｎ ０ ０第１図（３）は
通電用絶縁膜２Ａが５ｉＪａからなるときの実施例で。
通電用絶縁膜２Ａが５ｉＪａからなるときの実施例で。
Ｖい＝＋２／３（相対値）で“Ｈ″。
Ｖｔｈ” ４／３ （相対値）で“Ｌ”。
となるように書き込む。
この場合のＶｔｋシフトは２次のように第１図（２）と
逆に書込消去電圧を変えればよい。
逆に書込消去電圧を変えればよい。
書込 消去 続出
Ｖ ２５ ０ １
Ｔ ２０ ２０ ５
ＣＯ１５２
Ｓ ０ＰＥＮ ０ ０
このようにすることにより９通電用絶縁膜２Ａの破壊に
至る情報書換回数は約１．５倍になる。
至る情報書換回数は約１．５倍になる。
上記の実施例は１通電用絶縁膜２＾の膜質により、“Ｈ
″書込“Ｌ′″書込の電圧（上表の消去電圧と書込電圧
）を回路的に変更させてしきい値のシフトを行っている
。
″書込“Ｌ′″書込の電圧（上表の消去電圧と書込電圧
）を回路的に変更させてしきい値のシフトを行っている
。
（２）半導体記憶装置（ｆｉ造的手段による実施例）次
に９回路的手段によらないで、デバイスの構造を工夫し
てしきい値電圧Ｖいのシフトを行う実施例を第３図を用
いて説明する。
に９回路的手段によらないで、デバイスの構造を工夫し
てしきい値電圧Ｖいのシフトを行う実施例を第３図を用
いて説明する。
“Ｈ“書込と“Ｌ”書込の電圧（消去電圧と書込電圧）
は次のように印加する。
は次のように印加する。
図番 電圧印加ｊｌ域 “Ｌ”Ｉ−１”５ コン
トロールゲー）（ＣＧ） ＯＶ工１０ ドレイン領
域 ｖＨＯいま、上記圧の電圧ＶＷをコン
トロールゲート（ＣＧ） ５とドレイン領域１０間に印
加したときに。
トロールゲー）（ＣＧ） ＯＶ工１０ ドレイン領
域 ｖＨＯいま、上記圧の電圧ＶＷをコン
トロールゲート（ＣＧ） ５とドレイン領域１０間に印
加したときに。
フローティングゲー） （ＰＧ） ３とドレイン領域Ｉ
Ｄ間にかかる電圧をｖｏとする。ＶＦｔｌは第１及び第
２のゲート絶縁膜で構成される２つの静電容量により分
圧されて決まる。
Ｄ間にかかる電圧をｖｏとする。ＶＦｔｌは第１及び第
２のゲート絶縁膜で構成される２つの静電容量により分
圧されて決まる。
■ ドレイン領域ＩＯの不純物濃度がフローティングゲ
ー） （ＰＧ） ３より濃い場合“Ｌ″書込場合は、フ
ローティングゲート（ＰＧ） ３は通電用絶縁膜２Ａと
の界面で電荷は蓄積されるため１通電用絶縁膜２Ａには
ＶＦＤが印加される。
ー） （ＰＧ） ３より濃い場合“Ｌ″書込場合は、フ
ローティングゲート（ＰＧ） ３は通電用絶縁膜２Ａと
の界面で電荷は蓄積されるため１通電用絶縁膜２Ａには
ＶＦＤが印加される。
“Ｈ″書込場合は、フローティングゲート（ＰＧ） ３
は通電用絶縁膜２Ａとの界面で電荷は空乏化されるため
１通電用絶縁膜２ＡにはＶＦＩＩ−Ｖａが印加される。
は通電用絶縁膜２Ａとの界面で電荷は空乏化されるため
１通電用絶縁膜２ＡにはＶＦＩＩ−Ｖａが印加される。
ここで、Ｖ、は空乏層にかかる電圧である。
■ ドレイン領域ＩＤの不純物濃度がフローティングゲ
ート（ＰＧ） ３より薄い場合 ”Ｌ″書込場合は、ドレイン領域ＩＤは通電用絶縁膜２
Ａとの界面で電荷は空乏化蓄積されるため１通電用絶縁
膜２ＡにはＶＦＩ−Ｖ、が印加される。
ート（ＰＧ） ３より薄い場合 ”Ｌ″書込場合は、ドレイン領域ＩＤは通電用絶縁膜２
Ａとの界面で電荷は空乏化蓄積されるため１通電用絶縁
膜２ＡにはＶＦＩ−Ｖ、が印加される。
″Ｈ″書込の場合は、ドレイン領域ＩＤは通電用絶縁膜
２Ａとの界面で電荷は蓄積されるため。
２Ａとの界面で電荷は蓄積されるため。
通電用絶縁膜２ＡにはＶＦＤが印加される。
以上のようにして、構造的にしきい値電圧をシフトさせ
ることができる。
ることができる。
ここで、上記のｖ４はドレイン領域１０ 、またはフロ
ーティングゲート（ＰＧ） ３の不純物濃度を制御する
ことにより、所望のしきい値電圧シフト量を得ることが
できる。
ーティングゲート（ＰＧ） ３の不純物濃度を制御する
ことにより、所望のしきい値電圧シフト量を得ることが
できる。
次に、この実施例の構造と製造工程の概略を第２図を用
いて説明する″。
いて説明する″。
第２図（１）〜（４）は実施例のＥｌ！ＦＲＯＭセルの
構造を製造工程順に説明する断面図である。
構造を製造工程順に説明する断面図である。
第２図（１）において、 ｐ−５ｉｊＪ板１上に素子分
離用フィールド絶縁膜（ＳｉＯｘ膜＞ ＩＦを形成す
る。
離用フィールド絶縁膜（ＳｉＯｘ膜＞ ＩＦを形成す
る。
次に９通電用絶縁膜形成領域を含んでｎ型不純物を導入
（ａ）シて、厚さ３０００人のｎ°型のドレイン領域Ｉ
Ｄを形成する。
（ａ）シて、厚さ３０００人のｎ°型のドレイン領域Ｉ
Ｄを形成する。
第２図（２）において、第１のゲート絶縁膜２として厚
さ３００〜１０００人の熱酸化Ｓｉ０ｇ膜を形成する。
さ３００〜１０００人の熱酸化Ｓｉ０ｇ膜を形成する。
Ｓｉ０ｇ膜２に１通電用絶縁膜形成領域を開口し。
ここに新たに通電用絶縁膜２Ａとして、厚さ８０〜１５
０人の熱酸化５ｉ０１膜、または気相成長（ＣＶＤ）Ｓ
ｉＪａ膜を形成する。
０人の熱酸化５ｉ０１膜、または気相成長（ＣＶＤ）Ｓ
ｉＪａ膜を形成する。
第２図（３）において、基板上全面にＣＶＤ法によりポ
リＳｉを堆積し、ｎ型不純物を導入価）シた後、パター
ニングして厚さ３０００人、ゲート長１．５μｍのフロ
ーティングゲート３を形成する。
リＳｉを堆積し、ｎ型不純物を導入価）シた後、パター
ニングして厚さ３０００人、ゲート長１．５μｍのフロ
ーティングゲート３を形成する。
第２図（４）において、フローティングゲート３を酸化
して第２のゲート絶縁膜４を形成した後、ポリＳｉを堆
積し、ｎ型不純物を導入（Ｃ）シた後、パターニングし
て厚さ３０００人、ゲート長１．５μｍのコントロール
ゲート５を形成する。
して第２のゲート絶縁膜４を形成した後、ポリＳｉを堆
積し、ｎ型不純物を導入（Ｃ）シた後、パターニングし
て厚さ３０００人、ゲート長１．５μｍのコントロール
ゲート５を形成する。
この後、ゲートに自己整合してｎ型不純物を導入し ｎ
＋型のソース領域ＩＳを形成する。
＋型のソース領域ＩＳを形成する。
ここで２通電用絶縁膜がＳｉＯ□のときは、ドレイン領
域のｎ型不純物導入〔上記の（ａ）〕は燐（Ｐ）をエネ
ルギ６０ ＫｅＶ、ドーズ量ＩＥ１４ ｃｍ−”程度で
イオン注入し、一方、フローティングゲートのｎ型不純
物導入山）はＰをエネルギ５０ ＫｅＶ、ドーズ量・１
［ｉ１５ ｃｍ−”程度でイオン注入する。
域のｎ型不純物導入〔上記の（ａ）〕は燐（Ｐ）をエネ
ルギ６０ ＫｅＶ、ドーズ量ＩＥ１４ ｃｍ−”程度で
イオン注入し、一方、フローティングゲートのｎ型不純
物導入山）はＰをエネルギ５０ ＫｅＶ、ドーズ量・１
［ｉ１５ ｃｍ−”程度でイオン注入する。
また９通電用絶縁膜が５ｉＪａのときは、フローティン
グゲートのｎ型不純物導入（ｂ）はＰをエネルギ５０
ＫｅＶ、ドーズ量ＩＦ！１４ ｃｍ−”程度でイオン注
入し、一方ドレイン領域のｎ型不純物導入（ａ）のｎ型
不純物導入はＰをエネルギ６０ ＫｅＶ、ドーズ量ＩＥ
１５ ｃｍ−”程度でイオン注入する。
グゲートのｎ型不純物導入（ｂ）はＰをエネルギ５０
ＫｅＶ、ドーズ量ＩＦ！１４ ｃｍ−”程度でイオン注
入し、一方ドレイン領域のｎ型不純物導入（ａ）のｎ型
不純物導入はＰをエネルギ６０ ＫｅＶ、ドーズ量ＩＥ
１５ ｃｍ−”程度でイオン注入する。
通電用絶縁膜がＳｉＯ□、 Ｓｉ３Ｎ４いずれの場合も
。
。
コントロールゲートのｎ型不純物導入（Ｃ）は、Ｐをエ
ネルギ５０ ＫｅＶ、ドーズＩ ＩＥ１６ ｃｔａ−”
程度でイオン注入する。
ネルギ５０ ＫｅＶ、ドーズＩ ＩＥ１６ ｃｔａ−”
程度でイオン注入する。
注入されたイオンはアニール工程、または工程中の加熱
により活性化される。
により活性化される。
上記の濃度制御により、所望のしきい値シフト量が得ら
れる。
れる。
実施例においては、すべてｎチャネルの場合について説
明したが、ｐチャネルの場合は電圧の符号を変えること
により同様の効果が得られる。
明したが、ｐチャネルの場合は電圧の符号を変えること
により同様の効果が得られる。
以上説明したように本発明によれば、 ＥＥＦＲＯＭの
メモリ情報書換回数が従来の１．５〜２倍程度に改善す
ることができた。
メモリ情報書換回数が従来の１．５〜２倍程度に改善す
ることができた。
第１図（１）〜（３）は従来例と比較して実施例のセル
のしきい値電圧Ｖｔｈのシフトを示す図。 第２図（１）〜（４）は実施例のＨ［！ＦＲＯＭセルの
構造を製造工程順に説明する断面図。 第３図はＩ！ＩＩ！ＰＲＯＭセルの書込動作を説明する
ゲート部の断面図。 第４図はＥＥＦＲＯＭセルの等価回路図。 第５図（１）、 （２）はＥ［！ＰＲＯＭセルの平面図
と八−へ断面図。 第６図（１）〜（４）はフラッシュＥＥＦＲＯＭセルの
平面図と断面図である。 図において。 １は半導体基板でｐ−５ｉ基板。 ■Ｄはｎ″″型ドレイン領域。 １Ｓはｎ０型ソース領域。 １Ｆはフィールド絶縁膜でＳｉｎ、膜。 ２は第１のゲート絶縁膜でＳｉ０ｇ膜。 ２Ａは通電用絶縁膜でＳｉＯ□膜、又は５ＬｓＮａ膜。 ３はフローティングゲート（ＰＧ） 。 ４は第２のゲート絶縁膜で５ｉ（ｈ膜。 ５はコントロールゲート（ＣＧ） しさいイ直電圧Ｖｔｈのラフト乞示了ｍ第 １ 図 ＥＥＰＲＯＭで１しのゲート部ぼ印面Ｄ］第３図 第４ｍ （１ノ平 面 ３ Ｃ２）Ａ−Ａ 餌■霧 ＥＥＰＦ？、ＯＭで１しの不発式４０
のしきい値電圧Ｖｔｈのシフトを示す図。 第２図（１）〜（４）は実施例のＨ［！ＦＲＯＭセルの
構造を製造工程順に説明する断面図。 第３図はＩ！ＩＩ！ＰＲＯＭセルの書込動作を説明する
ゲート部の断面図。 第４図はＥＥＦＲＯＭセルの等価回路図。 第５図（１）、 （２）はＥ［！ＰＲＯＭセルの平面図
と八−へ断面図。 第６図（１）〜（４）はフラッシュＥＥＦＲＯＭセルの
平面図と断面図である。 図において。 １は半導体基板でｐ−５ｉ基板。 ■Ｄはｎ″″型ドレイン領域。 １Ｓはｎ０型ソース領域。 １Ｆはフィールド絶縁膜でＳｉｎ、膜。 ２は第１のゲート絶縁膜でＳｉ０ｇ膜。 ２Ａは通電用絶縁膜でＳｉＯ□膜、又は５ＬｓＮａ膜。 ３はフローティングゲート（ＰＧ） 。 ４は第２のゲート絶縁膜で５ｉ（ｈ膜。 ５はコントロールゲート（ＣＧ） しさいイ直電圧Ｖｔｈのラフト乞示了ｍ第 １ 図 ＥＥＰＲＯＭで１しのゲート部ぼ印面Ｄ］第３図 第４ｍ （１ノ平 面 ３ Ｃ２）Ａ−Ａ 餌■霧 ＥＥＰＦ？、ＯＭで１しの不発式４０
Claims (5)
- （１）一導電型半導体基板上に順に積層された、一部に
薄い通電用絶縁膜を持つ第１のゲート絶縁膜フローティ
ングゲート、第２のゲート絶縁膜、コントロールゲート
と、前記両ゲートの両側で該基板内にその表面より形成
された反対導電型ソース領域及び反対導電型ドレイン領
域とを有し、該ドレイン領域が該通電用絶縁膜の下まで
延長されており、該コントロールゲートと該ドレイン領
域間に書込、消去電圧を印加して通電用絶縁膜を通して
該フローティングゲートに電荷の注入又は除去を行うこ
とによりセルのしきい値電圧を変化させて書込、消去を
行うメモリセルに対し、該しきい値電圧が０電位に対し
非対称になるように書込、消去電圧を印加するようにし
たことを特徴とする半導体記憶装置の書込方法。 - （２）請求項１記載のメモリセルであって、前記半導体
基板がｐ型のｎチャネルメモリセルを有し、該しきい値
電圧が０電位に対し非対称になるように、 正のしきい値電圧を大にする場合は該ドレイン領域の濃
度を該フローティングゲートを構成する半導体より小さ
く、反対に負のしきい値電圧を大にする場合はフローテ
ィングゲートを構成する半導体の濃度を該ドレイン領域
より小さく形成されていることを特徴とする半導体記憶
装置。 - （３）請求項１記載のメモリセルであって、前記半導体
基板がｎ型のｐチャネルメモリセルを有し、該しきい値
電圧が０電位に対し非対称になるように、 正のしきい値電圧を大にする場合は該ドレイン領域の濃
度を該フローティングゲートを構成する半導体より大き
く、反対に負のしきい値電圧を大にする場合はフローテ
ィングゲートを構成する半導体の濃度を該ドレイン領域
より大きく形成されていることを特徴とする半導体記憶
装置。 - （４）前記通電用絶縁膜は、正のしきい値電圧を大にす
る場合は二酸化珪素（ＳｉＯ＿２）からなり、負のしき
い値電圧を大にする場合は窒化珪素（Ｓｉ＿３Ｎ＿４）
からなることを特徴とする請求項２、又は請求項３記載
の半導体記憶装置。 - （５）正のしきい値電圧の絶対値と負のしきい値電圧の
絶対値の比が、該通電用絶縁膜の破壊に至るまでの正負
の通電量積算値の比に設定されていることを特徴とする
請求項１記載の半導体記憶装置の書込方法、又は請求項
２記載の半導体記憶装置、又は請求項３記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63052316A JP2927794B2 (ja) | 1988-03-04 | 1988-03-04 | 半導体記憶装置及びその書込方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63052316A JP2927794B2 (ja) | 1988-03-04 | 1988-03-04 | 半導体記憶装置及びその書込方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01225365A true JPH01225365A (ja) | 1989-09-08 |
| JP2927794B2 JP2927794B2 (ja) | 1999-07-28 |
Family
ID=12911378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63052316A Expired - Fee Related JP2927794B2 (ja) | 1988-03-04 | 1988-03-04 | 半導体記憶装置及びその書込方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2927794B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04253374A (ja) * | 1991-01-29 | 1992-09-09 | Fujitsu Ltd | 不揮発性半導体記憶装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6289364A (ja) * | 1985-10-16 | 1987-04-23 | Seiko Instr & Electronics Ltd | 不揮発性半導体記憶装置 |
| JPS6477174A (en) * | 1987-09-18 | 1989-03-23 | Toshiba Corp | Manufacture of semiconductor device |
-
1988
- 1988-03-04 JP JP63052316A patent/JP2927794B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6289364A (ja) * | 1985-10-16 | 1987-04-23 | Seiko Instr & Electronics Ltd | 不揮発性半導体記憶装置 |
| JPS6477174A (en) * | 1987-09-18 | 1989-03-23 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04253374A (ja) * | 1991-01-29 | 1992-09-09 | Fujitsu Ltd | 不揮発性半導体記憶装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2927794B2 (ja) | 1999-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |