JP2927794B2 - 半導体記憶装置及びその書込方法 - Google Patents
半導体記憶装置及びその書込方法Info
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- JP2927794B2 JP2927794B2 JP63052316A JP5231688A JP2927794B2 JP 2927794 B2 JP2927794 B2 JP 2927794B2 JP 63052316 A JP63052316 A JP 63052316A JP 5231688 A JP5231688 A JP 5231688A JP 2927794 B2 JP2927794 B2 JP 2927794B2
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 EEPROMセルの透過回路図 （第４図） EEPROMセルの構造図 （第５図） フラッシュEEPROMセルの構造図（第６図） EEPROMセルのゲート部 （第３図） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 セルのしきい値のシフトの説明（第１図） 工程順の断面図 （第２図） 〔概要） EEPROMの構造に関し， メモリ情報書換回数を増加させることを目的とし， コントロールゲートとドレイン領域間に書込，消去電
圧を印加して通電用絶縁膜を通してフローティングゲー
トに電荷の注入又は除去を行うことによりEEPROMセルの
しきい値電圧を変化させて書込，消去を行うメモリセル
に対し，該しきい値電圧が０電位に対し非対称になるよ
うに書込，消去電圧を印加するように構成する。
圧を印加して通電用絶縁膜を通してフローティングゲー
トに電荷の注入又は除去を行うことによりEEPROMセルの
しきい値電圧を変化させて書込，消去を行うメモリセル
に対し，該しきい値電圧が０電位に対し非対称になるよ
うに書込，消去電圧を印加するように構成する。
又は,nチャネルの前記メモリセルを有し，しきい値電
圧が０電位に対し非対称になるように，正のしきい値電
圧を大にする場合はドレイン領域の濃度をフローティン
グゲートより小さく，反対に負のしきい値電圧を大にす
る場合の濃度関係は反対になるように構成する。
圧が０電位に対し非対称になるように，正のしきい値電
圧を大にする場合はドレイン領域の濃度をフローティン
グゲートより小さく，反対に負のしきい値電圧を大にす
る場合の濃度関係は反対になるように構成する。
前記通電用絶縁膜が二酸化珪素（SiO2）からなる場合
は正のしきい値電圧を大きくし，二酸化珪素（SiO2）か
らなる場合は負のしきい値電圧を大きくする。
は正のしきい値電圧を大きくし，二酸化珪素（SiO2）か
らなる場合は負のしきい値電圧を大きくする。
本発明はEEPROM（Electrically Erasable and Progra
mable Read Only Memory）の書替回数を向上させた構造
に関する。
mable Read Only Memory）の書替回数を向上させた構造
に関する。
EEPROMは電気的に消去可能で，紫外線消去のEPROMに
比し固定情報の書き換えが容易であるため，広く情報シ
ステムや制御システム等に用いられている。
比し固定情報の書き換えが容易であるため，広く情報シ
ステムや制御システム等に用いられている。
以下の説明はすべて一般的なｎチャネルの場合につい
て行う。
て行う。
現在までに使用されている２種類のEEPROMセルを第4,
5図及び第６図を用いて説明する。
5図及び第６図を用いて説明する。
第４図はEEPROMセルの等価回路図である。
EEPROMセルは１個のトランスファトランジスタTRTと,
1個のメモリトランジスタTRMで構成され，情報が記憶さ
れるTRMのフローティングゲート（FG）はコントロール
ゲート（CG）とTRMのドレインＤ間に絶縁層を介して挟
まれ，通電用絶縁層（トンネル絶縁層TG）を介してコン
トロールゲートにドレインＤより電荷の出し入れを行っ
て記憶を行っている。
1個のメモリトランジスタTRMで構成され，情報が記憶さ
れるTRMのフローティングゲート（FG）はコントロール
ゲート（CG）とTRMのドレインＤ間に絶縁層を介して挟
まれ，通電用絶縁層（トンネル絶縁層TG）を介してコン
トロールゲートにドレインＤより電荷の出し入れを行っ
て記憶を行っている。
いま，セルの各点にかかる電圧は,TRTのドレインをV,
TRTのゲートをT,TRMのコントロールゲートをC,TRMのソ
ースをＳとすると，書込，消去，読出時の各部の電圧
（Ｖ）の一例は次のようである。
TRTのゲートをT,TRMのコントロールゲートをC,TRMのソ
ースをＳとすると，書込，消去，読出時の各部の電圧
（Ｖ）の一例は次のようである。
書込 消去 読出 V 20 0 1 T 20 20 5 C 0 20 2 S OPEN 0 0 第５図（１），（２）はEEPROMセルの平面図とＡ−Ａ
断面図である。
断面図である。
図において,1はｐ型半導体基板,1V,1D,1Sはｎ型領域,
2は第１のゲート絶縁膜,2Aは薄い通電用絶縁膜,3はフロ
ーティングゲート（FG）3,4は第１のゲート絶縁膜,5は
コントロールゲート（CG）,6はトランスフアトランジス
タTRTのゲート絶縁膜,7はTRTのゲートである。
2は第１のゲート絶縁膜,2Aは薄い通電用絶縁膜,3はフロ
ーティングゲート（FG）3,4は第１のゲート絶縁膜,5は
コントロールゲート（CG）,6はトランスフアトランジス
タTRTのゲート絶縁膜,7はTRTのゲートである。
ｎ型領域1D,1SはそれぞれメモリトランジスタTRMのド
レイン，ソースとなる。
レイン，ソースとなる。
また,n型領域1V,1Dはそれぞれトランスファトランジ
スタTRTのドレイン，ソースとなる。
スタTRTのドレイン，ソースとなる。
次に，フラッシュ（電気的一括消去型）EEPROMの構造
を第６図に示す。
を第６図に示す。
従来のEEPROMの単位セルは前記のように２トランジス
タで構成されていたが，記憶する情報量の拡大に伴い,1
トランジスタで構成されて集積度を向上したフラッシュ
EEPROMがある。
タで構成されていたが，記憶する情報量の拡大に伴い,1
トランジスタで構成されて集積度を向上したフラッシュ
EEPROMがある。
フラッシュEEPROMは，トランスファトランジスタの代
わりに，複数のセルのフローティングゲートに薄い絶縁
層を介して共通に接する電荷消去用ゲートが設けられ，
これにより複数のセルの書込情報が一括消去されるよう
になっている。
わりに，複数のセルのフローティングゲートに薄い絶縁
層を介して共通に接する電荷消去用ゲートが設けられ，
これにより複数のセルの書込情報が一括消去されるよう
になっている。
第６図（１）〜（４）はフラッシュEEPROMセルの平面
図と断面図である。
図と断面図である。
図において,1はｐ型半導体基板,1Dはｎ型ドレイン領
域,1Sはｎ型ソース領域,1Fは素子分離用フィールド絶縁
膜,1Cはチャネルストッパ,2は第１のゲート絶縁膜,2Aは
薄い通電用絶縁膜,3はフローティングゲート（FG）,4は
第１のゲート絶縁膜,5はコントロールゲート（CG）,8は
電荷消去用ゲート（EG）,9は絶縁膜である。
域,1Sはｎ型ソース領域,1Fは素子分離用フィールド絶縁
膜,1Cはチャネルストッパ,2は第１のゲート絶縁膜,2Aは
薄い通電用絶縁膜,3はフローティングゲート（FG）,4は
第１のゲート絶縁膜,5はコントロールゲート（CG）,8は
電荷消去用ゲート（EG）,9は絶縁膜である。
セルトランジスタのゲートをC,ドレインをD,ソースを
Ｓとすると，書込，消去，読出時の各部の電圧（Ｖ）の
一例は次のようである。
Ｓとすると，書込，消去，読出時の各部の電圧（Ｖ）の
一例は次のようである。
書込 消去 読出 D 0 0 1 C 20 OPEN 3 S OPEN OPEN 0 EG OPEN 20 OPEN 第３図はEEPROMセルの書込動作を説明するゲート部の
断面図である。
断面図である。
図において,p−Si基板１に順次SiO2からなる第１のゲ
ート絶縁膜2,ポリSiからなるフローティングゲート（F
G）3,SiO2からなる第２のゲート絶縁膜4,ポリSiからな
るコントロールゲート（CG）５が形成されている。
ート絶縁膜2,ポリSiからなるフローティングゲート（F
G）3,SiO2からなる第２のゲート絶縁膜4,ポリSiからな
るコントロールゲート（CG）５が形成されている。
ｐ−Si基板１にはn+型のソース領域1S,n+型のドレイ
ン領域1Dが形成され，ドレイン領域1D上において，第１
のゲート絶縁膜２の一部に薄いSiO2,Si3N4等からなる通
電用絶縁膜2Aが形成されている。
ン領域1Dが形成され，ドレイン領域1D上において，第１
のゲート絶縁膜２の一部に薄いSiO2,Si3N4等からなる通
電用絶縁膜2Aが形成されている。
前記のようにセルは，薄い通電用絶縁膜2Aを通して，
フローティングゲート３への電荷の出し入れを行って，
情報を記憶する。
フローティングゲート３への電荷の出し入れを行って，
情報を記憶する。
この際，フローティングゲート３に正の電荷を注入す
るとセルのしきい値電圧は下がり，負の電荷を注入する
とセルのしきい値電圧は上がる。
るとセルのしきい値電圧は下がり，負の電荷を注入する
とセルのしきい値電圧は上がる。
従来技術では，薄い通電用絶縁膜2Aに絶対値で同じ正
負の電圧を印加することにより，絶対値で同じ正負のし
きい値電圧を得ることにより，情報を記憶していた。
負の電圧を印加することにより，絶対値で同じ正負のし
きい値電圧を得ることにより，情報を記憶していた。
ところが，薄い通電用絶縁膜2Aに絶対値で同じ電圧を
印加した場合の破壊に至るまでの正負の通電量（積算電
荷値）の限界値を， Q+,Q-とすると， 通電用絶縁膜2AにSiO2を用いると Q+＜Q-, 通電用絶縁膜2AにSi3N4を用いると Q+＞Q-. であることが，本発明者等の実験結果より判明した。
印加した場合の破壊に至るまでの正負の通電量（積算電
荷値）の限界値を， Q+,Q-とすると， 通電用絶縁膜2AにSiO2を用いると Q+＜Q-, 通電用絶縁膜2AにSi3N4を用いると Q+＞Q-. であることが，本発明者等の実験結果より判明した。
これは薄い通電用絶縁膜2Aを流れる電流が印加する電
圧の正負に対して非対象であることに起因すると思わ
れ，より電流の流れやすい側の破壊に至るまでの通電量
（積算通電量）が他方より小さい。
圧の正負に対して非対象であることに起因すると思わ
れ，より電流の流れやすい側の破壊に至るまでの通電量
（積算通電量）が他方より小さい。
このため，従来の情報記憶方式では正，又は負の一方
で通電用絶縁膜2Aは破壊し，他方に対しては余裕が残っ
てしまうことになる。
で通電用絶縁膜2Aは破壊し，他方に対しては余裕が残っ
てしまうことになる。
従って，正負の印加電圧を調節して絶縁膜破壊が同時
にそれぞれ生じるようにすれば，書換工数を増加するこ
とができる。
にそれぞれ生じるようにすれば，書換工数を増加するこ
とができる。
本発明は,EEPROMのメモリ情報の書換回数を増加させ
ることを目的とする。
ることを目的とする。
上記課題の解決は、（１）一導電型半導体基板上に順
に積層された，一部に薄い通電用絶縁膜を持つ第１のゲ
ート絶縁膜，フローティングゲート，第２のゲート絶縁
膜，コントロールゲートと，前記両ゲートの両側で該基
板内にその表面より形成された反対導電型ソース領域及
びドレイン領域とを有し，該ドレイン領域が該通電用絶
縁膜の下まで延長されており，該コントロールゲートと
該ドレイン領域間に書込，消去電圧を印加して該通電用
絶縁膜を通して該フローティングゲートに電荷の注入又
は除去を行うことによりセルのしきい値電圧を変化させ
て書込，消去を行うメモリセルに対し，該しきい値電圧
が０電位に対し非対称になるように書込，消去電圧を印
加するようにし，該通電用絶縁膜が窒素化珪素膜からな
り，該しきい値電圧の絶縁値は，マイナス側がプラス側
より大きいことを特徴とする半導体記憶装置の書込方
法， （２）一導電型半導体基板上に順に積層された，一部に
薄い通電用絶縁膜を持つ第１のゲート絶縁膜，フローテ
ィングゲート，第２のゲート絶縁膜，コントロールゲー
トと，該両ゲートの両側で該基板内にその表面より形成
された反対導電型ソース領域及びドレイン領域とを有
し，該ドレイン領域が該通電用絶縁膜の下まで延長され
ており，該コントロールゲートと該ドレンイン領域間に
書込，消去電圧を印加して該通電用絶縁膜を通して該フ
ローティングゲートに電荷の注入又は除去を行うことに
よりセルのしきい値電圧を変化させて書込，消去を行う
メモリセルであって，該メモリセルは，該しきい値電圧
が０電位に対し非対称になるように書込，消去電圧を印
加するようしたｎチャンネルメモリセルであり，該通電
用絶縁膜が窒化珪素膜からなり，該フローティングゲー
トの不純物濃度は該ドレイン領域の不純物濃度より小さ
いことを特徴とする半導体記憶装置， （３）一導電型半導体基板上に順に積層された，一部に
薄い通電用絶縁膜を持つ第１のゲート絶縁膜，フローテ
ィングゲート，第２のゲート絶縁膜，コントロールゲー
トと，該両ゲートの両側で該基板内にその表面より形成
された反対導電型ソース領域及びドレイン領域とを有
し，該ドレイン領域が該通電用絶縁膜の下まで延長され
ており，該コントロールゲートと該ドレンイン領域間に
書込，消去電圧を印加して該通電用絶縁膜を通して該フ
ローティングゲートに電荷の注入又は除去を行うことに
よりセルのしきい値電圧を変化させて書込，消去を行う
メモリセルであって，該メモリセルは，該しきい値電圧
が０電位に対し非対称になるように書込，消去電圧を印
加するようにしたｎチャネルメモリセルであり，該通電
用絶縁膜が酸化珪素膜からなり，該フローティングゲー
トの不純物濃度は該ドレイン領域の不純物濃度より大き
いことを特徴とする半導体記憶装置により達成される。
に積層された，一部に薄い通電用絶縁膜を持つ第１のゲ
ート絶縁膜，フローティングゲート，第２のゲート絶縁
膜，コントロールゲートと，前記両ゲートの両側で該基
板内にその表面より形成された反対導電型ソース領域及
びドレイン領域とを有し，該ドレイン領域が該通電用絶
縁膜の下まで延長されており，該コントロールゲートと
該ドレイン領域間に書込，消去電圧を印加して該通電用
絶縁膜を通して該フローティングゲートに電荷の注入又
は除去を行うことによりセルのしきい値電圧を変化させ
て書込，消去を行うメモリセルに対し，該しきい値電圧
が０電位に対し非対称になるように書込，消去電圧を印
加するようにし，該通電用絶縁膜が窒素化珪素膜からな
り，該しきい値電圧の絶縁値は，マイナス側がプラス側
より大きいことを特徴とする半導体記憶装置の書込方
法， （２）一導電型半導体基板上に順に積層された，一部に
薄い通電用絶縁膜を持つ第１のゲート絶縁膜，フローテ
ィングゲート，第２のゲート絶縁膜，コントロールゲー
トと，該両ゲートの両側で該基板内にその表面より形成
された反対導電型ソース領域及びドレイン領域とを有
し，該ドレイン領域が該通電用絶縁膜の下まで延長され
ており，該コントロールゲートと該ドレンイン領域間に
書込，消去電圧を印加して該通電用絶縁膜を通して該フ
ローティングゲートに電荷の注入又は除去を行うことに
よりセルのしきい値電圧を変化させて書込，消去を行う
メモリセルであって，該メモリセルは，該しきい値電圧
が０電位に対し非対称になるように書込，消去電圧を印
加するようしたｎチャンネルメモリセルであり，該通電
用絶縁膜が窒化珪素膜からなり，該フローティングゲー
トの不純物濃度は該ドレイン領域の不純物濃度より小さ
いことを特徴とする半導体記憶装置， （３）一導電型半導体基板上に順に積層された，一部に
薄い通電用絶縁膜を持つ第１のゲート絶縁膜，フローテ
ィングゲート，第２のゲート絶縁膜，コントロールゲー
トと，該両ゲートの両側で該基板内にその表面より形成
された反対導電型ソース領域及びドレイン領域とを有
し，該ドレイン領域が該通電用絶縁膜の下まで延長され
ており，該コントロールゲートと該ドレンイン領域間に
書込，消去電圧を印加して該通電用絶縁膜を通して該フ
ローティングゲートに電荷の注入又は除去を行うことに
よりセルのしきい値電圧を変化させて書込，消去を行う
メモリセルであって，該メモリセルは，該しきい値電圧
が０電位に対し非対称になるように書込，消去電圧を印
加するようにしたｎチャネルメモリセルであり，該通電
用絶縁膜が酸化珪素膜からなり，該フローティングゲー
トの不純物濃度は該ドレイン領域の不純物濃度より大き
いことを特徴とする半導体記憶装置により達成される。
本発明は，薄い通電用絶縁膜に符号の異なる電荷を注
入して書込を行うEEPROMにおいて，通電用絶縁膜がその
膜質により破壊に至る耐性が印加電圧の符号に依存する
ことに着目し，通電用絶縁膜に印加する電圧の絶対値を
その符号により変えて書込を行い，それぞれの符号で同
時に破壊に至るようにして，書換回数を増加させたもの
である。
入して書込を行うEEPROMにおいて，通電用絶縁膜がその
膜質により破壊に至る耐性が印加電圧の符号に依存する
ことに着目し，通電用絶縁膜に印加する電圧の絶対値を
その符号により変えて書込を行い，それぞれの符号で同
時に破壊に至るようにして，書換回数を増加させたもの
である。
結果的に，通電用絶縁膜の通電疲労耐性が向上したこ
とになる。
とになる。
（１） 書込方法（回路的手段による実施例） 通電用絶縁膜の膜質に合わせて，正負の電荷注入を行
う際の絶縁膜に印加される電圧を調整し，それぞれの破
壊に至る耐性が等しくなるようにコントロールゲートと
ドレイン間に電圧を与えて書き込む。
う際の絶縁膜に印加される電圧を調整し，それぞれの破
壊に至る耐性が等しくなるようにコントロールゲートと
ドレイン間に電圧を与えて書き込む。
本発明者等の実験結果によると，例えば，通電用絶縁
膜2AにSiO2を用いると Q+〜Q-/2, 通電用絶縁膜2AにSi3N4を用いると Q+〜2Q-. となる。
膜2AにSiO2を用いると Q+〜Q-/2, 通電用絶縁膜2AにSi3N4を用いると Q+〜2Q-. となる。
従って，セルのしきい値電圧Vthをシフトさせて，第
１図（２），（３）に示されるようにように書き込む。
１図（２），（３）に示されるようにように書き込む。
第１図（１）〜（３）は従来例と比較して実施例のセ
ルのしきい値電圧Vthのシフトを示す図である。
ルのしきい値電圧Vthのシフトを示す図である。
第１図（１）は従来例で，正負の電圧は等量に印加さ
れ， Vth＝＋１（相対値）で“H", Vth＝−１（相対値）で“L". となるように書き込む。
れ， Vth＝＋１（相対値）で“H", Vth＝−１（相対値）で“L". となるように書き込む。
但し，上記の“H",“L"はしきい値電圧Vthのレベルで
ある。
ある。
この場合のVth＝±１（相対値）の絶対値は約6Vであ
る。
る。
この従来例の書込例を第４図の場合と同様であるとす
ると，各部の電圧（Ｖ）は次のようである。
ると，各部の電圧（Ｖ）は次のようである。
書込 消去 読出 V 20 0 1 T 20 20 5 C 0 20 2 S OPEN 0 0 第１図（２）は通電用絶縁膜2AがSiO2からなるときの
実施例で， Vth＝＋4/3（相対値）で“H", Vth＝−2/3（相対値）で“L". となるように書き込む。
実施例で， Vth＝＋4/3（相対値）で“H", Vth＝−2/3（相対値）で“L". となるように書き込む。
このように,Vthをシフトさせるには，例えば次のよう
に書込消去電圧を変えればよい。
に書込消去電圧を変えればよい。
書込 消去 読出 V 15 0 1 T 20 20 5 C 0 25 2 S OPEN 0 0 第１図（３）は通電用絶縁膜2AがSi2N4からなるとき
の実施例で， Vth＝−2/3（相対値）で“H", Vth＝＋4/3（相対値）で“L". となるように書き込む。
の実施例で， Vth＝−2/3（相対値）で“H", Vth＝＋4/3（相対値）で“L". となるように書き込む。
この場合のVthシフトは，次のように第１図（２）と
逆に書込消去電圧を変えればよい。
逆に書込消去電圧を変えればよい。
書込 消去 読出 V 25 0 1 T 20 20 5 C 0 15 2 S OPEN 0 0 このようにすることにより，通電用絶縁膜2Aの破壊に
至る情報書換回数は約1.5倍になる。
至る情報書換回数は約1.5倍になる。
上記の実施例は，通電用絶縁膜2Aの膜質により，“H"
書込と“L"書込の電圧（上表の消去電圧と書込電圧）を
回路的に変更させてしきい値のシフトを行っている。
書込と“L"書込の電圧（上表の消去電圧と書込電圧）を
回路的に変更させてしきい値のシフトを行っている。
（２） 半導体記憶装置（構造的手段による実施例） 次に，回路的手段によらないで，デバイスの構造を工
夫してしきい値電圧Vthのシフトを行う実施例を第３図
を用いて説明する。
夫してしきい値電圧Vthのシフトを行う実施例を第３図
を用いて説明する。
“H"書込と“L"書込の電圧（消去電圧と書込電圧）は
次のように印加する。
次のように印加する。
図番 電圧印加領域 “L" “H" 5 コントロールゲート（CG） ０ VH 1D ドレイン領域 VH ０ いま，上記正の電圧VHをコントロールゲート（CG）５
とドレイン領域1D間に印加したときに，フローティング
ゲート（FG）３とドレイン領域1D間にかかる電圧をVFD
とする。VFDは第１及び第２のゲート絶縁膜で構成され
る２つの静電容量により分圧されて決まる， ドレイン領域1Dの不純物濃度がフローティングゲー
ト（FG）３より濃い場合 “L"書込の場合は，フローティングゲート（FG）３は
通電用絶縁膜2Aとの界面では電荷は蓄積されるため，通
電用絶縁膜2AにはVFDが印加される。
とドレイン領域1D間に印加したときに，フローティング
ゲート（FG）３とドレイン領域1D間にかかる電圧をVFD
とする。VFDは第１及び第２のゲート絶縁膜で構成され
る２つの静電容量により分圧されて決まる， ドレイン領域1Dの不純物濃度がフローティングゲー
ト（FG）３より濃い場合 “L"書込の場合は，フローティングゲート（FG）３は
通電用絶縁膜2Aとの界面では電荷は蓄積されるため，通
電用絶縁膜2AにはVFDが印加される。
“H"書込の場合は，フローティングゲート（FG）３は
通電用絶縁膜2Aとの界面で電荷は空乏化されるため，通
電用絶縁膜2Aには2FD−Vdが印加される。ここで,Vdは空
乏層にかかる電圧である。
通電用絶縁膜2Aとの界面で電荷は空乏化されるため，通
電用絶縁膜2Aには2FD−Vdが印加される。ここで,Vdは空
乏層にかかる電圧である。
ドレイン領域1Dの不純物濃度がフローティングゲー
ト（FG）３より薄い場合 “L"書込の場合は，ドレイン領域1Dは通電用絶縁膜2A
との界面で電荷は空乏化蓄積されるため，通電用絶縁膜
2AにはVFD−Vdが印加される。
ト（FG）３より薄い場合 “L"書込の場合は，ドレイン領域1Dは通電用絶縁膜2A
との界面で電荷は空乏化蓄積されるため，通電用絶縁膜
2AにはVFD−Vdが印加される。
“H"書込の場合は，ドレイン領域1Dは通電用絶縁膜2A
との界面で電荷は蓄積されるため，通電用絶縁膜2Aには
VFDが印加される。
との界面で電荷は蓄積されるため，通電用絶縁膜2Aには
VFDが印加される。
以上のようにして，構造的にしきい値電圧をシフトさ
せることができる。
せることができる。
ここで，上記のVdはドレイン領域1D,またはフローテ
ィングゲート（FG）３の不純物濃度を制御することによ
り，所望のしきい値電圧シフト量を得ることができる。
ィングゲート（FG）３の不純物濃度を制御することによ
り，所望のしきい値電圧シフト量を得ることができる。
次に，この実施例の構造と製造工程の概略を第２図を
用いて説明する。
用いて説明する。
第２図（１）〜（４）は実施例のEERPOMセルの構造を
製造工程順に説明する断面図である。
製造工程順に説明する断面図である。
第２図（１）において,p−Si基板１上に素子分離用フ
ィールド絶縁膜（SiO2膜）1Fを形成する。
ィールド絶縁膜（SiO2膜）1Fを形成する。
次に，通電用絶縁膜形成領域を含んでｎ型不純物を導
入（ａ）して，厚さ3000Åのn+型のドレイン領域1Dを形
成する。
入（ａ）して，厚さ3000Åのn+型のドレイン領域1Dを形
成する。
第２図（２）において，第１のゲート絶縁膜２として
厚さ300〜1000Åの熱酸化SiO2膜を形成する。
厚さ300〜1000Åの熱酸化SiO2膜を形成する。
SiO2膜２に，通電用絶縁膜形成領域を開口し，ここに
新たに通電用絶縁膜2Aとして，厚さ80〜150Åの熱酸化S
iO2膜，または気相成長（CVD）Si3N4膜を形成する。
新たに通電用絶縁膜2Aとして，厚さ80〜150Åの熱酸化S
iO2膜，または気相成長（CVD）Si3N4膜を形成する。
第２図（３）において，基板上全面にCVD法によりポ
リSiを堆積し,n型不純物を導入（ｂ）した後，パターニ
ングして厚さ3000Å，ゲート長1.5μｍのフローティン
グゲート３を形成する。
リSiを堆積し,n型不純物を導入（ｂ）した後，パターニ
ングして厚さ3000Å，ゲート長1.5μｍのフローティン
グゲート３を形成する。
第２図（４）において，フローティングゲート３を酸
化して第２のゲート絶縁膜４を形成した後，ポリSiを堆
積し,n型不純物を導入（ｃ）した後，パターニングして
厚さ3000Å，ゲート長1.5μｍのコントロールゲート５
を形成する。
化して第２のゲート絶縁膜４を形成した後，ポリSiを堆
積し,n型不純物を導入（ｃ）した後，パターニングして
厚さ3000Å，ゲート長1.5μｍのコントロールゲート５
を形成する。
この後，ゲートに自己整合してｎ型不純物を導入し,n
+型のソース領域1Sを形成する。
+型のソース領域1Sを形成する。
ここで，通電用絶縁膜がSiO2のときは，ドレイン領域
のｎ型不純物導入〔上記の（ａ）〕は燐（Ｐ）をエネル
ギ60keV,ドーズ量1E14cm-2程度でイオン注入し，一方，
フローティングゲートのｎ型不純物導入（ｂ）はＰをエ
ネルギ50keV,ドーズ量1E15cm-2程度でイオン注入する。
のｎ型不純物導入〔上記の（ａ）〕は燐（Ｐ）をエネル
ギ60keV,ドーズ量1E14cm-2程度でイオン注入し，一方，
フローティングゲートのｎ型不純物導入（ｂ）はＰをエ
ネルギ50keV,ドーズ量1E15cm-2程度でイオン注入する。
また，通電用絶縁膜がSi3N4のときは，フローティン
グゲートのｎ型不純物導入（ｂ）はＰをエネルギ50keV,
ドーズ量1E14cm-2程度でイオン注入し，一方ドレイン領
域のｎ型不純物導入（ａ）のｎ型不純物導入はＰをエネ
ルギ60keV,ドーズ量1E15cm-2程度でイオン注入する。
グゲートのｎ型不純物導入（ｂ）はＰをエネルギ50keV,
ドーズ量1E14cm-2程度でイオン注入し，一方ドレイン領
域のｎ型不純物導入（ａ）のｎ型不純物導入はＰをエネ
ルギ60keV,ドーズ量1E15cm-2程度でイオン注入する。
通電用絶縁膜がSiO2,Si3N4いずれの場合も，コントロ
ールゲートのｎ型不純物導入（ｃ）は,PをエネルギkeV,
ドーズ量1E16cm-2程度でイオン注入する。
ールゲートのｎ型不純物導入（ｃ）は,PをエネルギkeV,
ドーズ量1E16cm-2程度でイオン注入する。
注入されたイオンはアニール工程，または工程中の加
熱により活性化される。
熱により活性化される。
上記の濃度制御により，所望のしきい値シフト量が得
られる。
られる。
実施例においては，すべてｎチャネルの場合について
説明したが,pチャネルの場合は電圧の符号を変えること
により同様の効果が得られる。
説明したが,pチャネルの場合は電圧の符号を変えること
により同様の効果が得られる。
以上説明したように本発明によれば,EEPROMのメモリ
情報書換回数が従来の1.5〜２倍程度に改善することが
できた。
情報書換回数が従来の1.5〜２倍程度に改善することが
できた。
第１図（１）〜（３）は従来例と比較して実施例のセル
のしきい値電圧Vthのシフトを示す図， 第２図（１）〜（４）は実施例のEEPROMセルの構造を製
造工程順に説明する断面図， 第３図はEEPROMセルの書込動作を説明するゲート部の断
面図， 第４図はEEPROMセルの等価回路図， 第５図（１），（２）はEEPROMセルの平面図とＡ−Ａ断
面図， 第６図（１）〜（４）はフラッシュEEPROMセルの平面図
と断面図である。 図において， １は半導体基板でｐ−Si基板， 1Dはn+型ドレイン領域， 1Sはn+型ソース領域， 1Fはフィールド絶縁膜でSiO2膜， ２は第１のゲート絶縁膜でSiO2膜， 2Aは通電用絶縁膜でSiO2膜，又はSi3N4膜， ３はフローティングゲート（FG）， ４は第２のゲート絶縁膜でSiO2膜， ５はコントロールゲート（CG） である。
のしきい値電圧Vthのシフトを示す図， 第２図（１）〜（４）は実施例のEEPROMセルの構造を製
造工程順に説明する断面図， 第３図はEEPROMセルの書込動作を説明するゲート部の断
面図， 第４図はEEPROMセルの等価回路図， 第５図（１），（２）はEEPROMセルの平面図とＡ−Ａ断
面図， 第６図（１）〜（４）はフラッシュEEPROMセルの平面図
と断面図である。 図において， １は半導体基板でｐ−Si基板， 1Dはn+型ドレイン領域， 1Sはn+型ソース領域， 1Fはフィールド絶縁膜でSiO2膜， ２は第１のゲート絶縁膜でSiO2膜， 2Aは通電用絶縁膜でSiO2膜，又はSi3N4膜， ３はフローティングゲート（FG）， ４は第２のゲート絶縁膜でSiO2膜， ５はコントロールゲート（CG） である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−89364（ＪＰ，Ａ) 特開 昭64−77174（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/788 H01L 27/115 H01L 21/8247
Claims (3)
- 【請求項１】一導電型半導体基板上に順に積層された，
一部に薄い通電用絶縁膜を持つ第１のゲート絶縁膜，フ
ローティングゲート，第２のゲート絶縁膜，コントロー
ルゲートと，前記両ゲートの両側で該基板内にその表面
より形成された反対導電型ソース領域及びドレイン領域
とを有し，該ドレイン領域が該通電用絶縁膜の下まで延
長されており，該コントロールゲートと該ドレイン領域
間に書込，消去電圧を印加して該通電用絶縁膜を通して
該フローティングゲートに電荷の注入又は除去を行うこ
とによりセルのしきい値電圧を変化させて書込，消去を
行うメモリセルに対し， 該しきい値電圧が０電位に対し非対称になるように書
込，消去電圧を印加するようにし， 該通電用絶縁膜が窒素化珪素膜からなり，該しきい値電
圧の絶縁値は，マイナス側がプラス側より大きいことを
特徴とする半導体記憶装置の書込方法。 - 【請求項２】一導電型半導体基板上に順に積層された，
一部に薄い通電用絶縁膜を持つ第１のゲート絶縁膜，フ
ローティングゲート，第２のゲート絶縁膜，コントロー
ルゲートと，該両ゲートの両側で該基板内にその表面よ
り形成された反対導電型ソース領域及びドレイン領域と
を有し， 該ドレイン領域が該通電用絶縁膜の下まで延長されてお
り，該コントロールゲートと該ドレイン領域間に書込，
消去電圧を印加して該通電用絶縁膜を通して該フローテ
ィングゲートに電荷の注入又は除去を行うことによりセ
ルのしきい値電圧を変化させて書込，消去を行うメモリ
セルであって， 該メモリセルは，該しきい値電圧が０電位に対し非対称
になるように書込，消去電圧を印加するようにしたｎチ
ャネルメモリセルであり， 該通電用絶縁膜が窒化珪素膜からなり，該フローティン
グゲートの不純物濃度は該ドレイン領域の不純物濃度よ
り小さいことを特徴とする半導体記憶装置。 - 【請求項３】一導電型半導体基板上に順に積層された，
一部に薄い通電用絶縁膜を持つ第１のゲート絶縁膜，フ
ローティングゲート，第２のゲート絶縁膜，コントロー
ルゲートと，該両ゲートの両側で該基板内にその表面よ
り形成された反対導電型ソース領域及びドレイン領域と
を有し， 該ドレイン領域が該通電用絶縁膜の下まで延長されてお
り，該コントロールゲートと該ドレイン領域間に書込，
消去電圧を印加して該通電用絶縁膜を通して該フローテ
ィングゲートに電荷の注入又は除去を行うことによりセ
ルのしきい値電圧を変化させて書込，消去を行うメモリ
セルであって， 該メモリセルは，該しきい値電圧が０電位に対し非対称
になるように書込，消去電圧を印加するようにしたｎチ
ャネルメモリセルであり， 該通電用絶縁膜が酸化珪素膜からなり，該フローティン
グゲートの不純物濃度は該ドレイン領域の不純物濃度よ
り大きいことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63052316A JP2927794B2 (ja) | 1988-03-04 | 1988-03-04 | 半導体記憶装置及びその書込方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63052316A JP2927794B2 (ja) | 1988-03-04 | 1988-03-04 | 半導体記憶装置及びその書込方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01225365A JPH01225365A (ja) | 1989-09-08 |
| JP2927794B2 true JP2927794B2 (ja) | 1999-07-28 |
Family
ID=12911378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63052316A Expired - Fee Related JP2927794B2 (ja) | 1988-03-04 | 1988-03-04 | 半導体記憶装置及びその書込方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2927794B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2793722B2 (ja) * | 1991-01-29 | 1998-09-03 | 富士通株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6289364A (ja) * | 1985-10-16 | 1987-04-23 | Seiko Instr & Electronics Ltd | 不揮発性半導体記憶装置 |
| JPS6477174A (en) * | 1987-09-18 | 1989-03-23 | Toshiba Corp | Manufacture of semiconductor device |
-
1988
- 1988-03-04 JP JP63052316A patent/JP2927794B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01225365A (ja) | 1989-09-08 |
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|---|---|---|---|
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