JPH05121765A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH05121765A
JPH05121765A JP4033493A JP3349392A JPH05121765A JP H05121765 A JPH05121765 A JP H05121765A JP 4033493 A JP4033493 A JP 4033493A JP 3349392 A JP3349392 A JP 3349392A JP H05121765 A JPH05121765 A JP H05121765A
Authority
JP
Japan
Prior art keywords
potential
insulating film
bit line
word line
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4033493A
Other languages
English (en)
Other versions
JP2965415B2 (ja
Inventor
Yoshinori Kotake
義則 小竹
Yasushi Okuda
寧 奥田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP4033493A priority Critical patent/JP2965415B2/ja
Priority to DE69228905T priority patent/DE69228905T4/de
Priority to DE69228905A priority patent/DE69228905D1/de
Priority to EP92111022A priority patent/EP0529234B1/en
Priority to US07/906,671 priority patent/US5359554A/en
Priority to KR92015377A priority patent/KR970002002B1/ko
Publication of JPH05121765A publication Critical patent/JPH05121765A/ja
Application granted granted Critical
Publication of JP2965415B2 publication Critical patent/JP2965415B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8616—Charge trapping diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

(57)【要約】 【目的】 高集積化の可能なかつ高速動作の不揮発メモ
リセルを備えた半導体装置を提供する。 【構成】 半導体基板１上に、ドレイン領域５と、一部
がドレイン領域５と重なる絶縁膜２と、絶縁膜２上のゲ
ート電極３とでソースのない記憶素子を形成する。半導
体側の伝導帯と価電子帯とのバンドギャップをドレイン
−ゲート間の第１設定電圧差に相当する値とし、半導体
側−絶縁膜２の界面における絶縁膜２の価電子帯と半導
体側の価電子帯と（又は伝導帯間）のバンドギャップを
ドレイン−基板間の第２設定電圧差に相当する値に設定
する。書き込みは、第２設定電圧差以上の電圧で価電子
帯を飛び越えた電荷を絶縁膜２にトラップさせる。読み
だしは第１設定電圧以上かつ第２設定電圧以下の電圧で
行い、消去は電荷の引き抜き，逆電荷の注入により行
う。ドレインと同一導電型のソースを設けてもよい。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ型の半導体記憶
装置に係り、特に超高集積化を図るための対策に関す
る。
【０００２】
【従来の技術】従来、超高集積半導体記憶回路としてフ
ラッシュ型ＥＥＰＲＯＭが考えられている（H.Kume et
c.VLSI Symp.pp.,1991 ）。以下図３０の（ａ），
（ｂ）を参照にしながら、従来の半導体記憶回路を説明
する。同図（ａ）は従来の半導体記憶装置の構造断面図
である。Ｐ型半導体基板ａの上には、酸化絶縁膜である
第１のＳｉＯ2 膜ｂ1 が形成され、さらに第１のＳｉＯ
2 膜ｂ1 の上には、多結晶Ｓｉ膜で形成したフローティ
ングゲートｄと、第２のＳｉＯ2 膜ｂ2 と、多結晶Ｓｉ
膜で形成したコントロールゲート電極ｃとが順に積層さ
れている。そして、上半導体基板ａの表面領域におい
て、上記第１のＳｉＯ2 膜ｂ1 の両端部には、ドレイン
領域ｅと、ソース領域ｆとが形成されている。また、層
間絶縁膜ｈを介してビット線を形成するアルミニウム金
属層ｇが積層されている。
【０００３】このようなフラッシュ型ＥＥＰＲＯＭはＤ
ＲＡＭに比べてキャパシタがないので高集積化が可能で
ある。同図（ｂ）はその回路配線構造例を示し、ビット
線Ｄ０，Ｄ１が各メモリセルＡ，Ｂ，Ｃ，Ｄのコントロ
ールゲート電極ｃに接続され、各ワード線Ｗ０，Ｗ１が
各メモリセルＡ，Ｂ，Ｃ，Ｄのドレインｅに接続され、
ソース線Ｓが各メモリセルＡ，Ｂ，Ｃ，Ｄのソースｆに
接続されている。同図に示されるように、フラッシュ型
ＥＥＰＲＯＭではＤＲＡＭに比べて簡単な回路で実現さ
れている。下記表１にはメモリセルＡを消去、“１”書
き込み、読みだし動作する時のＷ０、Ｗ１、Ｓ、Ｄ０、
Ｄ１の電位を示している。
【０００４】
【表１】 従来のフラッシュ型ＥＥＰＲＯＭでは高集積で、かつ高
速動作の半導体記憶装置集積回路を実現するために複数
のメモリセルを一括して消去する方式（セクターイレイ
ズ）か、あるいはブロック単位で一括して消去する方式
が採用されている。
【０００５】一方、特開平３―１６６７６８号公報に開
示される如く、図３１に示すように、第１導電型（Ｐ
型）の半導体基板上に、第１導電型（Ｐ型）のドレイン
領域ｉと、第２導電型（Ｎ型）のソース領域ｊを選択的
に形成し、上記ドレイン領域ｉからソース領域ｊにかけ
てトンネリングが可能な膜厚の絶縁膜ｋを形成し、この
絶縁膜ｋの上に電荷をトラップする情報記憶層ｌと、ゲ
ート電極ｍとを積層しておき、記憶内容の書き込み時、
ゲート電極ｍに所定の高電圧を与えて、ゲート電極ｍ直
下のドレイン領域ｉの表面部ｉ1 にバンド間トンネリン
グを生じさせ、このトンネリングにより発生した電子を
絶縁膜ｋを通過させて情報記憶層ｌにトラップさせるこ
とにより、不揮発情報を記憶させる一方、この記憶情報
の読みだしは、ゲート電極ｍに所定の読みだし電圧を与
え、ゲート電極ｍ直下のドレイン領域ｉの表面部ｉ1 に
バンド間トンネリングが生じてオンするか否かを検出す
ることで、行うようにしたものがある。すなわち、短チ
ャネル効果をなくすことでチャネル長さの短縮つまり高
集積化を可能とし、同時に読みだし動作の高速化をも図
ろうとするものである。
【０００６】また、特開平２―１０６０６８号公報に開
示される如く、図３３（ａ）に示すように、第１導電型
の半導体基板ｏの表面に各々第２導電型のソース領域ｐ
とドレイン領域ｑとを形成し、半導体基板ｏのソース領
域とドレイン領域ｑの端部間にＳｉＯ2 膜ｒを設け、こ
の上にゲート電極ｔを設けるとともに、上記ＳｉＯ2 膜
ｒの基板側に加速エネルギーが約１５ＫeVのＳｉ（又は
Ｇｅ等のIV族元素）イオン注入によりＳｉＯ2 膜ｒ中に
イオン注入領域ｓを形成して、このイオン注入領域ｓへ
の電荷の注入，放出を制御することにより、イオン注入
領域ｓに不揮発性メモリ機能をもたせるようにしたもの
も公知の技術である。すなわち、同図（ｂ）に示すよう
に、横軸をゲート−ソース間の電圧Ｖｇｓ、縦軸をドレ
イン電流Ｉｄとし、ドレイン−ソース間の電圧Ｖｄｓを
０．１Ｖ、基板バイアスを０Ｖとした状態で、ゲート−
ソース間電圧Ｖｇｓを−５Ｖから５ｖまでスイープする
場合（図中の曲線ｃo ）と、ゲート−ソース間電圧Ｖｇ
ｓを５Ｖから−５Ｖまでスイープする場合（図中の曲線
ｃ1 ）とでは閾値電圧が異なるというヒステリシス現象
を利用したものである。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
フラッシュ型ＥＥＰＲＯＭでは、ワード線はＴＴＬレベ
ルより大きい負の電位−９Ｖを必要とし、また、上記表
１のごとく、負の電位を含めて０Ｖ、５Ｖ、１０Ｖの４
値の電位を必要としている。さらに、ビット線の電位も
０Ｖ、１Ｖ、４Ｖとフローティングの４値を必要として
いるため、高速動作の実現が困難であるばかりでなく、
電源回路などの周辺回路の規模を大きくすることにな
り、高集積化の実現も困難である。加えて、ソース線に
も０Ｖ、５Ｖの２値の電位を必要としているため、高速
動作及び、高集積化の実現も困難であるという問題点も
有している。
【０００８】一方、従来最も高集積な半導体記憶回路と
されるＤＲＡＭは１ビット単位で読みだし書き込みが可
能であるが破壊読みだしであり、また読みだし及び書き
込み時に選択されたメモリセルと同一のワード線に接続
されている全てのメモリセルのデータが破壊されてしま
うため、各ビット線に検知増幅装置を接続して、破壊さ
れたデータを読みだし及び書き込みと同時に前記選択さ
れたメモリセルと同一のワード線に接続されている全て
のメモリセルを書き込み直してやらねばならない。さら
に、データの保持時間が１秒程度と非常に短いためにリ
フレッシュ動作も必要になり、動作速度を極めて遅く
し、かつ消費電力を大きくするという問題点も有してい
る。
【０００９】また、従来最も高速の半導体記憶回路とさ
れるＳＲＡＭは１ビット単位で読みだし書き込みが可能
であり、非破壊読みだしであり、かつリフレッシュ動作
が不要であるが、１ビットの記憶素子が４個以上のＭＯ
Ｓトランジスタで構成され、かつ１個のメモリセルに２
本のビット線が接続されているため、高集積化が困難で
あるという問題点を有している。すなわち、通常、ＳＲ
ＡＭの集積度はＤＲＡＭの４分の１であり、また、メモ
リセルはデータ保持状態でも電源を必要とするため消費
電力が大きい。
【００１０】一方、上記前者の公報のものは、不揮発な
情報を記憶することができ、かつ１トンジスタメモリセ
ルとなっているので、上述のようなＤＲＡＭやＳＲＡＭ
に比べ比較的高集積化の可能性はあるが、一方で下記の
ような問題があった。
【００１１】すなわち、ドレイン領域ｉとソース領域ｊ
とが逆導電型であるために、図３２に示すように、高集
積化すると、ソース領域リーク電流（図中の実線部）
や、ドレイン領域リーク電流（図中の破線部）が生じ、
これを防止するには、深い絶縁層等を形成する必要があ
る等の実用上困難な問題がある。
【００１２】また、上記後者の公報のものでは、ドレイ
ン領域ｑとソース領域ｐとが同じ導電型で形成されてい
るために、上述のようなリーク電流を回避することは容
易であるが、短チャネル効果により、ゲート長が短くな
るとパンチスルーが生じるため、集積度を上げることが
困難であるという問題があった。
【００１３】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、半導体基板のドレイン−ゲート間の
絶縁膜に不揮発の記憶機能をもたせることにより、集積
度の高いかつ高速動作の半導体記憶装置を提供すること
にある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の解決手段は、半導体記憶装置の１ビ
ットの記憶素子を、半導体基板とドレインとゲートとの
３端子構造にして、ソースを省略した構造とし、ドレイ
ン−ゲート間の絶縁膜をバンド状態の調整により不揮発
状態で電荷を保持する構造とし、かつその保持状態によ
ってゲート誘導ドレインリーク電流を変化させるヒステ
リシス効果を利用することにより、各端子間の印加電圧
に応じて、情報の記憶，読みだし，消去を行う半導体記
憶装置を提供することにある。
【００１５】具体的に、請求項１の発明に講じた手段
は、図１に示すように、半導体記憶装置の構成として、
第１導電型の半導体基板上に、該半導体基板表面に選択
的に形成された第２導電型のドレイン領域と、該ドレイ
ン領域の端部の少なくとも一部と重なるように上記半導
体基板上に形成された絶縁膜と、該絶縁膜上に形成され
たゲート電極とからなる記憶素子を設ける。
【００１６】そして、上記記憶素子において、上記ドレ
イン領域を含む半導体側における伝導帯と価電子帯との
バンドギャップをドレイン領域−ゲート電極間の第１設
定電圧差に相当するギャップ値に、かつ上記半導体側と
絶縁膜との界面における絶縁膜の価電子帯と半導体側の
価電子帯とのバンドギャップ又は絶縁膜の伝導帯と半導
体側の伝導帯とのバンドギャップをゲート電極の電位に
応じて変化するドレイン領域−半導体基板間の第２設定
電圧差に相当するギャップ値に設定することで、上記絶
縁膜を、電荷の保持により不揮発状態で情報を記憶可能
に設けたものである。
【００１７】請求項２の発明の講じた手段は、上記請求
項１の発明において、少なくとも１つの記憶素子の絶縁
膜を予め電荷をトラップした“１”状態に保持してお
く。
【００１８】そして、上記ドレイン領域−ゲート電極間
に上記第１設定電圧差以上の電圧を印加し、かつ上記ド
レイン領域−半導体基板間に上記第２設定電圧差よりも
低い電圧を印加して、ゲート誘導ドレインリーク電流値
に基づいて、記憶内容を読み出す読出手段を設けたもの
である。
【００１９】請求項３の発明の講じた手段は、上記請求
項１の発明において、上記ドレイン領域−ゲート電極間
に上記第１設定電圧差以上の電圧を印加し、かつ上記ド
レイン領域−半導体基板間に上記第２設定電圧差以上の
電圧を印加して、ゲート誘導ドレインリーク電流を発生
させることにより、上記絶縁膜に電荷をトラップさせて
“１”状態にする書込手段を設けたものである。
【００２０】請求項４の発明の講じた手段は、上記請求
項３の発明において、上記ドレイン領域−ゲート電極間
に上記第１設定電圧差以上の電圧を印加し、かつ上記ド
レイン領域−半導体基板間に上記第２設定電圧差よりも
低い電圧を印加して、ゲート誘導ドレインリーク電流値
に基づいて、記憶内容を読み出す読出手段を設けたもの
である。
【００２１】請求項５の発明の講じた手段は、上記請求
項１の発明において、少なくとも１つの記憶素子の絶縁
膜を予め電荷をトラップした“１”状態にしておく。
【００２２】そして、電荷を保持した“１”状態にある
記憶素子のゲート電極−半導体側間に所定の電圧を印加
して、絶縁膜から電荷を引き抜くことにより、絶縁膜を
“０”状態にする消去手段を設けたものである。
【００２３】請求項６の発明の講じた手段は、上記請求
項４の発明において、電荷を保持した“１”状態にある
記憶素子のゲート電極−半導体側間に所定の電圧を印加
して、絶縁膜から電荷を引き抜くことにより、絶縁膜を
“０”状態にする消去手段を設けたものである。
【００２４】請求項７の発明の講じた手段は、上記請求
項１の発明において、少なくとも１つの記憶素子の絶縁
膜を予め電荷をトラップした“１”状態にしておく。
【００２５】そして、電荷を保持した“１”状態にある
記憶素子の絶縁膜の両面間に高電界を印加し、ＦＮ電流
を生ぜしめて、保持電荷とは逆極性の電荷を上記絶縁膜
内に注入することにより、絶縁膜を“０”状態にする消
去手段を設けたものである。
【００２６】請求項８の発明の講じた手段は、上記請求
項４の発明において、電荷を保持した“１”状態にある
記憶素子の絶縁膜の両面間に高電界を印加し、ＦＮ電流
を生ぜしめて、保持電荷とは逆極性の電荷を上記絶縁膜
内に注入することにより、絶縁膜を“０”状態にする消
去手段を設けたものである。
【００２７】請求項９の発明の講じた手段は、上記請求
項１の発明において、当初に予めすべての記憶素子の絶
縁膜に電荷をトラップして、“１”状態にしておくよう
にしたものである。
【００２８】請求項１０の発明の講じた手段は、上記請
求項３の発明において、記憶素子を少なくとも４個設
け、少なくとも２本のワード線と少なくとも２本のビッ
ト線とを設けて、上記各ワード線には少なくとも２個の
記憶素子のゲート電極を接続し、上記各ビット線には少
なくとも２個の記憶素子のドレイン領域を接続してお
く。
【００２９】そして、書込手段を、選択ワード線電位Ｖ
kcw ，非選択ワード線電位Ｖknw ，選択ビット線電位Ｖ
kcb 及び非選択ビット線電位Ｖknb について、Ｐ型基板
ではＶkcw ＜Ｖknw かつＶknb ＜Ｖkcb に、Ｎ型基板で
はＶkcw ＞Ｖknw かつＶknb＞Ｖkcb に設定し、ワード
線の設定電位を２値にビット線の設定電位を２値にし
て、記憶内容を選択的に書き込むように構成したもので
ある。
【００３０】請求項１１の発明の講じた手段は、上記請
求項２又は４の発明において、記憶素子を少なくとも４
個設け、少なくとも２本のワード線と少なくとも２本の
ビット線とを設けて、上記各ワード線には少なくとも２
個の記憶素子のゲート電極を接続し、上記各ビット線に
は少なくとも２個の記憶素子のドレイン領域を接続して
おく。
【００３１】そして、読出手段を、選択ワード線電位Ｖ
ycw ，非選択ワード線電位Ｖynw ，選択ビット線電位Ｖ
ycb 及び非選択ビット線電位Ｖynb について、Ｐ型基板
ではＶycw ＜Ｖynw かつＶynb ＜Ｖycb に、Ｎ型基板で
はＶycw ＞Ｖynw かつＶynb＞Ｖycb に設定し、ワード
線の設定電位を２値にビット線の設定電位を２値にし
て、記憶内容を選択的に読み出すように構成したもので
ある。
【００３２】請求項１２の発明の講じた手段は、上記請
求項４の発明において、記憶素子を少なくとも４個設
け、少なくとも２本のワード線と少なくとも２本のビッ
ト線とを設けて、上記各ワード線には少なくとも２個の
記憶素子のゲート電極を接続し、上記各ビット線には少
なくとも２個の記憶素子のドレイン領域を接続してお
く。
【００３３】そして、書込手段及び読出手段を、書込時
の選択ワード線電位Ｖkcw ，書込時の非選択ワード線電
位Ｖknw ，読出時の選択ワード線電位Ｖycw 及び読出時
の非選択ワード線電位Ｖynw ，書込時の選択ビット線電
位Ｖkcb ，書込時の非選択ビット線電位Ｖknb ，読出時
の選択ビット線電位Ｖycb 及び読出時の非選択ビット線
電位Ｖynb について、Ｐ型基板では、Ｖkcw ＝Ｖycw ＜
Ｖknw ＝Ｖynw 、かつＶknb ＝Ｖynb ＜Ｖycb ＜Ｖkcb
に、Ｎ型基板では、Ｖkcw ＝Ｖycw ＞Ｖknw ＝Ｖynw 、
かつＶknb ＝Ｖynb ＞Ｖycb ＞Ｖkcb に設定し、ワード
線の設定電位を２値にビット線の設定電位を３値にし
て、選択的に書き込み，読み出しを行うように構成した
ものである。
【００３４】請求項１３の発明の講じた手段は、上記請
求項４の発明において、記憶素子を少なくとも４個設
け、少なくとも２本のワード線と少なくとも２本のビッ
ト線とを設けて、上記各ワード線には少なくとも２個の
記憶素子のゲート電極を接続し、上記各ビット線には少
なくとも２個の記憶素子のドレイン領域を接続してお
く。
【００３５】そして、書込手段及び読出手段を、書込時
の選択ワード線電位Ｖkcw ，書込時の非選択ワード線電
位Ｖknw ，読出時の選択ワード線電位Ｖycw 及び読出時
の非選択ワード線電位Ｖynw ，書込時の選択ビット線電
位Ｖkcb ，書込時の非選択ビット線電位Ｖknb ，読出時
の選択ビット線電位Ｖycb 及び読出時の非選択ビット線
電位Ｖynb について、Ｐ型基板では、Ｖkcw ＜Ｖknw ＝
Ｖycw ＜Ｖynw ，かつＶknb ＝Ｖynb ＜Ｖkcb ＝Ｖycb
に、Ｎ形基板では、Ｖkcw ＞Ｖknw ＝Ｖycw ＞Ｖynw ，
かつＶknb ＝Ｖynb ＞Ｖkcb ＝Ｖycb に設定し、ワード
線の設定電位を３値にビット線の設定電位を２値にし
て、選択的に書き込み，読み出しを行うように構成した
ものである。
【００３６】請求項１４の発明の講じた手段は、上記請
求項５又は７の発明において、記憶素子を少なくとも４
個設け、少なくとも２本のワード線と少なくとも２本の
ビット線とを設けて、上記各ワード線には少なくとも２
個の記憶素子のゲート電極を接続し、上記各ビット線に
は少なくとも２個の記憶素子のドレイン領域を接続して
おく。
【００３７】そして、消去手段を、選択ワード線電位Ｖ
scw ，非選択ワード線電位Ｖsnw ，選択ビット線電位Ｖ
scb 及び非選択ビット線電位Ｖsnb について、Ｐ型基板
ではＶscw ＞Ｖsnw かつＶsnb ＞Ｖscb に、Ｎ型基板で
はＶscw ＜Ｖsnw かつＶsnb＜Ｖscb に設定し、ワード
線の設定電位を２値にビット線の設定電位を２値にし
て、記憶内容を選択的に消去するように構成したもので
ある。
【００３８】請求項１５の発明の講じた手段は、上記請
求項６又は８の発明において、記憶素子を少なくとも４
個設け、少なくとも２本のワード線と少なくとも２本の
ビット線とを設けて、上記各ワード線には少なくとも２
個の記憶素子のゲート電極を接続し、上記各ビット線に
は少なくとも２個の記憶素子のドレイン領域を接続して
おく。
【００３９】そして、書込手段，読出手段及び消去手段
を、書込時の選択ワード線電位Ｖkcw 及び非選択ワード
線電位Ｖknw ，読出時の選択ワード線電位Ｖycw 及び非
選択ワード線電位Ｖynw ，消去時の選択ワード線電位Ｖ
scw 及び非選択ワード線電位Ｖsnw ，書込時の選択ビッ
ト線電位Ｖkcb 及び非選択ビット線電位Ｖknb ，読出時
の選択ビット線電位Ｖycb 及び非選択ビット線電位Ｖyn
b，並びに消去時の選択ビット線電位Ｖscb 及び非選択
ビット線Ｖsnb について、Ｐ型基板では、Ｖkcw ＝Ｖyc
w ＜Ｖknw ＝Ｖynw ＝Ｖsnw ＜Ｖscw 、かつＶknb ＝Ｖ
ynb ＝Ｖscb ＜Ｖycb ＜Ｖkcb ＝Ｖsnb に、Ｎ型基板で
は、Ｖkcw ＝Ｖycw ＞Ｖknw ＝Ｖynw ＝Ｖsnw ＞Ｖscw
、かつＶknb ＝Ｖynb ＝Ｖscb ＞Ｖycb ＞Ｖkcb ＝Ｖs
nb に設定し、ワード線の設定電位を３値にビット線の
設定電位を３値として、選択的に書き込み，読み出し及
び消去を行うように構成したものである。
【００４０】請求項１６の発明の講じた手段は、上記請
求項６又は８の発明において、記憶素子を少なくとも４
個設け、少なくとも２本のワード線と少なくとも２本の
ビット線とを設けて、上記各ワード線には少なくとも２
個の記憶素子のゲート電極を接続し、上記各ビット線に
は少なくとも２個の記憶素子のドレイン領域を接続して
おく。
【００４１】そして、書込手段，読出手段及び消去手段
を、書込時の選択ワード線電位Ｖkcw 及び非選択ワード
線電位Ｖknw ，読出時の選択ワード線電位Ｖycw 及び非
選択ワード線電位Ｖynw ，消去時の選択ワード線電位Ｖ
scw 及び非選択ワード線電位Ｖsnw ，書込時の選択ビッ
ト線電位Ｖkcb 及び非選択ビット線電位Ｖknb ，読出時
の選択ビット線電位Ｖycb 及び非選択ビット線電位Ｖyn
b，並びに消去時の選択ビット線電位Ｖscb 及び非選択
ビット線Ｖsnb について、Ｐ型基板では、Ｖkcw ＜Ｖkn
w ＝Ｖycw ＝Ｖsnw ＜Ｖynw ＜Ｖscw ，かつＶknb ＝Ｖ
ynb ＝Ｖscb ＜Ｖkcb ＝Ｖycb ＝Ｖsnb に、Ｎ型基板で
は、Ｖkcw ＞Ｖknw ＝Ｖycw ＝Ｖsnw ＞Ｖynw ＞Ｖscw
，かつＶknb ＝Ｖynb ＝Ｖscb ＞Ｖkcb ＝Ｖycb ＝Ｖs
nb に設定し、ワード線の設定電位を４値にビット線の
設定電位を２値にして、選択的に書き込み，読み出し及
び消去を行うように構成したものである。
【００４２】また、本発明のもう第２の解決手段は、半
導体記憶装置の１ビットの記憶素子を、第１導電型の半
導体基板と、第２導電型のソース及びドレインと、ゲー
トとの４端子構造にして、ドレイン−ソース間の干渉の
回避を容易としながら、ドレイン−ゲート間の絶縁膜を
バンド状態の調整により不揮発状態で電荷を保持する構
造とし、かつその保持状態によってゲート誘導ドレイン
リーク電流を変化させるヒステリシス効果を利用するこ
とにより、各端子間の印加電圧に応じて、情報の記憶，
読みだし，消去を行う半導体記憶装置を提供することに
ある。
【００４３】具体的に、請求項１７の発明の講じた手段
は、図２３に示すように、半導体記憶装置の構成とし
て、第１導電型の半導体基板上に、該半導体基板表面に
選択的に形成された第２導電型のドレイン領域と、該ド
レイン領域とは所定の距離を隔てて半導体基板表面に選
択的に形成された第２導電型のソース領域と、上記ドレ
イン領域の端部の少なくとも一部と重なり、かつ上記ソ
ース領域の端部に亘るように上記半導体基板上に形成さ
れた絶縁膜と、該絶縁膜上に形成されたゲート電極とか
らなる記憶素子を設ける。
【００４４】そして、上記ドレイン領域を含む半導体側
における伝導帯と価電子帯とのバンドギャップをドレイ
ン領域−ゲート電極間の第１設定電圧差に相当するギャ
ップ値以下の値に、かつ上記半導体側と絶縁膜との界面
における絶縁膜の価電子帯と半導体側の価電子帯とのバ
ンドギャップ又は絶縁膜の伝導帯と半導体側の伝導帯と
のバンドギャップをゲート電極の電位に応じて変化する
ドレイン領域−半導体基板間の第２設定電圧差に相当す
るギャップ値に設定し、上記絶縁膜を、電荷の保持によ
り不揮発状態で情報を記憶可能に設けたものである。
【００４５】請求項１８の発明の講じた手段は、上記請
求項１７の発明において、少なくとも１つの記憶素子の
絶縁膜を予め電荷をトラップした“１”状態に保持して
おく。
【００４６】そして、上記ドレイン領域−ゲート電極間
に上記第１設定電圧差以上の電圧を印加し、かつ上記ド
レイン領域−半導体基板間に上記第２設定電圧差よりも
低い電圧を印加して、ゲート誘導ドレインリーク電流値
に基づいて、記憶内容を読み出す読出手段を設ける構成
としたものである。
【００４７】請求項１９の発明の講じた手段は、上記請
求項１７の発明において、上記ドレイン領域−ゲート電
極間に上記第１設定電圧差以上の電圧を印加し、かつ上
記ドレイン領域−半導体基板間に上記第２設定電圧差以
上の電圧を印加して、ゲート誘導ドレインリーク電流を
発生させることにより、上記絶縁膜に電荷をトラップさ
せて“１”状態にする書込手段を設けたものである。
【００４８】請求項２０の発明の講じた手段は、上記請
求項１９の発明において、上記ゲート電極に所定の電圧
を印加し、かつ上記ドレイン領域−半導体基板間に上記
第２設定電圧差よりも低い電圧を印加して、ゲート誘導
ドレインリーク電流値に基づいて、記憶内容を読み出す
読出手段を設けたものである。
【００４９】請求項２１の発明の講じた手段は、上記請
求項１７の発明において、少なくとも１つの記憶素子の
絶縁膜を予め電荷をトラップした“１”状態にしてお
く。
【００５０】そして、電荷を保持した“１”状態にある
記憶素子のゲート電極に所定の電圧を印加して、絶縁膜
から電荷を引き抜くことにより、絶縁膜を“０”状態に
する消去手段を設けたものである。
【００５１】請求項２２の発明の講じた手段は、上記請
求項２０の発明において、電荷を保持した“１”状態に
ある記憶素子のゲート電極に所定の電圧を印加して、絶
縁膜から電荷を引き抜くことにより、絶縁膜を“０”状
態にする消去手段を設けたものである。
【００５２】請求項２３の発明の講じた手段は、上記請
求項１７の発明において、少なくとも１つの記憶素子の
絶縁膜を予め電荷をトラップした“１”状態にしてお
く。
【００５３】そして、電荷を保持した“１”状態にある
記憶素子の絶縁膜の両面間に高電界を印加し、ＦＮ電流
を生ぜしめて、保持電荷とは逆極性の電荷を上記絶縁膜
に注入することにより、絶縁膜を“０”状態にする消去
手段を設けたものである。
【００５４】請求項２４の発明の講じた手段は、上記請
求項２０の発明において、電荷を保持した“１”状態に
ある記憶素子の絶縁膜の両面間に高電界を印加し、ＦＮ
電流を生ぜしめて、保持電荷とは逆極性の電荷を上記絶
縁膜内に注入することにより、絶縁膜を“０”状態にす
る消去手段を設けたものである。
【００５５】請求項２５の発明の講じた手段は、上記請
求項１７の発明において、少なくとも１つの記憶素子の
絶縁膜を予め電荷をトラップした“１”状態にしてお
く。
【００５６】そして、ゲート電極を所定電位にしてドレ
イン領域−ソース領域間に一定電圧を印加して、ドレイ
ン−ソース間電流によって生じた，保持電荷とは逆極性
のホットキャリアを上記絶縁膜内に注入することによ
り、絶縁膜を“０”状態にする消去手段を設けたもので
ある。
【００５７】請求項２６の発明の講じた手段は、上記請
求項２０の発明において、ゲート電極を所定電位にして
ドレイン領域−ソース領域間に一定電圧を印加して、ド
レイン−ソース間電流によって生じた，保持電荷とは逆
極性のホットキャリアを上記絶縁膜内に注入することに
より、絶縁膜を“０”状態にする消去手段を設けたもの
である。
【００５８】請求項２７の発明の講じた手段は、上記請
求項１７の発明において、当初に予めすべての記憶素子
の絶縁膜に電荷をトラップして、“１”状態にしておく
ようにしたものである。
【００５９】請求項２８の発明の講じた手段は、上記請
求項１９の発明において、記憶素子を少なくとも４個設
け、少なくとも２本のワード線と少なくとも２本のビッ
ト線とを設けて、上記各ワード線には少なくとも２個の
記憶素子のゲート電極を接続し、上記各ビット線には少
なくとも２個の記憶素子のドレイン領域を接続してお
く。
【００６０】そして、書込手段を、選択ワード線電位Ｖ
kcw ，非選択ワード線電位Ｖknw ，選択ビット線電位Ｖ
kcb 及び非選択ビット線電位Ｖknb について、Ｐ型基板
ではＶkcw ＜Ｖknw かつＶknb ＜Ｖkcb に、Ｎ型基板で
はＶkcw ＞Ｖknw かつＶknb＞Ｖkcb に設定し、ワード
線の設定電位を２値にビット線の設定電位を２値にし
て、記憶内容を選択的に書き込むように構成したもので
ある。
【００６１】請求項２９の発明の講じた手段は、上記請
求項１８又は２０の発明において、記憶素子を少なくと
も４個設け、少なくとも２本のワード線と少なくとも２
本のビット線とを設けて、上記各ワード線には少なくと
も２個の記憶素子のゲート電極を接続し、上記各ビット
線には少なくとも２個の記憶素子のドレイン領域を接続
しておく。
【００６２】そして、読出手段を、選択ワード線電位Ｖ
ycw ，非選択ワード線電位Ｖynw ，選択ビット線電位Ｖ
ycb 及び非選択ビット線電位Ｖynb について、Ｐ型基板
ではＶycw ＜Ｖynw かつＶynb ＜Ｖycb に、Ｎ型基板で
はＶycw ＞Ｖynw かつＶynb＞Ｖycb に設定し、ワード
線の設定電位を２値にビット線の設定電位を２値にし
て、記憶内容を選択的に読み出すように構成したもので
ある。
【００６３】請求項３０の発明の講じた手段は、上記請
求項２０の発明において、記憶素子を少なくとも４個設
け、少なくとも２本のワード線と少なくとも２本のビッ
ト線とを設けて、上記各ワード線には少なくとも２個の
記憶素子のゲート電極を接続し、上記各ビット線には少
なくとも２個の記憶素子のドレイン領域を接続してお
く。
【００６４】そして、書込手段及び読出手段を、書込時
の選択ワード線電位Ｖkcw ，書込時の非選択ワード線電
位Ｖknw ，読出時の選択ワード線電位Ｖycw 及び読出時
の非選択ワード線電位Ｖynw ，書込時の選択ビット線電
位Ｖkcb ，書込時の非選択ビット線電位Ｖknb ，読出時
の選択ビット線電位Ｖycb 及び読出時の非選択ビット線
電位Ｖynb について、Ｐ型基板では、Ｖkcw ＝Ｖycw ＜
Ｖknw ＝Ｖynw 、かつＶknb ＝Ｖynb ＜Ｖycb ＜Ｖkcb
に、Ｎ型基板では、Ｖkcw ＝Ｖycw ＞Ｖknw ＝Ｖynw 、
かつＶknb ＝Ｖynb ＞Ｖycb ＞Ｖkcb に設定し、ワード
線の設定電位を２値にビット線の設定電位を３値にし
て、選択的に書き込み，読み出しを行うように構成した
ものである。
【００６５】請求項３１の発明の講じた手段は、上記請
求項２２，２４又は２６の発明において、記憶素子を少
なくとも４個設け、少なくとも２本のワード線と少なく
とも２本のビット線とを設けて、上記各ワード線には少
なくとも２個の記憶素子のゲート電極を接続し、上記各
ビット線には少なくとも２個の記憶素子のドレイン領域
を接続しておく。
【００６６】そして、書込手段，読出手段及び消去手段
を、書込時の選択ワード線電位Ｖkcw 及び非選択ワード
線電位Ｖknw ，読出時の選択ワード線電位Ｖycw 及び非
選択ワード線電位Ｖynw ，消去時の選択ワード線電位Ｖ
scw 及び非選択ワード線電位Ｖsnw ，書込時の選択ビッ
ト線電位Ｖkcb 及び非選択ビット線電位Ｖknb ，読出時
の選択ビット線電位Ｖycb 及び非選択ビット線電位Ｖyn
b，並びに消去時の選択ビット線電位Ｖscb 及び非選択
ビット線Ｖsnb について、Ｐ型基板では、Ｖkcw ＝Ｖyc
w ＜Ｖknw ＝Ｖynw ＝Ｖsnw ＜Ｖscw 、かつＶknb ＝Ｖ
ynb ＝Ｖscb ＝Ｖsnb ＜Ｖycb ＜Ｖkcb に、Ｎ型基板で
は、Ｖkcw ＝Ｖycw ＞Ｖknw ＝Ｖynw ＝Ｖsnw ＞Ｖscw
、かつＶknb ＝Ｖynb ＝Ｖscb ＝Ｖsnb ＞Ｖycb ＞Ｖk
cb に設定し、ワード線の設定電位を３値にビット線の
設定電位を３値にして、選択的に書き込み，読み出し、
かつ同一ワード線に接続される全記憶素子の記憶情報を
同時に消去するように構成したものである。
【００６７】請求項３２の発明の講じた手段は、上記請
求項２２，２４又は２６記載の半導体記憶装置におい
て、記憶素子を少なくとも４個設け、少なくとも２本の
ワード線と少なくとも２本のビット線とを設けて、上記
各ワード線には少なくとも２個の記憶素子のゲート電極
を接続し、上記各ビット線には少なくとも２個の記憶素
子のドレイン領域を接続しておく。
【００６８】そして、書込手段，読出手段及び消去手段
を、書込時の選択ワード線電位Ｖkcw 及び非選択ワード
線電位Ｖknw ，読出時の選択ワード線電位Ｖycw 及び非
選択ワード線電位Ｖynw ，消去時の選択ワード線電位Ｖ
scw 及び非選択ワード線電位Ｖsnw ，書込時の選択ビッ
ト線電位Ｖkcb 及び非選択ビット線電位Ｖknb ，読出時
の選択ビット線電位Ｖycb 及び非選択ビット線電位Ｖyn
b，並びに消去時の選択ビット線電位Ｖscb 及び非選択
ビット線Ｖsnb について、Ｐ型基板では、Ｖkcw ＝Ｖyc
w ＜Ｖknw ＝Ｖsnw ＝Ｖynw ＜Ｖscw ，かつＶknb ＝Ｖ
ynb ＜Ｖycb ＜Ｖkcb ＝Ｖscb ＝Ｖsnb に、Ｎ型基板で
は、Ｖkcw ＝Ｖycw ＞Ｖknw ＝Ｖsnw ＝Ｖynw ＞Ｖscw
，かつＶknb ＝Ｖynb ＞Ｖycb ＞Ｖkcb ＝Ｖscb ＝Ｖs
nb に設定し、ワード線の設定電位を３値にビット線の
設定電位を３値にして、選択的に書き込み，読み出し、
かつ全ワード線に接続された記憶素子の記憶内容を消去
するように構成したものである。
【００６９】請求項３３の発明の講じた手段は、上記請
求項１又は１７記載の半導体記憶装置において、半導体
基板をＳｉで構成し、絶縁膜をＳｉＯ2 膜で構成したも
のである。
【００７０】請求項３４の発明の講じた手段は、上記請
求項１又は１７の発明において、絶縁膜を多層膜で構成
したものである。
【００７１】請求項３５の発明の講じた手段は、上記請
求項１又は１７の発明において、絶縁膜内に、フローテ
ィングゲート電極を設け、該フローティングゲート電極
に電荷をトラップさせる構成としたものである。
【００７２】
【作用】以上の構成により、請求項１の発明では、半導
体記憶装置の記憶素子において、絶縁膜の価電子帯（又
は伝導帯）を越える電荷が入ると絶縁膜に電荷が不揮発
状態でトラップされるように構成されているので、この
電荷のトラップ状態の有無を“０”状態と“１”状態と
に区別して記憶しておくことが可能になる。
【００７３】その場合、１ビットの記憶素子が半導体基
板とゲート電極とドレイン領域との３端子で構成され、
１トランジスタメモリセルであるとともに、ソース領域
が不要なので、必然的にソース−ドレイン間のチャンネ
ルも不要となる。さらに、ドレイン領域しかないので、
集積回路を構成した場合に、ドレイン−ソース間の電流
の干渉のような回避困難な干渉が生ずることがない。し
たがって、半導体記憶装置の大幅な高集積化が可能にな
る。
【００７４】請求項２の発明では、読出手段により、ド
レイン領域−ゲート電極間に第１設定電圧差以上の電圧
が印加されると、半導体側のバンドが伝導帯と価電子帯
とのバンドギャップ以上に曲げられて、バンド間トンネ
リングによるゲート誘導ドレインリーク電流が生じる。
そのとき、絶縁膜に電荷が保持されて“１”状態にある
時には、電荷により電界が緩和されるので、電荷が保持
されていずに“０”状態にあるときよりもゲート誘導ド
レインリーク電流の値が小さい。したがって、この電流
値の相違から、絶縁膜の記憶内容が“０”か“１”かが
読み出されることになる。
【００７５】また、ドレイン領域−ゲート電極間の電圧
が第２設定電圧差よりも低いために、電荷が絶縁膜の価
電子帯（又は伝導帯）を越えて絶縁膜内に入ることがな
い。つまり、絶縁膜の記憶内容は影響を受けず、非破壊
読み出しである。したがって、例えば予め一定のパター
ンで各記憶素子の記憶状態が“０”又は“１”状態に設
定されていると、半導体記憶装置がＲＯＭとして機能す
ることになる。
【００７６】請求項３の発明では、書込手段により、ド
レイン領域−ゲート電極間に第１設定電圧差以上の電圧
が印加されると、半導体側のバンドが伝導帯と価電子帯
とのバンドギャップ以上に曲げられて、バンド間トンネ
リングによるゲート誘導ドレインリーク電流が生じると
ともに、ドレイン領域−半導体基板間にゲート電極の電
位に応じて変化する第２設定電圧差以上の電圧が印加さ
れると、ゲート電極と半導体側との界面において絶縁膜
の価電子帯と半導体の価電子帯とのバンドギャップ（又
は絶縁膜の伝導帯と半導体側の伝導帯とのバンドギャッ
プ）以上に半導体側のバンドが曲げられ、電荷が絶縁膜
の価電子帯（又は伝導帯）を越えて絶縁膜内にトラップ
され、絶縁膜が“１”状態に保持される。この電荷は、
逆電圧の印加あるいは逆極性の電荷の注入等がない限り
不揮発であるので、不揮発で“１”状態が記憶され、半
導体記憶装置に一定の記憶内容を書き込んで、ＰＲＯＭ
用素材として使用することが可能になる。
【００７７】請求項４の発明では、予め上方記憶部に記
憶された情報又は上記請求項３の発明における書込手段
により情報記憶部に書き込まれた情報が、上記請求項２
の発明と同様の作用により、読出手段で非破壊に読み出
される。したがって、半導体記憶装置がＰＲＯＭとして
使用可能になる。
【００７８】請求項５の発明では、電荷を保持し“１”
状態にある記憶素子において、消去手段により、ゲート
電極−半導体側に所定電圧以上の電圧が印加されると、
絶縁膜から電荷が半導体側に引き抜かれて、絶縁膜内の
保持電荷が消滅し、その記憶内容が“０”に変更され
る。したがって、半導体記憶装置に予め書き込まれた記
憶内容を書換えることが可能になる。
【００７９】請求項６の発明では、電荷を保持し“１”
状態にある記憶素子において、消去手段により、ゲート
電極−半導体側に所定電圧以上の電圧が印加されると、
上記請求項５の発明と同様の作用が得られる。したがっ
て、半導体記憶装置が、記憶の書き込み，読みだし及び
消去可能なＥＥＰＲＯＭ又は不揮発のＲＡＭとして機能
することになる。
【００８０】請求項７の発明では、電荷を保持し“１”
状態にある記憶素子において、消去手段により、絶縁膜
の両面間に高電界が印加されると、ＦＮ電流が生じて、
絶縁膜内に保持電荷とは逆極性の電荷が流入する。そし
て、この流入した電荷と保持電荷とが再結合して、絶縁
膜内の保持電荷が消滅し、その記憶内容が“０”に変更
される。したがって、半導体記憶装置の記憶内容の書き
換えが可能になる。
【００８１】請求項８の発明では、電荷を保持し“１”
状態にある記憶素子において、消去手段により、絶縁膜
の両面間に高電界が印加されると、上記請求項７の発明
と同様の作用が得られる。したがって、半導体記憶装置
が電気的に記憶の書き込み，読みだし及び消去可能なＥ
ＥＰＲＯＭ又は不揮発のＲＡＭとして機能することにな
る。
【００８２】請求項９の発明では、予めすべての記憶素
子の絶縁膜が“１”状態に保持されており、この状態か
ら“０”状態に変更されることで“０”書き込みが行わ
れ、再び“１”状態にすることで記憶内容の消去が可能
になる。その場合、記憶内容を読み出す際には、絶縁膜
に電荷が保持された“１”状態の方がゲート誘導ドレイ
ンリーク電流値が小さいので、現実に使用される記憶素
子の割合が通常少ないことを考慮すると、“０”状態の
記憶素子を“１”状態にすることで書き込みを行うもの
に比べて、消費電流が少なくて済むことになる。
【００８３】請求項１０の発明では、書込手段により、
ワード線の設定電位を２値とし、ビット線の設定電位を
２値として、記憶素子への選択書き込みが行われる。す
なわち、記憶素子の半導体基板，ドレイン領域及び絶縁
膜のバンド状態の調整によりトンネリングと価電子帯間
（又は伝導帯間）の飛び越えを利用した記憶の書き込み
を行うようにしたことで、単純な電位の設定による選択
書き込みが可能になる。したがって、書き込み動作が高
速となり、かつ電源回路等の周辺回路が単純化されて、
高集積化が可能になるとともに、半導体記憶装置が１ビ
ット単位の選択書き込みが可能なＰＲＯＭとして機能す
ることになる。
【００８４】請求項１１の発明では、読出手段により、
ワード線の設定電位を２値とし、ビット線の設定電位を
２値として、記憶素子の記憶内容の選択読みだしが行わ
れる。すなわち、記憶素子の半導体基板，ドレイン領域
及び絶縁膜のバンド状態の調整によりトンネリングによ
るゲート誘導ドレインリーク電流の大小を利用した記憶
の読みだしを行うようにしたことで、単純な電位の設定
による選択読みだしが可能になる。したがって、読みだ
し動作が高速となり、かつ電源回路等の周辺回路が単純
化されて、高集積化が可能になるとともに、半導体記憶
装置が１ビット単位の選択読みだしが可能なＲＯＭ或い
はＰＲＯＭとして機能することになる。
【００８５】請求項１２の発明では、書込手段及び読出
手段により、ワード線の設定電位を２値とし、ビット線
の設定電位を３値として、記憶素子の記憶内容の選択書
き込み及び選択読みだしが行われる。したがって、高速
動作及び高集積化が可能になるとともに、半導体記憶装
置が１ビット単位で選択書き込み，選択読みだしが可能
なＰＲＯＭとして機能することになる。
【００８６】請求項１３の発明では、書込手段及び読出
手段により、ワード線の設定電位を３値とし、ビット線
の設定電位を２値として、記憶素子の記憶内容の選択書
き込み及び選択読みだしが行われる。したがって、上記
請求項１２の発明と同様の作用が得られる。
【００８７】請求項１４の発明では、消去手段により、
ワード線の設定電位を２値とし、ビット線の設定電位を
２値として、記憶内容の選択消去が行われる。すなわ
ち、記憶素子の半導体基板，ドレイン領域及び絶縁膜の
バンド状態の調整によりトンネリングと価電子帯間（又
は伝導帯間）の飛び越しを利用した記憶保持機能が設け
られているので、単純な電位の設定による選択消去が可
能になる。したがって、消去動作が高速となり、かつ電
源回路等の周辺回路が単純化されて、高集積化が可能に
なるとともに、半導体記憶装置が１ビット単位で選択消
去つまり記憶内容の選択書き換えが可能なＰＲＯＭとし
て機能することになる。
【００８８】請求項１５の発明では、書込手段，読出手
段及び消去手段により、ワード線の設定電位を３値と
し、ビット線の設定電位を３値として、記憶素子への選
択書き込みと，記憶内容の選択読みだし及び選択消去が
行われる。したがって、単純な電位の設定によって、動
作の高速化が可能となり、かつ電源回路等の周辺回路が
単純化されて、高集積化が可能になるとともに、半導体
記憶装置が１ビット単位で選択書き込み，選択読みだし
及び選択消去が可能なＥＥＰＲＯＭとして、或いは不揮
発のＲＡＭとして機能することになる。
【００８９】請求項１６の発明では、書込手段，読出手
段及び消去手段により、ワード線の設定電位を４値と
し、ビット線の設定電位を２値として、記憶素子への選
択書き込みと，記憶内容の選択読みだし及び選択消去が
行われる。したがって、単純な電位の設定によって、上
記請求項１５の発明と同様の作用が得られる。
【００９０】請求項１７の発明では、半導体記憶装置の
記憶素子において、絶縁膜の価電子帯を越える電荷が入
ると絶縁膜に電荷が不揮発状態でトラップされるように
構成されているので、この電荷のトラップ状態の有無を
“０”状態と“１”状態とに区別して記憶しておくこと
が可能になる。
【００９１】その場合、１ビットの記憶素子が半導体基
板とゲート電極とドレイン領域とソース領域の４端子で
構成されるが、ソース領域がドレイン領域と同じ第２の
導電型で構成されているので、集積回路を構成した場合
に、ソース−ドレイン間の干渉を回避することが容易と
なる。したがって、半導体記憶装置の高集積化が可能に
なる。
【００９２】請求項１８の発明では、読出手段により、
ドレイン領域−ゲート電極間に第１設定電圧差以上の電
圧が印加されると、半導体側のバンドが伝導帯と価電子
帯とのバンドギャップ以上に曲げられて、バンド間トン
ネリングによるゲート誘導ドレインリーク電流が生じ
る。そのとき、絶縁膜に電荷が保持されて“１”状態に
ある時には、電荷により電界が緩和されるので、電荷が
保持されていずに“０”状態にあるときよりもゲート誘
導ドレインリーク電流の値が小さい。したがって、この
電流値の相違から、絶縁膜の記憶内容が“０”か“１”
かが読み出されることになる。
【００９３】また、ドレイン領域−ゲート電極間の電圧
が第２設定電圧差よりも低いために、電荷が絶縁膜の価
電子帯（又は伝導帯）を越えて絶縁膜内に入ることがな
い。つまり、絶縁膜の記憶内容は影響を受けず、非破壊
読み出しである。したがって、例えば予め一定のパター
ンで各記憶素子の記憶状態が“０”又は“１”状態に設
定されていると、半導体記憶装置がＲＯＭとして機能す
ることになる。
【００９４】請求項１９の発明では、書込手段により、
ドレイン領域−ゲート電極間に第１設定電圧差以上の電
圧が印加されると、半導体側のバンドが伝導帯と価電子
帯とのバンドギャップ以上に曲げられて、バンド間トン
ネリングによるゲート誘導ドレインリーク電流が生じる
とともに、ドレイン領域−ゲート電極間にゲート電極の
電位に応じて変化する第２設定電圧差以上の電圧が印加
されると、ゲート電極と半導体側との界面において絶縁
膜の価電子帯と半導体の価電子帯とのバンドギャップ
（又は絶縁膜の伝導帯と半導体側の伝導帯とのギャッ
プ）以上に半導体側のバンドが曲げられ、電荷が絶縁膜
の価電子帯（又は伝導帯）を越えて絶縁膜内にトラップ
され、絶縁膜が“１”状態に保持される。この電荷は、
逆電圧の印加あるいは逆極性の電荷の注入等がない限り
不揮発であるので、不揮発で“１”状態が記憶され、半
導体記憶装置に一定の記憶内容を書き込んで、ＰＲＯＭ
用素材として使用することが可能になる。
【００９５】請求項２０の発明では、電荷を保持し
“１”状態にある記憶素子と、電荷が保持されずに
“０”状態にある記憶素子の記憶状態が上記請求項１９
の発明と同様の作用により読出手段で非破壊に読み出さ
れる。したがって、半導体記憶装置がＰＲＯＭとして機
能することになる。
【００９６】請求項２１の発明では、電荷を保持し
“１”状態にある記憶素子において、消去手段により、
ゲート電極−半導体側に所定電圧以上の電圧が印加され
ると、絶縁膜から電荷が半導体側に引き抜かれて、絶縁
膜内の保持電荷が消滅し、その記憶内容が“０”に変更
される。したがって、半導体記憶装置に予め書き込まれ
た記憶内容を書換えることが可能になる。
【００９７】請求項２２の発明では、電荷を保持し
“１”状態にある記憶素子において、消去手段により、
ゲート電極−半導体側に所定電圧以上の電圧が印加され
ると、上記請求項２１の発明と同様の作用が得られる。
したがって、半導体記憶装置が、記憶の書き込み，読み
だし及び消去可能なＥＥＰＲＯＭとして機能することに
なる。
【００９８】請求項２３の発明では、電荷を保持し
“１”状態にある記憶素子において、消去手段により、
絶縁膜の両面間に高電界が印加されると、ＦＮ電流が生
じて、絶縁膜内に保持電荷とは逆極性の電荷が流入す
る。そして、この流入した電荷と保持電荷とが再結合し
て、絶縁膜内の保持電荷が消滅し、その記憶内容が
“０”に変更される。したがって、半導体記憶装置の記
憶内容の書き換えが可能になる。
【００９９】請求項２４の発明では、電荷を保持し
“１”状態にある記憶素子において、消去手段により、
絶縁膜の両面間に高電界が印加されると、上記請求項２
３の発明と同様の作用が得られる。したがって、半導体
記憶装置が電気的に記憶の書き込み，読みだし及び消去
可能なＥＥＰＲＯＭとして機能することになる。
【０１００】請求項２５の発明では、電荷を保持し
“１”状態にある記憶素子において、消去手段により、
所定のゲートバイアス下でドレイン−ソース間に一定電
圧が印加されると、ドレイン−ソース間の半導体基板表
面にチャネル電流が流れるとともに、ドレイン電位によ
ってチャネル方向に高電界が印加されているので、チャ
ネル電流の一部がホットキャリアとなって絶縁膜に流入
する。そして、このホットキャリアは絶縁膜の保持電荷
とは逆極性となることから、絶縁膜の保持電荷が中和さ
れ、“１”状態から“０”状態に変更される。したがっ
て、半導体記憶装置の記憶内容の書き換えが可能にな
る。
【０１０１】請求項２６の発明では、電荷を保持し
“１”状態にある記憶素子において、消去手段により、
所定のゲートバイアス下でドレイン−ソース間に一定電
圧が印加されると、上記請求項２５の発明と同様の作用
が得られる。したがって、半導体記憶装置が電気的に記
憶の書き込み，読みだし及び消去可能なＥＥＰＲＯＭと
して機能することになる。
【０１０２】請求項２７の発明では、当初から予めすべ
ての記憶素子の絶縁膜が“１”状態に保持されており、
この状態から“０”状態に変更されることで“０”書き
込みが行われ、再び“１”状態にすることで記憶内容の
消去が可能になる。その場合、記憶内容を読み出す際に
は、絶縁膜に電荷が保持された“１”状態の方がゲート
誘導ドレインリーク電流値が小さいので、現実に使用さ
れる記憶素子の割合が通常少ないことを考慮すると、
“０”状態の記憶素子を“１”状態にすることで書き込
みを行うものに比べて、消費電流が少なくて済むことに
なる。
【０１０３】請求項２８の発明では、書込手段により、
ワード線の設定電位を２値とし、ビット線の設定電位を
２値として、記憶素子への選択書き込みが行われる。す
なわち、記憶素子の半導体基板，ドレイン領域及び絶縁
膜のバンド状態の調整によりトンネリングと価電子帯間
（又は伝導帯間）の飛び越しを利用した記憶の書き込み
を行うようにしたことで、単純な電位の設定による選択
書き込みが可能になる。したがって、書き込み動作が高
速となり、かつ電源回路等の周辺回路が単純化されて、
高集積化が可能になるとともに、半導体記憶装置が１ビ
ット単位の選択書き込みが可能なＰＲＯＭとして機能す
ることになる。
【０１０４】請求項２９の発明では、読出手段により、
ワード線の設定電位を２値とし、ビット線の設定電位を
２値として、記憶素子の記憶内容の選択読みだしが行わ
れる。すなわち、記憶素子の半導体基板，ドレイン領域
及び絶縁膜のバンド状態の調整によりトンネリングによ
るゲート誘導ドレインリーク電流の大小を利用した記憶
の読みだしを行うようにしたことで、単純な電位の設定
による選択読みだしが可能になる。したがって、読みだ
し動作が高速となり、かつ電源回路等の周辺回路が単純
化されて、高集積化が可能になるとともに、半導体記憶
装置が１ビット単位の選択読みだしが可能なＲＯＭ又は
ＰＲＯＭとして機能することになる。
【０１０５】請求項３０の発明では、書込手段及び読出
手段により、ワード線の設定電位を２値とし、ビット線
の設定電位を３値として、記憶素子の記憶内容の選択書
き込み及び選択読みだしが行われる。したがって、高速
動作及び高集積化が可能になるとともに、半導体記憶装
置が１ビット単位で選択書き込み，選択読みだしが可能
なＰＲＯＭとして機能することになる。
【０１０６】請求項３１の発明では、書込手段，読出手
段及び消去手段により、ワード線の設定電位を３値と
し、ビット線の設定電位を３値として、記憶素子への選
択書き込み及び記憶内容の選択読みだしと、ワード線単
位の部分消去とが行われる。したがって、単純な電位の
設定によって、動作の高速化が可能となり、かつ電源回
路等の周辺回路が単純化されて、高集積化が可能になる
とともに、半導体記憶装置が、１ビット単位で選択書き
込み及び選択読みだしが可能で、ワード線単位で部分消
去が可能なＥＥＰＲＯＭとして機能することになる。
【０１０７】請求項３２の発明では、書込手段，読出手
段及び消去手段により、上記請求項３１の発明における
設定電位とは異なる大小関係で、ワード線の設定電位を
３値とし、ビット線の設定電位を３値として、記憶素子
への選択書き込み及び記憶内容の選択読みだしと、ワー
ド線単位の部分消去とが行われる。したがって、上記請
求項３１の発明と同様の作用が得られる。
【０１０８】請求項３３の発明では、半導体基板がＳｉ
で構成され、情報を記憶する絶縁膜としてＳｉＯ2 膜が
使用されるので、Ｓｉ基板の酸化による絶縁膜の形成が
可能になり、絶縁膜の特性が良好になるとともに、半導
体装置の製造が容易かつ安価なものとなる。また、Ｓｉ
Ｏ2 とＳｉとの親和性が良好で、Ｓｉ基板に生じる応力
が比較的小さくなる。さらに、ＳｉとＳｉＯ2 とのバン
ドの障壁高さが３．５ｅＶ程度であるために、ＴＴＬレ
ベルの動作電圧が実現することになる。
【０１０９】請求項３４の発明では、絶縁膜が多層膜構
造とされているので、そのうちの一つの絶縁膜に誘電率
の高い膜を使用すれば膜厚の増大が可能となり、電気的
耐圧が向上する。また、絶縁膜同士の界面に電荷がトラ
ップされやすいので、書込み時のトラップ効率が向上
し、“０”状態と“１”状態との読みだし電流の差が拡
大して、読みだしが容易となる。この読みだし電流差の
拡大によって、メモリセルの微細化や周辺の電流増幅回
路の縮小が可能になり、よりいっそうの高集積化が可能
になる。
【０１１０】請求項３５の発明では、絶縁膜内に設けら
れたフローティングゲート電極により、電荷がトラップ
されるので、“０”状態と“１”状態との読みだし電流
の差が拡大して、上記請求項３４の発明と同様の作用が
得られる。また、絶縁膜自体に電荷をトラップ及びデト
ラップさせるのに比べて、絶縁膜の耐久性が向上する。
【０１１１】
【実施例】以下、半導体記憶回路の実施例を図面を参照
しながら説明する。
【０１１２】（第１実施例）まず、請求項１〜１６の発
明に係る第１実施例について説明する。
【０１１３】図１（ａ）は本発明の第１実施例における
半導体記憶装置の１ビットの記憶素子の断面構造を示
す。同図において、Ｐ型（第１導電型）の半導体基板１
表面には、リン等をドーピングしてなるＮ型（第２導電
型）のドレイン領域５が形成されている。そして、半導
体基板１上には、上記ドレイン領域５の端部と一部が重
なるように形成されたＳｉＯ2 からなる絶縁膜であるゲ
ート酸化膜２が設けられ、このゲート酸化膜２は、後述
のように、電荷をトラップして不揮発状態で情報を記憶
する部位である。さらに、上記ゲート酸化膜２の左方は
素子分離部６として厚膜に形成され、ゲート酸化膜２の
端部から素子分離部６の一部に亘る面上には、多結晶Ｓ
ｉ膜からなるゲート電極３が積層されている。上記半導
体基板１，ドレイン領域５，ゲート酸化膜２及びゲート
電極３により、１ビットのメモリセルが構成されてい
る。
【０１１４】なお、今回、試作した前記半導体記憶装置
では、ゲート酸化膜２の厚さＴoxは７ｎｍ、ゲート電極
３にはｎ＋多結晶Ｓｉ膜を用い、ゲート電極３の幅Ｗは
２０μｍとしている。また、ドレイン領域５は加速エネ
ルギー４０ＫｅＶ、ドーズ量６．０×１０15（ｉｏｎｓ
／ｃｍ2 ）のＡｓイオン注入により形成されている。
【０１１５】上記半導体記憶装置にはソース領域がない
ため、上記メモリセルは、回路図では図１（ｂ）に示す
記号で表現され、３端子メモリセルである。そして、半
導体記憶回路のワード線ＷLnはゲート電極３に、ビット
線ＢLnはドレイン領域５の電極に接続される。
【０１１６】また、半導体記憶装置の集積回路は、図２
に示すようにメモリセルアレーとワード線ＷLnを選択す
る行デコーダとビット線ＢLnを選択する列デコーダとビ
ット線から読みだされたデータを増幅するセンスアンプ
とからなる。
【０１１７】まず、Ｐ型Ｓｉ基板とＮ型ドレインとＳｉ
Ｏ2 ゲート酸化膜を使用した場合について、上記メモリ
セルにおける書き込み，読み込み，消去の基本動作を説
明する。
【０１１８】１．基本動作 １） “１”書き込み動作（１） 図３（ａ）は、第１実施例における“１”書き込み動作
（１）の場合の基本動作を示す断面図、図３（ｂ）は図
３（ａ）のｂ−ｂ線に沿った方向におけるバンド図、図
３（ｃ）は図３（ａ）のｃ−ｃ線に沿ったドレイン領域
５−半導体基板１間におけるバンド図である。
【０１１９】すなわち、ゲート電位Ｖｇを０Ｖ、基板電
位Ｖｓｕｂを０Ｖ、ドレイン電位Ｖｄｓを８Ｖ以上にす
ると、ゲートドレインオーバーラップ領域５ａにおい
て、図３（ｂ）に示すように、半導体Ｓｉのバンド（伝
導帯１１及び価電子帯１２）がＳｉ−ゲート酸化膜２の
界面に垂直な方向にバンドギャップφｓｉ以上に曲げら
れ、バンド間トンネリングにより電子９ａ、９ｂ、９ｃ
とホール８ａ、８ｂ、８ｃが発生する。同時に，図４
（ｃ）に示すように、Ｓｉ−ＳｉＯ2 界面に沿った方向
にも半導体Ｓｉのバンド１１，１２が曲げられ、さらに
ゲート酸化膜２のバンド（伝導帯１３及び価電子帯１
４）も曲げられることにより、例えばバンド間トンネリ
ングにより発生したホール８ｃのエネルギー準位はＳｉ
基板１領域の価電子帯１４よりも低く、ホール８ｃはＳ
ｉ−ＳｉＯ2界面においてゲート酸化膜２の価電子帯１
４を容易に飛び越え、図３（ｂ）に示すように、ゲート
酸化膜２内にトラップされる。つまり、後述のように、
不揮発状態で“１”状態（電荷保持状態）が記憶された
ことになり、上記動作により、請求項３の発明にいう書
込手段が構成されている。
【０１２０】ここで、ホール８がゲート酸化膜２の価電
子帯１４を容易に飛び越えるためには、ドレイン−基板
間電圧は、Ｓｉ基板１領域のゲート酸化膜２（Ｓｉ
Ｏ2 ）の価電子帯１４とＳｉ基板１の価電子帯１２との
差φｏｘ以上でなければならない。
【０１２１】図４は上記“１”書き込み動作における電
流−電圧特性を示し、図中、横軸はドレイン−基板間電
圧Ｖｄｓ、縦軸はドレイン電流Ｉｄである。ここで、基
板電位Ｖｓｕｂ及びゲート電極３の電位Ｖｇを０Ｖにし
た状態で、ドレイン−基板間電圧Ｖｄｓを０Ｖから９Ｖ
までスイープして、ドレイン電流Ｉｄを測定すると、ゲ
ートドレインオーバーラップ領域５ａにおいてゲート誘
導ドレインリーク電流（Gate Induced Drain Leakage C
urrent）が発生することにより、ドレイン−基板間に電
流が流れる。図４において実線で示す曲線Ｃ0 は一回目
に測定したドレイン電流−ドレイン電圧特性曲線、破線
で示す曲線Ｃ1 は二回目以降に測定したドレイン電流−
ドレイン電圧特性曲線を示している。一回目より二回目
以降のゲート誘導リーク電流の閾値電圧が高くなること
が観測され、二回目以降のゲート誘導リーク電流の閾値
電圧は高いまま一定に保たれている。
【０１２２】なお、以下の特性図においては、すべての
曲線Ｃo は“０”状態を、すべての曲線Ｃ1 は“１”状
態を表すものとする。
【０１２３】さらに、ゲート誘導リーク電流の閾値電圧
が高くなった前記半導体記憶装置にゲート電位Ｖｇを−
７Ｖ、ドレイン−基板間電圧Ｖｄｓを０Ｖ、基板電位Ｖ
ｓｕｂを０Ｖにして、ＦＮ電流（Fowler-Nordheim Curr
ent ）を発生させた後に、図４と同じ測定条件、すなわ
ち基板バイアスを０Ｖ、ゲート電位Ｖｇを０Ｖ、ドレイ
ン−基板間電圧Ｖｄｓを０Ｖから９Ｖまでスイープして
ドレイン電流Ｉｄを測定すれば、図４の曲線Ｃ0 と同じ
ドレイン電流−ドレイン電圧特性曲線になる。すなわち
ＦＮ電流によって前記半導体記憶装置のゲート誘導ドレ
インリーク電流の閾値電圧は初期状態に戻る。
【０１２４】図４において、ゲート誘導ドレインリーク
電流が発生し始める点Ａをサブブレークダウンポイント
（このときのドレイン−ゲート間の電圧差が請求項１の
発明にいう第１設定電圧差である）、“０”状態と
“１”状態のゲート誘導ドレインリーク電流が等しくな
る点Ｂをディープブレークダウンポイント（このときの
所定ゲート電位下におけるドレイン−基板間の電圧差が
請求項１の発明にいう第２設定電圧差）とする。つま
り、ドレイン−基板間電圧Ｖｄｓがサブブレークダウン
点Ａ以下では、上述のバンド間トンネリングが起こらな
いが、ドレイン−基板間電圧Ｖｄｓがディープブレーク
ダウン点Ｂ以上になると、バンド間トンネリング及び電
荷の価電子帯間の飛び越しによるホール８のトラップが
大きく起こることが分かる。
【０１２５】ここで、上記サブブレークダウンポイント
Ａにおいて、ドレイン−ゲート間の電圧差（＝第１設定
電圧差（例えば２．１Ｖ））に相当するギャップ値
（２．１ｅＶ）が、ゲート酸化膜２への印加分をも考慮
すると、シリコン（Ｓｉ）のバンドギャップ値（＝１．
１ｅＶ）よりも大きいようになされている。つまり、半
導体側における伝導帯と価電子帯とのバンドギャップ
は、ドレイン−ゲート間の第１設定電圧差以下の値に設
定されている。また、後述のように、ディープブレーク
ダウンポイントＢは、ゲート電圧Ｖｇに依存して変化す
る。そして、この第１設定電圧差及び第２設定電圧差
は、半導体記憶装置の読みだし，書込み，消去を行う電
位差を設計すれば、それに応じて、適度に決定すること
ができ、さらに、この第１設定電圧差及び第１設定電圧
差に基づいて、ドレイン領域５の不純物ドーズ量や、ゲ
ート酸化膜２の膜厚，材質等を調整し、半導体基板１，
ドレイン領域５，ゲート酸化膜２等のバンドギャップ値
を適合させることができる。したがって、第１設定電圧
差及び第２設定電圧差の具体的な値は、本実施例の値に
限定されるものではない。
【０１２６】なお、本実施例では、Ｐ型の半導体基板１
を使用しているために、絶縁膜２の価電子帯と半導体基
板側の価電子帯とのバンドギャップを第２設定電圧差に
相当するギャップ値に設定したが、Ｎ型の半導体基板を
使用した場合には、絶縁膜２の伝導帯と半導体基板側の
伝導帯とのバンドギャップが第２設定電圧差に相当する
ギャップ値に設定されていればよい。、以上のようなヒ
ステリシス効果を利用して、ゲート誘導リーク電流の閾
値電圧が低い場合、すなわち図４の曲線Ｃ0 の場合を
“０”状態、閾値電圧が高い場合、すなわち図４の曲線
Ｃ1 の場合を“１”状態とし、電荷保持の有無によって
変化するゲート誘導ドレインリーク電流の相違に基づ
き、これをメモリーとして使用することができる。
【０１２７】２） “１”書き込み動作（２） 上述の説明では、ゲート電位を０Ｖに、ドレイン電位を
８Ｖにしたが、本発明の書込手段は、かかる電圧の印加
方法に限定されるものではなく、図５に示すように、ゲ
ート電位Ｖｇを−３Ｖ、基板電位Ｖｓｕｂを０Ｖ、ドレ
イン電位を５Ｖ以上にした場合についても同様にして起
こる。図６にはゲート電位Ｖｇを−３Ｖ、基板電位Ｖｓ
ｕｂを０Ｖ、ドレイン電位Ｖｄｓを５Ｖ以上にした場合
の“１”書き込み動作における電流−電圧特性を示し、
横軸はドレイン−基板間電圧Ｖｄｓ、縦軸はドレイン電
流Ｉｄである。サブブレークダウン点ＡはＶｄｓ＝０Ｖ
になり、ディープブレークダウン点ＢはＶｄｓ＝５Ｖに
なる。つまり、ディープブレークダウンポイントＢの電
圧値はゲート電極３の電位に応じて変化するものであ
る。その場合、図６に示すように、ゲート電位Ｖｇを負
にすればドレイン−基板間電圧Ｖｄｓを小さくできる利
点がある。
【０１２８】３） 読みだし動作（１） 図７（ａ）は、メモリセルにおける読みだし動作（１）
で“１”状態を読みだした場合の断面構造、図７（ｂ）
は、上記図７（ａ）のｂ−ｂ線に沿った方向におけるバ
ンド図である。
【０１２９】すなわち、“１”書き込み動作でゲート酸
化膜２内にトラップされたホール８ｃはゲートドレイン
オーバーラップ領域５ａの電界を緩和するため、ゲート
電位Ｖｇを０Ｖ、基板電位Ｖｓｕｂを０Ｖ、ドレイン電
位Ｖｄｓを５Ｖにしても、ゲートドレインオーバーラッ
プ領域５ａにおいては、図７（ｂ）に示すように半導体
Ｓｉのバンド１１，１２がＳｉ−ゲート酸化膜２の界面
に垂直な方向にほとんど曲げられず、バンド間トンネリ
ングがほとんど起こらないことが示されている。
【０１３０】次に、図８（ａ）は、メモリセルにおける
読みだし動作（１）で“０”状態を読みだした場合の断
面図、図８（ｂ）は、図８（ａ）のｂ−ｂ線に沿った方
向におけるバンド図、図８（ｃ）は、図８（ａ）のｃ−
ｃ線に沿った方向におけるバンド図である。
【０１３１】すなわち、“０”状態（後述の消去後）の
半導体記憶装置においては、ゲート酸化膜２内にホール
がトラップされていないためゲートドレインオーバーラ
ップ領域５ａの電界が緩和されず、ゲート電位Ｖｇを０
Ｖ、基板電位Ｖｓｕｂを０Ｖ、ドレイン電位Ｖｄｓを５
Ｖにすると、ゲートドレインオーバーラップ領域５ａに
おいて、図８（ｂ）に示すように半導体Ｓｉのバンド１
１，１２がＳｉ−ゲート酸化膜２の界面に垂直な方向に
バンドギャップφｓｉ以上に曲げられ、バンド間トンネ
リングにより電子９とホール８が発生し、ドレイン電流
が生じる。一方、図８（ｃ）に示すように、Ｓｉ−Ｓｉ
Ｏ2 界面に沿った方向には半導体Ｓｉの伝導帯１１もゲ
ート酸化膜２の伝導帯１３もあまり曲げられず、バンド
間トンネリングにより発生したホール８のエネルギー準
位はＳｉ基板１領域の価電子帯１４よりも高いので、ホ
ール８はＳｉ−ＳｉＯ2 の界面においてゲート酸化膜２
の価電子帯１４を飛び越えられず、ゲート酸化膜２内に
トラップされない。従って、本発明の半導体記憶装置は
非破壊読みだしである。上記動作により、請求項２又は
４の発明にいう読出手段が構成されている。
【０１３２】ここで、読みだしは、上記図４において、
ドレイン−基板間電圧Ｖｄｓをサブブレークダウン点Ａ
とディープブレークダウン点Ｂの間の電位にして（つま
り、第１設定電圧差以上、かつ第２設定電圧差よりも低
い電圧の印加状態で）、その時のドレイン電流値Ｉｄの
大きさにより行なう。今回試作した半導体記憶装置の場
合にはゲート電位Ｖｇを０Ｖ、基板電位Ｖｓｕｂを０Ｖ
にする場合にはＶｄｓ＝５Ｖを読みだし電位にすれば
“０”状態の電流値と“１”状態の電流値の比が最も大
きい。
【０１３３】図９は、ゲート電位Ｖｇを０Ｖ、基板電位
Ｖｓｕｂを０Ｖにした場合の電流−電圧特性を示す。横
軸はドレイン−基板間電圧Ｖｄｓ、縦軸はドレイン電流
Ｉｄであって、ドレイン−基板間電圧Ｖｄｓを０Ｖから
５Ｖまでと、５Ｖから０Ｖまでの双方向でスイープして
いる。“０”状態と“１”状態がそれぞれ保たれてお
り、本発明の半導体記憶装置が不揮発性であることが分
かる。
【０１３４】また、図１０にはドレイン電位Ｖｄｓを５
Ｖ、基板電位Ｖｓｕｂを０Ｖにした場合の電流−電圧特
性を示す。横軸はゲート電位Ｖｇ、縦軸はドレイン電流
Ｉｄである。ゲート電位Ｖｇを０Ｖから３Ｖまでと、３
Ｖから０Ｖまでの双方向でスイープしている。この場合
も“０”状態と“１”状態がそれぞれ保たれていること
が分かる。このデータからＶｇ＝３ＶにしてＶｄ＝５Ｖ
にした後Ｖｇ＝０Ｖにすることによっても読みだし動作
を行えることになる。これは、ソース電極が存在しない
場合の利点の１つである。
【０１３５】４） 読みだし動作（２） 以上の動作は、“１”状態の半導体記憶装置において
は、ゲート電位Ｖｇを−３Ｖ、基板電位Ｖｓｕｂを０
Ｖ、ドレイン電位を２Ｖにした場合についても略同様で
ある。図１１（ａ）は、このときのメモリセルの断面
図、図１１（ｂ）は、ｂ−ｂ線に沿った方向におけるバ
ンド図であって、このバンド状態から上述の場合、図７
（ｂ）と同様の理由によって、バンド間トンネリングが
ほとんど起こらないことが分かる。
【０１３６】一方、“０”状態（消去後）の半導体記憶
装置においては、図１２（ａ）の断面図及び同図（ｂ）
のバンド図に示すように、ゲート電位Ｖｇを−３Ｖ、基
板電位Ｖｓｕｂを０Ｖ、ドレイン電位Ｖｄｓを２Ｖにす
ると、バンド間トンネリングが生じる。ただし、ゲート
酸化膜２の価電子帯１４へのホール８の飛び越しは生じ
ず、ホール８はゲート酸化膜２内にトラップされない。
【０１３７】図１３にはゲート電位Ｖｇを−３Ｖ、基板
電位Ｖｓｕｂを０Ｖにした場合の電流−電圧特性を示
す。横軸はドレイン電位Ｖｄｓ、縦軸はドレイン電流Ｉ
ｄである。ドレイン−基板間電圧Ｖｄｓを０Ｖから３Ｖ
までと、３Ｖから０Ｖまでの双方向でスイープしてい
る。“０”状態と“１”状態がそれぞれ保たれている。
【０１３８】 ５） “０”書き込み動作（消去動作）（１） 図１４（ａ）はメモリセルの断面図、図１４（ｂ）は、
同図（ａ）のｂ−ｂ線に沿った方向におけるバンド図を
示す。
【０１３９】すなわち、ゲート電位Ｖｇを８Ｖ以上、基
板電位Ｖｓｕｂを０Ｖ、ドレイン電位Ｖｄｓを０Ｖにす
ると、図１４（ｂ）に示すようにゲート酸化膜２にゲー
ト電極３から基板１方向に高電界がかかり、トラップさ
れていたホール８ｃがデトラップされ、メモリセルは
“０”状態（初期状態）に戻る。
【０１４０】図１５は、上述の“０”書き込み動作にお
ける電流−電圧特性を示す。横軸はドレイン−基板間電
圧Ｖｄｓ、縦軸はドレイン電流Ｉｄであり、基板電圧Ｖ
ｓｕｂは０Ｖである。図１５の破線で示すように“１”
状態であるメモリセルのゲート電位Ｖｇを８Ｖにしてド
レイン−基板間電圧Ｖｄｓを５Ｖから０Ｖまでスイープ
し、連続して図１５の実線で示すようにゲート電位Ｖｇ
を−３Ｖにしてドレイン−基板間電圧Ｖｄｓを０Ｖから
５Ｖまでスイープしている。図１５の一点鎖線Ｃ1sは、
“１”状態であるメモリセルのゲート電位Ｖｇを−３Ｖ
にしてドレイン−基板間電圧Ｖｄｓを０Ｖから５Ｖまで
スイープした場合の特性である。ゲート電位Ｖｇを８Ｖ
にしてドレイン−基板間電圧Ｖｄｓを５Ｖから０Ｖまで
スイープしたことにより“１”状態から“０”状態にな
っている。上述の動作により、請求項５又は６の発明に
いう消去手段が構成されている。
【０１４１】尚、上記図１５では、“０”書き込み動作
にゲート電位Ｖｇを８Ｖにしてドレイン−基板間電圧Ｖ
ｄｓを５Ｖから０Ｖまでスイープして行ったが、ドレイ
ン−基板間電圧Ｖｄｓを０Ｖにしてゲート電位Ｖｇを８
Ｖにするだけでも“０”書き込みを行える。
【０１４２】 ６） “０”書き込み動作（消去動作）（２） 図１６（ａ）は、“０”書き込み（２）時におけるメモ
リセルの断面図、図１６（ｂ）は、図１６（ａ）のｂ−
ｂ線に沿った方向におけるバンド図である。
【０１４３】ここで、電圧−電流特性は省略するが、ゲ
ート電位Ｖｇを−８Ｖ以上、基板電位Ｖｓｕｂを０Ｖ、
ドレイン電位Ｖｄｓを０Ｖにすると、図１６（ｂ）に示
すようにゲート酸化膜２に基板１からゲート３方向に高
電界がかかり、ＦＮ電流による電子９ｄとトラップされ
ていたホール８ｃが再結合１７をすることにより、ゲー
ト酸化膜２内のホール８ｃが消滅して、メモリセルは
“０”状態（初期状態）に戻る。上述の電圧の印加動作
により、請求項７又は８の発明にいう消去手段が構成さ
れている。
【０１４４】なお、Ｎ型Ｓｉ基板とＰ型ドレインを使用
した場合についても同様の記憶特性が得られるが、以上
の説明において電圧は正負が逆になり、電界の方向も逆
になり、さらに“１”書き込み動作ではゲート酸化膜の
伝導帯に電子がトラップされることにより行われる。
【０１４５】２．回路動作 次に、上記メモリセルを集積してなる集積回路の回路動
作について説明する。半導体記憶装置の集積回路におい
て、読みだし動作を１セル単位で行えるだけならＲＯＭ
であり、さらに“１”書き込み動作を１セル単位で行え
ることでＰＲＯＭまたはＥＥＰＲＯＭになり、さらに
“０”書き込み動作を１セル単位で行うことでＲＡＭに
なる。
【０１４６】以下、Ｐ型Ｓｉ基板とＮ型ドレインとＳｉ
Ｏ2 ゲート酸化膜を使用した半導体記憶装置を使った４
ビット集積回路の場合について説明する。以下の説明に
おいて、メモリセルＷは選択されるセル、メモリセルＸ
はメモリセルＷと同じワード線上にある非選択セルを代
表しており、メモリセルＹはメモリセルＷと同じビット
線上にある非選択セルを代表しており、メモリセルＺは
メモリセルＷとはワード線もビット線も異なる非選択セ
ルを代表している。
【０１４７】１） “１”書き込み回路動作 図１７（ａ）は、第１実施例の半導体集積回路のメモリ
セルアレーの一部を抜き出した回路図であり、図１７
（ｂ），（ｃ），（ｄ）は、それぞれメモリセルＷを
“１”状態に選択書き込みを行なう場合の各メモリセル
Ｗ，Ｘ，Ｙ，Ｚにおける動作特性を示す特性図である。
【０１４８】図１７（ａ）のように、ワード線ＷLnとビ
ット線ＢLnが網の目のように配置された半導体記憶装置
の集積回路において、メモリセルＷのみを選択して
“１”状態に書き込むために、上述の“１”書き込み動
作（２）を使う。ワード線ＷL0に−３Ｖ（選択ワード線
電位Ｖkcw ）、ワード線ＷL1に０Ｖ（非選択ワード線電
位Ｖknw ）、ビット線ＢLoに５Ｖ（選択ビット線電位Ｖ
kcb ）、ビット線ＢL1に０Ｖ（非選択ビット線電位Ｖkn
b ）を印加すると、つまり上記ワード線の設定電位を選
択ワード線電位Ｖkcw と非選択ワード線電位Ｖknw との
２値とし、上記ビット線の設定電位を選択ビット線電位
Ｖcbと非選択ビット線電位Ｖnbとの２値とし、Ｖkcw ＜
Ｖknw かつＶknb ＜Ｖkcb に設定する。メモリセルＷは
図１７（ｂ）に示すｗの状態になり“１”書き込み動作
（２）である。この動作により、請求項１０の発明にい
う書込手段の選択書き込みの機能が構成されている。
【０１４９】そのとき、メモリセルＸは図１７（ｂ）に
示す点ｘの状態にあり、ドレイン−基板間電圧Ｖｄｓが
０Ｖであるからバンド間トンネリングが起こらないため
“１”書き込みにはならず、ゲート電圧Ｖｇが−３Ｖで
あるからデトラップも起こらず、またＦＮ電流も発生し
ないから“０”書き込みにもならない。一方、メモリセ
ルＹは、図１７（ｃ）に示す点ｙ０、ｙ１の状態にあ
り、読みだし動作（１）に相当しており、“１”及び
“０”状態が変化しない。メモリセルＺは図１７（ｃ）
に示す点ｚの状態にあり、Ｖｄｓ＝Ｖｇ＝基板電圧Ｖｓ
ｕｂ＝０Ｖとなっているので、“１”状態及び“０”状
態が変化しない。
【０１５０】尚、ワード線ＷL とビット線ＢL の電圧の
設定はどちらからでもよく、同時に行なってもよい。
【０１５１】尚、上記した説明では１個のメモリセルＷ
のみを“１”状態に書き込んだが、１個以上のメモリセ
ルを同時に“１”状態に書き込んでもよい。例えばメモ
リセルＷ及びＸ、またはメモリセルＷ及びＹ、またはメ
モリセルＷ，Ｘ，Ｙ及びＺは同時に“１”書き込みでき
る。
【０１５２】また、Ｎ型基板ではＶkcw ＞Ｖknw かつＶ
knb ＞Ｖkcb に設定することで、上述と同様の作用が得
られる。
【０１５３】２） 読みだし回路動作（１） 次に、メモリセルＷのみを選択して読みだすために、読
みだし動作（１）を使う場合について説明する。
【０１５４】図１８（ａ）は、上記図１７（ａ）と同様
の集積回路における各ワード線ＷL0，ＷL1及びビット線
ＢLo，ＢL1n に対する電圧の印加状態を示し、図１８
（ｂ），（ｃ），（ｄ）は、メモリセルＷの選択読みだ
し（１）を行なう際における各メモリセルＷ，Ｘ，Ｙ，
Ｚの動作特性をそれぞれ示す。
【０１５５】図１８（ａ）に示すように、ワード線ＷLo
に０Ｖ（選択ワード線電位Ｗycw ）、ワード線ＷL1に３
Ｖ（非選択ワード線電位Ｖynw ）、ビット線ＢLoに５Ｖ
（選択ビット線電位Ｖycb ）、ビット線ＢL1に０Ｖ（非
選択ビット線電位Ｖynb ）を印加、つまりワード線ＷL
o，ＷL1の設定電位を選択ワード線電位Ｖycw と非選択
ワード線電位Ｖynw との２値とし、ビット線ＢLo，ＢL1
の設定電位を選択ビット線電位Ｖycb と非選択ビット線
電位Ｖynb との２値とし、Ｖycw ＜Ｖynw かつＶynb ＜
Ｖycb の関係とする。
【０１５６】そのとき、メモリセルＷは図１８（ｂ）に
示す点ｗo 、ｗ1 の状態または図１８（ｃ）に示す点
ｗ'o、ｗ'1の状態になり、上述の読みだし動作（１）と
なる。一方、メモリセルＸは図１８（ｂ）に示す点ｘの
状態にあり、Ｖｄｓ＝Ｖｇ＝Ｖｓｕｂ＝０Ｖであり
“１”及び“０”状態が変化しない。メモリセルＹは図
１８（ｃ）に示す点ｙ、または図１８（ｄ）に示す点
ｙ’の状態にあり、Ｖｄｓ−Ｖｇ＝２Ｖであるからバン
ド間トンネリングがほとんど起こらないため読みだし電
流の点ｗ０状態よりもドレイン電流は３桁以上小さくメ
モリセルＷの状態を識別することができ、かつ“１”書
き込みにはならず、ゲート電圧Ｖｇが３Ｖであるからデ
トラップも起こらず、ＦＮ電流も発生しないから“０”
書き込みにもならない。また、メモリセルＺは、図１８
（ｄ）に示す点ｚの状態にあり、ドレイン−基板間電圧
Ｖｄｓが０Ｖであるからバンド間トンネリングが起こら
ないため“１”書き込みにはならず、ゲート電圧Ｖｇが
３Ｖであるからデトラップも起こらず、ＦＮ電流も発生
しないから“０”書き込みにもならない。上述の動作に
より、請求項１１の発明にいう読出手段の選択読みだし
の機能が構成されている。
【０１５７】尚、ワード線とビット線の電圧の設定はど
ちらからでもよく同時に行なってもよいが、ワード線の
電圧の設定を先に行なったほうが消費電力は小さい。
【０１５８】尚、上述の説明では１個のメモリセルＷの
みを読みだしたが、同じワード線に接続されているメモ
リセルならば１個以上のメモリセルを同時に読みだして
もよい。例えばメモリセルＷとＸとは同時に読みだすこ
とができる。
【０１５９】また、Ｎ型基板ではＶycw ＞Ｖynw かつＶ
ynb ＞Ｖycb に設定することで、上記と同様の作用が得
られる。
【０１６０】３） 読みだし回路動作（２） 次に、メモリセルＷのみを選択して読みだすために、読
みだし動作（２）を使う場合について説明する。図１９
（ａ）は、上記図１７（ａ）と同様の集積回路における
各ワード線ＷL0，ＷL1及びビット線ＢLo，ＢL1nに対す
る電圧の印加状態を示し、図１９（ｂ），（ｃ）は、上
記集積回路においてメモリセルＷを選択読みだし（２）
を行なう際における各メモリセルＷ，Ｘ，Ｙ，Ｚの動作
特性を示す。
【０１６１】同図（ａ）に示すように、電位設定を、ワ
ード線ＷLoに−３Ｖ、ワード線ＷL1に０Ｖ、ビット線Ｂ
Loに２Ｖ、ビット線ＢL1に０Ｖとすると、つまり上記読
みだし回路動作（１）と同様に、つまりワード線ＷLo，
ＷL1の設定電位を選択ワード線電位Ｖycw と非選択ワー
ド線電位Ｖynw との２値とし、ビット線ＢLo，ＢL1の設
定電位を選択ビット線電位Ｖycb と非選択ビット線電位
Ｖynbとの２値とし、Ｖycw ＜Ｖynw かつＶynb ＜Ｖycb
の関係とすると、メモリセルＷは図１９（ｂ）に示す
点ｗ０、ｗ１の状態になり、これを読みだし動作（２）
とする。
【０１６２】このとき、メモリセルＸは図１９（ｂ）に
示す点ｘの状態にあり、Ｖｄｓ＝０Ｖであるからバンド
間トンネリングが起こらないため“１”書き込みにはな
らず、Ｖｇ＝−３Ｖであるからデトラップも起こらず、
またＦＮ電流も発生しないから“０”書き込みにもなら
ない。メモリセルＹは図１９（ｃ）に示す点ｙの状態に
あり、Ｖｄｓ−Ｖｇ＝２Ｖであるからバンド間トンネリ
ングが起こらないため読みだし電流の点ｗ０状態よりも
ドレイン電流は４桁以上小さくメモリセルＷの状態を識
別することができ、かつ“１”書き込みにはならず、ゲ
ート電圧Ｖｇ＝０Ｖであるからデトラップも起こらず、
またＦＮ電流も発生しないから“０”書き込みにもなら
ない。メモリセルＺは図１９（ｃ）に示す点ｚの状態に
あり、Ｖｄｓ＝Ｖｇ＝Ｖｓｕｂ＝０Ｖであり、“１”及
び“０”状態が変化しない。
【０１６３】尚、ワード線とビット線の電圧の設定はど
ちらからでもよく同時に行なってもよいが、ワード線の
電圧の設定を先に行なったほうが消費電力は小さい。
【０１６４】尚、上記した説明では１個のメモリセルＷ
のみを読みだしたが、同じワード線に接続されているメ
モリセルならば１個以上のメモリセルを同時に読みだし
てもよい。例えばメモリセルＷとメモリセルＸは同時に
読みだすことができる。
【０１６５】４） “０”書き込み（消去）回路動作 メモリセルＷのみを選択して“０”書き込む動作を説明
する。図２０（ａ）は、上記図１７（ａ）と同様の集積
回路における各ワード線ＷL0，ＷL1及びビット線ＢLo，
ＢL1n に対する電圧の印加状態を示し、図１９（ｂ），
（ｃ）は、上記集積回路においてメモリセルＷを選択
“０”書込（消去）を行なう際における各メモリセル
Ｗ，Ｘ，Ｙ，Ｚの動作特性を示す。
【０１６６】ワード線ＷLoに８Ｖ（選択ワード線電位Ｖ
scw ）、ワード線ＷL1に０Ｖ（非選択ワード線電位Ｖsn
w ）、ビット線ＢLoに０Ｖ（選択ビット線電位Ｖscb
）、ビット線ＢL1に５Ｖ（非選択ビット線電位Ｖsnb
）の電圧を印加すると、つまり、ワード線の設定電位
を選択ワード線電位Ｖscw と非選択ワード線電位Ｖsnw
との２値とし、上記ビット線の設定電位を選択ビット線
電位Ｖscb と非選択ビット線電位Ｖsnb との２値とし、
Ｖscw ＞Ｖsnw かつＶsnb ＞Ｖscb とすると、メモリセ
ルＷは図２０（ｂ）に示すＶｇ＝８Ｖでドレイン−基板
間電圧Ｖｄｓを正方向から０Ｖに達した点ｗの状態であ
り、“０”書き込む動作である。メモリセルＸは図２０
（ｃ）に示す点ｘの状態にあり、Ｖｄｓ−Ｖｇ＝−３Ｖ
であるからバンド間トンネリングが起こらないため
“１”書き込みにはならず、かつデトラップも起こら
ず、またＦＮ電流も発生しないから“０”書き込みにも
ならない。通常のソース領域のある半導体記憶装置では
この状態でチャネル電流が発生しメモリのソフト書き込
みになったり、消費電力の増大になるが、本発明ではそ
れがない。メモリセルＹは図２０（ｄ）に示す点ｙの状
態にあり、Ｖｄｓ＝Ｖｇ＝Ｖｓｕｂ＝０Ｖであるため
“１”及び“０”状態が変化しない。メモリセルＺは図
２０（ｄ）に示す点ｚ０、ｚ１の状態にあり、読みだし
動作（１）に相当しており、“１”及び“０”状態が変
化しない。この動作により、請求項１４の発明にいう消
去手段の選択消去機能が構成されている。
【０１６７】尚、“０”書き込み（消去）回路動作はビ
ット線の電圧設定を先に行なってからワード線の電圧設
定を行なわなければならず、またワード線の電圧設定を
元に戻してから、ビット線の電圧設定を元に戻さなけれ
ばならない。
【０１６８】尚、上記した説明では１個のメモリセルＷ
のみを“０”状態に書き込んだが、１個以上のメモリセ
ルを同時に“０”状態に書き込んでもよい。例えばメモ
リセルＷ及びＸ、又はメモリセルＷ及びＹ、又はメモリ
セルＷ，Ｘ，Ｙ及びＺは同時に“０”書き込みできる。
しかしメモリセルＷ及びＺだけを同時に“０”書き込み
し、かつメモリセルＸ及びＹの状態を保つことはできな
い。
【０１６９】なお、Ｎ型基板ではＶscw ＜Ｖsnw かつＶ
snb ＞Ｖscb に設定した状態で、上述と同様に、記憶内
容を選択的に消去することができる。
【０１７０】尚、上記した全ての回路動作説明ではワー
ド線２本ビット線２本の４ビットのメモリセルアレーを
用いたが、ワード線ビット線それぞれ少なくとも１本以
上あればよい。
【０１７１】５） 回路動作タイミングチャート 次に、上述の“１”書き込み，“０”書き込み（消去）
及び読みだしの基本動作を連続的に行う場合の回路動作
について、図２１のタイミングチャートに基づき説明す
る。その場合、下記のタイミングチャートにおいて、デ
ータ保持状態では全てのワード線、ビット線の電位は０
Ｖである。
【０１７２】そして、図２１（ａ）は“１”書き込み動
作のタイミングを示し、データ保持状態から、選択ワー
ド線ＷLoの電位を−３Ｖに、選択ビット線ＢLoの電位を
５Ｖにし、他の電位はデータ保持状態のままにしておく
ことにより、つまり上述のように、ワード線の電圧を−
３Ｖ、０Ｖの２値に、ビット線の電圧を０Ｖ、５Ｖの２
値に設定することにより、“１”書き込みが行われる。
【０１７３】図２１（ｂ）は“０”書き込み動作のタイ
ミングを示し、データ保持状態から非選択ビット線ＢL1
の電位を５Ｖにした後、選択ワード線ＷLoの電位を８Ｖ
にすることにより、つまり上述のように、ワード線の電
圧を０Ｖ、８Ｖの２値に、ビット線の電圧を０Ｖ、５Ｖ
の２値に設定することにより、“０”書き込みが行われ
る。
【０１７４】図２１（ｃ）は上記読みだし動作（２）の
タイミングを示し、データ保持状態から、選択ワード線
ＷLoの電位を−３Ｖに、選択ビット線ＢLoの電位を２Ｖ
に設定することにより、つまり上述のように、ワード線
の電圧を−３Ｖ、０Ｖの２値に、ビット線の電圧を０
Ｖ、２Ｖの２値に設定することにより、読みだしが行わ
れる。
【０１７５】なお、上述の読みだし動作は電流値を直接
読みだす場合であるが、そのほかに、ビット線をプリチ
ャージしてビット線の電位の変化により読みだす場合も
ある。図２１（ｄ）は、プリチャージを伴う読みだし動
作（２′）のタイミングを示し、データ保持状態から、
選択ビット線ＢLoの電位を２Ｖにプリチャージした後、
選択ワード線ＷLoの電位を−３Ｖにすると、“１”状態
と“０”状態とで選択ビット線ＢLoの電位の変化が異な
ることを利用して、読出が行われる。
【０１７６】以上のタイミングチャートにおいて、読み
だし動作のみを使えばＲＯＭに、“１”書き込み動作と
読みだし動作を使えばＥＰＲＯＭに、全メモリセル一括
または部分“０”書き込み（消去）動作と“１”書き込
み動作と読みだし動作を使えばＥＥＰＲＯＭに、選択
“０”書き込み（消去）動作と“１”書き込み動作と読
みだし動作を使えばＲＡＭになる。そして、上述のタイ
ミングチャートから容易に理解されるように、本発明の
半導体装置をＲＯＭとして使用した場合は、読みだし動
作だけが行われるので、ワード線の電圧は−３Ｖ、０Ｖ
の２値で、ビット線の電圧は０Ｖ、２Ｖの２値で構成さ
れる。一方、ＰＲＯＭとして利用する場合には、“１”
書き込み動作と読みだし動作とが行われるので、ワード
線の電圧は−３Ｖ、０Ｖの２値で、ビット線の電圧は０
Ｖ、２Ｖ、５Ｖの３値で構成されるこの動作により、請
求項１２の発明にいう書込手段及び読出手段による選択
書き込み及び選択読みだしの機能が構成されている。
【０１７７】さらに、ＥＥＰＲＯＭ又はＲＡＭとして利
用する場合には、“１”書き込み動作，“０”書き込み
動作及び読みだし動作が行われるので、ワード線の電圧
は−３Ｖ、０Ｖ、８Ｖの３値で、ビット線の電圧は０
Ｖ、２Ｖ、５Ｖの３値で構成される。この動作により、
請求項１５の発明にいう書込手段，読出手段及び消去手
段による選択書き込み，選択読みだし及び選択消去の機
能が構成されている。
【０１７８】次に、読みだし動作（１）の回路動作につ
いて説明する。読みだし回路動作（１）は“０”状態と
“１”状態の電流の比が大きいので読みだしに有利であ
る。図２２（ａ）は読みだし回路動作（１）のタイミン
グチャートを示し、ワード線の電圧は０Ｖ、３Ｖの２値
と、ビット線の電圧は０Ｖ、５Ｖの２値でできる。読み
だし回路動作（１）を使うと、ＲＯＭの場合にはワード
線の電圧が０Ｖ、３Ｖの２値で、ビット線の電圧が０
Ｖ、５Ｖの２値で構成される。また、ＰＲＯＭの場合に
はワード線の電圧が−３Ｖ、０Ｖ、３Ｖの３値で、ビッ
ト線の電圧が０Ｖ、５Ｖの２値で構成される。この動作
により、請求項１３の発明にいう書込手段及び読出手段
による選択書き込み及び選択読みだしの機能が構成され
ている。
【０１７９】さらに、ＥＥＰＲＯＭまたはＲＡＭの場合
にはワード線の電圧が−３Ｖ、０Ｖ、３Ｖ、８Ｖの４値
で、ビット線の電圧が０Ｖ、５Ｖの２値で構成される。
この動作により、請求項１６の発明にいう書込手段，読
出手段及び消去手段による選択書き込み，選択読みだし
及び選択消去の機能が構成されている。
【０１８０】なお、読みだし動作には電流値を直接読み
だす場合のほかに、ビット線をプリチャージしてビット
線の電位の変化により読みだす場合もあり、図２２
（ｂ）はプリチャージを伴う場合のタイミングチャート
である。
【０１８１】この時、プリチャージ時はメモリセルはゲ
ート電極に３Ｖ、ドレイン電極に５Ｖがかかり、メモリ
セルが従来のＭＯＳトランジスタの場合にはメモリセル
がＯＮ状態になりビット線をプリチャージできないが、
本発明に使用するメモリセルはソース電極がないためメ
モリセルには電流が流れずビット線をプリチャージでき
る。
【０１８２】なお、以上の回路動作のタイミングは４ビ
ット以上のメモリセルアレーの場合でも同様にして１ビ
ット単位のメモリセルのみを選択して書き込み、読みだ
し動作が行なえる。
【０１８３】また、本実施例においては１ビット単位の
メモリセルのみを選択して書き込み、読みだし動作が行
なえることを説明したが、全てのメモリセルあるいは一
部のメモリセルを一括して“１”状態に書き込んだり、
あるいは“０”状態に書き込んだりもでき、効率よく書
き込みを行なえる。
【０１８４】上記第１実施例では、１ビットの記憶素子
が、半導体基板１、ドレイン領域５及びゲート電極３の
３端子で構成され、ソース領域がないという単純な構成
でありながら、ドレイン領域５とゲート電極３との間の
ゲート酸化膜２が不揮発のメモリとして利用しうるよう
に構成されているので、その各端子間の単純な電位設定
により、書き込み，読みだし及び消去を各ビット単位で
行うことができる。特に、記憶素子をＥＥＰＲＯＭ又は
ＲＡＭとして使用した場合には、上述のように、１ビッ
ト単位で選択書き込み，選択読みだし及び選択消去が行
えるＲＡＭでありながら、各メモリセルには不揮発性が
あり、リフレッシュ動作が不要であり、かつデータ保持
時にはメモリセルにかかる電圧が０Ｖであるため低消費
電力であるという利点がある。そして、ソースがないこ
とから、チャネルもなくなり、集積度が飛躍的に向上す
ることを期待しうる。
【０１８５】なお、上記図２１及び図２２に示したタイ
ミングチャートには書き込み動作直前及び読みだし動作
直前にデータ保持状態を設けているが、高速化のために
データ保持状態を省略してもよい。
【０１８６】また、上記実施例では、半導体記憶装置の
各メモリセルは当初“０”状態に形成されていることを
前提として説明したが、当初から全てのメモリセルを一
括して“１”状態に書き込んでおいてもよく、或いは起
動時に一括して“１”状態に書き込んだ後に記憶動作を
開始するようにしてもよい。この場合は、“１”状態に
あるメモリセルを“０”状態に消去することにより記憶
の書き込み（“０”書き込み）が行われるものである。
すなわち、通常の半導体記憶回路では比較的短期間の使
用時には８０パーセント程度のメモリセルは書き込み動
作も読みだし動作も行なうことがないが、本発明に使用
する半導体記憶装置は、“１”状態の方が“０”状態に
比べて読みだし電流値が小さい。したがって、請求項９
の発明のように、全てのメモリセルをあらかじめ一括し
て“１”状態に書き込んでおくことにより、半導体記憶
装置の低消費電力化を図ることができる。
【０１８７】（第２実施例）次に、請求項１７〜３２の
発明に係る第２実施例について説明する。
【０１８８】図２３（ａ）は、第２実施例における半導
体記憶装置の１ビットの断面構造を示す。同図におい
て、本第２実施例では、上記第１実施例における半導体
記憶装置の構成とは異なり、第１導電型であるＰ型の半
導体基板１表面には、リン等をドーピングしてなるＮ型
（第２導電型）のソース領域４が同じくＮ型のドレイン
領域５と共に形成されている。そして、半導体基板１上
には、上記ドレイン領域５の端部と一部が重なり、かつ
ソース領域４の端部に亘って形成されたＳｉＯ2 からな
る絶縁膜であるゲート酸化膜２が設けられ、このゲート
酸化膜２上に多結晶Ｓｉ膜からなるゲート電極３が積層
されている。上記半導体基板１，ソース領域４，ドレイ
ン領域５，ゲート酸化膜２及びゲート電極３により、１
ビットのメモリセルが構成されている。
【０１８９】なお、ゲート酸化膜２の厚さＴox，ゲート
電極３の幅Ｗ，ドレイン領域５の形成方法は上記第１実
施例と同様であり、また、ソース領域４の形成状態は上
記ドレイン領域５と同じであるが、本発明は必ずしもド
レイン領域５とソース領域４の導電特性が同じものに限
定されるものでない。
【０１９０】上記半導体記憶装置のメモリセルは、回路
図では図２３（ｂ）に示す記号で表現され、４端子メモ
リセルである。そして、後述の図２６（ａ）等に示すよ
うに、半導体記憶回路のワード線ＷLnはゲート電極３
に、ビット線ＢLnはドレイン領域５の電極に、ソース線
ＳL は共通化されて各メモリセルのソース領域４に接続
されている。
【０１９１】また、半導体記憶装置の集積回路は省略す
るが、上記第１実施例における図２において、メモリセ
ルを４端子メモリセルに置き換えたものである。
【０１９２】まず、Ｐ型半導体基板１，Ｎ型ドレイン領
域５，Ｎ型ソース領域４及びＳｉＯ2 のゲート酸化膜２
を使用した場合について、上記メモリセルにおける書き
込み，読み込み，消去の基本動作を説明する。
【０１９３】１．基本動作 １） “１”書き込み動作（１） 図は省略するが、書き込み動作は基本的に上記第１実施
例における図３（ａ）〜（ｃ）に示すと同様であり、電
圧の印加（第２設定電圧差以上）によるバンド間トンネ
リングと、バンド間トンネリングにより発生したホール
の半導体基板１領域の価電子帯１４からゲート酸化膜２
の価電子帯１４への飛び越えを利用して、ホールをゲー
ト酸化膜２内にトラップすることにより、“１”状態へ
の書き込みが行われる。この動作により、請求項１９の
発明にいう書込手段が構成されている。
【０１９４】なお、第２実施例においても、上記第１実
施例における書き込み動作（１）及び（２）のいずれも
が可能である。
【０１９５】２） 読みだし動作 図は省略するが、読みだし動作も上記第１実施例におけ
る図１２（ａ），（ｂ）及び図１３に示す読みだし動作
（２）と同様であり、ゲート酸化膜２内にホールがトラ
ップされているときにはゲートドレインオーバーラップ
領域５ａの電界が緩和される結果、同じ電圧（第２設定
電圧差以下）の印加に対して生じるゲート誘導ドレイン
リーク電流Ｉｄが“０”状態におけるよりも小さいこと
を利用して、記憶状態を読み出すようになされている。
この動作により、請求項１８又は２０の発明にいう読出
手段が構成されている。
【０１９６】 ３） “０”書き込み動作（消去動作）（１） 第２実施例においても、上記第１実施例における消去動
作（１）及び（２）が可能である。
【０１９７】すなわち、上述のごとく、図１４（ａ），
（ｂ）及び図１５に示すように、ゲート酸化膜２にゲー
ト電極３から基板１方向に高電界がかかり、トラップさ
れていたホール８ｃがデトラップされ、メモリセルは
“０”状態（初期状態）に戻ることにより、“０”状態
への書き込み（消去）が行われる。この動作により、請
求項２１又は２２の発明にいう消去手段が構成されてい
る。
【０１９８】 ４） “０”書き込み動作（消去動作）（２） また、第１実施例で説明した図１６（ａ），（ｂ）に示
すように、ゲート酸化膜２に基板１からゲート３方向に
高電界をかけて、ＦＮ電流による電子９ｄをトラップさ
れていたホール８ｃに再結合させることにより、ゲート
酸化膜２内のホール８ｃを消滅させて、メモリセルを
“０”状態に書き込む（消去）することが可能である。
この動作により、請求項２３又は２４の発明にいう消去
手段が構成されている。
【０１９９】なお、Ｎ型Ｓｉ基板とＰ型ドレインを使用
した場合についても同様の記憶特性が得られるが、以上
の説明において電圧は正負が逆になり、電界の方向も逆
になり、さらに“１”書き込み動作ではゲート酸化膜の
伝導帯に電子がトラップされることにより行われる。こ
れも上記第１実施例と同様である。
【０２００】 ５） “０”書き込み動作（消去動作）（３） ここで、本第２実施例では、上記第１実施例と異なり、
ソース領域４を設けたことで、消去動作（３）が可能に
なる。図２４に示すように、ゲート電位Ｖｇを４Ｖ以
上、基板電位Ｖｓｕｂを０Ｖ、ドレイン電位Ｖｄｓを５
Ｖ以上にすると、ゲート酸化膜２の界面にチャネル電流
が流れる。そして、ドレイン電位Ｖｄｓを５Ｖ以上にし
たことで、チャネル方向に高電界が印加され、チャネル
電流の一部がチャネルホットエレクトロン９ｈとなり、
ゲート酸化膜２にトラップされていたホール８がエレク
トロン９ｈと中和され、“０”状態に書き込まれる（消
去される）。この動作により、請求項２５又は２６の発
明にいう消去手段が構成されている。
【０２０１】図２５は、上述の“０”書き込み動作
（３）における電流−電圧特性を示し、横軸はゲート電
圧Ｖｇ、縦軸はドレイン電流Ｉｄである。図２５の破線
Ｃ1 に示す“１”状態にあるメモリセルに対し、ドレイ
ン電位Ｖｄｓを５Ｖにして、ゲート電位Ｖｇを０Ｖから
４Ｖまでスイープし、さらに再度図２５の実線Ｃo に示
すように、ドレイン電位Ｖｄｓを４Ｖにしてゲート電位
を０Ｖから４Ｖまでスイープしている。
【０２０２】２．回路動作 １） “１”書き込み回路動作 本実施例における“１”書き込み回路動作は上記第１実
施例と同様である。すなわち、図２６（ａ）に示すよう
に、ワード線ＷLnを各メモリセルＷ〜Ｚのゲート電極３
に、ビット線ＢLnを各メモリセルＷ〜Ｚのドレイン領域
５に接続し、網目状に配置された半導体記憶装置の集積
回路を形成する。ただし、各メモリセルＷ〜Ｚのソース
領域４は共通のソース線ＳL に接続される。そして、ワ
ード線ＷL0に−３Ｖ（選択ワード線電位kcw ）、ワード
線ＷL1に０Ｖ（非選択ワード線電位Ｖknw ）、ビット線
ＢLoに５Ｖ（選択ビット線電位Ｖkcb ）、ビット線ＢL1
に０Ｖ（非選択ビット線電位Ｖknb ）を印加すると、つ
まり上記ワード線の設定電位を選択ワード線電位Ｖkcw
と非選択ワード線電位Ｖknw との２値とし、上記ビット
線の設定電位を選択ビット線電位Ｖcbと非選択ビット線
電位Ｖnbとの２値とし、Ｖkcw ＜Ｖknw かつＶknb ＜Ｖ
kcb に設定することで、図２６（ｂ）〜（ｄ）のような
各メモリセルＷ〜Ｘの動作特性が得られる（上記第１実
施例における図１７（ｂ）〜（ｄ）の説明参照）。つま
り、メモリセルＷのみを“１”状態に選択書き込み
（“１”書き込み動作（２））を行なう。この動作によ
り、請求項２８の発明にいう書込手段の選択書き込み機
能が構成されている。
【０２０３】２） 読みだし回路動作（２） 本第２実施例における読みだし回路動作は、上記第１実
施例における読みだし回路動作（２）と同様である。す
なわち、図２７（ａ）に示すように、ワード線ＷLoに−
３Ｖ、ワード線ＷL1に０Ｖ、ビット線ＢLoに２Ｖ、ビッ
ト線ＢL1に０Ｖにすると、つまり上記読みだし回路動作
（２）と同様に、ワード線ＷLo，ＷL1の設定電位を選択
ワード線電位Ｖycw と非選択ワード線電位Ｖynw との２
値とし、ビット線ＢLo，ＢL1の設定電位を選択ビット線
電位Ｖycb と非選択ビット線電位Ｖynb との２値とし、
Ｖycw ＜Ｖynw かつＶynb ＜Ｖycb の関係とすること
で、図２７（ｂ），（ｃ）に示すような動作特性が得ら
れ、メモリセルＷの選択読みだし（２）が行われる（上
記第１実施例における図１９（ａ），（ｂ）の説明参
照）。この動作により、請求項２９の発明にいう読出手
段の選択読みだしの機能が構成されている。
【０２０４】３）“０”書き込み回路動作 本第２実施例では、半導体記憶装置を部分消去を行うＥ
ＥＰＲＯＭに適用した場合について説明する。
【０２０５】図２８（ａ）に示すように、ワード線ＷLo
に４Ｖ、ワード線ＷL1に０Ｖ、ビット線ＢLoに５Ｖ、ビ
ット線ＢL1に５Ｖの電圧を印加すると、メモリセルＷ及
びＸは図２８（ｂ）に示す点ｗｘの状態にあり、“０”
書き込み動作となる。一方、メモリセルＹ及びＺは、図
２８（ｃ）に示すように、“０”状態のときには点ｙｚ
o の状態に、“１”状態のときには点ｙｚ1 の状態にあ
る。これは読みだし動作に相当し、メモリセルＹ及びＺ
の状態は変化しない。つまり、書き込みや消去は行われ
ない。なお、図２８（ｂ）の点Ｉ及びＪにおける電流値
は図２８（ｄ）の点Ｉ及びＪにおける電流値と等しく、
図２８（ｂ）の点ｗｘは“０”書き込み動作になったこ
とがわかる。
【０２０６】ただし、上述の“０”書き込み回路動作に
おいては、ビット線ＢLo，ＢL1の電圧設定をざきに行っ
てからワード線ＷLo，ＷL1の電圧設定を行わねばなら
ず、また、終了時には、ワード線の電圧設定を元に戻し
てから、ビット線の電圧設定を元に戻さなければならな
い。
【０２０７】なお、上述の説明では１本のワード線のメ
モリセルのみを“０”に書き込んだが、１本以上のワー
ド線のメモリセルを同時に“０”状態に書き込んでもよ
いことはいうまでもない。
【０２０８】さらに、上述の回路動作の説明ではワード
線２本とビット線２本とを備えた４ビットのメモリセル
アレーについて説明したが、ワード線及びビット線がそ
れぞれ少なくとも１本以上あればよい。
【０２０９】２）回路動作タイミングチャート 次に、図２９は、“１”書き込み、“０”書き込み及び
読みだしの各動作のタイミングチャートを示す。
【０２１０】同図に示すように、“１”書き込み回路動
作では、ワード線ＷLnの電圧は−３Ｖ，０Ｖの２値で、
ビット線ＢLnの電圧は０Ｖ，５Ｖの２値である。また、
“０”書き込み回路動作では、ワード線ＷLnの電圧は０
Ｖ，４Ｖの２値で、ビット線ＢLnの電圧は０Ｖ，５Ｖの
２値である。さらに、読みだし回路動作では、ワード線
ＷLnの電圧は−３Ｖ，０Ｖの２値で、ビット線ＢLnの電
圧は０Ｖ，２Ｖの２値である。
【０２１１】つまり、ＲＯＭの場合には、ワード線ＷLn
の電圧を−３Ｖ，０Ｖの２値で、ビット線ＢLnの電圧を
０Ｖ，２Ｖの２値で構成することができる。ＰＲＯＭの
場合には、ワード線ＷLnの電圧を−３Ｖ，０Ｖの２値
で、ビット線ＢLnの電圧を０Ｖ，２Ｖ，５Ｖの３値で構
成することができる。この動作により、請求項３０の発
明にいう書込手段及び読出手段の選択書き込み及び選択
読みだしの機能が構成されている。この場合、上記第１
実施例（請求項１２又は１３の発明）における選択書き
込み及び選択読みだしと比較して、最高電位を５Ｖと低
くしうる利点がある（上記第１実施例では、８Ｖが必要
である）。
【０２１２】また、ＥＥＰＲＯＭまたはＲＡＭの場合に
は、ワード線ＷLnの電圧を−３Ｖ，０Ｖ，８Ｖの３値
で、ビット線ＢLnの電圧を０Ｖ，２Ｖ，５Ｖの３値で構
成することができる。この動作により、請求項３２の発
明にいう書込手段，読出手段及び消去手段による選択書
き込み，選択読みだし及び部分消去の機能が構成されて
いる。この場合にも、本第２実施例では最高電位を低く
しうる利点がある。
【０２１３】したがって、上記第２実施例では、ワード
線ＷLn及びビット線ＢLnに対する単純な設定電圧で、Ｒ
ＯＭ，ＰＲＯＭ及びＥＥＰＲＯＭ又は不揮発のＲＡＭを
構成することができ、高速動作と周辺回路の単純化によ
る高集積化とが実現される。その場合、ドレイン領域５
とソース領域４とが同じ導電型で形成されているので、
領域間の干渉を防止するため分離絶縁膜等の製造が容易
であり、高集積化を容易に実現することができる。
【０２１４】なお、図面は省略するが、下記表３に示す
ように各端子の電位を設定して、選択書き込み，選択読
みだし及び各ワード線ごとの部分消去を行ってもよい。
この動作により、請求項３１の発明にいう書込手段，読
出手段及び消去手段による選択書き込み，選択読みだし
及び部分消去の機能が構成されている。
【０２１５】
【表２】 上記第２実施例における読みだし動作においては、上記
第１実施例と同様にプリチャージを行うようにしてもよ
い。
【０２１６】さらに、上記第１実施例のようなソース領
域４を有しないものも含め、ワード線ＷLn単位で消去す
る場合には、下記表３に示すように各端子の電位を設定
して、選択書き込み，選択読みだし及び部分消去を行う
ことができる。つまり、設定電圧が、ワード線ＷLn及び
ビット線ＢLn共に３値となる。
【０２１７】
【表３】 なお、上記第１実施例及び第２実施例では、半導体記憶
装置の構成において、絶縁膜であるゲート酸化膜２をＳ
ｉＯ2 で形成したが、本発明はかかる実施例に限定され
るものではなく、各種金属の炭化物や酸化物等を使用す
ることができ、また、半導体基板もＳｉに限定されるも
のではない。ただし、請求項３３の発明のごとく、Ｓｉ
Ｏ2 を使用した場合、Ｓｉ基板表面を熱酸化することに
よって、容易にＳｉＯ2 膜を形成することができるの
で、製造が容易かつ安価になるだけでなく、膜質が優
れ、膜厚の制御性も良好であり、清浄な表面を容易に得
ることができる等、絶縁膜特性が良好となる。また、Ｓ
ｉ基板とＳｉとの親和性がよく、Ｓｉ基板に加わるスト
レスが比較的小さいという利点が得られる。さらに、Ｓ
ｉ基板とＳｉＯ2 膜とのバンドの障壁高さが３．５ｅＶ
程度であるので、ＴＴＬレベルの動作電圧を実現できる
ことになる。
【０２１８】また、上記各実施例では、ゲート酸化膜２
をＳｉＯ2 膜のみの単層構造としたが、本発明はかかる
実施例に限定されるものではなく、請求項３４の発明の
ごとく、例えばＳｉＯ2 膜の上に第２の絶縁膜としてＳ
ｉ3 Ｎ4 膜を形成し、つまり２層の絶縁膜を積層してな
る多層膜構造としてもよい。その場合、第２の絶縁膜と
してＳｉ2 Ｎ4 膜のごとき誘電率の高い膜を使用するこ
とにより、膜厚を厚くすることができ、電気的耐圧が向
上することになる。また、ＳｉＯ2 膜とＳｉ3 Ｎ3 膜と
の界面に電荷がトラップされやすいので、書込み時のト
ラップ効率が向上し、“０”状態と“１”状態との読み
だし電流の差が拡大して、読みだしが容易となる。そし
て、読みだし電流差の拡大により、メモリセルの微細化
や、周辺の電流増幅回路の縮小が可能になり、さらに高
集積化を図ることができる。
【０２１９】さらに、請求項３４の発明では、ＳｉＯ2
膜の上にＳｉ3 Ｎ4 膜とＳｉＯ2 膜とを形成し（いわゆ
るＯＮＯ膜）、つまり３層の絶縁膜を積層してなる多層
膜構造としてもよい。その場合、上述の効果に加えて、
Ｓｉ3 Ｎ4 膜上のピンホール等の欠陥を埋めて膜質を改
善することができる。また、Ｓｉとの接合においては、
Ｓｉ3 Ｎ4 よりもＳｉＯ2 のほうがＳｉに生ぜしめるス
トレスが小さいので、Ｓｉ基板だけでなく、上層のゲー
ト電極３（通常ポリシリコンが使用される）との界面で
生じるストレスを緩和させるという利点がある。なお、
請求項３４の発明では、絶縁膜の構成として、２層，３
層の多層膜に限定されるものではなく、４層以上の多層
膜とすることも可能である。
【０２２０】また、半導体記憶装置の記憶素子の構成と
して、請求項３５の発明のごとく、上記各実施例におけ
る絶縁膜であるゲート酸化膜２内にフローティングゲー
ト電極（ポリシリコン等からなる）を設け、フローティ
ングゲート電極に電荷をトラップさせるようにしてもよ
い。その場合、導電体であるフローティングゲート電極
に電荷がトラップされるので、“０”状態と“１”状態
の読みだし電流の差を拡大させることができ、上述の効
果を得ることができる。また、絶縁膜自体に電荷をトラ
ップさせたり、デトラップさせたりするのに比べて、絶
縁膜の耐久性が向上するという利点がある。
【０２２１】
【発明の効果】以上説明したように、請求項１の発明に
よれば、半導体記憶装置において、１ビットの記憶素子
を第１導電型の半導体基板と第２導電型のドレイン領域
とゲート電極との３端子で構成し、バンド状態の調整に
より、ドレイン領域−ゲート電極間の絶縁膜を不揮発状
態で情報を記憶しうるように構成したので、ソース領域
の省略による集積度の向上と、動作の高速化とを図るこ
とができる。
【０２２２】請求項２の発明によれば、上記請求項１の
発明において、少なくとも１つの記憶素子の絶縁膜を予
め“１”状態にしておき、各端子間への印加電圧をトン
ネリングは発生するが価電子帯間（又は導電帯間）の電
荷の飛び越えは生じないようにして、ドレイン誘導リー
ク電流の値から絶縁膜の記憶状態を読み出すようにした
ので、非破壊状態で記憶の読出が可能なＲＯＭを提供す
ることができる。
【０２２３】請求項３の発明によれば、上記請求項１の
発明において、各端子間への印加電圧をトンネリング及
び価電子帯間（又は導電帯間）の電荷の飛び越えが生じ
るようにして、記憶素子の絶縁膜に電荷をトラップさ
せ、“１”状態を書き込むようにしたので、不揮発状態
で記憶の書き込み可能なＰＲＯＭ用素材を提供すること
ができる。
【０２２４】請求項４の発明によれば、上記請求項３の
発明において、記憶素子の記憶内容を非破壊で読み出す
ようにしたので、高集積度でかつ高速動作のＰＲＯＭを
提供することができる。
【０２２５】請求項５の発明によれば、上記請求項１の
発明において、少なくとも１つの記憶素子の絶縁膜を予
め“１”状態にしておき、“１”状態にある記憶素子の
ゲート電極に所定の電圧を印加して、絶縁膜から電荷を
引き抜いて“０”に消去するようにしたので、予め書き
込まれた記憶内容の書き換えが可能なＲＯＭ等を提供す
ることができる。
【０２２６】請求項６の発明によれば、上記請求項４の
発明において、“１”状態にある記憶素子のゲート電極
に所定の電圧を印加して、絶縁膜から電荷を引き抜いて
“０”に消去するようにしたので、記憶の書き込み，読
みだし及び消去可能なＥＥＰＲＯＭを提供することがで
きる。
【０２２７】請求項７の発明によれば、上記請求項１の
発明において、少なくとも１つの記憶素子の絶縁膜を予
め“１”状態にしておき、“１”状態にある記憶素子の
絶縁膜の両面間に高電界を印加して、ＦＮ電流を生ぜし
め、絶縁膜の保持電荷とは逆極性の電荷を注入し、電荷
の再結合により“０”に消去するようにしたので、予め
書き込まれた記憶内容の書き換えが可能なＲＯＭ等を提
供することができる。
【０２２８】請求項８の発明によれば、上記請求項４の
発明において、“１”状態にある記憶素子の絶縁膜の両
面間に高電界を印加して、ＦＮ電流を生ぜしめ、絶縁膜
の保持電荷とは逆極性の電荷を注入し、電荷の再結合に
より“０”に消去するようにしたので、記憶の書き込
み，読みだし及び消去可能なＥＥＰＲＯＭ又は不揮発の
ＲＡＭを提供することができる。
【０２２９】請求項９の発明によれば、上記請求項１，
６又は８の発明おいて、予めすべての記憶素子の絶縁膜
を“１”状態に保持しておくようにしたので、この状態
から消去により“０”書き込みを行い、再書き込みによ
り“１”への消去が行われ、“１”状態と“０”状態と
の読みだし電流の差から、低消費電力化を図ることがで
きる。
【０２３０】請求項１０の発明によれば、上記請求項３
の発明において、少なくとも４個の記憶素子に対して、
各ワード線に各記憶素子のゲート電極を接続し、各ビッ
ト線に各記憶素子のドレイン領域を接続して、ワード線
の設定電位を２値とし、ビット線の設定電位を２値とし
て、記憶素子への選択書き込みを行うようにしたので、
単純な電位の設定による選択書き込みにより、書き込み
動作の高速化と高集積化とを図りつつ、１ビット単位の
選択書き込みが可能なＰＲＯＭを提供することができ
る。
【０２３１】請求項１１の発明によれば、上記請求項２
又は４の発明において、少なくとも４個の記憶素子に対
して、各ワード線に各記憶素子のゲート電極を接続し、
各ビット線に各記憶素子のドレイン領域を接続して、ワ
ード線の設定電位を２値とし、ビット線の設定電位を２
値として、記憶内容の選択読みだしを行うようにしたの
で、単純な電位の設定による選択読みだしにより、読み
だし動作の高速化と高集積化とを図りつつ、１ビット単
位の選択読みだしが可能なＲＯＭ又はＰＲＯＭを提供す
ることができる。
【０２３２】請求項１２の発明によれば、上記請求項４
の発明において、少なくとも４個の記憶素子に対して、
各ワード線に各記憶素子のゲート電極を接続し、各ビッ
ト線に各記憶素子のドレイン領域を接続して、ワード線
の設定電位を２値とし、ビット線の設定電位を３値とし
て、記憶素子の記憶内容の選択書き込み及び選択読みだ
しを行うようにしたので、書き込み及び読みだし動作の
高速化と高集積化とを図りつつ、１ビット単位で選択書
き込み，選択読みだしが可能なＰＲＯＭを提供すること
ができる。
【０２３３】請求項１３の発明によれば、上記請求項４
の発明において、少なくとも４個の記憶素子に対して、
各ワード線に各記憶素子のゲート電極を接続し、各ビッ
ト線に各記憶素子のドレイン領域を接続して、ワード線
の設定電位を３値とし、ビット線の設定電位を２値とし
て、記憶素子の記憶内容の選択書き込み及び選択読みだ
しを行うようにしたので、記請求項１２の発明と同様の
効果を得ることができる。
【０２３４】請求項１４の発明によれば、上記請求項５
又は７の発明において、少なくとも４個の記憶素子に対
して、各ワード線に各記憶素子のゲート電極を接続し、
各ビット線に各記憶素子のドレイン領域を接続して、ワ
ード線の設定電位を２値とし、ビット線の設定電位を２
値として、記憶内容の選択消去を行うようにしたので、
消去動作の高速化と高集積化とを図りつつ、１ビット単
位で選択消去つまり記憶内容の選択書き換えが可能なＰ
ＲＯＭを提供することができる。
【０２３５】請求項１５の発明によれば、上記請求項６
又は８の発明において、少なくとも４個の記憶素子に対
して、各ワード線に各記憶素子のゲート電極を接続し、
各ビット線に各記憶素子のドレイン領域を接続して、ワ
ード線の設定電位を３値とし、ビット線の設定電位を３
値として、記憶素子への選択書き込みと，記憶内容の選
択読みだし及び選択消去とを行うようにしたので、各動
作の高速化と高集積化とを図りつつ、１ビット単位で選
択書き込み，選択読みだし及び選択消去が可能なＥＥＰ
ＲＯＭ或いは不揮発のＲＡＭを提供することができる。
【０２３６】請求項１６の発明によれば、上記請求項６
又は８の発明において、少なくとも４個の記憶素子に対
して、各ワード線に各記憶素子のゲート電極を接続し、
各ビット線に各記憶素子のドレイン領域を接続して、ワ
ード線の設定電位を４値とし、ビット線の設定電位を２
値として、記憶素子への選択書き込みと，記憶内容の選
択読みだし及び選択消去を行うようにしたので、各動作
の高速化と高集積化とを図りつつ、１ビット単位で選択
書き込み，選択読みだし及び選択消去が可能なＥＥＰＲ
ＯＭ或いは不揮発のＲＡＭを提供することができる。
【０２３７】請求項１７の発明によれば、半導体記憶装
置の記憶素子を、第１導電型の半導体基板と、第２導電
型のドレイン領域と、このドレイン領域と同じ導電型で
ある第２導電型のソース領域と、絶縁膜と、ゲート電極
とで構成し、バンド状態の調整により、ドレイン領域−
ゲート電極間の絶縁膜を不揮発状態で情報を記憶しうる
ように構成したので、ドレイン−ソース間の干渉を容易
に回避しつつ、チャネル長さを短縮することができ、よ
って、集積度の向上と動作の高速化とを図ることができ
る。
【０２３８】請求項１８の発明によれば、上記請求項１
７の発明において、少なくとも１つの記憶素子の絶縁膜
を予め“１”状態にしておき、各端子間への印加電圧を
トンネリングは発生するが価電子帯間（又は導電帯間）
の電荷の飛び越えは生じないようにして、ドレイン誘導
リーク電流の値から絶縁膜の記憶状態を読み出すように
したので、非破壊状態で記憶の読出が可能なＲＯＭを提
供することができる。
【０２３９】請求項１９の発明によれば、上記請求項１
７の発明において、各端子間への印加電圧をトンネリン
グ及び価電子帯間（又は導電帯間）の電荷の飛び越えが
生じるようにして、記憶素子の絶縁膜に電荷をトラップ
させ、“１”状態を書き込むようにしたので、不揮発状
態で記憶の書き込み可能なＰＲＯＭ用素材を提供するこ
とができる。
【０２４０】請求項２０の発明によれば、上記請求項１
９の発明において、記憶素子の記憶内容を非破壊で読み
出すようにしたので、高集積度でかつ高速動作のＰＲＯ
Ｍを提供することができる。
【０２４１】請求項２１の発明によれば、上記請求項１
７の発明において、少なくとも１つの記憶素子の絶縁膜
を予め“１”状態にしておき、“１”状態にある記憶素
子のゲート電極に所定の電圧を印加して、絶縁膜から電
荷を引き抜いて“０”に消去するようにしたので、予め
書き込まれた記憶内容の書き換えが可能なＲＯＭ等を提
供することができる。
【０２４２】請求項２２の発明によれば、上記請求項２
０の発明において、“１”状態にある記憶素子のゲート
電極に所定の電圧を印加して、絶縁膜から電荷を引き抜
いて“０”に消去するようにしたので、記憶の書き込
み，読みだし及び消去可能なＥＥＰＲＯＭを提供するこ
とができる。
【０２４３】請求項２３の発明によれば、上記請求項１
７の発明において、少なくとも１つの記憶素子の絶縁膜
を予め“１”状態にしておき、“１”状態にある記憶素
子の絶縁膜の両面間に高電界を印加して、ＦＮ電流を生
ぜしめ、絶縁膜の保持電荷とは逆極性の電荷を注入し、
電荷の再結合により“０”に消去するようにしたので、
予め書き込まれた記憶内容の書き換えが可能なＲＯＭ等
を提供することができる。
【０２４４】請求項２４の発明によれば、上記請求項２
０の発明において、“１”状態にある記憶素子の絶縁膜
の両面間に高電界を印加して、ＦＮ電流を生ぜしめ、絶
縁膜の保持電荷とは逆極性の電荷を注入し、電荷の再結
合により“０”に消去するようにしたので、記憶の書き
込み，読みだし及び消去可能なＥＥＰＲＯＭを提供する
ことができる。
【０２４５】請求項２５の発明によれば、上記請求項１
７記載の発明において、少なくとも１つの記憶素子の絶
縁膜を予め“１”状態にしておき、“１”状態にある記
憶素子のドレイン−ソース間に一定電圧を印加して、チ
ャネル電流によるホットキャリアを生ぜしめ、絶縁膜の
保持電荷とは逆極性の電荷を注入し、電荷の再結合によ
り“０”に消去するようにしたので、予め書き込まれた
記憶内容の書き換えが可能なＲＯＭ等を提供することが
できる。
【０２４６】請求項２６の発明によれば、上記請求項２
０の発明において、“１”状態にある記憶素子のドレイ
ン−ソース間に一定電圧を印加して、チャネル電流を生
ぜしめ、絶縁膜の保持電荷とは逆極性の電荷を注入し、
電荷の再結合により“０”に消去するようにしたので、
記憶の書き込み，読みだし及び消去可能なＥＥＰＲＯＭ
を提供することができる。
【０２４７】請求項２７の発明によれば、上記請求項１
７，２２，２４又は２６の発明おいて、予めすべての記
憶素子の絶縁膜を“１”状態に保持しておくようにした
ので、この状態から消去により“０”書き込みを行い、
再書き込みにより“１”への消去が行われ、“１”状態
と“０”状態との読みだし電流の差から、低消費電力化
を図ることができる。
【０２４８】請求項２８の発明によれば、上記請求項１
９の発明において、少なくとも４個の記憶素子に対し
て、各ワード線に各記憶素子のゲート電極を接続し、各
ビット線に各記憶素子のドレイン領域を接続して、ワー
ド線の設定電位を２値とし、ビット線の設定電位を２値
として、記憶素子への選択書き込みを行うようにしたの
で、単純な電位の設定による選択書き込みにより、書き
込み動作の高速化と高集積化とを図りつつ、１ビット単
位の選択書き込みが可能なＰＲＯＭを提供することがで
きる。
【０２４９】請求項２９の発明によれば、上記請求項１
８又は２０の発明において、少なくとも４個の記憶素子
に対して、各ワード線に各記憶素子のゲート電極を接続
し、各ビット線に各記憶素子のドレイン領域を接続し
て、ワード線の設定電位を２値とし、ビット線の設定電
位を２値として、記憶内容の選択読みだしを行うように
したので、単純な電位の設定による選択読みだしによ
り、読みだし動作の高速化と高集積化とを図りつつ、１
ビット単位の選択読みだしが可能なＲＯＭ又はＰＲＯＭ
を提供することができる。
【０２５０】請求項３０の発明によれば、上記請求項２
０の発明において、少なくとも４個の記憶素子に対し
て、各ワード線に各記憶素子のゲート電極を接続し、各
ビット線に各記憶素子のドレイン領域を接続して、ワー
ド線の設定電位を２値とし、ビット線の設定電位を３値
として、記憶素子の記憶内容の選択書き込み及び選択読
みだしを行うようにしたので、書き込み及び読みだし動
作の高速化と高集積化とを図りつつ、１ビット単位で選
択書き込み，選択読みだしが可能なＰＲＯＭを提供する
ことができる。
【０２５１】請求項３１の発明によれば、上記請求項２
２，２４又は２６の発明において、少なくとも４個の記
憶素子に対して、各ワード線に各記憶素子のゲート電極
を接続し、各ビット線に各記憶素子のドレイン領域を接
続して、ワード線の設定電位を３値とし、ビット線の設
定電位を３値として、記憶素子への選択書き込み及び記
憶内容の選択読みだしと、ワード線単位の部分消去とを
行うようにしたので、各動作の高速化と高集積化とを図
りつつ、１ビット単位で選択書き込み，選択読みだしが
可能でかつワード線単位で部分消去が可能なＥＥＰＲＯ
Ｍを提供することができる。
【０２５２】請求項３２の発明によれば、上記請求項２
２，２４又は２６の発明において、少なくとも４個の記
憶素子に対して、上記請求項３１の発明における設定電
位とは異なる大小関係で、各ワード線に各記憶素子のゲ
ート電極を接続し、各ビット線に各記憶素子のドレイン
領域を接続して、ワード線の設定電位を３値とし、ビッ
ト線の設定電位を３値として、記憶素子への選択書き込
み及び記憶内容の選択読みだしと、ワード線単位の部分
消去とを行うようにしたので、上記請求項３１の発明と
同様の効果を得ることができる。
【０２５３】請求項３３の発明によれば、上記請求項１
又は１７の発明において、半導体基板をＳｉで、絶縁膜
をＳｉＯ2 膜で構成したので、半導体装置の製造の容易
化と低コスト化とを図ることができるとともに、良好な
絶縁膜特性を得ることができる。
【０２５４】請求項３４の発明によれば、上記請求項１
又は１７の発明において、絶縁膜を多層膜構造としたの
で、高誘電率膜の付加による電気的耐圧の向上と、
“０”状態−“１”状態間の読みだし電流差の拡大によ
る読みだしの容易化，高集積化とを図ることができる。
【０２５５】請求項３５の発明によれば、上記請求項１
又は１７の発明において、絶縁膜内フローティングゲー
ト電極を設け、フローティングゲート電極に電荷をトラ
ップさせるようにしたので、“０”状態−“１”状態間
の読みだし電流差の拡大により、上記請求項３４の発明
と同様の効果が得られるとともに、絶縁膜の耐久性の向
上を図ることができる。
【図面の簡単な説明】
【図１】第１実施例における半導体記憶装置の単位素子
の断面構造及び回路記号を示す図である。
【図２】第１実施例における集積回路のブロック図であ
る。
【図３】第１実施例における“１”書き込み動作（１）
の説明図である。
【図４】“１”書き込み動作（１）における電流−電圧
特性を示す特性図である。
【図５】第１実施例における“１”書き込み動作（２）
の説明図である。
【図６】“１”書き込み動作（２）における電流−電圧
特性を示す特性図である。
【図７】第１実施例における“１”読みだし動作（１）
の説明図である。
【図８】第１実施例における“０”読みだし動作（１）
の説明図である。
【図９】読みだし動作（１）における電流−電圧特性を
示す特性図である。
【図１０】読みだし動作（１′）における電流−電圧特
性を示す特性図である。
【図１１】第１実施例における“１”読みだし動作
（２）の説明図である。
【図１２】第１実施例における“０”読みだし動作
（２）の説明図である。
【図１３】読みだし動作（２）における電流−電圧特性
を示す特性図である。
【図１４】第１実施例における“０”書き込み動作
（１）の説明図である。
【図１５】“０”書き込み動作（１）における電流−電
圧特性を示す特性図である。
【図１６】第１実施例における“０”書き込み動作
（２）の説明図である。
【図１７】第１実施例における“１”書き込み回路動作
の説明図である。
【図１８】第１実施例における読みだし回路動作（１）
の説明図である。
【図１９】第１実施例における読みだし回路動作（２）
の説明図である。
【図２０】第１実施例における“０”書き込み回路動作
の説明図である。
【図２１】第１実施例における“１”書き込み回路動
作，“０”書き込み回路動作及び読みだし（２）回路動
作のタイミングチャート図である。
【図２２】第１実施例における読みだし回路動作（１）
のタイミングチャート図である。
【図２３】第２実施例における半導体記憶装置の単位素
子の断面構造及び回路記号を示す図である。
【図２４】第２実施例における“０”書き込み動作
（３）の説明図である。
【図２５】“０”書き込み動作（３）における電流−電
圧特性を示す特性図である。
【図２６】第２実施例における“１”書き込み回路動作
の説明図である。
【図２７】第２実施例における読みだし回路動作の説明
図である。
【図２８】第２実施例における“０”書き込み回路動作
（３）の説明図である。
【図２９】第２実施例における“１”書き込み回路動
作，“０”書き込み回路動作及び読みだし（２）回路動
作のタイミングチャート図である。
【図３０】従来のフラッシュ型ＥＥＲＯＭの断面構造及
び回路配線構造を示す図である。
【図３１】従来の別導電型ドレイン−ソース構造による
半導体記憶装置の断面構造及び領域間の干渉を示す断面
図である。
【図３２】従来の別導電型ドレイン−ソース構造による
半導体記憶装置の領域間の干渉を示す平面図である。
【図３３】従来の絶縁膜へのイオン注入による半導体記
憶装置の断面構造及び電流−電圧特性を示す図である。
【符号の説明】
１ 半導体基板 ２ ゲート酸化膜（絶縁膜） ３ ゲート電極 ４ ソース領域 ５ ドレイン領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年８月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体記憶装置
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ型の半導体記憶
装置に係り、特に超高集積化を図るための対策に関す
る。
【０００２】
【従来の技術】従来、超高集積半導体記憶回路としてフ
ラッシュ型ＥＥＰＲＯＭが考えられている（H.Kume et
c.VLSI Symp.pp.,1991 ）。以下図３０の（ａ），
（ｂ）を参照にしながら、従来の半導体記憶回路を説明
する。同図（ａ）は従来の半導体記憶装置の構造断面図
である。Ｐ型半導体基板ａの上には、酸化絶縁膜である
第１のＳｉＯ2 膜ｂ1 が形成され、さらに第１のＳｉＯ
2 膜ｂ1 の上には、多結晶Ｓｉ膜で形成したフローティ
ングゲートｄと、第２のＳｉＯ2 膜ｂ2 と、多結晶Ｓｉ
膜で形成したコントロールゲート電極ｃとが順に積層さ
れている。そして、上記半導体基板ａの表面領域におい
て、上記第１のＳｉＯ2 膜ｂ1 の両端部には、ドレイン
領域ｅと、ソース領域ｆとが形成されている。また、層
間絶縁膜ｈを介してビット線を形成するアルミニウム金
属層ｇが積層されている。
【０００３】このようなフラッシュ型ＥＥＰＲＯＭはＤ
ＲＡＭに比べてキャパシタがないので高集積化が可能で
ある。同図（ｂ）はその回路配線構造例を示し、ビット
線Ｄ０，Ｄ１が各メモリセルＡ，Ｂ，Ｃ，Ｄのドレイン
ｅに接続され、各ワード線Ｗ０，Ｗ１が各メモリセル
Ａ，Ｂ，Ｃ，Ｄのコントロールゲート電極ｃに接続さ
れ、ソース線Ｓが各メモリセルＡ，Ｂ，Ｃ，Ｄのソース
ｆに接続されている。同図に示されるように、フラッシ
ュ型ＥＥＰＲＯＭではＤＲＡＭに比べて簡単な回路で実
現されている。下記表１にはメモリセルＡを消去、
“１”書き込み、読みだし動作する時のＷ０、Ｗ１、
Ｓ、Ｄ０、Ｄ１の電位を示している。
【０００４】
【表１】 従来のフラッシュ型ＥＥＰＲＯＭでは高集積で、かつ高
速動作の半導体記憶装置集積回路を実現するために複数
のメモリセルを一括して消去する方式（セクターイレイ
ズ）か、あるいはブロック単位で一括して消去する方式
が採用されている。
【０００５】一方、特開平３―１６６７６８号公報に開
示される如く、図３１に示すように、第１導電型（Ｐ
型）の半導体基板上に、第１導電型（Ｐ型）のドレイン
領域ｉと、第２導電型（Ｎ型）のソース領域ｊを選択的
に形成し、上記ドレイン領域ｉからソース領域ｊにかけ
てトンネリングが可能な膜厚の絶縁膜ｋを形成し、この
絶縁膜ｋの上に電荷をトラップする情報記憶層ｌと、ゲ
ート電極ｍとを積層しておき、記憶内容の書き込み時、
ゲート電極ｍに所定の高電圧を与えて、ゲート電極ｍ直
下のドレイン領域ｉの表面部ｉ1 にバンド間トンネリン
グを生じさせ、このトンネリングにより発生した電子を
絶縁膜ｋを通過させて情報記憶層ｌにトラップさせるこ
とにより、不揮発情報を記憶させる一方、この記憶情報
の読みだしは、ゲート電極ｍに所定の読みだし電圧を与
え、ゲート電極ｍ直下のドレイン領域ｉの表面部ｉ1 に
バンド間トンネリングが生じてオンするか否かを検出す
ることで、行うようにしたものがある。すなわち、短チ
ャネル効果をなくすことでチャネル長さの短縮つまり高
集積化を可能とし、同時に読みだし動作の高速化をも図
ろうとするものである。
【０００６】また、特開平２―１０６０６８号公報に開
示される如く、図３３（ａ）に示すように、第１導電型
の半導体基板ｏの表面に各々第２導電型のソース領域ｐ
とドレイン領域ｑとを形成し、半導体基板ｏのソース領
域ｌとドレイン領域ｑの端部間にＳｉＯ2 膜ｒを設け、
この上にゲート電極ｔを設けるとともに、上記ＳｉＯ2
膜ｒの基板側に加速エネルギーが約１５ＫeVのＳｉ（又
はＧｅ等のIV族元素）イオン注入によりＳｉＯ2膜ｒ中
にイオン注入領域ｓを形成して、このイオン注入領域ｓ
への電荷の注入，放出を制御することにより、イオン注
入領域ｓに不揮発性メモリ機能をもたせるようにしたも
のも公知の技術である。すなわち、同図（ｂ）に示すよ
うに、横軸をゲート−ソース間の電圧Ｖｇｓ、縦軸をド
レイン電流Ｉｄとし、ドレイン−ソース間の電圧Ｖｄｓ
を０．１Ｖ、基板バイアスを０Ｖとした状態で、ゲート
−ソース間電圧Ｖｇｓを−５Ｖから５ｖまでスイープす
る場合（図中の曲線ｃo）と、ゲート−ソース間電圧Ｖ
ｇｓを５Ｖから−５Ｖまでスイープする場合（図中の曲
線ｃ1 ）とでは閾値電圧が異なるというヒステリシス現
象を利用したものである。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
フラッシュ型ＥＥＰＲＯＭでは、ワード線はＴＴＬレベ
ルより大きい負の電位−９Ｖを必要とし、また、上記表
１のごとく、負の電位を含めて０Ｖ、５Ｖ、１０Ｖの４
値の電位を必要としている。さらに、ビット線の電位も
０Ｖ、１Ｖ、４Ｖとフローティングの４値を必要として
いるため、高速動作の実現が困難であるばかりでなく、
電源回路などの周辺回路の規模を大きくすることにな
り、高集積化の実現も困難である。加えて、ソース線に
も０Ｖ、５Ｖの２値の電位を必要としているため、高速
動作及び、高集積化の実現も困難であるという問題点も
有している。
【０００８】一方、従来最も高集積な半導体記憶回路と
されるＤＲＡＭは１ビット単位で読みだし書き込みが可
能であるが破壊読みだしであり、また読みだし及び書き
込み時に選択されたメモリセルと同一のワード線に接続
されている全てのメモリセルのデータが破壊されてしま
うため、各ビット線に検知増幅装置を接続して、破壊さ
れたデータを読みだし及び書き込みと同時に前記選択さ
れたメモリセルと同一のワード線に接続されている全て
のメモリセルを書き込み直してやらねばならない。さら
に、データの保持時間が１秒程度と非常に短いためにリ
フレッシュ動作も必要になり、動作速度を極めて遅く
し、かつ消費電力を大きくするという問題点も有してい
る。
【０００９】また、従来最も高速の半導体記憶回路とさ
れるＳＲＡＭは１ビット単位で読みだし書き込みが可能
であり、非破壊読みだしであり、かつリフレッシュ動作
が不要であるが、１ビットの記憶素子が４個以上のＭＯ
Ｓトランジスタで構成され、かつ１個のメモリセルに２
本のビット線が接続されているため、高集積化が困難で
あるという問題点を有している。すなわち、通常、ＳＲ
ＡＭの集積度はＤＲＡＭの４分の１であり、また、メモ
リセルはデータ保持状態でも電源を必要とするため消費
電力が大きい。
【００１０】一方、上記前者の公報のものは、不揮発な
情報を記憶することができ、かつ１トランジスタメモリ
セルとなっているので、上述のようなＤＲＡＭやＳＲＡ
Ｍに比べ比較的高集積化の可能性はあるが、一方で下記
のような問題があった。
【００１１】すなわち、ドレイン領域ｉとソース領域ｊ
とが逆導電型であるために、図３２に示すように、高集
積化すると、ソース領域リーク電流（図中の実線部）
や、ドレイン領域リーク電流（図中の破線部）が生じ、
これを防止するには、深い絶縁層等を形成する必要があ
る等の実用上困難な問題がある。
【００１２】また、上記後者の公報のものでは、ドレイ
ン領域ｑとソース領域ｐとが同じ導電型で形成されてい
るために、上述のようなリーク電流を回避することは容
易であるが、短チャネル効果により、ゲート長が短くな
るとパンチスルーが生じるため、集積度を上げることが
困難であるという問題があった。
【００１３】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、半導体基板のドレイン−ゲート間の
絶縁膜に不揮発の記憶機能をもたせることにより、集積
度の高いかつ高速動作の半導体記憶装置を提供すること
にある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の解決手段は、半導体記憶装置の１ビ
ットの記憶素子を、半導体基板とドレインとゲートとの
３端子構造にして、ソースを省略した構造とし、ドレイ
ン−ゲート間の絶縁膜をバンド状態の調整により不揮発
状態で電荷を保持する構造とし、かつその保持状態によ
ってゲート誘導ドレインリーク電流を変化させるヒステ
リシス効果を利用することにより、各端子間の印加電圧
に応じて、情報の記憶，読みだし，消去を行う半導体記
憶装置を提供することにある。
【００１５】具体的に、請求項１の発明の講じた手段
は、図１に示すように、半導体記憶装置の構成として、
第１導電型の半導体基板上に、該半導体基板表面に選択
的に形成された第２導電型のドレイン領域と、該ドレイ
ン領域の端部の少なくとも一部と重なるように上記半導
体基板上に形成された絶縁膜と、該絶縁膜上に形成され
たゲート電極とからなる記憶素子を設ける。
【００１６】そして、上記記憶素子において、上記ドレ
イン領域を含む半導体側における伝導帯と価電子帯との
エネルギーギャップをドレイン領域−ゲート電極間の第
１設定電圧差に相当するギャップ値以下の値に、かつ上
記半導体側と絶縁膜との界面における絶縁膜の価電子帯
と半導体側の価電子帯とのエネルギーギャップ又は絶縁
膜の伝導帯と半導体側の伝導帯とのエネルギーギャップ
をゲート電極の電位に応じて変化するドレイン領域−半
導体基板間の第２設定電圧差に相当するギャップ値に設
定することで、上記絶縁膜を、電荷の保持により不揮発
状態で情報を記憶可能に設けたものである。
【００１７】請求項２の発明の講じた手段は、上記請求
項１の発明において、少なくとも１つの記憶素子の絶縁
膜を予め電荷をトラップした“１”状態に保持してお
く。
【００１８】そして、上記ドレイン領域−ゲート電極間
に上記第１設定電圧差以上の電圧を印加し、かつ上記ド
レイン領域−半導体基板間に上記第２設定電圧差よりも
低い電圧を印加して、ゲート誘導ドレインリーク電流値
に基づいて、記憶内容を読み出す読出手段を設けたもの
である。
【００１９】請求項３の発明の講じた手段は、上記請求
項１の発明において、上記ドレイン領域−ゲート電極間
に上記第１設定電圧差以上の電圧を印加し、かつ上記ド
レイン領域−半導体基板間に上記第２設定電圧差以上の
電圧を印加して、ゲート誘導ドレインリーク電流を発生
させることにより、上記絶縁膜に電荷をトラップさせて
“１”状態にする書込手段を設けたものである。
【００２０】請求項４の発明の講じた手段は、上記請求
項３の発明において、上記ドレイン領域−ゲート電極間
に上記第１設定電圧差以上の電圧を印加し、かつ上記ド
レイン領域−半導体基板間に上記第２設定電圧差よりも
低い電圧を印加して、ゲート誘導ドレインリーク電流値
に基づいて、記憶内容を読み出す読出手段を設けたもの
である。
【００２１】請求項５の発明の講じた手段は、上記請求
項１の発明において、少なくとも１つの記憶素子の絶縁
膜を予め電荷をトラップした“１”状態にしておく。
【００２２】そして、電荷を保持した“１”状態にある
記憶素子のゲート電極−半導体側間に所定の電圧を印加
して、絶縁膜から電荷を引き抜くことにより、絶縁膜を
“０”状態にする消去手段を設けたものである。
【００２３】請求項６の発明の講じた手段は、上記請求
項４の発明において、電荷を保持した“１”状態にある
記憶素子のゲート電極−半導体側間に所定の電圧を印加
して、絶縁膜から電荷を引き抜くことにより、絶縁膜を
“０”状態にする消去手段を設けたものである。
【００２４】請求項７の発明の講じた手段は、上記請求
項１の発明において、少なくとも１つの記憶素子の絶縁
膜を予め電荷をトラップした“１”状態にしておく。
【００２５】そして、電荷を保持した“１”状態にある
記憶素子の絶縁膜の両面間に高電界を印加し、ＦＮ電流
を生ぜしめて、保持電荷とは逆極性の電荷を上記絶縁膜
内に注入することにより、絶縁膜を“０”状態にする消
去手段を設けたものである。
【００２６】請求項８の発明の講じた手段は、上記請求
項４の発明において、電荷を保持した“１”状態にある
記憶素子の絶縁膜の両面間に高電界を印加し、ＦＮ電流
を生ぜしめて、保持電荷とは逆極性の電荷を上記絶縁膜
内に注入することにより、絶縁膜を“０”状態にする消
去手段を設けたものである。
【００２７】請求項９の発明の講じた手段は、上記請求
項１の発明において、当初に予めすべての記憶素子の絶
縁膜に電荷をトラップして、“１”状態にしておくよう
にしたものである。
【００２８】請求項１０の発明の講じた手段は、上記請
求項３の発明において、記憶素子を少なくとも４個設
け、少なくとも２本のワード線と少なくとも２本のビッ
ト線とを設けて、上記各ワード線には少なくとも２個の
記憶素子のゲート電極を接続し、上記各ビット線には少
なくとも２個の記憶素子のドレイン領域を接続してお
く。
【００２９】そして、書込手段を、選択ワード線電位Ｖ
kcw ，非選択ワード線電位Ｖknw ，選択ビット線電位Ｖ
kcb 及び非選択ビット線電位Ｖknb について、Ｐ型基板
ではＶkcw ＜Ｖknw かつＶknb ＜Ｖkcb に、Ｎ型基板で
はＶkcw ＞Ｖknw かつＶknb＞Ｖkcb に設定し、ワード
線の設定電位を２値にビット線の設定電位を２値にし
て、記憶内容を選択的に書き込むように構成したもので
ある。
【００３０】請求項１１の発明の講じた手段は、上記請
求項２又は４の発明において、記憶素子を少なくとも４
個設け、少なくとも２本のワード線と少なくとも２本の
ビット線とを設けて、上記各ワード線には少なくとも２
個の記憶素子のゲート電極を接続し、上記各ビット線に
は少なくとも２個の記憶素子のドレイン領域を接続して
おく。
【００３１】そして、読出手段を、選択ワード線電位Ｖ
ycw ，非選択ワード線電位Ｖynw ，選択ビット線電位Ｖ
ycb 及び非選択ビット線電位Ｖynb について、Ｐ型基板
ではＶycw ＜Ｖynw かつＶynb ＜Ｖycb に、Ｎ型基板で
はＶycw ＞Ｖynw かつＶynb＞Ｖycb に設定し、ワード
線の設定電位を２値にビット線の設定電位を２値にし
て、記憶内容を選択的に読み出すように構成したもので
ある。
【００３２】請求項１２の発明の講じた手段は、上記請
求項４の発明において、記憶素子を少なくとも４個設
け、少なくとも２本のワード線と少なくとも２本のビッ
ト線とを設けて、上記各ワード線には少なくとも２個の
記憶素子のゲート電極を接続し、上記各ビット線には少
なくとも２個の記憶素子のドレイン領域を接続してお
く。
【００３３】そして、書込手段及び読出手段を、書込時
の選択ワード線電位Ｖkcw ，書込時の非選択ワード線電
位Ｖknw ，読出時の選択ワード線電位Ｖycw 及び読出時
の非選択ワード線電位Ｖynw ，書込時の選択ビット線電
位Ｖkcb ，書込時の非選択ビット線電位Ｖknb ，読出時
の選択ビット線電位Ｖycb 及び読出時の非選択ビット線
電位Ｖynb について、Ｐ型基板では、Ｖkcw ＝Ｖycw ＜
Ｖknw ＝Ｖynw 、かつＶknb ＝Ｖynb ＜Ｖycb ＜Ｖkcb
に、Ｎ型基板では、Ｖkcw ＝Ｖycw ＞Ｖknw ＝Ｖynw 、
かつＶknb ＝Ｖynb ＞Ｖycb ＞Ｖkcb に設定し、ワード
線の設定電位を２値にビット線の設定電位を３値にし
て、選択的に書き込み，読み出しを行うように構成した
ものである。
【００３４】請求項１３の発明の講じた手段は、上記請
求項４の発明において、記憶素子を少なくとも４個設
け、少なくとも２本のワード線と少なくとも２本のビッ
ト線とを設けて、上記各ワード線には少なくとも２個の
記憶素子のゲート電極を接続し、上記各ビット線には少
なくとも２個の記憶素子のドレイン領域を接続してお
く。
【００３５】そして、書込手段及び読出手段を、書込時
の選択ワード線電位Ｖkcw ，書込時の非選択ワード線電
位Ｖknw ，読出時の選択ワード線電位Ｖycw 及び読出時
の非選択ワード線電位Ｖynw ，書込時の選択ビット線電
位Ｖkcb ，書込時の非選択ビット線電位Ｖknb ，読出時
の選択ビット線電位Ｖycb 及び読出時の非選択ビット線
電位Ｖynb について、Ｐ型基板では、Ｖkcw ＜Ｖknw ＝
Ｖycw ＜Ｖynw ，かつＶknb ＝Ｖynb ＜Ｖkcb ＝Ｖycb
に、Ｎ形基板では、Ｖkcw ＞Ｖknw ＝Ｖycw ＞Ｖynw ，
かつＶknb ＝Ｖynb ＞Ｖkcb ＝Ｖycb に設定し、ワード
線の設定電位を３値にビット線の設定電位を２値にし
て、選択的に書き込み，読み出しを行うように構成した
ものである。
【００３６】請求項１４の発明の講じた手段は、上記請
求項５又は７の発明において、記憶素子を少なくとも４
個設け、少なくとも２本のワード線と少なくとも２本の
ビット線とを設けて、上記各ワード線には少なくとも２
個の記憶素子のゲート電極を接続し、上記各ビット線に
は少なくとも２個の記憶素子のドレイン領域を接続して
おく。
【００３７】そして、消去手段を、選択ワード線電位Ｖ
scw ，非選択ワード線電位Ｖsnw ，選択ビット線電位Ｖ
scb 及び非選択ビット線電位Ｖsnb について、Ｐ型基板
ではＶscw ＞Ｖsnw かつＶsnb ＞Ｖscb に、Ｎ型基板で
はＶscw ＜Ｖsnw かつＶsnb＜Ｖscb に設定し、ワード
線の設定電位を２値にビット線の設定電位を２値にし
て、記憶内容を選択的に消去するように構成したもので
ある。
【００３８】請求項１５の発明の講じた手段は、上記請
求項６又は８の発明において、記憶素子を少なくとも４
個設け、少なくとも２本のワード線と少なくとも２本の
ビット線とを設けて、上記各ワード線には少なくとも２
個の記憶素子のゲート電極を接続し、上記各ビット線に
は少なくとも２個の記憶素子のドレイン領域を接続して
おく。
【００３９】そして、書込手段，読出手段及び消去手段
を、書込時の選択ワード線電位Ｖkcw 及び非選択ワード
線電位Ｖknw ，読出時の選択ワード線電位Ｖycw 及び非
選択ワード線電位Ｖynw ，消去時の選択ワード線電位Ｖ
scw 及び非選択ワード線電位Ｖsnw ，書込時の選択ビッ
ト線電位Ｖkcb 及び非選択ビット線電位Ｖknb ，読出時
の選択ビット線電位Ｖycb 及び非選択ビット線電位Ｖyn
b，並びに消去時の選択ビット線電位Ｖscb 及び非選択
ビット線Ｖsnb について、Ｐ型基板では、Ｖkcw ＝Ｖyc
w ＜Ｖknw ＝Ｖynw ＝Ｖsnw ＜Ｖscw 、かつＶknb ＝Ｖ
ynb ＝Ｖscb ＜Ｖycb ＜Ｖkcb ＝Ｖsnb に、Ｎ型基板で
は、Ｖkcw ＝Ｖycw ＞Ｖknw ＝Ｖynw ＝Ｖsnw ＞Ｖscw
、かつＶknb ＝Ｖynb ＝Ｖscb ＞Ｖycb ＞Ｖkcb ＝Ｖs
nb に設定し、ワード線の設定電位を３値にビット線の
設定電位を３値として、選択的に書き込み，読み出し及
び消去を行うように構成したものである。
【００４０】請求項１６の発明の講じた手段は、上記請
求項６又は８の発明において、記憶素子を少なくとも４
個設け、少なくとも２本のワード線と少なくとも２本の
ビット線とを設けて、上記各ワード線には少なくとも２
個の記憶素子のゲート電極を接続し、上記各ビット線に
は少なくとも２個の記憶素子のドレイン領域を接続して
おく。
【００４１】そして、書込手段，読出手段及び消去手段
を、書込時の選択ワード線電位Ｖkcw 及び非選択ワード
線電位Ｖknw ，読出時の選択ワード線電位Ｖycw 及び非
選択ワード線電位Ｖynw ，消去時の選択ワード線電位Ｖ
scw 及び非選択ワード線電位Ｖsnw ，書込時の選択ビッ
ト線電位Ｖkcb 及び非選択ビット線電位Ｖknb ，読出時
の選択ビット線電位Ｖycb 及び非選択ビット線電位Ｖyn
b，並びに消去時の選択ビット線電位Ｖscb 及び非選択
ビット線Ｖsnb について、Ｐ型基板では、Ｖkcw ＜Ｖkn
w ＝Ｖycw ＝Ｖsnw ＜Ｖynw ＜Ｖscw ，かつＶknb ＝Ｖ
ynb ＝Ｖscb ＜Ｖkcb ＝Ｖycb ＝Ｖsnb に、Ｎ型基板で
は、Ｖkcw ＞Ｖknw ＝Ｖycw ＝Ｖsnw ＞Ｖynw ＞Ｖscw
，かつＶknb ＝Ｖynb ＝Ｖscb ＞Ｖkcb ＝Ｖycb ＝Ｖs
nb に設定し、ワード線の設定電位を４値にビット線の
設定電位を２値にして、選択的に書き込み，読み出し及
び消去を行うように構成したものである。
【００４２】また、本発明の第２の解決手段は、半導体
記憶装置の１ビットの記憶素子を、第１導電型の半導体
基板と、第２導電型のソース及びドレインと、ゲートと
の４端子構造にして、ドレイン−ソース間の干渉の回避
を容易としながら、ドレイン−ゲート間の絶縁膜をバン
ド状態の調整により不揮発状態で電荷を保持する構造と
し、かつその保持状態によってゲート誘導ドレインリー
ク電流を変化させるヒステリシス効果を利用することに
より、各端子間の印加電圧に応じて、情報の記憶，読み
だし，消去を行う半導体記憶装置を提供することにあ
る。
【００４３】具体的に、請求項１７の発明の講じた手段
は、図２３に示すように、半導体記憶装置の構成とし
て、第１導電型の半導体基板上に、該半導体基板表面に
選択的に形成された第２導電型のドレイン領域と、該ド
レイン領域とは所定の距離を隔てて半導体基板表面に選
択的に形成された第２導電型のソース領域と、上記ドレ
イン領域の端部の少なくとも一部と重なり、かつ上記ソ
ース領域の端部に亘るように上記半導体基板上に形成さ
れた絶縁膜と、該絶縁膜上に形成されたゲート電極とか
らなる記憶素子を設ける。
【００４４】そして、上記ドレイン領域を含む半導体側
における伝導帯と価電子帯とのエネルギーギャップをド
レイン領域−ゲート電極間の第１設定電圧差に相当する
ギャップ値以下の値に、かつ上記半導体側と絶縁膜との
界面における絶縁膜の価電子帯と半導体側の価電子帯と
のエネルギーギャップ又は絶縁膜の伝導帯と半導体側の
伝導帯とのエネルギーギャップをゲート電極の電位に応
じて変化するドレイン領域−半導体基板間の第２設定電
圧差に相当するギャップ値に設定し、上記絶縁膜を、電
荷の保持により不揮発状態で情報を記憶可能に設けたも
のである。
【００４５】請求項１８の発明の講じた手段は、上記請
求項１７の発明において、少なくとも１つの記憶素子の
絶縁膜を予め電荷をトラップした“１”状態に保持して
おく。
【００４６】そして、上記ドレイン領域−ゲート電極間
に上記第１設定電圧差以上の電圧を印加し、かつ上記ド
レイン領域−半導体基板間に上記第２設定電圧差よりも
低い電圧を印加して、ゲート誘導ドレインリーク電流値
に基づいて、記憶内容を読み出す読出手段を設ける構成
としたものである。
【００４７】請求項１９の発明の講じた手段は、上記請
求項１７の発明において、上記ドレイン領域−ゲート電
極間に上記第１設定電圧差以上の電圧を印加し、かつ上
記ドレイン領域−半導体基板間に上記第２設定電圧差以
上の電圧を印加して、ゲート誘導ドレインリーク電流を
発生させることにより、上記絶縁膜に電荷をトラップさ
せて“１”状態にする書込手段を設けたものである。
【００４８】請求項２０の発明の講じた手段は、上記請
求項１９の発明において、上記ゲート電極に所定の電圧
を印加し、かつ上記ドレイン領域−半導体基板間に上記
第２設定電圧差よりも低い電圧を印加して、ゲート誘導
ドレインリーク電流値に基づいて、記憶内容を読み出す
読出手段を設けたものである。
【００４９】請求項２１の発明の講じた手段は、上記請
求項１７の発明において、少なくとも１つの記憶素子の
絶縁膜を予め電荷をトラップした“１”状態にしてお
く。
【００５０】そして、電荷を保持した“１”状態にある
記憶素子のゲート電極に所定の電圧を印加して、絶縁膜
から電荷を引き抜くことにより、絶縁膜を“０”状態に
する消去手段を設けたものである。
【００５１】請求項２２の発明の講じた手段は、上記請
求項２０の発明において、電荷を保持した“１”状態に
ある記憶素子のゲート電極に所定の電圧を印加して、絶
縁膜から電荷を引き抜くことにより、絶縁膜を“０”状
態にする消去手段を設けたものである。
【００５２】請求項２３の発明の講じた手段は、上記請
求項１７の発明において、少なくとも１つの記憶素子の
絶縁膜を予め電荷をトラップした“１”状態にしてお
く。
【００５３】そして、電荷を保持した“１”状態にある
記憶素子の絶縁膜の両面間に高電界を印加し、ＦＮ電流
を生ぜしめて、保持電荷とは逆極性の電荷を上記絶縁膜
に注入することにより、絶縁膜を“０”状態にする消去
手段を設けたものである。
【００５４】請求項２４の発明の講じた手段は、上記請
求項２０の発明において、電荷を保持した“１”状態に
ある記憶素子の絶縁膜の両面間に高電界を印加し、ＦＮ
電流を生ぜしめて、保持電荷とは逆極性の電荷を上記絶
縁膜内に注入することにより、絶縁膜を“０”状態にす
る消去手段を設けたものである。
【００５５】請求項２５の発明の講じた手段は、上記請
求項１７の発明において、少なくとも１つの記憶素子の
絶縁膜を予め電荷をトラップした“１”状態にしてお
く。
【００５６】そして、ゲート電極を所定電位にしてドレ
イン領域−ソース領域間に一定電圧を印加して、ドレイ
ン−ソース間電流によって生じた，保持電荷とは逆極性
のホットキャリアを上記絶縁膜内に注入することによ
り、絶縁膜を“０”状態にする消去手段を設けたもので
ある。
【００５７】請求項２６の発明の講じた手段は、上記請
求項２０の発明において、ゲート電極を所定電位にして
ドレイン領域−ソース領域間に一定電圧を印加して、ド
レイン−ソース間電流によって生じた，保持電荷とは逆
極性のホットキャリアを上記絶縁膜内に注入することに
より、絶縁膜を“０”状態にする消去手段を設けたもの
である。
【００５８】請求項２７の発明の講じた手段は、上記請
求項１７の発明において、当初に予めすべての記憶素子
の絶縁膜に電荷をトラップして、“１”状態にしておく
ようにしたものである。
【００５９】請求項２８の発明の講じた手段は、上記請
求項１９の発明において、記憶素子を少なくとも４個設
け、少なくとも２本のワード線と少なくとも２本のビッ
ト線とを設けて、上記各ワード線には少なくとも２個の
記憶素子のゲート電極を接続し、上記各ビット線には少
なくとも２個の記憶素子のドレイン領域を接続してお
く。
【００６０】そして、書込手段を、選択ワード線電位Ｖ
kcw ，非選択ワード線電位Ｖknw ，選択ビット線電位Ｖ
kcb 及び非選択ビット線電位Ｖknb について、Ｐ型基板
ではＶkcw ＜Ｖknw かつＶknb ＜Ｖkcb に、Ｎ型基板で
はＶkcw ＞Ｖknw かつＶknb＞Ｖkcb に設定し、ワード
線の設定電位を２値にビット線の設定電位を２値にし
て、記憶内容を選択的に書き込むように構成したもので
ある。
【００６１】請求項２９の発明の講じた手段は、上記請
求項１８又は２０の発明において、記憶素子を少なくと
も４個設け、少なくとも２本のワード線と少なくとも２
本のビット線とを設けて、上記各ワード線には少なくと
も２個の記憶素子のゲート電極を接続し、上記各ビット
線には少なくとも２個の記憶素子のドレイン領域を接続
しておく。
【００６２】そして、読出手段を、選択ワード線電位Ｖ
ycw ，非選択ワード線電位Ｖynw ，選択ビット線電位Ｖ
ycb 及び非選択ビット線電位Ｖynb について、Ｐ型基板
ではＶycw ＜Ｖynw かつＶynb ＜Ｖycb に、Ｎ型基板で
はＶycw ＞Ｖynw かつＶynb＞Ｖycb に設定し、ワード
線の設定電位を２値にビット線の設定電位を２値にし
て、記憶内容を選択的に読み出すように構成したもので
ある。
【００６３】請求項３０の発明の講じた手段は、上記請
求項２０の発明において、記憶素子を少なくとも４個設
け、少なくとも２本のワード線と少なくとも２本のビッ
ト線とを設けて、上記各ワード線には少なくとも２個の
記憶素子のゲート電極を接続し、上記各ビット線には少
なくとも２個の記憶素子のドレイン領域を接続してお
く。
【００６４】そして、書込手段及び読出手段を、書込時
の選択ワード線電位Ｖkcw ，書込時の非選択ワード線電
位Ｖknw ，読出時の選択ワード線電位Ｖycw 及び読出時
の非選択ワード線電位Ｖynw ，書込時の選択ビット線電
位Ｖkcb ，書込時の非選択ビット線電位Ｖknb ，読出時
の選択ビット線電位Ｖycb 及び読出時の非選択ビット線
電位Ｖynb について、Ｐ型基板では、Ｖkcw ＝Ｖycw ＜
Ｖknw ＝Ｖynw 、かつＶknb ＝Ｖynb ＜Ｖycb ＜Ｖkcb
に、Ｎ型基板では、Ｖkcw ＝Ｖycw ＞Ｖknw ＝Ｖynw 、
かつＶknb ＝Ｖynb ＞Ｖycb ＞Ｖkcb に設定し、ワード
線の設定電位を２値にビット線の設定電位を３値にし
て、選択的に書き込み，読み出しを行うように構成した
ものである。
【００６５】請求項３１の発明の講じた手段は、上記請
求項２２，２４又は２６の発明において、記憶素子を少
なくとも４個設け、少なくとも２本のワード線と少なく
とも２本のビット線とを設けて、上記各ワード線には少
なくとも２個の記憶素子のゲート電極を接続し、上記各
ビット線には少なくとも２個の記憶素子のドレイン領域
を接続しておく。
【００６６】そして、書込手段，読出手段及び消去手段
を、書込時の選択ワード線電位Ｖkcw 及び非選択ワード
線電位Ｖknw ，読出時の選択ワード線電位Ｖycw 及び非
選択ワード線電位Ｖynw ，消去時の選択ワード線電位Ｖ
scw 及び非選択ワード線電位Ｖsnw ，書込時の選択ビッ
ト線電位Ｖkcb 及び非選択ビット線電位Ｖknb ，読出時
の選択ビット線電位Ｖycb 及び非選択ビット線電位Ｖyn
b，並びに消去時の選択ビット線電位Ｖscb 及び非選択
ビット線Ｖsnb について、Ｐ型基板では、Ｖkcw ＝Ｖyc
w ＜Ｖknw ＝Ｖynw ＝Ｖsnw ＜Ｖscw 、かつＶknb ＝Ｖ
ynb ＝Ｖscb ＝Ｖsnb ＜Ｖycb ＜Ｖkcb に、Ｎ型基板で
は、Ｖkcw ＝Ｖycw ＞Ｖknw ＝Ｖynw ＝Ｖsnw ＞Ｖscw
、かつＶknb ＝Ｖynb ＝Ｖscb ＝Ｖsnb ＞Ｖycb ＞Ｖk
cb に設定し、ワード線の設定電位を３値にビット線の
設定電位を３値にして、選択的に書き込み，読み出し、
かつ同一ワード線に接続される全記憶素子の記憶情報を
同時に消去するように構成したものである。
【００６７】請求項３２の発明の講じた手段は、上記請
求項２２，２４又は２６記載の半導体記憶装置におい
て、記憶素子を少なくとも４個設け、少なくとも２本の
ワード線と少なくとも２本のビット線とを設けて、上記
各ワード線には少なくとも２個の記憶素子のゲート電極
を接続し、上記各ビット線には少なくとも２個の記憶素
子のドレイン領域を接続しておく。
【００６８】そして、書込手段，読出手段及び消去手段
を、書込時の選択ワード線電位Ｖkcw 及び非選択ワード
線電位Ｖknw ，読出時の選択ワード線電位Ｖycw 及び非
選択ワード線電位Ｖynw ，消去時の選択ワード線電位Ｖ
scw 及び非選択ワード線電位Ｖsnw ，書込時の選択ビッ
ト線電位Ｖkcb 及び非選択ビット線電位Ｖknb ，読出時
の選択ビット線電位Ｖycb 及び非選択ビット線電位Ｖyn
b，並びに消去時の選択ビット線電位Ｖscb 及び非選択
ビット線Ｖsnb について、Ｐ型基板では、Ｖkcw ＝Ｖyc
w ＜Ｖknw ＝Ｖsnw ＝Ｖynw ＜Ｖscw ，かつＶknb ＝Ｖ
ynb ＜Ｖycb ＜Ｖkcb ＝Ｖscb ＝Ｖsnb に、Ｎ型基板で
は、Ｖkcw ＝Ｖycw ＞Ｖknw ＝Ｖsnw ＝Ｖynw ＞Ｖscw
，かつＶknb ＝Ｖynb ＞Ｖycb ＞Ｖkcb ＝Ｖscb ＝Ｖs
nb に設定し、ワード線の設定電位を３値にビット線の
設定電位を３値にして、選択的に書き込み，読み出し、
かつ全ワード線に接続された記憶素子の記憶内容を消去
するように構成したものである。
【００６９】請求項３３の発明の講じた手段は、上記請
求項１又は１７記載の半導体記憶装置において、半導体
基板をＳｉで構成し、絶縁膜をＳｉＯ2 膜で構成したも
のである。
【００７０】請求項３４の発明の講じた手段は、上記請
求項１又は１７の発明において、絶縁膜を多層膜で構成
したものである。
【００７１】請求項３５の発明の講じた手段は、上記請
求項１又は１７の発明において、絶縁膜内に、フローテ
ィングゲート電極を設け、該フローティングゲート電極
に電荷をトラップさせる構成としたものである。
【００７２】
【作用】以上の構成により、請求項１の発明では、半導
体記憶装置の記憶素子において、絶縁膜の価電子帯（又
は伝導帯）を越える電荷が入ると絶縁膜に電荷が不揮発
状態でトラップされるように構成されているので、この
電荷のトラップ状態の有無を“０”状態と“１”状態と
に区別して記憶しておくことが可能になる。
【００７３】その場合、１ビットの記憶素子が半導体基
板とゲート電極とドレイン領域との３端子で構成され、
１トランジスタメモリセルであるとともに、ソース領域
が不要なので、必然的にソース−ドレイン間のチャンネ
ルも不要となる。さらに、ドレイン領域しかないので、
集積回路を構成した場合に、ドレイン−ソース間の電流
の干渉のような回避困難な干渉が生ずることがない。し
たがって、半導体記憶装置の大幅な高集積化が可能にな
る。
【００７４】請求項２の発明では、読出手段により、ド
レイン領域−ゲート電極間に第１設定電圧差以上の電圧
が印加されると、半導体側のバンドが伝導帯と価電子帯
とのエネルギーギャップ以上に曲げられて、バンド間ト
ンネリングによるゲート誘導ドレインリーク電流が生じ
る。そのとき、絶縁膜に電荷が保持されて“１”状態に
ある時には、電荷により電界が緩和されるので、電荷が
保持されていずに“０”状態にあるときよりもゲート誘
導ドレインリーク電流の値が小さい。したがって、この
電流値の相違から、絶縁膜の記憶内容が“０”か“１”
かが読み出されることになる。
【００７５】また、ドレイン領域−ゲート電極間の電圧
が第２設定電圧差よりも低いために、電荷が絶縁膜の価
電子帯（又は伝導帯）を越えて絶縁膜内に入ることがな
い。つまり、絶縁膜の記憶内容は影響を受けず、非破壊
読み出しである。したがって、例えば予め一定のパター
ンで各記憶素子の記憶状態が“０”又は“１”状態に設
定されていると、半導体記憶装置がＲＯＭとして機能す
ることになる。
【００７６】請求項３の発明では、書込手段により、ド
レイン領域−ゲート電極間に第１設定電圧差以上の電圧
が印加されると、半導体側のバンドが伝導帯と価電子帯
とのエネルギーギャップ以上に曲げられて、バンド間ト
ンネリングによるゲート誘導ドレインリーク電流が生じ
るとともに、ドレイン領域−半導体基板間にゲート電極
の電位に応じて変化する第２設定電圧差以上の電圧が印
加されると、ゲート電極と半導体側との界面において絶
縁膜の価電子帯と半導体の価電子帯とのエネルギーギャ
ップ（又は絶縁膜の伝導帯と半導体側の伝導帯とのエネ
ルギーギャップ）以上に半導体側のバンドが曲げられ、
電荷が絶縁膜の価電子帯（又は伝導帯）を越えて絶縁膜
内にトラップされ、絶縁膜が“１”状態に保持される。
この電荷は、逆電圧の印加あるいは逆極性の電荷の注入
等がない限り不揮発であるので、不揮発で“１”状態が
記憶され、半導体記憶装置に一定の記憶内容を書き込ん
で、ＰＲＯＭ用素材として使用することが可能になる。
【００７７】請求項４の発明では、予め情報記憶部に記
憶された情報又は上記請求項３の発明における書込手段
により情報記憶部に書き込まれた情報が、上記請求項２
の発明と同様の作用により、読出手段で非破壊に読み出
される。したがって、半導体記憶装置がＰＲＯＭとして
使用可能になる。
【００７８】請求項５の発明では、電荷を保持し“１”
状態にある記憶素子において、消去手段により、ゲート
電極−半導体側に所定電圧が印加されると、絶縁膜から
電荷が半導体側に引き抜かれて、絶縁膜内の保持電荷が
消滅し、その記憶内容が“０”に変更される。したがっ
て、半導体記憶装置に予め書き込まれた記憶内容を書換
えることが可能になる。
【００７９】請求項６の発明では、電荷を保持し“１”
状態にある記憶素子において、消去手段により、ゲート
電極−半導体側に所定電圧が印加されると、上記請求項
５の発明と同様の作用が得られる。したがって、半導体
記憶装置が、記憶の書き込み，読みだし及び消去可能な
ＥＥＰＲＯＭ又は不揮発のＲＡＭとして機能することに
なる。
【００８０】請求項７の発明では、電荷を保持し“１”
状態にある記憶素子において、消去手段により、絶縁膜
の両面間に高電界が印加されると、ＦＮ電流が生じて、
絶縁膜内に保持電荷とは逆極性の電荷が流入する。そし
て、この流入した電荷と保持電荷とが再結合して、絶縁
膜内の保持電荷が消滅し、その記憶内容が“０”に変更
される。したがって、半導体記憶装置の記憶内容の書き
換えが可能になる。
【００８１】請求項８の発明では、電荷を保持し“１”
状態にある記憶素子において、消去手段により、絶縁膜
の両面間に高電界が印加されると、上記請求項７の発明
と同様の作用が得られる。したがって、半導体記憶装置
が電気的に記憶の書き込み，読みだし及び消去可能なＥ
ＥＰＲＯＭ又は不揮発のＲＡＭとして機能することにな
る。
【００８２】請求項９の発明では、予めすべての記憶素
子の絶縁膜が“１”状態に保持されており、この状態か
ら“０”状態に変更されることで“０”書き込みが行わ
れ、再び“１”状態にすることで記憶内容の消去が可能
になる。その場合、記憶内容を読み出す際には、絶縁膜
に電荷が保持された“１”状態の方がゲート誘導ドレイ
ンリーク電流値が小さいので、現実に使用される記憶素
子の割合が通常少ないことを考慮すると、“０”状態の
記憶素子を“１”状態にすることで書き込みを行うもの
に比べて、消費電流が少なくて済むことになる。
【００８３】請求項１０の発明では、書込手段により、
ワード線の設定電位を２値とし、ビット線の設定電位を
２値として、記憶素子への選択書き込みが行われる。す
なわち、記憶素子の半導体基板，ドレイン領域及び絶縁
膜のバンド状態の調整によりトンネリングと価電子帯間
（又は伝導帯間）の飛び越えを利用した記憶の書き込み
を行うようにしたことで、単純な電位の設定による選択
書き込みが可能になる。したがって、書き込み動作が高
速となり、かつ電源回路等の周辺回路が単純化されて、
高集積化が可能になるとともに、半導体記憶装置が１ビ
ット単位の選択書き込みが可能なＰＲＯＭとして機能す
ることになる。
【００８４】請求項１１の発明では、読出手段により、
ワード線の設定電位を２値とし、ビット線の設定電位を
２値として、記憶素子の記憶内容の選択読みだしが行わ
れる。すなわち、記憶素子の半導体基板，ドレイン領域
及び絶縁膜のバンド状態の調整によりトンネリングによ
るゲート誘導ドレインリーク電流の大小を利用した記憶
の読みだしを行うようにしたことで、単純な電位の設定
による選択読みだしが可能になる。したがって、読みだ
し動作が高速となり、かつ電源回路等の周辺回路が単純
化されて、高集積化が可能になるとともに、半導体記憶
装置が１ビット単位の選択読みだしが可能なＲＯＭ或い
はＰＲＯＭとして機能することになる。
【００８５】請求項１２の発明では、書込手段及び読出
手段により、ワード線の設定電位を２値とし、ビット線
の設定電位を３値として、記憶素子の記憶内容の選択書
き込み及び選択読みだしが行われる。したがって、高速
動作及び高集積化が可能になるとともに、半導体記憶装
置が１ビット単位で選択書き込み，選択読みだしが可能
なＰＲＯＭとして機能することになる。
【００８６】請求項１３の発明では、書込手段及び読出
手段により、ワード線の設定電位を３値とし、ビット線
の設定電位を２値として、記憶素子の記憶内容の選択書
き込み及び選択読みだしが行われる。したがって、上記
請求項１２の発明と同様の作用が得られる。
【００８７】請求項１４の発明では、消去手段により、
ワード線の設定電位を２値とし、ビット線の設定電位を
２値として、記憶内容の選択消去が行われる。すなわ
ち、記憶素子の半導体基板，ドレイン領域及び絶縁膜の
バンド状態の調整によりトンネリングと価電子帯間（又
は伝導帯間）の飛び越しを利用した記憶保持機能が設け
られているので、単純な電位の設定による選択消去が可
能になる。したがって、消去動作が高速となり、かつ電
源回路等の周辺回路が単純化されて、高集積化が可能に
なるとともに、半導体記憶装置が１ビット単位で選択消
去つまり記憶内容の選択書き換えが可能なＰＲＯＭとし
て機能することになる。
【００８８】請求項１５の発明では、書込手段，読出手
段及び消去手段により、ワード線の設定電位を３値と
し、ビット線の設定電位を３値として、記憶素子への選
択書き込みと，記憶内容の選択読みだし及び選択消去が
行われる。したがって、単純な電位の設定によって、動
作の高速化が可能となり、かつ電源回路等の周辺回路が
単純化されて、高集積化が可能になるとともに、半導体
記憶装置が１ビット単位で選択書き込み，選択読みだし
及び選択消去が可能なＥＥＰＲＯＭとして、或いは不揮
発のＲＡＭとして機能することになる。
【００８９】請求項１６の発明では、書込手段，読出手
段及び消去手段により、ワード線の設定電位を４値と
し、ビット線の設定電位を２値として、記憶素子への選
択書き込みと，記憶内容の選択読みだし及び選択消去が
行われる。したがって、単純な電位の設定によって、上
記請求項１５の発明と同様の作用が得られる。
【００９０】請求項１７の発明では、半導体記憶装置の
記憶素子において、絶縁膜の価電子帯を越える電荷が入
ると絶縁膜に電荷が不揮発状態でトラップされるように
構成されているので、この電荷のトラップ状態の有無を
“０”状態と“１”状態とに区別して記憶しておくこと
が可能になる。
【００９１】その場合、１ビットの記憶素子が半導体基
板とゲート電極とドレイン領域とソース領域の４端子で
構成されるが、ソース領域がドレイン領域と同じ第２の
導電型で構成されているので、集積回路を構成した場合
に、ソース−ドレイン間の干渉を回避することが容易と
なる。したがって、半導体記憶装置の高集積化が可能に
なる。
【００９２】請求項１８の発明では、読出手段により、
ドレイン領域−ゲート電極間に第１設定電圧差以上の電
圧が印加されると、半導体側のバンドが伝導帯と価電子
帯とのエネルギーギャップ以上に曲げられて、バンド間
トンネリングによるゲート誘導ドレインリーク電流が生
じる。そのとき、絶縁膜に電荷が保持されて“１”状態
にある時には、電荷により電界が緩和されるので、電荷
が保持されていずに“０”状態にあるときよりもゲート
誘導ドレインリーク電流の値が小さい。したがって、こ
の電流値の相違から、絶縁膜の記憶内容が“０”か
“１”かが読み出されることになる。
【００９３】また、ドレイン領域−ゲート電極間の電圧
が第２設定電圧差よりも低いために、電荷が絶縁膜の価
電子帯（又は伝導帯）を越えて絶縁膜内に入ることがな
い。つまり、絶縁膜の記憶内容は影響を受けず、非破壊
読み出しである。したがって、例えば予め一定のパター
ンで各記憶素子の記憶状態が“０”又は“１”状態に設
定されていると、半導体記憶装置がＲＯＭとして機能す
ることになる。
【００９４】請求項１９の発明では、書込手段により、
ドレイン領域−ゲート電極間に第１設定電圧差以上の電
圧が印加されると、半導体側のバンドが伝導帯と価電子
帯とのエネルギーギャップ以上に曲げられて、バンド間
トンネリングによるゲート誘導ドレインリーク電流が生
じるとともに、ドレイン領域−ゲート電極間にゲート電
極の電位に応じて変化する第２設定電圧差以上の電圧が
印加されると、ゲート電極と半導体側との界面において
絶縁膜の価電子帯と半導体の価電子帯とのエネルギーギ
ャップ（又は絶縁膜の伝導帯と半導体側の伝導帯とのギ
ャップ）以上に半導体側のバンドが曲げられ、電荷が絶
縁膜の価電子帯（又は伝導帯）を越えて絶縁膜内にトラ
ップされ、絶縁膜が“１”状態に保持される。この電荷
は、逆電圧の印加あるいは逆極性の電荷の注入等がない
限り不揮発であるので、不揮発で“１”状態が記憶さ
れ、半導体記憶装置に一定の記憶内容を書き込んで、Ｐ
ＲＯＭ用素材として使用することが可能になる。
【００９５】請求項２０の発明では、電荷を保持し
“１”状態にある記憶素子と、電荷が保持されずに
“０”状態にある記憶素子の記憶状態が上記請求項１９
の発明と同様の作用により読出手段で非破壊に読み出さ
れる。したがって、半導体記憶装置がＰＲＯＭとして機
能することになる。
【００９６】請求項２１の発明では、電荷を保持し
“１”状態にある記憶素子において、消去手段により、
ゲート電極に所定電圧が印加されると、絶縁膜から電荷
が半導体側に引き抜かれて、絶縁膜内の保持電荷が消滅
し、その記憶内容が“０”に変更される。したがって、
半導体記憶装置に予め書き込まれた記憶内容を書換える
ことが可能になる。
【００９７】請求項２２の発明では、電荷を保持し
“１”状態にある記憶素子において、消去手段により、
ゲート電極に所定電圧が印加されると、上記請求項２１
の発明と同様の作用が得られる。したがって、半導体記
憶装置が、記憶の書き込み，読みだし及び消去可能なＥ
ＥＰＲＯＭとして機能することになる。
【００９８】請求項２３の発明では、電荷を保持し
“１”状態にある記憶素子において、消去手段により、
絶縁膜の両面間に高電界が印加されると、ＦＮ電流が生
じて、絶縁膜内に保持電荷とは逆極性の電荷が流入す
る。そして、この流入した電荷と保持電荷とが再結合し
て、絶縁膜内の保持電荷が消滅し、その記憶内容が
“０”に変更される。したがって、半導体記憶装置の記
憶内容の書き換えが可能になる。
【００９９】請求項２４の発明では、電荷を保持し
“１”状態にある記憶素子において、消去手段により、
絶縁膜の両面間に高電界が印加されると、上記請求項２
３の発明と同様の作用が得られる。したがって、半導体
記憶装置が電気的に記憶の書き込み，読みだし及び消去
可能なＥＥＰＲＯＭとして機能することになる。
【０１００】請求項２５の発明では、電荷を保持し
“１”状態にある記憶素子において、消去手段により、
所定のゲートバイアス下でドレイン−ソース間に一定電
圧が印加されると、ドレイン−ソース間の半導体基板表
面にチャネル電流が流れるとともに、ドレイン電位によ
ってチャネル方向に高電界が印加されているので、チャ
ネル電流の一部がホットキャリアとなって絶縁膜に流入
する。そして、このホットキャリアは絶縁膜の保持電荷
とは逆極性となることから、絶縁膜の保持電荷が中和さ
れ、“１”状態から“０”状態に変更される。したがっ
て、半導体記憶装置の記憶内容の書き換えが可能にな
る。
【０１０１】請求項２６の発明では、電荷を保持し
“１”状態にある記憶素子において、消去手段により、
所定のゲートバイアス下でドレイン−ソース間に一定電
圧が印加されると、上記請求項２５の発明と同様の作用
が得られる。したがって、半導体記憶装置が電気的に記
憶の書き込み，読みだし及び消去可能なＥＥＰＲＯＭと
して機能することになる。
【０１０２】請求項２７の発明では、当初から予めすべ
ての記憶素子の絶縁膜が“１”状態に保持されており、
この状態から“０”状態に変更されることで“０”書き
込みが行われ、再び“１”状態にすることで記憶内容の
消去が可能になる。その場合、記憶内容を読み出す際に
は、絶縁膜に電荷が保持された“１”状態の方がゲート
誘導ドレインリーク電流値が小さいので、現実に使用さ
れる記憶素子の割合が通常少ないことを考慮すると、
“０”状態の記憶素子を“１”状態にすることで書き込
みを行うものに比べて、消費電流が少なくて済むことに
なる。
【０１０３】請求項２８の発明では、書込手段により、
ワード線の設定電位を２値とし、ビット線の設定電位を
２値として、記憶素子への選択書き込みが行われる。す
なわち、記憶素子の半導体基板，ドレイン領域及び絶縁
膜のバンド状態の調整によりトンネリングと価電子帯間
（又は伝導帯間）の飛び越しを利用した記憶の書き込み
を行うようにしたことで、単純な電位の設定による選択
書き込みが可能になる。したがって、書き込み動作が高
速となり、かつ電源回路等の周辺回路が単純化されて、
高集積化が可能になるとともに、半導体記憶装置が１ビ
ット単位の選択書き込みが可能なＰＲＯＭとして機能す
ることになる。
【０１０４】請求項２９の発明では、読出手段により、
ワード線の設定電位を２値とし、ビット線の設定電位を
２値として、記憶素子の記憶内容の選択読みだしが行わ
れる。すなわち、記憶素子の半導体基板，ドレイン領域
及び絶縁膜のバンド状態の調整によりトンネリングによ
るゲート誘導ドレインリーク電流の大小を利用した記憶
の読みだしを行うようにしたことで、単純な電位の設定
による選択読みだしが可能になる。したがって、読みだ
し動作が高速となり、かつ電源回路等の周辺回路が単純
化されて、高集積化が可能になるとともに、半導体記憶
装置が１ビット単位の選択読みだしが可能なＲＯＭ又は
ＰＲＯＭとして機能することになる。
【０１０５】請求項３０の発明では、書込手段及び読出
手段により、ワード線の設定電位を２値とし、ビット線
の設定電位を３値として、記憶素子の記憶内容の選択書
き込み及び選択読みだしが行われる。したがって、高速
動作及び高集積化が可能になるとともに、半導体記憶装
置が１ビット単位で選択書き込み，選択読みだしが可能
なＰＲＯＭとして機能することになる。
【０１０６】請求項３１の発明では、書込手段，読出手
段及び消去手段により、ワード線の設定電位を３値と
し、ビット線の設定電位を３値として、記憶素子への選
択書き込み及び記憶内容の選択読みだしと、ワード線単
位の部分消去とが行われる。したがって、単純な電位の
設定によって、動作の高速化が可能となり、かつ電源回
路等の周辺回路が単純化されて、高集積化が可能になる
とともに、半導体記憶装置が、１ビット単位で選択書き
込み及び選択読みだしが可能で、ワード線単位で部分消
去が可能なＥＥＰＲＯＭとして機能することになる。
【０１０７】請求項３２の発明では、書込手段，読出手
段及び消去手段により、上記請求項３１の発明における
設定電位とは異なる大小関係で、ワード線の設定電位を
３値とし、ビット線の設定電位を３値として、記憶素子
への選択書き込み及び記憶内容の選択読みだしと、ワー
ド線単位の部分消去とが行われる。したがって、上記請
求項３１の発明と同様の作用が得られる。
【０１０８】請求項３３の発明では、半導体基板がＳｉ
で構成され、情報を記憶する絶縁膜としてＳｉＯ2 膜が
使用されるので、Ｓｉ基板の酸化による絶縁膜の形成が
可能になり、絶縁膜の特性が良好になるとともに、半導
体装置の製造が容易かつ安価なものとなる。また、Ｓｉ
Ｏ2 とＳｉとの親和性が良好で、Ｓｉ基板に生じる応力
が比較的小さくなる。さらに、ＳｉとＳｉＯ2 とのバン
ドの障壁高さが３．５ｅＶ程度であるために、ＴＴＬレ
ベルの動作電圧が実現することになる。
【０１０９】請求項３４の発明では、絶縁膜が多層膜構
造とされているので、そのうちの一つの絶縁膜に誘電率
の高い膜を使用すれば膜厚の増大が可能となり、電気的
耐圧が向上する。また、絶縁膜同士の界面に電荷がトラ
ップされやすいので、書込み時のトラップ効率が向上
し、“０”状態と“１”状態との読みだし電流の差が拡
大して、読みだしが容易となる。この読みだし電流差の
拡大によって、メモリセルの微細化や周辺の電流増幅回
路の縮小が可能になり、よりいっそうの高集積化が可能
になる。
【０１１０】請求項３５の発明では、絶縁膜内に設けら
れたフローティングゲート電極により、電荷がトラップ
されるので、“０”状態と“１”状態との読みだし電流
の差が拡大して、上記請求項３４の発明と同様の作用が
得られる。また、絶縁膜自体に電荷をトラップ及びデト
ラップさせるのに比べて、絶縁膜の耐久性が向上する。
【０１１１】
【実施例】以下、半導体記憶回路の実施例を図面を参照
しながら説明する。
【０１１２】（第１実施例）まず、請求項１〜１６の発
明に係る第１実施例について説明する。
【０１１３】図１（ａ）は本発明の第１実施例における
半導体記憶装置の１ビットの記憶素子の断面構造を示
す。同図において、Ｐ型（第１導電型）の半導体基板１
表面には、リン等をドーピングしてなるＮ型（第２導電
型）のドレイン領域５が形成されている。そして、半導
体基板１上には、上記ドレイン領域５の端部と一部が重
なるように形成されたＳｉＯ2 からなる絶縁膜であるゲ
ート酸化膜２が設けられ、このゲート酸化膜２は、後述
のように、電荷をトラップして不揮発状態で情報を記憶
する部位である。さらに、上記ゲート酸化膜２の左方は
素子分離部６として厚膜に形成され、ゲート酸化膜２の
端部から素子分離部６の一部に亘る面上には、多結晶Ｓ
ｉ膜からなるゲート電極３が積層されている。上記半導
体基板１，ドレイン領域５，ゲート酸化膜２及びゲート
電極３により、１ビットのメモリセルが構成されてい
る。
【０１１４】なお、今回、試作した前記半導体記憶装置
では、ゲート酸化膜２の厚さＴoxは７ｎｍ、ゲート電極
３にはｎ＋多結晶Ｓｉ膜を用い、ゲート電極３の幅Ｗは
２０μｍとしている。また、ドレイン領域５は加速エネ
ルギー４０ＫｅＶ、ドーズ量６．０×１０15（ｉｏｎｓ
／ｃｍ2 ）のＡｓイオン注入により形成されている。
【０１１５】上記半導体記憶装置にはソース領域がない
ため、上記メモリセルは、回路図では図１（ｂ）に示す
記号で表現され、３端子メモリセルである。そして、半
導体記憶回路のワード線ＷLnはゲート電極３に、ビット
線ＢLnはドレイン領域５の電極に接続される。
【０１１６】また、半導体記憶装置の集積回路は、図２
に示すようにメモリセルアレーとワード線ＷLnを選択す
る行デコーダとビット線ＢLnを選択する列デコーダとビ
ット線から読みだされたデータを増幅するセンスアンプ
とからなる。
【０１１７】まず、Ｐ型Ｓｉ基板とＮ型ドレインとＳｉ
Ｏ2 ゲート酸化膜を使用した場合について、上記メモリ
セルにおける書き込み，読み込み，消去の基本動作を説
明する。
【０１１８】１．基本動作 １） “１”書き込み動作（１） 図３（ａ）は、第１実施例における“１”書き込み動作
（１）の場合の基本動作を示す断面図、図３（ｂ）は図
３（ａ）のｂ−ｂ線に沿った方向におけるバンド図、図
３（ｃ）は図３（ａ）のｃ−ｃ線に沿ったドレイン領域
５−半導体基板１間におけるバンド図である。
【０１１９】すなわち、ゲート電位Ｖｇを０Ｖ、基板電
位Ｖｓｕｂを０Ｖ、ドレイン電位Ｖｄｓを８Ｖ以上にす
ると、ゲートドレインオーバーラップ領域５ａにおい
て、図３（ｂ）に示すように、半導体Ｓｉのバンド（伝
導帯１１及び価電子帯１２）がＳｉ−ゲート酸化膜２の
界面に垂直な方向にエネルギーギャップφｓｉ以上に曲
げられ、バンド間トンネリングにより電子９ａ、９ｂ、
９ｃとホール８ａ、８ｂ、８ｃが発生する。同時に，図
３（ｃ）に示すように、Ｓｉ−ＳｉＯ2 界面に沿った方
向にも半導体Ｓｉのバンド１１，１２が曲げられ、さら
にゲート酸化膜２のバンド（伝導帯１３及び価電子帯１
４）も曲げられることにより、例えばバンド間トンネリ
ングにより発生したホール８ｃのエネルギー準位はＳｉ
基板１領域の価電子帯１４よりも低く、ホール８ｃはＳ
ｉ−ＳｉＯ2 界面においてゲート酸化膜２の価電子帯１
４を容易に飛び越え、図３（ｂ）に示すように、ゲート
酸化膜２内にトラップされる。つまり、後述のように、
不揮発状態で“１”状態（電荷保持状態）が記憶された
ことになり、上記動作により、請求項３の発明にいう書
込手段が構成されている。
【０１２０】ここで、ホール８がゲート酸化膜２の価電
子帯１４を容易に飛び越えるためには、ドレイン−基板
間電圧は、Ｓｉ基板１領域のゲート酸化膜２（Ｓｉ
Ｏ2 ）の価電子帯１４とＳｉ基板１の価電子帯１２との
差φｏｘ以上でなければならない。
【０１２１】図４は上記“１”書き込み動作における電
流−電圧特性を示し、図中、横軸はドレイン−基板間電
圧Ｖｄｓ、縦軸はドレイン電流Ｉｄである。ここで、基
板電位Ｖｓｕｂ及びゲート電極３の電位Ｖｇを０Ｖにし
た状態で、ドレイン−基板間電圧Ｖｄｓを０Ｖから９Ｖ
までスイープして、ドレイン電流Ｉｄを測定すると、ゲ
ートドレインオーバーラップ領域５ａにおいてゲート誘
導ドレインリーク電流（Gate Induced Drain Leakage C
urrent）が発生することにより、ドレイン−基板間に電
流が流れる。図４において実線で示す曲線Ｃ0 は一回目
に測定したドレイン電流−ドレイン電圧特性曲線、破線
で示す曲線Ｃ1 は二回目以降に測定したドレイン電流−
ドレイン電圧特性曲線を示している。一回目より二回目
以降のゲート誘導リーク電流の閾値電圧が高くなること
が観測され、二回目以降のゲート誘導リーク電流の閾値
電圧は高いまま一定に保たれている。
【０１２２】なお、以下の特性図においては、すべての
曲線Ｃo は“０”状態を、すべての曲線Ｃ1 は“１”状
態を表すものとする。
【０１２３】さらに、ゲート誘導ドレインリーク電流の
閾値電圧が高くなった前記半導体記憶装置にゲート電位
Ｖｇを−７Ｖ、ドレイン−基板間電圧Ｖｄｓを０Ｖ、基
板電位Ｖｓｕｂを０Ｖにして、ＦＮ電流（Fowler-Nordh
eim Current ）を発生させた後に、図４と同じ測定条
件、すなわち基板バイアスを０Ｖ、ゲート電位Ｖｇを０
Ｖ、ドレイン−基板間電圧Ｖｄｓを０Ｖから９Ｖまでス
イープしてドレイン電流Ｉｄを測定すれば、図４の曲線
Ｃ0 と同じドレイン電流−ドレイン電圧特性曲線にな
る。すなわちＦＮ電流によって前記半導体記憶装置のゲ
ート誘導ドレインリーク電流の閾値電圧は初期状態に戻
る。
【０１２４】図４において、ゲート誘導ドレインリーク
電流が発生し始める点Ａをサブブレークダウンポイント
（このときのドレイン−ゲート間の電圧差が請求項１の
発明にいう第１設定電圧差である）、“０”状態と
“１”状態のゲート誘導ドレインリーク電流が等しくな
る点Ｂをディープブレークダウンポイント（このときの
所定ゲート電位下におけるドレイン−基板間の電圧差が
請求項１の発明にいう第２設定電圧差）とする。つま
り、ドレイン−基板間電圧Ｖｄｓがサブブレークダウン
点Ａ以下では、上述のバンド間トンネリングが起こらな
いが、ドレイン−基板間電圧Ｖｄｓがディープブレーク
ダウン点Ｂ以上になると、バンド間トンネリング及び電
荷の価電子帯間の飛び越しによるホール８のトラップが
大きく起こることが分かる。
【０１２５】ここで、上記サブブレークダウンポイント
Ａにおいて、ドレイン−ゲート間の電圧差（＝第１設定
電圧差（例えば２．１Ｖ））に相当するギャップ値
（２．１ｅＶ）が、ゲート酸化膜２への印加分をも考慮
すると、シリコン（Ｓｉ）のバンドギャップ値（＝１．
１ｅＶ）よりも大きいようになされている。つまり、半
導体側における伝導帯と価電子帯とのエネルギーギャッ
プは、ドレイン−ゲート間の第１設定電圧差以下の値に
設定されている。また、後述のように、ディープブレー
クダウンポイントＢは、ゲート電圧Ｖｇに依存して変化
する。そして、この第１設定電圧差及び第２設定電圧差
は、半導体記憶装置の読みだし，書込み，消去を行う電
位差を設計すれば、それに応じて、適度に決定すること
ができ、さらに、この第１設定電圧差及び第２設定電圧
差に基づいて、ドレイン領域５の不純物ドーズ量や、ゲ
ート酸化膜２の膜厚，材質等を調整し、半導体基板１，
ドレイン領域５，ゲート酸化膜２等のエネルギーギャッ
プ値を適合させることができる。したがって、第１設定
電圧差及び第２設定電圧差の具体的な値は、本実施例の
値に限定されるものではない。
【０１２６】なお、本実施例では、Ｐ型の半導体基板１
を使用しているために、絶縁膜２の価電子帯と半導体基
板側の価電子帯とのエネルギーギャップを第２設定電圧
差に相当するギャップ値に設定したが、Ｎ型の半導体基
板を使用した場合には、絶縁膜２の伝導帯と半導体基板
側の伝導帯とのエネルギーギャップが第２設定電圧差に
相当するギャップ値に設定されていればよい。、以上の
ようなヒステリシス効果を利用して、ゲート誘導リーク
電流の閾値電圧が低い場合、すなわち図４の曲線Ｃ0 の
場合を“０”状態、閾値電圧が高い場合、すなわち図４
の曲線Ｃ1 の場合を“１”状態とし、電荷保持の有無に
よって変化するゲート誘導ドレインリーク電流の相違に
基づき、これをメモリーとして使用することができる。
【０１２７】２） “１”書き込み動作（２） 上述の説明では、ゲート電位を０Ｖに、ドレイン電位を
８Ｖにしたが、本発明の書込手段は、かかる電圧の印加
方法に限定されるものではなく、図５に示すように、ゲ
ート電位Ｖｇを−３Ｖ、基板電位Ｖｓｕｂを０Ｖ、ドレ
イン電位を５Ｖ以上にした場合についても同様にして起
こる。図６にはゲート電位Ｖｇを−３Ｖ、基板電位Ｖｓ
ｕｂを０Ｖ、ドレイン電位Ｖｄｓを５Ｖ以上にした場合
の“１”書き込み動作における電流−電圧特性を示し、
横軸はドレイン−基板間電圧Ｖｄｓ、縦軸はドレイン電
流Ｉｄである。サブブレークダウン点ＡはＶｄｓ＝０Ｖ
になり、ディープブレークダウン点ＢはＶｄｓ＝５Ｖに
なる。つまり、ディープブレークダウンポイントＢの電
圧値はゲート電極３の電位に応じて変化するものであ
る。その場合、図６に示すように、ゲート電位Ｖｇを負
にすればドレイン−基板間電圧Ｖｄｓを小さくできる利
点がある。
【０１２８】３） 読みだし動作（１） 図７（ａ）は、メモリセルにおける読みだし動作（１）
で“１”状態を読みだした場合の断面構造、図７（ｂ）
は、上記図７（ａ）のｂ−ｂ線に沿った方向におけるバ
ンド図である。
【０１２９】すなわち、“１”書き込み動作でゲート酸
化膜２内にトラップされたホール８ｃはゲートドレイン
オーバーラップ領域５ａの電界を緩和するため、ゲート
電位Ｖｇを０Ｖ、基板電位Ｖｓｕｂを０Ｖ、ドレイン電
位Ｖｄｓを５Ｖにしても、ゲートドレインオーバーラッ
プ領域５ａにおいては、図７（ｂ）に示すように半導体
Ｓｉのバンド１１，１２がＳｉ−ゲート酸化膜２の界面
に垂直な方向にほとんど曲げられず、バンド間トンネリ
ングがほとんど起こらないことが示されている。
【０１３０】次に、図８（ａ）は、メモリセルにおける
読みだし動作（１）で“０”状態を読みだした場合の断
面図、図８（ｂ）は、図８（ａ）のｂ−ｂ線に沿った方
向におけるバンド図、図８（ｃ）は、図８（ａ）のｃ−
ｃ線に沿った方向におけるバンド図である。
【０１３１】すなわち、“０”状態（後述の消去後）の
半導体記憶装置においては、ゲート酸化膜２内にホール
がトラップされていないためゲートドレインオーバーラ
ップ領域５ａの電界が緩和されず、ゲート電位Ｖｇを０
Ｖ、基板電位Ｖｓｕｂを０Ｖ、ドレイン電位Ｖｄｓを５
Ｖにすると、ゲートドレインオーバーラップ領域５ａに
おいて、図８（ｂ）に示すように半導体Ｓｉのバンド１
１，１２がＳｉ−ゲート酸化膜２の界面に垂直な方向に
エネルギーギャップφｓｉ以上に曲げられ、バンド間ト
ンネリングにより電子９とホール８が発生し、ドレイン
電流が生じる。一方、図８（ｃ）に示すように、Ｓｉ−
ＳｉＯ2 界面に沿った方向には半導体Ｓｉの伝導帯１１
もゲート酸化膜２の伝導帯１３もあまり曲げられず、バ
ンド間トンネリングにより発生したホール８のエネルギ
ー準位はＳｉ基板１領域の価電子帯１４よりも高いの
で、ホール８はＳｉ−ＳｉＯ2 の界面においてゲート酸
化膜２の価電子帯１４を飛び越えられず、ゲート酸化膜
２内にトラップされない。従って、本発明の半導体記憶
装置は非破壊読みだしである。上記動作により、請求項
２又は４の発明にいう読出手段が構成されている。
【０１３２】ここで、読みだしは、上記図４において、
ドレイン−基板間電圧Ｖｄｓをサブブレークダウン点Ａ
とディープブレークダウン点Ｂの間の電位にして（つま
り、第１設定電圧差以上、かつ第２設定電圧差よりも低
い電圧の印加状態で）、その時のドレイン電流値Ｉｄの
大きさにより行なう。今回試作した半導体記憶装置の場
合にはゲート電位Ｖｇを０Ｖ、基板電位Ｖｓｕｂを０Ｖ
にする場合にはＶｄｓ＝５Ｖを読みだし電位にすれば
“０”状態の電流値と“１”状態の電流値の比が最も大
きい。
【０１３３】図９は、ゲート電位Ｖｇを０Ｖ、基板電位
Ｖｓｕｂを０Ｖにした場合の電流−電圧特性を示す。横
軸はドレイン−基板間電圧Ｖｄｓ、縦軸はドレイン電流
Ｉｄであって、ドレイン−基板間電圧Ｖｄｓを０Ｖから
５Ｖまでと、５Ｖから０Ｖまでの双方向でスイープして
いる。“０”状態と“１”状態がそれぞれ保たれてお
り、本発明の半導体記憶装置が不揮発性であることが分
かる。
【０１３４】また、図１０にはドレイン電位Ｖｄｓを５
Ｖ、基板電位Ｖｓｕｂを０Ｖにした場合の電流−電圧特
性を示す。横軸はゲート電位Ｖｇ、縦軸はドレイン電流
Ｉｄである。ゲート電位Ｖｇを０Ｖから３Ｖまでと、３
Ｖから０Ｖまでの双方向でスイープしている。この場合
も“０”状態と“１”状態がそれぞれ保たれていること
が分かる。このデータからＶｇ＝３ＶにしてＶｄ＝５Ｖ
にした後Ｖｇ＝０Ｖにすることによっても読みだし動作
を行えることになる。これは、ソース電極が存在しない
場合の利点の１つである。
【０１３５】４） 読みだし動作（２） 以上の動作は、“１”状態の半導体記憶装置において
は、ゲート電位Ｖｇを−３Ｖ、基板電位Ｖｓｕｂを０
Ｖ、ドレイン電位を２Ｖにした場合についても略同様で
ある。図１１（ａ）は、このときのメモリセルの断面
図、図１１（ｂ）は、ｂ−ｂ線に沿った方向におけるバ
ンド図であって、このバンド状態から上述の場合、図７
（ｂ）と同様の理由によって、バンド間トンネリングが
ほとんど起こらないことが分かる。
【０１３６】一方、“０”状態（消去後）の半導体記憶
装置においては、図１２（ａ）の断面図及び同図（ｂ）
のバンド図に示すように、ゲート電位Ｖｇを−３Ｖ、基
板電位Ｖｓｕｂを０Ｖ、ドレイン電位Ｖｄｓを２Ｖにす
ると、バンド間トンネリングが生じる。ただし、ゲート
酸化膜２の価電子帯１４へのホール８の飛び越しは生じ
ず、ホール８はゲート酸化膜２内にトラップされない。
【０１３７】図１３にはゲート電位Ｖｇを−３Ｖ、基板
電位Ｖｓｕｂを０Ｖにした場合の電流−電圧特性を示
す。横軸はドレイン電位Ｖｄｓ、縦軸はドレイン電流Ｉ
ｄである。ドレイン−基板間電圧Ｖｄｓを０Ｖから３Ｖ
までと、３Ｖから０Ｖまでの双方向でスイープしてい
る。“０”状態と“１”状態がそれぞれ保たれている。
【０１３８】 ５） “０”書き込み動作（消去動作）（１） 図１４（ａ）はメモリセルの断面図、図１４（ｂ）は、
同図（ａ）のｂ−ｂ線に沿った方向におけるバンド図を
示す。
【０１３９】すなわち、ゲート電位Ｖｇを８Ｖ以上、基
板電位Ｖｓｕｂを０Ｖ、ドレイン電位Ｖｄｓを０Ｖにす
ると、図１４（ｂ）に示すようにゲート酸化膜２にゲー
ト電極３から基板１方向に高電界がかかり、トラップさ
れていたホール８ｃがデトラップされ、メモリセルは
“０”状態（初期状態）に戻る。
【０１４０】図１５は、上述の“０”書き込み動作にお
ける電流−電圧特性を示す。横軸はドレイン−基板間電
圧Ｖｄｓ、縦軸はドレイン電流Ｉｄであり、基板電圧Ｖ
ｓｕｂは０Ｖである。図１５の破線で示すように“１”
状態であるメモリセルのゲート電位Ｖｇを８Ｖにしてド
レイン−基板間電圧Ｖｄｓを５Ｖから０Ｖまでスイープ
し、連続して図１５の実線で示すようにゲート電位Ｖｇ
を−３Ｖにしてドレイン−基板間電圧Ｖｄｓを０Ｖから
５Ｖまでスイープしている。図１５の一点鎖線Ｃ1sは、
“１”状態であるメモリセルのゲート電位Ｖｇを−３Ｖ
にしてドレイン−基板間電圧Ｖｄｓを０Ｖから５Ｖまで
スイープした場合の特性である。ゲート電位Ｖｇを８Ｖ
にしてドレイン−基板間電圧Ｖｄｓを５Ｖから０Ｖまで
スイープしたことにより“１”状態から“０”状態にな
っている。上述の動作により、請求項５又は６の発明に
いう消去手段が構成されている。
【０１４１】尚、上記図１５では、“０”書き込み動作
にゲート電位Ｖｇを８Ｖにしてドレイン−基板間電圧Ｖ
ｄｓを５Ｖから０Ｖまでスイープして行ったが、ドレイ
ン−基板間電圧Ｖｄｓを０Ｖにしてゲート電位Ｖｇを８
Ｖにするだけでも“０”書き込みを行える。
【０１４２】 ６） “０”書き込み動作（消去動作）（２） 図１６（ａ）は、“０”書き込み（２）時におけるメモ
リセルの断面図、図１６（ｂ）は、図１６（ａ）のｂ−
ｂ線に沿った方向におけるバンド図である。
【０１４３】ここで、電圧−電流特性は省略するが、ゲ
ート電位Ｖｇを−８Ｖ以下、基板電位Ｖｓｕｂを０Ｖ、
ドレイン電位Ｖｄｓを０Ｖにすると、図１６（ｂ）に示
すようにゲート酸化膜２に基板１からゲート３方向に高
電界がかかり、ＦＮ電流による電子９ｄとトラップされ
ていたホール８ｃが再結合１７をすることにより、ゲー
ト酸化膜２内のホール８ｃが消滅して、メモリセルは
“０”状態（初期状態）に戻る。上述の電圧の印加動作
により、請求項７又は８の発明にいう消去手段が構成さ
れている。
【０１４４】なお、Ｎ型Ｓｉ基板とＰ型ドレインを使用
した場合についても同様の記憶特性が得られるが、以上
の説明において電圧は正負が逆になり、電界の方向も逆
になり、さらに“１”書き込み動作ではゲート酸化膜の
伝導帯に電子がトラップされることにより行われる。
【０１４５】２．回路動作 次に、上記メモリセルを集積してなる集積回路の回路動
作について説明する。半導体記憶装置の集積回路におい
て、読みだし動作を１セル単位で行えるだけならＲＯＭ
であり、さらに“１”書き込み動作を１セル単位で行え
ることでＰＲＯＭまたはＥＥＰＲＯＭになり、さらに
“０”書き込み動作を１セル単位で行うことでＲＡＭに
なる。
【０１４６】以下、Ｐ型Ｓｉ基板とＮ型ドレインとＳｉ
Ｏ2 ゲート酸化膜を使用した半導体記憶装置を使った４
ビット集積回路の場合について説明する。以下の説明に
おいて、メモリセルＷは選択されるセル、メモリセルＸ
はメモリセルＷと同じワード線上にある非選択セルを代
表しており、メモリセルＹはメモリセルＷと同じビット
線上にある非選択セルを代表しており、メモリセルＺは
メモリセルＷとはワード線もビット線も異なる非選択セ
ルを代表している。
【０１４７】１） “１”書き込み回路動作 図１７（ａ）は、第１実施例の半導体集積回路のメモリ
セルアレーの一部を抜き出した回路図であり、図１７
（ｂ），（ｃ），（ｄ）は、それぞれメモリセルＷを
“１”状態に選択書き込みを行なう場合の各メモリセル
Ｗ，Ｘ，Ｙ，Ｚにおける動作特性を示す特性図である。
【０１４８】図１７（ａ）のように、ワード線ＷLnとビ
ット線ＢLnが網の目のように配置された半導体記憶装置
の集積回路において、メモリセルＷのみを選択して
“１”状態に書き込むために、上述の“１”書き込み動
作（２）を使う。ワード線ＷL0に−３Ｖ（選択ワード線
電位Ｖkcw ）、ワード線ＷL1に０Ｖ（非選択ワード線電
位Ｖknw ）、ビット線ＢLoに５Ｖ（選択ビット線電位Ｖ
kcb ）、ビット線ＢL1に０Ｖ（非選択ビット線電位Ｖkn
b ）を印加すると、つまり上記ワード線の設定電位を選
択ワード線電位Ｖkcw と非選択ワード線電位Ｖknw との
２値とし、上記ビット線の設定電位を選択ビット線電位
Ｖkcb と非選択ビット線電位Ｖknb との２値とし、Ｖkc
w ＜Ｖknw かつＶknb ＜Ｖkcb に設定する。メモリセル
Ｗは図１７（ｂ）に示すｗの状態になり“１”書き込み
動作（２）である。この動作により、請求項１０の発明
にいう書込手段の選択書き込みの機能が構成されてい
る。
【０１４９】そのとき、メモリセルＸは図１７（ｂ）に
示す点ｘの状態にあり、ドレイン−基板間電圧Ｖｄｓが
０Ｖであるからバンド間トンネリングが起こらないため
“１”書き込みにはならず、ゲート電圧Ｖｇが−３Ｖで
あるからデトラップも起こらず、またＦＮ電流も発生し
ないから“０”書き込みにもならない。一方、メモリセ
ルＹは、図１７（ｃ）に示す点ｙ０、ｙ１の状態にあ
り、読みだし動作（１）に相当しており、“１”及び
“０”状態が変化しない。メモリセルＺは図１７（ｃ）
に示す点ｚの状態にあり、Ｖｄｓ＝Ｖｇ＝基板電圧Ｖｓ
ｕｂ＝０Ｖとなっているので、“１”状態及び“０”状
態が変化しない。
【０１５０】尚、ワード線ＷL とビット線ＢL の電圧の
設定はどちらからでもよく、同時に行なってもよい。
【０１５１】尚、上記した説明では１個のメモリセルＷ
のみを“１”状態に書き込んだが、１個以上のメモリセ
ルを同時に“１”状態に書き込んでもよい。例えばメモ
リセルＷ及びＸ、またはメモリセルＷ及びＹ、またはメ
モリセルＷ，Ｘ，Ｙ及びＺは同時に“１”書き込みでき
る。
【０１５２】また、Ｎ型基板ではＶkcw ＞Ｖknw かつＶ
knb ＞Ｖkcb に設定することで、上述と同様の作用が得
られる。
【０１５３】２） 読みだし回路動作（１） 次に、メモリセルＷのみを選択して読みだすために、読
みだし動作（１）を使う場合について説明する。
【０１５４】図１８（ａ）は、上記図１７（ａ）と同様
の集積回路における各ワード線ＷL0，ＷL1及びビット線
ＢLo，ＢL1n に対する電圧の印加状態を示し、図１８
（ｂ），（ｃ），（ｄ）は、メモリセルＷの選択読みだ
し（１）を行なう際における各メモリセルＷ，Ｘ，Ｙ，
Ｚの動作特性をそれぞれ示す。
【０１５５】図１８（ａ）に示すように、ワード線ＷLo
に０Ｖ（選択ワード線電位Ｖycw ）、ワード線ＷL1に３
Ｖ（非選択ワード線電位Ｖynw ）、ビット線ＢLoに５Ｖ
（選択ビット線電位Ｖycb）、ビット線ＢL1に０Ｖ（非
選択ビット線電位Ｖynb ）を印加、つまりワード線ＷL
o，ＷL1の設定電位を選択ワード線電位Ｖycw と非選択
ワード線電位Ｖynw との２値とし、ビット線ＢLo，ＢL1
の設定電位を選択ビット線電位Ｖycb と非選択ビット線
電位Ｖynb との２値とし、Ｖycw ＜Ｖynw かつＶynb ＜
Ｖycb の関係とする。
【０１５６】そのとき、メモリセルＷは図１８（ｂ）に
示す点ｗo 、ｗ1 の状態または図１８（ｃ）に示す点
ｗ'o、ｗ'1の状態になり、上述の読みだし動作（１）と
なる。一方、メモリセルＸは図１８（ｂ）に示す点ｘの
状態にあり、Ｖｄｓ＝Ｖｇ＝Ｖｓｕｂ＝０Ｖであり
“１”及び“０”状態が変化しない。メモリセルＹは図
１８（ｃ）に示す点ｙ、または図１８（ｄ）に示す点
ｙ’の状態にあり、Ｖｄｓ−Ｖｇ＝２Ｖであるからバン
ド間トンネリングがほとんど起こらないため読みだし電
流の点ｗ０状態よりもドレイン電流は３桁以上小さくメ
モリセルＷの状態を識別することができ、かつ“１”書
き込みにはならず、ゲート電圧Ｖｇが３Ｖであるからデ
トラップも起こらず、ＦＮ電流も発生しないから“０”
書き込みにもならない。また、メモリセルＺは、図１８
（ｄ）に示す点ｚの状態にあり、ドレイン−基板間電圧
Ｖｄｓが０Ｖであるからバンド間トンネリングが起こら
ないため“１”書き込みにはならず、ゲート電圧Ｖｇが
３Ｖであるからデトラップも起こらず、ＦＮ電流も発生
しないから“０”書き込みにもならない。上述の動作に
より、請求項１１の発明にいう読出手段の選択読みだし
の機能が構成されている。
【０１５７】尚、ワード線とビット線の電圧の設定はど
ちらからでもよく同時に行なってもよいが、ワード線の
電圧の設定を先に行なったほうが消費電力は小さい。
【０１５８】尚、上述の説明では１個のメモリセルＷの
みを読みだしたが、同じワード線に接続されているメモ
リセルならば１個以上のメモリセルを同時に読みだして
もよい。例えばメモリセルＷとＸとは同時に読みだすこ
とができる。
【０１５９】また、Ｎ型基板ではＶycw ＞Ｖynw かつＶ
ynb ＞Ｖycb に設定することで、上記と同様の作用が得
られる。
【０１６０】３） 読みだし回路動作（２） 次に、メモリセルＷのみを選択して読みだすために、読
みだし動作（２）を使う場合について説明する。図１９
（ａ）は、上記図１７（ａ）と同様の集積回路における
各ワード線ＷL0，ＷL1及びビット線ＢLo，ＢL1nに対す
る電圧の印加状態を示し、図１９（ｂ），（ｃ）は、上
記集積回路においてメモリセルＷを選択読みだし（２）
を行なう際における各メモリセルＷ，Ｘ，Ｙ，Ｚの動作
特性を示す。
【０１６１】同図（ａ）に示すように、電位設定を、ワ
ード線ＷLoに−３Ｖ、ワード線ＷL1に０Ｖ、ビット線Ｂ
Loに２Ｖ、ビット線ＢL1に０Ｖとすると、つまり上記読
みだし回路動作（１）と同様に、つまりワード線ＷLo，
ＷL1の設定電位を選択ワード線電位Ｖycw と非選択ワー
ド線電位Ｖynw との２値とし、ビット線ＢLo，ＢL1の設
定電位を選択ビット線電位Ｖycb と非選択ビット線電位
Ｖynbとの２値とし、Ｖycw ＜Ｖynw かつＶynb ＜Ｖycb
の関係とすると、メモリセルＷは図１９（ｂ）に示す
点ｗ０、ｗ１の状態になり、これを読みだし動作（２）
とする。
【０１６２】このとき、メモリセルＸは図１９（ｂ）に
示す点ｘの状態にあり、Ｖｄｓ＝０Ｖであるからバンド
間トンネリングが起こらないため“１”書き込みにはな
らず、Ｖｇ＝−３Ｖであるからデトラップも起こらず、
またＦＮ電流も発生しないから“０”書き込みにもなら
ない。メモリセルＹは図１９（ｃ）に示す点ｙの状態に
あり、Ｖｄｓ−Ｖｇ＝２Ｖであるからバンド間トンネリ
ングが起こらないため読みだし電流の点ｗ０状態よりも
ドレイン電流は４桁以上小さくメモリセルＷの状態を識
別することができ、かつ“１”書き込みにはならず、ゲ
ート電圧Ｖｇ＝０Ｖであるからデトラップも起こらず、
またＦＮ電流も発生しないから“０”書き込みにもなら
ない。メモリセルＺは図１９（ｃ）に示す点ｚの状態に
あり、Ｖｄｓ＝Ｖｇ＝Ｖｓｕｂ＝０Ｖであり、“１”及
び“０”状態が変化しない。
【０１６３】尚、ワード線とビット線の電圧の設定はど
ちらからでもよく同時に行なってもよいが、ワード線の
電圧の設定を先に行なったほうが消費電力は小さい。
【０１６４】尚、上記した説明では１個のメモリセルＷ
のみを読みだしたが、同じワード線に接続されているメ
モリセルならば１個以上のメモリセルを同時に読みだし
てもよい。例えばメモリセルＷとメモリセルＸは同時に
読みだすことができる。
【０１６５】４） “０”書き込み（消去）回路動作 メモリセルＷのみを選択して“０”書き込む動作を説明
する。図２０（ａ）は、上記図１７（ａ）と同様の集積
回路における各ワード線ＷL0，ＷL1及びビット線ＢLo，
ＢL1n に対する電圧の印加状態を示し、図１９（ｂ），
（ｃ）は、上記集積回路においてメモリセルＷを選択
“０”書込（消去）を行なう際における各メモリセル
Ｗ，Ｘ，Ｙ，Ｚの動作特性を示す。
【０１６６】ワード線ＷLoに８Ｖ（選択ワード線電位Ｖ
scw ）、ワード線ＷL1に０Ｖ（非選択ワード線電位Ｖsn
w ）、ビット線ＢLoに０Ｖ（選択ビット線電位Ｖscb
）、ビット線ＢL1に５Ｖ（非選択ビット線電位Ｖsnb
）の電圧を印加すると、つまり、ワード線の設定電位
を選択ワード線電位Ｖscw と非選択ワード線電位Ｖsnw
との２値とし、上記ビット線の設定電位を選択ビット線
電位Ｖscb と非選択ビット線電位Ｖsnb との２値とし、
Ｖscw ＞Ｖsnw かつＶsnb ＞Ｖscb とすると、メモリセ
ルＷは図２０（ｂ）に示すＶｇ＝８Ｖでドレイン−基板
間電圧Ｖｄｓを正方向から０Ｖに達した点ｗの状態であ
り、“０”書き込む動作である。メモリセルＸは図２０
（ｃ）に示す点ｘの状態にあり、Ｖｄｓ−Ｖｇ＝−３Ｖ
であるからバンド間トンネリングが起こらないため
“１”書き込みにはならず、かつデトラップも起こら
ず、またＦＮ電流も発生しないから“０”書き込みにも
ならない。通常のソース領域のある半導体記憶装置では
この状態でチャネル電流が発生しメモリのソフト書き込
みになったり、消費電力の増大になるが、本発明ではそ
れがない。メモリセルＹは図２０（ｄ）に示す点ｙの状
態にあり、Ｖｄｓ＝Ｖｇ＝Ｖｓｕｂ＝０Ｖであるため
“１”及び“０”状態が変化しない。メモリセルＺは図
２０（ｄ）に示す点ｚ０、ｚ１の状態にあり、読みだし
動作（１）に相当しており、“１”及び“０”状態が変
化しない。この動作により、請求項１４の発明にいう消
去手段の選択消去機能が構成されている。
【０１６７】尚、“０”書き込み（消去）回路動作はビ
ット線の電圧設定を先に行なってからワード線の電圧設
定を行なわなければならず、またワード線の電圧設定を
元に戻してから、ビット線の電圧設定を元に戻さなけれ
ばならない。
【０１６８】尚、上記した説明では１個のメモリセルＷ
のみを“０”状態に書き込んだが、１個以上のメモリセ
ルを同時に“０”状態に書き込んでもよい。例えばメモ
リセルＷ及びＸ、又はメモリセルＷ及びＹ、又はメモリ
セルＷ，Ｘ，Ｙ及びＺは同時に“０”書き込みできる。
しかしメモリセルＷ及びＺだけを同時に“０”書き込み
し、かつメモリセルＸ及びＹの状態を保つことはできな
い。
【０１６９】なお、Ｎ型基板ではＶscw ＜Ｖsnw かつＶ
snb ＞Ｖscb に設定した状態で、上述と同様に、記憶内
容を選択的に消去することができる。
【０１７０】尚、上記した全ての回路動作説明ではワー
ド線２本ビット線２本の４ビットのメモリセルアレーを
用いたが、ワード線ビット線それぞれ少なくとも１本以
上あればよい。
【０１７１】５） 回路動作タイミングチャート 次に、上述の“１”書き込み，“０”書き込み（消去）
及び読みだしの基本動作を連続的に行う場合の回路動作
について、図２１のタイミングチャートに基づき説明す
る。その場合、下記のタイミングチャートにおいて、デ
ータ保持状態では全てのワード線、ビット線の電位は０
Ｖである。
【０１７２】そして、図２１（ａ）は“１”書き込み動
作のタイミングを示し、データ保持状態から、選択ワー
ド線ＷLoの電位を−３Ｖに、選択ビット線ＢLoの電位を
５Ｖにし、他の電位はデータ保持状態のままにしておく
ことにより、つまり上述のように、ワード線の電圧を−
３Ｖ、０Ｖの２値に、ビット線の電圧を０Ｖ、５Ｖの２
値に設定することにより、“１”書き込みが行われる。
【０１７３】図２１（ｂ）は“０”書き込み動作のタイ
ミングを示し、データ保持状態から非選択ビット線ＢL1
の電位を５Ｖにした後、選択ワード線ＷLoの電位を８Ｖ
にすることにより、つまり上述のように、ワード線の電
圧を０Ｖ、８Ｖの２値に、ビット線の電圧を０Ｖ、５Ｖ
の２値に設定することにより、“０”書き込みが行われ
る。
【０１７４】図２１（ｃ）は上記読みだし動作（２）の
タイミングを示し、データ保持状態から、選択ワード線
ＷLoの電位を−３Ｖに、選択ビット線ＢLoの電位を２Ｖ
に設定することにより、つまり上述のように、ワード線
の電圧を−３Ｖ、０Ｖの２値に、ビット線の電圧を０
Ｖ、２Ｖの２値に設定することにより、読みだしが行わ
れる。
【０１７５】なお、上述の読みだし動作は電流値を直接
読みだす場合であるが、そのほかに、ビット線をプリチ
ャージしてビット線の電位の変化により読みだす場合も
ある。図２１（ｄ）は、プリチャージを伴う読みだし動
作（２′）のタイミングを示し、データ保持状態から、
選択ビット線ＢLoの電位を２Ｖにプリチャージした後、
選択ワード線ＷLoの電位を−３Ｖにすると、“１”状態
と“０”状態とで選択ビット線ＢLoの電位の変化が異な
ることを利用して、読出が行われる。
【０１７６】以上のタイミングチャートにおいて、読み
だし動作のみを使えばＲＯＭに、“１”書き込み動作と
読みだし動作を使えばＥＰＲＯＭに、全メモリセル一括
または部分“０”書き込み（消去）動作と“１”書き込
み動作と読みだし動作を使えばＥＥＰＲＯＭに、選択
“０”書き込み（消去）動作と“１”書き込み動作と読
みだし動作を使えばＲＡＭになる。そして、上述のタイ
ミングチャートから容易に理解されるように、本発明の
半導体装置をＲＯＭとして使用した場合は、読みだし動
作だけが行われるので、ワード線の電圧は−３Ｖ、０Ｖ
の２値で、ビット線の電圧は０Ｖ、２Ｖの２値で構成さ
れる。一方、ＰＲＯＭとして利用する場合には、“１”
書き込み動作と読みだし動作とが行われるので、ワード
線の電圧は−３Ｖ、０Ｖの２値で、ビット線の電圧は０
Ｖ、２Ｖ、５Ｖの３値で構成されるこの動作により、請
求項１２の発明にいう書込手段及び読出手段による選択
書き込み及び選択読みだしの機能が構成されている。
【０１７７】さらに、ＥＥＰＲＯＭ又はＲＡＭとして利
用する場合には、“１”書き込み動作，“０”書き込み
動作及び読みだし動作が行われるので、ワード線の電圧
は−３Ｖ、０Ｖ、８Ｖの３値で、ビット線の電圧は０
Ｖ、２Ｖ、５Ｖの３値で構成される。この動作により、
請求項１５の発明にいう書込手段，読出手段及び消去手
段による選択書き込み，選択読みだし及び選択消去の機
能が構成されている。
【０１７８】次に、読みだし動作（１）の回路動作につ
いて説明する。読みだし回路動作（１）は“０”状態と
“１”状態の電流の比が大きいので読みだしに有利であ
る。図２２（ａ）は読みだし回路動作（１）のタイミン
グチャートを示し、ワード線の電圧は０Ｖ、３Ｖの２値
と、ビット線の電圧は０Ｖ、５Ｖの２値でできる。読み
だし回路動作（１）を使うと、ＲＯＭの場合にはワード
線の電圧が０Ｖ、３Ｖの２値で、ビット線の電圧が０
Ｖ、５Ｖの２値で構成される。また、ＰＲＯＭの場合に
はワード線の電圧が−３Ｖ、０Ｖ、３Ｖの３値で、ビッ
ト線の電圧が０Ｖ、５Ｖの２値で構成される。この動作
により、請求項１３の発明にいう書込手段及び読出手段
による選択書き込み及び選択読みだしの機能が構成され
ている。
【０１７９】さらに、ＥＥＰＲＯＭまたはＲＡＭの場合
にはワード線の電圧が−３Ｖ、０Ｖ、３Ｖ、８Ｖの４値
で、ビット線の電圧が０Ｖ、５Ｖの２値で構成される。
この動作により、請求項１６の発明にいう書込手段，読
出手段及び消去手段による選択書き込み，選択読みだし
及び選択消去の機能が構成されている。
【０１８０】なお、読みだし動作には電流値を直接読み
だす場合のほかに、ビット線をプリチャージしてビット
線の電位の変化により読みだす場合もあり、図２２
（ｂ）はプリチャージを伴う場合のタイミングチャート
である。
【０１８１】この時、プリチャージ時はメモリセルはゲ
ート電極に３Ｖ、ドレイン電極に５Ｖがかかり、メモリ
セルが従来のＭＯＳトランジスタの場合にはメモリセル
がＯＮ状態になりビット線をプリチャージできないが、
本発明に使用するメモリセルはソース電極がないためメ
モリセルには電流が流れずビット線をプリチャージでき
る。
【０１８２】なお、以上の回路動作のタイミングは４ビ
ット以上のメモリセルアレーの場合でも同様にして１ビ
ット単位のメモリセルのみを選択して書き込み、読みだ
し動作が行なえる。
【０１８３】また、本実施例においては１ビット単位の
メモリセルのみを選択して書き込み、読みだし動作が行
なえることを説明したが、全てのメモリセルあるいは一
部のメモリセルを一括して“１”状態に書き込んだり、
あるいは“０”状態に書き込んだりもでき、効率よく書
き込みを行なえる。
【０１８４】上記第１実施例では、１ビットの記憶素子
が、半導体基板１、ドレイン領域５及びゲート電極３の
３端子で構成され、ソース領域がないという単純な構成
でありながら、ドレイン領域５とゲート電極３との間の
ゲート酸化膜２が不揮発のメモリとして利用しうるよう
に構成されているので、その各端子間の単純な電位設定
により、書き込み，読みだし及び消去を各ビット単位で
行うことができる。特に、記憶素子をＥＥＰＲＯＭ又は
ＲＡＭとして使用した場合には、上述のように、１ビッ
ト単位で選択書き込み，選択読みだし及び選択消去が行
えるＲＡＭでありながら、各メモリセルには不揮発性が
あり、リフレッシュ動作が不要であり、かつデータ保持
時にはメモリセルにかかる電圧が０Ｖであるため低消費
電力であるという利点がある。そして、ソースがないこ
とから、チャネルもなくなり、集積度が飛躍的に向上す
ることを期待しうる。
【０１８５】なお、上記図２１及び図２２に示したタイ
ミングチャートには書き込み動作直前及び読みだし動作
直前にデータ保持状態を設けているが、高速化のために
データ保持状態を省略してもよい。
【０１８６】また、上記実施例では、半導体記憶装置の
各メモリセルは当初“０”状態に形成されていることを
前提として説明したが、当初から全てのメモリセルを一
括して“１”状態に書き込んでおいてもよく、或いは起
動時に一括して“１”状態に書き込んだ後に記憶動作を
開始するようにしてもよい。この場合は、“１”状態に
あるメモリセルを“０”状態に消去することにより記憶
の書き込み（“０”書き込み）が行われるものである。
すなわち、通常の半導体記憶回路では比較的短期間の使
用時には８０パーセント程度のメモリセルは書き込み動
作も読みだし動作も行なうことがないが、本発明に使用
する半導体記憶装置は、“１”状態の方が“０”状態に
比べて読みだし電流値が小さい。したがって、請求項９
の発明のように、全てのメモリセルをあらかじめ一括し
て“１”状態に書き込んでおくことにより、半導体記憶
装置の低消費電力化を図ることができる。
【０１８７】（第２実施例）次に、請求項１７〜３２の
発明に係る第２実施例について説明する。
【０１８８】図２３（ａ）は、第２実施例における半導
体記憶装置の１ビットの断面構造を示す。同図におい
て、本第２実施例では、上記第１実施例における半導体
記憶装置の構成とは異なり、第１導電型であるＰ型の半
導体基板１表面には、リン等をドーピングしてなるＮ型
（第２導電型）のソース領域４が同じくＮ型のドレイン
領域５と共に形成されている。そして、半導体基板１上
には、上記ドレイン領域５の端部と一部が重なり、かつ
ソース領域４の端部に亘って形成されたＳｉＯ2 からな
る絶縁膜であるゲート酸化膜２が設けられ、このゲート
酸化膜２上に多結晶Ｓｉ膜からなるゲート電極３が積層
されている。上記半導体基板１，ソース領域４，ドレイ
ン領域５，ゲート酸化膜２及びゲート電極３により、１
ビットのメモリセルが構成されている。
【０１８９】なお、ゲート酸化膜２の厚さＴox，ゲート
電極３の幅Ｗ，ドレイン領域５の形成方法は上記第１実
施例と同様であり、また、ソース領域４の形成状態は上
記ドレイン領域５と同じであるが、本発明は必ずしもド
レイン領域５とソース領域４の導電特性が同じものに限
定されるものでない。
【０１９０】上記半導体記憶装置のメモリセルは、回路
図では図２３（ｂ）に示す記号で表現され、４端子メモ
リセルである。そして、後述の図２６（ａ）等に示すよ
うに、半導体記憶回路のワード線ＷLnはゲート電極３
に、ビット線ＢLnはドレイン領域５の電極に、ソース線
ＳL は共通化されて各メモリセルのソース領域４に接続
されている。
【０１９１】また、半導体記憶装置の集積回路は省略す
るが、上記第１実施例における図２において、メモリセ
ルを４端子メモリセルに置き換えたものである。
【０１９２】まず、Ｐ型半導体基板１，Ｎ型ドレイン領
域５，Ｎ型ソース領域４及びＳｉＯ2 のゲート酸化膜２
を使用した場合について、上記メモリセルにおける書き
込み，読み込み，消去の基本動作を説明する。
【０１９３】１．基本動作 １） “１”書き込み動作（１） 図は省略するが、書き込み動作は基本的に上記第１実施
例における図３（ａ）〜（ｃ）に示すと同様であり、電
圧の印加（第２設定電圧差以上）によるバンド間トンネ
リングと、バンド間トンネリングにより発生したホール
の半導体基板１領域の価電子帯１２からゲート酸化膜２
の価電子帯１４への飛び越えを利用して、ホールをゲー
ト酸化膜２内にトラップすることにより、“１”状態へ
の書き込みが行われる。この動作により、請求項１９の
発明にいう書込手段が構成されている。
【０１９４】なお、第２実施例においても、上記第１実
施例における書き込み動作（１）及び（２）のいずれも
が可能である。
【０１９５】２） 読みだし動作 図は省略するが、読みだし動作も上記第１実施例におけ
る図１２（ａ），（ｂ）及び図１３に示す読みだし動作
（２）と同様であり、ゲート酸化膜２内にホールがトラ
ップされているときにはゲートドレインオーバーラップ
領域５ａの電界が緩和される結果、同じ電圧（第２設定
電圧差以下）の印加に対して生じるゲート誘導ドレイン
リーク電流Ｉｄが“０”状態におけるよりも小さいこと
を利用して、記憶状態を読み出すようになされている。
この動作により、請求項１８又は２０の発明にいう読出
手段が構成されている。
【０１９６】 ３） “０”書き込み動作（消去動作）（１） 第２実施例においても、上記第１実施例における消去動
作（１）及び（２）が可能である。
【０１９７】すなわち、上述のごとく、図１４（ａ），
（ｂ）及び図１５に示すように、ゲート酸化膜２にゲー
ト電極３から基板１方向に高電界がかかり、トラップさ
れていたホール８ｃがデトラップされ、メモリセルは
“０”状態（初期状態）に戻ることにより、“０”状態
への書き込み（消去）が行われる。この動作により、請
求項２１又は２２の発明にいう消去手段が構成されてい
る。
【０１９８】 ４） “０”書き込み動作（消去動作）（２） また、第１実施例で説明した図１６（ａ），（ｂ）に示
すように、ゲート酸化膜２に基板１からゲート３方向に
高電界をかけて、ＦＮ電流による電子９ｄをトラップさ
れていたホール８ｃに再結合させることにより、ゲート
酸化膜２内のホール８ｃを消滅させて、メモリセルを
“０”状態に書き込む（消去）することが可能である。
この動作により、請求項２３又は２４の発明にいう消去
手段が構成されている。
【０１９９】なお、Ｎ型Ｓｉ基板とＰ型ドレインを使用
した場合についても同様の記憶特性が得られるが、以上
の説明において電圧は正負が逆になり、電界の方向も逆
になり、さらに“１”書き込み動作ではゲート酸化膜の
伝導帯に電子がトラップされることにより行われる。こ
れも上記第１実施例と同様である。
【０２００】 ５） “０”書き込み動作（消去動作）（３） ここで、本第２実施例では、上記第１実施例と異なり、
ソース領域４を設けたことで、消去動作（３）が可能に
なる。図２４に示すように、ゲート電位Ｖｇを４Ｖ以
上、基板電位Ｖｓｕｂを０Ｖ、ドレイン電位Ｖｄｓを５
Ｖ以上にすると、ゲート酸化膜２の界面にチャネル電流
が流れる。そして、ドレイン電位Ｖｄｓを５Ｖ以上にし
たことで、チャネル方向に高電界が印加され、チャネル
電流の一部がチャネルホットエレクトロン９ｈとなり、
ゲート酸化膜２にトラップされていたホール８がエレク
トロン９ｈと中和され、“０”状態に書き込まれる（消
去される）。この動作により、請求項２５又は２６の発
明にいう消去手段が構成されている。
【０２０１】図２５は、上述の“０”書き込み動作
（３）における電流−電圧特性を示し、横軸はゲート電
圧Ｖｇ、縦軸はドレイン電流Ｉｄである。図２５の破線
Ｃ1 に示す“１”状態にあるメモリセルに対し、ドレイ
ン電位Ｖｄｓを５Ｖにして、ゲート電位Ｖｇを０Ｖから
４Ｖまでスイープし、さらに再度図２５の実線Ｃo に示
すように、ドレイン電位Ｖｄｓを４Ｖにしてゲート電位
を０Ｖから４Ｖまでスイープしている。
【０２０２】２．回路動作 １） “１”書き込み回路動作 本実施例における“１”書き込み回路動作は上記第１実
施例と同様である。すなわち、図２６（ａ）に示すよう
に、ワード線ＷLnを各メモリセルＷ〜Ｚのゲート電極３
に、ビット線ＢLnを各メモリセルＷ〜Ｚのドレイン領域
５に接続し、網目状に配置された半導体記憶装置の集積
回路を形成する。ただし、各メモリセルＷ〜Ｚのソース
領域４は共通のソース線ＳL に接続される。そして、ワ
ード線ＷL0に−３Ｖ（選択ワード線電位kcw ）、ワード
線ＷL1に０Ｖ（非選択ワード線電位Ｖknw ）、ビット線
ＢLoに５Ｖ（選択ビット線電位Ｖkcb ）、ビット線ＢL1
に０Ｖ（非選択ビット線電位Ｖknb ）を印加すると、つ
まり上記ワード線の設定電位を選択ワード線電位Ｖkcw
と非選択ワード線電位Ｖknw との２値とし、上記ビット
線の設定電位を選択ビット線電位Ｖcbと非選択ビット線
電位Ｖnbとの２値とし、Ｖkcw ＜Ｖknw かつＶknb ＜Ｖ
kcb に設定することで、図２６（ｂ）〜（ｄ）のような
各メモリセルＷ〜Ｘの動作特性が得られる（上記第１実
施例における図１７（ｂ）〜（ｄ）の説明参照）。つま
り、メモリセルＷのみを“１”状態に選択書き込み
（“１”書き込み動作（２））を行なう。この動作によ
り、請求項２８の発明にいう書込手段の選択書き込み機
能が構成されている。
【０２０３】２） 読みだし回路動作（２） 本第２実施例における読みだし回路動作は、上記第１実
施例における読みだし回路動作（２）と同様である。す
なわち、図２７（ａ）に示すように、ワード線ＷLoに−
３Ｖ、ワード線ＷL1に０Ｖ、ビット線ＢLoに２Ｖ、ビッ
ト線ＢL1に０Ｖにすると、つまり上記読みだし回路動作
（２）と同様に、ワード線ＷLo，ＷL1の設定電位を選択
ワード線電位Ｖycw と非選択ワード線電位Ｖynw との２
値とし、ビット線ＢLo，ＢL1の設定電位を選択ビット線
電位Ｖycb と非選択ビット線電位Ｖynb との２値とし、
Ｖycw ＜Ｖynw かつＶynb ＜Ｖycb の関係とすること
で、図２７（ｂ），（ｃ）に示すような動作特性が得ら
れ、メモリセルＷの選択読みだし（２）が行われる（上
記第１実施例における図１９（ａ），（ｂ）の説明参
照）。この動作により、請求項２９の発明にいう読出手
段の選択読みだしの機能が構成されている。
【０２０４】３）“０”書き込み回路動作 本第２実施例では、半導体記憶装置を部分消去を行うＥ
ＥＰＲＯＭに適用した場合について説明する。
【０２０５】図２８（ａ）に示すように、ワード線ＷLo
に４Ｖ、ワード線ＷL1に０Ｖ、ビット線ＢLoに５Ｖ、ビ
ット線ＢL1に５Ｖの電圧を印加すると、メモリセルＷ及
びＸは図２８（ｂ）に示す点ｗｘの状態にあり、“０”
書き込み動作となる。一方、メモリセルＹ及びＺは、図
２８（ｃ）に示すように、“０”状態のときには点ｙｚ
o の状態に、“１”状態のときには点ｙｚ1 の状態にあ
る。これは読みだし動作に相当し、メモリセルＹ及びＺ
の状態は変化しない。つまり、書き込みや消去は行われ
ない。なお、図２８（ｂ）の点Ｉ及びＪにおける電流値
は図２８（ｄ）の点Ｉ及びＪにおける電流値と等しく、
図２８（ｂ）の点ｗｘは“０”書き込み動作になったこ
とがわかる。
【０２０６】ただし、上述の“０”書き込み回路動作に
おいては、ビット線ＢLo，ＢL1の電圧設定をざきに行っ
てからワード線ＷLo，ＷL1の電圧設定を行わねばなら
ず、また、終了時には、ワード線の電圧設定を元に戻し
てから、ビット線の電圧設定を元に戻さなければならな
い。
【０２０７】なお、上述の説明では１本のワード線のメ
モリセルのみを“０”に書き込んだが、１本以上のワー
ド線のメモリセルを同時に“０”状態に書き込んでもよ
いことはいうまでもない。
【０２０８】さらに、上述の回路動作の説明ではワード
線２本とビット線２本とを備えた４ビットのメモリセル
アレーについて説明したが、ワード線及びビット線がそ
れぞれ少なくとも１本以上あればよい。
【０２０９】２）回路動作タイミングチャート 次に、図２９は、“１”書き込み、“０”書き込み及び
読みだしの各動作のタイミングチャートを示す。
【０２１０】同図に示すように、“１”書き込み回路動
作では、ワード線ＷLnの電圧は−３Ｖ，０Ｖの２値で、
ビット線ＢLnの電圧は０Ｖ，５Ｖの２値である。また、
“０”書き込み回路動作では、ワード線ＷLnの電圧は０
Ｖ，４Ｖの２値で、ビット線ＢLnの電圧は０Ｖ，５Ｖの
２値である。さらに、読みだし回路動作では、ワード線
ＷLnの電圧は−３Ｖ，０Ｖの２値で、ビット線ＢLnの電
圧は０Ｖ，２Ｖの２値である。
【０２１１】つまり、ＲＯＭの場合には、ワード線ＷLn
の電圧を−３Ｖ，０Ｖの２値で、ビット線ＢLnの電圧を
０Ｖ，２Ｖの２値で構成することができる。ＰＲＯＭの
場合には、ワード線ＷLnの電圧を−３Ｖ，０Ｖの２値
で、ビット線ＢLnの電圧を０Ｖ，２Ｖ，５Ｖの３値で構
成することができる。この動作により、請求項３０の発
明にいう書込手段及び読出手段の選択書き込み及び選択
読みだしの機能が構成されている。この場合、上記第１
実施例（請求項１２又は１３の発明）における選択書き
込み及び選択読みだしと比較して、最高電位を５Ｖと低
くしうる利点がある（上記第１実施例では、８Ｖが必要
である）。
【０２１２】また、ＥＥＰＲＯＭまたはＲＡＭの場合に
は、ワード線ＷLnの電圧を−３Ｖ，０Ｖ，８Ｖの３値
で、ビット線ＢLnの電圧を０Ｖ，２Ｖ，５Ｖの３値で構
成することができる。この動作により、請求項３２の発
明にいう書込手段，読出手段及び消去手段による選択書
き込み，選択読みだし及び部分消去の機能が構成されて
いる。この場合にも、本第２実施例では最高電位を低く
しうる利点がある。
【０２１３】したがって、上記第２実施例では、ワード
線ＷLn及びビット線ＢLnに対する単純な設定電圧で、Ｒ
ＯＭ，ＰＲＯＭ及びＥＥＰＲＯＭ又は不揮発のＲＡＭを
構成することができ、高速動作と周辺回路の単純化によ
る高集積化とが実現される。その場合、ドレイン領域５
とソース領域４とが同じ導電型で形成されているので、
領域間の干渉を防止するため分離絶縁膜等の製造が容易
であり、高集積化を容易に実現することができる。
【０２１４】なお、図面は省略するが、下記表２に示す
ように各端子の電位を設定して、選択書き込み，選択読
みだし及び各ワード線ごとの部分消去を行ってもよい。
この動作により、請求項３１の発明にいう書込手段，読
出手段及び消去手段による選択書き込み，選択読みだし
及び部分消去の機能が構成されている。
【０２１５】
【表２】 上記第２実施例における読みだし動作においては、上記
第１実施例と同様にプリチャージを行うようにしてもよ
い。
【０２１６】さらに、上記第１実施例のようなソース領
域４を有しないものも含め、ワード線ＷLn単位で消去す
る場合には、下記表３に示すように各端子の電位を設定
して、選択書き込み，選択読みだし及び部分消去を行う
ことができる。つまり、設定電圧が、ワード線ＷLn及び
ビット線ＢLn共に３値となる。
【０２１７】
【表３】 なお、上記第１実施例及び第２実施例では、半導体記憶
装置の構成において、絶縁膜であるゲート酸化膜２をＳ
ｉＯ2 で形成したが、本発明はかかる実施例に限定され
るものではなく、各種金属の炭化物や酸化物等を使用す
ることができ、また、半導体基板もＳｉに限定されるも
のではない。ただし、請求項３３の発明のごとく、Ｓｉ
Ｏ2 を使用した場合、Ｓｉ基板表面を熱酸化することに
よって、容易にＳｉＯ2 膜を形成することができるの
で、製造が容易かつ安価になるだけでなく、膜質が優
れ、膜厚の制御性も良好であり、清浄な表面を容易に得
ることができる等、絶縁膜特性が良好となる。また、Ｓ
ｉ基板とＳｉとの親和性がよく、Ｓｉ基板に加わるスト
レスが比較的小さいという利点が得られる。さらに、Ｓ
ｉ基板とＳｉＯ2 膜とのバンドの障壁高さが３．５ｅＶ
程度であるので、ＴＴＬレベルの動作電圧を実現できる
ことになる。
【０２１８】また、上記各実施例では、ゲート酸化膜２
をＳｉＯ2 膜のみの単層構造としたが、本発明はかかる
実施例に限定されるものではなく、請求項３４の発明の
ごとく、例えばＳｉＯ2 膜の上に第２の絶縁膜としてＳ
ｉ3 Ｎ4 膜を形成し、つまり２層の絶縁膜を積層してな
る多層膜構造としてもよい。その場合、第２の絶縁膜と
してＳｉ3 Ｎ4 膜のごとき誘電率の高い膜を使用するこ
とにより、膜厚を厚くすることができ、電気的耐圧が向
上することになる。また、ＳｉＯ2 膜とＳｉ3 Ｎ4 膜と
の界面に電荷がトラップされやすいので、書込み時のト
ラップ効率が向上し、“０”状態と“１”状態との読み
だし電流の差が拡大して、読みだしが容易となる。そし
て、読みだし電流差の拡大により、メモリセルの微細化
や、周辺の電流増幅回路の縮小が可能になり、さらに高
集積化を図ることができる。
【０２１９】さらに、請求項３４の発明では、ＳｉＯ2
膜の上にＳｉ3 Ｎ4 膜とＳｉＯ2 膜とを形成し（いわゆ
るＯＮＯ膜）、つまり３層の絶縁膜を積層してなる多層
膜構造としてもよい。その場合、上述の効果に加えて、
Ｓｉ3 Ｎ4 膜上のピンホール等の欠陥を埋めて膜質を改
善することができる。また、Ｓｉとの接合においては、
Ｓｉ3 Ｎ4 よりもＳｉＯ2 のほうがＳｉに生ぜしめるス
トレスが小さいので、Ｓｉ基板だけでなく、上層のゲー
ト電極３（通常ポリシリコンが使用される）との界面で
生じるストレスを緩和させるという利点がある。なお、
請求項３４の発明では、絶縁膜の構成として、２層，３
層の多層膜に限定されるものではなく、４層以上の多層
膜とすることも可能である。
【０２２０】また、半導体記憶装置の記憶素子の構成と
して、請求項３５の発明のごとく、上記各実施例におけ
る絶縁膜であるゲート酸化膜２内にフローティングゲー
ト電極（ポリシリコン等からなる）を設け、フローティ
ングゲート電極に電荷をトラップさせるようにしてもよ
い。その場合、導電体であるフローティングゲート電極
に電荷がトラップされるので、“０”状態と“１”状態
の読みだし電流の差を拡大させることができ、上述の効
果を得ることができる。また、絶縁膜自体に電荷をトラ
ップさせたり、デトラップさせたりするのに比べて、絶
縁膜の耐久性が向上するという利点がある。
【０２２１】
【発明の効果】以上説明したように、請求項１の発明に
よれば、半導体記憶装置において、１ビットの記憶素子
を第１導電型の半導体基板と第２導電型のドレイン領域
とゲート電極との３端子で構成し、バンド状態の調整に
より、ドレイン領域−ゲート電極間の絶縁膜を不揮発状
態で情報を記憶しうるように構成したので、ソース領域
の省略による集積度の向上と、動作の高速化とを図るこ
とができる。
【０２２２】請求項２の発明によれば、上記請求項１の
発明において、少なくとも１つの記憶素子の絶縁膜を予
め“１”状態にしておき、各端子間への印加電圧をトン
ネリングは発生するが価電子帯間（又は導電帯間）の電
荷の飛び越えは生じないようにして、ゲート誘導ドレイ
ンリーク電流の値から絶縁膜の記憶状態を読み出すよう
にしたので、非破壊状態で記憶の読出が可能なＲＯＭを
提供することができる。
【０２２３】請求項３の発明によれば、上記請求項１の
発明において、各端子間への印加電圧をトンネリング及
び価電子帯間（又は導電帯間）の電荷の飛び越えが生じ
るようにして、記憶素子の絶縁膜に電荷をトラップさ
せ、“１”状態を書き込むようにしたので、不揮発状態
で記憶の書き込み可能なＰＲＯＭ用素材を提供すること
ができる。
【０２２４】請求項４の発明によれば、上記請求項３の
発明において、記憶素子の記憶内容を非破壊で読み出す
ようにしたので、高集積度でかつ高速動作のＰＲＯＭを
提供することができる。
【０２２５】請求項５の発明によれば、上記請求項１の
発明において、少なくとも１つの記憶素子の絶縁膜を予
め“１”状態にしておき、“１”状態にある記憶素子の
ゲート電極に所定の電圧を印加して、絶縁膜から電荷を
引き抜いて“０”に消去するようにしたので、予め書き
込まれた記憶内容の書き換えが可能なＲＯＭ等を提供す
ることができる。
【０２２６】請求項６の発明によれば、上記請求項４の
発明において、“１”状態にある記憶素子のゲート電極
に所定の電圧を印加して、絶縁膜から電荷を引き抜いて
“０”に消去するようにしたので、記憶の書き込み，読
みだし及び消去可能なＥＥＰＲＯＭを提供することがで
きる。
【０２２７】請求項７の発明によれば、上記請求項１の
発明において、少なくとも１つの記憶素子の絶縁膜を予
め“１”状態にしておき、“１”状態にある記憶素子の
絶縁膜の両面間に高電界を印加して、ＦＮ電流を生ぜし
め、絶縁膜の保持電荷とは逆極性の電荷を注入し、電荷
の再結合により“０”に消去するようにしたので、予め
書き込まれた記憶内容の書き換えが可能なＲＯＭ等を提
供することができる。
【０２２８】請求項８の発明によれば、上記請求項４の
発明において、“１”状態にある記憶素子の絶縁膜の両
面間に高電界を印加して、ＦＮ電流を生ぜしめ、絶縁膜
の保持電荷とは逆極性の電荷を注入し、電荷の再結合に
より“０”に消去するようにしたので、記憶の書き込
み，読みだし及び消去可能なＥＥＰＲＯＭ又は不揮発の
ＲＡＭを提供することができる。
【０２２９】請求項９の発明によれば、上記請求項１，
６又は８の発明おいて、予めすべての記憶素子の絶縁膜
を“１”状態に保持しておくようにしたので、この状態
から消去により“０”書き込みを行い、再書き込みによ
り“１”への消去が行われ、“１”状態と“０”状態と
の読みだし電流の差から、低消費電力化を図ることがで
きる。
【０２３０】請求項１０の発明によれば、上記請求項３
の発明において、少なくとも４個の記憶素子に対して、
各ワード線に各記憶素子のゲート電極を接続し、各ビッ
ト線に各記憶素子のドレイン領域を接続して、ワード線
の設定電位を２値とし、ビット線の設定電位を２値とし
て、記憶素子への選択書き込みを行うようにしたので、
単純な電位の設定による選択書き込みにより、書き込み
動作の高速化と高集積化とを図りつつ、１ビット単位の
選択書き込みが可能なＰＲＯＭを提供することができ
る。
【０２３１】請求項１１の発明によれば、上記請求項２
又は４の発明において、少なくとも４個の記憶素子に対
して、各ワード線に各記憶素子のゲート電極を接続し、
各ビット線に各記憶素子のドレイン領域を接続して、ワ
ード線の設定電位を２値とし、ビット線の設定電位を２
値として、記憶内容の選択読みだしを行うようにしたの
で、単純な電位の設定による選択読みだしにより、読み
だし動作の高速化と高集積化とを図りつつ、１ビット単
位の選択読みだしが可能なＲＯＭ又はＰＲＯＭを提供す
ることができる。
【０２３２】請求項１２の発明によれば、上記請求項４
の発明において、少なくとも４個の記憶素子に対して、
各ワード線に各記憶素子のゲート電極を接続し、各ビッ
ト線に各記憶素子のドレイン領域を接続して、ワード線
の設定電位を２値とし、ビット線の設定電位を３値とし
て、記憶素子の記憶内容の選択書き込み及び選択読みだ
しを行うようにしたので、書き込み及び読みだし動作の
高速化と高集積化とを図りつつ、１ビット単位で選択書
き込み，選択読みだしが可能なＰＲＯＭを提供すること
ができる。
【０２３３】請求項１３の発明によれば、上記請求項４
の発明において、少なくとも４個の記憶素子に対して、
各ワード線に各記憶素子のゲート電極を接続し、各ビッ
ト線に各記憶素子のドレイン領域を接続して、ワード線
の設定電位を３値とし、ビット線の設定電位を２値とし
て、記憶素子の記憶内容の選択書き込み及び選択読みだ
しを行うようにしたので、記請求項１２の発明と同様の
効果を得ることができる。
【０２３４】請求項１４の発明によれば、上記請求項５
又は７の発明において、少なくとも４個の記憶素子に対
して、各ワード線に各記憶素子のゲート電極を接続し、
各ビット線に各記憶素子のドレイン領域を接続して、ワ
ード線の設定電位を２値とし、ビット線の設定電位を２
値として、記憶内容の選択消去を行うようにしたので、
消去動作の高速化と高集積化とを図りつつ、１ビット単
位で選択消去つまり記憶内容の選択書き換えが可能なＰ
ＲＯＭを提供することができる。
【０２３５】請求項１５の発明によれば、上記請求項６
又は８の発明において、少なくとも４個の記憶素子に対
して、各ワード線に各記憶素子のゲート電極を接続し、
各ビット線に各記憶素子のドレイン領域を接続して、ワ
ード線の設定電位を３値とし、ビット線の設定電位を３
値として、記憶素子への選択書き込みと，記憶内容の選
択読みだし及び選択消去とを行うようにしたので、各動
作の高速化と高集積化とを図りつつ、１ビット単位で選
択書き込み，選択読みだし及び選択消去が可能なＥＥＰ
ＲＯＭ或いは不揮発のＲＡＭを提供することができる。
【０２３６】請求項１６の発明によれば、上記請求項６
又は８の発明において、少なくとも４個の記憶素子に対
して、各ワード線に各記憶素子のゲート電極を接続し、
各ビット線に各記憶素子のドレイン領域を接続して、ワ
ード線の設定電位を４値とし、ビット線の設定電位を２
値として、記憶素子への選択書き込みと，記憶内容の選
択読みだし及び選択消去を行うようにしたので、各動作
の高速化と高集積化とを図りつつ、１ビット単位で選択
書き込み，選択読みだし及び選択消去が可能なＥＥＰＲ
ＯＭ或いは不揮発のＲＡＭを提供することができる。
【０２３７】請求項１７の発明によれば、半導体記憶装
置の記憶素子を、第１導電型の半導体基板と、第２導電
型のドレイン領域と、このドレイン領域と同じ導電型で
ある第２導電型のソース領域と、絶縁膜と、ゲート電極
とで構成し、バンド状態の調整により、ドレイン領域−
ゲート電極間の絶縁膜を不揮発状態で情報を記憶しうる
ように構成したので、ドレイン−ソース間の干渉を容易
に回避しつつ、チャネル長さを短縮することができ、よ
って、集積度の向上と動作の高速化とを図ることができ
る。
【０２３８】請求項１８の発明によれば、上記請求項１
７の発明において、少なくとも１つの記憶素子の絶縁膜
を予め“１”状態にしておき、各端子間への印加電圧を
トンネリングは発生するが価電子帯間（又は導電帯間）
の電荷の飛び越えは生じないようにして、ゲート誘導ド
レインリーク電流の値から絶縁膜の記憶状態を読み出す
ようにしたので、非破壊状態で記憶の読出が可能なＲＯ
Ｍを提供することができる。
【０２３９】請求項１９の発明によれば、上記請求項１
７の発明において、各端子間への印加電圧をトンネリン
グ及び価電子帯間（又は導電帯間）の電荷の飛び越えが
生じるようにして、記憶素子の絶縁膜に電荷をトラップ
させ、“１”状態を書き込むようにしたので、不揮発状
態で記憶の書き込み可能なＰＲＯＭ用素材を提供するこ
とができる。
【０２４０】請求項２０の発明によれば、上記請求項１
９の発明において、記憶素子の記憶内容を非破壊で読み
出すようにしたので、高集積度でかつ高速動作のＰＲＯ
Ｍを提供することができる。
【０２４１】請求項２１の発明によれば、上記請求項１
７の発明において、少なくとも１つの記憶素子の絶縁膜
を予め“１”状態にしておき、“１”状態にある記憶素
子のゲート電極に所定の電圧を印加して、絶縁膜から電
荷を引き抜いて“０”に消去するようにしたので、予め
書き込まれた記憶内容の書き換えが可能なＲＯＭ等を提
供することができる。
【０２４２】請求項２２の発明によれば、上記請求項２
０の発明において、“１”状態にある記憶素子のゲート
電極に所定の電圧を印加して、絶縁膜から電荷を引き抜
いて“０”に消去するようにしたので、記憶の書き込
み，読みだし及び消去可能なＥＥＰＲＯＭを提供するこ
とができる。
【０２４３】請求項２３の発明によれば、上記請求項１
７の発明において、少なくとも１つの記憶素子の絶縁膜
を予め“１”状態にしておき、“１”状態にある記憶素
子の絶縁膜の両面間に高電界を印加して、ＦＮ電流を生
ぜしめ、絶縁膜の保持電荷とは逆極性の電荷を注入し、
電荷の再結合により“０”に消去するようにしたので、
予め書き込まれた記憶内容の書き換えが可能なＲＯＭ等
を提供することができる。
【０２４４】請求項２４の発明によれば、上記請求項２
０の発明において、“１”状態にある記憶素子の絶縁膜
の両面間に高電界を印加して、ＦＮ電流を生ぜしめ、絶
縁膜の保持電荷とは逆極性の電荷を注入し、電荷の再結
合により“０”に消去するようにしたので、記憶の書き
込み，読みだし及び消去可能なＥＥＰＲＯＭを提供する
ことができる。
【０２４５】請求項２５の発明によれば、上記請求項１
７記載の発明において、少なくとも１つの記憶素子の絶
縁膜を予め“１”状態にしておき、“１”状態にある記
憶素子のドレイン−ソース間に一定電圧を印加して、チ
ャネル電流によるホットキャリアを生ぜしめ、絶縁膜の
保持電荷とは逆極性の電荷を注入し、電荷の再結合によ
り“０”に消去するようにしたので、予め書き込まれた
記憶内容の書き換えが可能なＲＯＭ等を提供することが
できる。
【０２４６】請求項２６の発明によれば、上記請求項２
０の発明において、“１”状態にある記憶素子のドレイ
ン−ソース間に一定電圧を印加して、チャネル電流を生
ぜしめ、絶縁膜の保持電荷とは逆極性の電荷を注入し、
電荷の再結合により“０”に消去するようにしたので、
記憶の書き込み，読みだし及び消去可能なＥＥＰＲＯＭ
を提供することができる。
【０２４７】請求項２７の発明によれば、上記請求項１
７，２２，２４又は２６の発明おいて、予めすべての記
憶素子の絶縁膜を“１”状態に保持しておくようにした
ので、この状態から消去により“０”書き込みを行い、
再書き込みにより“１”への消去が行われ、“１”状態
と“０”状態との読みだし電流の差から、低消費電力化
を図ることができる。
【０２４８】請求項２８の発明によれば、上記請求項１
９の発明において、少なくとも４個の記憶素子に対し
て、各ワード線に各記憶素子のゲート電極を接続し、各
ビット線に各記憶素子のドレイン領域を接続して、ワー
ド線の設定電位を２値とし、ビット線の設定電位を２値
として、記憶素子への選択書き込みを行うようにしたの
で、単純な電位の設定による選択書き込みにより、書き
込み動作の高速化と高集積化とを図りつつ、１ビット単
位の選択書き込みが可能なＰＲＯＭを提供することがで
きる。
【０２４９】請求項２９の発明によれば、上記請求項１
８又は２０の発明において、少なくとも４個の記憶素子
に対して、各ワード線に各記憶素子のゲート電極を接続
し、各ビット線に各記憶素子のドレイン領域を接続し
て、ワード線の設定電位を２値とし、ビット線の設定電
位を２値として、記憶内容の選択読みだしを行うように
したので、単純な電位の設定による選択読みだしによ
り、読みだし動作の高速化と高集積化とを図りつつ、１
ビット単位の選択読みだしが可能なＲＯＭ又はＰＲＯＭ
を提供することができる。
【０２５０】請求項３０の発明によれば、上記請求項２
０の発明において、少なくとも４個の記憶素子に対し
て、各ワード線に各記憶素子のゲート電極を接続し、各
ビット線に各記憶素子のドレイン領域を接続して、ワー
ド線の設定電位を２値とし、ビット線の設定電位を３値
として、記憶素子の記憶内容の選択書き込み及び選択読
みだしを行うようにしたので、書き込み及び読みだし動
作の高速化と高集積化とを図りつつ、１ビット単位で選
択書き込み，選択読みだしが可能なＰＲＯＭを提供する
ことができる。
【０２５１】請求項３１の発明によれば、上記請求項２
２，２４又は２６の発明において、少なくとも４個の記
憶素子に対して、各ワード線に各記憶素子のゲート電極
を接続し、各ビット線に各記憶素子のドレイン領域を接
続して、ワード線の設定電位を３値とし、ビット線の設
定電位を３値として、記憶素子への選択書き込み及び記
憶内容の選択読みだしと、ワード線単位の部分消去とを
行うようにしたので、各動作の高速化と高集積化とを図
りつつ、１ビット単位で選択書き込み，選択読みだしが
可能でかつワード線単位で部分消去が可能なＥＥＰＲＯ
Ｍを提供することができる。
【０２５２】請求項３２の発明によれば、上記請求項２
２，２４又は２６の発明において、少なくとも４個の記
憶素子に対して、上記請求項３１の発明における設定電
位とは異なる大小関係で、各ワード線に各記憶素子のゲ
ート電極を接続し、各ビット線に各記憶素子のドレイン
領域を接続して、ワード線の設定電位を３値とし、ビッ
ト線の設定電位を３値として、記憶素子への選択書き込
み及び記憶内容の選択読みだしと、ワード線単位の部分
消去とを行うようにしたので、上記請求項３１の発明と
同様の効果を得ることができる。
【０２５３】請求項３３の発明によれば、上記請求項１
又は１７の発明において、半導体基板をＳｉで、絶縁膜
をＳｉＯ2 膜で構成したので、半導体装置の製造の容易
化と低コスト化とを図ることができるとともに、良好な
絶縁膜特性を得ることができる。
【０２５４】請求項３４の発明によれば、上記請求項１
又は１７の発明において、絶縁膜を多層膜構造としたの
で、高誘電率膜の付加による電気的耐圧の向上と、
“０”状態−“１”状態間の読みだし電流差の拡大によ
る読みだしの容易化，高集積化とを図ることができる。
【０２５５】請求項３５の発明によれば、上記請求項１
又は１７の発明において、絶縁膜内フローティングゲー
ト電極を設け、フローティングゲート電極に電荷をトラ
ップさせるようにしたので、“０”状態−“１”状態間
の読みだし電流差の拡大により、上記請求項３４の発明
と同様の効果が得られるとともに、絶縁膜の耐久性の向
上を図ることができる。
【図面の簡単な説明】
【図１】第１実施例における半導体記憶装置の単位素子
の断面構造及び回路記号を示す図である。
【図２】第１実施例における集積回路のブロック図であ
る。
【図３】第１実施例における“１”書き込み動作（１）
の説明図である。
【図４】“１”書き込み動作（１）における電流−電圧
特性を示す特性図である。
【図５】第１実施例における“１”書き込み動作（２）
の説明図である。
【図６】“１”書き込み動作（２）における電流−電圧
特性を示す特性図である。
【図７】第１実施例における“１”読みだし動作（１）
の説明図である。
【図８】第１実施例における“０”読みだし動作（１）
の説明図である。
【図９】読みだし動作（１）における電流−電圧特性を
示す特性図である。
【図１０】読みだし動作（１′）における電流−電圧特
性を示す特性図である。
【図１１】第１実施例における“１”読みだし動作
（２）の説明図である。
【図１２】第１実施例における“０”読みだし動作
（２）の説明図である。
【図１３】読みだし動作（２）における電流−電圧特性
を示す特性図である。
【図１４】第１実施例における“０”書き込み動作
（１）の説明図である。
【図１５】“０”書き込み動作（１）における電流−電
圧特性を示す特性図である。
【図１６】第１実施例における“０”書き込み動作
（２）の説明図である。
【図１７】第１実施例における“１”書き込み回路動作
の説明図である。
【図１８】第１実施例における読みだし回路動作（１）
の説明図である。
【図１９】第１実施例における読みだし回路動作（２）
の説明図である。
【図２０】第１実施例における“０”書き込み回路動作
の説明図である。
【図２１】第１実施例における“１”書き込み回路動
作，“０”書き込み回路動作及び読みだし（２）回路動
作のタイミングチャート図である。
【図２２】第１実施例における読みだし回路動作（１）
のタイミングチャート図である。
【図２３】第２実施例における半導体記憶装置の単位素
子の断面構造及び回路記号を示す図である。
【図２４】第２実施例における“０”書き込み動作
（３）の説明図である。
【図２５】“０”書き込み動作（３）における電流−電
圧特性を示す特性図である。
【図２６】第２実施例における“１”書き込み回路動作
の説明図である。
【図２７】第２実施例における読みだし回路動作の説明
図である。
【図２８】第２実施例における“０”書き込み回路動作
（３）の説明図である。
【図２９】第２実施例における“１”書き込み回路動
作，“０”書き込み回路動作及び読みだし（２）回路動
作のタイミングチャート図である。
【図３０】従来のフラッシュ型ＥＥＰＲＯＭの断面構造
及び回路配線構造を示す図である。
【図３１】従来の別導電型ドレイン−ソース構造による
半導体記憶装置の断面構造及び領域間の干渉を示す断面
図である。
【図３２】従来の別導電型ドレイン−ソース構造による
半導体記憶装置の領域間の干渉を示す平面図である。
【図３３】従来の絶縁膜へのイオン注入による半導体記
憶装置の断面構造及び電流−電圧特性を示す図である。
【符号の説明】 １ 半導体基板 ２ ゲート酸化膜（絶縁膜） ３ ゲート電極 ４ ソース領域 ５ ドレイン領域
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３２
【補正方法】変更
【補正内容】
【図３２】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04 Ｈ０１Ｌ 27/115 8831−4Ｍ Ｈ０１Ｌ 27/10 ４３４

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板上に、該半導体
    基板表面に選択的に形成された第２導電型のドレイン領
    域と、該ドレイン領域の端部の少なくとも一部と重なる
    ように上記半導体基板上に形成された絶縁膜と、該絶縁
    膜上に形成されたゲート電極とからなる記憶素子が設け
    られ、 上記ドレイン領域を含む半導体側における伝導帯と価電
    子帯とのバンドギャップが、ドレイン領域−ゲート電極
    間の第１設定電圧差に相当するギャップ値以下の値に、
    かつ上記半導体側と絶縁膜との界面における絶縁膜の価
    電子帯と半導体側の価電子帯とのバンドギャップ又は絶
    縁膜の伝導帯と半導体側の伝導帯とのバンドギャップ
    が、ゲート電極の電位に応じて変化するドレイン領域−
    半導体基板間の第２設定電圧差に相当するギャップ値に
    設定され、上記絶縁膜は、電荷の保持により不揮発状態
    で情報を記憶可能に設けられていることを特徴とする半
    導体記憶装置。
  2. 【請求項２】 請求項１記載の半導体記憶装置におい
    て、 少なくとも１つの記憶素子の絶縁膜が予め電荷をトラッ
    プした“１”状態であるとともに、 上記ドレイン領域−ゲート電極間に上記第１設定電圧差
    以上の電圧を印加し、かつ上記ドレイン領域−半導体基
    板間に上記第２設定電圧差よりも低い電圧を印加して、
    ゲート誘導ドレインリーク電流値に基づいて、記憶内容
    を読み出す読出手段を備えたことを特徴とする半導体記
    憶装置。
  3. 【請求項３】 請求項１記載の半導体記憶装置におい
    て、 上記ドレイン領域−ゲート電極間に上記第１設定電圧差
    以上の電圧を印加し、かつ上記ドレイン領域−半導体基
    板間に上記第２設定電圧差以上の電圧を印加して、ゲー
    ト誘導ドレインリーク電流を発生させることにより、上
    記絶縁膜に電荷をトラップさせて“１”状態にする書込
    手段を備えたことを特徴とする半導体記憶装置。
  4. 【請求項４】 請求項３記載の半導体記憶装置におい
    て、 上記ドレイン領域−ゲート電極間に上記第１設定電圧差
    以上の電圧を印加し、かつ上記ドレイン領域−半導体基
    板間に上記第２設定電圧差よりも低い電圧を印加して、
    ゲート誘導ドレインリーク電流値に基づいて、記憶内容
    を読み出す読出手段を備えたことを特徴とする半導体記
    憶装置。
  5. 【請求項５】 請求項１記載の半導体記憶装置におい
    て、 少なくとも１つの記憶素子の絶縁膜が予め電荷をトラッ
    プした“１”状態であるとともに、 電荷を保持した“１”状態にある記憶素子のゲート電極
    −半導体側間に所定の電圧を印加して、絶縁膜から電荷
    を引き抜くことにより、絶縁膜を“０”状態にする消去
    手段を備えたことを特徴とする半導体記憶装置。
  6. 【請求項６】 請求項４記載の半導体記憶装置におい
    て、 電荷を保持した“１”状態にある記憶素子のゲート電極
    −半導体側間に所定の電圧を印加して、絶縁膜から電荷
    を引き抜くことにより、絶縁膜を“０”状態にする消去
    手段を備えたことを特徴とする半導体記憶装置。
  7. 【請求項７】 請求項１記載の半導体記憶装置におい
    て、 少なくとも１つの記憶素子の絶縁膜が予め電荷をトラッ
    プした“１”状態であるとともに、 電荷を保持した“１”状態にある記憶素子の絶縁膜の両
    面間に高電界を印加し、ＦＮ電流を生ぜしめて、保持電
    荷とは逆極性の電荷を上記絶縁膜内に注入することによ
    り、絶縁膜を“０”状態にする消去手段を備えたことを
    特徴とする半導体記憶装置。
  8. 【請求項８】 請求項４記載の半導体記憶装置におい
    て、 電荷を保持した“１”状態にある記憶素子の絶縁膜の両
    面間に高電界を印加し、ＦＮ電流を生ぜしめて、保持電
    荷とは逆極性の電荷を上記絶縁膜内に注入することによ
    り、絶縁膜を“０”状態にする消去手段を備えたことを
    特徴とする半導体記憶装置。
  9. 【請求項９】 請求項１，６又は８記載の半導体記憶装
    置において、 すべての記憶素子の絶縁膜は、当初は予め電荷がトラッ
    プされた“１”状態であることを特徴とする半導体記憶
    装置。
  10. 【請求項１０】 請求項３記載の半導体記憶装置におい
    て、 記憶素子は少なくとも４個設けられており、 少なくとも２本のワード線と少なくとも２本のビット線
    とを備え、上記各ワード線には少なくとも２個の記憶素
    子のゲート電極が接続され、上記各ビット線には少なく
    とも２個の記憶素子のドレイン領域が接続されていると
    ともに、 書込手段は、選択ワード線電位Ｖkcw ，非選択ワード線
    電位Ｖknw，選択ビット線電位Ｖkcb 及び非選択ビット
    線電位Ｖknb について、Ｐ型基板ではＶkcw ＜Ｖknw か
    つＶknb ＜Ｖkcb に、Ｎ型基板ではＶkcw ＞Ｖknw かつ
    Ｖknb＞Ｖkcbに設定し、ワード線の設定電位を２値にビ
    ット線の設定電位を２値にして、記憶内容を選択的に書
    き込むことを特徴とする半導体記憶装置。
  11. 【請求項１１】 請求項２又は４記載の半導体記憶装置
    において、 記憶素子は少なくとも４個設けられており、 少なくとも２本のワード線と少なくとも２本のビット線
    とを備え、上記各ワード線には少なくとも２個の記憶素
    子のゲート電極が接続され、上記各ビット線には少なく
    とも２個の記憶素子のドレイン領域が接続されていると
    ともに、 読出手段は、選択ワード線電位Ｖycw ，非選択ワード線
    電位Ｖynw，選択ビット線電位Ｖycb 及び非選択ビット
    線電位Ｖynb について、Ｐ型基板ではＶycw ＜Ｖynw か
    つＶynb ＜Ｖycb に、Ｎ型基板ではＶycw ＞Ｖynw かつ
    Ｖynb＞Ｖycbに設定し、ワード線の設定電位を２値にビ
    ット線の設定電位を２値にして、記憶内容を選択的に読
    み出すことを特徴とする半導体記憶装置。
  12. 【請求項１２】 請求項４記載の半導体記憶装置におい
    て、 記憶素子は少なくとも４個設けられており、 少なくとも２本のワード線と少なくとも２本のビット線
    とを備え、上記各ワード線には少なくとも２個の記憶素
    子のゲート電極が接続され、上記各ビット線には少なく
    とも２個の記憶素子のドレイン領域が接続されていると
    ともに、 書込手段及び読出手段は、書込時の選択ワード線電位Ｖ
    kcw ，書込時の非選択ワード線電位Ｖknw ，読出時の選
    択ワード線電位Ｖycw 及び読出時の非選択ワード線電位
    Ｖynw ，書込時の選択ビット線電位Ｖkcb ，書込時の非
    選択ビット線電位Ｖknb ，読出時の選択ビット線電位Ｖ
    ycb 及び読出時の非選択ビット線電位Ｖynb について、
    Ｐ型基板では、Ｖkcw ＝Ｖycw ＜Ｖknw ＝Ｖynw 、かつ
    Ｖknb ＝Ｖynb ＜Ｖycb ＜Ｖkcb に、Ｎ型基板では、Ｖ
    kcw ＝Ｖycw ＞Ｖknw ＝Ｖynw 、かつＶknb ＝Ｖynb ＞
    Ｖycb ＞Ｖkcb に設定し、ワード線の設定電位を２値に
    ビット線の設定電位を３値にして、選択的に書き込み，
    読み出しを行うことを特徴とする半導体記憶装置。
  13. 【請求項１３】 請求項４記載の半導体記憶装置におい
    て、 記憶素子は少なくとも４個設けられており、 少なくとも２本のワード線と少なくとも２本のビット線
    とを備え、上記各ワード線には少なくとも２個の記憶素
    子のゲート電極が接続され、上記各ビット線には少なく
    とも２個の記憶素子のドレイン領域が接続されていると
    ともに、 書込手段及び読出手段は、書込時の選択ワード線電位Ｖ
    kcw ，書込時の非選択ワード線電位Ｖknw ，読出時の選
    択ワード線電位Ｖycw 及び読出時の非選択ワード線電位
    Ｖynw ，書込時の選択ビット線電位Ｖkcb ，書込時の非
    選択ビット線電位Ｖknb ，読出時の選択ビット線電位Ｖ
    ycb 及び読出時の非選択ビット線電位Ｖynb について、
    Ｐ型基板では、Ｖkcw ＜Ｖknw ＝Ｖycw ＜Ｖynw ，かつ
    Ｖknb ＝Ｖynb ＜Ｖkcb ＝Ｖycb に、Ｎ形基板では、Ｖ
    kcw ＞Ｖknw ＝Ｖycw ＞Ｖynw ，かつＶknb ＝Ｖynb ＞
    Ｖkcb ＝Ｖycb に設定し、ワード線の設定電位を３値に
    ビット線の設定電位を２値にして、選択的に書き込み，
    読み出しを行うことを特徴とする半導体記憶装置。
  14. 【請求項１４】 請求項５又は７記載の半導体記憶装置
    において、 記憶素子は少なくとも４個設けられており、 少なくとも２本のワード線と少なくとも２本のビット線
    とを備え、上記各ワード線には少なくとも２個の記憶素
    子のゲート電極が接続され、上記各ビット線には少なく
    とも２個の記憶素子のドレイン領域が接続されていると
    ともに、 消去手段は、選択ワード線電位Ｖscw ，非選択ワード線
    電位Ｖsnw，選択ビット線電位Ｖscb 及び非選択ビット
    線電位Ｖsnb について、Ｐ型基板ではＶscw ＞Ｖsnw か
    つＶsnb ＞Ｖscb に、Ｎ型基板ではＶscw ＜Ｖsnw かつ
    Ｖsnb＜Ｖscbに設定し、ワード線の設定電位を２値にビ
    ット線の設定電位を２値にして、記憶内容を選択的に消
    去することを特徴とする半導体記憶装置。
  15. 【請求項１５】 請求項６又は８記載の半導体記憶装置
    において、 記憶素子は少なくとも４個設けられており、 少なくとも２本のワード線と少なくとも２本のビット線
    とを備え、上記各ワード線には少なくとも２個の記憶素
    子のゲート電極が接続され、上記各ビット線には少なく
    とも２個の記憶素子のドレイン領域が接続されていると
    ともに、 書込手段，読出手段及び消去手段は、書込時の選択ワー
    ド線電位Ｖkcw 及び非選択ワード線電位Ｖknw ，読出時
    の選択ワード線電位Ｖycw及び非選択ワード線電位Ｖynw
    ，消去時の選択ワード線電位Ｖscw 及び非選択ワード
    線電位Ｖsnw ，書込時の選択ビット線電位Ｖkcb 及び非
    選択ビット線電位Ｖknb ，読出時の選択ビット線電位Ｖ
    ycb 及び非選択ビット線電位Ｖynb ，並びに消去時の選
    択ビット線電位Ｖscb 及び非選択ビット線Ｖsnb につい
    て、Ｐ型基板では、Ｖkcw ＝Ｖycw ＜Ｖknw ＝Ｖynw ＝
    Ｖsnw ＜Ｖscw 、かつＶknb ＝Ｖynb ＝Ｖscb ＜Ｖycb
    ＜Ｖkcb ＝Ｖsnb に、Ｎ型基板では、Ｖkcw ＝Ｖycw ＞
    Ｖknw ＝Ｖynw ＝Ｖsnw ＞Ｖscw 、かつＶknb ＝Ｖynb
    ＝Ｖscb ＞Ｖycb ＞Ｖkcb ＝Ｖsnb に設定し、ワード線
    の設定電位を３値にビット線の設定電位を３値として、
    選択的に書き込み，読み出し及び消去を行うことを特徴
    とする半導体記憶装置。
  16. 【請求項１６】 請求項６又は８記載の半導体記憶装置
    において、 記憶素子は少なくとも４個設けられており、 少なくとも２本のワード線と少なくとも２本のビット線
    とを備え、上記各ワード線には少なくとも２個の記憶素
    子のゲート電極が接続され、上記各ビット線には少なく
    とも２個の記憶素子のドレイン領域が接続されていると
    ともに、 書込手段，読出手段及び消去手段は、書込時の選択ワー
    ド線電位Ｖkcw 及び非選択ワード線電位Ｖknw ，読出時
    の選択ワード線電位Ｖycw及び非選択ワード線電位Ｖynw
    ，消去時の選択ワード線電位Ｖscw 及び非選択ワード
    線電位Ｖsnw ，書込時の選択ビット線電位Ｖkcb 及び非
    選択ビット線電位Ｖknb ，読出時の選択ビット線電位Ｖ
    ycb 及び非選択ビット線電位Ｖynb ，並びに消去時の選
    択ビット線電位Ｖscb 及び非選択ビット線Ｖsnb につい
    て、Ｐ型基板では、Ｖkcw ＜Ｖknw ＝Ｖycw ＝Ｖsnw ＜
    Ｖynw ＜Ｖscw ，かつＶknb ＝Ｖynb ＝Ｖscb ＜Ｖkcb
    ＝Ｖycb ＝Ｖsnb に、Ｎ型基板では、Ｖkcw ＞Ｖknw ＝
    Ｖycw ＝Ｖsnw ＞Ｖynw ＞Ｖscw ，かつＶknb ＝Ｖynb
    ＝Ｖscb ＞Ｖkcb ＝Ｖycb ＝Ｖsnb に設定し、ワード線
    の設定電位を４値にビット線の設定電位を２値にして、
    選択的に書き込み，読み出し及び消去を行うことを特徴
    とする半導体記憶装置。
  17. 【請求項１７】 第１導電型の半導体基板上に、上記半
    導体基板表面に選択的に形成された第２導電型のドレイ
    ン領域と、該ドレイン領域とは所定の距離を隔てて半導
    体基板表面に選択的に形成された第２導電型のソース領
    域と、上記ドレイン領域の端部の少なくとも一部と重な
    り、かつ上記ソース領域の端部に亘るように上記半導体
    基板上に形成された絶縁膜と、該絶縁膜上に形成された
    ゲート電極とからなる記憶素子が設けられ、 上記ドレイン領域を含む半導体側における伝導帯と価電
    子帯とのバンドギャップが、ドレイン領域−ゲート電極
    間の第１設定電圧差に相当するギャップ値以下の値に、
    かつ上記半導体側と絶縁膜との界面における絶縁膜の価
    電子帯と半導体側の価電子帯とのバンドギャップ又は絶
    縁膜の伝導帯と半導体側の伝導帯とのバンドギャップ
    が、ゲート電極の電位に応じて変化するドレイン領域−
    半導体基板間の第２設定電圧差に相当するギャップ値に
    設定され、上記絶縁膜は、電荷の保持により不揮発状態
    で情報を記憶可能に設けられていることを特徴とする半
    導体記憶装置。
  18. 【請求項１８】 請求項１７記載の半導体記憶装置にお
    いて、 少なくとも１つの記憶素子の絶縁膜が予め電荷をトラッ
    プした“１”状態であるとともに、 ドレイン領域−ゲート電極間に上記第１設定電圧差以上
    の電圧を印加し、かつ上記ドレイン領域−半導体基板間
    に上記第２設定電圧差よりも低い電圧を印加して、ゲー
    ト誘導ドレインリーク電流値に基づいて、記憶内容を読
    み出す読出手段を備えたことを特徴とする半導体記憶装
    置。
  19. 【請求項１９】 請求項１７記載の半導体記憶装置にお
    いて、 ドレイン領域−ゲート電極間に上記第１設定電圧差以上
    の電圧を印加し、かつ上記ドレイン領域−半導体基板間
    に上記第２設定電圧差以上の電圧を印加して、ゲート誘
    導ドレインリーク電流を発生させることにより、上記絶
    縁膜に電荷をトラップさせて“１”状態にする書込手段
    を備えたことを特徴とする半導体記憶装置。
  20. 【請求項２０】 請求項１９記載の半導体記憶装置にお
    いて、 ゲート電極に所定の電圧を印加し、かつ上記ドレイン領
    域−半導体基板間に上記第２設定電圧差よりも低い電圧
    を印加して、ゲート誘導ドレインリーク電流値に基づい
    て、記憶内容を読み出す読出手段を備えたことを特徴と
    する半導体記憶装置。
  21. 【請求項２１】 請求項１７記載の半導体記憶装置にお
    いて、 少なくとも１つの記憶素子の絶縁膜が予め電荷をトラッ
    プした“１”状態であるとともに、 電荷を保持した“１”状態にある記憶素子のゲート電極
    に所定の電圧を印加して、絶縁膜から電荷を引き抜くこ
    とにより、絶縁膜を“０”状態にする消去手段を備えた
    ことを特徴とする半導体記憶装置。
  22. 【請求項２２】 請求項２０記載の半導体記憶装置にお
    いて、 電荷を保持した“１”状態にある記憶素子のゲート電極
    に所定の電圧を印加して、絶縁膜から電荷を引き抜くこ
    とにより、絶縁膜を“０”状態にする消去手段を備えた
    ことを特徴とする半導体記憶装置。
  23. 【請求項２３】 請求項１７記載の半導体記憶装置にお
    いて、 少なくとも１つの記憶素子の絶縁膜が予め電荷をトラッ
    プした“１”状態であるとともに、 電荷を保持した“１”状態にある記憶素子の絶縁膜の両
    面間に高電界を印加し、ＦＮ電流を生ぜしめて、保持電
    荷とは逆極性の電荷を上記絶縁膜に注入することによ
    り、絶縁膜を“０”状態にする消去手段を備えたことを
    特徴とする半導体記憶装置。
  24. 【請求項２４】 請求項２０記載の半導体記憶装置にお
    いて、 電荷を保持した“１”状態にある記憶素子の絶縁膜の両
    面間に高電界を印加し、ＦＮ電流を生ぜしめて、保持電
    荷とは逆極性の電荷を上記絶縁膜内に注入することによ
    り、絶縁膜を“０”状態にする消去手段を備えたことを
    特徴とする半導体記憶装置。
  25. 【請求項２５】 請求項１７記載の半導体記憶装置にお
    いて、 少なくとも１つの記憶素子の絶縁膜が予め電荷をトラッ
    プした“１”状態であるとともに、 ゲート電極を所定電位にしてドレイン領域−ソース領域
    間に一定電圧を印加して、ドレイン−ソース間電流によ
    って生じた，保持電荷とは逆極性のホットキャリアを上
    記絶縁膜内に注入することにより、絶縁膜を“０”状態
    にする消去手段を備えたことを特徴とする半導体記憶装
    置。
  26. 【請求項２６】 請求項２０記載の半導体記憶装置にお
    いて、 ゲート電極を所定電位にしてドレイン領域−ソース領域
    間に一定電圧を印加し、ドレイン−ソース間電流によっ
    て生じた，保持電荷とは逆極性のホットキャリアを上記
    絶縁膜内に注入することにより、絶縁膜を“０”状態に
    する消去手段を備えたことを特徴とする半導体記憶装
    置。
  27. 【請求項２７】 請求項１７，２２，２４又は２６記載
    の半導体記憶装置において、 すべての記憶素子の絶縁膜は、当初は予め電荷がトラッ
    プされた“１”状態であることを特徴とする半導体記憶
    装置。
  28. 【請求項２８】 請求項１９記載の半導体記憶装置にお
    いて、 記憶素子は少なくとも４個設けられており、 少なくとも２本のワード線と少なくとも２本のビット線
    とを備え、上記各ワード線には少なくとも２個の記憶素
    子のゲート電極が接続され、上記各ビット線には少なく
    とも２個の記憶素子のドレイン領域が接続されていると
    ともに、 書込手段は、選択ワード線電位Ｖkcw ，非選択ワード線
    電位Ｖknw，選択ビット線電位Ｖkcb 及び非選択ビット
    線電位Ｖknb について、Ｐ型基板ではＶkcw ＜Ｖknw か
    つＶknb ＜Ｖkcb に、Ｎ型基板ではＶkcw ＞Ｖknw かつ
    Ｖknb＞Ｖkcbに設定し、ワード線の設定電位を２値にビ
    ット線の設定電位を２値にして、記憶内容を選択的に書
    き込むことを特徴とする半導体記憶装置。
  29. 【請求項２９】 請求項１８又は２０記載の半導体記憶
    装置において、 記憶素子は少なくとも４個設けられており、 少なくとも２本のワード線と少なくとも２本のビット線
    とを備え、上記各ワード線には少なくとも２個の記憶素
    子のゲート電極が接続され、上記各ビット線には少なく
    とも２個の記憶素子のドレイン領域が接続されていると
    ともに、 読出手段は、選択ワード線電位Ｖycw ，非選択ワード線
    電位Ｖynw，選択ビット線電位Ｖycb 及び非選択ビット
    線電位Ｖynb について、Ｐ型基板ではＶycw ＜Ｖynw か
    つＶynb ＜Ｖycb に、Ｎ型基板ではＶycw ＞Ｖynw かつ
    Ｖynb＞Ｖycbに設定し、ワード線の設定電位を２値にビ
    ット線の設定電位を２値にして、記憶内容を選択的に読
    み出すことを特徴とする半導体記憶装置。
  30. 【請求項３０】 請求項２０記載の半導体記憶装置にお
    いて、 記憶素子は少なくとも４個設けられており、 少なくとも２本のワード線と少なくとも２本のビット線
    とを備え、上記各ワード線には少なくとも２個の記憶素
    子のゲート電極が接続され、上記各ビット線には少なく
    とも２個の記憶素子のドレイン領域が接続されていると
    ともに、 書込手段及び読出手段は、書込時の選択ワード線電位Ｖ
    kcw ，書込時の非選択ワード線電位Ｖknw ，読出時の選
    択ワード線電位Ｖycw 及び読出時の非選択ワード線電位
    Ｖynw ，書込時の選択ビット線電位Ｖkcb ，書込時の非
    選択ビット線電位Ｖknb ，読出時の選択ビット線電位Ｖ
    ycb 及び読出時の非選択ビット線電位Ｖynb について、
    Ｐ型基板では、Ｖkcw ＝Ｖycw ＜Ｖknw ＝Ｖynw 、かつ
    Ｖknb ＝Ｖynb ＜Ｖycb ＜Ｖkcb に、Ｎ型基板では、Ｖ
    kcw ＝Ｖycw ＞Ｖknw ＝Ｖynw 、かつＶknb ＝Ｖynb ＞
    Ｖycb ＞Ｖkcb に設定し、ワード線の設定電位を２値に
    ビット線の設定電位を３値にして、選択的に書き込み，
    読み出しを行うことを特徴とする半導体記憶装置。
  31. 【請求項３１】 請求項２２，２４又は２６記載の半導
    体記憶装置において、 記憶素子は少なくとも４個設けられており、 少なくとも２本のワード線と少なくとも２本のビット線
    とを備え、上記各ワード線には少なくとも２個の記憶素
    子のゲート電極が接続され、上記各ビット線には少なく
    とも２個の記憶素子のドレイン領域が接続されていると
    ともに、 書込手段，読出手段及び消去手段は、書込時の選択ワー
    ド線電位Ｖkcw 及び非選択ワード線電位Ｖknw ，読出時
    の選択ワード線電位Ｖycw及び非選択ワード線電位Ｖynw
    ，消去時の選択ワード線電位Ｖscw 及び非選択ワード
    線電位Ｖsnw ，書込時の選択ビット線電位Ｖkcb 及び非
    選択ビット線電位Ｖknb ，読出時の選択ビット線電位Ｖ
    ycb 及び非選択ビット線電位Ｖynb ，並びに消去時の選
    択ビット線電位Ｖscb 及び非選択ビット線Ｖsnb につい
    て、Ｐ型基板では、Ｖkcw ＝Ｖycw ＜Ｖknw ＝Ｖynw ＝
    Ｖsnw ＜Ｖscw 、かつＶknb ＝Ｖynb ＝Ｖscb ＝Ｖsnb
    ＜Ｖycb ＜Ｖkcb に、Ｎ型基板では、Ｖkcw ＝Ｖycw ＞
    Ｖknw ＝Ｖynw ＝Ｖsnw ＞Ｖscw 、かつＶknb ＝Ｖynb
    ＝Ｖscb ＝Ｖsnb ＞Ｖycb ＞Ｖkcb に設定し、ワード線
    の設定電位を３値にビット線の設定電位を３値にして、
    選択的に書き込み，読み出し、かつ同一ワード線に接続
    される全記憶素子の記憶情報を同時に消去することを特
    徴とする半導体記憶装置。
  32. 【請求項３２】 請求項２２，２４又は２６記載の半導
    体記憶装置において、 記憶素子は少なくとも４個設けられており、 少なくとも２本のワード線と少なくとも２本のビット線
    とを備え、上記各ワード線には少なくとも２個の記憶素
    子のゲート電極が接続され、上記各ビット線には少なく
    とも２個の記憶素子のドレイン領域が接続されていると
    ともに、 書込手段，読出手段及び消去手段は、書込時の選択ワー
    ド線電位Ｖkcw 及び非選択ワード線電位Ｖknw ，読出時
    の選択ワード線電位Ｖycw及び非選択ワード線電位Ｖynw
    ，消去時の選択ワード線電位Ｖscw 及び非選択ワード
    線電位Ｖsnw ，書込時の選択ビット線電位Ｖkcb 及び非
    選択ビット線電位Ｖknb ，読出時の選択ビット線電位Ｖ
    ycb 及び非選択ビット線電位Ｖynb ，並びに消去時の選
    択ビット線電位Ｖscb 及び非選択ビット線Ｖsnb につい
    て、Ｐ型基板では、Ｖkcw ＝Ｖycw ＜Ｖknw ＝Ｖsnw ＝
    Ｖynw ＜Ｖscw ，かつＶknb ＝Ｖynb ＜Ｖycb ＜Ｖkcb
    ＝Ｖscb ＝Ｖsnb に、Ｎ型基板では、Ｖkcw ＝Ｖycw ＞
    Ｖknw ＝Ｖsnw ＝Ｖynw ＞Ｖscw ，かつＶknb ＝Ｖynb
    ＞Ｖycb ＞Ｖkcb ＝Ｖscb ＝Ｖsnb に設定し、ワード線
    の設定電位を３値にビット線の設定電位を３値にして、
    選択的に書き込み，読み出し、かつ全ワード線に接続さ
    れた記憶素子の記憶内容を消去することを特徴とする半
    導体記憶装置。
  33. 【請求項３３】 請求項１又は１７記載の半導体記憶装
    置において、 半導体基板はＳｉからなり、絶縁膜はＳｉＯ2 膜からな
    ることを特徴とする半導体記憶装置。
  34. 【請求項３４】 請求項１又は１７記載の半導体記憶装
    置において、 絶縁膜は多層膜からなることを特徴とする半導体記憶装
    置。
  35. 【請求項３５】 請求項１又は１７記載の半導体記憶装
    置において、 絶縁膜内には、フローティングゲート電極が設けられ、
    該フローティングゲート電極は電荷をトラップするよう
    に構成されていることを特徴とする半導体記憶装置。
JP4033493A 1991-08-27 1992-02-20 半導体記憶装置 Expired - Fee Related JP2965415B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP4033493A JP2965415B2 (ja) 1991-08-27 1992-02-20 半導体記憶装置
DE69228905T DE69228905T4 (de) 1991-08-27 1992-06-30 Halbleiterspeichergerät
DE69228905A DE69228905D1 (de) 1991-08-27 1992-06-30 Halbleiterspeichergerät
EP92111022A EP0529234B1 (en) 1991-08-27 1992-06-30 Semiconductor memory device
US07/906,671 US5359554A (en) 1991-08-27 1992-06-30 Semiconductor memory device having an energy gap for high speed operation
KR92015377A KR970002002B1 (en) 1991-08-27 1992-08-26 Semiconductor memory device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP3-215104 1991-08-27
JP21510491 1991-08-27
JP4033493A JP2965415B2 (ja) 1991-08-27 1992-02-20 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH05121765A true JPH05121765A (ja) 1993-05-18
JP2965415B2 JP2965415B2 (ja) 1999-10-18

Family

ID=26372195

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4033493A Expired - Fee Related JP2965415B2 (ja) 1991-08-27 1992-02-20 半導体記憶装置

Country Status (5)

Country Link
US (1) US5359554A (ja)
EP (1) EP0529234B1 (ja)
JP (1) JP2965415B2 (ja)
KR (1) KR970002002B1 (ja)
DE (2) DE69228905D1 (ja)

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5699298A (en) * 1996-05-22 1997-12-16 Macronix International Co., Ltd. Flash memory erase with controlled band-to-band tunneling current
IL125604A (en) 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6633496B2 (en) 1997-12-12 2003-10-14 Saifun Semiconductors Ltd. Symmetric architecture for memory cells having widely spread metal bit lines
US6633499B1 (en) 1997-12-12 2003-10-14 Saifun Semiconductors Ltd. Method for reducing voltage drops in symmetric array architectures
US6430077B1 (en) 1997-12-12 2002-08-06 Saifun Semiconductors Ltd. Method for regulating read voltage level at the drain of a cell in a symmetric array
US6030871A (en) 1998-05-05 2000-02-29 Saifun Semiconductors Ltd. Process for producing two bit ROM cell utilizing angled implant
US6348711B1 (en) 1998-05-20 2002-02-19 Saifun Semiconductors Ltd. NROM cell with self-aligned programming and erasure areas
US6215148B1 (en) 1998-05-20 2001-04-10 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling
ITMI981124A1 (it) * 1998-05-21 1999-11-21 Sgs Thomson Microelectronics Metodo processo e dispositivo per l'individuazione di difetti puntuali che provocano correnti di leakage in un dispositivo di memoria non
US6429063B1 (en) 1999-10-26 2002-08-06 Saifun Semiconductors Ltd. NROM cell with generally decoupled primary and secondary injection
US6490204B2 (en) 2000-05-04 2002-12-03 Saifun Semiconductors Ltd. Programming and erasing methods for a reference cell of an NROM array
US6928001B2 (en) 2000-12-07 2005-08-09 Saifun Semiconductors Ltd. Programming and erasing methods for a non-volatile memory cell
US6396741B1 (en) 2000-05-04 2002-05-28 Saifun Semiconductors Ltd. Programming of nonvolatile memory cells
US6614692B2 (en) 2001-01-18 2003-09-02 Saifun Semiconductors Ltd. EEPROM array and method for operation thereof
US6674667B2 (en) 2001-02-13 2004-01-06 Micron Technology, Inc. Programmable fuse and antifuse and method therefor
US6584017B2 (en) 2001-04-05 2003-06-24 Saifun Semiconductors Ltd. Method for programming a reference cell
US6677805B2 (en) * 2001-04-05 2004-01-13 Saifun Semiconductors Ltd. Charge pump stage with body effect minimization
US6636440B2 (en) 2001-04-25 2003-10-21 Saifun Semiconductors Ltd. Method for operation of an EEPROM array, including refresh thereof
US6643181B2 (en) 2001-10-24 2003-11-04 Saifun Semiconductors Ltd. Method for erasing a memory cell
US7098107B2 (en) 2001-11-19 2006-08-29 Saifun Semiconductor Ltd. Protective layer in memory device and method therefor
US6583007B1 (en) 2001-12-20 2003-06-24 Saifun Semiconductors Ltd. Reducing secondary injection effects
US6885585B2 (en) * 2001-12-20 2005-04-26 Saifun Semiconductors Ltd. NROM NOR array
US7190620B2 (en) * 2002-01-31 2007-03-13 Saifun Semiconductors Ltd. Method for operating a memory device
US6975536B2 (en) 2002-01-31 2005-12-13 Saifun Semiconductors Ltd. Mass storage array and methods for operation thereof
US6700818B2 (en) 2002-01-31 2004-03-02 Saifun Semiconductors Ltd. Method for operating a memory device
US7221591B1 (en) * 2002-05-06 2007-05-22 Samsung Electronics Co., Ltd. Fabricating bi-directional nonvolatile memory cells
US6747896B2 (en) 2002-05-06 2004-06-08 Multi Level Memory Technology Bi-directional floating gate nonvolatile memory
US6914820B1 (en) 2002-05-06 2005-07-05 Multi Level Memory Technology Erasing storage nodes in a bi-directional nonvolatile memory cell
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US6826107B2 (en) 2002-08-01 2004-11-30 Saifun Semiconductors Ltd. High voltage insertion in flash memory cards
US6992932B2 (en) 2002-10-29 2006-01-31 Saifun Semiconductors Ltd Method circuit and system for read error detection in a non-volatile memory array
US6963505B2 (en) * 2002-10-29 2005-11-08 Aifun Semiconductors Ltd. Method circuit and system for determining a reference voltage
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US6967896B2 (en) 2003-01-30 2005-11-22 Saifun Semiconductors Ltd Address scramble
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US7142464B2 (en) * 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
US6961277B2 (en) * 2003-07-08 2005-11-01 Micron Technology, Inc. Method of refreshing a PCRAM memory device
US6954393B2 (en) * 2003-09-16 2005-10-11 Saifun Semiconductors Ltd. Reading array cell with matched reference cell
US7123532B2 (en) 2003-09-16 2006-10-17 Saifun Semiconductors Ltd. Operating array cells with matched reference cells
US7652930B2 (en) 2004-04-01 2010-01-26 Saifun Semiconductors Ltd. Method, circuit and system for erasing one or more non-volatile memory cells
US7366025B2 (en) * 2004-06-10 2008-04-29 Saifun Semiconductors Ltd. Reduced power programming of non-volatile cells
US7317633B2 (en) 2004-07-06 2008-01-08 Saifun Semiconductors Ltd Protection of NROM devices from charge damage
US7095655B2 (en) 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US7535765B2 (en) 2004-12-09 2009-05-19 Saifun Semiconductors Ltd. Non-volatile memory device and method for reading cells
CN1838323A (zh) 2005-01-19 2006-09-27 赛芬半导体有限公司 可预防固定模式编程的方法
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US8400841B2 (en) 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7184313B2 (en) 2005-06-17 2007-02-27 Saifun Semiconductors Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
EP1746645A3 (en) 2005-07-18 2009-01-21 Saifun Semiconductors Ltd. Memory array with sub-minimum feature size word line spacing and method of fabrication
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US7221138B2 (en) 2005-09-27 2007-05-22 Saifun Semiconductors Ltd Method and apparatus for measuring charge pump output current
US7352627B2 (en) 2006-01-03 2008-04-01 Saifon Semiconductors Ltd. Method, system, and circuit for operating a non-volatile memory array
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7638835B2 (en) 2006-02-28 2009-12-29 Saifun Semiconductors Ltd. Double density NROM with nitride strips (DDNS)
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7605579B2 (en) 2006-09-18 2009-10-20 Saifun Semiconductors Ltd. Measuring and controlling current consumption and output current of charge pumps
ES2582217B2 (es) * 2016-05-02 2017-02-16 Klapcap Solutions, S.L. Dispositivo de rellenado de cápsulas de bebidas y método de rellenado de cápsulas de bebidas.

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4360900A (en) * 1978-11-27 1982-11-23 Texas Instruments Incorporated Non-volatile semiconductor memory elements
GB8308309D0 (en) * 1983-03-25 1983-05-05 Qmc Ind Res Information holding device
KR910008830B1 (ko) * 1988-08-18 1991-10-21 현대전자산업 주식회사 산화물벽과 질화물벽을 이용한 트렌치 측면벽 도핑방법 및 그 반도체 소자
JP2615922B2 (ja) * 1988-10-14 1997-06-04 松下電器産業株式会社 半導体不揮発性メモリ
US5162880A (en) * 1989-09-27 1992-11-10 Kabushiki Kaisha Toshiba Nonvolatile memory cell having gate insulation film with carrier traps therein
JPH03112167A (ja) * 1989-09-27 1991-05-13 Toshiba Corp 不揮発性メモリセル
JPH03209728A (ja) * 1989-10-11 1991-09-12 Mitsubishi Electric Corp 半導体装置
JP2957615B2 (ja) * 1989-11-27 1999-10-06 三菱電機株式会社 不揮発性半導体記憶装置
US5032545A (en) * 1990-10-30 1991-07-16 Micron Technology, Inc. Process for preventing a native oxide from forming on the surface of a semiconductor material and integrated circuit capacitors produced thereby

Also Published As

Publication number Publication date
EP0529234A2 (en) 1993-03-03
US5359554A (en) 1994-10-25
KR970002002B1 (en) 1997-02-20
DE69228905T4 (de) 2000-05-18
JP2965415B2 (ja) 1999-10-18
EP0529234A3 (ja) 1995-06-28
EP0529234B1 (en) 1999-04-14
DE69228905D1 (de) 1999-05-20
DE69228905T2 (de) 1999-08-12

Similar Documents

Publication Publication Date Title
JP2965415B2 (ja) 半導体記憶装置
JP4923321B2 (ja) 不揮発性半導体記憶装置の動作方法
EP1603137B1 (en) Program/erase method for p-channel charge trapping memory device
US7577027B2 (en) Multi-state memory cell with asymmetric charge trapping
KR100876082B1 (ko) 메모리 소자 및 그 형성 방법
US6768681B2 (en) Non-volatile memory device
JP5712420B2 (ja) 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法
US7209389B2 (en) Trap read only non-volatile memory (TROM)
JP4907173B2 (ja) 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法
JP4572500B2 (ja) 不揮発性半導体メモリ装置およびその動作方法
US20050162925A1 (en) Non-volatile memory cell array having common drain lines and method of operating the same
KR100706071B1 (ko) 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법
KR20100030452A (ko) 공통 피웰을 이용하는 낸드 플래시 메모리 및 이의 동작방법
US6963508B1 (en) Operation method for non-volatile memory
US7339226B2 (en) Dual-level stacked flash memory cell with a MOSFET storage transistor
JP3251699B2 (ja) 不揮発性記憶装置
JP4654936B2 (ja) 不揮発性半導体記憶装置および、その動作方法
JP3067420B2 (ja) 不揮発性記憶装置およびその駆動方法
JP2006236424A (ja) 不揮発性メモリデバイス、および、その電荷注入方法
JP3324691B2 (ja) 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ書き換え方法
JPH065873A (ja) 不揮発性半導体記憶装置
JPH06177393A (ja) 不揮発性記憶装置およびその駆動方法、ならびに製造方法
JPH0677491A (ja) 半導体装置
JP4359166B2 (ja) 不揮発性半導体メモリ装置、並びに不揮発性半導体メモリ装置のデータ読み出し方法およびデータ消去方法
JPH06125064A (ja) 不揮発性記憶装置およびその駆動方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19990223

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990727

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070813

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080813

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080813

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090813

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090813

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100813

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110813

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees