JPH03112167A - 不揮発性メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、ゲート絶縁膜中に形成されたキャリア捕獲
準位にキャリアを捕獲させるか否かに応じて情報を電気
的に書込み、読出し及び消去可能とする不揮発性メモリ
セルに関する。

（従来の技術） 電気的に情報の書込み及び消去が可能な不揮発性のメモ
リ装置としては、ＥＥＦＲＯＭが従来から知られている
。

フローティングゲートを用いたＥ　Ｅ　Ｆ　ＲＯＭにで
は、その消去動作はメモリセルのトランジスタが、第５
図（ａ）に示すように、半導体基板１に形成されたドレ
イン領域２からフローティングゲート３に電子を注入す
ることにより行なわれている。このように、ドレイン領
域２からフローティングゲート３に電子を注入するため
には、コントロールゲート４に例えば２０Ｖ程度の高電
圧のバイアス電圧が印加され、ドレイン領域２には例え
ばＯＶ程度のバイアス電圧が印加される。

一方、書込み動作にあっては、第５図（ｂ）に示すよう
に、フローティングゲート３からドレイン領域２へ電子
を放出することにより行なわれている。このような書込
み動作を行なう場合には、コントロールゲート４にＯＶ
径程度バイアス電圧が印加され、ドレイン領域２には２
０Ｖ程度の高電圧のバイアス電圧が印加される。

このようなトランジスタのみでメモリセルを構成した場
合には、上記したトランジスタが第６図に示すようにマ
トリックス状に配置されてメモリ装置におけるメモリセ
ル群が構成される。

第６図において、例えばセル１にのみ情報を書込む場合
には、ワード線ＷＬ、にＯｖ程度、ビット線ＢＬ１１．
：２０Ｖ程度のバイアス電圧が印加される。これにより
、セル１では上述したように書込み状態となる。

この時に、ビット線ＢＬ、には２０Ｖ程度のバイアス電
圧が印加されるので、ワード線ＷＬ２にＯｖ程度のバイ
アス電圧が印加されると、セル３においても書込み状態
となってしまう。したがって、ワード線ＷＬ２には２０
Ｖ程度のバイアス電圧が印加される。また、ワード線Ｗ
Ｌ、にＯＶ径程度バイアス電圧が印加されているので、
ビット線ＢＬ２に２０Ｖ程度のバイアス電圧が印加され
ると、セル２においても書込み情報となる。したがって
、ビット線ＢＬ２にはＯｖ程度のバイアス電圧が印加さ
れる。

しかしながら、上記したような状態、すなわち、ワード
線ＷＬ盲がＯＶ径程度ワード線ＷＬ２が２０ｖ程度、ビ
ット線ＢＬ、が２０Ｖ程度、ビット線ＢＬ２がＯＶ径程
度状態にあっては、セル４では、第５図（ａ）に示すよ
うに、ドレイン領域にＯｖ程度、コントロールゲートに
２０Ｖ程度のバイアス電圧が印加された状態となる。こ
のため、セル４は消去状態となり、セル４に記憶されて
いた情報が失われることになる。

このように、第５図に示すようなトランジスタのみでメ
モリセルを構成した場合には、セル間が相互に作用して
、１つのセルのみを選択して情報の書込みや消去を行な
うことができなかった。

そこで、このようなセル間の相互作用を防止するだめに
、文献ｒ　Ｉ　Ｉｚｕｋａ　　ｅｔ　　ａｌ　：　Ｐ　
ｒｏｅ　。

ｏｒ　　　ｔｈｅ　　　４ｔｈ　　ｏｎ　　　５ｏｌｌ
ｄ　　　５ｔａｔｅ　　　Ｄｅｖｉｃｅｓ。

Ｔｏｋｙｏ、　　　１９７２．　　　Ｐ、１５８Ｊに記
載され、第７図に示すように、フローティングゲートを
備えたトランジスタ５とゲート電極がワード線に接続さ
れたトランスファトランジスタをビット線とグランドと
の間に直列接続した構造のものがある。

しかしながら、第７図に示すような構造のメモリセルに
あっては、メモリセルを構成するにあたって、２つのト
ランジスタが必要となる。

（発明が解決しようとする課題） 以上説明したように、電気的に書込み及び消去が可能な
不揮発性のメモリセルにあっては、フローティングゲー
トを備えたトランジスタのみでセルを構成しようとする
と、セル間に相互作用が働き、情報を選択的に書込んだ
り消去することが不可能になる。

このため、トランスファトランジスタを付−加してメモ
リセルを構成したものがあるが、このような構成にあっ
ては、１つのメモリセルを構成するために２つの素子が
必要になる。したがって、メモリセルの占有面積が大き
くなり、高集積化の障害となっていた。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、占有面積の縮小化を図り、
高集積化に寄与することができる電気的に書込み、読出
し、消去可能な不揮発性メモリセルを提供することにあ
る。

［発明の構成コ （課題を解決するための手段） 上記目的を達成するために、この発明は、第１導電型の
半導体基板に形成された第２導電型の高濃度不純物領域
がビット線に接続され、キャリア捕獲準位が形成された
絶縁膜を介して前記高濃度不純物領域と対向するように
形成されたゲート電極がワード線に接続され、前記高濃
度不純物領域と前記ゲート電極に挾まれた前記絶縁膜中
に形成された前記キャリア捕獲準位におけるキャリアの
捕獲／放出を前記ワード線及びビット線に印加されるバ
イアス電位により制御し、前記キャリアの捕獲準位にキ
ャリアが捕獲されているか否かにより情報を記憶しミ前
記半導体基板と前記高濃度不純物領域間を流れる電流の
電流量の違いとして情報を読み出すように構成される。

（作用） 上記構成において、この発明は、ゲート電極が高濃度不
純物領域と対向している領域の半導体基板と高濃度不純
物領域間を流れるトンネル電流の電流量を、この領域に
形成されたキャリア捕獲準位に対するキャリアの捕獲／
放出により変化する垂直電界の大きさで制御し、キャリ
ア捕獲準位にキャリアが捕獲されているか否かにより大
きく変化するトンネル電流量の違いにより情報の記憶機
能を実現している。

（実施例） 以下、図面を用いてこの発明の詳細な説明する。

第１図はこの発明の一実施例に係わる不揮発性メモリセ
ルの構造を示す断面図である。第１図に示す実施例は、
半導体基板に形成されたＰＮ接合にゲート電極を備えた
構造に、不揮発性としての記憶機能をもたせるようにし
たものである。

第１図において、半導体基板として例えばＰ型のシリコ
ン基板１１には、その表層部にＮ型の不純物例えばヒ素
が５Ｘ１０１８ｃｍ−３以上となるように高濃度に導入
された高濃度不純物領域（ドレイン領域）１２が形成さ
れ、このドレイン領域１２と基板１１とでＰＮ接合が形
成されている。

ドレイン領域１２上には、互いの一部が対向するように
、例えばシリコン酸化膜からなり、正孔トラップ（捕獲
準位）１３が５Ｘ１０１２ｃ「２程度に形成されたゲー
ト絶縁膜１４を介して多結晶シリコンからなるゲート電
極１５が形成されている。

ドレイン領域１２及びゲート電極１５には、表面を被覆
するように形成された絶縁膜１６に設けられたコンタク
トホール１７を介してドレイン配線１８、ゲート電極配
線１９がそれぞれ対応して形成されている。

このような構造において、１つのメモリセルが構成され
、素子分離領域２０によって隣接するメモリセルと分離
されている。

次に、第１図に示した構造を得る製造方法の一例を、第
２図に示す工程断面図を参照して説明する。

まず、例えば不純物濃度が１×１０１６ＣＩ１１−３程
度のＰ型のシリコン基板１１上に、通常用いられている
選択酸化法により素子分離領域２０を、メモリセルの形
成予定領域の周囲に形成する（第２図（ａ））。

次に、表面を９００℃程度の温度で熱酸化し、２５０ｓ
ｅｃ程度の厚さのシリコン酸化膜からなるゲート絶縁膜
１４を形成する。続いて、ゲート絶縁膜１４上にゲート
電極１５となる多結晶シリコン２１を例えばＣＤＶ法に
より３０００％程度の厚さに堆積形成する。ひき続いて
、この多結晶シリコン２１に不純物としてリンをｌＸｌ
０”ｃｍ−３程度の濃度に導入拡散する。その後、全面
にレジストを塗布した後、このレジストをゲート電極１
５となる多結晶シリコン２１上にのみ残存するようにバ
ターニングして、レジストパターン２２を形成する（第
２図−（ｂ））。

次に、レジストパターン２２をマスクとして、多結晶シ
リコン２１の一部を例えばＲＩＥ法によりエツチング除
去して、ゲート電極１５を形成する。続いて、例えば１
０００℃程度の温度の窒素雰囲気中で６０分間程度のア
ニール処理を行なう。

これにより、ゲート酸化膜中に正孔トラップ１３を５Ｘ
１０１２Ｃｍ−２程度形成する。その後、例えばヒ素を
１６０　ｋｅＶ程度の注入エネルギー１×ＩＱ　１５　
ｃｍ−２程度のドーズ量で基板１１にイオン注入する。

これにより、ゲート電極１５に対して自己整合的に高濃
度不純物領域を基板１１の表層部に形成する。イオン注
入後、例えば９００℃程度の温度で３０分間程度の熱拡
散を行なう。これにより、高濃度不純物領域中の不純物
を活性化させるとともにイオン注入による損傷の回復を
行ない、さらに、不純物を横方向にも拡散させる。これ
により、一部がゲート電極１５と対向する高濃度のドレ
イン領域１２を形成する。続いて、全面に絶縁膜１６を
例えばＣＶＤ法により３０００ｓｅｃ程度の厚さに堆積
形成する（第２図（Ｃ））。

次に、絶縁膜１６にゲート電極１５及びドレイン領域１
２に達するコンタクトホール１７をそれぞれ開口形成し
て、コンタクトホール１７を介して例えばＡｉからなる
ドレイン配線１８、ゲート電極配線１９を形成し、第１
図に示す構造のメモリセルが完成する（第２図（ｄ））
。

次に、上記した構造におけるメモリセルとしての動作を
説明する。

上記構造にあっては、所定のバイアス電圧を印加した場
合に、基板１１とドレイン領域１２間を流れる電流量の
違いを、２値情報に対応させて記憶機能を実現している
。

基板１１とドレイン領域１２間を流れる電流は、ドレイ
ン領域１２とゲート電極１５がゲート絶縁膜１４を介し
て対向した領域において、基板１１とドレイン領域１２
間に流れる電流、主にドレイン１２のゲート酸化膜１４
の界面付近における価電子帯から伝導帯にトンネル（バ
ンド間トンネル）する電子によるトンネル電流としてい
る。このバンド間トンネル電流は、高濃度ドレイン領域
とゲレタ現象で、例えば文献ｒ　Ｉ　Ｅ　Ｅ　Ｅ　　Ｅ
　ＩｅｃｔｒｏｎＤｅｖｉｃｅ　　Ｌｅｔｔｅｒｓ、　
　ＶＯＬ、　　ＥＤＬ−８゜ＮＯ，１１，ＮＯＶＥＭＢ
ＥＲ１９８７，ｐｐ。

５１５−５１７Ｊに記載されている。

このトンネル電流は、シリコンとシリコン酸化膜との界
面における垂直電界に対して、次式で示すように表わさ
れる。

Ｉｄ　−ＡｘＥｓ　ＸｅＸＩ）（Ｂ／Ｅｓ　）ここで、
Ｉｄはトンネル電流、Ａ、Ｂは定数、ＥＳはシリコンと
シリコン酸化膜界面における垂直電界である。上式から
明らかなように、トンネル電流１ｄは、垂直電界Ｅｓに
対して極めて大きく変化する。そこで、この発明にあっ
ては、このトンネル電流が発生する領域上のドレイン領
域１２とゲート電極１５が対向する領域のゲート絶縁膜
１４に形成された正孔トラップ１３にキャリアを捕獲し
、捕獲されたキャリアにより電界を変化させるようにし
ている。

この実施例に示した構造のように、Ｐ型の基板１１にメ
モリセルを形成した場合には、ゲート絶縁膜１４中の正
孔トラップ１３にキャリアが捕獲される前後のバンド間
トンネル電流電圧特性は、例えば第３図に示すようにな
る。

第３図においては、正孔トラップの数を５×ＩＱ　＋　
２　（＋ｍ−２程度とし、基板にＯｖ径程度ドレイン領
域１２に２ｖ程度のバイアス電圧を印加してキャリアが
捕獲されていない状態から、基板に一８Ｖ程度、ゲート
電極１５に一２０Ｖ程度のバイアス電圧を印加して、ゲ
ート絶縁膜１４中の正孔トラップ１３にキャリアを捕獲
した場合のゲート電圧（Ｖｇ　）に対するトンネル電流
（Ｉｄ）の実測値を示している。捕獲されるキャリアは
、ドレイン領域１２とゲート電極１５がゲート絶縁膜１
４を介して対向した領域において、シリコン中のバンド
間トンネルにより生成された電子−正孔対のうち正孔が
基板１１とゲート絶縁膜１４との界面を走行して、シリ
コン−シリコン酸化膜間のエネルギー障壁を越えるのに
十分なエネルギー°を電界より得て、酸化膜中の正孔ト
ラップ１３に捕獲される。

第３図に示す電圧−電流特性から明らかなように、トン
ネル電流が増加し始めるゲート電圧（Ｖｇ）は、キャリ
アの捕獲の前後で６ｖ程度シフトしている。また、トン
ネル電流Ｉｄは、例えば−６ｖ程度のゲート電圧に対し
て、捕獲前後で１０４倍程度の差が生じている。

このように、キャリアの捕獲／放出、すなわち、トンネ
ル電流が生じる領域の垂直電界に対してトンネル電流は
大きく変化する。この電流量の違いを２値情報に対応さ
せて情報の記憶機能を実現している。

第３図に示す特性は、正孔トラップ１３に捕獲されたキ
ャリアを正孔トラップ１３から放出させることにより、
容易にキャリアが捕獲されていない場合に戻る。このよ
うにする場合には、例えばゲート電極１５に２０Ｖ程度
の正の高電圧を印加するようにすればよい。

また、情報の書込みにあっては、ゲート電極１５に一２
０Ｖ程度及び基板１１に一８Ｖ程度のバイアス電圧を印
加することにより、キャリアが正孔トラップ１３に捕獲
されるようにしている。この時に、ゲート電極１５ある
いは基板１１の一方にのみバイアス電圧を印加した場合
には、キャリアの捕獲は観測されない。このことから、
書込みを行なうとするメモリセルを択一的に選択するこ
とが可能となる。

このようなメモリセルをマトリックス状に配置したメモ
リセル群は、例えば第４図に示すように構成される。

第４図において、例えばセル１に情報を書込む場合には
、セル１が接続されているワード線ＷＬに一２０Ｖ程度
、ビット線ＢＬＩに＋８ｖ程度のバイアス電圧を印加す
る。これにより、セル１では、ゲート絶縁膜１４中の正
孔トラップ１３にキャリアが捕獲されて、情報が書込ま
れた状態となる。

一方、他のワード線ＷＬ２及びビット線ＢＬ２にはＯｖ
径程度バイアス電圧を印加する。これにより、セル２．
セル３．セル４では、情報の書込み及び消去に必要なバ
イアス電圧が印加されないため、これらのメモリセルは
書込み状態とはならない。したがって、セル１〜セル４
の中からセル１のみを択一的に選択して情報が書込まれ
る。

次に、セル１に書込まれた情報を読出す場合には、ワー
ド線ＷＬ、に一６ｖ程度、ビット線ＢＬに＋２ｖ程度の
バイアス電圧を印加する。これにより、セル１における
基板１１とドレイン領域１２に流れるトンネル電流Ｉｄ
は、キャリアが捕獲されているので、第３図に示すよう
に、ゲート電圧（Ｖｇ　）−−６Ｖ程度に対する１Ｏ−
１２Ａ程度の電流量としてビット線ＢＬ、に読出される
。

また、セル１にキャリアが捕獲されていない場合には、
ゲート電圧（Ｖｇ　）−−６Ｖ程度に対してトンネル電
流Ｉｄは、５Ｘ１０°９Ａ程度としてビット線ＢＬＩ　
に読出される。この電流量の違いを検出することにより
情報の書込みの有無が検出される。

一方、セル１の読出し状態の時に、ワード線ＷＬ２、ビ
ット線ＢＬ゛２にはＯｖ径程度バイアス電圧が印加され
る。これにより、セル１のみが読出し状態となり、セル
１に書込まれていた情報が読出される。

このように、上記実施例で示したメモリセルにあっては
、半導体基板に対して１つの高濃度不純物領域とゲート
電極だけでメモリセルとして機能させることができるの
で、１つのＭＯＳ型のＦＥＴが占有する面積よりも少な
い占有面積で、半導体基板に電気的に書込み、読出し及
び消去可能な不揮発性のメモリセルを形成することがで
きるようになる。

［発明の効果コ 以上説明したように、この発明によれば、半導体基板と
高濃度不純物領域との間に流れるトンネル電流の電流量
を、高濃度不純物領域とゲート電極間に形成された絶縁
膜中におけるキャリアの捕獲／放出により制御して、記
憶機能を実現したので、占有面積の縮少化を図り、高集
積化に寄与することができる電気的に書込み、読出し、
消去可能な不揮発性メモリセルを提供することができる
。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる不揮発性メモリセ
ルの構造を示す断面図、第２図は第１図に示すメモリセ
ルの製造方法を示す工程断面図、第３図は第１図に示す
メモリセルの電圧−電流特性を示す図、第４図は第１図
に示すメモリセルを用いてなるメモリセル群の構成を示
す図、第５図は従来のＥＥＦＲＯＭの動作説明図、第６
図は従来のＥＥＦＲＯＭにおけるメモリセル群の構成を
示す図、第７図は従来のＥＥＦＲＯＭにおけるメモリセ
ルの構成を示す図である。 １１・・・半導体基板、 １２・・・ドレイン領域、 １３・・・正孔トラップ、 １４・・・ゲート絶縁膜、 １５・・・ゲート電極、 １６・・・絶縁膜、 １７・・・コンタクトホール、 １８・・・ドレイン配線、 １９・・・ゲート電極配線、 ２０・・・素子分離領域、 ２１・・・多結晶シリコン、 ２２・・・レジストパターン、 ＷＬ、、ＷＬ２・・・ワード線、 ＢＬ、、ＢＬ２　・・・ビット線。

Claims (1)

【特許請求の範囲】
1. 第１導電型の半導体基板に形成された第２導電型の高濃
   度不純物領域がビット線に接続され、キャリア捕獲準位
   が形成された絶縁膜を介して前記高濃度不純物領域と対
   向するように形成されたゲート電極がワード線に接続さ
   れ、前記高濃度不純物領域と前記ゲート電極に挾まれた
   前記絶縁膜中に形成された前記キャリア捕獲準位におけ
   るキャリアの捕獲／放出を前記ワード線及びビット線に
   印加されるバイアス電位により制御し、前記キャリアの
   捕獲準位にキャリアが捕獲されているか否かにより情報
   を記憶し、記憶された情報を前記半導体基板と前記高濃
   度不純物領域間を流れる電流量の違いとして読み出すこ
   とを特徴とする不揮発性メモリセル。