JPH05251669A - 半導体記憶装置およびその書き換え方法 - Google Patents
半導体記憶装置およびその書き換え方法Info
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- JPH05251669A JPH05251669A JP4923892A JP4923892A JPH05251669A JP H05251669 A JPH05251669 A JP H05251669A JP 4923892 A JP4923892 A JP 4923892A JP 4923892 A JP4923892 A JP 4923892A JP H05251669 A JPH05251669 A JP H05251669A
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- semiconductor memory
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Abstract
(57)【要約】
【目的】 ＮＡＮＤ型のＭＮＯＳメモリセルにおいて、
書き込み禁止モード時に、弱い書き込みを起こりにくく
する。 【構成】 ＮＡＮＤ型のＭＮＯＳメモリセルをＰＮ接合
で電気的に分離された分離領域に設置するように構成
し、上記ＰＮ接合に逆バイアスを印加した後に、書き込
み動作を行なう。このような構成および書き換え方法に
より、ＭＮＯＳゲート下に熱的に湧き出している電子を
基板側に放出させることが可能となり、従来のＮＡＮＤ
型のＭＮＯＳメモリセルにおける書き込み禁止モード時
の問題であった弱い書き込みを防ぐことが可能となる。
書き込み禁止モード時に、弱い書き込みを起こりにくく
する。 【構成】 ＮＡＮＤ型のＭＮＯＳメモリセルをＰＮ接合
で電気的に分離された分離領域に設置するように構成
し、上記ＰＮ接合に逆バイアスを印加した後に、書き込
み動作を行なう。このような構成および書き換え方法に
より、ＭＮＯＳゲート下に熱的に湧き出している電子を
基板側に放出させることが可能となり、従来のＮＡＮＤ
型のＭＮＯＳメモリセルにおける書き込み禁止モード時
の問題であった弱い書き込みを防ぐことが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＩＯＳ（ゲート電極
−絶縁膜−酸化シリコン膜−半導体）構造を有する電界
効果トランジスタからなる電気的書き込み消去可能なメ
モリセルを用いた半導体記憶装置およびその書き換え方
法に関するものである。
−絶縁膜−酸化シリコン膜−半導体）構造を有する電界
効果トランジスタからなる電気的書き込み消去可能なメ
モリセルを用いた半導体記憶装置およびその書き換え方
法に関するものである。
【０００２】
【従来の技術】電気的に書き込み消去可能なＥＥＰＲＯ
Ｍ（Electrically Erasable and Programable ＲＯＭ）
の一つに、トンネリング注入によって書き込み、消去が
可能なＭＩＯＳ構造のメモリセルがある。
Ｍ（Electrically Erasable and Programable ＲＯＭ）
の一つに、トンネリング注入によって書き込み、消去が
可能なＭＩＯＳ構造のメモリセルがある。
【０００３】従来、このＭＩＯＳ構造のメモリセルとし
てＭＮＯＳ（ゲート電極−窒化シリコン膜−酸化シリコ
ン膜−半導体）構造のメモリセルが代表的である。
てＭＮＯＳ（ゲート電極−窒化シリコン膜−酸化シリコ
ン膜−半導体）構造のメモリセルが代表的である。
【０００４】このＭＮＯＳ構造のメモリセルは、ゲート
−基板間に１５Ｖ程度の高電圧を印加し、酸化シリコン
膜と窒化シリコン膜との界面またはその近傍の窒化シリ
コン膜中のトラップに、半導体側からの電荷の注入・蓄
積を行ない、トランジスタのしきい値電圧を変化させて
情報を記憶させるものである。
−基板間に１５Ｖ程度の高電圧を印加し、酸化シリコン
膜と窒化シリコン膜との界面またはその近傍の窒化シリ
コン膜中のトラップに、半導体側からの電荷の注入・蓄
積を行ない、トランジスタのしきい値電圧を変化させて
情報を記憶させるものである。
【０００５】従来、このようなＭＮＯＳ構造を用いたメ
モリアレイにおいては、１つのＭＮＯＳトランジスタに
対して、１つの選択トランジスタからなるメモリセルブ
ロックで構成されている。このため高集積化が非常に困
難であるといった問題点を有している。しかし、近年、
メモリセルを直列接続してＮＡＮＤ型セルを構成し、コ
ンタクト部を大幅に減らすことを可能としたメモリセル
が提案されている（特願昭６３−１１８５４０号）。
モリアレイにおいては、１つのＭＮＯＳトランジスタに
対して、１つの選択トランジスタからなるメモリセルブ
ロックで構成されている。このため高集積化が非常に困
難であるといった問題点を有している。しかし、近年、
メモリセルを直列接続してＮＡＮＤ型セルを構成し、コ
ンタクト部を大幅に減らすことを可能としたメモリセル
が提案されている（特願昭６３−１１８５４０号）。
【０００６】図６は従来のＮＡＮＤ型のＭＮＯＳメモリ
セルを示す断面図である。この例は４ビット構成のＮＡ
ＮＤ型メモリセルである。１はＰ型シリコン基板、２は
ソースとなるＮ型拡散層、３はドレインとなるＮ型拡散
層、４は書き込み禁止時に電流経路を遮断する分離ゲー
ト、５、６、７、８はＭＮＯＳのゲート電極、９はアド
レス選択を行なう選択ゲート、１０は選択ゲートおよび
分離ゲートのゲート絶縁膜となる酸化シリコン膜、１１
および１２はＭＮＯＳゲートのゲート絶縁膜となる薄い
酸化シリコン膜および窒化シリコン膜である。
セルを示す断面図である。この例は４ビット構成のＮＡ
ＮＤ型メモリセルである。１はＰ型シリコン基板、２は
ソースとなるＮ型拡散層、３はドレインとなるＮ型拡散
層、４は書き込み禁止時に電流経路を遮断する分離ゲー
ト、５、６、７、８はＭＮＯＳのゲート電極、９はアド
レス選択を行なう選択ゲート、１０は選択ゲートおよび
分離ゲートのゲート絶縁膜となる酸化シリコン膜、１１
および１２はＭＮＯＳゲートのゲート絶縁膜となる薄い
酸化シリコン膜および窒化シリコン膜である。
【０００７】このようなＮＡＮＤ型ＭＮＯＳメモリセル
を動作させるには、消去モード、書き込みモード、書き
込み禁止モードの３モードが必要である。しかし、ＮＡ
ＮＤ構造であるため、３モードのうち書き込みモード、
書き込み禁止モードにおいて、ＭＮＯＳゲート５、６、
７、８をハイ（以下、“ＨＩ”とよぶ）レベル、例えば
５Ｖ程度の電圧を印加する必要がある。
を動作させるには、消去モード、書き込みモード、書き
込み禁止モードの３モードが必要である。しかし、ＮＡ
ＮＤ構造であるため、３モードのうち書き込みモード、
書き込み禁止モードにおいて、ＭＮＯＳゲート５、６、
７、８をハイ（以下、“ＨＩ”とよぶ）レベル、例えば
５Ｖ程度の電圧を印加する必要がある。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の構成ではＮＡＮＤ構造のＭＮＯＳゲートに５Ｖ程度
の電圧を印加すると、ゲート下のシリコン基板内に熱的
に湧き出している電子が、わずかながらゲート絶縁膜内
に注入され、弱い書き込みが起こる。このためＮＡＮＤ
型ＭＮＯＳメモリセルの書き込み禁止モード動作が不完
全となる。特に基板温度が上昇した場合に、特に顕著に
動作不良が生じるといった信頼性上の大きな問題点を有
している。これがＮＡＮＤ型ＭＮＯＳメモリセルを実用
化する上での大きな障害となっていた。
来の構成ではＮＡＮＤ構造のＭＮＯＳゲートに５Ｖ程度
の電圧を印加すると、ゲート下のシリコン基板内に熱的
に湧き出している電子が、わずかながらゲート絶縁膜内
に注入され、弱い書き込みが起こる。このためＮＡＮＤ
型ＭＮＯＳメモリセルの書き込み禁止モード動作が不完
全となる。特に基板温度が上昇した場合に、特に顕著に
動作不良が生じるといった信頼性上の大きな問題点を有
している。これがＮＡＮＤ型ＭＮＯＳメモリセルを実用
化する上での大きな障害となっていた。
【０００９】本発明は上述の従来の問題点に鑑み、ＮＡ
ＮＤ構造のＭＮＯＳ型半導体記憶装置において、書き込
み禁止モードの際に、弱い書き込みが起こりにくい半導
体記憶装置の構造およびその書き換え方法の提供を目的
とする。
ＮＤ構造のＭＮＯＳ型半導体記憶装置において、書き込
み禁止モードの際に、弱い書き込みが起こりにくい半導
体記憶装置の構造およびその書き換え方法の提供を目的
とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体記憶装置は、一導電型半導体基板
と、ＰＮ接合により分離された前記基板と反対導電型の
分離領域を備え、前記分離領域内に形成された前記分離
領域と反対導電型のソース領域とドレイン領域とを備
え、前記ソース領域とドレイン領域との間の前記分離領
域表面上に薄い酸化シリコン膜を備え、前記薄い酸化シ
リコン膜上に少なくとも一層の絶縁膜を備え、前記絶縁
膜上の前記ソース領域とドレイン領域を結ぶ線上に並設
された複数のゲートとから形成されたメモリセルブロッ
クを備えている。
めに、本発明の半導体記憶装置は、一導電型半導体基板
と、ＰＮ接合により分離された前記基板と反対導電型の
分離領域を備え、前記分離領域内に形成された前記分離
領域と反対導電型のソース領域とドレイン領域とを備
え、前記ソース領域とドレイン領域との間の前記分離領
域表面上に薄い酸化シリコン膜を備え、前記薄い酸化シ
リコン膜上に少なくとも一層の絶縁膜を備え、前記絶縁
膜上の前記ソース領域とドレイン領域を結ぶ線上に並設
された複数のゲートとから形成されたメモリセルブロッ
クを備えている。
【００１１】上記の目的を達成するために、本発明の半
導体記憶装置の書き換え方法は、半導体基板と、前記半
導体基板にＰＮ接合により分離された分離領域を備え、
前記分離領域内に形成されたソース領域とドレイン領域
とを備え、前記ソース領域およびドレイン領域間の前記
分離領域表面上に薄い酸化シリコン膜を備え、前記薄い
酸化シリコン膜上に少なくとも一層の絶縁膜を備え、前
記絶縁膜上の前記ソース領域とドレイン領域を結ぶ線上
に並設された複数のゲートを少なくとも備え、前記半導
体基板と前記分離領域とのＰＮ接合部に逆バイアスを印
加した後に書き込み動作を行なう。
導体記憶装置の書き換え方法は、半導体基板と、前記半
導体基板にＰＮ接合により分離された分離領域を備え、
前記分離領域内に形成されたソース領域とドレイン領域
とを備え、前記ソース領域およびドレイン領域間の前記
分離領域表面上に薄い酸化シリコン膜を備え、前記薄い
酸化シリコン膜上に少なくとも一層の絶縁膜を備え、前
記絶縁膜上の前記ソース領域とドレイン領域を結ぶ線上
に並設された複数のゲートを少なくとも備え、前記半導
体基板と前記分離領域とのＰＮ接合部に逆バイアスを印
加した後に書き込み動作を行なう。
【００１２】
【作用】本発明のごとき半導体記憶装置の構造によれ
ば、ＮＡＮＤ型のＭＮＯＳメモリセルをＰＮ接合で電気
的に分離された分離領域に設置するように構成させてい
る。このため、書き換え動作の際に、ＰＮ接合に逆バイ
アスのパルスを印加することができる。またこの逆バイ
アスのパルス印加を書き込み動作の前に実施することが
できる。
ば、ＮＡＮＤ型のＭＮＯＳメモリセルをＰＮ接合で電気
的に分離された分離領域に設置するように構成させてい
る。このため、書き換え動作の際に、ＰＮ接合に逆バイ
アスのパルスを印加することができる。またこの逆バイ
アスのパルス印加を書き込み動作の前に実施することが
できる。
【００１３】このためＮＡＮＤ構造のＭＮＯＳゲート下
に湧き出している電子を基板側に放出させることがで
き、書き込み禁止モードの際に、従来問題であった弱い
書き込みがほとんど起らなくなる。
に湧き出している電子を基板側に放出させることがで
き、書き込み禁止モードの際に、従来問題であった弱い
書き込みがほとんど起らなくなる。
【００１４】
【実施例】以下、本発明の半導体記憶装置の一実施例に
ついて、図１の断面図を参照しながら説明する。
ついて、図１の断面図を参照しながら説明する。
【００１５】図１は４ビット構成のＮチャネルタイプの
ＮＡＮＤ型のＭＮＯＳメモリセルである。これはＭＮＯ
Ｓゲートが４段接続されている。その両端に選択ゲート
と分離ゲートを配置した構成となっている。
ＮＡＮＤ型のＭＮＯＳメモリセルである。これはＭＮＯ
Ｓゲートが４段接続されている。その両端に選択ゲート
と分離ゲートを配置した構成となっている。
【００１６】図１において、１３は不純物濃度が１×１
０15ｃｍ-3程度のＮ型シリコン基板である。１４はＮ型
シリコン基板１３中に通常の選択熱拡散法により形成し
た表面不純物濃度が２×１０16ｃｍ-3程度のＰ型のウエ
ル領域である。Ｐ型のウエル領域１４の拡散深さは約３
μｍである。図１では、このＰ型のウエル領域１４にＮ
ＡＮＤ型ＭＮＯＳメモリセルを設置している。２はソー
スとなるＮ型拡散層、３はドレインとなるＮ型拡散層で
ある。また１５および１６はＰウエル領域１４およびＮ
型シリコン基板１３とにそれぞれ形成されるＰ型拡散層
とＮ型拡散層である。これはＰＮ接合に逆バイアスを印
加するために設けられている。４は書き込み禁止時に電
流経路を遮断するためのポリシリコンよりなる分離ゲー
ト電極である。５、６、７、８はＭＮＯＳのゲートとな
るポリシリコン電極である。９はアドレス選択を行なう
選択ゲートとなるポリシリコン電極である。１０は選択
ゲートおよび分離ゲートのゲート絶縁膜となる３００Å
程度の酸化シリコン膜である。１１および１２はＭＮＯ
Ｓゲートのゲート絶縁膜となる薄い酸化シリコン膜およ
び窒化シリコン膜である。薄い酸化シリコン１１はトン
ネリング効果を十分発揮させるために１５−２５Åにす
る必要がある。本実施例では８００℃、希釈酸素雰囲気
中で酸化し、２０Å程度となるようにした。また、窒化
シリコン膜１２はジクロルシラン（ＳｉＨ2Ｃｌ2）とア
ンモニア（ＮＨ3）との化学反応に基づく公知の減圧気
相成長法により、ＮＨ3／ＳｉＨ2Ｃｌ2＝１０、７５０
℃の条件下で約３００Åとなるように形成させた。
０15ｃｍ-3程度のＮ型シリコン基板である。１４はＮ型
シリコン基板１３中に通常の選択熱拡散法により形成し
た表面不純物濃度が２×１０16ｃｍ-3程度のＰ型のウエ
ル領域である。Ｐ型のウエル領域１４の拡散深さは約３
μｍである。図１では、このＰ型のウエル領域１４にＮ
ＡＮＤ型ＭＮＯＳメモリセルを設置している。２はソー
スとなるＮ型拡散層、３はドレインとなるＮ型拡散層で
ある。また１５および１６はＰウエル領域１４およびＮ
型シリコン基板１３とにそれぞれ形成されるＰ型拡散層
とＮ型拡散層である。これはＰＮ接合に逆バイアスを印
加するために設けられている。４は書き込み禁止時に電
流経路を遮断するためのポリシリコンよりなる分離ゲー
ト電極である。５、６、７、８はＭＮＯＳのゲートとな
るポリシリコン電極である。９はアドレス選択を行なう
選択ゲートとなるポリシリコン電極である。１０は選択
ゲートおよび分離ゲートのゲート絶縁膜となる３００Å
程度の酸化シリコン膜である。１１および１２はＭＮＯ
Ｓゲートのゲート絶縁膜となる薄い酸化シリコン膜およ
び窒化シリコン膜である。薄い酸化シリコン１１はトン
ネリング効果を十分発揮させるために１５−２５Åにす
る必要がある。本実施例では８００℃、希釈酸素雰囲気
中で酸化し、２０Å程度となるようにした。また、窒化
シリコン膜１２はジクロルシラン（ＳｉＨ2Ｃｌ2）とア
ンモニア（ＮＨ3）との化学反応に基づく公知の減圧気
相成長法により、ＮＨ3／ＳｉＨ2Ｃｌ2＝１０、７５０
℃の条件下で約３００Åとなるように形成させた。
【００１７】また、別の実施例として図２に示すよう
に、Ｎ型シリコン基板１３上にＰ型エピタキシャル層１
７を形成し、このＰ型エピタキシャル層１７をＮ型の深
い拡散層１８で分離している。この分離エピタキシャル
領域にＮＡＮＤ型ＭＮＯＳメモリセルを設置し、Ｎ型の
深い拡散層１８と分離エピタキシャル領域との間に逆バ
イアスを印加できるように構成している。
に、Ｎ型シリコン基板１３上にＰ型エピタキシャル層１
７を形成し、このＰ型エピタキシャル層１７をＮ型の深
い拡散層１８で分離している。この分離エピタキシャル
領域にＮＡＮＤ型ＭＮＯＳメモリセルを設置し、Ｎ型の
深い拡散層１８と分離エピタキシャル領域との間に逆バ
イアスを印加できるように構成している。
【００１８】また、図１ではＭＮＯＳゲートをマルチゲ
ート化する例を示した。図３に示すように各ゲート４、
５、６、７、８、９を互いに隣接する部分の直下にそれ
ぞれＮ型拡散層１９を設けてもよい。
ート化する例を示した。図３に示すように各ゲート４、
５、６、７、８、９を互いに隣接する部分の直下にそれ
ぞれＮ型拡散層１９を設けてもよい。
【００１９】つぎに、図１に示すごとき本発明の半導体
記憶装置の動作方法の一実施例について図４を用いて説
明する。書き換え動作モードとしては、消去モード、書
き込みモード、および書き込み禁止モードの３モードが
ある。それぞれの動作を、図１におけるＭＮＯＳゲート
６に着目して説明していく。
記憶装置の動作方法の一実施例について図４を用いて説
明する。書き換え動作モードとしては、消去モード、書
き込みモード、および書き込み禁止モードの３モードが
ある。それぞれの動作を、図１におけるＭＮＯＳゲート
６に着目して説明していく。
【００２０】まず、消去モード時は、消去すべきＭＮＯ
Ｓゲート６に負の高電圧、例えば−１５Ｖを印加するこ
とにより、ＭＮＯＳゲートとその直下のＰ型ウエル１４
の間に、ゲート側が負になるような電界が印加される。
この状態（ＭＮＯＳゲート６の直下は蓄積状態になって
いる。）を５ｍｓ程度保持することにより、ＭＮＯＳゲ
ート６を消去状態にすることができる。
Ｓゲート６に負の高電圧、例えば−１５Ｖを印加するこ
とにより、ＭＮＯＳゲートとその直下のＰ型ウエル１４
の間に、ゲート側が負になるような電界が印加される。
この状態（ＭＮＯＳゲート６の直下は蓄積状態になって
いる。）を５ｍｓ程度保持することにより、ＭＮＯＳゲ
ート６を消去状態にすることができる。
【００２１】つぎに、書き込み動作を行なう前に、Ｐ型
ウエル領域１４をグランドレベル（０Ｖ）に保ってお
き、Ｎ型シリコン基板１３に２５Ｖ程度の高電圧を１ｍ
ｓ程度印加する。この動作を実施することにより、ＭＮ
ＯＳゲート直下に発生している不要な電子を基板側に放
出させることができる。
ウエル領域１４をグランドレベル（０Ｖ）に保ってお
き、Ｎ型シリコン基板１３に２５Ｖ程度の高電圧を１ｍ
ｓ程度印加する。この動作を実施することにより、ＭＮ
ＯＳゲート直下に発生している不要な電子を基板側に放
出させることができる。
【００２２】つぎに、書き込みおよび書き込み禁止モー
ド時には、まず分離ゲート４をグランドレベル（０Ｖ）
に保っておく。この時ビット線であるＮ型拡散層３を書
き込みモード時にはグランドレベル（０Ｖ）、書き込み
禁止モード時には“ＨＩ”レベル、例えば１５Ｖとす
る。選択ゲート９の電位を“ＨＩ”レベル、例えば１５
Ｖにした後、着目しているＭＮＯＳゲート６に正の高電
圧、例えば１５Ｖを印加する。この後に、ＭＮＯＳゲー
ト５、７、８を一旦“ＨＩ”レベル、例えば５Ｖに引き
上げる。これによって書き込みモード時には、ＭＮＯＳ
ゲート６を正の高電圧、そのゲート下のチャネル領域を
グランドレベル（０Ｖ）にできる。この状態、すなわち
ＭＮＯＳゲート６直下が強い反転状態となっている状態
を５ｍｓ程度保持すると、書き込みが行なわれる。ま
た、書き込み禁止モードにおいて、ＭＮＯＳゲート６に
正の高電圧が印加されるが、電子は注入されない。この
ためＭＮＯＳゲート６直下は空乏状態となるだけで、書
き込みは起こらない。
ド時には、まず分離ゲート４をグランドレベル（０Ｖ）
に保っておく。この時ビット線であるＮ型拡散層３を書
き込みモード時にはグランドレベル（０Ｖ）、書き込み
禁止モード時には“ＨＩ”レベル、例えば１５Ｖとす
る。選択ゲート９の電位を“ＨＩ”レベル、例えば１５
Ｖにした後、着目しているＭＮＯＳゲート６に正の高電
圧、例えば１５Ｖを印加する。この後に、ＭＮＯＳゲー
ト５、７、８を一旦“ＨＩ”レベル、例えば５Ｖに引き
上げる。これによって書き込みモード時には、ＭＮＯＳ
ゲート６を正の高電圧、そのゲート下のチャネル領域を
グランドレベル（０Ｖ）にできる。この状態、すなわち
ＭＮＯＳゲート６直下が強い反転状態となっている状態
を５ｍｓ程度保持すると、書き込みが行なわれる。ま
た、書き込み禁止モードにおいて、ＭＮＯＳゲート６に
正の高電圧が印加されるが、電子は注入されない。この
ためＭＮＯＳゲート６直下は空乏状態となるだけで、書
き込みは起こらない。
【００２３】以上のごとき書き換え動作において、上述
したように書き込み禁止モード時においては、通常ＭＮ
ＯＳゲート５、６、７、８を５Ｖ程度の“ＨＩ”レベル
にする必要がある。本発明の半導体記憶装置の構造で
は、書き込み前にＮ型シリコン基板１３とＰ型ウエル１
４との間に２５Ｖ程度の高電圧が逆バイアスとして印加
できるようにしている。このため、書き込み前に逆バイ
アスを印加することができ、ＭＮＯＳゲート直下に熱的
に発生するわずかな電子をも基板側に放出できる。よっ
てＭＮＯＳゲート５、６、７、８を“ＨＩ”レベルにし
ても、弱い書き込みがほとんど起こらなくなる。
したように書き込み禁止モード時においては、通常ＭＮ
ＯＳゲート５、６、７、８を５Ｖ程度の“ＨＩ”レベル
にする必要がある。本発明の半導体記憶装置の構造で
は、書き込み前にＮ型シリコン基板１３とＰ型ウエル１
４との間に２５Ｖ程度の高電圧が逆バイアスとして印加
できるようにしている。このため、書き込み前に逆バイ
アスを印加することができ、ＭＮＯＳゲート直下に熱的
に発生するわずかな電子をも基板側に放出できる。よっ
てＭＮＯＳゲート５、６、７、８を“ＨＩ”レベルにし
ても、弱い書き込みがほとんど起こらなくなる。
【００２４】図５は、上述のようなＮＡＮＤ型ＭＮＯＳ
メモリセルにおける書き込みの前の逆バイアス印加の効
果を示す図である。縦軸はしきい値電圧、横軸は書き込
み時間を表わしており、実線が書き込み前に逆バイアス
印加した本実施例の半導体記憶装置での書き込み禁止モ
ード特性である。これを破線は従来の半導体記憶装置の
特性である。これらを比較すると、明らかに本実施例で
は弱い書き込みが起こっておらず、特性が優れているこ
とがわかる。
メモリセルにおける書き込みの前の逆バイアス印加の効
果を示す図である。縦軸はしきい値電圧、横軸は書き込
み時間を表わしており、実線が書き込み前に逆バイアス
印加した本実施例の半導体記憶装置での書き込み禁止モ
ード特性である。これを破線は従来の半導体記憶装置の
特性である。これらを比較すると、明らかに本実施例で
は弱い書き込みが起こっておらず、特性が優れているこ
とがわかる。
【００２５】以上、本発明の実施例は、ＭＮＯＳゲート
を４個とした例を示したが、この個数はいくつあっても
よいことは言うまでもない。
を４個とした例を示したが、この個数はいくつあっても
よいことは言うまでもない。
【００２６】また、本実施例では、ＰＮ接合により分離
されたＮＡＮＤ型ＭＮＯＳメモリセルを実現する構成と
しとてＰウエル領域または分離エピタキシャル領域を用
いる構造を示したが、ＰＮ接合が形成される方法であれ
ばどんな方法、どんな構成でもよい。
されたＮＡＮＤ型ＭＮＯＳメモリセルを実現する構成と
しとてＰウエル領域または分離エピタキシャル領域を用
いる構造を示したが、ＰＮ接合が形成される方法であれ
ばどんな方法、どんな構成でもよい。
【００２７】また、本実施例ではＭＮＯＳ構造を用いて
詳細に説明したが、ＭＯＮＯＳ（ゲート電極−酸化シリ
コン膜−窒化シリコン膜−酸化シリコン膜−半導体）構
造でもよく、さらに絶縁膜として窒化シリコン膜の代わ
りに、酸化アルミニウムや酸化タンタルなどの高誘電体
絶縁膜を用いても同様の効果が得られることは言うまで
もない。
詳細に説明したが、ＭＯＮＯＳ（ゲート電極−酸化シリ
コン膜−窒化シリコン膜−酸化シリコン膜−半導体）構
造でもよく、さらに絶縁膜として窒化シリコン膜の代わ
りに、酸化アルミニウムや酸化タンタルなどの高誘電体
絶縁膜を用いても同様の効果が得られることは言うまで
もない。
【００２８】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ＮＡＮＤ型のＭＮＯＳメモリセルをＰＮ接合
で電気的に分離された分離領域に設置するように構成さ
せているため、書き換え動作において、上述のＰＮ接合
に逆バイアスのパルスを印加することが可能となり、ま
たこの逆バイアスのパルス印加を書き込みの前に実施す
ることにより、ＮＡＮＤ構造のＭＮＯＳゲート下に湧き
出している電子を基板側に放出させることが可能とな
り、書き込み禁止の際に、従来問題であった弱い書き込
みがほとんとど起らなくなり、ＮＡＮＤ型の半導体記憶
装置の信頼性向上に大きく寄与するものである。
によれば、ＮＡＮＤ型のＭＮＯＳメモリセルをＰＮ接合
で電気的に分離された分離領域に設置するように構成さ
せているため、書き換え動作において、上述のＰＮ接合
に逆バイアスのパルスを印加することが可能となり、ま
たこの逆バイアスのパルス印加を書き込みの前に実施す
ることにより、ＮＡＮＤ構造のＭＮＯＳゲート下に湧き
出している電子を基板側に放出させることが可能とな
り、書き込み禁止の際に、従来問題であった弱い書き込
みがほとんとど起らなくなり、ＮＡＮＤ型の半導体記憶
装置の信頼性向上に大きく寄与するものである。
【図１】本発明の半導体記憶装置の一実施例を説明する
断面図
断面図
【図２】本発明の半導体記憶装置の別の一実施例を説明
する断面図
する断面図
【図３】本発明の半導体記憶装置の別の一実施例を説明
する断面図
する断面図
【図４】本発明の半導体記憶装置の書き換え動作を説明
するためのシーケンス図
するためのシーケンス図
【図５】本発明の効果を説明するための特性図
【図６】従来の半導体記憶装置の断面図
２、３ Ｎ型拡散層 ４ 分離ゲート ５、６、７、８ ＭＮＯＳゲート ９ 選択ゲート １０ 酸化シリコン膜 １１ トンネリング媒体となりうる薄い酸化シリコン膜 １２ 窒化シリコン膜 １３ Ｎ型シリコン基板 １４ Ｐウエル領域 １５ Ｐ型拡散層 １６ Ｎ型拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/76 Ｊ 9169−4Ｍ 29/788 29/792 9191−5Ｌ Ｇ１１Ｃ 17/00 ３０９ Ａ Ｈ０１Ｌ 29/78 ３７１
Claims (4)
- 【請求項１】一導電型半導体基板と、ＰＮ接合により分
離された前記基板と反対導電型の分離領域を備え、前記
分離領域内に形成された前記分離領域と反対導電型のソ
ース領域とドレイン領域とを備え、前記ソース領域とド
レイン領域との間の前記分離領域表面上に薄い酸化シリ
コン膜を備え、前記薄い酸化シリコン膜上に少なくとも
一層の絶縁膜を備え、前記絶縁膜上の前記ソース領域と
ドレイン領域を結ぶ線上に並設された複数のゲートとか
ら形成されたメモリセルブロックを備えたことを特徴と
する半導体記憶装置。 - 【請求項２】前記メモリセルの両端の前記ゲートと、前
記分離領域表面上とに選択ゲートを備えたことを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項３】前記絶縁膜が窒化シリコン膜であることを
特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】半導体基板と、前記半導体基板にＰＮ接合
により分離された分離領域を備え、前記分離領域内に形
成されたソース領域とドレイン領域とを備え、前記ソー
ス領域およびドレイン領域間の前記分離領域表面上に薄
い酸化シリコン膜を備え、前記薄い酸化シリコン膜上に
少なくとも一層の絶縁膜を備え、前記絶縁膜上の前記ソ
ース領域とドレイン領域を結ぶ線上に並設された複数の
ゲートを少なくとも備え、前記半導体基板と前記分離領
域とのＰＮ接合部に逆バイアスを印加した後に書き込み
動作を行なうことを特徴とする半導体記憶装置の書き換
え方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4923892A JPH05251669A (ja) | 1992-03-06 | 1992-03-06 | 半導体記憶装置およびその書き換え方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4923892A JPH05251669A (ja) | 1992-03-06 | 1992-03-06 | 半導体記憶装置およびその書き換え方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251669A true JPH05251669A (ja) | 1993-09-28 |
Family
ID=12825304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4923892A Pending JPH05251669A (ja) | 1992-03-06 | 1992-03-06 | 半導体記憶装置およびその書き換え方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251669A (ja) |
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-
1992
- 1992-03-06 JP JP4923892A patent/JPH05251669A/ja active Pending
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