DE10051483A1 - Nichtflüchtige Halbleiterspeicherzellenanordnung und Verfahren zu deren Herstellung - Google Patents

Abstract

Die Erfindung betrifft eine nichtflüchtige Halbleiterspeicherzellenanordnung und ein Verfahren zu deren Herstellung, wobei sich die Halbleiterspeicherzellen (Z32, Z42) in einem Substrat unmittelbar berühren, wodurch durchgehende Source-/Draingebiete (S1, D1) entstehen, die paarweise als Bitleitungen (BL1, BL2, BL3) spaltenförmig angeordnet sind. Erste Wortleitungen sind hierbei fotolithografisch zeilenförmig ausgebildet, wobei zweite Wortleitungen (WL1, WL3) durch Auffüllen der Zwischenbereiche zwischen den ersten Wortleitungen (WL2, WL4, WL6) ausgebildet sind. Auf diese Weise erhält man eine extrem dichte Halbleiterspeicherzellenanordnung, die einfach und kostengünstig herzustellen ist.

Description

Die vorliegende Erfindung bezieht sich auf eine nichtflüchti­ ge Halbleiterspeicherzellenanordnung und ein Verfahren zu de­ ren Herstellung und insbesondere auf eine extrem dichte Flash-Zellenanordnung.

Die meisten Rechnereinheiten bzw. Computer benutzen derzeit magnetische Plattenlaufwerke zum Speichern von größeren Da­ tenmengen. Derartige Plattenlaufwerke bzw. mechanische Spei­ chervorrichtungen benötigen jedoch einen relativ großen Platz und weisen eine Vielzahl von beweglichen Teilen auf. Folglich sind sie störanfällig und besitzen einen beträchtlichen Stromverbrauch. Darüber hinaus werden die zukünftigen Rech­ nereinheiten bzw. Computer sowie andere digitale Geräte wie beispielsweise digitale Kameras oder Palmgeräte bzw. PDAs im­ mer kleiner, weshalb herkömmliche mechanische Speicherein­ richtungen ungeeignet sind.

Als Alternative zu derartigen herkömmlichen mechanischen Speichereinrichtungen haben sich in letzter Zeit nichtflüch­ tige Halbleiterspeichereinrichtungen immer mehr durchgesetzt, wie sie beispielsweise als Flash-Speicher, EEPROM, EPROM und dergleichen bekannt sind. Das Ziel eines jeden Speichers ist hierbei, eine möglichst kleine Zellfläche bzw. hohe Speicher­ dichte zu verwirklichen.

Die Zellgröße einer nichtflüchtigen Halbleiterspeicherzellen­ anordnung ist im Allgemeinen durch die fotolithografischen Prozesse bzw. Möglichkeiten begrenzt, die sich beispielsweise aus einer Auflösung und Justierungsgenauigkeiten ergeben. Ty­ pische Zellgrößen von Einzel-Flash-Zellen liegen üblicherwei­ se bei 12 F², wobei F eine minimale Strukturbreite des für die Herstellung eingesetzten fotolithografischen Prozesses bezeichnet.

Um eine weitere effektive Zellflächenverkleinerung zu ver­ wirklichen, wurde beispielsweise versucht, das aktive Spei­ cherelement in die Tiefe zu legen, wodurch sich sogenannte dreidimensionale Speicherzellen ergeben.

Ein weitere Möglichkeit zur Erhöhung einer Speicherdichte be­ steht darin, dass mehrere Bits bzw. Informationseinheiten pro Zelle abgespeichert werden. Fig. 1 zeigt eine derartige her­ kömmliche Halbleiterspeicherzelle mit verbesserter Informati­ onsdichte, wie sie beispielsweise aus der Druckschrift US 5,768,192 bekannt ist.

Gemäß Fig. 1 besteht die herkömmliche nichtflüchtige Halb­ leiterspeicherzelle aus einem in einem Halbleitersubstrat 1 ausgebildeten Sourcegebiet S und Draingebiet D, wobei zur Re­ alisierung eines Feldeffekttransistors eine Oxidschicht 2 als erste dielektrische Schicht, eine Nitridschicht 3 als nicht leitende ladungsspeichernde Schicht und eine weitere Oxid­ schicht 4 als zweite dielektrische Schicht über einem Kanal­ gebiet ausgebildet sind. Zum Ansteuern der Halbleiterspei­ cherzelle befindet sich ferner eine Steuerschicht 5 auf dem sogenannten ONO-Stapel (Oxid/Nitrid/Oxid). Im Gegensatz zu nichtflüchtigen Halbleiterspeicherzellen mit elektrisch lei­ tenden ladungsspeichernden Schichten wird gemäß Fig. 1 eine nicht leitende ladungsspeichernde Schicht 3 verwendet, die jeweils Einfangbereiche T zum Aufnehmen von Ladungen auf­ weist. Insbesondere durch Einbringen von Ladungen drainseitig oder sourceseitig kann das Schaltverhalten bzw. eine Kanal­ leitfähigkeit der Halbleiterspeicherzelle nachhaltig beein­ flusst werden, wodurch sich bis zu vier Zustände pro Halblei­ terspeicherzelle abspeichern lassen und sich eine effektive Zellfläche weiter verringern lässt.

Fig. 2 zeigt eine vereinfachte Draufsicht einer herkömmli­ chen Speicherzellenanordnung zur weiteren Verbesserung einer effektiven Zellfläche, wie sie beispielsweise aus der Druck­ schrift WO 99/49518 bekannt ist. Gemäß dieser Druckschrift sind eine Vielzahl der vorstehend beschriebenen Halbleiter­ speicherzellen seriell miteinander verbunden, wobei sie über zeilenförmig angeordnete erste Wortleitungen WL0 bis WL10 und zweite Wortleitungen WL1 bis WL9 angesteuert werden. Quer zu diesen Wortleitungen verlaufen hierbei Bitleitungen BL, die jeweils ein erstes dotiertes Gebiet D1 und ein zweites do­ tiertes Gebiet D2 im Substrat aufweisen. Die Überlappungsbe­ reiche zwischen den Wortleitungen WL0 bis WL10 und den Bit­ leitungen BL legen hierbei die jeweiligen Halbleiterspeicher­ zellbereiche fest.

Eine wesentliche Steigerung der Informationsdichte bzw. ef­ fektiven Zellfläche erhält man gemäß Fig. 2 neben der in Fig. 1 beschriebenen Multizustandsabspeicherung durch eine neuartige Herstellung bzw. Anordnung insbesondere der zweiten Wortleitungen WL1 bis WL9. Während die ersten Wortleitungen WL0 bis WL10 in üblicher Weise fotolithografisch mit einer minimalen Strukturbreite ausgebildet werden, erhält man eine weitere Steigerung der Zelldichte bzw. Ausnutzung des zur Verfügung stehenden Flächenbereichs durch ein Ausbilden der zweiten Wortleitungen WL1 bis WL9 in den Zwischenbereichen der ersten Wortleitungen WL0 bis WL10. Genauer gesagt werden gemäß Fig. 2 nach dem Ausbilden und Strukturieren der ersten Wortleitungen die zweiten Wortleitungen in den Zwischenräumen abgeschieden und anschließend planarisiert, wodurch man die in Fig. 2 dargestellte hochdichte Halbleiterspeicherzellen­ anordnung erhält. An der Substratoberfläche sind die jeweili­ gen Halbleiterspeicherzellen hierbei durch Isolationsschich­ ten voneinander getrennt. Im Substrat werden die jeweiligen Halbleiterspeicherzellen durch spaltenförmige Gräben vonein­ ander getrennt. Nachteilig ist jedoch bei einer derartigen herkömmlichen Halbleiterspeicherzellenanordnung insbesondere aufgrund der verwendeten Gräben der relativ hohe Herstel­ lungsaufwand und die komplexe Prozessführung.

Der Erfindung liegt daher die Aufgabe zu Grunde, eine nicht­ flüchtige Halbleiterspeicherzellenanordnung und ein Verfahren zu deren Herstellung zu schaffen, welche(s) einfach und kos­ tengünstig zu realisieren ist.

Erfindungsgemäß wird diese Aufgabe hinsichtlich der Anordnung durch die Merkmale des Patentanspruchs 1 und hinsichtlich des Verfahrens durch die Maßnahmen des Patentanspruchs 6 gelöst. Insbesondere durch Verwendung einer Anordnung, bei der sich die Halbleiterspeicherzellen im Substrat unmittelbar berüh­ ren, wodurch durchgehende Source-/Draingebiete als paarweise Bitleitungen spaltenförmig entstehen, kann der relativ auf­ wändige Prozess zum Ausbilden eines Isolationsgrabens im Sub­ strat entfallen, wobei bei gleicher effektiver Zellfläche und Speicherdichte eine einfache und kostengünstige Herstellung sichergestellt ist. Da erste Wortleitungen wiederum fotoli­ thografisch strukturiert sind und zweite Wortleitung durch Auffüllen der Zwischenbereiche zwischen den ersten Wortlei­ tungen ausgebildet sind und darüber hinaus die Source-/Drain­ gebiete selektiv ansteuerbar sind, erhält man somit eine ef­ fektive Zellfläche von 1 F²/Bit.

Vorzugsweise besitzt die erste dielektrische Schicht eine Di­ cke von mindestens 6 nm wodurch ein Tunneln zuverlässig ver­ hindert wird und lediglich eine Programmierung bzw. ein Lö­ schen mittels Injektion von heißen Ladungsträgern möglich ist.

Vorzugsweise werden in der ladungsspeichernden Schicht vier Zustände pro Halbleiterspeicherzelle gespeichert, wobei die einfache, regelmäßige Anordnung eine hohe Prozessstabilität gewährleistet.

In den weiteren Ansprüchen sind weitere vorteilhafte Ausge­ staltungen der Erfindung gekennzeichnet.

Die Erfindung wird nachstehend anhand eines Ausführungsbei­ spiels unter Bezugnahme auf die Zeichnung näher beschrieben.

Es zeigen:

Fig. 1 eine vereinfachte Schnittansicht einer herkömmlichen Halbleiterspeicherzelle;

Fig. 2 eine vereinfachte Draufsicht einer her­ kömmlichen Halbleiterspeicherzellenanord­ nung;

Fig. 3A bis 3F vereinfachte Schnittansichten entlang ei­ nes Schnitts I-I' gemäß Fig. 4 zur Ver­ anschaulichung von Herstellungsschritten einer erfindungsgemäßen Halbleiterspei­ cherzellenanordnung;

Fig. 4 eine vereinfachte Draufsicht der erfin­ dungsgemäßen Halbleiterspeicherzellenan­ ordnung;

Fig. 5 ein Ersatzschaltbild der erfindungsgemä­ ßen Halbleiterspeicherzellenanordnung ge­ mäß Fig. 4;

Fig. 6 eine vereinfachte Schnittansicht einer erfindungsgemäßen Halbleiterspeicherzelle entlang eines Schnitts II-II' gemäß Fig. 4; und

Fig. 7 eine vereinfachte Darstellung zur Veran­ schaulichung eines Auslesevorgangs bei einer erfindungsgemäßen Halbleiterspei­ cherzelle.

Fig. 3A bis 3F zeigen vereinfachte Schnittansichten ent­ lang eines Schnitts I-I' von Fig. 4 zur Veranschaulichung von jeweiligen Verfahrensschritten zur Herstellung einer nichtflüchtigen Halbleiterspeicherzellenanordnung.

Zunächst werden gemäß Fig. 3A auf einem Substrat 1, welches vorzugsweise aus Si besteht, eine erste dielektrische Schicht 2, eine nicht leitende ladungsspeichernde Schicht 3 sowie ei­ ne zweite dielektrische Schicht 4 ausgebildet. Im Substrat vorhandene Dotierwannen und -isolationen werden in üblicher Weise hergestellt, weshalb auf eine detaillierte Beschreibung nachfolgend verzichtet wird. Vorzugsweise wird die erste die­ lektrische Schicht als SiO₂-Schicht thermisch ausgebildet (Bottom-Oxid). Die nicht leitende ladungsspeichernde Schicht 3 wird vorzugsweise mittels eines LPCVD-Verfahrens (low pres­ sure chemical vapor deposition) als Si₃N₄-Schicht abgeschie­ den. Die zweite dielektrische Schicht 4 kann beispielsweise als SiO₂-Schicht thermisch ausgebildet werden oder abgeschie­ den werden.

Auf diese Weise wird eine sogenannte ONO-Schichtenfolge (O­ xid/Nitrid/Oxid) ausgebildet, in der zu speichernde Ladungen eingefangen werden. Zur Verhinderung von Tunnelprozessen be­ sitzt die erste dielektrische Schicht 2 eine Dicke von min­ destens 6 nm. Auf diese Weise wird sichergestellt, dass ein Einbringen von Ladungsträgern (Elektronen/Löcher) lediglich durch Injektion heißer Ladungsträger und nicht durch bei­ spielsweise Fowler-Nordheimtunneln erfolgt. Eine jeweilige Einfangstelle kann dadurch sehr genau festgelegt werden.

An Stelle der vorstehend beschriebenen ONO-Schichtenfolge sind jedoch auch andere Schichten bzw. Schichtenfolgen denk­ bar, sofern sie eine nicht leitende ladungsspeichernde Schicht mit jeweiligen Einfangstellen aufweisen.

Anschließend werden nicht dargestellte vergrabene Source- und Draingebiete als Diffusionsbahnen vorzugsweise über eine Fo­ totechnik im Halbleitersubstrat 1 ausgebildet. Mit derselben Fototechnik wird lokal die zweite dielektrische Schicht 4 und die ladungsspeichernde Schicht 3 möglichst selektiv zur ers­ ten dielektrischen Schicht 2 gestrippt bzw. entfernt und an­ schließend ein Entfernen des nicht dargestellten Fotolacks durchgeführt. Zum Verdichten der zweiten dielektrischen Schicht 4 und zum Ausbilden einer Isolationsschicht einer späteren Wortleitung zu den Diffusionsbahnen erfolgt an­ schließend eine thermische Oxidation.

Anschließend wird eine Steuerschicht 5 ausgebildet, die vor­ zugsweise aus dotiertem Polysilizium oder Polyzid besteht und mit einer Isolationsschicht 6, die als Hartmaskenschicht vor­ zugsweise ein Nitrid aufweist, bedeckt. Unter Verwendung ei­ ner herkömmlichen Fototechnik und einem Entfernen von jeweils belichteten Lackstreifen erfolgt abschließend eine Struktu­ rierung der Hartmaske bzw. Isolationsschicht 6, die vorzugs­ weise durch eine anisotrope Trockenätzung durchgeführt wird. Unter Verwendung dieser strukturierten Hartmaske bzw. Isola­ tionsschicht 6 (nitride cap) werden beispielsweise mittels eine anisotropen Trockenätzverfahrens Wortleitungs-Stapel se­ lektiv zur zweiten dielektrischen Schicht 4 aus der Steuer­ schicht 5 herausgeätzt.

Gemäß Fig. 3B wird in einem nachfolgenden Schritt eine Sei­ tenwandoxidation durchgeführt, wodurch die Seitenwandisolati­ onsschichten 7 (spacer) an den Wortleitungs-Stapeln 5 ausge­ bildet werden. Anschließend wird beispielsweise ein LPCVD- Nitrid abgeschieden und eine Ätzung durchgeführt, wodurch die Seitenwandisolationsschichten 7 bzw. Spacer selektiv zum Oxid zumindest bis zur ersten dielektrischen Schicht 2 geätzt wer­ den. Gemäß Fig. 3C kann optional auch ein nasschemisches Entfernen beispielsweise mit gepufferter Flusssäure der ver­ bliebenen ersten dielektrischen Schicht 2 erfolgen, wodurch man die Wortleitungs-Stapel 5 mit ihren dazugehörigen ONO- Schichtenfolgen erhält.

Zur Ausbildung der zweiten Wortleitungen bzw. zweiten Wort­ leitungs-Stapel erfolgt gemäß Fig. 3D ein erneutes Ausbilden einer weiteren ersten dielektrischen Schicht 8, einer weite­ ren ladungsspeichernden Schicht 9 und einer weiteren zweiten dielektrischen Schicht 10 zumindest in einem Bereich zwischen den Wortleitungs-Stapeln 5 der ersten Wortleitungen. Vorzugs­ weise werden jedoch diese Schichten ganzflächig auf dem Wafer abgeschieden. Alternativ können diese Schichten auch aus zu­ mindest einer nicht leitenden ladungsspeichernden Schicht be­ stehen.

Anschließend wird gemäß Fig. 3E eine weitere Steuerschicht 11, die vorzugsweise aus einer Polysiliziumschicht besteht, ganzflächig abgeschieden.

Mittels eines chemisch-mechanischen Polierverfahrens (CMP, chemical mechanical polishing) wird diese weitere Steuer­ schicht 11 bis zur Isolationsschicht 6 entfernt, wodurch man die in Fig. 3F ausgebildeten zweiten Wortleitungen WL3, WL5 usw. erhält.

Die weiteren Schritte können gemäß dem Stand der Technik durchgeführt werden, weshalb auf eine detaillierte Beschrei­ bung nachfolgend verzichtet wird.

Gemäß Fig. 3F liegen nunmehr die Zellbereiche von jeweiligen Halbleiterspeicherzellen unmittelbar nebeneinander, wobei ei­ ne minimale Strukturbreite F insbesondere durch das Auffüllen der Zwischenbereiche optimal genutzt wird.

Fig. 4 zeigt eine vereinfachte Draufsicht der erfindungsge­ mäßen Halbleiterspeicherzellenanordnung, wobei gleiche Be­ zugszeichen gleiche oder ähnliche Elemente bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.

Gemäß Fig. 4 besteht die erfindungsgemäße Halbleiterspei­ cherzellenanordnung demzufolge aus einer Vielzahl von matrix­ förmig angeordneten nichtflüchtigen Halbleiterspeicherzellen Z32, Z42 usw., die jeweils den in den Fig. 3F dargestell­ ten Schichtaufbau aufweisen. Im Gegensatz zur herkömmlichen Halbleiterspeicherzellenanordnung gemäß Fig. 2 sind nunmehr jedoch keine Isolationsgräben notwendig, da eine gegenseitige Beeinflussung der direkt benachbarten Halbleiterspeicherzel­ len ausgeschlossen ist.

Gemäß Fig. 4 bilden jeweils ein Paar von Source-/Drain­ gebieten S1, D1, S2, D2 usw. Bitleitungen BL1, BL2, BL3 usw. der erfindungsgemäßen Halbleiterspeicherzellenanordnung. Senkrecht zu den Bitleitungen BL1, BL2, BL3 bzw. den dazuge­ hörigen Source-/Draingebieten S1, D1, S2, D2 liegen die je­ weiligen ersten und zweiten Wortleitungen, wobei die ersten Wortleitungen WL2, WL4, WL6 usw. fotolithografisch struktu­ riert sind und die zweiten Wortleitungen WL1, WL3, WL5, WL7 usw. durch Auffüllen der Zwischenbereiche zwischen den ersten Wortleitungen ausgebildet sind. Mit T sind sogenannte Ein­ fangstellen bzw. traps in der nicht leitenden ladungsspei­ chernden Schicht 3 bzw. 9 bezeichnet, die sich auf Grund der verwendeten Injektion mittels heißer Ladungsträger in der Nä­ he der Source-/Draingebiete S2 und D2 befinden.

Gemäß Fig. 4 besitzt demzufolge eine Halbleiterspeicherzelle Z32 eine Fläche von 2 F², wobei sie mit jeweils zwei Einfang­ stellen T vier Zustände bzw. zwei Bits an Informationen spei­ chern kann. Dadurch ergibt sich eine effektive Zellfläche von 2 F²/2 = 1 F².

Die wesentliche Vereinfachung des Herstellungsprozesses ins­ besondere auf Grund des fehlenden Isolationsgrabens zwischen den Halbleiterzellen im Substrat ergibt sich insbesondere auf Grund der verwendeten AND-Struktur der erfindungsgemäßen Halbleiterspeicherzellenanordnung, wobei eine Bitleitung aus einem Paar von Source-/Draingebieten besteht.

Fig. 5 zeigt ein Ersatzschaltbild der Halbleiterspeicherzel­ lenanordnung gemäß Fig. 4. Gemäß Fig. 5 sitzt an jedem Kreuzungspunkt zwischen den Wortleitungen WL1 bis WL4 und den Bitleitungen BL1 bis BL3 jeweils eine Halbleiterspeicherzelle (z. B. WL3/BL2 → Z32), wobei die Bitleitungen jeweils aus paarweisen Source-/Draingebieten bzw. -bahnen S1 und D1, D1 und S2, S2 und D2 usw. bestehen. Da die Bitleitungen bzw. die dazugehörigen Source-/Draingebiete bzw. -bahnen selektiv an­ steuerbar sind, werden keinerlei Isolationsgräben bzw. Isola­ tionsschichten im Halbleitersubstrat benötigt, wobei gleich­ wohl ein eindeutiges Programmieren/Löschen der Halbleiter­ speicherzellen möglich ist.

Fig. 6 zeigt eine vereinfachte Schnittansicht gemäß einer Schnittlinie II-II' gemäß Fig. 4 zur Veranschaulichung eines jeweiligen Programmier- bzw. Löschvorgangs. Zum Programmieren mittels Injektion heißer Ladungsträger werden gemäß Fig. 6 in die beispielsweise als Flash-Zelle ausgebildeten Halblei­ terspeicherzelle Z42 heiße Elektronen injiziert, die die Bar­ riere der ersten dielektrischen Schicht 2 überwinden und in der nicht leitenden ladungsspeichernden Schicht 3 an den Ein­ fangstellen T drainseitig eingefangen werden, wodurch eine Flachbandspannung des Feldeffekttransistors lokal verschoben wird. Wird nun dieser Feldeffekttransistor genau entgegenge­ setzt ausgelesen, d. h. Drain → Source und Source → Drain, dann ist ein effektiver sogenannter Source-Widerstand erhöht und damit der Lesestrom gegenüber einem ungeladenen Fall re­ duziert.

Zum Löschen wird demgegenüber am Drain D2 eine hohe positive Spannung relativ zum Substrat 1 und zur Steuerschicht 5 ange­ legt, wodurch ein sogenannter gateinduzierter Drain-Leckstrom (GIDL, gate induced drain leakage) auftritt. Dieses ist im Wesentlichen ein Tunnelstrom, der in der Verarmungszone in der Nähe eines pn-Übergangs direkt unter der Steuerschicht generiert wird (Erzeugung von Elektron/Lochpaaren). Auf Grund des pn-Feldes werden ebenfalls heiße Löcher erzeugt, die wie­ derum in die ladungsspeichernde Schicht 3 injiziert werden können und die in den Einfangstellen T "getrappten" Elektro­ nen kompensieren. Auf diese Weise kann ein ursprünglicher Zu­ stand wiederhergestellt werden.

Fig. 7 zeigt eine Darstellung von jeweiligen Zuständen in der nicht leitenden ladungsspeichernden Schicht 3 bzw. 9 mit dazugehörigen Lesespannungen für die jeweiligen Source- /Draingebiete einer Halbleiterspeicherzelle.

Gemäß Fig. 7 sind in einem Zustand 1 keine Ladungen in der nicht leitenden ladungsspeichernden Schicht 3 eingefangen bzw. getrappt. Wird nunmehr zunächst an dem Sourcegebiet S ein niederes Potential (0) und am Draingebiet D ein hohes Po­ tential (1) angelegt, so ergibt sich für den Kanal bzw. den Feldeffekttransistor als auslesbare Information eine gute Leitfähigkeit. In gleicher Weise ergibt sich auch eine gute Leitfähigkeit für ein hohes Potential (1) am Sourcegebiet und ein niedriges Potential (0) am Draingebiet.

In einem Zustand 2 ist demgegenüber drainseitig eine Ladung in die ladungsspeichernde Schicht 3 eingebracht, wodurch sich bei hohem Source- und niedrigem Drainpotential eine gute Ka­ nalleitfähigkeit ergibt und bei hohem Sourcepotential und niedrigem Drainpotential eine schlechte Leitfähigkeit ein­ stellt. In gleicher Weise können die weiteren Zustände 3 und 4 durch Anlegen unterschiedlicher Potentiale an die Source- /Draingebiete der jeweiligen Bitleitung ausgelesen werden, wobei sich in Verbindung mit der speziellen Struktur (AND- Struktur) alle Halbleiterspeicherzellen selektiv auslesen lassen und eine Grabenisolation entfallen kann.

Die Erfindung wurde vorstehend anhand einer ONO-Schichtenfol­ ge beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst vielmehr alle weiteren Schichtenfolgen bzw. Schich­ ten, die eine nicht leitende ladungsspeichernde Schicht auf­ weisen.

Claims (10)

1. Nichtflüchtige Halbleiterspeicherzellenanordnung mit ei­ ner Vielzahl von matrixförmig angeordneten nichtflüchtigen Halbleiterspeicherzellen (Z32, Z42), die in einem Substrat (1) ausgebildete Source-/Draingebiete (S, D) sowie eine erste dielektrische Schicht (2), eine nicht leitende ladungsspei­ chernde Schicht (3) und eine zweite dielektrische Schicht (4) aufweisen, dadurch gekennzeichnet, dass
sich die Halbleiterspeicherzellen im Substrat (1) unmittelbar berühren, wodurch durchgehende Source-/Draingebiete (S, D) entstehen, die paarweise als Bitleitungen (BL1, BL2, BL3) spaltenförmig angeordnet sind, und
an der Substratoberfläche die Halbleiterspeicherzellen derart voneinander isoliert sind, dass zumindest durchgehende Steu­ erschichten (5) entstehen, die als Wortleitungen (WL1 bis WL7) zeilenförmig angeordnet sind, wobei erste Wortleitungen (WL2, WL4, WL6) fotolithografisch strukturiert sind und zwei­ te Wortleitungen (WL1, WL3, WL5) durch Auffüllen der Zwi­ schenbereiche zwischen den ersten Wortleitungen ausgebildet sind und wobei
die Source-/Draingebiete (S, D) einer jeweiligen Bitleitung zum Einbringen/Löschen von Ladungen in die ladungsspeichernde Schicht (3) selektiv ansteuerbar sind.

2. Nichtflüchtige Halbleiterspeicherzellenanordnung nach Patentanspruch 1, dadurch gekennzeichnet, dass die nicht leitende ladungsspeichernde Schicht (3) eine LPCVD-Si₃N₄- Schicht darstellt.

3. Nichtflüchtige Halbleiterspeicherzellenanordnung nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, dass die erste dielektrische Schicht (2) eine Dicke von mindestens 6 nm auf­ weist.

4. Nichtflüchtige Halbleiterspeicherzelle nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass die la­ dungsspeichernde Schicht (3) vier Zustände pro Halbleiter­ speicherzelle (Z32, Z42) speichert.

5. Nichtflüchtige Halbleiterspeicherzellenanordnung nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass die Halb­ leiterspeicherzellen Flash-Zellen darstellen.

6. Verfahren zur Herstellung einer nichtflüchtigen Halblei­ terspeicherzellenanordnung mit den Schritten:

• a) Ausbilden von zumindest einer ladungsspeichernden Schicht (3) auf einem Substrat (1);
• b) Ausbilden von spaltenförmigen Source-/Draingebieten (S, D) im Substrat (1) zur Realisierung von Bitleitungen (BL1, BL2, BL3);
• c) Ausbilden und Strukturieren einer Steuerschicht (5) zum Ausbilden von zeilenförmigen ersten Wortleitungen (WL2, WL4, WL6);
• d) Ausbilden von Isolationsschichten (6, 7) zum Isolieren der ersten Wortleitungen (WL2, WL4, WL6); und
• e) Ausbilden von zeilenförmigen zweiten Wortleitungen (WL1, WL3, WL5) zwischen den ersten Wortleitungen (WL2, WL4, WL6).

7. Verfahren nach Patentanspruch 6, dadurch gekennzeichnet, dass nach dem Ausbilden der Isolationsschichten (6, 7) in Schritt d) die zumindest eine ladungsspeichernde Schicht (3) zwischen den ersten Wortleitungen entfernt wird und anschließend eine wei­ tere ladungsspeichernde Schicht (9) zumindest zwischen den ersten Wortleitungen (WL2, WL4, WL6) ausgebildet wird.

8. Verfahren nach Patentanspruch 6 oder 7, dadurch gekennzeichnet, dass zumindest eine erste und zweite dielektrische Schicht (2, 8, 4, 10) als SiO₂-Schicht vor und nach der ladungsspeichernden Schicht (3, 9) ausgebildet wird.

9. Verfahren nach einem der Patentansprüche 6 bis 8, dadurch gekennzeichnet, dass das Aus­ bilden der ladungsspeichernden Schichten (3, 9) mittels eines LPCVD-Verfahrens durchgeführt wird.

10. Verfahren nach einem der Patentansprüche 6 bis 9, dadurch gekennzeichnet, dass das Aus­ bilden der zweiten Wortleitungen (WL1, WL3, WL5) ein Abschei­ den einer weiteren Steuerschicht (11) und ein Abtragen der weiteren Steuerschicht (11) bis zur Isolationsschicht (6) der ersten Wortleitungen aufweist.