WO2002033754A1 - Nichtflüchtige halbleiterspeicherzellenanordnung und verfahren zu deren herstellung - Google Patents

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WO2002033754A1
WO2002033754A1 PCT/DE2001/003509 DE0103509W WO0233754A1 WO 2002033754 A1 WO2002033754 A1 WO 2002033754A1 DE 0103509 W DE0103509 W DE 0103509W WO 0233754 A1 WO0233754 A1 WO 0233754A1
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layer
semiconductor memory
word lines
memory cell
charge
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PCT/DE2001/003509
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Inventor
Georg Tempel
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • Non-volatile semiconductor memory cell arrangement and method for the production thereof are provided.
  • the present invention relates to a non-volatile semiconductor memory cell arrangement and a method for the production thereof, and in particular to an extremely dense flash cell arrangement.
  • non-volatile semiconductor memory devices such as are known, for example, as flash memories, EEPROM, EPROM and the like, have recently become increasingly popular.
  • flash memories EEPROM, EPROM and the like.
  • the goal of every memory is to achieve the smallest possible cell area or high storage density.
  • the cell size of a non-volatile semiconductor memory cell arrangement is generally limited by the photolithographic processes or possibilities, which result, for example, from a resolution and adjustment accuracies.
  • Typical cell sizes of single flash cells are usually 12 F 2 , where F is a minimal structural width for the manufacture of the photolithographic process used.
  • FIG. 1 shows such a conventional semiconductor memory cell with improved information density, as is known, for example, from US Pat. No. 5,768,192.
  • the conventional non-volatile semiconductor memory cell from a formed in a semiconductor substrate 1, source region S and drain region D, where the realization of a field-effect transistor, an oxide layer 2 as the first dielectric layer, a nitride layer 3 as a non ⁇ conductive charge-storage layer and another oxide layer 4 as the second dielectric layer are formed over a channel region.
  • a control layer 5 on the so-called ONO stack (oxide / nitride / oxide).
  • a non-conductive charge-storing layer 3 is used according to FIG. 1, each of which has capture regions T for receiving charges.
  • FIG. 2 shows a simplified top view of a conventional memory cell arrangement for further improving an effective cell area, as is known, for example, from the publication W099 / 49518.
  • a multiplicity of the semiconductor memory cells described above are connected to one another in series, wherein they are driven via cell-arranged first word lines WLO to WL10 and second word lines WL1 to WL9.
  • Bit lines BL which each have a first doped region D1 and a second doped region D2 in the substrate, run transverse to these word lines.
  • the overlap areas between the word lines WLO to WL10 and the bit lines BL define the respective semiconductor memory cell areas.
  • FIG. 2 a substantial increase in the information density or effective cell area is obtained in addition to the multi-state storage described in FIG. 1 by a novel production or arrangement, in particular of the second word lines WL1 to WL9. While the first word lines WLO to WL10 are formed in the usual way photolithographically with a minimal structure width, a further increase in the cell density or utilization of the available area is obtained by forming the second word lines WL1 to WL9 in the intermediate areas of the first word lines WLO to WL10. 2, after the formation and structuring of the first word lines, the second word lines are deposited in the interspaces and then planarized, as a result of which the high-density semiconductor memory cell arrangement shown in FIG. 2 is obtained.
  • the respective semiconductor memory cells are separated from one another by insulation layers on the substrate surface.
  • the respective semiconductor memory cells in the substrate are separated from one another by column-shaped trenches.
  • a disadvantage of such a conventional semiconductor memory cell arrangement is in particular due to the trenches used, the relatively high manufacturing costs and the complex process control.
  • the object of the invention is therefore to create a non-volatile semiconductor memory cell arrangement and a method for its production which can be implemented simply and inexpensively.
  • first word lines are in turn photolithographically structured and second word lines are formed by filling the intermediate areas between the first word lines and, moreover, the source / drain regions can be controlled selectively, an effective cell area of 1 F 2 / bit is thus obtained.
  • the first dielectric layer preferably has a thickness of at least 6 nm, as a result of which tunneling is reliably prevented and only programming or deletion is possible by means of injection of hot charge carriers.
  • Figure 1 is a simplified sectional view of a conventional semiconductor memory cell
  • FIG. 2 shows a simplified top view of a conventional semiconductor memory cell arrangement
  • FIGS. 3A to 3F simplified sectional views along a section II ⁇ according to FIG. 4 to illustrate manufacturing steps of a semiconductor memory cell arrangement according to the invention
  • FIG. 4 shows a simplified top view of the semiconductor memory cell arrangement according to the invention
  • FIG. 5 shows an equivalent circuit diagram of the semiconductor memory cell arrangement according to the invention according to FIG. 4;
  • FIG. 6 shows a simplified sectional view of a semiconductor memory cell according to the invention along a section II-II ⁇ according to FIG. and
  • FIG. 7 shows a simplified illustration to illustrate a readout process a semiconductor memory cell according to the invention.
  • FIGS. 3A to 3F show simplified sectional views along a section I-I from FIG. 4 to illustrate respective method steps for producing a non-volatile semiconductor memory cell arrangement.
  • a first dielectric layer 2, a non-conductive charge-storing layer 3 and a second dielectric layer 4 are formed on a substrate 1, which preferably consists of Si. Doping troughs and isolations present in the substrate are produced in the usual way, which is why a detailed description is omitted below.
  • the first dielectric layer is preferably thermally formed as a SiO 2 layer (bottom oxide).
  • the non-conductive charge-storing layer 3 is preferably deposited as an Si 3 N 4 layer by means of an LPCVD process (low pressure chemical vapor deposition).
  • the second dielectric layer 4 can, for example, be thermally formed or deposited as an SiO 2 layer.
  • the first dielectric layer 2 has a thickness of at least 6 nm. This ensures that charge carriers (electrons / holes) are introduced only by injecting hot charge carriers and not, for example, by Fowler-Nordheim tunnels. A respective capture point can thus be determined very precisely.
  • buried source and drain regions are formed as diffusion paths, preferably using a photo technique in the semiconductor substrate 1.
  • the second dielectric layer 4 and the charge-storing layer 3 are stripped or removed as selectively as possible to the first dielectric layer 2, and the photoresist (not shown) is then removed.
  • a thermal oxidation then takes place to densify the second dielectric layer 4 and to form an insulation layer of a later word line to the diffusion tracks.
  • a control layer 5 is then formed, which preferably consists of doped polysilicon or polycide and is covered with an insulation layer 6, which preferably has a nitride as a hard mask layer.
  • the hard mask or insulation layer 6 is finally structured, which is preferably carried out by anisotropic dry etching.
  • word line stacks are selectively etched out of the control layer 5 for the second dielectric layer 4, for example by means of an anisotropic dry etching method.
  • a side wall oxidation is carried out in a subsequent step, as a result of which the side wall insulation layers 7 (spacers) are formed on the word line stacks 5.
  • An LPCVD nitride is then deposited, for example, and an etching is carried out, as a result of which the side wall insulation layers 7 or spacers are etched selectively with respect to the oxide, at least as far as the first dielectric layer 2.
  • a wet chemical can optionally also be used
  • Removing the remaining first dielectric layer 2 with buffered hydrofluoric acid for example the word line stack 5 with its associated ONO layer sequences is obtained.
  • another second dielectric layer 8, a further charge-storing layer 9 and a further second dielectric layer 10 are formed at least in an area between the word line stacks 5 in order to form the second word lines or second word line stack first word lines.
  • these layers are preferably deposited over the entire area on the wafer.
  • these layers can also consist of at least one non-conductive charge storage layer.
  • a further control layer 11 which preferably consists of a polysilicon layer, is deposited over the entire area.
  • this further control layer 11 is removed up to the insulation layer 6, whereby the second word lines WL3, WL5 etc. formed in FIG. 3F are obtained.
  • CMP chemical mechanical polishing
  • the cell areas of the respective semiconductor memory cells are now adjacent to one another, with a minimum structure width F being optimally used, in particular by filling the intermediate areas.
  • FIG. 4 shows a simplified top view of the semiconductor memory cell arrangement according to the invention, the same reference symbols denoting identical or similar elements and a repeated description being omitted below.
  • the semiconductor memory cell arrangement according to the invention accordingly consists of a multiplicity of non-volatile semiconductor memory cells Z32, Z42 etc. arranged in a matrix, each of which has the layer structure shown in FIGS. 3F.
  • no isolation trenches are now necessary, since a mutual influence of the directly adjacent semiconductor memory cells is excluded.
  • a pair of source / drain regions SI, Dl, S2, D2 etc. form bit lines BLl, BL2, BL3 etc. of the semiconductor memory cell arrangement according to the invention.
  • the respective first and second word lines lie perpendicular to the bit lines BL1, BL2, BL3 and the associated source / drain regions SI, D1, S2, D2, the first word lines WL2, WL4, WL6 etc. being structured photolithographically and the second word lines WL1, WL3, WL5, WL7 etc. are formed by filling the intermediate areas between the first word lines.
  • T denotes so-called traps or traps in the non-conductive charge storage layer 3 or 9, which are located near the source / drain regions S2 and D2 due to the injection used by means of hot charge carriers.
  • FIG. 5 shows an equivalent circuit diagram of the semiconductor memory cell arrangement according to FIG. 4. According to FIG. 5 sits on each
  • Crossing point between the word lines WL1 to WL4 and the bit lines BLl to BL3 each have a semiconductor memory cell (for example WL3 / BL2 -> Z32), the bit lines each consisting of paired source / drain regions or paths SI and Dl, Dl and S2, S2 and D2 etc. exist. Since the bit lines or the associated source / drain regions or tracks can be controlled selectively, no isolation trenches or isolation layers are required in the semiconductor substrate, although unambiguous programming / deletion of the semiconductor memory cells is nevertheless possible.
  • FIG. 6 shows a simplified sectional view according to a section line II-II according to FIG. 4 to illustrate a respective programming or deletion process.
  • hot electrons are injected into the semiconductor memory cell Z42, for example in the form of a flash cell, as shown in FIG , causing a
  • GIDL gate-induced drain leakage current
  • FIG. 7 shows a representation of respective states in the non-conductive charge storage layer 3 or 9 with associated read voltages for the respective source / drain regions of a semiconductor memory cell.
  • a charge is introduced into the charge-storing layer 3 on the drain side, as a result of which good channel conductivity is obtained with a high source and low drain potential and a poor conductivity is set with a high source potential and low drain potential.
  • the other states 3 and 4 can be read out by applying different potentials to the source / drain regions of the respective bit line, it being possible to selectively read out all the semiconductor memory cells in conjunction with the special structure (AND structure) and to avoid trench isolation.
  • the invention has been described above using an ONO layer sequence. However, it is not limited to this and Rather, it includes all further layer sequences or layers that have a non-conductive charge-storing layer.

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Die Erfindung betrifft eine nichtflüchtige Halbleiterspeicherzellenanordnung und ein Verfahren zu deren Hertstellung, wobei sich die Halbleiterspeicherzellen (Z32, Z42) in einem Substrat unmittelbar berühren, wodurch durchgehende Source/Draingebiete (S1, D1) entstehen, die paarweise als Bitleitungen (BL1, BL2, BL3) spaltenförmig angeordnet sind. Erste Wortleitungen sind hierbei fotolithografisch zeilenförmig ausgebildet, wobei zweite Wortleitungen (WL1, WL3) durch Auffüllen der Zwischenbereiche zwischen den ersten Wortleitungen (WL2, WL4, WL6) ausgebildet sind. Auf diese Weise erhält man eine extrem dichte Halbleiterspeicherzellenanordnung, die einfach und kostengünstig herzustellen ist.

Description

Beschreibung
Nichtflüchtige Halbleiterspeicherzellenanordnung und Verfahren zu deren Herstellung
Die vorliegende Erfindung bezieht sich auf eine nichtflüchtige Halbleiterspeicherzellenanordnung und ein Verfahren zu deren Herstellung und insbesondere auf eine extrem dichte Flash-Zellenanordnung.
Die meisten Rechnereinheiten bzw. Computer benutzen derzeit magnetische Plattenlaufwerke zum Speichern von größeren Datenmengen. Derartige Plattenlaufwerke bzw. mechanische Speichervorrichtungen benötigen jedoch einen relativ großen Platz und weisen eine Vielzahl von beweglichen Teilen auf. Folglich sind sie störanfällig und besitzen einen beträchtlichen Stromverbrauch. Darüber hinaus werden die zukünftigen Rechnereinheiten bzw. Computer sowie andere digitale Geräte wie beispielsweise digitale Kameras oder Palmgeräte bzw. PDAs im- mer kleiner, weshalb herkömmliche mechanische Speichereinrichtungen ungeeignet sind.
Als Alternative zu derartigen herkömmlichen mechanischen Speichereinrichtungen haben sich in letzter Zeit nichtflüch- tige Halbleiterspeichereinrichtungen immer mehr durchgesetzt, wie sie beispielsweise als Flash-Speicher, EEPROM, EPROM und dergleichen bekannt sind. Das Ziel eines jeden Speichers ist hierbei, eine möglichst kleine Zellfläche bzw. hohe Speicherdichte zu verwirklichen.
Die Zellgröße einer nichtflüchtigen Halbleiterspeicherzellenanordnung ist im Allgemeinen durch die fotolithografischen Prozesse bzw. Möglichkeiten begrenzt, die sich beispielsweise aus einer Auflösung und Justierungsgenauigkeiten ergeben. Ty- pische Zellgrößen von Einzel-Flash-Zellen liegen üblicherweise bei 12 F2, wobei F eine minimale Strukturbreite des für die Herstellung eingesetzten fotolithografischen Prozesses bezeichnet .
Um eine weitere effektive Zeilflächenverkleinerung zu ver- wirklichen, wurde beispielsweise versucht, das aktive Speicherelement in die Tiefe zu legen, wodurch sich sogenannte dreidimensionale Speicherzellen ergeben.
Ein weitere Möglichkeit zur Erhöhung einer Speicherdichte be- steht darin, dass mehrere Bits bzw. Informationseinheiten pro Zelle abgespeichert werden. Figur 1 zeigt eine derartige herkömmliche Halbleiterspeicherzelle mit verbesserter Informationsdichte, wie sie beispielsweise aus der Druckschrift US 5,768,192 bekannt ist.
Gemäß Figur 1 besteht die herkömmliche nichtflüchtige Halbleiterspeicherzelle aus einem in einem Halbleitersubstrat 1 ausgebildeten Sourcegebiet S und Draingebiet D, wobei zur Realisierung eines Feldeffekttransistors eine Oxidschicht 2 als erste dielektrische Schicht, eine Nitridschicht 3 als nicht ■ leitende ladungsspeichernde Schicht und eine weitere Oxidschicht 4 als zweite dielektrische Schicht über einem Kanalgebiet ausgebildet sind. Zum Ansteuern der Halbleiterspeicherzelle befindet sich ferner eine Steuerschicht 5 auf dem sogenannten ONO-Stapel (Oxid/Nitrid/Oxid) . Im Gegensatz zu nichtflüchtigen Halbleiterspeicherzellen mit elektrisch leitenden ladungsspeichernden Schichten wird gemäß Figur 1 eine nicht leitende ladungsspeichernde Schicht 3 verwendet, die jeweils Einfangbereiche T zum Aufnehmen von Ladungen auf- weist. Insbesondere durch Einbringen von Ladungen drainseitig oder sourceseitig kann das Schaltverhalten bzw. eine Kanalleitfähigkeit der Halbleiterspeicherzelle nachhaltig beein- f usst werden, wodurch sich bis zu vier- Zustände pro Halbleiterspeicherzelle abspeichern lassen und sich eine effektive Zellfläche weiter verringern lässt. Figur 2 zeigt eine vereinfachte Draufsicht einer herkömmlichen Speicherzellenanordnung zur weiteren Verbesserung einer effektiven Zellfläche, wie sie beispielsweise aus der Druckschrift W099/49518 bekannt ist. Gemäß dieser Druckschrift sind eine Vielzahl der vorstehend beschriebenen Halbleiterspeicherzellen seriell miteinander verbunden, wobei sie über zellenförmig angeordnete erste Wortleitungen WLO bis WL10 und zweite Wortleitungen WLl bis WL9 angesteuert werden. Quer zu diesen Wortleitungen verlaufen hierbei Bitleitungen BL, die jeweils ein erstes dotiertes Gebiet Dl und ein zweites dotiertes Gebiet D2 im Substrat aufweisen. Die Überlappungsbereiche zwischen den Wortleitungen WLO bis WL10 und den Bitleitungen BL legen hierbei die jeweiligen Halbleiterspeicherzellbereiche fest.
Eine wesentliche Steigerung der Informationsdichte bzw. effektiven Zellfläche erhält man gemäß Figur 2 neben der in Figur 1 beschriebenen Multizustandsabspeicherung durch eine neuartige Herstellung bzw. Anordnung insbesondere der zweiten Wortleitungen WLl bis WL9. Während die ersten Wortleitungen WLO bis WL10 in üblicher Weise fotolithografisch mit einer minimalen Strukturbreite ausgebildet werden, erhält man eine weitere Steigerung der Zelldichte bzw. Ausnutzung des zur Verfügung stehenden Flächenbereichs durch ein Ausbilden der zweiten Wortleitungen WLl bis WL9 in den Zwischenbereichen der ersten Wortleitungen WLO bis WL10. Genauer gesagt werden gemäß Figur 2 nach dem Ausbilden und Strukturieren der ersten Wortleitungen die zweiten Wortleitungen in den Zwischenräumen abgeschieden und anschließend planarisiert, wodurch man die in Figur 2 dargestellte hochdichte Halbleiterspeicherzellenanordnung erhält. An der Substratoberfläche sind die jeweiligen Halbleiterspeicherzellen hierbei durch Isolationsschichten voneinander getrennt. Im Substrat werden die jeweiligen Halbleiterspeicherzellen durch spaltenförmige Gräben vonein- ander getrennt. Nachteilig ist jedoch bei einer derartigen herkömmlichen Halbleiterspeicherzellenanordnung insbesondere aufgrund der verwendeten Gräben der relativ hohe Herstellungsaufwand und die komplexe Prozessführung.
Der Erfindung liegt daher die Aufgabe zu Grunde, eine nicht- flüchtige Halbleiterspeicherzellenanordnung und ein Verfahren zu deren Herstellung zu schaffen, welche (s) einfach und kostengünstig zu realisieren ist.
Erfindungsgemäß wird diese Aufgabe hinsichtlich der Anordnung durch die Merkmale des Patentanspruchs 1 und hinsichtlich des Verfahrens durch die Maßnahmen des Patentanspruchs 6 gelöst.
Insbesondere durch Verwendung einer Anordnung, bei der sich die Halbleiterspeicherzellen im Substrat unmittelbar berüh- ren, wodurch durchgehende Source-/Draingebiete als paarweise Bitleitungen spaltenförmig entstehen, kann der relativ aufwändige Prozess zum Ausbilden eines Isolationsgrabens im Substrat entfallen, wobei bei gleicher effektiver Zellfläche und Speicherdichte eine einfache und kostengünstige Herstellung sichergestellt ist. Da erste Wortleitungen wiederum fotolithografisch strukturiert sind und zweite Wortleitung durch Auffüllen der Zwischenbereiche zwischen den ersten Wortleitungen ausgebildet sind und darüber hinaus die Source-/Drain- gebiete selektiv ansteuerbar sind, erhält man somit eine ef- fektive Zellfläche von 1 F2 / Bit.
Vorzugsweise besitzt die erste dielektrische Schicht eine Dicke von mindestens 6 nm wodurch ein Tunneln zuverlässig verhindert wird und lediglich eine Programmierung bzw. ein Lö- sehen mittels Injektion von heißen Ladungsträgern möglich ist.
Vorzugsweise werden in der ladungsspeichernden Schicht vier Zustände pro Halbleiterspeicherzelle gespeichert, wobei die einfache, regelmäßige Anordnung eine hohe Prozessstabilität gewährleistet . In den weiteren Ansprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend anhand eines Ausführungsbei- spiels unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen:
Figur 1 eine vereinfachte Schnittansicht einer herkömmlichen Halbleiterspeicherzelle;
Figur 2 eine vereinfachte Draufsicht einer herkömmlichen HalbleiterSpeicherzellenanord- nung;
Figuren 3A bis 3F vereinfachte Schnittansichten entlang eines Schnitts I-I λ gemäß Figur 4 zur Veranschaulichung von Herstellungsschritten einer erfindungsgemäßen Halbleiterspei- cherzellenanordnung;
Figur 4 _ eine vereinfachte Draufsicht der erfindungsgemäßen Halbleiterspeicherzellenan- ordnung;
Figur 5 ein Ersatzschaltbild der erfindungsgemäßen Halbleiterspeicherzellenanordnung gemäß Figur 4 ;
Figur 6 eine vereinfachte Schnittansicht einer erfindungsgemäßen HalbleiterSpeicherzelle entlang eines Schnitts II-IIΛ gemäß Figur ; und
Figur 7 eine vereinfachte Darstellung zur Veranschaulichung eines Auslesevorgangs bei einer erfindungsgemäßen Halbleiterspeicherzelle.
Figuren 3A bis 3F zeigen vereinfachte Schnittansichten ent- lang eines Schnitts I-I von Figur 4 zur Veranschaulichung von jeweiligen Verfahrensschritten zur Herstellung einer nichtflüchtigen Halbleiterspeicherzellenanordnung .
Zunächst werden gemäß Figur 3A auf einem Substrat 1, welches vorzugsweise aus Si besteht, eine erste dielektrische Schicht 2, eine nicht leitende ladungsspeichernde Schicht 3 sowie eine zweite dielektrische Schicht 4 ausgebildet-. Im Substrat vorhandene Dotierwannen und -isolationen werden in üblicher Weise hergestellt, weshalb auf eine detaillierte Beschreibung nachfolgend verzichtet wird. Vorzugsweise wird die erste dielektrische Schicht als Si02-Schicht thermisch ausgebildet (Bottom-Oxid) . Die nicht leitende ladungsspeichernde Schicht 3 wird vorzugsweise mittels eines LPCVD-Verfahrens (low pres- sure chemical vapor deposition) als Si3N4-Schicht abgeschie- den. Die zweite dielektrische Schicht 4 kann beispielsweise als Si02-Schicht thermisch ausgebildet werden oder abgeschieden werden.
Auf diese Weise wird eine sogenannte ONO-Schichtenfolge (0- xid/Nitrid/Oxid) ausgebildet, in der zu speichernde Ladungen eingefangen werden. Zur Verhinderung von Tunnelprozessen besitzt die erste dielektrische Schicht 2 eine Dicke von mindestens 6 nm. Auf diese Weise wird sichergestellt, dass ein Einbringen von Ladungsträgern (Elektronen/Löcher) lediglich durch Injektion heißer Ladungsträger und nicht durch beispielsweise Fowler-Nordheimtunneln erfolgt. Eine jeweilige Einfangstelle kann dadurch sehr genau festgelegt werden.
An Stelle der vorstehend beschriebenen ONO-Schichtenfolge sind jedoch auch andere Schichten bzw. Schichtenfolgen denkbar, sofern sie eine nicht leitende ladungsspeichernde Schicht mit jeweiligen Einfangstellen aufweisen. Anschließend werden nicht dargestellte vergrabene Source- und Draingebiete als Diffusionsbahnen vorzugsweise über eine Fototechnik im Halbleitersubstrat 1 ausgebildet. Mit derselben Fototechnik wird lokal die zweite dielektrische Schicht 4 und die ladungsspeichernde Schicht 3 möglichst selektiv zur ersten dielektrischen Schicht 2 gestrippt bzw. entfernt und anschließend ein Entfernen des nicht dargestellten Fotolacks durchgeführt. Zum Verdichten der zweiten dielektrischen Schicht 4 und zum Ausbilden einer Isolationsschicht einer späteren Wortleitung zu den Diffusionsbahnen erfolgt anschließend eine thermische Oxidation.
Anschließend wird eine Steuerschicht 5 ausgebildet, die vor- zugsweise aus dotiertem Polysilizium oder Polyzid besteht und mit einer Isolationsschicht 6, die als Hartmaskenschicht vorzugsweise ein Nitrid aufweist, bedeckt. Unter Verwendung einer herkömmlichen Fototechnik und einem Entfernen von jeweils belichteten Lackstreifen erfolgt abschließend eine Struktu- rierung der Hartmaske bzw. Isolationsschicht 6, die vorzugsweise durch eine anisotrope Trockenätzung durchgeführt wird. Unter Verwendung dieser strukturierten Hartmaske bzw. Isolationsschicht 6 (nitride cap) werden beispielsweise mittels eine anisotropen Trockenätzverfahrens Wortleitungs-Stapel se- lektiv zur zweiten dielektrischen Schicht 4 aus der Steuerschicht 5 herausgeätzt.
Gemäß Figur 3B wird in einem nachfolgenden Schritt eine Sei- tenwandoxidation durchgeführt, wodurch die Seitenwandisolati- onsschichten 7 (spacer) an den Wortleitungs-Stapeln 5 ausgebildet werden. Anschließend wird beispielsweise ein LPCVD- Nitrid abgeschieden und eine Ätzung durchgeführt, wodurch die Seitenwandisolationsschichten 7 bzw. Spacer selektiv zum Oxid zumindest bis zur ersten dielektrischen Schicht 2 geätzt wer- den. Gemäß Figur 3C kann optional auch ein nasschemisches
Entfernen beispielsweise mit gepufferter Flusssäure der verbliebenen ersten dielektrischen Schicht 2 erfolgen, wodurch man die Wortleitungs-Stapel 5 mit ihren dazugehörigen ONO- Schichtenfolgen erhält.
Zur Ausbildung der zweiten Wortleitungen bzw. zweiten Wort- leitungs-Stapel erfolgt gemäß Figur 3D ein erneutes Ausbilden einer weiteren ersten dielektrischen Schicht 8, einer weiteren ladungsspeichernden Schicht 9 und einer weiteren zweiten dielektrischen Schicht 10 zumindest in einem Bereich zwischen den Wortleitungs-Stapeln 5 der ersten Wortleitungen. Vorzugs- weise werden jedoch diese Schichten ganzflächig auf dem Wafer abgeschieden. Alternativ können diese Schichten auch aus zumindest einer nicht leitenden ladungsspeichernden Schicht bestehen.
Anschließend wird gemäß Figur 3E eine weitere Steuerschicht 11, die vorzugsweise aus einer Polysiliziumschicht besteht, ganzflächig abgeschieden.
Mittels eines chemisch-mechanischen Polierverfahrens (CMP, chemical mechanical polishing) wird diese weitere Steuerschicht 11 bis zur Isolationsschicht 6 entfernt, wodurch man die in Figur 3F ausgebildeten zweiten Wortleitungen WL3, WL5 usw. erhält.
Die weiteren Schritte können gemäß dem Stand der Technik durchgeführt werden, weshalb auf eine detaillierte Beschreibung nachfolgend verzichtet wird.
Gemäß Figur 3F liegen nunmehr die Zellbereiche von jeweiligen Halbleiterspeicherzellen unmittelbar nebeneinander, wobei eine minimale Strukturbreite F insbesondere durch das Auffüllen der Zwischenbereiche optimal genutzt wird.
Figur 4 zeigt eine vereinfachte Draufsicht der erfindungsge- mäßen Halbleiterspeicherzellenanordnung, wobei gleiche Bezugszeichen gleiche oder ähnliche Elemente bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird. Gemäß Figur 4 besteht die erfindungsgemäße Halbleiterspeicherzellenanordnung demzufolge aus einer Vielzahl von matrix- förmig angeordneten nichtflüchtigen Halbleiterspeicherzellen Z32, Z42 usw., die jeweils den in den Figuren 3F dargestellten Schichtaufbau aufweisen. Im Gegensatz zur herkömmlichen Halbleiterspeicherzellenanordnung gemäß Figur 2 sind nunmehr jedoch keine Isolationsgräben notwendig, da eine gegenseitige Beeinflussung der direkt benachbarten Halbleiterspeicherzel- len ausgeschlossen ist.
Gemäß Figur 4 bilden jeweils ein Paar von Source-/Drain- gebieten SI, Dl, S2, D2 usw. Bitleitungen BLl, BL2, BL3 usw. der erfindungsgemäßen Halbleiterspeicherzellenanordnung. Senkrecht zu den Bitleitungen BLl, BL2, BL3 bzw. den dazugehörigen Source-/Draingebieten SI, Dl, S2, D2 liegen die jeweiligen ersten und zweiten Wortleitungen, wobei die ersten Wortleitungen WL2, WL4, WL6 usw. fotolithografisch strukturiert sind und die zweiten Wortleitungen WLl, WL3, WL5, WL7 usw. durch Auffüllen der Zwischenbereiche zwischen den ersten Wortleitungen ausgebildet sind. Mit T sind sogenannte Einfangstellen bzw. traps in der nicht leitenden ladungsspeichernden Schicht 3 bzw. 9 bezeichnet, die sich auf Grund der verwendeten Injektion mittels heißer Ladungsträger in der Nä- he der Source-/Draingebiete S2 und D2 befinden.
Gemäß Figur 4 besitzt demzufolge eine Halbleiterspeicherzelle Z32 eine Fläche von 2F2, wobei sie mit jeweils zwei Einfangstellen T vier Zustände bzw. zwei Bits an Informationen spei- ehern kann. Dadurch ergibt sich eine effektive Zellfläche von 2F2/2 = 1F2.
•Die wesentliche Vereinfachung des Herstellungsprozesses insbesondere auf Grund des fehlenden Isolationsgrabens zwischen den Halbleiterzellen im Substrat ergibt sich insbesondere auf Grund der verwendeten AND-Struktur der erfindungsgemäßen Halbleiterspeicherzellenanordnung, wobei eine Bitleitung aus einem Paar von Source-/Draingebieten besteht.
Figur 5 zeigt ein Ersatzschaltbild der Halbleiterspeicherzel- lenanordnung gemäß Figur 4. Gemäß Figur 5 sitzt an jedem
Kreuzungspunkt zwischen den Wortleitungen WLl bis WL4 und den Bitleitungen BLl bis BL3 jeweils eine Halbleiterspeicherzelle (z.B. WL3/BL2 -> Z32), wobei die Bitleitungen jeweils aus paarweisen Source-/Draingebieten bzw. -bahnen SI und Dl, Dl und S2, S2 und D2 usw. bestehen. Da die Bitleitungen bzw. die dazugehörigen Source-/Draingebiete bzw. -bahnen selektiv ansteuerbar sind, werden keinerlei Isolationsgräben bzw. Isolationsschichten im Halbleitersubstrat benötigt, wobei gleichwohl ein eindeutiges Programmieren/Löschen der Halbleiter- Speicherzellen möglich ist.
Figur 6 zeigt eine vereinfachte Schnittansicht gemäß einer Schnittlinie II-II gemäß Figur 4 zur Veranschaulichung eines jeweiligen Programmier- bzw. Löschvorgangs. Zum Programmieren mittels Injektion heißer Ladungsträger werden gemäß Figur 6 in die beispielsweise als Flash-Zelle ausgebildeten Halbleiterspeicherzelle Z42 heiße Elektronen injiziert, die die Barriere der ersten dielektrischen Schicht 2 überwinden und in der nicht leitenden ladungsspeichernden Schicht 3 an den Ein- fangstellen T drainseitig eingefangen werden, wodurch eine
Flachbandspannung des Feldeffekttransistors lokal verschoben wird. Wird nun dieser Feldeffekttransistor genau entgegengesetzt ausgelesen, d.h. Drain - Source und Source —» Drain, dann ist ein effektiver sogenannter Source-Widerstand erhöht und damit der Lesestrom gegenüber einem ungeladenen Fall reduziert.
Zum Löschen wird demgegenüber am Drain D2 'eine hohe positive Spannung relativ zum Substrat 1 und zur Steuerschicht 5 ange- legt, wodurch ein sogenannter gateinduzierter Drain-Leckstrom (GIDL, gate induced drain leakage) auftritt. Dieses ist im Wesentlichen ein Tunnelstrom, der in der Verarmungszone in der Nähe eines pn-Übergangs direkt unter der Steuerschicht generiert wird (Erzeugung von Elektron/Lochpaaren) . Auf Grund des pn-Feldes werden ebenfalls heiße Löcher erzeugt, die wiederum in die ladungsspeichernde Schicht 3 injiziert werden können und die in den Einfangstellen T „getrappten" Elektronen kompensieren. Auf diese Weise kann ein ursprünglicher Zustand wiederhergestellt werden.
Figur 7 zeigt eine Darstellung von jeweiligen Zuständen in der nicht leitenden ladungsspeichernden Schicht 3 bzw. 9 mit dazugehörigen Lesespannungen für die jeweiligen Source- /Draingebiete einer Halbleiterspeicherzelle.
Gemäß Figur 7 sind in einem Zustand 1 keine Ladungen in der nicht leitenden ladungsspeichernden Schicht 3 eingefangen bzw. getrappt. Wird nunmehr zunächst an dem Sourcegebiet S ein niederes Potential (0) und am Draingebiet D ein hohes Potential (1) angelegt, so ergibt sich für den Kanal bzw. den Feldeffekttransistor als auslesbare Information eine gute Leitfähigkeit. In gleicher Weise ergibt sich auch eine gute
Leitfähigkeit für ein hohes Potential (1) am Sourcegebiet und ein niedriges Potential (0) am Draingebiet.
In einem Zustand 2 ist demgegenüber drainseitig eine Ladung in die ladungsspeichernde Schicht 3 eingebracht, wodurch sich bei hohem Source- und niedrigem Drainpotential eine gute Kanalleitfähigkeit ergibt und bei hohem Sourcepotential und niedrigem Drainpotential eine schlechte Leitfähigkeit einstellt. In gleicher Weise können die weiteren Zustände 3 und 4 durch Anlegen unterschiedlicher Potentiale an die Source- /Draingebiete der jeweiligen Bitleitung ausgelesen werden, wobei sich in Verbindung mit der speziellen Struktur (AND- Struktur) alle Halbleiterspeicherzellen selektiv auslesen lassen und eine Grabenisolation entfallen kann.
Die Erfindung wurde vorstehend anhand einer ONO-Schichtenfolge beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst vielmehr alle weiteren Schichtenfolgen bzw. Schichten, die eine nicht leitende ladungsspeichernde Schicht aufweisen.

Claims

Patentansprüche
1. Nichtflüchtige Halbleiterspeicherzellenanordnung mit einer Vielzahl von matrixförmig angeordneten nichtflüchtigen Halbleiterspeicherzellen (Z32, Z42), die in einem Substrat (1) ausgebildete Source-/Draingebiete (S,D) sowie eine erste dielektrische Schicht (2), eine nicht leitende ladungsspeichernde Schicht (3) und eine zweite dielektrische Schicht (4) aufweisen, d a d u r c h g e k e n n z e i c h n e t, dass sich die Halbleiterspeicherzellen im Substrat (1) unmittelbar berühren, wodurch durchgehende Source-/Draingebiete (S,D) entstehen, die paarweise als Bitleitungen (BLl, BL2, BL3) spaltenförmig angeordnet sind, und an der Substratoberfläche die Halbleiterspeicherzellen derart voneinander isoliert sind, dass zumindest durchgehende Steuerschichten (5) entstehen, die als Wortleitungen (WLl bis WL7) zellenförmig angeordnet sind, wobei erste Wortleitungen (WL2, WL4, WL6) fotolithografisch strukturiert sind und zwei- te Wortleitungen (WLl, WL3, WL5) durch Auffüllen der Zwischenbereiche zwischen den ersten Wortleitungen ausgebildet sind und wobei die Source-/Draingebiete (S, D) einer jeweiligen Bitleitung zum Einbringen/Löschen von Ladungen in die ladungsspeichernde Schicht (3) selektiv ansteuerbar sind.
2. Nichtflüchtige Halbleiterspeicherzellenanordnung nach Patentanspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass die nicht leitende ladungsspeichernde Schicht (3) eine LPCVD-SiN4- Schicht darstellt.
3. Nichtflüchtige Halbleiterspeicherzellenanordnung nach Patentanspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, dass die erste dielektrische Schicht (2) eine Dicke von mindestens 6 nm aufweist .
4. Nichtflüchtige Halbleiterspeicherzelle nach einem der Patentansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, dass die la- dungsspeichernde Schicht (3) vier Zustände pro Halbleiterspeicherzelle (Z32, Z42) speichert.
5. Nichtflüchtige Halbleiterspeicherzellenanordnung nach einem der Patentansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, dass die Halbleiterspeicherzellen Flash-Zellen darstellen.
6. Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeicherzellenanordnung mit den Schritten: a) Ausbilden von zumindest einer ladungsspeichernden
Schicht (3) auf einem Substrat (1) ; b) Ausbilden von spaltenförmigen Source-/Draingebieten (S,
D) im Substrat (1) zur Realisierung von Bitleitungen (BLl,
BL2, BL3); c) Ausbilden und Strukturieren einer Steuerschicht (5) zum
Ausbilden von zellen örmigen ersten Wortleitungen (WL2, WL4,
WLβ) ; d) Ausbilden von Isolationsschichten (6, 7) zum Isolieren der ersten Wortleitungen (WL2, WL4, WLβ); und e) Ausbilden von zellenförmigen zweiten Wortleitungen (WLl,
WL3, WL5) zwischen den ersten Wortleitungen (WL2, WL4, WLβ).
7. Verfahren nach Patentanspruch β, d a d u r c h g e k e n n z e i c h n e t, dass nach dem Ausbilden der Isolationsschichten (6, 7) in Schritt d) die zumindest eine ladungsspeichernde Schicht (3) zwischen den_ ersten Wortleitungen entfernt wird und anschließend eine weitere ladungsspeichernde Schicht (9) zumindest zwischen den ersten Wortleitungen (WL2, WL4 , WLβ) ausgebildet wird.
Verfahren nach Patentanspruch 6 oder 7, d a d u r c h g e k e n n z e i c h n e t, dass zumindest eine erste und zweite dielektrische Schicht (2,
8, 4, 10) als Si02-Schicht vor und nach der ladungsspeichernden Schicht (3, 9) ausgebildet wird.
9. Verfahren nach einem der Patentansprüche 6 bis 8, d a d u r c h g e k e n n z e i c h n e t, dass das Ausbilden der ladungsspeichernden Schichten (3, 9) mittels eines LPCVD-Verfahrens durchgeführt wird.
10. Verfahren nach einem der Patentansprüche 6 bis 9, d a d u r c h g e k e n n z e i c h n e t, dass das Ausbilden der zweiten Wortleitungen (WLl, WL3, WL5) ein Abscheiden einer weiteren Steuerschicht (11) und ein Abtragen der weiteren Steuerschicht (11) bis zur Isolationsschicht (β) der ersten Wortleitungen aufweist.
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