DE4404270C2 - Halbleiterspeichervorrichtungen, die Information elektrisch schreiben und löschen können und Verfahren zur Herstellung derselben - Google Patents

Halbleiterspeichervorrichtungen, die Information elektrisch schreiben und löschen können und Verfahren zur Herstellung derselben

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DE4404270C2
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Description

Die vorliegende Erfindung bezieht sich auf Halbleiterspei­ chervorrichtungen, die Information elektrisch schreiben und löschen können, nach dem Oberbegriff des Anspruchs 1 bzw. 2 und auf Verfahren zur Herstellung derselben, und speziell auf eine Vorrichtung und auf ein Verfahren zur Verhinde­ rung der möglichen Störung einer Langzeit- bzw. Ausdauercharakte­ ristik während eines Löschbetriebes von Daten genauso wie des möglichen Drainstörungsphänomens während eines Schreibbetriebes von Daten.
Als eine der nichtflüchtigen Halbleiterspeichervorrichtungen ist ein EEPROM (elektrisch löschbarer und programmierbarer Nur-Lese- Speicher) bekannt, der zum freien Programmieren von Daten in der Lage ist, und der zum elektrischen Schreiben und Löschen von Da­ ten in der Lage ist. Obwohl der EEPROM den Vorteil hat, daß sowohl der Schreib- als auch der Lesebetrieb elektrisch ausge­ führt werden kann, benötigt er unvorteilhafterweise zwei Transistoren für jede Speicherzelle, daher ist ein höherer Integrationsgrad schwierig zu erreichen. Aus diesem Grund ist ein Flash-EEPROM mit Speicherzellen, von denen jede von einem Transistor gebildet wird, und der das elektrische Batch-Löschen von geschriebenen elektrischen Informationsladungen ermöglicht, z. B. in dem U.S. Patent Nr. 4 868 619 vorgeschlagen worden.
Fig. 57 ist eine Blockdarstellung, die eine allgemeine Struktur eines Flash-EEPROMs zeigt. Wie Fig. 57 zeigt, weist der Flash- EEPROM eine Speicherzellenmatrix 100, einen X-Adreßdecoder 200, einen Y-Gate Leseverstärker 300, einen Y-Adreßdecoder 400, einen Adreßpuffer 500, einen I/O(Eingabe/Ausgabe)-Puffer 600 und eine Steuerlogik 700 auf.
Die Speicherzellenmatrix 100 weist eine Mehrzahl von Speicherzel­ len, die in Zeilen und Spalten angeordnet sind, auf. Der X- Adreßdecoder 200 und der Y-Gate Leseverstärker 300 sind mit der Speicherzellenmatrix 100 zur Auswahl der Zeilen und Spalten der­ selben verbunden. Der Y-Adreßdecoder 400 ist mit dem Y-Gate-Le­ severstärker 300 zum Verstärken der ausgewählten Information ei­ ner Spalte verbunden. Der Adreßpuffer 500 ist mit dem X- Adreßdecoder 200 und dem Y-Adreßdecoder 400 verbunden, und speichert zeitweilig die Adreßinformation.
Der Y-Gate-Leseverstärker 300 ist mit dem I/O-Puffer 600 zum zeitweiligen Speichern von I/O-Daten verbunden. Die Steuerlogik 700 ist mit dem Adreßpuffer 500 und dem I/O-Puffer 600 zur Steuerung des Betriebes des EEPROMs verbunden. Die Steuerlogik 700 führt die Steuerung basierend auf einem Chipfreigabesignal (/CE), einem Ausgabefreigabesignal (/OE) und einem Programmsignal (/PGM) aus.
Fig. 58 ist ein Ersatzschaltbild, das eine schematische Struktur der Speicherzellenmatrix 100, die in Fig. 57 gezeigt ist, zeigt. Wie Fig. 58 zeigt, weist die Speicherzellenmatrix 100 eine Mehr­ zahl von Wortleitungen WL1, WL2, . . ., WLi, die sich in Zei­ lenrichtung erstrecken und eine Mehrzahl von Bitleitungen BL1, BL2, . . ., BLi, die sich in Spaltenrichtung erstrecken und die Wortleitungen senkrecht kreuzen, auf. An den Kreuzungen der Wort­ leitungen und Bitleitungen sind Speichertransistoren Q11, Q12, . . ., Qii angeordnet, die jeder jeweils eine schwebende (floating) Gateelektrode aufweisen. Jeder Speichertransistor weist ein Drain, das mit der entsprechenden Bitleitung verbunden ist, und eine Steuergateelektrode, die mit der entsprechenden Wortleitung verbunden ist, auf. Eine Source jedes Speichertransistors ist mit einer entsprechenden Sourceleitung SL1, SL2, . . ., SLi verbunden. Die Sourceleitungen SL1, SL2, . . ., SLi sind mit Sourceleitungen S1 und S2, die an gegenüberliegenden Seiten angeordnet sind, ver­ bunden.
Fig. 59 ist eine schematische Draufsicht auf einen Flash-EEPROM vom Stapelgatetyp (Mehrschichtgatetyp). Fig. 60 ist eine Schnittansicht, die entlang der Linie A-A in Fig. 59 genommen ist. Unter Bezugnahme auf die Fig. 59 und 60 wird eine Struktur des herkömmlichen Flash-EEPROM im folgenden beschrieben.
Wie Fig. 59 zeigt, sind Steuergateelektroden 137 gegenseitig zur Ausbildung von Wortleitungen in einer lateralen Richtung (Zeilenrichtung) verbunden. Bitleitungen 139 erstrecken sich senkrecht zu den Wortleitungen 137. Jede Bitleitung 139 verbindet Draindiffusionsbereiche 132, die in einer longitudinalen Richtung (Spaltenrichtung) ausgerichtet sind, miteinander. Die Bitleitun­ gen 139 sind elektrisch mit den Draindiffusionsbereichen 132 durch Drainkontakte 140 verbunden. Wie Fig. 60 zeigt, ist die Bitleitung 139 sich über eine glatte Beschichtungsschicht 141 er­ streckend ausgebildet. Wie erneut Fig. 59 zeigt, sind Sourcedif­ fusionsbereiche 133 in Bereichen, die sich entlang der Wortlei­ tungen 137 erstrecken und die zwischen den Wortleitungen 137 und Elementtrennoxidschichten 130 angeordnet sind, ausgebildet. Jeder Draindiffusionsbereich 132 ist in einem Bereich zwischen der Wortleitung 137 und der Elementtrennoxidschicht 130 ausgebildet.
Wie Fig. 60 zeigt, sind auf bzw. in einer Hauptoberfläche eines p-Typ Siliziumsubstrates 131 die Draindiffustionsbereiche 132 und die Sourcediffusionsbereiche 133 auf gegenüberliegenden Seiten von Kanalbereichen mit vorbestimmten Abständen zwischen sich aus­ gebildet. Auf den Kanalbereichen sind floatende Gateelektroden 135 mit einer dünnen Oxidschicht 134 von ungefähr 100 Å Dicke da­ zwischen ausgebildet (die in der folgenden Beschreibung verwendete Einheit Å in SI-Einheiten beträgt 1 Å = 0,1 nm). Steuergateelektrode 137 ist auf jeder floatenden Gateelektrode 135 mit einer Zwischenschicht-Isolier­ schicht 136 dazwischen zur elektrischen Trennung dieser voneinan­ der ausgebildet. Die floatende Gateelektrode 135 und die Steuer­ gateelektrode 137 sind aus Polysiliziumschichten ausgebildet. Eine thermische Oxidschicht 138 ist durch thermische Oxidation auf Oberflächen des p-Typ Siliziumsubstrates 131, der floatenden Gateelektrode 135, die aus einer Polysiliziumschicht ausgebildet ist, und der Steuergatelektrode 137 ausgebildet. Die floatende Gateelektrode 135 und die Steuergateelektrode 137 sind mit der glatten Überzugsschicht 141, die aus einer Oxidschicht oder ähn­ lichem ausgebildet ist, bedeckt.
Ein Betrieb des Flash-EEPROM wird im folgenden unter Bezugnahme auf Fig. 60 beschrieben.
Beim Schreibbetrieb wird eine Spannung VD1 von ungefähr 6 bis 8 V an den Draindiffusionsbereich 132 angelegt, und eine Spannung VG1 von ungefähr 10 bis 15 V wird an die Steuergateelektrode 137 ange­ legt. Die so angelegten Spannungen VD1 und VG1 erzeugen ein Lawi­ nendurchbruchsphänomen (Avalanche Breakdown) in der Umgebung des Draindiffusionsbereiches 132 und der Oxidschicht 134. Das Lawi­ nendurchbruchsphänomen erzeugt Elektronen mit hoher Energie. Ein Teil der Elektronen wird durch ein elektrisches Feld, das durch die Spannung VG1, die an die Steuergateelektrode 137 angelegt ist, angezogen und in das floatende Gate 135 implantiert. Die so in der floatenden Gateelektrode 135 angesammelten Elektronen er­ höhen die Schwellspannung VTH des Steuergatetransistors. Der Zu­ stand, in dem die Schwellspannung VTH höher als ein vorbestimmter Wert ist, ist ein beschriebener Zustand und wird also als der Zu­ stand "0" bezeichnet.
Bei einem Löschbetrieb wird eine Spannung VS von ungefähr 10 bis 12 V in den Sourcediffusionsbereich 133 angelegt. Die Steuergate­ elektrode 137 wird auf der Massespannung gehalten, und der Drain­ diffusionsbereich 133 wird in dem schwebenden (floatenden) Zu­ stand gehalten. Das elektrische Feld, das durch die an dem Sourcediffusionsbereich 133 angelegte Spannung VS erzeugt wird, bringt die Elektronen in der floatenden Gateelektrode 135 dazu, durch die dünne Oxidschicht 134 durch die Wirkung eines F-N (Fowler-Nordheim)-Tunnelphänomens zu laufen. Aufgrund des Abzugs von Elektronen in der floatenden Gateelektrode 135 in dieser Art, sinkt die Schwellspannung VTH des Steuergatetransistors. Diesen Zustand, in dem die Schwellspannung VTH niedriger als der vorbe­ stimmte Wert ist, ist ein gelöschter Zustand, und wird also als der Zustand "1" bezeichnet. Da die Sources der Transistoren ge­ genseitig, wie in Fig. 59 gezeigt, verbunden sind, wird durch diesen Löschbetrieb ein Batch-Löschen (Stapellöschen) aller Speicher ausgeführt.
Im Lesebetrieb wird eine Spannung VG2 von ungefähr 5 V an die Steuergateelektrode 137 angelegt, und eine Spannung VD2 von unge­ fähr 1 bis 2 V wird an den Draindiffusionsbereich 132 angelegt. Bei diesem Betrieb wird die Bestimmung der oben beschriebenen "1" oder "0" basierend darauf, ob ein Strom durch den Kanalbereich des Steuergatetransistors fließt oder nicht, d. h., ob der Steu­ ergatetransistor in dem AN-Zustand oder dem AUS-Zustand ist, durchgeführt. Dadurch wird Information gelesen.
Die oben beschriebene herkömmliche Halbleiterspeichervorrichtung leidet an dem Drainstörungsphänomen, das beim Datenschreibbetrieb verursacht wird, wie es im folgenden beschrieben wird. Fig. 61 ist ein teilweises Ersatzschaltbild einer Speicherzellenmatrix 100, das das Drainstörungsphänomen zeigt. Fig. 62 ist eine Schnittansicht, die das Drainstörungsphänomen, das durch das F-N- Tunneln verursacht wird, zeigt. Fig. 63 ist eine Schnittansicht, die das Drainstörungsphänomen, das durch Zwischenbandtunneln ver­ ursacht wird, zeigt.
Wie Fig. 61 zeigt, weist der Flash-EEPROM Speicherzellen auf, von denen jeder aus einem Transistor ausgebildet ist, und weist daher keinen Auswahltransistor auf, wie er in einem herkömmlichen EEPROM verwendet wird. Darum wird beim Betrieb zum Schreiben von Information die Schreibspannung von 6 bis 8 V an die Draindiffu­ sionsbereiche (D) aller Speichertransistoren, die mit derselben Bitleitung (BL1) verbunden sind, angelegt. Genauer empfängt die Zelle, die zum Schreiben von Information ausgewählt ist, an ihrem Draindiffusionsbereich (D) die Spannung von 6 bis 8 V über die Bitleitung BL1 und empfängt außerdem an ihrer Steuergateelektrode (C) die Spannung von 10 bis 15 V über die Wortleitung WL1. Während dieses Anlegens von Spannungen wird die Spannung von 6 bis 8 V an die Draindiffusionsbereiche (D) von nicht ausgewählten Zellen über die Bitleitung BL1 angelegt. Die nicht ausgewählten Zellen, die an ihren Draindiffusionsbereichen (D) die Spannung von 6 bis 8 V empfangen, empfangen außerdem an ihren Steuergateelektroden (C) die Spannung von 0 V. Wenn die nichtausgewählte Zelle in dem beschriebenen Zustand ist, sind Elektronen in der floatenden Ga­ teelektrode der nicht ausgewählten Zelle angesammelt, und derart wird die floatende Gateelektrode auf einem Potential von ungefähr -3 V gehalten. Wenn die nicht ausgewählte Zelle in diesem Zustand gehalten ist, die Spannung von 6 bis 8 V und die Spannung von 0 V (nicht ausgewählter Zustand) an ihrem Draindiffusionsbereich (D) bzw. an ihrer Steuergateelektrode (C) empfängt, wird ein hohes elektrisches Feld, welches 10 MV/cm erreichen kann, zwischen der floatenden Gateelektrode und dem Draindiffusionsbereich erzeugt. Dadurch tritt das Drainstörungsphänomen aufgrund des F-N-Tunnelns und des Zwischenbandtunnelns auf.
Wie Fig. 62 zeigt, werden, wenn das 10 MV/cm erreichende hohe elektrische Feld zwischen der floatenden Gateelektrode 135 und dem Draindiffusionsbereich 132 erzeugt wird, in die floatende Ga­ teelektrode 135 implantierte Elektronen aufgrund des F-N-Tunnelns zu dem Draindiffusionsbereich 132 gezogen. Dies resultiert in un­ erwünschtem Löschen in der nicht ausgewählten Zelle. Dieses ist das sogenannte "Drainstörungsphänomen" durch das F-N-Tunneln.
Wie Fig. 63 zeigt, verursacht das hohe elektrische Feld, das zwi­ schen der floatenden Gateelektrode 135 und dem Draindiffusionsbe­ reich 132 erzeugt wird, das Zwischenbandtunneln, welches Löcher erzeugt. Die derart erzeugten Löcher werden in die floatende Ga­ teelektrode implantiert, was in denselben Zustand resultiert, wie wenn die Elektronen gezogen werden. Als Folge werden der Inhalt bzw. die Inhalte der nicht ausgewählten Zelle gelöscht. Dieses ist das durch das Zwischenbandtunneln verursachte Drainstörungs­ phänomen.
Das Drainstörungsphänomen verursacht die Zerstörung der geschrie­ benen Daten mit einer gewissen Wahrscheinlichkeit, was in einer Reduzierung der Zuverlässigkeit der Elemente resultiert.
Der herkömmliche Flash-EEPROM leidet außerdem an dem Problem, daß seine Langzeit- bzw. Ausdauercharakteristik bei einem Datenlösch­ betrieb gestört werden kann, wie es im folgenden beschrieben wird. Fig. 64 ist eine Schnittansicht, die die Störung der Lang­ zeitcharakteristik zeigt, die bei dem Datenlöschbetrieb verur­ sacht wird. Wie Fig. 64 zeigt, empfängt beim Löschbetrieb des herkömmlichen EEPROMs die Steuergateelektrode 137 eine Spannung von 0 V, und der Sourcediffusionsbereich 133 empfängt eine Span­ nung von ungefähr 10 bis 12 V. Während dieses Betriebes tritt an der Umgebung der Sourcediffusionsbereiche 133 das Zwischen­ bandtunneln auf, und derart werden Löcher erzeugt. Die derart er­ zeugten Löcher werden durch die Oxidschicht 134, die unter der floatenden Gateelektrode 134 angeordnet ist, eingefangen, was in einer Störung der Schichteigenschaft der Oxidschicht 134 resul­ tiert. Die Störung der Schichteigenschaft der Oxidschicht 134 be­ hindert das Ziehen von Elektroden aus der floatenden Gateelek­ trode 135 bei dem Datenlöschbetrieb. Dieses Phänomen wird als "Störung der Langzeitcharakteristik" bezeichnet und ist z. B. in IEEE ELECTRON DEVICE LETTERS, Vol. 10, Nr. 3, März 1989, S. 117-119 offenbart. Weiter ist bei dem herkömmlichen Flash-EEPROM, wie in Fig. 58 gezeigt, die Source jedes Speicherzellentransistors mit den Sourceleitungen SL1, SL2, . . . verbunden. Die Sourcedif­ fusionsbereiche 133 werden als die Sourceleitungen SL1, SL2, . . . verwendet. In anderen Worten werden die Sourcediffusionsbereiche 133 so ausgebildet, daß sie der Mehrzahl der Speicherzellentran­ sistoren zur Ausbildung der Sourceleitungen SL1, SL2, . . . ge­ meinsam sind.
Jedoch verursachen die derart durch die Sourcediffusionsbereiche 133 ausgebildeten Sourceleitungen SL1, SL2, . . . den Nachteil, daß die Sourceleitungen SL1, SL2, . . . einen hohen Widerstand in dem Fall haben, in dem die Größe der Sourcediffusionsbereiche 133 entsprechend der Miniaturisierung reduziert ist. Dies resultiert in einer Verzögerung von Datensignalen.
Wie oben beschrieben, leidet der herkömmliche Flash-EEPROM an der Erzeugung des Drainstörungsphänomens beim Datenschreibbetrieb, und er leidet außerdem an der Störung der Langzeitcharakteristik beim Datenlöschbetrieb. Weiter erhöht die Miniaturisierung von Elementen in nicht zu bevorzugender Weise die Widerstände der Sourcediffusionsbereiche 133, die die Sourceleitungen SL1, SL2, . . . bilden.
Aus der EP 0 369 676 A2 ist eine Halbleiterspeichervorrichtung nach dem Oberbegriff des Anspruchs 1 bekannt.
Aus der EP 0 517 607 A1 ist eine Halbleiterspeichervorrichtung nach dem Oberbegriff des Anspruchs 2 bekannt.
Aus der GB 2 226 184 A ist eine Halbleiterspeichervorrichtung mit den Merkmalen des Oberbegriffs des Anspruchs 1, ausgenommen der vierte Dotierungsbereich des ersten Leitungstyps, der über dem dritten Dotierungsbereich angeordnet ist, bekannt.
Aus der EP 0 509 696 A2 ist eine EPROM-Halbleiterspeichervor­ richtung bekannt, bei der der Sourcebereich gegenüber dem Substrat von einem Dotierungsbereich gleichen Leitungstyps wie der Sourcebereich mit schwächerer Dotierung abgedeckt wird.
Aus KUME, H., et al. "A Flash-Erase EEPROM Cell with an Asymmetric Source and Drain Structure", IEDM 87, S. 560-562, insbesondere Fig. 1 ist eine EEPROM-Halbleiterspeichervorrich­ tung mit einem Source- und einem Drainbereich bekannt, die je­ weils mit dem floatenden Gate überlappen und jeweils gegenüber dem Substrat durch einen weiteren Dotierungsbereich abgedeckt sind, wobei der den Sourcebereich abdeckende Dotierungsbereich den gleichen Leitungstyp und der den Drainbereich abdeckende Dotierungsbereich den entgegengesetzten Leitungstyp wie der ab­ gedeckte Bereich aufweisen.
Aus der US 5 119 165 ist eine ROM-Halbleiterspeichervorrichtung bekannt, die sowohl eine leitende Drainschicht als auch eine leitende Sourceschicht aufweist.
Es ist Aufgabe der vorliegenden Erfindung eine Halbleiterspei­ chervorrichtung, bei der die Zuverlässigkeit der Elemente verbes­ sert ist, und ein Verfahren zu deren Herstellung anzugeben.
Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrich­ tung nach Anspruch 1 oder 2 bzw. ein Verfahren nach Anspruch 9 oder 10.
Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn­ zeichnet.
Es wird eine Halbleiterspeichervorrichtung ermöglicht, die effek­ tiv das Drainstörungsphänomen, das beim Datenschreibbetrieb er­ zeugt wird, genauso wie die Störung der Langzeitcharakteristik beim Datenlöschbetrieb verhindern kann, es wird weiter eine Halb­ leiterspeichervorrichtung ermöglicht, die effektiv die Störung der Langzeitcharakteristik beim Datenlöschbetrieb verhindern kann und die Miniaturisierung von Elementen erlaubt, es wird desweite­ ren eine Halbleiterspeichervorrichtung ermöglicht, die soweit wie möglich das Durchbruchsphänomen verhindern und effektiv die Stö­ rung der Langzeitcharakteristik beim Datenschreibbetrieb verhin­ dern kann. Es wird weiter eine Halbleiterspeichervorrichtung er­ möglicht, die effektiv das Drainstörungsphänomen, das durch Zwi­ chenbandtunneln verursacht werden kann, und die Störung der Lang­ zeitcharakteristik verhindern kann, es wird weiter eine Halblei­ terspeichervorrichtung ermöglicht, bei der der eine Sourceleitung bildende Sourcebereich einen reduzierten Widerstand aufweist. Es wird weiter ein Verfahren zur Herstellung einer Halbleiterspei­ chervorrichtung zur leichten Herstellung einer Halbleiterspei­ chervorrichtung, die effektiv das Drainstörungsphänomen und die Störung der Langzeitcharakteristik verhindern kann, zur leichten Herstellung einer Halbleiterspeichervorrichtung, die soweit wie möglich das Durchbruchsphänomen verhindern und effektiv die Stö­ rung der Langzeitcharakteristik verhindern kann, oder zur leich­ ten Herstellung einer Halbleiterspeichervorrichtung, bei der der Widerstand eines eine Sourceleitung bildenden Sourcebereiches ef­ fektiv reduziert werden kann, ermöglicht.
Der erste und der zweite Dotierungsbe­ reich sind in der Hauptoberfläche des Halbleitersubstrates ausgebildet und auf gegenüberliegenden Seiten des Kanalbereiches des ersten Leitungstyps mit einem vorbestimmten Abstand zwischen sich ange­ ordnet, und der dritte Dotierungsbereich des zweiten Leitungstyps ist in der Hauptoberfläche des Halbleitersubstrates so ausgebil­ det, daß er in dem Kanalbereich angeordnet ist. Darum wird beim Datenlöschbetrieb kein hohes elektrisches Feld an den Grenzbe­ reich zwischen dem dritten Dotierungsbereich und dem Sourcebe­ reich, d. h. dem ersten oder dem zweiten Dotierungsbereich ange­ legt, so daß ein Zwischenbandtunneln in dem Grenzbereich effektiv verhindert werden kann. Darum wird, verglichen mit der Vorrichtung aus der Beschreibungseinleitung, das Bandtunneln selbst, welches beim Datenlöschbetrieb verursacht werden kann, unterdrückt, und das Zwischenbandtunneln tritt an einer Position unter dem dritten Dotierungsbereich auf, d. h. an einer von einer ersten dielektrischen Schicht entfernten Position. Als ein Ergebnis können Löcher, die durch das Zwischenbandtunneln beim Datenlöschbetrieb erzeugt werden, effektiv daran gehindert werden, in der ersten dielektrischen Schicht eingefangen bzw. getrappt zu werden. Dadurch wird die Schichteigenschaft der ersten dielektrischen Schicht beim Datenlöschbetrieb nicht gestört, und es kann ein solcher Nachteil verhindert werden, daß das Ziehen der Elektronen aus der Ladungsspeicherelektrode behindert wird. Der dritte Dotierungsbereich unterdrückt das Zwischenbandtunneln, welches zwischen dem dritten Dotierungsbereich und dem Drainbereich, d. h. dem ersten oder dem zweiten Dotierungsbereich, in einer nicht ausgewählten Zelle wäh­ rend des Schreibens von Daten auftreten könnte, so daß das Drain­ störungsphänomen, welches durch das Zwischenbandtunneln in der nicht ausgewählten Zelle während des Schreibens von Daten verur­ sacht werden könnte, unterdrückt werden kann. Weiter ist minde­ stens der erste oder der zweite Dotierungsbereich so ausgebildet, daß er die Ladungsspeicherelektrode nicht überlappt. Dieses redu­ ziert ein elektrisches Feld zwischen der Ladungsspeicherelektrode und dem Drainbereich, die von dem ersten oder dem zweiten Dotie­ rungsbereich gebildet wird, in der nicht ausgewählten Zelle wäh­ rend des Schreibens von Daten verglichen mit der Beschreibungs­ einleitung, so daß das Drainstörungsphänomen, welches durch das F-N-Tunneln verursacht werden kann, effektiv verhindert werden kann. Da die Ladungsspeicherelektrode den ersten oder den zweiten Dotierungsbereich nicht überlappt, der den Drainbereich bildet, konzentriert sich das elektrische Feld in der nicht ausgewählten Zelle nicht an einer Position direkt unter der Ladungsspeicher­ elektrode, und Löcher, die durch das Zwischenbandtunneln verur­ sacht werden, sind nicht direkt unter der Ladungsspeicherelek­ trode angeordnet. Dieses verhindert die Einführung der Löcher, die durch das Zwischenbandtunneln erzeugt wurden, in die Ladungs­ speicherelektrode, und derart wird das Drainstörungsphänomen ef­ fektiv verhindert, welches durch das Zwischenbandtunneln verur­ sacht werden kann.
Wie oben bereits beschrieben, sind der erste und der zweite Dotierungsbe­ reich des zweiten Leitungstyps, die eine vorbestimmte Über­ gangstiefe aufweisen, in der Hauptoberfläche des Halbleitersub­ strates des ersten Leitungstyps ausgebildet und an den gegenüber­ liegenden Seiten des Kanalbereiches mit einem vorbestimmten Ab­ stand zwischen sich angeordnet, und der dritte Dotierungsbereich des zweiten Leitungstyps ist in der Hauptoberfläche des Halblei­ tersubstrates so ausgebildet, daß er in dem Kanalbereich angeord­ net ist. Darum kann vergleichbar zu der oben beschriebenen Halb­ leiterspeichervorrichtung ein solcher Nach­ teil, daß das Ziehen von Elektronen aus der Ladungsspeicherelek­ trode behindert wird, verhindert werden und es ist möglich, das Störungsphänomen zu unterdrücken, welches durch das Zwischen­ bandtunneln verursacht werden kann, das in der nicht ausgewählten Zelle während des Schreibens von Daten erzeugt wird. Der vierte Dotierungsbereich des ersten Leitungstyps ist in dem Bereich des Halbleitersubstrates, der in dem Kanalbereich angeordnet ist, ausgebildet und unter dem dritten Dotierungsbereich des zweiten Leitungstyps angeordnet. Darum wird selbst in dem Fall, daß der Kanalbereich, welcher aufgrund der Existenz des dritten Dotierungsbereiches ausgebildet ist, unter dem dritten Dotie­ rungsbereich angeordnet ist, und dadurch das elektrische Feld von der Ladungsansammlungselektrode zu dem Kanalbereich geschwächt wird, das Lawinenphänomen durch Erhöhen einer Konzentration von Dotierstoff in dem vierten Dotierungsbereich gefördert, so daß die Reduzierung der Schreibeffizienz beim Datenschreibbetrieb ef­ fektiv verhindert werden kann. Da der vierte Dotierungsbereich in einer Tiefe, die kleiner als die des Übergangs zwischen den er­ sten und zweiten Dotierungsbereichen ist, ausgebildet ist, wird die Tiefe des dritten Dotierungsbereiches im Verhältnis dazu re­ duziert. Dieses verhindert effektiv die Schwächung des elektri­ schen Feldes, das von der Ladungsspeicherelektrode zu dem Kanal­ bereich, der unter dem dritten Dotierungsbereich angeordnet ist, angelegt wird. Darum kann ein sogenanntes "Durchbruchsphänomen", welches die Steuerung von der Ladungsspeicherelektrode unmöglich macht und aufgrund der Miniaturisierung der Elemente verursacht wird, signifikant verhindert werden. D. h., daß bei der Halblei­ terspeichervorrichtung entsprechend diesem Aspekt das Phänomen, welches das Ziehen von Elektronen aus der Ladungsspeicherelek­ trode beim Datenlöschbetrieb behindert (d. h. die Störung einer Langzeitcharakteristik) effektiv verhindert werden kann, während die Erzeugung des Druchbruchsphänomens signifikant verhindert werden kann.
Bevorzugterweise ist die Hauptoberfläche des Halbleitersub­ strates, die in dem Kanalbereich angeordnet ist, so ausgebildet, daß sie eine unregelmäßige oder unebene Gestalt aufweist. Ebenso ist ein Dotierungsbereich des zweiten Leitungstyps, bevorzugter­ weise auf bzw. in der Hauptoberfläche des Halbleitersubstrates in dem Kanalbereich angeordnet, ausgebildet.
Da die leitende Sourceschicht auf und in Kontakt mit dem Source­ bereich ausgebildet ist, wird der Anstieg des Widerstandes des Sourcebereiches, der den entsprechenden Speichertransistoren gemeinsam ausgebildet ist, effektiv verhindert, selbst falls die Größe des Sourcebereiches entsprechend der Miniaturisierung der Elemente reduziert ist.
In dem Fall, in dem die Hauptoberfläche des Halbleitersubstrates, die in dem Kanalbereich angeordnet ist, die Unregelmäßigkeit oder Unebenheit aufweist, fördert der konvexe Abschnitt, der auch die Unregelmäßigkeit bildet, die Konzentration eines elektrischen Feldes daran, was in einem Anstieg eines an den Kanalbereich an­ gelegten senkrechten elektrischen Feldes resultiert. Dieses er­ leichtert den Sprung oder Übergang von Elektronen in die Ladungs­ speicherelektrode beim Schreibbetrieb, und erleichtert außerdem das Ziehen von Elektroden aus der Ladungsspeicherelektrode bei dem Löschbetrieb. Als ein Ergebnis werden die Schreib- und Löscheffizienz verbessert.
In dem Fall, in dem der Dotierungsbereich des zweiten Leitungs­ typs in der Hauptoberfläche des Halbleitersubstrates, die in dem Kanalbereich angeordnet ist, ausgebildet wird, wird ein hohes elektrisches Feld nicht an den Grenzbereich zwischen dem Dotie­ rungsbereich und dem Sourcebereich während des Löschens von Daten angelegt, so daß die Erzeugung des Zwischenbandtunnels in diesem Bereich effektiv verhindert wird. Darum wird, verglichen mit der Beschreibungseinleitung, das Zwischenbandtunneln selbst, welches während des Löschens von Daten auftritt, unterdrückt, und das Zwischenbandtunneln tritt an einem Ort unter dem Dotierungsbe­ reich auf, d. h. in einer Position entfernt von dem ersten di­ elektrischen Film. Als ein Ergebnis werden Löcher, die aufgrund des Zwischenbandtunnelns im Datenlöschbetrieb erzeugt werden, ef­ fektiv daran gehindert, durch die erste dielektrische Schicht eingefangen zu werden.
Nach einer weiteren Ausführungsform der Erfindung weist eine Halbleiter­ speichervorrichtung ein Halbleitersubstrat eines ersten Leitungs­ typs mit einer Hauptoberfläche, Source- und Drainbereiche eines zweiten Leitungstyps, die in der Hauptoberfläche des Halbleitersubstrates ausgebildet und auf gegenüberliegenden Seiten eines Kanalbereiches mit einem vorbestimmten Abstand dazwischen angeordnet sind, eine leitende Sourceschicht, die auf und in Kontakt mit dem Sourcebereich ausgebildet ist, eine erste dielektrische Schicht, die auf und in Kontakt mit mindestens dem Kanalbereich und der leitenden Sourceschicht ausgebildet ist, eine Ladungsspeicherelektrode, die auf der ersten dielektrischen Schicht ausgebildet ist, und eine Steuerelektrode, die auf der Ladungsspeicherelektrode mit einer zweiten dielektrischen Schicht dazwischen ausgebildet ist, auf. Der Sourcebereich überlappt nicht mit einem Abschnitt der Ladungsspeicherelektrode, der über der ersten dielektrischen Schicht auf dem Kanalbereich angeordnet ist.
Weiter ist eine leitende Drainschicht auf und in Kontakt mit dem Drainbereich ausgebildet. Die erste dielektrische Schicht ist auf und in Kontakt mit der leitenden Drainschicht ausgebildet. Die Ladungsspeicherelektrode ist auf und in Kontakt mit der leitenden Drainschicht mit der ersten dielektrischen Schicht dazwischen ausgebildet. Der Drainbereich überlappt einen Abschnitt der Ladungsspeicherelektrode, der über der ersten di­ elektrischen Schicht auf dem Kanalbereich ausgebildet ist, nicht.
Da die leitende Sourceschicht auf und in Kontakt mit dem Source­ bereich ausgebildet ist, wird ein Anstieg des Widerstandes des Sourcebereiches, der gemeinsam für entsprechende Transistoren ausgebildet ist, effektiv verhindert, selbst falls die Größe des Sourcebereiches entsprechend der Miniaturisierung von Elementen reduziert wird. Die erste dielektrische Schicht ist auf der lei­ tenden Sourceschicht ausgebildet, und die Ladungsspeicherelek­ trode ist auf der ersten dielektrischen Schicht ausgebildet. Darum werden während des Löschens von Daten Elektronen von den überlappenden Abschnitten der Ladungsspeicherelektrode und der leitenden Sourceschicht gezogen. Da die Fläche der überlappenden Abschnitte frei bestimmt werden kann, kann sie zum Erhalt guter Löscheigenschaften erhöht werden. Zur selben Zeit überlappt der Sourcebereich einen Abschnitt der Ladungsspeicherelektrode, der über der ersten dielektrischen Schicht auf dem Kanalbereich ange­ ordnet ist, nicht. Darum konzentriert sich das elektrische Feld nicht in einem Ort, der direkt unter der Ladungsspeicherelektrode auf dem Kanalbereich angeordnet ist, so daß Löcher, welche auf­ grund des Zwischenbandtunnelns erzeugt werden, nicht direkt unter der Ladungsspeicherelektrode auf dem Kanalbereich angeordnet sind. Dadurch werden die Löcher, welche aufgrund des Zwischen­ bandtunnelns beim Datenlöschbetrieb erzeugt werden, effektiv daran gehindert, durch die erste dielektrische Schicht eingefan­ gen zu werden.
Weiter kann eine solche Struktur verwendet werden, daß die lei­ tende Drainschicht auf und in Kontakt mit dem Drainbereich ausge­ bildet wird, die Ladungsspeicherelektrode auf der leitenden Drainschicht mit der ersten dielektrischen Schicht dazwischen ausgebildet ist, und der Drainbereich den Abschnitt der Ladungs­ speicherelektrode, der über der ersten dielektrischen Schicht auf dem Kanalbereich angeordnet ist, nicht überlappt. Dieses ermög­ licht den folgenden Betrieb. Das Schreiben von Daten wird durch einen F-N-Strom an den überlappenden Abschnitten der leitenden Drainschicht und der Ladungsspeicherelektrode ausgeführt. Da die Fläche der überlappenden Abschnitte frei bestimmt werden kann, kann die Fläche zum Erhalt guter Schreibeigenschaften erhöht wer­ den. Zur selben Zeit überlappt der Drainbereich den Abschnitt der Ladungsspeicherelektrode, der über der ersten dielektrischen Schicht auf dem Kanalbereich angeordnet ist, nicht, so daß das elektrische Feld in der nicht ausgewählten Zelle sich nicht in einer Position direkt unter dem Abschnitt der Ladungsspeicher­ elektrode, der auf dem Kanalbereich angeordnet ist, konzentriert, und die Löcher, die durch das Zwischenbandtunneln erzeugt werden, sind nicht direkt unter der Ladungsspeicherelektrode angeordnet. Dadurch können Löcher, die durch das Zwischenbandtunneln erzeugt werden, daran gehindert werden, in die Ladungsspeicherelektrode eingebracht zu werden, und das Drainstörungsphänomen, welches durch das Zwischenbandtunneln verursacht werden kann, wird effek­ tiv verhindert. Außerdem wird das elektrische Feld zwischen der direkt über dem Kanalbereich angeordneten Ladungsspeicherelek­ trode und dem Drainbereich geschwächt, so daß das Drainstörungs­ phänomen, welches durch das F-N-Tunneln verursacht werden kann, verhindert werden kann.
Entsprechend einem weiteren Aspekt der Erfindung weist eine Halb­ leiterspeichervorrichtung ein Halbleitersubstrat eines ersten Leitungstyps mit einer Hauptoberfläche, Source- und Drainbereich eines zweiten Leitungstyps, die in der Hauptoberfläche des Halb­ leitersubstrates ausgebildet und auf gegenüberliegenden Seiten eines Kanalbereiches mit einem vorbestimmten Abstand dazwischen angeordnet sind, eine leitende Drainschicht, die auf und in Kon­ takt mit dem Drainbereich ausgebildet ist, eine erste dielektri­ sche Schicht, die auf und in Kontakt mit dem Kanalbereich und der leitenden Drainschicht ausgebildet ist, eine Ladungsspeicherelek­ trode, die auf der ersten dielektrischen Schicht ausgebildet ist, und eine Steuerelektrode, die auf der Ladungsspeicherelektrode mit einer zweiten dielektrischen Schicht dazwischen ausgebildet ist, auf. Der Drainbereich ist so ausgebildet, daß er einen Ab­ schnitt der Ladungsspeicherelektrode, der über der ersten di­ elektrischen Schicht auf dem Kanalbereich angeordnet ist, nicht überlappt.
Wie oben beschrieben, ist die leitende Drainschicht auf und in Kontakt mit dem Drainbereich ausgebildet, und die Ladungsspeiche­ relektrode ist auf dem Drainbereich mit der ersten dielektrischen Schicht dazwischen ausgebildet. Darum wird das Schreiben von Da­ ten durch einen F-N-Strom in überlappenden Abschnitten der lei­ tenden Drainschicht und der Ladungsspeicherelektrode ausgeführt. Da die Fläche der überlappenden Abschnitte frei bestimmt werden kann, kann die Fläche der überlappenden Abschnitte zum Erhalt guter Schreibeigenschaften erhöht werden. Zur selben Zeit über­ lappt der Drainbereich den Abschnitt der Ladungsspeicherelek­ trode, der über der ersten dielektrischen Schicht auf dem Kanal­ bereich angeordnet ist, nicht, so daß das elektrische Feld in der nicht ausgewählten Zelle sich nicht an einer Position direkt un­ ter der Ladungsspeicherelektrode konzentriert, und die Löcher, die durch das Zwischenbandtunneln erzeugt werden, nicht direkt unter der Ladungsspeicherelektrode angeordnet sind. Dadurch wer­ den Löcher, die durch das Zwischenbandtunneln erzeugt wurden, daran gehindert, in die Ladungsspeicherelektrode eingebracht zu werden, und das Drainstörungsphänomen, welches durch das Zwi­ schenbandtunneln verursacht werden kann, wird effektiv verhin­ dert. Außerdem wird das elektrische Feld zwischen der Ladungs­ speicherelektrode und dem Drainbereich, der über dem Kanalbereich angeordnet ist, geschwächt, so daß das Drainstörungsphänomen, welches durch das F-N-Tunneln verursacht werden kann, verhindert werden kann.
Da bei dem Verfahren der dritte Dotierungsbereich durch Einbringen des Dotierungs­ stoffs des zweiten Leitungstyps auf die Hauptoberfläche des Halb­ leitersubstrates des ersten Leitungstyps ausgebildet wird, tritt ein solcher Nachteil, daß das Ziehen von Elektronen von der La­ dungsspeicherelektrode unterdrückt wird, nicht auf, und das Drainstörungsphänomen, daß durch das Zwischenbandtunneln verur­ sacht wird, welches in einer nicht ausgewählten Zelle während des Schreibens von Daten auftritt, kann unterdrückt werden. Weiter ist der vierte Dotierungsbereich, der den dritten Dotierungsbe­ reich (gegenüber dem Substrat) abdeckt, durch Einbringen des Dotierstoffs des ersten Leitungstyps in den Bereich, der tiefer als ein Bereich ist, in welchem der dritte Dotierungsbereich ausgebildet ist, ausgebildet. Darum kann, selbst in einem solchen Fall, das ein elektrisches Feld zu dem Kanalbereich der Ladungsspeicherelektrode aufgrund der Existenz des dritten Dotierungsbereiches, unter welchem der Kanalbereich angeordnet ist, geschwächt wird, ein Lawinenphänomen durch Erhöhen der Konzentration von Dotierstoff in dem vierten Dotierungsbereich gefördert werden, und derart kann die Reduzierung der Schreibeffizienz beim Datenschreibbetrieb effektiv verhindert werden. Der vierte Dotierungsbereich ist in einer Tiefe, die kleiner als die Tiefe des Übergangs zwischen den ersten und zweiten Dotierungsbereichen (und dem Substrat), die jeweils einen Source- oder Drainbereich bilden, ist, ausgebildet. Im Verhältnis dazu ist der dritte Dotierungsbereich an einer flacheren Position ausgebildet, was effektiv die Reduzierung der Intensität des elektrischen Feldes von der Ladungsspeicherelektrode zu dem Kanalbereich, der unter dem dritten Dotierungsbereich angeordnet ist, verhindert, und derart wird das sogenannte Durchbruchsphänomen, das die Steuerung der Ladungsspeicherelektrode unmöglich macht, effektiv verhindert.
In dem Fall, in dem der Kanalbereich die unregelmäßige Oberfläche aufweist, fördert ein konvexer Abschnitt in der unregelmäßigen Oberfläche die Konzentration eines elektrischen Feldes daran, was in einem Anstieg des vertikalen elektrischen Feldes in dem Kanal­ bereich resultiert. Dies erleichtert das Ziehen von Elektronen aus der Ladungsspeicherelektrode beim Datenlöschbetrieb, und er­ leichtert außerdem das Einbringen von Elektronen in die Ladungs­ speicherelektrode beim Datenschreibbetrieb. Als ein Ergebnis kann eine Halbleitervorrichtung mit guten Schreib- und Leseeffizienzen leicht hergestellt werden.
Nach einem weiteren Aspekt der Erfindung weist ein Verfahren zur Herstellung einer Halbleiterspeichervorrichtung die folgenden Schritte auf: Ausbilden von Source- und Drainbereichen (d. h. ei­ nes Source- und eines Drainbereiches), eines zweiten Leitungstyps in einer Hauptoberfläche eines Halbleitersubstrates eines ersten Leitungstyps, wobei die Source- und Drainbereiche auf gegenüber­ liegenden Seiten eines Kanalbereiches mit einem vorbestimmten Ab­ stand zwischen sich angeordnet sind, Ausbilden einer leitenden Sourceschicht, die auf und in Kontakt mit einem Bereich, in wel­ chem der Sourcebereich ausgebildet ist, angeordnet ist, Ausbilden einer leitenden Drainschicht, die auf und in Kontakt mit einem Bereich, in welchem der Drainbereich ausgebildet ist, angeordnet ist, Ausbilden einer ersten dielektrischen Schicht auf und in Kontakt mit dem Kanalbereich, der leitenden Sourceschicht und der leitenden Drainschicht, Ausbilden einer Ladungsspeicherelektrode auf der ersten dielektrischen Schicht, und Ausbilden einer Steuerelektrode auf der Ladungsspeicherelektrode mit einer zweiten dielektrischen Schicht dazwischen. Der Schritt der Ausbildung der Source- und Drainbereiche weist den Schritt der Ausbildung des Sourcebereiches und des Drainbereiches so auf, daß keiner von beiden einen mit einem Abschnitt der Ladungsspeicher­ elektrode, die auf der ersten dielektrischen Schicht auf dem Ka­ nalbereich angeordnet ist, überlappenden Abschnitt aufweist.
Da die leitende Sourceschicht auf und in Kontakt mit dem Bereich, in welchem der Sourcebereich ausgebildet ist, ausgebildet ist, kann der Anstieg des Widerstandes des Sourcebereiches effektiv verhindert werden, selbst falls die Größe des Sourcebereiches aufgrund der Miniaturisierung der Elemente reduziert ist. Da die Ladungsspeicherelektrode auf der leitenden Sourceschicht mit der ersten dielektrischen Schicht dazwischen ausgebildet ist, wir der Löschbetrieb an überlappenden Abschnitten der leitenden Sourceschicht und der Ladungsspeicherelektrode ausgeführt. Zur selben Zeit sind, da der Sourcebereich eine sogenannte Offsetstruktur aufweist, Löcher, welche an der Umgebung des Sourcebereiches aufgrund des Zwischenbandtunnelns erzeugt werden, nicht direkt unter der Ladungsspeicherelektrode auf dem Kanalbereich angeordnet. Dieses hindert die durch das Zwischenbandtunneln erzeugten Löcher daran, in die erste dielektrische Schicht eingebracht zu werden. Die leitende Drainschicht ist auf dem Bereich ausgebildet, in welchem der Drainbereich ausgebildet ist, und die Ladungsspeicherelektrode ist auf der leitenden Drainschicht mit der ersten dielektrischen Schicht dazwischen ausgebildet. Darum wird der Schreibbetrieb an überlappenden Abschnitten der leitenden Drainschicht und der Ladungsspeicherelektrode unter Verwendung eines F-N-Stroms ausgeführt. Zur selben Zeit, da die leitende Drainschicht auch eine sogenannte Offsetstruktur aufweist, konzentriert sich das elektrische Feld in der nicht ausgewählten Zelle nicht an der Position direkt unter der Ladungsspeicherelektrode auf dem Kanalbereich, und die durch das Zwischenbandtunneln erzeugten Löcher sind nicht direkt unter der Ladungsspeicherelektrode auf dem Kanalbereich angeordnet. Dadurch werden die Löcher, die durch das Zwischenbandtunneln erzeugt wurden, daran gehindert, in die Ladungsspeicherelektrode eingebracht bzw. implantiert zu werden, und derart wird das Drainstörungsphänomen, welches durch das Zwischenbandtunneln verursacht werden kann, effektiv verhindert. Da das elektrische Feld zwischen dem Drainbereich und der Ladungsspeicherelektrode auf dem Kanalbereich geschwächt ist, wird das Drainstörungsphänomen, welches durch das F-N-Tunneln verursacht werden kann, verhindert.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figu­ ren. Von den Figuren zeigen:
Fig. 1 eine Schnittansicht, die einen Flash-EEPROM vom Stapelgatetyp entsprechend einer ersten Ausführungsform zeigt;
Fig. 2 eine Schnittansicht, die einen Speicherzellenteil des Flash-EEPROM der in Fig. 1 gezeigten ersten Ausführungsform zeigt;
Fig. 3-13 Schnittansichten, die erste bis elfte Schritte eines Herstellungsverfahrens des Flash-EEPROM der in Fig. 1 gezeigten ersten Ausführungsform zeigt;
Fig. 14 eine Schnittansicht, die einen Speicherzellenteil eines Flash-EEPROM vom Stapelgatetyp entsprechend einer zweiten Ausführungsform zeigt;
Fig. 15 eine Schnittansicht, die einen Herstellunsprozeß des Flash-EEPROM der in Fig. 14 gezeigten zweiten Ausführungsform zeigt;
Fig. 16 eine Schnittansicht, die einen Speicherzellenteil eines Flash-EEPROM vom Stapelgatetyp entsprechend einer dritten Ausführungsform zeigt;
Fig. 17 eine Schnittansicht, die einen Herstellungsprozeß des Flash-EEPROM der in Fig. 16 gezeigten dritten Ausführungsform zeigt;
Fig. 18 eine Schnittansicht, die einen Speicherzellenteil eines Flash-EEPROM vom Stapelgatetyp entsprechend einer vierten Ausführungsform zeigt;
Fig. 19 und 20 Schnittansichten, die erste und zweite Schritte eines Herstellungsprozesses des Flash-EEPROM der in Fig. 18 gezeigten vierten Ausführungsform zeigt;
Fig. 21 eine Schnittansicht, die einen Speicherzellenteil eines Flash-EEPROM vom Stapelgatetyp entsprechend einer fünften Ausführungsform zeigt;
Fig. 22 und 23 Schnittansichten, die erste und zweite Schritte eines Herstellungsprozesses des Flash-EEPROM der in Fig. 21 gezeigten fünften Ausführungsform zeigt;
Fig. 24 eine Schnittansicht, die einen Speicherzellen­ teil eines Flash-EEPROM vom Stapelgatetyp entsprechend einer sechsten Ausführungsform zeigt;
Fig. 25 und 26 Schnittansichten, die erste und zweite Schritte eines Herstellungsprozesses des Flash-EEPROM der in Fig. 24 gezeigten sechsten Ausführungsform zeigt;
Fig. 27 eine Schnittansicht, die einen Speicherzellen­ teil eines Flash-EEPROM einer siebten Ausführungsform zeigt;
Fig. 28 bis 37 Schnittansichten, die erste bis zehnte Schritte eines Herstellungsprozesses des Flash-EEPROM der in Fig. 27 gezeigten siebten Ausführungsform zeigt;
Fig. 38 eine Schnittansicht, die einen Speicherzellen­ teil eines Flash-EEPROM einer achten Ausführungsform zeigt;
Fig. 39 eine Schnittansicht, die einen Speicherzellen­ teil eines Flash-EEPROM einer neunten Ausführungsform zeigt;
Fig. 40 eine Schnittansicht, die einen Speicherzellen­ teil eines Flash-EEPROM einer zehnten Ausführungsform zeigt;
Fig. 41 bis 46 Schnittansichten, die erste bis sechste Schritte eines Herstellungsprozesses des Flash-EEPROM der in Fig. 40 gezeigten zehnten Ausführungsform zeigt;
Fig. 47 eine Schnittansicht, die einen Speicherzellen­ teil eines Flash-EEPROM einer elften Ausführungsform zeigt;
Fig. 48 eine Schnittansicht, die einen Herstellungs­ prozeß eines Flash-EEPROM der in Fig. 47 gezeigten elften Ausführungsform zeigt;
Fig. 49 eine Schnittansicht, die einen Speicherzellen­ teil eines Flash-EEPROM einer zwölften Ausführungsform zeigt;
Fig. 50-56 Schnittansichten, die erste bis siebte Schritte eines Herstellungsprozesses des Flash-EEPROM der in Fig. 49 gezeigten zwölften Ausführungsform zeigt;
Fig. 57 eine Blockdarstellung, die eine allgemeine Struktur eines Flash-EEPROM zeigt;
Fig. 58 ein Ersatzschaltbild, das eine schematische Struktur einer in Fig. 57 gezeigten Speicherzellenmatrix zeigt;
Fig. 59 eine schematische Draufsicht, die einen Flash- EEPROM vom Stapelgatetyp zeigt;
Fig. 60 eine Schnittansicht des Flash-EEPROM, die ent­ lang der Linie A-A in Fig. 59 genommen ist;
Fig. 61 eine teilweise Ersatzschaltbilddarstellung ei­ ner Speicherzellenmatrix, die das Drainstörungsphänomen zeigt;
Fig. 62 eine Schnittansicht, die ein Drainstörungsphä­ nomen durch F-N-Tunneln zeigt;
Fig. 63 eine Schnittansicht, die ein Drainstörungsphä­ nomen durch Zwischenbandtunneln zeigt; und
Fig. 64 eine Schnittansicht, die die Störung einer Langzeitcharakteristik, die während des Löschens von Daten verursacht wird, zeigt.
Ausführungsform 1
Eine Struktur eines Flash-EEPROM der ersten Ausführungsform wird im folgenden unter Bezugnahme auf die Fig. 1 und 2 beschrieben.
Der Flash-EEPROM der ersten Ausführungsform weist ein p-Typ Sili­ ziumsubstrat 1, genauso wie einen Draindiffusionsbereich 9 vom n- Typ und einen Sourcediffusionsbereich 10 vom n-Typ, die auf bzw. in vorbestimmten Bereichen auf bzw. in einer Hauptoberfläche des p-Typ Siliziumsubstrates 1 ausgebildet sind, und die auf gegen­ überliegenden Seiten eines Kanalbereiches 14 mit einem vorbe­ stimmten Abstand dazwischen bzw. zwischen sich angeordnet sind, auf. Eine n-Typ Dotierungsschicht 3 ist in der Hauptoberfläche des p-Typ Siliziumsubstrates 1 in dem Kanalbereich 14 angeordnet ausgebildet. Unter der n-Typ Dotierungsschicht 3 ist eine p-Typ Dotierungsschicht 2 ausgebildet, die eine Übergangsoberfläche in einer Tiefe aufweist, die kleiner als die einer Übergangsoberflä­ che zwischen dem Draindiffusionsbereich 9 und dem Sourcediffusi­ onsbereich 10 ist. Eine floatende bzw. schwebende Gateelektrode 5 ist auf der n-Typ Dotierungsschicht 3 mit einer Oxidschicht 4 da­ zwischen ausgebildet. Eine Steuergateelektrode 7 ist auf der floatenden Gateelektrode 5 mit einer Zwischenschicht-Isolier­ schicht 6 dazwischen ausgebildet. Seitenwandoxidschichten 8 sind auf den gegenüberliegenden Seitenwänden der floatenden Gateelek­ trode 5 und der Steuergateelektrode 7 ausgebildet. Auf dem Drain­ diffusionsbereich 9 ist eine Zwischenschicht-Isolierschicht 11, die die gesamte Oberfläche bedeckt, ausgebildet. Die Zwischen­ schicht-Isolierschicht 11 ist mit einem Kontaktloch 11a ausgebil­ det und weist eine flache oder geglättete obere Oberfläche auf. Eine Titanlegierungsschicht 12, die aus TiN gemacht ist, er­ streckt sich über die Oberfläche der Zwischenschicht-Isolier­ schicht 11. Die Titanlegierungsschicht 12 weist einen Abschnitt auf, der in dem Kontaktloch 11a angeordnet und elektrisch mit dem Draindiffusionsbereich 9 verbunden ist. Eine Aluminiumlegierungs­ verbindungsschicht 13 ist auf der Titanlegierungsschicht 12 aus­ gebildet.
Die Oxidschicht 4 weist eine Dicke von ungefähr 100 Å auf. Die floatende Gateelektrode 5 ist aus einer Polysiliziumschicht aus­ gebildet und weist eine Dicke von ungefähr 1000 Å auf. Die Zwi­ schenschicht-Isolierschicht 6 ist ein Mehrschichtfilm, der aus einer Oxidschicht und einer Nitridschicht ausgebildet ist, und weist eine Dicke von ungefähr 200 Å auf. Die Steuergateelektrode 7 ist aus einer Polysiliziumschicht ausgebildet und weist eine Dicke von ungefähr 2500 Å auf. Die geglättete Zwischenschicht-Iso­ lierschicht 11 ist ein Mehrschichtfilm, der aus einer nicht do­ tierten Oxidschicht und einer PSG- oder BPSG-Schicht ausgebildet ist, oder ist ein Mehrschichtfilm, der aus einer nicht dotierten Oxidschicht, einer Nitridschicht und einer PSG- oder BPSG-Schicht ausgebildet ist. Die Zwischenschicht-Isolierschicht 11 weist eine Dicke von ungefähr 5000-15000 Å auf. Die Größe der Öffnung des Kontaktloches 11a ist ungefähr 0,6-1,5 µm. Die Titanlegierungs­ schicht 12 weist eine Dicke von ungefähr 500 Å auf, und die Alumi­ niumlegierungsverbindungsschicht weist eine Dicke von ungefähr 10000 Å auf. Die Titanlegierungsschicht 12 und die Aluminiumlegie­ rungsverbindungsschicht 13 bilden eine Bitleitung.
Bei der ersten Ausführungsform überlappt der Draindiffusionsbe­ reich 9 die floatende Gateelektrode 5 nicht, in anderen Worten, er weist eine sogenannte Offsetstruktur auf. Wie oben beschrie­ ben, ist die n-Typ Dotierungsschicht 3 auf dem Oberflächenbereich des Kanalbereiches 14 ausgebildet, und die p-Typ Do­ tierungsschicht 2 mit einer Tiefe, die kleiner als die des Drain­ diffusionsbereiches 9 und des Sourcediffusionsbereiches 10 ist, ist unter der n-Typ Dotierungsschicht 3 ausgebildet. Die Struktur in dieser oben beschriebenen ersten Ausführungsform kann die fol­ genden Effekte erreichen bzw. ermöglichen.
Bei der ersten Ausführungsform ist die n-Typ Dotierungsschicht 3, die denselben Leitungstyp wie der Sourcediffusionsbereich 10 auf­ weist, in dem Oberflächenbereich des Kanalbereiches 14 ausgebil­ det, wodurch ein hohes elektrisches Feld nicht an den Grenzbe­ reich zwischen der n-Typ Dotierungsschicht 3 und dem n-Typ Sourcediffusionsbereich 10 beim Datenlöschbetrieb angelegt wird. Dieses verhindert effektiv die Erzeugung des Zwischenbandtunnelns in diesem Bereich. Als ein Ergebnis wird das Zwischenbandtunneln selbst, welches beim Datenlöschbetrieb auftritt, verglichen mit der eingangs beschriebenen Technik unterdrückt. Aufgrund der Exi­ stenz der n-Typ Dotierungsschicht 3, bewegt sich der Bereich des hohen elektrischen Feldes zu der Grenze zwischen dem n-Typ Sourcediffusionsbereich 10 und der p-Typ Dotierungsschicht 2 unter der n-Typ Dotierungsschicht 3. Dadurch tritt das Zwischenbandtunneln an einer Position unter der n-Typ Dotierungsschicht 3 auf, so daß der Abstand von der Position der Erzeugung des Zwischenbandtunnelns zu der Oxidschicht 4 verglichen mit der eingangs beschriebenen Technik ansteigt. Als ein Ergebnis können Löcher, die durch das Zwischenbandtunneln bei dem Datenlöschbetrieb erzeugt werden, effektiv daran gehindert werden, durch die Oxidschicht 4 eingefangen zu werden. Dadurch wird eine Störung der Schichteigenschaft der Oxidschicht 4 beim Datenlöschbetrieb verhindert, und der Nachteil, daß das Ziehen der Elektronen aus der floatenden Gateelektrode 5 behindert wird, tritt nicht auf. Derart kann die Störung der Langzeitcharakteristik beim Datenlöschbetrieb effektiv verhindert werden. Die Existenz der n-Typ Dotierungsschicht 3 verhindert die Erzeugung des Zwischenbandtunnelns an den Grenzbereich zwischen dem Draindiffusionsbereich 9 und der n-Typ Dotierungsschicht 3 in einer nicht ausgewählten Zelle während des Schreibens von Daten. Dieses unterdrückt das Drainstörungsphänomen, das durch das Zwischenbandtunneln erzeugt wird, welches in der nicht ausgewählten Zelle während des Schreibens von Daten verursacht wird.
Weiter verhindert bei dieser ersten Ausführungsform die Ausbil­ dung der p-Typ Dotierungsschicht 2 direkt unter der n-Typ Dotie­ rungsschicht 3 die Reduzierung der Schreibeigenschaften. D. h., daß aufgrund der Existenz der n-Typ Dotierungsschicht 3, der aus­ gebildete Kanal unter der n-Typ Dotierungsschicht 3 angeordnet ist, so daß die Intensität des elektrischen Feldes zu dem Kanal von der floatenden Gateelektrode 5 verglichen mit der eingangs beschriebenen Technik reduziert sein kann, was die Schreibeffizi­ enz reduzieren könnte. Bei dieser Ausführungsform ist jedoch die n-Typ Dotierungsschicht 3 mit der p-Typ Dotierungsschicht 2 be­ deckt, die eine höhere Konzentration von Dotierstoff aufweist, so daß ein höheres elektrisches Feld an dem Grenzbereich zwischen der p-Typ Dotierungsschicht 2 und dem Draindiffusionsbereich 9 erzeugt wird. Dadurch wird das Lawinenphänomen gefördert, und die Schreibeffizienz wird verbessert. Als ein Ergebnis kann die Redu­ zierung der Schreibeffizienz, welche durch das Vorsehen der n-Typ Dotierungsschicht 3 verursacht werden könnte, effektiv verhindert werden.
Bei der ersten Ausführungsform ist die p-Typ Dotierungsschicht 2 in einer Tiefe ausgebildet, die kleiner als die des Übergangs zwischen dem Draindiffusionsbereich 9 und dem Sourcediffusionsbe­ reich 10 ist, so daß die Tiefe der n-Typ Dotierungsschicht 3 von der Oberfläche des p-Typ Siliziumsubstrates 1 reduziert ist. Die Tiefe der n-Typ Dotierungsschicht 3 kann in einem gewissen Maße durch Änderung der Tiefe der p-Typ Dotierungsschicht 2, die unter der n-Typ Dotierungsschicht 3 ausgebildet ist, gesteuert werden, und die Tiefe der n-Typ Dotierungsschicht 3 kann proportional zur Reduzierung der Tiefe der p-Typ Dotierungsschicht 2 reduziert werden. Wie oben beschrieben, kann durch Reduzierung der Tiefe der n-Typ Dotierungsschicht 3 der Kanal, der unter der n-Typ Do­ tierungsschicht 3 ausgebildet ist, so nahe wie möglich an der floatenden Gateelektrode 5 ausgebildet werden, und dadurch kann die Schwächung des elektrischen Feldes, das von der floatenden Gateelektrode 5 an den Kanal angelegt wird, effektiv verhindert werden. Als ein Ergebnis kann die mögliche Erscheinung, bei der die Steuerung durch die floatende Gateelektrode 5 nicht möglich ist, d. h. das sogenannte Durchbruchsphänomen, das aufgrund der Miniaturisierung der Elemente verursacht wird, signifikant ver­ hindert werden. D. h., daß bei der ersten Ausführungsform die Störung der Langzeitcharakteristik, welche beim Datenlöschbetrieb verursacht werden kann, effektiv verhindert werden kann, während das Durchbruchsphänomen signifikant verhindert wird.
Bei der ersten Ausführungsform weist der Draindiffusionsbereich 9 die sogenante Offsetstruktur auf, bei der er die floatende Gate­ elektrode 5 nicht überlappt. Dieses kann das Drainstörungsphäno­ men effektiv verhindern, welches in einer nicht ausgewählten Zelle während des Schreibens von Daten auftreten kann. Genauer, aufgrund der Ausbildung des Draindiffusionsbereiches 9 in nicht überlappender Weise mit der floatenden Gateelektrode 5, wird das elektrische Feld, welches zwischen der floatenden Gateelektrode 5 und dem Draindiffusionsbereich 9 in der nicht ausgewählten Zelle während des Schreibens von Daten erzeugt wird, verglichen mit der eingangs beschriebenen Technik geschwächt, so daß das mögliche Drainstörungsphänomen, das durch das F-N-Tunneln verursacht wird, effektiv verhindert werden kann. Aufgrund der nicht mit der floatenden Gateelektrode 5 überlappenden Ausbildung des Draindif­ fusionsbereiches 9 konzentriert sich das elektrische Feld in der nicht ausgewählten Zelle während des Löschens von Daten nicht an einer Position direkt unter der floatenden Gateelektrode 5, so daß Löcher, die durch das Zwischenbandtunneln erzeugt werden, nicht direkt unter der floatenden Gateelektrode 5 angeordnet sind. Dadurch werden die durch das Zwischenbandtunneln erzeugten Löcher daran gehindert, in die floatende Gateelektrode 5 einge­ bracht zu werden, und so kann das Drainstörungsphänomen, welches durch das Zwischenbandtunneln verhindert werden kann, effektiv verhindert werden.
Bei dem Flash-EEPROM entsprechend der ersten Ausführungsform ist es, wie oben beschrieben, möglich, die Störung der Langzeitcha­ rakteristik, welche beim Datenlöschbetrieb auftreten kann, und das Drainstörungsphänomen, welches bei dem Datenschreibbetrieb auftreten kann, zu verhindern, und derart wird die Verkleinerung der Elemente ermöglicht. Aus diesen Gründen weist der Flash- EEPROM eine verbesserte Zuverlässigkeit auf.
Nun wird der Betrieb des Flash-EEPROM der ersten Ausführungsform unter Bezugnahme auf Fig. 2 im folgenden beschrieben.
Zuerst wird beim Schreibbetrieb eine Spannung von VD1 von unge­ fähr 6-8 V an den Draindiffusionsbereich 9 angelegt, und eine Spannung VG1 von ungefähr 10-15 V wird an die Steuergateelektrode 7 angelegt. Aufgrund des Anlegens der Spannungen VD1 und VG1 wird ein hohes elektrisches Feld nahe dem Grenzbereich zwischen dem Draindiffusionsbereich 9 und der p-Typ Dotierungsschicht 2 er­ zeugt. Dieses hohe elektrische Feld erzeugt die Lawinendurch­ bruchserscheinung, wodurch Elektronen mit hoher Energie erzeugt werden. Ein Teil der Elektronen wird von der floatenden Gateelek­ trode 5 durch elektrische Ladungen, die durch die Spannung VG1, die durch die Steuergateelektrode 7 angelegt wird, verursacht werden, angezogen, und werden darin eingebracht. Aufgrund dieser Ansammlung von Elektronen in der floatenden Gateelektrode 5 steigt die Schwellspannung VTH des Steuergatetransistors an. Der Zustand, in dem die Schwellspannung VTH höher als ein vorbestimm­ ten Wert ist, ist ein beschriebener Zustand, und wird als der Zu­ stand "0" bezeichnet.
Beim Löschbetrieb wird eine Spannung VS von ungefähr 10-12 V an den Sourcediffusionsbereich 10 angelegt. Die Steuergateelektrode 7 wird auf dem Massepotential gehalten, und der Draindiffusions­ bereich 9 wird in dem schwebenden (floatenden) Zustand gehalten. Aufgrund des elektrischen Feldes, das durch die Spannung VS er­ zeugt wird, das an den Sourcediffusionsbereich 10 angelegt ist, laufen Elektronen aus der floatenden Gateelektrode 5 aufgrund der F-N-Tunnelerscheinung durch die dünne Oxidschicht 4. Dieses Zie­ hen von Elektronen aus der floatenden Gateelektrode 5 reduziert die Schwellspannung VTH des Steuergatetransistors. Der Zustand, in dem die Schwellspannung VTH niedriger als ein vorbestimmter Wert ist, ist ein gelöschter Zustand, und wird außerdem als der Zustand "1" bezeichnet. Obwohl eine hohe Spannung an den Source­ diffusionsbereich 10 beim Löschbetrieb angelegt wird, wird das hohe elektrische Feld nicht über die n-Typ Dotierungsschicht 3 und den n-Typ Sourcediffusionsbereich 10 erzeugt, da bei dieser Ausführungsform die n-Typ Dotierungsschicht 3 an der Oberfläche des Kanalbereiches ausgebildet ist. Diese Ausführungsform kann daher effektiv die Störung der Langzeitcharakteristik verhindern, welche bei der eingangs beschriebenen Technik beim Löschen von Daten auftreten kann.
Weiter wird bei Lesebetrieb eine Spannung VG2 von ungefähr 5 V an die Steuergateelektrode 7 angelegt, und eine Spannung VD2 von un­ gefähr 1-2 V wird an den Draindiffusionsbereich 9 angelegt. Bei diesem Betrieb wird "1" oder "0" wie oben beschrieben bestimmt, basierend darauf, ob ein Strom durch den Kanalbereich des Steuer­ gatetransistors fließt oder nicht, d. h., ob der Steuergatetran­ sistor in dem AN-Zustand oder dem AUS-Zustand ist. Dadurch wird die Information gelesen.
Ein Herstellungsverfahren eines Flash-EEPROM der ersten Ausfüh­ rungsform wird im folgenden unter Bezugnahme auf die Fig. 1 und die Fig. 3 bis 13 beschrieben.
Wie in Fig. 3 gezeigt, werden zuerst ein Wannenbereich und eine Elementtrennoxidschicht (beide nicht gezeigt) in vorbestimmten Bereichen bzw. auf der Hauptoberfläche eines p-Typ Siliziumsub­ strates 1 ausgebildet. Dann wird n-Typ Dotierstoff, d. h. Arsen (As), bei Implantationsbedingungen von 10 keV und nicht mehr als 1012/cm2 ionenimplantiert und p-Typ Dotierstoff, d. h. Bor (B), wird bei Bedingungen von 50 keV und nicht mehr als 1013/cm2 io­ nenimplantiert. Dadurch werden p-Typ und n-Typ Dotierungsschich­ ten 2a und 3a ausgebildet. Die Ausbildung der n-Typ Dotierungs­ schicht 3a erlaubt die Ausbildung von Speicherzellen vom Typ mit einem begrabenen Kanal, wie er später beschrieben wird. Die p-Typ Dotierungsschicht 2a ist in einer Tiefe, die kleiner als jene des Draindiffusionsbereiches 9 und des Sourcediffusionsbereiches 10 ist, was später spezifiziert werden wird, ausgebildet.
Wie in Fig. 4 gezeigt, wird eine Oxidschicht 4a mit einer Dicke von ungefähr 100 Å auf der gesamten Oberfläche ausgebildet, und dann wird eine erste Polysiliziumschicht 5a mit einer Dicke von ungefähr 1000 Å auf der Oxidschicht 4a ausgebildet. Eine Zwischen­ schicht-Isolierschicht 6a, die aus einem Mehrschichtfilm aus einer Oxidschicht in einer Nitridschicht ausgebildet ist, wird mit einer Dicke von ungefähr 200 Å auf der ersten Polysiliziumschicht 5a ausgebildet, und dann wird eine zweite Polysiliziumschicht 7a mit einer Dicke von ungefähr 2500 Å auf der Zwischenschicht-Isolierschicht 6a ausgebildet.
Dann wird, wie in Fig. 5 gezeigt, ein Resist 15 in einem vorbe­ stimmten Bereich auf der zweiten Polysiliziumschicht 7a ausgebil­ det. Durch Ausführen eines anisotropen Ätzens unter Verwendung des Resist 15 als Maske werden die zweite Polysiliziumschicht 7a, die Zwischenschicht-Isolierschicht 6a, die erste Polysilizium­ schicht 5a und die Oxidschicht 4a gemustert. Dadurch werden die Steuergateelektrode 7, die Zwischenschicht-Isolierschicht 6, die floatende Gateelektrode 5 und die Oxidschicht 4 ausgebildet, wie in Fig. 6 gezeigt. Danach wird der Resist 15 entfernt.
Dann wird, wie in Fig. 7 gezeigt, ein Resist 16 ausgebildet, um einen Bereich, der den Draindiffusionsbereich der Speicherzelle bilden wird, zu bedecken. Der Resist 16 und die Steuergateelek­ trode 7 werden als Maske verwendet und Arsen (As) wird in die Hauptoberfläche des p-Typ Siliziumsubstrates 1 bei Bedingungen von 35 keV und 1 × 1015/cm2 ionenimplantiert. Dadurch wird der Sourcediffusionsbereich 10 ausgebildet. Danach wird der Resist 16 entfernt.
Nach der Ausbildung einer Oxidschicht 8a von ungefähr 2000 Å Dicke auf der gesamten Oberfläche, wie in Fig. 8 gezeigt, wird aniso­ tropes reaktives Ionenätzen ausgeführt. Dadurch werden die Sei­ tenwandoxidschichten 8 ausgebildet, wie in Fig. 9 gezeigt. Die derart ausgebildete Seitenwandoxidschicht 8 weist in eine Rich­ tung entlang der Hauptoberfläche des p-Typ Siliziumsubstrates 1 2000 Å in der Länge auf. Derart ist die Länge der Seitenwandoxid­ schicht 8 in der Richtung entlang der Hauptoberfläche des p-Typ Siliziumsubstrates 1 nahezu gleich zu der Dicke der Oxidschicht 8a (siehe Fig. 8). Darum ermöglicht die Einstellung der Dicke der Oxidschicht 8a die leichte Steuerung der Länge der Seitenwando­ xidschicht 8 in der Richtung entlang der Hauptoberfläche des p- Typ Siliziumsubstrates 1.
Dann wird, wie in Fig. 10 gezeigt, der Sourcediffusionsbereich 10 mit einem Resist 17 bedeckt. Unter Verwendung des Resist 17, der Steuergateelektrode 7 und der Seitenwandoxidschichten 8 als Maske wird Arsen (As) in das p-Typ Siliziumsubstrat 1 bei Bedingungen von 35 keV und 5 × 1015/cm2 ionenimplantiert. Dadurch wird der Draindiffusionsbereich 9 ausgebildet. Da der Draindiffusionsbe­ reich 9 unter Verwendung der Seitenwandoxidschichten 8 als Maske ausgebildet ist, befindet sich der Draindiffusionsbereich 9 an einer Position, die in einer Draufsicht nicht mit der floatenden Gateelektrode 5 überlappt. Derart wird der Speicherzellentransi­ stor mit einer Offsetstruktur des Draindiffusionsbereiches 9 aus­ gebildet. Der Betrag des Offsets des Draindiffusionsbereiches 9 kann leicht durch Einstellung von z. B. der Länge der Seitenwand­ oxidschichten 8 in der Richtung entlang der Hauptoberfläche des Siliziumsubstrates 1 gesteuert werden. Aufgrund der Ausbildung des Draindiffusionsbereiches 9 ist der Speicherzellentransistor des sogenannten begrabenen Kanal-Typs, bei dem die n-Typ Dotie­ rungsschicht 3 in dem Oberflächenbereich des Kanalbereiches aus­ gebildet ist, vervollständigt. Die p-Typ Dotierungsschicht 2, die die n-Typ Dotierungsschicht 3 abdeckt, ist in einer Tiefe ausge­ bildet, die kleiner als die Tiefe des Übergangs zwischen dem Draindiffusionsbereich 9 und Sourcediffusionsbereich 10 ist, wie zuvor beschrieben. Nach der Ausbildung des Draindiffusionsberei­ ches 9 in dieser Art, wird der Resist 17 entfernt.
Wie in Fig. 11 gezeigt, wird ein CVD-Verfahren oder ähnliches zur Ausbildung der Zwischenschicht-Isolierschicht 11 mit einer Dicke von ungefähr 5000-15000 Å verwendet und dann wird eine Wärmebe­ handlung durch ein Rückflußverfahren bei den thermischen Bedin­ gungen von 800-1000°C zum Abflachen oder Glätten der Oberfläche derselben ausgeführt. Die Zwischenschicht-Isolierschicht 11 ist ein Mehrschichtfilm, der aus einer nicht dotierten Oxidschicht und einer PSG- oder BPSG-Schicht ausgebildet ist, oder ist ein Mehrschichtfilm, der aus einer nicht dotierten Oxidschicht, einer Nitridschicht und einer PSG- oder BPSG-Schicht ausgebildet ist.
Dann wird, wie in Fig. 12 gezeigt, das Kontaktloch 11a mit der Öffnungsgröße von ungefähr 0,6-1,5 µm in einem Bereich der Zwi­ schenschicht-Isolierschicht 11, der auf dem Draindiffusionsbe­ reich 9 angeordnet ist, ausgebildet.
Wie in Fig. 13 gezeigt, wird die Titanlegierungsschicht 12, die aus einer TiN-Schicht ausgebildet ist und eine Dicke von ungefähr 500 Å aufweist, ausgebildet. Die Titanlegierungsschicht 12 er­ streckt sich über die Oberfläche der Zwischenschicht-Isolier­ schicht 11 und weist einen Abschnitt auf, der in dem Kontaktloch 11a angeordnet und mit dem Draindiffusionsbereich 9 elektrisch verbunden ist.
Am Schluß wird, wie in Fig. 1 gezeigt, ein Sputterverfahren oder ähnliches zur Ausbildung der Aluminiumlegierungsschicht 13 mit einer Dicke von ungefähr 10000 Å auf der Titanlegierungsschicht 12 verwendet. Mit Photolithographie und Trockenätztechnik werden die Titanlegierungsschicht 12 und die Aluminiumlegierungsschicht 13 gemustert. Dadurch wird die Bitleitung ausgebildet, welche aus der Titanlegierungsschicht 12 und der Aluminiumlegierungsschicht 13 ausgebildet und elektrisch mit dem Draindiffusionsbereich 9 verbunden ist. Auf diese Art wird der Flash-EEPROM der ersten Ausführungsform vervollständigt.
Ausführungsform 2
Wie Fig. 14 zeigt, weist ein Flash-EEPROM der zweiten Ausfüh­ rungsform im wesentlichen dieselbe Struktur wie der Flash-EEPROM der ersten Ausführungsform, die in den Fig. 1 und 2 gezeigt ist, auf. Die zweite Ausführungsform weist weiter einen n--Typ Dotie­ rungsdiffusionsbereich 21 auf, der den Sourcediffusionsbereich 10 abdeckt. Dieses ermöglicht einen Effekt, daß das Zwischenbandtun­ neln, welches nahe dem Sourcediffusionsbereich 10 beim Daten­ löschbetrieb auftritt, weiter unterdrückt werden kann, zusätzlich zu dem Effekt, der bereits unter Bezugnahme auf die erste Ausfüh­ rungsform beschrieben wurde. Genauer kann, da der n--Dotierungs­ diffusionsbereich 21 an allen Grenzflächen zwischen dem n-Typ Sourcediffusionsbereich 10 und der p-Typ Dotierungsschicht 2 und zwischen dem n-Typ Sourcediffusionsbereich 10 und dem p-Typ Sili­ ziumsubstrat 1 ausgebildet ist, die Konzentration des elektri­ schen Feldes an den Grenzbereichen unterdrückt werden. Dieses kann das Zwischenbandtunneln, welches nahe dem Sourcediffusions­ bereich 10 beim Datenlöschbetrieb auftritt, weiter unterdrücken. Dieses ermöglicht eine effektivere Verhinderung der Störung Langzeitcharakteristik, d. h. des Phänomens, bei dem Löcher, die durch das Zwischenbandtunneln erzeugt werden, durch die Oxid­ schicht 4 eingefangen werden und dadurch das Ziehen von Elektro­ nen aus der floatenden Gateelektrode 5 schwierig wird.
Unter Bezugnahme auf Fig. 15 sind bei einem Herstellungsprozeß für den Flash-EEPROM der zweiten Ausführungsform die Schritte vor der Ausbildung des Sourcediffusionsbereiches 10 dieselben, wie die in dem Herstellungsprozeß des Flash-EEPROM der ersten Ausfüh­ rungsform, die in den Fig. 3 bis 7 gezeigt sind. Nach der Ausbil­ dung des Sourcediffusionsbereiches 10, wird derselbe Resist 16 als Maske verwendet, und Phosphor (P) wird bei Bedingungen von 50 keV und 5 × 1014/cm2 ionenimplantiert. Dadurch wird die n--Dotier­ rungsdiffusionsschicht 21 ausgebildet. Dann wird der Herstel­ lungsprozeß vergleichbar zu dem der ersten Ausführungsform, der in den Fig. 8 bis 13 gezeigt ist, zur Vervollständigung des Flash-EEPROM der zweiten Ausführungsform ausgeführt.
Ausführungsform 3
Unter Bezugnahme auf Fig. 16 weist ein Flash-EEPROM einer dritten Ausführungsform im wesentlichen dieselbe Struktur wie der Flash- EEPROM der ersten in den Fig. 1 und 2 gezeigten Ausführungsform auf. Diese dritte Ausführungsform weist weiter eine p+-Dotie­ rungsdiffusionsschicht 31 auf, die den Draindiffusionsbereich 9 abdeckt. Dieses ermöglicht einen Effekt, daß die Schreibeffizienz beim Datenschreibbetrieb weiter verbessert werden kann. Genauer, da alle Übergangsbereiche des n-Typ Draindiffusionsbereiches 9 mit der p+-Dotierungsdiffusionsschicht 31 abgedeckt sind, neigt ein hohes elektrisches Feld dazu, leicht an den Grenzbereich zwi­ schen dem Draindiffusionsbereich 9 und dem p+-Dotierungsdiffusi­ onsbereich 31 beim Datenschreibbetrieb aufzutreten, was die Lawi­ nenerscheinung fördert. Dieses resultiert in einem Anstieg der Menge von Elektronen, die durch das Lawinenphänomen erzeugt wer­ den, und derart können derart erzeugte Elektronen leicht in die floatende Gateelektrode beim Datenschreibbetrieb fließen. Weiter wird aufgrund des in Verbindung mit der ersten Ausführungsform beschriebenen Effektes der Bereich eines hohen elektrischen Fel­ des nicht an der Oberfläche des p-Siliziumsubstrates 1 ausgebil­ det, so daß das Drainstörungsphänomen verhindert werden kann. Darum kann, verglichen mit dem Flash-EEPROM der in den Fig. 1 und 2 gezeigten ersten Ausführungsform, die Schreibeffizienz weiter verbessert werden.
Unter Bezugnahme auf Fig. 17 sind bei einem Herstellungsprozeß des Flash-EEPROM der dritten Ausführungsform die Schritte vor der Ausbildung des Draindiffusionsbereiches 9 dieselben wie die des Herstellunsprozesses des Flash-EEPROM der ersten Ausführungsform, die in den Fig. 3 bis 10 gezeigt sind. Nach der Ausbildung des Draindiffusionsbereiches 9 wird derselbe Resist 17 als Maske ver­ wendet, und die p+-Dotierungsdiffusionsschicht 31 wird ausgebil­ det. Genauer wird unter Verwendung des Resist 17 als Maske Bor (B) in das p-Typ Siliziumsubstrat 1 bei Bedingungen von 45°, 50 keV und nicht mehr als 1 × 1013/cm2 durch ein schräges, rotieren­ des Ionenimplantationsverfahren zur Ausbildung der p+-Dotierungs­ diffusionsschicht 31 ionenimplantiert. Dann wird der Herstel­ lungsprozeß vergleichbar zu dem der ersten Ausführungsform, der in den Fig. 11 bis 13 gezeigt ist, zur Vervollständigung des Flash-EEPROM der dritten Ausführungsform ausgeführt.
Ausführungsform 4
Wie Fig. 18 zeigt, weist ein Flash-EEPROM der vierten Ausfüh­ rungsform eine Struktur auf, die im wesentlichen eine Kombination der Flash-EEPROMs der zweiten und dritten Ausführungsformen, die in den Fig. 14 und 16 gezeigt sind, entspricht. Genauer weist die vierte Ausführungsform die n--Dotierungsdiffusionsschicht 21, die den Sourcediffusionsbereich 10 abdeckt, und außerdem die p+-Do­ tierungsdiffusionsschicht 31, die den Draindiffusionsbereich 9 abdeckt, auf. Dadurch kann die vierte Ausführungsform beide in Verbindung mit der zweiten und der dritten Ausführungsform be­ schriebene Effekte erreichen, zusätzlich zu dem in Verbindung mit der ersten Ausführungsform beschriebenen Effekt. Genauer kann die n--Dotierungsdiffusionsschicht 21 das Zwischenbandtunneln unter­ drücken, welches nahe dem Sourcediffusionsbereich 10 beim Daten­ schreibbetrieb auftritt, und die p+-Dotierungsdiffusionsschicht 31 kann das Lawinenphänomen beim Datenschreibbetrieb fördern. Da­ durch ist es möglich, die Störung der Langzeitcharakteristik zu verhindern, welche beim Datenlöschbetrieb auftritt, und die Schreibeffizienz beim Datenschreibbetrieb in einem höheren Maß zu verbessern.
Wie Fig. 19 zeigt, sind bei einem Herstellungsprozeß des Flash- EEPROM der vierten Ausführungsform die Schritte vor der Ausbil­ dung des Sourcediffusionsbereiches 10 dieselben, wie diese bei dem Herstellungsprozeß des Flash-EEPROM der ersten Ausführungs­ form, die in den Fig. 3 bis 7 gezeigt sind. Nach der Ausbildung des Sourcediffusionsbereiches 10 wird derselbe Resist 16 als Maske verwendet, und Phosphor (P) wird in das p-Typ Siliziumsub­ strat 1 bei Bedingungen von 50 keV und 5 × 1014/cm2 zur Ausbildung des n--Dotierungsdiffusionsbereiches 21 ionenimplantiert. Danach wird der Draindiffusionsbereich 9 durch den Herstellungsprozeß vergleichbar zu dem der ersten Ausführungsform, der in Fig. 8 bis 10 gezeigt ist, ausgebildet. Dann wird, wie in Fig. 20 gezeigt ist, unter Verwendung desselben Resist 17 als Maske Bor (B) in das p-Typ Siliziumsubstrat 1 bei Bedingungen von 45°, 50 keV und nicht mehr als 1 × 1013/cm2 durch ein schräges, rotierendes Io­ nenimplantationsverfahren zur Ausbildung der p+-Dotierungsdiffu­ sionsschicht 31 ionenimplantiert. Dann wird der Herstellungspro­ zeß vergleichbar zu dem der ersten Ausführungsform, der in den Fig. 11 bis 13 gezeigt ist, zur Vervollständigung des Flash-EE­ PROM der vierten Ausführungsform ausgeführt.
Ausführungsform 5
Wie Fig. 21 zeigt, unterscheidet sich eine fünfte Ausführungsform von der in Fig. 2 gezeigten ersten Ausführungsform dadurch, daß nicht nur ein Draindiffusionsbereich 49 sondern auch ein Source­ diffusionsbereich 50 eine Offsetstruktur aufweist. Dadurch wird der Effekt, daß der Herstellungsprozeß erleichtert wird, wie spä­ ter beschrieben wird, erreicht, zusätzlich zu dem bereits in Ver­ bindung mit der ersten Ausführungsform beschriebenen Effekt.
Wie Fig. 22 zeigt, werden bei dem Herstellungsprozeß der fünften Ausführungsform die Oxidschicht 4, die floatende Gateelektrode 5, die Zwischenschicht-Isolierschicht 6 und die Steuergateelektrode 7 durch den Herstellungsprozeß, der vergleichbar zu dem der er­ sten Ausführungsform, der in den Fig. 3 bis 6 gezeigt ist, ausge­ bildet. Danach werden die Seitenwandoxidschicht 8 auf den gegen­ überliegenden Seitenwänden der Steuergateelektrode 7 und der floatenden Gateelektrode 5 durch einen Herstellungsprozeß, der vergleichbar zu dem in den Fig. 8 und 9 gezeigten Herstellungs­ prozeß ist, ausgebildet. Dann werden, wie in Fig. 23 gezeigt, die Steuergateelektrode 7 und die Seitenwandoxidschicht 8 als Maske verwendet, und Arsen (As) wird in das p-Typ Siliziumsubstrat 1 bei den Bedingungen von 35 keV und 5 × 1015/cm2 zur gleichzeitigen Ausbildung des Draindiffusionsbereiches 59 und des Sourcediffusi­ onsbereiches 50 ionenimplantiert. Bei dieser fünften Ausführungs­ form kann, da der Draindiffusionsbereich 59 und der Sourcediffu­ sionsbereich 50 in demselben Herstellungsschritt ausgebildet wer­ den, der Herstellungsprozeß vereinfacht werden. Weiter ist es während der Ausbildung der Drain- und Sourcediffusionsbereiche 49 und 50 bei dieser fünften Ausführungsform nicht notwendig, den Resist auf der Gateelektrode 5 und dem Drain- oder Sourcediffusi­ onsbereich auszubilden, was bei den ersten bis vierten Ausfüh­ rungsformen notwendig ist. Aus diesem Grund tritt ein solcher Nachteil nicht auf, daß der Resist aufgrund der Begrenzung der Verschiebung bzw. des Shifts der Maske in dem Fall, in dem die floatende Gateelektrode 5 eine kurze Gatelänge entsprechend der Miniaturisierung der Elemente aufweist, nicht ausgebildet werden kann. Wie oben beschrieben, weist der Flash-EEPROM der fünften Ausführungsform eine zur Miniaturisierung der Elemente geeignete Struktur auf. Danach wird der Flash-EEPROM der fünften Ausfüh­ rungsform durch den Herstellungsprozeß vergleichbar zu dem Her­ stellungsprozeß der ersten Ausführungsform, der in den Fig. 11 bis 13 gezeigt ist, vervollständigt.
Ausführungsform 6
Wie Fig. 24 zeigt, weist ein Flash-EEPROM einer sechsten Ausfüh­ rungsform eine Struktur auf, die von dem Flash-EEPROM der in Fig. 2 gezeigten ersten Ausführungsform darin unterschiedlich ist, daß ein Draindiffusionsbereich 59 eine Offsetstruktur und eine Sei­ tenwand nicht aufweist. Darum kann die sechste Ausführungsform das Drainstörungsphänomen nicht in einem Ausmaß, das vergleichbar zu dem der ersten Ausführungsform ist, effektiv verhindern. Je­ doch weist die sechste Ausführungsform die zur Miniaturisierung geeignete Struktur auf, die der fünften Ausführungsform ver­ gleichbar ist, und sie kann den Herstellungsprozeß weiter verein­ fachen, verglichen mit der fünften Ausführungsform. Das Herstel­ lungsverfahren der sechsten Ausführungsform wird im folgenden be­ schrieben.
Wie Fig. 25 zeigt, verwendet die sechste Ausführungsform den Her­ stellungsprozeß, der vergleichbar zu dem der ersten Ausführungs­ form, der in den Fig. 3 bis 6 gezeigt ist, zur Ausbildung der Oxidschicht 4 der floatenden Gateelektrode 5, der Zwischen­ schicht-Isolierschicht 6 und der Steuergateelektrode 7. Danach wird, wie in Fig. 26 gezeigt, die Steuergateelektrode 7 als Maske verwendet, und Arsen (As) wird in das p-Typ Siliziumsubstrat 1 bei den Bedingungen von 35 keV und 5 × 1015/cm2 zur gleichzeitigen Ausbildung des Draindiffusionsbereiches 59 und des Sourcediffusi­ onsbereiches 60 ionenimplantiert. Bei der sechsten Ausführungs­ form können der Draindiffusionsbereich 59 und der Sourcediffusi­ onsbereich 60 wie oben beschrieben in demselben Schritt ausgebil­ det werden, so daß der Herstellungsprozeß vereinfacht werden kann. Da weder der Draindiffusionsbereich 59 noch der Sourcedif­ fusionsbereich 60 die Offsetstruktur verwenden, ist es nicht not­ wendig, die Seitenwandoxidschichten als Maske zur Ausbildung des­ selben zu verwenden. Darum können die Schritte zur Ausbildung der Seitenwandoxidschichten eliminiert werden und derart kann der Herstellungsprozeß weiter vereinfacht werden. Nach dem Herstel­ lungsprozeß, der in Fig. 26 gezeigt ist, wird das Flash-EEPROM der sechsten Ausführungsform durch den Herstellungsprozeß, der vergleichbar zu dem der ersten Ausführungsform, der in den Fig. 11 bis 13 gezeigt ist, vervollständigt.
Ausführungsform 7
Fig. 27 ist eine Schnittansicht, die einen Speicherzellenteil ei­ nes Flash-EEPROM einer siebten Ausführungsform zeigt. Wie Fig. 27 zeigt, weist der Flash-EEPROM der siebten Ausführungsform einen n+-Typ Draindiffusionsbereich 62 und einen n+-Sourcediffusionsbe­ reich 63 auf, die in der Hauptoberfläche eines p-Typ Siliziumsub­ strates 61 ausgebildet und auf den gegenüberliegenden Seiten ei­ nes Kanalbereiches 65 mit einem vorbestimmten Abstand zwischen sich angeordnet sind. Der n+-Typ Sourcediffusionsbereich 63 ist mit einem n--Typ Sourcediffusionsbereich 64 abgedeckt. Auf dem Draindiffusionsbereich 62 ist eine leitende Drainschicht 66a mit einer Dicke von ungefähr 500-2000 Å ausgebildet, die aus einer Po­ lysiliziumschicht, die n-Typ Dotierstoff enthält, der dorthinein dotiert wurde, ausgebildet ist. Auf der oberen Oberfläche der leitenden Drainschicht 66a ist eine Zwischenschicht-Isolier­ schicht 68a, die aus einer Siliziumoxidschicht ausgebildet ist und eine Dicke von ungefähr 2000 Å aufweist, ausgebildet. Seiten­ wandoxidschichten 67a, die aus Siliziumoxidschichten ausgebildet sind, sind auf gegenüberliegenden Seitenwänden der leitenden Drainschicht 66a und der Zwischenschicht-Isolierschicht 68a aus­ gebildet.
Auf dem Sourcediffusionsbereich 63 ist eine leitende Source­ schicht 66b mit einer Dicke von ungefähr 500-2000 Å ausgebildet, die aus einer Polysiliziumschicht ausgebildet ist, die n-Typ Do­ tierstoff enthält, der dahinein dotiert wurde. Auf der oberen Oberfläche der leitenden Sourceschicht 66b ist eine Zwischen­ schicht-Isolierschicht 68b ausgebildet, die aus einer Siliziumo­ xidschicht ausgebildet ist und eine Dicke von ungefähr 2000 Å auf­ weist. Seitenwandoxidschichten 67b, die aus Siliziumoxidschichten ausgebildet sind, sind auf gegenüberliegenden Seitenwänden der leitenden Sourceschicht 66b und der Zwischenschicht-Isolier­ schicht 68b ausgebildet. Eine Oxidschicht 69 von ungefähr 100 Å Dicke ist auf dem Kanalbereich 65 ausgebildet. Eine floatende Ga­ teelektrode 70, die aus einer Polysiliziumschicht ausgebildet ist und eine Dicke von ungefähr 1500 Å aufweist, ist auf der Oxid­ schicht 69, den Seitenwandoxidschichten 67a und 67b und den Zwi­ schenschicht-Isolierschichten 68a und 68b ausgebildet. Auf der floatenden Gateelektrode 70 ist ein Mehrschichtfilm 71 mit einer Dicke von ungefähr 200 Å, der aus Oxid- und Nitridschichten ausge­ bildet ist, ausgebildet. Auf dem Mehrschichtfilm 71 ist eine Steuergateelektrode 72 ausgebildet, die aus einer Polysilizium­ schicht ausgebildet ist und eine Dicke von ungefähr 1500 Å auf­ weist.
Es ist eine Zwischenschicht-Isolierschicht 73 von ungefähr 5000-15000 Å Dicke, die die gesamte Oberfläche bedeckt und eine geglät­ tete obere Oberfläche aufweist, ausgebildet. Die Zwischenschicht- Isolierschichten 73 und 68a weisen Kontaktlöcher 73a bzw. 68c auf. Eine Titanlegierungsschicht 74 (TiN) von ungefähr 500 Å Dicke erstreckt sich über die obere Oberfläche der Zwischenschicht-Iso­ lierschicht 73 und ist elektrisch mit der leitenden Drainschicht in den Kontaktlöchern 73a und 68c verbunden. Eine Aluminiumlegie­ rungsverbindungsschicht 75 von ungefähr 10000 Å Dicke erstreckt sich über die Titanlegierungsschicht 74 auf der Zwischenschicht- Isolierschicht 73 und füllt einen Bereich, der durch die Titanle­ gierungsschicht 74 umgeben ist, welcher in den Kontaktlöchern 68c und 73a angeordnet ist.
Bei dieser siebten Ausführungsform ist die leitende Sourceschicht 66b in Kontakt mit der Oberfläche des Sourcediffusionsbereiches 63, der den gemeinsamen Sourcebereich der Mehrzahl von Speicher­ transistoren bildet. Dadurch kann der Anstieg des Widerstandes des g 49189 00070 552 001000280000000200012000285914907800040 0002004404270 00004 49070emeinsamen Sourcebereiches 63 der Mehrzahl von Speichertransistoren effektiv verhindert werden, selbst in dem Fall, in dem die Größe des Sourcediffusionsbereiches entsprechend der hohen Integration der Halbleitervorrichtung reduziert ist. Als Folge kann die Verzögerung von Datensignalen verhindert werden.
Anstelle der oben beschriebenen Polysiliziumschicht kann die lei­ tende Sourceschicht 66b aus verschiedenen Schichten aus Polyzid ausgebildet sein, d. h., einer Wolframsilizidschicht und einer Polysiliziumschicht, oder sie kann aus Silizid der Polysilizium­ schicht ausgebildet sein. Bei diesen Strukturen kann der Wider­ stand des Sourcediffusionsbereiches 63 weiter reduziert werden.
Fig. 28 bis 37 sind Schnittansichten, die einen Herstellungspro­ zeß des Flash-EEPROM der siebten Ausführungsform, wie in Fig. 27 gezeigt ist, zeigen. Unter Bezugnahme auf die Fig. 27 bis 37 wird der Herstellungsprozeß des Flash-EEPROM der siebten Ausführungs­ form im folgenden beschrieben.
Wie in Fig. 28 gezeigt, werden zuerst ein Wannenbereich und eine Elementtrennoxidschicht (beide nicht gezeigt) in vorbestimmten Bereichen in bzw. auf der Hauptoberfläche eines p-Typ Siliziumsubstrates 61 ausgebildet. Dann wird die Polysiliziumschicht 66 mit einer Dicke von ungefähr 500-2000 Å auf dem p-Typ Siliziumsubstrat 61 durch das CVD-Verfahren ausgebildet. Arsen wird in die Polysiliziumschicht 66 bei Bedingungen von 50 keV und 4 × 1015/cm2 ionenimplantiert.
Wie in Fig. 29 gezeigt, wird Photolithographie zur Ausbildung ei­ nes Resist 101 auf der Polysiliziumschicht 66 über den Bereichen, welche der Kanalbereich und der Draindiffusionsbereich sein werden, ausgebildet. Unter Verwendung des Resist 101 als Maske wird Phosphor in die Polysiliziumschicht 66 bei Bedingungen von 50 keV und nicht mehr als 1015/cm2 ionenimplantiert. Danach wird der Resist 101 entfernt.
Wie in Fig. 30 gezeigt, wird die Siliziumoxidschicht 68 mit einer Dicke von ungefähr 2000 Å auf die Polysiliziumschicht 66 durch das CVD-Verfahren abgeschieden. Ein Resist 102 wird in einem vorbe­ stimmten Bereich auf der Siliziumoxidschicht 68 ausgebildet. Un­ ter Verwendung des Resist 102 als Maske wird anisotropes Ätzen zur Musterung der Siliziumoxidschicht 68 und der Polysilizium­ schicht 66 ausgeführt. Dadurch werden die leitende Drainschicht 66a, die leitende Sourceschicht 66b und die Zwischenschicht-Iso­ lierschichten 68a und 68b, wie in Fig. 31 gezeigt, vervollstän­ digt. Danach wird der Resist 102 entfernt.
Wie in Fig. 32 gezeigt, wird die Polysiliziumoxidschicht 67 mit einer Dicke von ungefähr 1000 Å über der gesamten Oberfläche aus­ gebildet, und dann wird reaktives Ionenätzen (anisotropes Ätzen) auf die Siliziumoxidschicht 67 angewendet, wodurch die Seitenwan­ doxidschichten 67a und 67b ausgebildet werden, wie in Fig. 33 ge­ zeigt. Danach wird eine Wärmebehandlung zur Diffusion des Arsens und des Phosphors von der leitenden Sourceschicht 66b und zur Diffusion des Arsens von der leitenden Drainschicht 66a ausge­ führt. Dadurch werden der n+-Typ Sourcediffusionsbereich 63, der n--Typ Sourcediffusionsbereich 64 und der n+-Typ Draindiffusions­ bereich 62 ausgebildet. Die Sourcediffusionsbereiche 63 und 64 genauso wie der Draindiffusionsbereich 62 sind mit Seitenoberflä­ chen versehen, die über die Seitenoberflächen der Seitenwandoxid­ schichten 67a und 67b in Richtung des Kanalbereiches 65 vorsprin­ gen.
Dann wird, wie in Fig. 34 gezeigt, die Oxidschicht 69 mit einer Dicke von ungefähr 100 Å auf der Hauptoberfläche des p-Typ Silizi­ umsubstrates 61 über dem Kanalbereich 65 angeordnet ausgebildet.
Wie in Fig. 35 gezeigt, wird das CVD-Verfahren verwendet, um eine Polysiliziumschicht (nicht gezeigt) von ungefähr 1500 Å Dicke auf der gesamten Oberfläche durch das CVD-Verfahren auszubilden, und dann wird ein Mehrschichtfilm (nicht gezeigt) aus einer Oxid­ schicht und einer Nitridschicht mit einer Gesamtdicke von unge­ fähr 200 Å auf der Polysiliziumschicht ausgebildet. Dann wird eine Polysiliziumschicht (nicht gezeigt) mit einer Dicke von ungefähr 1500 Å auf dem Mehrschichtfilm ausgebildet. Diese Polysilizium­ schichten und der Mehrschichtfilm werden zur Ausbildung der floatenden Gateelektrode 70, die aus der Polysiliziumschicht aus­ gebildet ist, des Mehrschichtfilms 71, der aus den Oxid- und Ni­ tridschichten ausgebildet ist, und der Steuergateelektrode 72, die aus der Polysiliziumschicht ausgebildet ist, gemustert. Bei diesem Schritt wird die floatende Gateelektrode 70 so ausgebil­ det, daß sie sich über die Seitenwandoxidschichten 67a und 67b und die Zwischenschicht-Isolierschicht 68a und 68b erstreckt.
Wie in Fig. 36 gezeigt, wird die Zwischenschicht-Isolierschicht 73 mit einer Dicke von ungefähr 5000-15000 Å auf der gesamten Oberfläche durch das CVD-Verfahren oder ähnliches ausgebildet. Diese Zwischenschicht-Isolierschicht 73 ist z. B. aus einem Mehr­ schichtfilm mit einer PSG-Schicht oder einer BPSG-Schicht und ei­ ner nicht dotierten Oxidschicht ausgebildet. Die Zwischenschicht- Isolierschicht 73 wird der Wärmebehandlung bei thermischen Bedin­ gungen von 800-1000°C zum Glätten der oberen Oberfläche derselben unterworfen.
Wie in Fig. 37 gezeigt, werden Kontaktlöcher 68c und 73a in den Zwischenschicht-Isolierschichten 68a und 73 über der leitenden Drainschicht 66a angeordnet ausgebildet. Die Kontaktlöcher 68c und 73a haben eine Öffnungsgröße von ungefähr 0,6-1,5 µm.
Zuletzt wird, wie in Fig. 27 gezeigt, die TiN-Schicht 74 zu einer Dicke von ungefähr 500 Å ausgebildet, die elektrisch in den Kon­ taktlöchern 68c und 73a mit der leitenden Drainschicht 66a ver­ bunden ist, und die sich über die obere Oberfläche der Zwischen­ schicht-Isolierschicht 73 erstreckt. Weiter wird die Aluminiumle­ gierungsschicht 75 mit einer Dicke von ungefähr 10000 Å auf der TiN-Schicht 74 ausgebildet. Auf diese Art wird der Flash-EEPROM der siebten Ausführungsform vervollständigt.
Ausführungsform 8
Fig. 38 ist eine Schnittansicht, die einen Speicherzellenteil ei­ nes Flash-EEPROM einer achten Ausführungsform zeigt. Wie Fig. 38 zeigt, unterscheidet sich der Flash-EEPROM der achten Ausfüh­ rungsform von der siebten Ausführungsform, die in Fig. 27 gezeigt ist, dadurch, daß eine Oxidschicht 79, die auf dem Kanalbereich ausgebildet ist, auch auf und in Kontakt mit der leitenden Sourceschicht 66b angeordnet ist. Über der leitenden Sourceschicht 66b sind eine floatende Gateelektrode 80, ein Mehrschichtfilm 81 und eine Steuergateelektrode 82 mit der Oxidschicht 79 dazwischen ausgebildet.
Weiter weist diese achte Ausführungsform einen n+-Typ Sourcedif­ fusionsbereich 203 mit einer sogenannten Offsetstruktur auf. Ge­ nauer ist der Sourcediffusionsbereich 203 ausgebildet, ohne über die Seitenwandoxidschicht 77b in Richtung des Kanalbereiches 65 vorzuspringen.
Bei der derart strukturierten achten Ausführungsform können Elek­ tronen aus einem Abschnitt der floatenden Gateelektrode, der die leitende Sourceschicht 66b überlappt, in Richtung der leitenden Sourceschicht 66b gezogen werden. Genauer können durch Anlegen von 0 V an die Steuergateelektrode 82 beim Datenlöschbetrieb und durch Anlegen einer hohen Spannung von 10-12 V an den leitenden Sourcebereich 66b Elektronen aus der floatenden Gateelektrode 80 durch die Oxidschicht 79 zu der leitenden Sourceschicht 66b gezo­ gen werden. Da der Löschbetrieb zwischen der leitenden Source­ schicht 66b und der floatenden Gateelektrode 80 ausgeführt wird, ist es nicht notwendig, den Sourcediffusionsbereich 203 und die floatende Gateelektrode 80 miteinander zu überlappen, wie es bei der eingangs beschriebenen Technik notwendig ist. Bei der achten Ausführungsform kann daher der Sourcediffusionsbereich 203 die sogenannte Offsetstruktur aufweisen. Aufgrund der Offsetstruktur des Sourcediffusionsbereiches 203 ist das Zwischenbandtunneln, das in der Umgebung des Sourcediffusionsbereiches 203 auftritt, nicht an einer Position direkt unter der floatenden Gateelektrode 80, die auf dem Kanalbereich 65 angeordnet ist, angeordnet. Darum werden Löcher, die durch das Zwischenbandtunneln erzeugt werden, daran gehindert, in die Oxidschicht 79 in dem Kanalbereich 65 eingebracht zu werden. Als ein Ergebnis kann die Störung der Langzeiteigenschaft, die beim Datenlöschbetrieb auftreten kann, effektiv verhindert werden.
Als Folge kann eine gute Löscheigenschaft leicht durch Erhöhen der Fläche der überlappenden Abschnitte der floatenden Gateelek­ trode 80 und der leitenden Sourceschicht 66b erhalten werden.
Bei dieser achten Ausführungsform ist die leitende Sourceschicht 66b auf dem Sourcediffusionsbereich 203 ausgebildet, was der siebten Ausführungsform vergleichbar ist, so daß der Anstieg des Widerstandes des Sourcediffusionsbereiches 203 effektiv verhin­ dert werden kann, selbst falls die Größe des Sourcediffusionsbe­ reiches 203 entsprechend der Miniaturisierung von Elementen redu­ ziert ist.
Ausführungsform 9
Fig. 39 ist eine Schnittansicht, die einen Speicherzellenteil ei­ nes Flash-EEPROM einer neunten Ausführungsform zeigt. Wie Fig. 39 zeigt, weist der Flash-EEPROM der neunten Ausführungsform eine Oxidschicht 89 mit einer Dicke von ungefähr 100 Å auf, die auf dem Kanalbereich 65 ausgebildet ist, und die außerdem auf und in Kontakt mit der leitenden Drainschicht 66a angeordnet ist. Über der leitenden Drainschicht 66a sind eine floatende Gateelektrode 90, ein Mehrschichtfilm 91 und eine Steuergateelektrode 92 mit der Oxidschicht 89 dazwischen ausgebildet. Es ist außerdem ein Draindiffusionsbereich 202 mit einer sogenannten Offsetstruktur ausgebildet.
Bei der neunten Ausführungsform überlappen die floatende Gate­ elektrode 90 und die leitende Drainschicht 66a mit der Oxid­ schicht 89 dazwischen miteinander, so daß der Datenschreibbetrieb in den überlappenden Abschnitten der leitenden Drainschicht 66a und der floatenden Gateelektrode 90 ausgeführt werden kann. Ge­ nauer werden durch Anlegen einer Spannung von ungefähr 10-15 V an die Steuergateelektrode 92 und durch Anlegen einer Spannung von 6-8 V an den leitenden Drainbereich 66a Elektronen durch den F-N- Strom von der leitenden Drainschicht 66a in Richtung der floaten­ den Gateelektrode 90 implantiert. Bei der neunten Ausführungsform wird, wie oben beschrieben, der Schreibbetrieb in den überlappen­ den Abschnitten der leitenden Drainschicht 66a und der floatenden Gatelektrode 90 ausgeführt, so daß es nicht notwendig ist, den Draindiffusionsbereich 202 mit der floatenden Gateelektrode 90, die auf dem Kanalbereich 65 angeordnet ist, zu überlappen, wie es bei der eingangs beschriebenen Technik notwendig ist. Genauer ist es nicht notwendig, ein Ende des Draindiffusionsbereiches 202 auszubilden, welches nahe des Kanalbereiches 65b angeordnet ist, das über die Seitenwandoxidschicht 77a in Richtung des Kanalbe­ reiches 65 vorspringt. Aufgrund der oben beschriebenen Off­ setstruktur des Draindiffusionsbereiches 202, konzentriert sich das elektrische Feld in der nicht ausgewählten Zelle beim Daten­ schreibbetrieb nicht an einer Position direkt unter der floaten­ den Gateelektrode 90, die auf dem Kanalbereich 65 angeordnet ist. Dadurch sind Löcher, die durch das Zwischenbandtunneln erzeugt werden, nicht direkt unter der floatenden Gateelektrode 90 in dem Kanalbereich 65 angeordnet. Als ein Ergebnis können Löcher, die durch das Zwischenbandtunneln erzeugt werden, daran gehindert werden, in die floatenden Gateelektroden 90 eingebracht zu werden und derart kann das Drainstörungsphänomen, welches durch das Zwi­ schenbandtunneln verursacht werden kann, effektiv verhindert wer­ den. Außerdem wird aufgrund der Offsetstruktur des Draindiffusi­ onsbereiches 202 ein elektrisches Feld zwischen der floatenden Gateelektrode 90 auf dem Kanalbereich 65 und dem Draindiffusions­ bereich 202 geschwächt. Dadurch kann das Drainstörungsphänomen, welches durch das F-N-Tunneln verursacht werden kann, effektiv verhindert werden.
Diese neunte Ausführungsform weist außerdem den Vorteil auf, daß eine gute Schreibeffizienz durch Erhöhung der Fläche der überlap­ penden Abschnitte der leitenden Drainschicht 66a und der floaten­ den Gateelektrode 90 erhalten werden kann.
Außerdem kann bei dieser neunten Ausführungsform, da die leitende Sourceschicht 66b auf dem Sourcediffusionsbereich 63 ausgebildet ist, was der siebten und der achten Ausführungsform vergleichbar ist, der Anstieg des Widerstandes des Sourcediffusionsbereiches 63 verhindert werden, selbst falls die Größe des Sourcediffusionsbereiches 63 entsprechend der Miniaturisierung reduziert wird bzw. ist.
Ausführungsform 10
Fig. 40 ist eine Schnittansicht, die einen Speicherzellenteil ei­ nes Flash-EEPROMs einer zehnten Ausführungsform zeigt. Wie Fig. 40 zeigt, weist der Flash-EEPROM der zehnten Ausführungsform eine einer Kombination der achten und der neunten Ausführungsformen, die zuvor beschrieben wurden, entsprechende Struktur auf.
Eine Oxidschicht 109 mit einer Dicke von ungefähr 100 Å, die auf dem Kanalbereich 65 angeordnet ist, ist auch auf und in Kontakt mit der leitenden Drainschicht 66a und der leitenden Source­ schicht 66b ausgebildet. Über der leitenden Drainschicht 66a und der leitenden Sourceschicht 66b sind eine floatende Gateelektrode 110, ein Mehrschichtfilm 111 und eine Steuergateelektrode 112 mit der Oxidschicht 109 dazwischen ausgebildet. Beide, der Draindif­ fusionsbereich 202 und der Sourcediffusionsbereich 203, weisen die Offsetstruktur auf.
Aufgrund der oben beschriebenen Struktur kann die zehnte Ausfüh­ rungsform beide durch die achte und die neunte Ausführungsform erhaltenen Vorteile erreichen. Genauer, aufgrund der Offsetstruk­ tur des Sourcediffusionsbereiches 203, können Löcher, die durch das Zwischenbandtunneln erzeugt werden, effektiv daran gehindert werden, in die Oxidschicht 109 auf dem Kanalbereich 65 implan­ tiert zu werden, so daß die Störung der Langzeitcharakteristik, welche beim Datenlöschbetrieb verursacht werden kann, unterdrückt werden kann. Weiter, aufgrund der Offsetstruktur des Draindiffu­ sionsbereiches 202, können Löcher, die in der nicht ausgewählten Zelle beim Datenschreibbetrieb aufgrund des Zwischenbandtunnelns erzeugt werden, effektiv daran gehindert werden, in die Ladungs­ speicherelektrode implantiert zu werden, und das elektrische Feld zwischen der floatenden Gateelektrode 110 auf dem Kanalbereich 165 und dem Draindiffusionsbereich 202 kann geschwächt werden. Als ein Ergebnis ist es möglich, das Drainstörungsphänomen effek­ tiv zu verhindern, welches durch das Zwischenbandtunneln erzeugt werden kann, und das Drainstörungsphänomen zu verhindern, welches durch das F-N-Tunneln verursacht werden kann. Weiter kann durch Ausbildung der leitenden Sourceschicht 66b auf dem Sourcediffusi­ onsbereich 203 der Anstieg des Widerstandes des Sourcediffusions­ bereiches 203 unterdrückt werden, selbst falls die Größe des Sourcediffusionsbereiches 203 entsprechend der Miniaturisierung bzw. Verkleinerung von Elementen reduziert wird. Dadurch ist es möglich die Verzögerung von Signalen zu verhindern, die durch den Anstieg des Widerstandes verursacht werden kann.
Die Fig. 41 bis 46 sind Schnittansichten, die einen Herstellungs­ prozeß des Flash-EEPROM der zehnten Ausführungsform zeigen. Der Herstellungsprozeß des Flash-EEPROM der zehnten Ausführungsform wird im folgenden unter Bezugnahme auf die Fig. 40 bis 46 be­ schrieben.
Zuerst werden, wie in Fig. 41 gezeigt, ein Wannenbereich und eine Elementtrennoxidschicht (beide nicht gezeigt) auf vorbestimmten Bereichen auf der Hauptoberfläche des p-Typ Siliziumsubstrates 61 ausgebildet. Die Polysiliziumschicht 66 mit einer Dicke von 500-2000 Å wird auf der Hauptoberfläche des p-Typ Siliziumsubstrates 61 durch das CVD-Verfahren ausgebildet. Arsen wird in die Polysi­ liziumschicht 66 bei Bedingungen von 50 keV und 4 × 1015/cm2 implan­ tiert.
Dann wird, wie in Fig. 42 gezeigt, Photolithographie und aniso­ trope Ätztechnik zur Musterung der Polysiliziumschicht 66 (siehe Fig. 41) zur Ausbildung der leitenden Drainschicht 66a und der leitenden Sourceschicht 66b verwendet.
Wie in Fig. 43 gezeigt, wird eine Oxidschicht (nicht gezeigt) mit einer Dicke von ungefähr 1000 Å auf der gesamten Oberfläche durch das CVD-Verfahren ausgebildet, und dann wird reaktives Ätzen zur Ausbildung der Seitenwandoxidschichten 77a und 77b ausführt.
Wie in Fig. 44 gezeigt, wird eine Wärmebehandlung zur Diffusion des Arsen aus der leitenden Drainschicht 66a und der leitenden Sourceschicht 66b ausgeführt, wodurch der Draindiffusionsbereich 202 und der Sourcediffusionsbereich 203 in einem solchen Zustand ausgebildet werden, daß die Enden derselben nahe des Kanalberei­ ches 65 nicht über die Seitenwandoxidschichten 77a und 77b vor­ springen. Derart weisen der Draindiffusionsbereich 202 und der Sourcediffusionsbereich 203 sogenannte Offsetstrukturen auf. Dies kann leicht durch Steuerung z. B. der Bedingungen zur Wärmebe­ handlung erreicht werden.
Dann werden eine Oxidschicht 109a mit einer Dicke von ungefähr 100 Å, eine Polysiliziumschicht 110a mit einer Dicke von ungefähr 1500 Å, ein Mehrschichtfilm 111a, der aus Oxid- und Nitridschichten ausgebildet ist, und eine Polysiliziumschicht 112a mit einer Dicke von ungefähr 1500 Å nacheinander auf der gesamten Oberfläche ausgebildet. Ein Resist 113 wird auf einem vorbestimmten Bereich auf der Polysiliziumschicht 112a ausgebildet. Unter Verwendung des Resist 113 als Maske wird anisotropes Ätzen zur Musterung der Polysiliziumschicht 112a, des Mehrschichtfilms 111a, der Polysiliziumschicht 110a und der Oxidschicht 109a ausgeführt. Dadurch werden die Oxidschicht 109, die floatende Gateelektrode 110, der Mehrschichtfilm 111 und die Steuergateelektrode 112, wie in Fig. 45 gezeigt, ausgebildet.
Wie in Fig. 46 gezeigt, wird die Zwischenschicht-Isolierschicht 73 mit einer geglätteten Oberfläche mit einer Dicke von ungefähr 5000-15000 Å auf der gesamten Oberfläche ausgebildet, und dann wird das Kontaktloch 73a ausgebildet.
Zuletzt werden, wie in Fig. 40 gezeigt, die TiN-Schicht 74 mit einer Dicke von ungefähr 500 Å und die Aluminiumlegierungsverbin­ dungsschicht 75 mit einer Dicke von ungefähr 10000 Å ausgebildet. Auf diese Art ist der Flash-EEPROM der zehnten Ausführungsform vervollständigt.
Ausführungsform 11
Fig. 47 ist eine Schnittansicht, die einen Speicherzellenteil ei­ nes Flash-EEPROM einer elften Ausführungsform zeigt. Wie Fig. 47 zeigt, weist der Flash-EEPROM der elften Ausführungsform im we­ sentlichen dieselbe Struktur wie die des Flash-EEPROM der siebten Ausführungsform auf. Bei der elften Ausführungsform weist jedoch der Kanalbereich 65 einen Oberflächenbereich 65a mit einer Unre­ gelmäßigkeit oder Unebenheit auf. Die Unregelmäßigkeit (d. h. Oberflächenrauhheit) ist im Bereich von ungefähr 200-300 Å. Die Unregelmäßigkeit des Oberflächenbereiches 65a des Kanalbereiches 65 fördert die Konzentration des elektrischen Feldes an den kon­ vexen Abschnitten, die die Unregelmäßigkeiten bilden, und derart steigt ein vertikales elektrisches Feld an. Dies erleichtert das Ziehen der Elektronen aus der floatenden Gateelektrode 120 beim Löschbetrieb, und erleichtert das Springen der Elektronen in die floatende Gateelektrode 120 beim Schreibbetrieb. Als ein Ergebnis können die Schreib- und Löscheffizienzen verbessert werden.
Fig. 48 ist eine Schnittansicht, die einen Herstellungsprozeß des Flash-EEPROM der elften Ausführungsform, die in Fig. 47 gezeigt ist, zeigt. Wie Fig. 48 zeigt, wird die Unregelmäßigkeit des Oberflächenbereiches 65a des Kanalbereiches 65 ausgebildet, wenn die leitende Drainschicht 66a und die leitende Sourceschicht 66b gemustert werden, durch Ätzen desselben unter Verwendung des Re­ sist 120 als Maske. Genauer werden die leitenden Drain- und Sourceschichten 66a und 66b unter Benutzung des Resist als Maske überätzt, um absichtlich den Oberflächenbereich 65a des Kanalbe­ reiches 65 zu ätzen. Dadurch kann die Unregelmäßigkeit leicht ausgebildet werden. Als ein Beispiel der Art der Ausbildung der Unregelmäßigkeit, die anders als das Überätzen ist, kann der Oberflächenbereich 65a des Kanalbereiches 65 einem Plasma ausge­ setzt werden. Derart wird der Oberflächenbereich 65a des Kanalbe­ reiches 65 einem Plasma ausgesetzt. Genauer, wird der Oberflä­ chenbereich 65a des Kanalbereiches 65 einem O2-Plasma oder einem CF4-Plasma bei 800 W für ungefähr 10 Minuten ausgesetzt, wodurch die Unregelmäßigkeit mit einer Oberflächenrauhheit von ungefähr 200-300 leicht ausgebildet werden kann.
Ausführungsform 12
Fig. 49 ist eine Schnittansicht, die einen Speicherzellenteil ei­ nes Flash-EEPROM einer zwölften Ausführungsform zeigt. Wie Fig. 49 zeigt, weist die zwölfte Ausführungsform im wesentlichen die­ selbe Struktur wie der Flash-EEPROM der in Fig. 27 gezeigten siebten Ausführungsform auf. Zusätzlich dazu weist die zwölfte Ausführungsform eine n-Typ Dotierungsschicht 125, die auf dem Oberflächenbereich des Kanalbereiches 65 ausgebildet ist, und eine p-Typ Dotierungsschicht 126, die unter der n-Typ Dotierungs­ schicht 125 ausgebildet ist, auf. Aufgrund dieser Struktur wird ein hohes elektrisches Feld nicht an den Grenzbereich zwischen der n-Typ Dotierungsschicht 125 und dem n--Typ Sourcediffusions­ bereich 64 angelegt, und derart kann die Erzeugung des Zwischen­ band-Tunnelns an dieser Grenze effektiv verhindert werden. Dieses unterdrückt das Zwischenbandtunneln selbst, welches bei dem Da­ tenlöschbetrieb auftritt, verglichen mit der eingangs beschriebe­ nen Technik.
Aufgrund der Existenz der n-Typ Dotierungsschicht 125, bewegt sich der Bereich, der das hohe elektrische Feld empfängt, zu dem Grenzbereich zwischen der p-Typ Dotierungsschicht 126 unter der n-Typ Dotierungsschicht 125 und dem n--Typ Sourcediffusionsbe­ reich 64. Dadurch tritt das Zwischenbandtunneln an der Posisition unter der n-Typ Dotierungsschicht 125 auf, so daß ein Abstand von der Position der Erzeugung des Zwischenband-Tunnelns zu der Oxid­ schicht 69 verglichen mit der eingangs beschriebenen Technik an­ steigt.
Als ein Ergebnis werden Löcher, die bei dem Datenlöschbetrieb durch das Zwischenbandtunneln erzeugt werden, effektiv darin ge­ hindert, von der Oxidschicht 69 eingefangen zu werden. Daher wird die Qualität der Oxidschichten 69 beim Datenlöschbetrieb nicht gestört, und ein solcher Nachteil, wie daß das Ziehen der Elek­ tronen aus der floatenden Gateelektrode 70 behindert wird, wird außerdem verhindert. Derart kann die Störung der Langzeitcharak­ teristik beim Datenlöschbetrieb effektiv verhindert werden.
Die Ausbildung der p-Typ Dotierungsschicht 126 unter der n-Typ Dotierungsschicht 125 kann effektiv die Reduzierung der Schreib­ charakteristiken verhindern. Genauer kann durch Ausbildung der p- Typ Dotierungsschicht 126, die die n-Typ Dotierungsschicht 125 abdeckt (d. h. an ihrer Unterseite zum Substrat hin abdeckt) und durch Erhöhen der Konzentration von Dotierstoff in der p-Typ Do­ tierungsschicht 126 ein hohes elektrisches Feld in dem Grenzbe­ reich zwischen der p-Typ Dotierungsschicht 126 und dem Draindif­ fusionsbereich 62 erzeugt werden. Dieses fördert die Lawinener­ scheinung und derart kann die Schreibeffizienz verbessert werden. Als Folge ist es möglich, effizient die Reduzierung der Schrei­ beffizienz zu verhindern, welche durch das Vorsehen der n-Typ Do­ tierungsschicht 125 verursacht werden kann.
Desweiteren kann bei der zwölften Ausführungsform, da die lei­ tende Sourceschicht 66b auf dem Sourcediffusionsbereich 63 ausge­ bildet ist, was vergleichbar zu den siebten bis elften Ausfüh­ rungsformen ist, ein Anstieg des Widerstandes des Sourcediffusi­ onsbereiches 63 effektiv verhindert werden, selbst falls die Größe des Sourcediffusionsbereichess 63 entsprechend der Verklei­ nerung der Elemente reduziert ist bzw. wird.
Die Fig. 50 bis 56 sind Schnittansichten, die einen Herstellungs­ prozeß des Flash-EEPROM der zwölften Ausführungform, die in Fig. 49 gezeigt ist, zeigen. Unter Bezugnahme auf die Fig. 49 bis 56 wird im folgenden der Herstellungsprozeß des Flash-EEPROM der zwölften Ausführungsform beschrieben.
Zuerst werden, wie in Fig. 50 gezeigt, ein Wannenbereich und eine Elementtrennoxidschicht (beide nicht gezeigt) auf vorbestimmten Bereichen auf der Hauptoberfläche des p-Typ Siliziumsubstrates 61 ausgebildet. Kanalimplantation wird zur Ausbildung des begrabenen Kanals ausgeführt. Genauer wird Arsen bei den Bedingungen von 10 keV und nicht mehr als 1012/cm2 ionenimplantiert und Bor wird bei den Bedingungen von 50 keV und nicht mehr als 1013/cm2 io­ nenimplantiert.
Wie in Fig. 51 gezeigt, wird das CVD-Verfahren zur Ausbildung der Polysiliziumschicht 66 mit einer Dicke von ungefähr 500-2000 Å verwendet. Arsen wird in die Polysiliziumschicht 66 bei Bedingun­ gen von 50 keV und 4 × 1015/cm2 ionenimplantiert.
Wie in Fig. 52 gezeigt, wird der Resist 101, der Bereiche ab­ deckt, die den Kanalbereich und den Draindiffusionsbereich bilden werden, auf der Polysiliziumschicht 66 ausgebildet. Unter Verwen­ dung des Resist 101 als Maske wird Phosphor in die Polysilizium­ schicht 66 bei Bedingungen von 50 keV und nicht mehr als 1014/cm2 implantiert. Danach wird der Resist 101 entfernt.
Wie in Fig. 53 gezeigt, wird eine Siliziumoxidschicht (nicht ge­ zeigt) mit einer Dicke von ungefähr 2000 Å auf der gesamten Ober­ fläche der Polysiliziumschicht 66 (siehe Fig. 52) ausgebildet, und dann wird der Resist 102 in einem vorbestimmten Bereich auf der Siliziumoxidschicht ausgebildet. Unter Verwendung des Resist 102 als Maske wird anisotropes Ätzen der Siliziumoxidschicht und der Polysiliziumschicht 66 ausgeführt, wodurch die leitende Drainschicht 66a, die leitende Sourceschicht 66b und die Zwi­ schenschicht-Isolierschichten 68a und 68b ausgebildet werden. Da­ nach wird der Resist 102 entfernt.
Wie in Fig. 54 gezeigt, wird eine Siliziumoxidschicht (nicht ge­ zeigt) von ungefähr 1000 Å Dicke auf der gesamten Oberfläche aus­ gebildet, und dann wird anisotropes Ätzen der Siliziumoxidschicht zur Ausbildung der Seitenwandoxidschichten 67a und 67b ausge­ führt. Dann wird eine Wärmebehandlung zur Diffusion des Arsens aus der leitenden Drainschicht 66a und zur Diffusion des Arsens und des Phosphors aus der leitenden Sourceschicht 66b ausgeführt. Dadurch werden der n+-Typ Draindiffusionsbereich 62, der n+-Typ Sourcediffusionsbereich 63 und der n--Typ Sourcediffusionsbereich 64 ausgebildet. Gleichzeitig damit werden die Ionen, die bei dem Prozeß, der bereits unter Bezugnahme auf Fig. 50 beschrieben wurde, implantiert wurden, aktiviert, und derart werden die n+- Typ Dotierungsschicht 125 und die p-Typ Dotierungsschicht 126 ak­ tiviert.
Wie in Fig. 55 gezeigt, wird die Oxidschicht 69 mit einer Dicke von ungefähr 100 Å auf dem Kanalbereich ausgebildet. Eine Polysi­ liziumschicht wird zur Ausbildung der floatenden Gateelektrode 70 sich über und entlang der Oxidschicht 69, der Seitenwandoxid­ schichten 67a und 67b und der Zwischenschicht-Isolierschichten 68a und 68b erstreckend ausgebildet. Auf der floatenden Gateelektrode 70 ist der Mehrschichtfilm 71 vorgesehen, der eine Dicke von ungefähr 200 Å aufweist und aus den Nitrid- und Oxidschichten ausgebildet ist.
Wie in Fig. 56 gezeigt, wird die Zwischenschicht-Isolierschicht 73 mit einer Dicke von ungefähr 5000-15000 Å auf der gesamten Oberfläche ausgebildet. Danach wird eine Wärmebehandlung zum Glätten der oberen Oberfläche der Zwischenschicht-Isolierschicht 73 ausgeführt. Danach werden die Kontaktlöcher 73a und 68c in den Zwischenschicht-Isolierschichten 73 bzw. 68a ausgebildet.
Zuletzt wird, wie in Fig. 49 gezeigt, die TiN-Schicht mit einer Dicke von ungefähr 500 Å ausgebildet, um elektrisch mit der lei­ tenden Drainschicht 66a in den Kontaktlöchern 68c und 73a verbun­ den zu sein. Die Aluminiumverbindungsschicht 75 wird auf der TiN- Schicht 74 mit einer Dicke von ungefähr 10000 Å ausgebildet. Auf diese Art wird der Flash-EEPROM der zwölften Ausführungsform ver­ vollständigt.
Wie zuvor beschrieben, ist entsprechend der Halbleiterspeichervorrichtung eines Aspekts der vorliegenden Erfindung der dritte Dotierungsbereich des zweiten Leitungstyps auf der Hauptoberfläche des Halbleitersubstrates des ersten Leitungstyps in dem Kanalbereich angeordnet ausgebildet, wodurch ein hohes elektrisches Feld nicht an einem Grenzbereich zwischen dem dritten Dotierungsbereich und dem Sourcebereich, d. h. dem ersten oder zweiten Dotierungsbereich, beim Datenlöschbetrieb angelegt wird, so daß das Zwischenbandtunneln in dem Grenzbereich effektiv verhindert werden kann. Darum wird das Bandtunneln selbst, welches beim Datenlöschbetrieb verursacht werden kann, verglichen mit der eingangs beschriebenen Technik unterdrückt, und das Zwischenbandtunneln tritt an einer Position unter dem dritten Dotierungsbereich auf, d. h. in einer Position entfernt von der ersten dielektrischen Schicht. Als ein Ergebnis können Löcher, die durch das Zwischenbandtunneln beim Datenlöschbetrieb erzeugt werden, effektiv daran gehindert werden, in der ersten dielektrischen Schicht eingefangen zu werden. Dadurch wird die Schichteigenschaft der ersten dielektrischen Schicht im Datenlöschbetrieb nicht gestört, und ein solcher Nachteil wie die Behinderung des Ziehens der Elektronen aus der Ladungsspeicherelektrode kann außerdem verhindert werden. Der dritte Dotierungsbereich unterdrückt das Zwischenbandtunneln, welches an dem Grenzbereich zwischen dem dritten Dotierungsbereich und dem Drainbereich, d. h. dem ersten oder zweiten Dotierungsbereich, in einer nicht ausgewählten Zelle wäh­ rend des Schreibens von Daten erzeugt werden kann, so daß das Drainstörungsphänomen, welches durch das Zwischenbandtunneln in der nicht ausgewählten Zelle während des Schreibens von Daten verursacht werden kann, unterdrückt werden kann. Weiter überlappt bei der Halbleiterspeichervorrichtung dieses Aspekts mindestens der erste oder der zweite Dotierungsbereich die Ladungsspeicher­ elektrode nicht. Dieses reduziert ein elektrisches Feld zwischen der Ladungsspeicherelektrode und dem Drainbereich, der aus dem ersten oder dem zweiten Dotierungsbereich ausgebildet ist, in der nicht ausgewählten Zelle während des Schreibens von Daten vergli­ chen mit der eingangs beschriebenen Technik, so daß das Drainstö­ rungsphänomen, welches durch das F-N-Tunneln verursacht werden kann, effektiv verhindert werden kann. Da mindestens einer der ersten und zweiten Dotierungsbereiche nicht mit der Ladungsspei­ cherelektrode überlappt, konzentriert sich das elektrische Feld in der nicht ausgewählten Zelle nicht in einer Position direkt unter der Ladungsspeicherelektrode, und durch das Zwischen­ bandtunneln verursachte Löcher sind nicht direkt unter der La­ dungsspeicherelektrode lokalisiert bzw. angeordnet oder positio­ niert. Dieses verhindert die Implantation von durch das Zwischen­ bandtunneln erzeugten Löchern in die Ladungsspeicherelektrode, und derart kann das Drainstörungsphänomen, welches durch das Zwi­ schenbandtunneln verursacht werden könnte, effektiv verhindert werden.
Entsprechend der Halbleiterspeichervorrichtung eines anderen Aspekts der vorliegenden Erfindung ist der dritte Dotierungsbe­ reich des zweiten Leitungstyps auf bzw. in der Hauptoberfläche des Halbleitersubstrates des ersten Leitungstyps in dem Kanalbe­ reich angeordnet ausgebildet. Darum kann der Nachteil, daß das Ziehen von Elektronen aus der Ladungsspeicher- bzw. Ansammlungs­ elektrode behindert wird, verhindert werden und es ist möglich, das Störungsphänomen zu unterdrücken, welches durch das Zwischen­ bandtunneln verursacht werden könnte, welches in der nicht ausge­ wählten Zelle während des Schreibens von Daten erzeugt wird. Der vierte Dotierungsbereich des ersten Leitungstyps ist unter dem dritten Dotierungsbereich des zweiten Leitungstyps ausgebildet. Darum wird selbst in dem Fall, daß der Kanalbereich unter dem dritten Dotierungsbereich angeordnet ist, und dadurch das elek­ trische Feld von der Ladungsansammlungselektrode zu dem Kanalbe­ reich geschwächt wird, die Lawinenerscheinung durch Erhöhung der Konzentration von Dotierstoff in dem vierten Dotierungsbereich gefördert, so daß eine Reduzierung der Schreibeffizienz beim Datenschreibbetrieb effektiv verhindert werden kann. Da der vierte Dotierungsbereich in einer Tiefe ausgebildet ist, die kleiner als der Übergang zwischen den ersten und zweiten Dotie­ rungsbereichen ist (d. h. des Übergangs zwischen den ersten und zweiten Dotierungsbereichen und dem Substrat), wird die Tiefe des dritten Dotierungsbereiches proportional dazu reduziert. Dieses verhindert effektiv die Schwächung des elektrischen Feldes, das von der Ladungsspeicherelektrode an den unter den dritten Dotie­ rungsbereich angeordneten Kanalbereich angelegt wird. Darum wird das sogenannte "Durchbruchsphänomen", welches die Steuerung durch die Ladungsspeicherelektrode unmöglich macht, effektiv verhin­ dert. D. h., daß bei der Halbleiterspeichervorrichtung entspre­ chend diesem Effekt das Phänomen, welches das Ziehen der Elektro­ nen aus der Ladungsspeicherelektrode beim Datenlöschbetrieb be­ hindert (d. h. die Störung der Langzeiteigenschaften), effektiv verhindert werden kann, während die Erzeugung des Durchbruchsphä­ nomens signifikant verhindert wird.
Entsprechend der Halbleiterspeichervorrichtung eines weiteren Aspekts ist die leitende Sourceschicht auf und in Kontakt mit dem Sourcebereich ausgebildet, so daß ein Anstieg des Widerstandes des Sourcebereiches, welcher gemeinsam für eine Mehrzahl von Speichertransistoren ausgebildet ist, effektiv verhindert wird, selbst falls die Größe des Sourcebereiches entsprechend der Mi­ niaturisierung von Elementen (höherer Integrationsgrad) reduziert wird. Als Folge kann die nachteilige Verzögerung von Signalen verhindert werden.
In dem Fall, in dem die Hauptoberfläche des Halbleitersubstrates, die in dem Kanalbereich angeordnet ist, die Unregelmäßigkeit oder Unebenheit aufweist, fördert der konvexe Abschnitt, der die Unre­ gelmäßigkeit bildet, die Konzentration eines elektrischen Feldes daran, was in einem Anstieg des vertikalen elektrischen Feldes resultiert. Dies erleichtert die Implantation von Elektronen in die Ladungsspeicherelektrode beim Schreibbetrieb, und erleichtert außerdem das Ziehen der Elektronen aus der Ladungsspeicherelek­ trode beim Löschbetrieb. Als ein Ergebnis können die Schreib- und Löscheffizienzen verbessert werden.
In dem Fall, in dem der Dotierungsbereich des zweiten Leitungs­ typs auf der Hauptoberfläche des Halbleitersubstrates in dem Ka­ nalbereich angeordnet ausgebildet ist, ist die begrabene Kanal­ struktur vervollständigt, so daß ein hohes elektrisches Feld nicht an den Grenzbereich zwischen dem Dotierungsbereich und dem Sourcebereich angelegt wird. Als ein Ergebnis kann die Erzeugung des Zwischenbandtunnelns unterdrückt werden, und Löcher, die auf­ grund des Zwischenbandtunnelns erzeugt werden, werden effektiv daran gehindert, in der ersten dielektrischen Schicht eingefangen zu werden.
Entsprechend einer Halbleiterspeichervorrichtung eines weiteren Aspekts kann, da die leitende Sourceschicht auf und in Kontakt mit dem Sourcebereich ausgebildet ist, und da die Ladungsspeicherelektrode über die leitende Sourceschicht mit der ersten dielektrischen Schicht dazwischen ausgebildet ist, der Löschbetrieb in den überlappenden Abschnitten der leitenden Sourceschicht und der Ladungsspeicherelektrode ausgeführt werden. Da die Fläche der überlappenden Abschnitte frei bestimmt werden kann, können gute Löscheigenschaften durch Erhöhung der Fläche der überlappenden Abschnitte erhalten werden. Weiter ist es aufgrund der Struktur, bei welcher der Löschbetrieb in den überlappenden Abschnitten der leitenden Sourceschicht und der Ladungsspeicherelektrode ausgeführt wird, nicht nötig, den Sourcebereich mit der Ladungsspeicherelektrode auf dem Kanalbereich überlappend auszubilden, wie dies bei der eingangs beschriebenen Technik notwendig ist, und die Offsetstruktur kann verwendet werden. Als Folge tritt das Zwischenbandtunneln an einer von der ersten dielektrischen Schicht auf dem Kanalbereich entfernten Position auf. Dadurch können Löcher, welche aufgrund des Zwischenbandtunnelns beim Datenlöschbetrieb erzeugt werden, effektiv am Einfang in der ersten dielektrischen Schicht gehindert werden, und derart kann die Störung der Langzeiteigenschaften verhindert werden.
Entsprechend der Halbleiterspeichervorrichtung eines weiteren Aspekts der Erfindung ist die leitende Drainschicht auf und in Kontakt mit dem Drainbereich ausgebildet, und die Ladungsspeicherelektrode ist auf den Drainbereich mit der ersten dielektrischen Schicht dazwischen ausgebildet. Darum wird das Schreiben von Daten in überlappenden Abschnitten der leitenden Drainschicht und der Ladungsspeicherelektrode ausgeführt. Da die Fläche der überlappenden Abschnitte frei bestimmt werden kann, können gute Schreibeigenschaften durch Erhöhung der Fläche der überlappenden Abschnitte erhalten werden. Zur selben Zeit kann der Drainbereich die sogenannte Offsetstruktur aufweisen, wodurch das elektrische Feld in der nicht ausgewählten Zelle nicht an einer Position direkt unter der Ladungsspeicherelektrode auf dem Kanalbereich beim Datenschreibbetrieb konzentriert wird. Darum sind Löcher, die durch das Zwischenbandtunneln erzeugt werden, nicht direkt unter der Ladungsspeicherelektrode lokalisiert bzw. angeordnet. Dadurch können die Löcher, die durch das Zwischenbandtunneln erzeugt werden, daran gehindert werden, in die Ladungsspeicherelektrode implantiert zu werden, und das Drainstörungsphänomen, welches durch das Zwischenbandtunneln verursacht werden kann, wird effektiv verhindert. Außerdem wird das elektrische Feld zwischen der Ladungsspeicherelektrode auf dem Kanalbereich und dem Drainbereich geschwächt, so daß das Drainstörungsphänomen, welches durch das F-N-Tunneln verursacht werden kann, effektiv verhindert werden kann.
Entsprechend dem Herstellungsverfahren der Halbleiterspeichervor­ richtung nach einem Aspekt der Erfindung ist die Seitenwandiso­ lierschicht auf den Seitenwänden der Ladungsspeicherelektrode und der Steuerelektrode ausgebildet, und mindestens einer der zweiten und dritten Dotierungsbereiche ist durch Einbringen des Dotier­ stoffs des zweiten Leitungstyps in das Halbleitersubstrat unter Verwendung der Steuerelektrode und der Seitenwandisolierschicht als Maske ausgebildet. Darum können der zweite oder der dritte Dotierungsbereich leicht ohne Überlappen der Ladungsspeicherelek­ trode ausgebildet werden. Dadurch wird das elektrische Feld zwi­ schen der Ladungsspeicherelektrode und dem Drainbereich, d. h. dem zweiten oder dem dritten Dotierungsbereich, in der nicht aus­ gewählten Zelle beim Datenschreibbetrieb geschwächt, verglichen mit der eingangs beschriebenen Technik, und derart kann das Drainstörungsphänomen, welches durch das F-N-Tunneln verursacht werden kann, effektiv verhindert werden. Weiter konzentriert sich das elektrische Feld in der nicht ausgewählten Zelle nicht an ei­ ner Position direkt unter der Ladungsspeicherelektrode, so daß Löcher, die durch das Zwischenbandtunneln erzeugt werden, nicht an der Position direkt unter der Ladungsspeicherelektrode lokali­ siert bzw. angeordnet sind. Dieses verhindert das Einbringen der Löcher, die durch das Zwischenbandtunneln erzeugt werden, in die Ladungsspeicherelektrode, und dadurch wird effektiv das Drainstö­ rungsphänomen verhindert, welches durch das Zwischenbandtunneln verursacht werden kann. Weiter wird entsprechend des Herstel­ lungsverfahrens der Halbleiterspeichervorrichtung dieses Aspekts der erste Dotierungsbereich durch Einbringen von Dotierstoff des zweiten Leitungstyps auf die Hauptoberfläche des Halbleitersub­ strates des ersten Leitungstyps ausgebildet, so daß der erste Do­ tierungsbereich auf bzw. in der Oberfläche des Kanalbereiches der Speicherzelle ausgebildet wird, welche letztendlich vollendet wird. Darum wird ein hohes elektrisches Feld nicht an einen Grenzbereich zwischen dem ersten Dotierungsbereich und dem Sourcebereich, d. h. dem zweiten oder dem dritten Dotierungsbereich, angelegt, und derart kann die Erzeugung des Zwischenbandtunnelns in diesem Bereich effektiv verhindert werden. Dieses verhindert effektiv eine Erscheinung, bei der das Ziehen der Elektronen aus der Ladungsspeicherelektrode behindert wird, und das aufgrund der Erzeugung des Zwischenbandtunnelns verursacht wird.
Entsprechend dem Herstellungsverfahren der Halbleiterspeichervor­ richtung nach einem weiteren Aspekt wird, da der erste Dotie­ rungsbereich durch das Einbringen des Dotierstoffs des zweiten Leitungstyps auf und in die Hauptoberfläche des Halbleitersub­ strates des ersten Leitungstyps ausgebildet wird, der erste Do­ tierungsbereich außerdem in bzw. auf dem Oberflächenbereich des Kanalbereiches der Speicherzelle, welche letzten Endes ausgebil­ det werden wird, ausgebildet. Dieses kann effektiv die Erschei­ nung verhindern, welche das Ziehen von Elektronen beim Daten­ löschbetrieb behindert und aufgrund der Erzeugung des Zwischen­ bandtunnelns verursacht wird, und es kann außerdem das Drainstö­ rungsphänomen durch das Zwischenbandtunneln unterdrücken. Deswei­ teren ist der zweite Dotierungsbereich des ersten Leitungstyps, der den ersten Dotierungsbereich bedeckt (d. h. der den ersten Dotierungsbereich an seiner Unterseite bedeckt) in dem Bereich ausgebildet, der tiefer als der Bereich ist, in welchem der erste Dotierungsbereich ausgebildet ist. Dies kann effektiv die Redu­ zierung der Schreibeffizienz verhindern, welche aufgrund der be­ grabenen Kanalstruktur, die durch die Ausbildung des ersten Do­ tierungsbereiches verwirklicht wurde, verursacht werden kann. Der zweite Dotierungsbereich ist in einer Tiefe angeordnet, die klei­ ner als die Übergangstiefe zwischen dem dritten und dem vierten Dotierungsbereich (und dem Substrat) ist. Proportional dazu ist der erste Dotierungsbereich in einer flacheren Position angeord­ net, was effektiv die Reduzierung der Intensität des elektrischen Feldes von der Ladungsspeicherelektrode zu dem unter dem ersten Dotierungsbereich angeordneten Kanal verhindert. Als Folge kann das sogenannte Durchbruchsphänomen, welches die Steuerung durch die Ladungsspeicherelektrode unmöglich macht, effektiv verhindert werden.
Entsprechend dem Herstellungsverfahren der Halbleiterspei­ chervorrichtung nach einem weiteren Aspekt, kann, da die leitende Sourceschicht auf und in Kontakt mit dem Bereich, in welchem der Sourcebereich ausgebildet ist, ausgebildet ist, die Halbleiter­ vorrichtung, bei der der Anstieg des Wiederstands des Sourcebe­ reiches effektiv verhindert wird, selbst falls die Größe des Sourcebereiches entsprechend der Miniaturisierung von Elementen reduziert wird, leicht ausgebildet werden.
Entsprechend dem Herstellungsverfahren der Halbleiterspeichervor­ richtung nach einem weiteren Aspekt ist die leitende Source­ schicht auf dem Bereich, in welchem der Sourcebereich ausgebildet ist, ausgebildet, die leitende Drainschicht ist auf dem Bereich, in welchem der Drainbereich ausgebildet ist, ausgebildet, und die Ladungsspeicherelektrode ist auf dem Kanalbereich, der leitenden Sourceschicht und der leitenden Drainschicht mit der ersten di­ elektrischen Schicht dazwischen ausgebildet. Dadurch kann das Lö­ schen von Daten in den überlappenden Abschnitten zwischen der leitenden Sourceschicht und der Ladungsspeicherelektrode ausge­ führt werden, und das Schreiben von Daten kann in den überlappen­ den Abschnitten der leitenden Drainschicht und der Ladungsspei­ cherelektrode ausgeführt werden. Gleichzeitig kann, da die Source- und Drainbereiche die sogenannte Offsetstruktur aufwei­ sen, die Halbleiterspeichervorrichtung leicht hergestellt werden, bei welcher die Störung der Langzeiteigenschaften beim Daten­ löschbetrieb und das Drainstörungsphänomen beim Datenschreibbe­ trieb verhindert werden kann.

Claims (12)

1. Halbleiterspeichervorrichtung vom gestapelten Gate-Typ mit
einer Ladungsspeicherelektrode (5) und einer Steuerelektrode (7), die Information elektrisch schreiben und löschen kann, mit
einem Halbleitersubstrat (1) eines ersten Leitungstyps mit einer Hauptoberfläche,
einem ersten und einem zweiten Dotierungsbereich (10, 9) eines zweiten Leitungstyps, die in der Hauptoberfläche des Halbleiter­ substrates ausgebildet und auf gegenüberliegenden Seiten eines Kanalbereiches mit einem vorbestimmten Abstand zwischen sich angeordnet sind, wobei mindestens einer der ersten und zweiten Dotierungsbereiche ohne Überlappung der Ladungsspeicherelektrode, die auf dem Kanalbereich angeordnet ist, ausgebildet ist,
einem dritten Dotierungsbereich (3) des zweiten Leitungstyps, der in der Hauptoberfläche des Halbleitersubstrates in dem Kanalbe­ reich angeordnet ausgebildet ist, und
einem vierten Dotierungsbereich (2) des ersten Leitungstyps, der unter dem dritten Dotierungsbereich (3) angeordnet ist,
dadurch gekennzeichnet, daß der vierte Dotierungsbereich in einem Bereich ausgebildet ist, der eine geringere Tiefe von der Haupt­ oberfläche des Halbleitersubstrates (1) als die Übergangsflächen zwischen dem ersten und dem zweiten Dotierungsbereich (9, 10) einerseits und dem Halbleitersubstrat (1) andererseits aufweist.
2. Halbleiterspeichervorrichtung, die Information elektrisch schreiben und löschen kann, mit
einem Halbleitersubstrat (61) eines ersten Leitungstyps mit einer Hauptoberfläche,
einem als Sourcebereich dienenden ersten Dotierungsbereich (203) und einem als Drainbereich dienenden zweiten Dotierungsbereich (62, 202) eines zweiten Leitungstyps, die in der Hauptoberfläche des Halbleitersubstrates ausgebildet und auf gegenüberliegenden Seiten des Kanalbereiches mit einem vorbestimmten Abstand zwi­ schen sich angeordnet sind,
einer ersten dielektrischen Schicht (79, 109), die auf und in Kontakt mit mindestens dem Kanalbereich ausgebildet ist,
einer Ladungsspeicherelektrode (80, 110), die auf der ersten dielektrischen Schicht ausgebildet ist, und
einer Steuerelektrode (81, 112), die auf der Ladungsspeicher­ elektrode mit einer zweiten dielektrischen Schicht (111) dazwischen ausgebildet ist,
wobei der Sourcebereich einen Abschnitt der Ladungsspeicher­ elektrode, der über der ersten dielektrischen Schicht auf dem Kanalbereich (65) angeordnet ist, nicht überlappt,
dadurch gekennzeichnet, daß eine leitende Sourceschicht (66b) auf und in Kontakt mit dem Sourcebereich ausgebildet ist,
daß die erste dielektrische Schicht auf und in Kontakt mit der leitenden Sourceschicht (66b) ausgebildet ist, und
daß der Drainbereich (202) einen Abschnitt der Ladungsspeicher­ elektrode, der über der ersten dielektrischen Schicht auf dem Kanalbereich angeordnet ist, nicht überlappt.
3. Halbleiterspeichervorrichtung nach Anspruch 2,
dadurch gekennzeichnet, daß eine leitende Drainschicht (66a) auf und in Kontakt mit dem Drainbereich ausgebildet ist,
daß die erste dielektrische Schicht (109) weiter auf und in Kontakt mit der leitenden Drainschicht ausgebildet ist, und die Ladungsspeicherelektrode (110) außerdem oberhalb der lei­ tenden Drainschicht mit der ersten dielektrischen Schicht da­ zwischen ausgebildet ist.
4. Halbleiterspeichervorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß ein dritter Dotierungsbereich (125) des zweiten Leitungstyps in der Hauptoberfläche des Halbleiter­ substrates (61) in dem Kanalbereich angeordnet ausgebildet ist.
5. Halbleiterspeichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß ein vierter Dotierungsbereich (126) des ersten Leitungstyps, der unter dem dritten Dotierungsbereich (125) angeordnet ist und eine geringere Tiefe von der Hauptober­ fläche des Substrates (61) als die Übergangsflächen zwischen dem ersten und dem zweiten Dotierungsbereich (202, 63, 203) einer­ seits und dem Halbleitersubstrat (61) andererseits aufweist, ausgebildet ist.
6. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch einen fünften Dotierungsbereich (21, 64) des zweiten Leitungstyps, der den den Sourcebereich bildenden ersten Dotierungsbereich (10) in Richtung des ersten Dotierungsbereiches abdeckt, wobei der fünfte Dotierungsbereich eine Dotierungskon­ zentration aufweist, die kleiner als die Konzentration von Do­ tierstoff in dem Sourcebereich ist.
7. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6, gekennzeichnet durch einen sechsten Dotierungsbereich (31) des ersten Leitungstyps, der den Drainbereich in Richtung des ersten Dotierungsbereiches abdeckt.
8. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 7
dadurch gekennzeichnet, daß die Ladungsspeicherelektrode (5) auf dem dritten Dotierungsbereich (3) mit einer ersten dielektrischen Schicht (4) dazwischen ausgebildet ist, und
daß die Steuerelektrode (7) auf der Ladungsspeicherelektrode (5) mit einer zweiten dielektrischen Schicht (6) dazwischen ausge­ bildet ist.
9. Verfahren zur Herstellung einer Halbleiterspeichervorrichtung mit den Schritten:
Ausbilden eines dritten Dotierungsbereiches (3) durch Einbringen von Dotierstoff eines zweiten Leitungstyps in eine Hauptober­ fläche eines Halbleitersubstrates eines ersten Leitungstyps;
Ausbilden eines vierten Dotierungsbereiches (2) unter dem dritten Dotierungsbereich (3) durch Einbringen von Dotierstoff des ersten Leitungstyps in einen Bereich unter dem dritten Dotierungsbereich (3);
Ausbilden einer Ladungsspeicherelektrode (5) auf einem vorbe­ stimmten Bereich der Hauptoberfläche des Halbleitersubstrates mit einer ersten dielektrischen Schicht (4) dazwischen;
Ausbilden einer Steuerelektrode (7) auf der Ladungsspeicherelek­ trode (5) mit einer zweiten dielektrischen Schicht (6) dazwi­ schen; und
Ausbilden eines ersten und eines zweiten Dotierungsbereiches (10, 9) durch Einbringen von Dotierstoff des zweiten Leitungstyps in das Halbleitersubstrat unter Verwendung der Steuerelektrode (7) als Maske, wobei
der Schritt der Ausbildung des zweiten Dotierungsbereiches (2) den Schritt der Steuerung des Einbringens des Dotierstoffs aufweist, so daß eine Übergangsfläche zwischen dem vierten Dotierungsbereich (2) und dem Halbleitersubstrat (1) in einer Tiefe von der Haupt­ oberfläche des Halbleitersubstrats angeordnet ist, die niedriger als die einer Übergangsfläche zwischen dem Halbleitersubstrat (1) einerseits und den dritten und vierten Dotierungsbereichen (9, 10) andererseits ist.
10. Verfahren zur Herstellung einer Halbleiterspeichervorrich­ tung, die Information elektrisch schreiben und löschen kann, mit den Schritten:
Ausbilden eines als Sourcebereich dienenden ersten Dotierungsbe­ reiches (203) eines zweiten Leitungstyps und eines als Drainbe­ reich dienenden zweiten Dotierungsbereiches (202) eines zweiten Leitungstyps in einer Hauptoberfläche eines Halbleitersubstrates (61) eines ersten Leitungstyps, wobei die Source- und Drainbe­ reiche auf gegenüberliegenden Seiten eines Kanalbereiches (65) mit einem vorbestimmten Abstand zwischen sich angeordnet sind;
Ausbilden einer leitenden Sourceschicht (66b) auf und in Kontakt mit dem Sourcebereich;
Ausbilden einer leitenden Drainschicht (66a) auf und in Kontakt mit dem Drainbereich;
Ausbilden einer ersten dielektrischen Schicht (109) auf und in Kontakt mit dem Kanalbereich, der leitenden Sourceschicht und der leitenden Drainschicht;
Ausbilden einer Ladungsspeicherelektrode (110) auf der ersten dielektrischen Schicht; und
Ausbilden einer Steuerelektrode (112) auf der Ladungsspeicher­ elektrode mit einer zweiten dielektrischen Schicht dazwischen,
wobei der Schritt der Ausbildung des Sourcebereiches und des Drainbereiches den Schritt der Ausbildung des Sourcebereiches und des Drainbereiches ohne Ausbilden eines Abschnittes derselben, der einen Abschnitt der Ladungsspeicherelektrode, der über der ersten dielektrischen Schicht (109) auf dem Kanalbereich (65) angeordnet ist, überlappt, aufweist.
11. Verfahren nach Anspruch 10, gekennzeichnet durch den Schritt des Ausbildens eines dritten Dotierungsbereiches (125) durch Einbringen von Dotierstoff des zweiten Leitungstyps in die Hauptoberfläche des Halbleitersub­ strates (61) und den Schritt des Ausbildens eines vierten Dotie­ rungsbereiches (126) des ersten Leitungstyps unter dem dritten Dotierungsbereich (125) vor dem Schritt der Ausbildung der La­ dungsspeicherelektrode derart, daß die Tiefe des vierten Dotie­ rungsbereichs (126) von der Hauptoberfläche des Halbleitersub­ strats geringer als die einer Übergangsfläche zwischen dem Halb­ leitersubstrat einerseits und dem ersten und dem zweiten Dotie­ rungsbereich andererseits ist.
12. Verfahren nach Anspruch 9, gekennzeichnet durch die Schritte:
Ausbilden einer Seitenwandisolierschicht (8) auf einer Seitenwand der Ladungsspeicherelektrode (5) und der Steuerelektrode (7); und
Ausbilden des ersten und des zweiten Dotierungsbereiches (10, 9) derart, daß von diesen mindestens einer die Ladungsspeicherelek­ trode (5) nicht überlappt, durch Einbringen des Dotierstoffs des zweiten Leitungstyps in das Halbleitersubstrat unter Verwendung der Steuerelektrode (7) und der Seitenwandisolierschicht (8) als Maske.
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2513402B2 (ja) * 1993-05-01 1996-07-03 日本電気株式会社 半導体装置の構造及び製造方法
JP3224907B2 (ja) * 1993-06-08 2001-11-05 株式会社東芝 不揮発性半導体記憶装置
JP3397895B2 (ja) * 1994-07-05 2003-04-21 三洋電機株式会社 固体撮像素子
JPH08204035A (ja) * 1995-01-30 1996-08-09 Sony Corp 半導体メモリ装置
US5949710A (en) * 1996-04-10 1999-09-07 Altera Corporation Programmable interconnect junction
US5699298A (en) * 1996-05-22 1997-12-16 Macronix International Co., Ltd. Flash memory erase with controlled band-to-band tunneling current
KR100238199B1 (ko) * 1996-07-30 2000-01-15 윤종용 플레쉬 이이피롬(eeprom) 장치 및 그 제조방법
JPH1074915A (ja) * 1996-08-29 1998-03-17 Sharp Corp 不揮発性半導体記憶装置
TW451284B (en) * 1996-10-15 2001-08-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
KR100448086B1 (ko) * 1997-05-23 2005-06-16 삼성전자주식회사 비휘발성메모리장치및그제조방법
US6284316B1 (en) * 1998-02-25 2001-09-04 Micron Technology, Inc. Chemical vapor deposition of titanium
US6009017A (en) * 1998-03-13 1999-12-28 Macronix International Co., Ltd. Floating gate memory with substrate band-to-band tunneling induced hot electron injection
US6043124A (en) * 1998-03-13 2000-03-28 Texas Instruments-Acer Incorporated Method for forming high density nonvolatile memories with high capacitive-coupling ratio
US6127698A (en) * 1998-03-23 2000-10-03 Texas Instruments - Acer Incorporated High density/speed nonvolatile memories with a textured tunnel oxide and a high capacitive-coupling ratio
US6194272B1 (en) * 1998-05-19 2001-02-27 Mosel Vitelic, Inc. Split gate flash cell with extremely small cell size
US6107127A (en) * 1998-09-02 2000-08-22 Kocon; Christopher B. Method of making shallow well MOSFET structure
JP2000164736A (ja) 1998-11-30 2000-06-16 Toshiba Corp 不揮発性半導体メモリ及びその製造方法
US6376868B1 (en) 1999-06-15 2002-04-23 Micron Technology, Inc. Multi-layered gate for a CMOS imager
JP3563310B2 (ja) * 1999-10-18 2004-09-08 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置の製造方法
US6218227B1 (en) * 1999-10-25 2001-04-17 Advanced Micro Devices, Inc. Method to generate a MONOS type flash cell using polycrystalline silicon as an ONO top layer
US6329273B1 (en) * 1999-10-29 2001-12-11 Advanced Micro Devices, Inc. Solid-source doping for source/drain to eliminate implant damage
KR100390889B1 (ko) * 2000-05-25 2003-07-10 주식회사 하이닉스반도체 반도체장치의 비휘발성 메모리 소자 및 그 제조방법
US20020185673A1 (en) 2001-05-02 2002-12-12 Ching-Hsiang Hsu Structure of a low-voltage channel write/erase flash memory cell and fabricating method thereof
KR100437466B1 (ko) * 2001-12-27 2004-06-23 삼성전자주식회사 비휘발성 메모리소자 및 그 제조방법
EP1349205A1 (de) * 2002-03-28 2003-10-01 eMemory Technology Inc. Struktur einer Niederspannungskanal-Schreib/Lese-FLASH-Speicherzelle und deren Herstellungsverfahren
US6887758B2 (en) * 2002-10-09 2005-05-03 Freescale Semiconductor, Inc. Non-volatile memory device and method for forming
US6861689B2 (en) * 2002-11-08 2005-03-01 Freescale Semiconductor, Inc. One transistor DRAM cell structure and method for forming
JP4875284B2 (ja) * 2003-03-06 2012-02-15 スパンション エルエルシー 半導体記憶装置およびその製造方法
US20080057643A1 (en) * 2006-08-29 2008-03-06 Micron Technology, Inc. Memory and method of reducing floating gate coupling
US20100155858A1 (en) * 2007-09-04 2010-06-24 Yuan-Feng Chen Asymmetric extension device
KR100973827B1 (ko) * 2008-07-28 2010-08-04 경북대학교 산학협력단 고집적 플래시 메모리 셀 소자, 셀 스트링 및 그 제조 방법
JP5578641B2 (ja) * 2008-12-01 2014-08-27 国立大学法人広島大学 不揮発性半導体記憶素子とその製造方法
TWI710113B (zh) 2019-11-29 2020-11-11 億而得微電子股份有限公司 電子寫入抹除式可複寫唯讀記憶體的操作方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4868619A (en) * 1984-11-21 1989-09-19 Exel Microelectronics, Inc. Single transistor electrically programmable memory device and method
EP0369676A2 (de) * 1988-11-17 1990-05-23 Seiko Instruments Inc. Nichtflüchtige Halbleiterspeicheranordnung
GB2226184A (en) * 1988-12-15 1990-06-20 Samsung Electronics Co Ltd Memory device
US5119165A (en) * 1989-04-06 1992-06-02 Ricoh Company, Ltd. Semiconductor integrated circuit device using a planar structure with reduced bit line and word line resistance
EP0509696A2 (de) * 1991-04-18 1992-10-21 National Semiconductor Corporation Kontaktlose Flash-EPROM-ZELLE mit Standardzeilendekodierer
EP0517607A1 (de) * 1991-06-07 1992-12-09 Commissariat A L'energie Atomique Verfahren zur Herstellung einer nichtflüchtigen Speicherzelle und dadurch hergestellte Speicherzelle
JPH0513776A (ja) * 1991-07-08 1993-01-22 Rohm Co Ltd 半導体記憶装置
JPH0529587A (ja) * 1991-07-22 1993-02-05 Sony Corp 不揮発性半導体メモリ装置及びその製造方法
EP0612107A1 (de) * 1993-02-19 1994-08-24 STMicroelectronics S.r.l. EEPROM-Zelle mit doppelter Polysiliziumschicht und zugehöriges Programmierungsverfahren

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4467453A (en) * 1979-09-04 1984-08-21 Texas Instruments Incorporated Electrically programmable floating gate semiconductor memory device
JPS60182174A (ja) * 1984-02-28 1985-09-17 Nec Corp 不揮発性半導体メモリ
US4663645A (en) * 1984-05-23 1987-05-05 Hitachi, Ltd. Semiconductor device of an LDD structure having a floating gate
US4697198A (en) * 1984-08-22 1987-09-29 Hitachi, Ltd. MOSFET which reduces the short-channel effect
US4763177A (en) * 1985-02-19 1988-08-09 Texas Instruments Incorporated Read only memory with improved channel length isolation and method of forming
EP0204498A3 (de) * 1985-05-29 1988-09-21 Advanced Micro Devices, Inc. EEPROM-Zelle und Verfahren zur HerstellUng
US4804637A (en) * 1985-09-27 1989-02-14 Texas Instruments Incorporated EEPROM memory cell and driving circuitry
US5472891A (en) * 1986-05-26 1995-12-05 Hitachi, Ltd. Method of manufacturing a semiconductor device
US5017505A (en) * 1986-07-18 1991-05-21 Nippondenso Co., Ltd. Method of making a nonvolatile semiconductor memory apparatus with a floating gate
KR890001099A (ko) * 1987-06-08 1989-03-18 미다 가쓰시게 반도체 기억장치
US5141886A (en) * 1988-04-15 1992-08-25 Texas Instruments Incorporated Vertical floating-gate transistor
JPH0223671A (ja) * 1988-07-12 1990-01-25 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
ES1008181Y (es) * 1988-11-07 1989-09-01 Gadea Veses Javier Caja acustica para transduccion de sonido.
JPH0352269A (ja) * 1989-07-20 1991-03-06 Seiko Instr Inc 紫外線消去型半導体不揮発性メモリ
US5262987A (en) * 1988-11-17 1993-11-16 Seiko Instruments Inc. Floating gate semiconductor nonvolatile memory having impurity doped regions for low voltage operation
JPH02135782A (ja) * 1988-11-17 1990-05-24 Seiko Instr Inc 半導体不揮発性メモリ
US5180680A (en) * 1991-05-17 1993-01-19 United Microelectronics Corporation Method of fabricating electrically erasable read only memory cell
JPH0567791A (ja) * 1991-06-20 1993-03-19 Mitsubishi Electric Corp 電気的に書込および消去可能な半導体記憶装置およびその製造方法
JPH06204494A (ja) * 1993-01-07 1994-07-22 Fujitsu Ltd 絶縁膜の形成方法および半導体素子の製造方法
JP3260194B2 (ja) * 1993-01-21 2002-02-25 新日本製鐵株式会社 Ｍｏｓ電界効果型トランジスタ及び不揮発性半導体記憶装置
US5429966A (en) * 1993-07-22 1995-07-04 National Science Council Method of fabricating a textured tunnel oxide for EEPROM applications

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4868619A (en) * 1984-11-21 1989-09-19 Exel Microelectronics, Inc. Single transistor electrically programmable memory device and method
EP0369676A2 (de) * 1988-11-17 1990-05-23 Seiko Instruments Inc. Nichtflüchtige Halbleiterspeicheranordnung
GB2226184A (en) * 1988-12-15 1990-06-20 Samsung Electronics Co Ltd Memory device
US5119165A (en) * 1989-04-06 1992-06-02 Ricoh Company, Ltd. Semiconductor integrated circuit device using a planar structure with reduced bit line and word line resistance
EP0509696A2 (de) * 1991-04-18 1992-10-21 National Semiconductor Corporation Kontaktlose Flash-EPROM-ZELLE mit Standardzeilendekodierer
EP0517607A1 (de) * 1991-06-07 1992-12-09 Commissariat A L'energie Atomique Verfahren zur Herstellung einer nichtflüchtigen Speicherzelle und dadurch hergestellte Speicherzelle
JPH0513776A (ja) * 1991-07-08 1993-01-22 Rohm Co Ltd 半導体記憶装置
JPH0529587A (ja) * 1991-07-22 1993-02-05 Sony Corp 不揮発性半導体メモリ装置及びその製造方法
EP0612107A1 (de) * 1993-02-19 1994-08-24 STMicroelectronics S.r.l. EEPROM-Zelle mit doppelter Polysiliziumschicht und zugehöriges Programmierungsverfahren

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
KUME, H., YAMAMOTO, H., ADACHI, T., et al.: A Flash-Erase EEPROM Cell with an asymmetric source and drain structure, in IEDM 87, S.560-562 *

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Publication number Publication date
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US5488245A (en) 1996-01-30
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DE4404270A1 (de) 1994-09-22
JP3200497B2 (ja) 2001-08-20
JPH06326322A (ja) 1994-11-25
US5683923A (en) 1997-11-04

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