KR100448086B1 - 비휘발성메모리장치및그제조방법 - Google Patents

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Abstract

본 발명은 비휘발성 메모리장치 및 그 제조 방법에 관한 것으로서, 특히 스택 게이트형 EPROM의 셀의 게이트 외측벽에 반도체 기판과 반대의 도전형 불순물로 도핑된 사이드 스페이스 및 상기 드레인 접합층과 게이트 하부 사이에 오프 채널 영역을 추가하여 형성시킨 메모리 셀과, 상기 사이드 스페이서와 동일한 구성 물질로 이루어진 게이트 절연막을 구비한 로직 트랜지스터로 구성되어 단일 공정에 의해 상기 메모리 셀과 로직 트랜지스터의 제조가 가능하므로 제조 공정이 보다 단순해진다. 그리고, 본 발명을 NOR FLASH EPROM 셀에 적용시킬 경우 데이터 재생시 과소거(over erase) 셀이 존재한다면 메모리 셀의 사이드 스페이서 하부에 셀 게이트와 드레인 접합층이 이격되는 오프 채널영역을 형성할 수 있기 때문에 과소거(over erase) 되지 않는 메모리 셀을 구현할 수 있다.

Description

비휘발성 메모리장치 및 그 제조 방법
본 발명은 비휘발성 메모리장치에 관한 것으로서, 특히 메모리 셀의 게이트 측벽에 도전형 층인 사이드 스페이스를 형성하고, 상기 게이트 하부와 드레인 접합층 사이에 오프 채널 영역을 형성하여 프로그램시 스택 게이트형 비휘발성 메모리에서 발생되는 드레인 턴온(drain turn-on) 및 드레인 디스터브 현상(drain disturb)을 제어시킬 수 있는 비휘발성 메모리장치 및 그 제조 방법에 관한 것이다.
통상적으로 스택 게이트형 EPROM(Erasble and Programmable Read Only Memory) 셀은 채널 열전자 주입(Channel Hot Electron Injection) 방법에 의해 프로그램된다.
도 1 은 통상적인 스택 게이트형 EPROM의 셀을 나타낸 도면으로서, 위드라인이 트랜지스터의 게이트에 연결되고, 비트 라인이 상기 트랜지스터의 소스에 연결되고, 접지에 상기 트랜지스터의 드레인이 연결된 메모리 셀을 복수 개로 구성한다. 여기서, A 는 메모리의 단위 셀을 나타낸 것이다.
도 2 는 도 1에 도시된 메모리 셀의 수직 단면도로서, 도 2 를 참조하면 반도체 기판 내에 p형 웰을 형성하고, 상기 반도체 기판 상부에 게이트 산화막을 160Å 두께로 형성한다. 그리고, 폴리 실리콘을 1500Å 도포하여 플로팅 게이트를 형성하고, 상기 플로팅 게이트 상부에 산화막, 질화막 및 산화막으로 적층된 ONO막을 200Å 두께로 형성한다. 상기 ONO 막 상부에 폴리 실리콘 및 텅스텐 실리사이드를 순서적으로 각각 1500Å를 도포하여 제어 게이트를 형성한다. 그 다음 한 개의 마스크 패턴을 이용하여 순서적으로 적층된 제어 게이트, ONO막 및 플로팅 게이트를 셀프 얼라인 방법에 의해 스택 게이트를 완성한다. 그리고, 상기 스택 게이트를 마스트로하여 n+ 불순물을 이온주입하여 소스 및 드레인 접합층을 형성하고, 드라이브 인(drive-in) 방법에 의해 상기 접합층들과 게이트를 오버랩시킨다. 이후 일련의 제조 방법을 거쳐 스택 게이트형 EPROM의 셀을 완성한다.
도 3 은 상기 도 2에 도시된 메모리 셀의 프로그램 동작시 바이어스 상태를 설명하기 위한 도면으로서, 도 3을 참조할 경우 자외선 조사에 의해 플로팅 게이트 내의 전하를 소거할 경우 플로팅 게이트는 1∼2Ｖ의 문턱전압을 가지게 된다. 이때, 게이트에 12Ｖ, 드레인에 6Ｖ를 인가할 경우 셀 전류에 의해 발생된 열전자(hot eletron)가 게이트 전자 영역에 의해 상기 플로팅 게이트로 주입된다. 그리고, 상기 주입된 전하량만큼 문턱전압이 증가되어 최종적으로 7∼8Ｖ의 문턱전압을 가지게 된다.
상기와 같은 구성 및 동작을 하는 스택 게이트형 EPROM은 프로그램시 선택 비트라인에 대응하는 비선택 워드라인 셀들은 드레인에 인가된 전압이 플로팅 게이트로 인가된다. 이때 인가된 전압이 소거시 문턱전압보다 클 경우 비선택된 셀을 턴온시켜 프로그램되지 않는 셀을 통해 전류가 소모되어 선택 셀이 프로그램되지 않는 드레인 턴온(drain turn-on) 현상이 발생한다.
그리고, 상기 스택 게이트형 EPROM은 비선택 셀이 프로그램되어 있는 경우 드레인 전압에 의해 플로팅 게이트내의 전자가 드레인 접합층으로 F-N(Fowler-Nordheim) tunneling 하여 상기 비선택 셀의 문턱전압이 낮아지는 드레인 디스터브 현상(drain disturb)이 발생한다.
그러므로, 스택 게이트형 EPROM은 프로그램시 상기에서 기술된 드레인 턴온(drain turn-on) 현상 및 드레인 디스터브(drain disturb) 현상을 발생하는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 메모리 셀의 게이트 외측벽에 반도체 기판과 반대의 도전형 불순물로 도핑된 사이드 스페이스를 형성하고, 상기 게이트에 드레인 접합층을 오버랩하지 않고 상기 드레인 접합층과 게이트 하부 사이에 오프 채널 영역을 형성하여 메모리 셀을 안정되게 프로그램할 수 있는 비휘발성 메모리장치 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 장치는 비휘발성 메모리장치에 있어서, 상기 메모리장치를 구성하는 단위 셀은 소자간을 분리하기 위해 반도체 기판 내에 형성된 필드 산화막; 상기 필드 산화막 사이의 반도체 기판 상부에 형성된 제 1 절연막; 상기 절연막 상부에 제 1 도전층, 제 2 절연막 및 제 2 도전층이 순차적으로 형성된 게이트; 상기 제 1 절연막과 연결되어 상기 게이트의 측벽 및 상부를 둘러싼 제 3 절연막; 상기 제 3 절연막 측벽에 형성된 사이드 스페이서; 상기 반도체 기판 내에서 상기 게이트 하부의 일부와 오버랩되도록 형성된 소스 접합층; 상기 반도체 기판 내에서 상기 게이트 하부와의 오프 채널 영역을 형성하기 위해 상기 사이드 스페이서 하부의 일부와 오버랩되도록 형성된 드레인 접합층을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명의 다른 장치는 소자간을 분리하기 위해 반도체 기판 내에 형성된 필드 산화막; 상기 필드 산화막 사이의 반도체 기한 상부에 형성된 제 1 절연막; 상기 절연막 상부에 제 1 도전층, 제 2 절연막 및 제 2 도전층이 순차적으로 형성된 게이트; 상기 제 1 절연막과 연결되어 상기 게이트의 측벽 및 상부를 둘러싼 제 3 절연막; 상기 제 3 절연막 측벽에 형성된 사이드 스페이서; 상기 반도체 기판 내에서 상기 게이트 하부의 일부와 오버랩되도록 형성된 소스 접합층; 상기 반도체 기판 내에서 상기 게이트 하부와의 오프 채널 영역을 형성하기 위해 상기 사이드 스페이서 하부의 일부와 오버랩되도록 형성된 드레인 접합층을 구비하는 비휘발성 메모리셀과 로직 트랜지스터를 동시에 가지는 메모리 장치에 있어서, 상기 로직 트랜지스터는 반도체 기판에 형성된 필드 산화막 및 절연막과, 상기 절연막 상부에 형성된 게이트와, 상기 절연막 하부의 반도체 기판 내에 형성된 소스 접합층 및 드레인 접합층을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제조 방법은 메모리 셀과 로직 트랜지스터를 동시에 가지는 비휘발성 메모리장치에 있어서, 반도체 기판에 일련의 제조 공정을 거쳐 소자간을 분리하는 필드 산화막을 형성하는 단계; 상기 필드 산화막 사이의 반도체 기판 상부에 제 1 절연막, 제 1 도전층, 제 2 절연막 및 제 2 도전층을 순차적으로 형성하는 단계; 사진 및 식각 공정을 거쳐 상기 제 2 도전층으로부터 상기 제 1 도전층까지 식각하여 메모리 셀의 게이트를 형성하는 단계; 로직 트랜지스터의 문턱전압을 형성하기 위한 불순물을 이온 주입한 후, 로직 트랜지스터의 제 1 절연막을 식각하는 단계; 반도체 기판과 반대의 도전형 불순물을 이온 주입하여 메모리 셀의 소스 접합층을 형성하는 단계; 상기 결과물 상부에 제 3 절연막 및 제 3 도전층을 순차적으로 형성하는 단계; 사진 및 식각 공정에 의해 상기 제 3 도전층을 식각하여 메모리 셀의 게이트를 둘러싼 제 3 절연막의 외측벽에 사이드 스페이스와 로직 트랜지스터의 게이트를 형성하는 단계; 상기 결과물에 상기 반도체 기판과 반대의 도전형 불순물을 이온 주입하여 메모리 셀의 드레인 접합층과 로직 트랜지스터의 소스 및 드레인 접합층을 형성하는 단계; 상기 결과물의 불순물을 드라이브 인 방법에 의해 메모리 셀에서는 반도체 기판 내에 오프 채널영역을 형성하고, 상기 로직 트랜지스터에서는 상기 로직 트랜지스터의 소스 및 드레인 접합층과 게이트가 오버랩되도록 하는 단계로 이루어지는 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.
도 4 는 본 발명에 따른 비휘발성 메모리의 셀과 로직 트랜지스터를 나타낸 수직 단면도로서, 상기 메모리를 구성하는 단위 셀은 반도체 기판(2) 내에 형성된 소자간 분리를 위한 필드 산화막(4) 및 상기 필드 산화막(4) 사이의 상기 반도체 기판 상부에 형성된 제 1 절연막인 게이트 산화막(6)과, 상기 게이트 산화막(6) 상부에 제 1 도전층인 플로팅 게이트(8a), 제 2 절연막인 ONO막(8b) 및 제 2 도전층인 제어 게이트(8c)가 순차적으로 적층된 메모리메모리 셀 게이트(8)와, 상기 게이트 산화막(6)과 연결되어 상기 메모리 셀 게이트(8)의 측벽 및 상부를 둘러싼 제 3 절연막(18)과, 상기 게이트 산화막(6) 상부와 상기 제 3 절연막(18) 외측벽에 형성된 사이드 스페이서(28)와, 상기 반도체 기판(2) 내에서 상기 메모리 셀 게이트(8) 하부의 일부와 오버랩되도록 형성된 고농도 및 저농도 소스 접합층(20,22)과, 상기 고농도 및 저농도 소스 접합층(20,22)과 소정 거리 떨어진 지점의 상기 반도체 기판(2) 내에서 상기 메모리 셀 게이트(8) 하부와의 오프 채널영역(38)을 형성하기 위해 상기 사이드 스페이서(28) 하부의 일부와 오버랩되도록 형성된 드레인 접합층(32)으로 구성된다.
또한, 로직 트랜지스터는 상기 반도체 기판(2)에 형성된 필드 산화막(4) 및 게이트 절연막(18)과, 상기 게이트 절연막(18) 상부에 형성된 로직 게이트(30)와, 상기 게이트 절연막(18) 하부의 반도체 기판(2) 내에 형성된 소스 접합층(34) 및 드레인 접합층(36)으로 구성된다.
도 5 내지 도 13 은 도 4 에 도시된 메모리 셀과 로직 트랜지스터를 제조하기 위한 제조 방법을 순서적으로 나타낸 도면으로서, 도 5 내지 도 13 을 참조하여 상기와 같이 구성된 메모리 셀과 로직 트랜지스터의 제조 방법을 설명하고자 한다.
도 5 내지 도 6 과 같이 일련의 제조 공정을 거쳐 p형 반도체 기판(2)에 필드 산화막(4) 및 제 1 절연막인 게이트 산화막(6)을 형성하고, 이어 상기 결과물 상부에 제 1 도전층인 플로팅 게이트(8a), 제 2 절연막인 ONO막(8b) 및 제 2 도전층인 제어 게이트(8c)를 순차적으로 형성한다. 그리고, 상기 결과물 상부면에 메모리 셀 게이트(8)를 형성하기 위한 포토 레지스트(10)를 도포한 후, 식각 공정을 거쳐 상기 제어 게이트(8c)부터 상기 플로팅 게이트(8a)까지 순차적으로 제거하여 메모리 셀 게이트(8)를 형성한다.
도 7 과 같이 메모리 셀의 상부면 만을 포토 레지스트(12)로 도포하고, 상기 결과물에 로직 트랜지스터의 문턱전압을 형성하기 위한 불순물을 이온 주입한 후, 로직 트랜지스터의 게이트 산화막(6)을 제거한다.
그 다음 도 8 과 같이 메모리 셀의 소스 영역을 제외한 상기 결과물에 포토 레지스트(14)를 도포하고, n형 불순물을 이온 주입한다. 이때, 저농도 불순물인 Ph와 고농도 불순물인 As 이온들을 동시에 이온 주입하여 상기 반도체 기판(2) 내에 AS가 도핑된 고농도의 소스 접합층(20)과 Ph가 도핑된 저농도의 소스 접합층(22)을 형성하여 DDD(Double Diffused Drain) 구조를 제조한다.
그리고, 도 9와 같이 상기 불순물 이온들을 확산시켜 DDD 구조를 가지는 상기 고농도 및 저농도의 소스 접합층들(20,22)이 상기 메모리 셀 게이트(8)에 0.1∼0.3㎛ 정도로 오버랩되도록 한다. 이어 상기 메모리 셀 게이트(8) 상부면과 로직 트랜지스터 전면에 제 3 절연막(18)을 900℃∼1000℃ 내외에서 100Å∼1000Å 정도로 성장시킨다.
도 10 과 같이 상기 결과물 상부 전면에 제 3 도전층(24)을 500Å∼3000Å 정도로 형성하고, 도 11 과 같이 로직 게이트를 형성하기 위한 포토 레지스트(16)를 상기 결과물 상부에 도포한다.
그리고, 도 12 와 같이 상기 결과물은 이방성 식각 공정에 의해 상기 제 3 도전층(24)이 식각되어 메모리 셀의 상기 제 3 절연막(18)의 외측벽에 사이드 스페이서(28)를 형성하고, 동시에 로직 트랜지스터의 로직 게이트(30)를 형성한다. 이때, 상기 제 3 도전층(24)의 식각 공정시 상기 제 3 절연막(18)은 식각 정지 물질로 사용된다.
도 13 과 같이 상기 결과물에 n형 불순물을 이온 주입하여 메모리 셀의 드레인 접합층(32)을 형성하고, 동시에 로직 트랜지스터의 소스 접합층(34) 및 드레인 접합층(36)을 형성한다. 그리고, 상기 결과물에 도핑된 불순물은 드라이브 인(drive-in) 방법에 의해 상기 반도체 기판(2) 내에 상기 사이드 스페이서(28)와 메모리 셀 게이트(8) 사이에 오프 채널영역(38)을 형성한다. 이때 상기 오프 채널영역(38)의 거리는 0.1∼0.5㎛ 정도로 한다. 그 다음 상기 로직 트랜지스터의 상기 소스 접합층(34) 및 드레인 접합층(36)의 불순물 이온들을 확산시켜 상기 로직 게이트(30)와 상기 소스 접합층(34) 및 드레인 접합층(36)이 오버랩되도록 한다.
한편, 본 발명은 메모리 셀의 사이드 스페이서(28)와 로직 트랜지스터의 로직 게이트(30)를 구성하는 물질이 동일하도록 하고, 동시에 상기 메모리 셀 게이트(8)를 구성하는 제 1 도전층(8a), 제 2 도전층(8c)과 상기 사이드 스페이서(28)는 동일한 불순물이 도핑된 다결정 실리콘을 사용하도록 한다.
그러므로, 본 발명은 상기 메모리 셀의 드레인 접합층이 상기 사이드 스페이스 하부를 감싸면서 상기 메모리 셀 게이트와 이격되는 오프 채널 영역 및 상기 메모리 셀 게이트의 측벽과 드레인 접합층 상부 사이에 도전체층인 사이드 스페이서가 형성되기 때문에 비선택 셀의 드레인 전압에 의해 프로그램 셀의 전류가 소모되는 드레인 턴온(drain turn-on) 현상 및 비선택 셀의 문턱전압이 낮아지는 드레인 디스터브 현상(drain disturb)을 미연에 방지한다.
본 발명은 메모리장치의 메모리 셀과 로직 트랜지스터를 동시에 제조할 수 있기 때문에 제조 공정이 보다 단순해진다. 더욱이, 본 발명을 NOR FLASH EPROM 셀에 적용시킬 경우 데이터 재생시 과소거(over erase) 셀이 존재하더라도 사이드 스페이스 하부에 셀 게이트와 드레인 접합층이 이격되는 오프 채널영역이 형성되어 있기 때문에 과소거(over erase) 되지 않는 메모리 셀을 구현할 수 있는 효과가 있다.
도 1 은 통상적인 정보의 기록 내지 소거가 가능한 비휘발성 메모리를 나타낸 도면.
도 2 는 도 1에 도시된 메모리 셀의 수직 단면도.
도 3 은 상기 도 2에 도시된 메모리 셀의 프로그램 동작시 바이어스 상태를 설명하기 위한 도면.
도 4 는 본 발명에 따른 비휘발성 메모리의 셀과 로직 트랜지스터를 나타낸 수직 단면도.
도 5 내지 도 13 은 도 4 에 도시된 메모리 셀과 로직 트랜지스터를 제조하기 위한 제조 방법을 순서적으로 나타낸 도면들.
*도면의 주요 부분에 대한 부호의 설명*
2: 반도체 기판 4: 필드 산화막
6: 게이트 산화막 8: 메모리 셀 게이트
10,12,14,16,26: 포토 레지스트 18: 제 3 절연막
20: 고농도 소스 접합층 22: 저농도 소스 접합층
24: 제 3 도전층 28: 사이드 스페이서
30: 로직 게이트 32,36: 드레인 접합층
34: 소스 접합층

Claims (9)

  1. 비휘발성 메모리장치에 있어서, 상기 메모리장치를 구성하는 단위 셀은 소자간을 분리하기 위해 반도체 기판 내에 형성된 필드 산화막; 상기 필드 산화막 사이의 반도체 기판 상부에 형성된 제 1 절연막; 상기 절연막 상부에 제 1 도전층, 제 2 절연막 및 제 2 도전층이 순차적으로 형성된 게이트; 상기 제 1 절연막과 연결되어 상기 게이트의 측벽 및 상부를 둘러싼 제 3 절연막; 상기 제 3 절연막 측벽에 형성된 사이드 스페이서; 상기 반도체 기판 내에서 상기 게이트 하부의 일부와 오버랩되도록 형성된 소스 접합층; 상기 반도체 기판 내에서 상기 게이트 하부와의 오프 채널 영역을 형성하기 위해 상기 사이드 스페이서 하부의 일부와 오버랩되도록 형성된 드레인 접합층을 구비하는 것을 특징으로 하는 비휘발성 메모리.
  2. 제 1 항에 있어서, 상기 제 2 절연막은 산화막, 질화막, 산화막이 순서적으로 적층된 것을 특징으로 하는 비휘발성 메모리.
  3. 제 1 항에 있어서, 상기 제 1 도전층, 제 2 도전층 및 제 3 도전층은 불순물이 도핑된 다결정 실리콘으로 형성된 것을 특징으로 하는 비휘발성 메모리.
  4. 제 1 항에 있어서, 상기 소스 접합층은 상기 게이트 하부에 0.1∼0.3㎛ 오버되도록 형성하는 것을 특징으로 하는 비휘발성 메모리.
  5. 제 1 항에 있어서, 상기 소스 접합층은 상층은 고농도 불순물 이온이 도핑되며 하층은 저농도 불순물 이온이 도핑된 DDD(Double Diffused Drain) 구조로 형성하는 것을 특징으로 하는 비휘발성 메모리.
  6. 제 1 항에 있어서, 상기 오프 채널영역은 상기 드레인 접합층과 상기 게이트 하부의 사이 거리가 0.1∼0.5 ㎛ 인 것을 특징으로 하는 정보의 기록 내지 소거가 가능한 비휘발성 메모리.
  7. 소자간을 분리하기 위해 반도체 기판 내에 형성된 필드 산화막; 상기 필드 산화막 사이의 반도체 기한 상부에 형성된 제 1 절연막; 상기 절연막 상부에 제 1 도전층, 제 2 절연막 및 제 2 도전층이 순차적으로 형성된 게이트; 상기 제 1 절연막과 연결되어 상기 게이트의 측벽 및 상부를 둘러싼 제 3 절연막; 상기 제 3 절연막 측벽에 형성된 사이드 스페이서; 상기 반도체 기판 내에서 상기 게이트 하부의 일부와 오버랩되도록 형성된 소스 접합층; 상기 반도체 기판 내에서 상기 게이트 하부와의 오프 채널 영역을 형성하기 위해 상기 사이드 스페이서 하부의 일부와 오버랩되도록 형성된 드레인 접합층을 구비하는 비휘발성 메모리셀과 로직 트랜지스터를 동시에 가지는 메모리장치에 있어서, 상기 로직 트랜지스터는 반도체 기판에 형성된 필드 산화막 및 절연막과, 상기 절연막 상부에 형성된 게이트와, 상기 절연막 하부의 반도체 기판 내에 형성된 소스 접합층 및 드레인 접합층을 구비하는 것을 특징으로 하는 로직 트랜지스터.
  8. 메모리 셀과 로직 트랜지스터를 동시에 가지는 비휘발성 메모리장치에 있어서, 반도체 기판에 일련의 제조 공정을 거쳐 소자간을 분리하는 필드 산화막을 형성하는 단계; 상기 필드 산화막 사이의 반도체 기판 상부에 제 1 절연막, 제 1 도전층, 제 2 절연막 및 제 2 도전층을 순차적으로 형성하는 단계; 사진 및 식각 공정을 거쳐 상기 제 2 도전층으로부터 상기 제 1 도전층까지 식각하여 메모리 셀의 게이트를 형성하는 단계; 로직 트랜지스터의 문턱전압을 형성하기 위한 불순물을 이온 주입한 후, 로직 트랜지스터의 제 1 절연막을 식각하는 단계; 반도체 기판과 반대의 도전형 불순물을 이온 주입하여 메모리 셀의 소스 접합층을 형성하는 단계; 상기 결과물 상부에 제 3 절연막 및 제 3 도전층을 순차적으로 형성하는 단계; 사진 및 식각 공정에 의해 상기 제 3 도전층을 식각하여 메모리 셀의 게이트를 둘러싼 제 3 절연막의 외측벽에 사이드 스페이스와 로직 트랜지스터의 게이트를 형성하는 단계; 상기 결과물에 상기 반도체 기판과 반대의 도전형 불순물을 이온 주입하여 메모리 셀의 드레인 접합층과 로직 트랜지스터의 소스 및 드레인 접합층을 형성하는 단계; 상기 결과물의 불순물을 드라이브 인 방법에 의해 메모리 셀에서는 반도체 기판 내에 오프 채널영역을 형성하고, 상기 로직 트랜지스터에서는 상기 로직 트랜지스터의 소스 및 드레인 접합층과 게이트가 오버랩되도록 하는 단계로 이루어지는 특징으로 하는 비휘발성 메모리장치의 제조 방법.
  9. 제 8 항에 있어서, 상기 제 3 도전층은 500∼3000Å 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리장치의 제조 방법.
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