KR100264928B1 - 고밀도 eeprom 셀/어레이 구조 및 그 동작 방법 - Google Patents

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민화 지
알베르 베르쥬몽
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클라크 3세 존 엠.
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Abstract

고밀도 EEPROM 셀 어레이 구조는 액세스 트랜지스터 및 메모리 셀의 제어 게이트 및 부동 게이트가 정렬되는 액세스 트랜지스터 및 이중 폴리 프로세스를 위한 부동 게이트 구조를 사용하여, 이전에 사용한 것보다 더 소형의 셀을 얻을 수 있다. 또한 프로세스 플로우는 종래에 사용한 4 개의 마스크 플로우에 비하여 2 개의 마스크 플로우만을 사용한다. 이것은 제조 프로세스의 제조 비용을 감소시킨다. 이 구조는 셀 어레이를 위한 판독 시간을 크게 감소시킨다.

Description

고밀도 ＥＥＰＲＯＭ 셀/어레이 구조 및 그 동작 방법
본 발명은 고밀도 전기 소거 프로그램가능 판독 전용 메모리 (EEPROM) 장치에 관한 것으로, 특히 판독 시간이 감소된 고밀도 EEPROM 셀 및 어레이 구조에 관한 것이다.
전기 소거 프로그램가능 판독 전용 메모리 (EEPROM)를 형성하는 것은 메모리 셀이 1 ㎳ 미만의 1 전압에서 기록되거나 소거될 수 있고 10년이상동안 프로그램된 데이터를 변화시키지 않고 다른 전압에서 판독될 수 있도록 비선형성을 갖는 제어가능하고 재생가능한 전기 효과를 사용하기 위한 것이다. 파울러-노드하임 (Fowler-Nordheim) 터널링은 EEPROM 메모리를 동작시키는데 널리 사용되는 필요한 비선형성을 나타낸다.
실리콘 (Si) 에 있어서, 전도대와 가전자대 사이의 에너지차는 1.1 eV 이다. 실리콘 이산화물 (SiO2) 에 있어서, 전도대와 가전자대 사이의 에너지차는 약 8.1 eV 이고, SiO2의 전도대는 Si 보다 3.2 eV 위에 있다. 전자 에너지는 열적 실온에서 약 0.025 eV 이므로, Si 의 전자가 충분한 열 에너지를 얻어 Si/Si02장벽을 넘어 SiO2의 전도대로 들어갈 수 있는 가능성은 매우 작다. 전자가 SiO2에 의 의해 둘러싸인 폴리실리콘 부동 게이트상에 배치되면, 이 밴드는 데이터를 유지한다.
금속으로부터 진공으로의 전자 방출의 경우에 대하여 관찰한 파울러-노드하임 방출은 또한 1969 년 렌즈리거 (Lenzliger) 및 스노우 (Snow) 에 의해 실리콘으로부터 실리콘 이산화물로의 전자 방출이 관찰되었다. Si/SiO2계면에서 높은 전계가 존재하면, 에너지대가 왜곡되고 Si 의 전도대의 전자가 에너지 장벽을 통해 기계적으로 터널링하고 SiO2의 전도대로 나타날 가능성이 작다.
터널링 전류가 다음의 일반적인 전류 밀도식에 따라 인가된 전계와 함께 지수적으로 증가한다:
J=(AE2) exp (-B/E)
여기서, A 및 B 는 정수이고,
E 는 Si/SiO2계면에서의 전계이다.
이 전류는 Si/SiO2계면에서의 전계가 약 10 MV/㎝ 일 때 10E-6 A/㎠ 의 전류 밀도로 관찰된다. 마이크로일렉트로닉스에 사용하기 위한 전압에서, 이 크기의 국부 전계는 벌크 실리콘상에 성장한 얇은 (약 100 Å) 산화물 또는 폴리실리콘상에 성장한 두꺼운 (500 Å) 산화물 양단에 전압을 인가함으로써 얻어질 수 있다. 후자의 경우, 폴리실리콘 형성, 즉, 제 1 의 경우와 동일한 전압에서의 터널링 강화를 초래하는 폴리실리콘-폴리실리콘 산화물 계면에서의 포지티브 만곡 영역으로부터 전계 강화가 발생한다.
이론적으로 이상적인 EEPROM 메모리 셀은 전기 신호를 메모리 어레이 매트릭스의 특정한 열 및 특정한 행으로 인가함으로써 어드레스싱가능한 단일 트랜지스터를 구비한다. 예를 들어, 이 "이상적인" 셀로 논리 "1" 또는 "0"을 기록하기 위하여, "1" 또는 "0" 에 대응하는 전압이 선택된 셀의 열 (비트선) 에 대응하는 소오스 또는 드레인에 인가되는 동안 선택된 셀의 행 (워드선) 에 대응하는 제어 게이트에 전압이 인가된다.
이 "이상적인" 셀을 실현하기 위한 시도에 있어서 중요한 문제점은, 선택된 셀의 데이터를 변화시키는 동안 다른 행에 저장된 데이터를 기록하거나 소거하지 않고 메모리 셀의 단일 행의 선택을 인에이블하기 위하여 각각의 메모리 셀의 추가의 액세스 트랜지스터를 필요로 한다는 점이다. 불행하게도, 각각의 메모리 셀에 추가의 액세스 트랜지스터가 존재하면, 셀의 크기를 증가시키고 고밀도, 메가비트 메모리 어레이를 위하여 비실용적인 다이 크기를 발생한다.
그러므로, 선택되지 않은 셀을 동시에 프로그래밍 또는 소거하는 것을 방지하면서 데이터를 변화시키기 위한 단일 셀을 신뢰성있게 선택할 수 있도록 각각의 메모리 셀의 추가의 별도의 액세스 트랜지스터를 필요로 하지 않는 EEPROM을 제공하는 것이 목적이다.
도 1a 는 공지의 FLOTOX EEPROM 메모리 셀의 단면도를 나타낸다. FLOTOX 셀에 있어서, 일반적으로 두께가 100 Å 미만인 터널 산화물이 드레인 영역내의 포토리소그래피로 정의된 영역 (또는 드레인 영역의 연장부, 소위 매입 +n) 상에 성장한다. 셀을 프로그밍하기 위하여 부동 게이트를 충전하는 것은 소오스 및 드레인을 접지하고 제어 게이트에 고전압을 인가함으로써 성취된다. FLOTOX 셀은 인가된 전압의 큰 부분이 터널 산화물 양단에 결합되도록 설계되어 드레인으로부터 부동 게이트로 전자가 전송되도록 한다. 셀을 소거하기 위한 부동 게이트의 방전은 제어 게이트를 접지하고 소오스를 부동하고 고전압을 드레인에 인가함으로써 성취된다. 이 경우, 인가된 전압의 대부분은 터널 산화물 양단에 결합되지만, 전계는 역으로 되어 부동 게이트로부터 드레인으로 전자가 터널링한다. 내부 충전 펌프가 ≤5V 공급으로부터 고전압을 발생하는데 사용될때의 중요 인자인 연속적인 전류 경로가 없도록 소오스는 부동된다.
단일 트랜지스터 메모리 셀이 금속 열에 접속된 드레인과 공통 폴리실리콘 워드선에 접속된 게이트를 갖는 일반적인 어레이에 배치되면, 접지된 워드선을 갖는 셀을 소거하는 것은 공통 열의 모든 드레인에 고전압이 인가되는 것을 의미한다. 선택되지 않은 워드선에 고전압을 가함으로써 선택되지 않은 셀에서 소거가 억제될 수 있다. 그러나, 이것은 동일 워드선을 따르는 선택되지 않은 셀이 프로그램될 수 있다는 것을 의미한다. 이러한 방해 상태를 피하기 위하여, 도 1a 에 도시한 바와 같이, FLOTOX 셀은 별도의 액세스 트랜지스터를 사용하여 열 비트선으로부터 드레인을 격리시킨다. 액세스 트랜지스터는 소거를 위하여 선택되지 않은 행에 대하여 오프된다.
도 1b 는 도 1a 의 FLOTOX 셀의 레이아웃을 나타내고, 도 1a 는 워드선 (제어 게이트) 에 수직이고 터널 산화물 윈도우를 관통하는 단면도이다.
도 2a-2g 는 도 1a 의 FLOTOX 셀을 제조하는데 사용되는 제조 흐름 순서를 나타낸다. 도 2a 에 나타낸 바와 같이, 실리콘 기판 (12) 상에 산화물층 (10)을 형성함으로써 제조가 시작되고, 그후, 포토레지스트 마스크 (14)를 패터닝하고 이온 주입 단계를 수행하여 EEPROM 메모리 셀의 매입 n+ 영역 (16)을 형성한다.
도 2b 에 나타낸 바와 같이, 매입 n+ 영역 (16)을 형성한 후에, 제 2 포토레지스트 마스크 (20)을 사용하여 산화물층 (10)을 에칭하여 터널 윈도우 개구 (18)를 형성한다. 대략 80 Å의 두께를 갖는 터널 산화물 (22) 의 얇은 층은 도 2c 에 도시한 바와 같이 터널 윈도우내에서 성장한다.
도 2d를 참조하면, 터널 산화물 (22)을 성장시킨 후에, 폴리실리콘의 제 1 층이 증착되고 소망의 도전성으로 도핑된다. 그후, 제 1 폴리실리콘층상에 산화물/질화물/산화물 (ONO) 층을 형성한다. ONO 및 하부에 놓인 제 1 폴리실리콘층은 마스킹되고 상부에 놓인 ONO 층 (26) 과 함께 메모리 셀의 폴리실리콘 부동 게이트 (24)을 정의하기 위하여 에칭된다. 재산화 및 에치백을 수행하여 부동 게이트 (24) 및 ONO (26) 의 에지상에 산화물 측벽 스페이서 (28) 를 형성시킨다.
도 2e를 참조하면, 폴리실리콘의 제 2 층을 증착하고, 소망의 농도로 도핑된 후에, FLOTOX 셀의 액세스 트랜지스터의 게이트 (32) 및 메모리 셀의 제어 게이트 (30)를 정의하기 위하여 에칭된다. 그후, 도 2f 에 도시한 바와 같이, 액세스 트랜지스터의 소오스/드레인 영역 (34) 및 메모리 셀을 정의하기 위하여 N+ 소오스/드레인/주입이 수행된다.
마지막으로, 유전 재료 (36) 의 층을 형성하고 평탄화한 후에 에칭하여, N+ 드레인/비트선 (34) 에 접촉 개구를 형성한다. 그후, 금속 비트선 구조 (38)을 형성하여, 도 2g 에 도시한 (도 1a 셀과 동일한) FLOTOX 셀을 형성한다.
FLOTOX 셀은 많은 단점이 있다. 먼저, 터널 윈도우 및 메모리 셀의 매입 N+ 영역 사이에 오정렬이 발생하기 쉽다. 폴리실리콘의 제 2 층은 메모리 셀의 워드 라인 및 액세스 트랜지스터 게이트를 형성하는데 사용된다. 그러나, 메모리 셀 트랜지스터의 폴리 1 및 폴리 2 게이트를 정의하기 위하여 폴리1/폴리2 자기 정렬 에칭이 수행되지 않는다. 더욱이, 셀은 폴리 2 액세스 트랜지스터 게이트 및 메모리 셀의 폴리 1 부동 게이트 사이에 오정렬이 발생하기 쉽다.
E. K. Shelton , "Low-power EE-PROM can be reprogrammed fast", Electronics, Jul. 31, 1980, pp 89-92 에는 상술한 FLETOX 개념과 유사한 기본 EEPROM 개념이 개시되어 있다. 그러나, 도 3 에 나타낸 바와 같이, 드레인상에 리소그래피적으로 정의된 터널 산화물 영역 (매입 N+) 대신에, 쉘톤 (Shelton) 셀은 폴리실리콘 부동 게이트 아래의 채널에 정의된 터널링 영역을 갖는다. 상부에 놓인 알루미늄 제어 게이트가 채널의 나머지 (소오스측) 의 위에 걸쳐져 있고, 폴리실리콘 부동 게이트는 채널의 드레인측 위에 부분적으로 걸쳐져 있다. 알루미늄 제어 게이트는 얇은 실리콘 질화물층에 의해 폴리실리콘 부동 게이트로부터 절연되어 있다.
더욱이, 쉘톤 메모리 셀은 N 기판상의 P 웰내에 형성되어 있다. P 웰 전위를 제어하는 것은 각각의 메모리 셀의 별도의 액세스 트랜지스터의 제거를 허용한다. P 웰의 전위 및 선택되지 않은 셀의 소오스 및 드레인은 프로그램 동작동안 선택되어 개별적으로 선택된 부동 게이트가 프로그램되는 동안 소수 캐리어가 임의의 부동 게이트를 기판으로 방전하는 것을 방지한다.
도 3 의 셀을 프로그래밍하는 것은 P 웰을 접지하고 로드 저항을 통해 드레인을 프로그래밍 전압에 접속하는 것에 의해 성취된다. "1" 이 저장되느냐 또는 "0" 이 저장되느냐에 따라 소오스가 프로그래밍 전압 또는 접지에 접속된다. 프로그래밍을 초기화하기 위하여, 알루미늄 제어 게이트가 고전압에 접속된다. 소오스 전위가 또한 고전압에 접속되면, 내부 액세스 트랜지스터는 턴온하지 않고 부동 게이트 아래의 P 웰의 표면은 전자가 공핍된다. 작은 전위차만이 P 웰의 표면과 부동 게이트 사이에 존재한다. 그러므로, 게이트 및 셀로의 전자 터널링은 0 상태로 유지된다. 소오스 단자가 (1을 프로그램하기 위하여) 접지에 접속되면, 내부 액세스 트랜지스터는 턴온하고, 부동 게이트 아래의 표면 전위는 0V 에 근접하도록 강하하고, 반전층으로부터의 전자는 얇은 산화물을 통해 부동 게이트로 터널링한다.
도 3 의 셀은 제어 게이트를 접지함으로써 소거되어 P 웰을 프로그래밍 전압으로 상승시킨다. 이것은 전자를 부동 게이트로부터 터널 산화물을 통해 P 웰로 터널링한다. 전자가 터널 산화물을 터널링함으로써, 부동 게이트는 네트 (net) 포지티브 전하를 얻는다.
도 3 의 쉘톤 셀은 별도의 액세스 트랜지스터를 사용하지 않는다는 점에서 도 1 과 다르지만, 내부 액세스 트랜지스터를 필요로 하므로, 비교적 큰 셀 크기를 필요로 한다.
알베르 베르쥬몽 (Albert Bergemont) 에게 공통으로 양도된 1995년 1월 3일 발행된 미국 특허 제 5,379,253 호는 프로그램되도록 선택되지 않은 인접하는 메모리 셀부터 프로그램되도록 선택된 메모리 셀을 격리하기 위하여 (FLOTOX 셀에서의) 별도의 액세스 트랜지스터 또는 (쉘톤 셀에서의) 내부 액세스 트랜지스터가 필요하지 않는 메모리 셀을 개시한다. 결과적으로, '253 특허에 서술된 메모리 셀로 구성된 고밀도 EEPROM 어레이는 FLOTOX 셀 또는 쉘톤 셀로 구성된 EEPROM 어레이의 다이 크기보다 작다.
공지된 바와 같이, 메모리 셀을 판독하기 위하여 필요한 시간은 EEPROM 장치를 선택하는 중요한 인자일 수 있다. '253 특허 에 서술된 메모리 셀은 별도의 액세스 트랜지스터 및 내부 액세스 트랜지스터의 필요성을 제거하였지만, 어레이를 구성하는데 사용되는 셀 형태와 관계없이 셀을 판독하기 위한 시간은 거의 동일하게 된다. 그러므로, 어레이의 셀을 판독하는데 필요한 시간을 크게 감소시키는 EEPROM 어레이가 필요하다.
본 발명은 액세스 트랜지스터 및 메모리 셀의 제어 게이트 및 부동 게이트가 자기 정렬되는 액세스 트랜지스터 및 이중 폴리 프로세스를 위하여 부동 게이트 구조를 사용하는 고밀도 EEPROM 셀 구조를 제공한다. 그러므로, 본 발명은 이전에 사용할 수 있는 것보다 더 소형의 셀을 제공한다. 또한, 프로세스 플로우는 종래에 사용한 4개의 마스크 플로우에 비하여 2 개의 마스크 플로우만을 사용한다. 이것은 제조 비용을 감소시킨다. 이 구조는 셀 어레이를 위한 판독 시간을 크게 감소시킨다.
이하, 도면을 참조하여 본 발명을 상세히 설명함으로써 본 발명의 특징과 이점은 명백해질 것이다.
도 1a 는 종래의 FLOTOX EEPROM 셀 구조를 나타내는 단면도.
도 1b 는 도 1a 의 FLOTOX 셀의 레이아웃도.
도 2a-2g 는 도 1a 의 FLOTOX 셀을 제조하는 단계의 순서를 나타내는 단면도.
도 3 은 내부 액세스 트랜지스터를 사용하는 종래의 EEPROM 셀을 나타내는 단면도.
도 4a-4d 는 본 발명에 의한 EEPROM 셀을 제조하는 단계의 순서를 나타내는 단면도.
도 5a 는 본 발명에 의한 EEPROM 셀 구조를 나타내는 단면도.
도 5b 는 도 5a 구조를 나타내는 간단한 개략도.
도 6 은 본 발명에 의한 EEPROM 셀의 프로그래밍을 나타내는 개략도.
도 7 은 본 발명에 의한 EEPROM 셀의 소거를 나타내는 개략도.
* 도면의 주요부분에 대한 부호의 설명
102 : 기판
106 : 매입 n+ 영역
120 : n+ 소오스 및 드레인 영역
126 : 산화물 스페이서
이하, 도 4a-4d에 제공된 부분 단면도를 참조하여 본 발명의 개념에 따른 EEPROM 셀 구조를 제조하는 프로세스 플로우를 상세히 설명한다. 특정한 프로세스 파라미터가 제공되지 않지만, 본 기술에 숙련된 자가 제조하의 특정 메모리 셀 구조에 따라 상이한 이들 파라미터에 관계없이 본 발명의 개념을 응용할 수 있음은 명백하다.
도 4a를 참조하면, 본 발명에 의한 초기 제조 순서는 N 웰, P 웰, 및 필드 산화물을 형성하는 종래의 방법을 수행한다. 그후, 대략 500 Å인 산화물층 (100) 이 실리콘 기판 (102) 상에 형성된다. 포토레지스트 (104) 층이 산화물층 (100) 상에 형성되고 패터닝되어 기판 (102) 의 하부 영역을 노출시킨다. 그후, N 형 도펀트를 기판으로 주입하는 이온 주입 단계가 수행되어 매입 N+ 영역 (106)을 형성한다.
도 4B 에 나타낸 바와 같이, 산화물층 (100) 은 마스킹되고 에칭되어 매입 n+ 영역 (106) 상에 터널 산화물 윈도우를 형성한다. 그후, 셀 (VT)을 조절하기 위하여 주입이 수행된다. 그후, 가열 단계를 수행하여 터널 산화물 윈도우에 약 70 Å의 두께를 갖는 터널 산화물 (108)을 성장시킨다.
터널 산화물 (108) 의 형성후에, 폴리실리콘의 제 1 층 (110) 이 산화물 (100) 과 터널 산화물 (108) 상에 형성된다. 유전 재료층 (112) , 일반적으로 산화물/질화물/산화물 (ONO) 이 제 1 폴리실리콘층 (110) 상에 형성된다. 그후, 제 2 폴리실리콘층 (114) 이 ONO (112) 상에 증착된다. 그후, 이 구조는 매입 n+ 영역 (106) 상에 끼워진 폴리2/ONO/폴리1을 노출시키기 위하여 패터닝되는 포토레지스트 마스크 (116) 로 피복된다. 폴리2/ONO/폴리1 은 이방성으로 에칭되어 매입 n+ 영역 (116) 에 개구를 설치하여, 도 4c 에 나타낸 바와 같이, 2 개의 자기정렬된 폴리2/ONO/폴리1 스택을 정의한다.
결과로 발생된 폴리2/ONO/폴리1 스택은 메모리 셀 구조의 N+ 소오스 및 드레인 영역 (120)을 설치하는 추가의 N 형 도펀트 이온 주입 단계에 사용된다. 그후, 유전층 (122)을 형성하고, 각각의 셀의 폴리2 의 상부상의 N+ 드레인 영역 및 접촉 개구에 유전층내의 접촉 개구를 형성한다. 금속 (M1) 워드선의 제 1 층이 각각의 셀의 제어 게이트에 접촉하도록 형성된다. 금속 (M2) 의 제 2 층은 도 4d 에 나타낸 바와 같이, 금속 플러그 및 M1 접촉부를 통해 N+ 드레인 영역과 접촉하도록 비트선으로 사용된다.
도 5a 에는 최종 장치 구조를 나타내었다. 도 5a 는 폴리2/ONO/폴리1 스택의 에지에 산화물 스페이서 (126) 가 형성되어 N 형 도펀트를 소오스/드레인 영역으로 자기 정렬 주입하여 최종의 N+ 소오스/드레인 접합을 형성한다. 그러므로, 본 발명에 의한 결과의 EEPROM 셀 구조 및 폴리2/ONO/폴리1 스택의 아일랜드는 기억 트랜지스터의 부동 게이트가 하부의 폴리2 제어 게이트와 자기 정렬되는 메모리 셀 트랜지스터를 포함하고, 액세스 트랜지스터는 또한 부동 게이트가 하부의 제어 게이트와 자기 정렬되는 부동 게이트 구조이다.
도 5b 는 도 5a 의 메모리 셀 구조를 개략적으로 나타내는 도면이다. 어레이의 인접하는 메모리 셀은 N+ 드레인 접촉부 (Vd) 주위의 미러 영상이다.
도 6 은 페이지 또는 바이트로 메모리 셀의 모두를 프로그램하는 방법을 나타낸다. 도 6 에 나타낸 바와 같이, 선택된 워드선을 따라 셀을 프로그래밍하기 위하여, 프로그래밍 전압 (Vpp) 이 그 워드선에 접속된 셀의 제어 게이트에 인가된다. 어레이의 모든 열의 드레인은 공급 전압 (Vss) 으로 유지된다. 프로그래밍될 셀의 액세스 트랜지스터는 액세스 트랜지스터를 스위칭할 만큼 큰 액세스 전압 (Vacc) 으로 유지되어, 프로그래밍될 셀의 드레인으로 공급 전압을 통과시켜, 셀의 부동 게이트에 열전자를 주입한다. 열전자를 부동 게이트에 주입할 정도로 프로그래밍 전압 (Vpp) 은 충분히 크다. 예를 들어, 일반적인 0.35 미크론 기술에 있어서, Vacc= 5V, Vpp= 9V 이다.
도 7 은 본 발명에 의한 셀을 사용하여 구성된 EPROM 메모리 어레이의 셀의 선택적 소거를 나타낸다. 셀 (A)을 소거하기 위하여, 프로그래밍 전압 (Vpp) 은 셀 (A) 이 접속된 열의 트랜지스터의 매입 N+ 드레인에 접속된다. 액세스 트랜지스터를 통하여 Vpp를 통과하기에 충분히 큰 액세스 전압 (Vacc) 이 셀 (A) 용 액세스 트랜지스터의 제어 게이트에 인가된다. 그러므로, 전자는 파울러-노드하임 터널링을 통해 셀 (A) 의 부동 게이트로부터 그 드레인으로 이동된다. 소거가 금지된 바이트의 셀은 도 7 에 도시한 바와 같이 공급 전압 (Vss)에서 유지되는 제어 전압을 갖는다. 0.35 미크론 기술을 위한 일반적인 전압은 Vacc= 5V, Vpp= 9V 이다.
본 발명을 실행하는데 있어서 본 발명의 실시예의 다른 방법을 사용할 수 있다. 다음의 청구항은 본 청구항의 범위와 그것을 커버하는 동등물내의 구조 및 방법을 정의한다.
이상 설명한 바와 같이, 본 발명에 의하면, 액세스 트랜지스터 및 메모리 셀의 제어 게이트 및 부동 게이트가 자기 정렬되는 액세스 트랜지스터 및 이중 폴리 프로세스를 위하여 부동 게이트 구조를 사용하는 고밀도 EEPROM 셀 구조를 제공함으로써 소형의 셀을 제공할 수 있다. 또한, 프로세스 플로우는 종래에 사용한 4개의 마스크 플로우에 비하여 2 개의 마스크 플로우만을 사용함으로써 제조 비용을 감소키는 효과가 있다.

Claims (5)

  1. 반도체 기판에 형성된 N 형 도전성의 매입 영역;
    매입 영역과 떨어진 반도체 기판에 형성되어 그사이에 액세스 트랜지스터 기판 채널 영역을 정의하는 N 형 도정성의 드레인/비트선 영역;
    매입 영역과 떨어진 반도체 기판에 형성되어 그 사이에 기억 셀 기판 채널 영역을 정의하는 N 형 도전성의 소오스 영역;
    액세스 트랜지스터 기판 채널 영역상에 형성되고 제 1 두께를 갖는 제 1 유전 재료에 의해 분리된 제 1 부분과, 매입 영역의 제 1 부분상에 형성되고 제 1 두께보다 작은 제 2 두께를 갖는 제 1 유전 재료에 의해 분리된 제 2 부분을 갖는 도전 액세스 트랜지스터 부동 게이트;
    액세스 트랜지스터 부동 게이트상에 형성되고 제 2 유전 재료에 의해 분리된 도전 액세스 트랜지스터 제어 게이트;
    기억 셀 채널 영역상에 형성되고 제 1 두께를 갖는 제 1 유전 재료에 의해 분리된 제 1 부분과, 매입 영역의 제 2 부분 영역상에 형성되고 제 2 두께를 갖는 제 1 유전 재료에 의해 분리된 제 2 부분을 갖는 도전 기억 셀 부동 게이트; 및
    기억 셀 부동 게이트상에 형성되고 제 2 유전 재료에 의해 분리된 도전 기억 셀 제어 게이트;를 구비하는 것을 특징으로 하는 고밀도 EEPROM 셀 구조.
  2. 제 1 항에 있어서, 액세스 트랜지스터 부동 게이트 및 기억 셀 부동 게이트는 폴리실리콘으로 구성된 것을 특징으로 하는 EEPROM 셀 구조.
  3. 제 1 항에 정의된 형태의 EEPROM 셀 구조의 어레이로서, 상기 어레이는 상기 셀 구조의 행 및 열의 매트릭스를 포함하고, 상기 어레이의 각각의 행은 상기 행의 각각의 EEPROM 셀 구조의 기억 셀 제어 게이트에 접속된 도전 워드선을 포함하고, 상기 어레이의 각각의 열은 상기 열의 각각의 EEPROM 셀 구조의 드레인/비트선에 접속된 도전 비트선을 포함하는, 이상의 EEPROM 셀 구조의 어레이의, 선택된 워드선을 따라 선택된 EEPROM 셀 구조를 프로그래밍하는 방법에 있어서, 상기 프로그래밍 방법은,
    상기 선택된 워드선에 결합된 각각의 EEPROM 셀 구조의 기억 셀 제어 게이트에 프로그래밍 전압을 인가하는 단계;
    선택된 EEPROM 구조에 결합된 어레이의 비트선에 공급 전압을 인가하는 단계;
    선택된 EEPROM 구조 이외의 어레이의 EEPROM 구조에 결합된 어레이의 비트선에 프로그래밍 전압을 인가하는 단계; 및
    상기 선택된 워드선에 결합된 각각의 EEPROM 셀 구조의 액세스 트랜지스터 제어 게이트에 액세스 전압을 인가하는 단계;를 구비하되,
    상기 프로그래밍 전압은 상기 선택된 워드선에 결합된 각각의 EEPROM 셀 구조의 기억 셀 부동 게이트로 열전자를 주입하기에 충분히 큰 것을 특징으로 하는 방법.
  4. 제 1 항에 정의된 형태의 EEPROM 셀 구조의 어레이로서, 상기 어레이는 상기 셀 구조의 행 및 열의 매트릭스를 포함하고, 상기 어레이의 각각의 행은 상기 행의 각각의 EEPROM 셀 구조의 기억 셀 제어 게이트에 접속된 도전 워드선을 포함하고, 상기 어레이의 각각의 열은 상기 열의 각각의 EEPROM 셀 구조의 드레인/비트선 영역에 접속된 도전 비트선을 포함하는, 이상의 EEPROM 셀 구조의 어레이의, 상기 어레이내에서 선택된 EEPROM 셀 구조를 소거하는 방법에 있어서, 상기 소거 방법은,
    선택된 EEPROM 셀 구조가 결합된 열의 비트선에 프로그래밍 전압을 인가하는 단계;
    선택된 EEPROM 셀 구조가 결합된 행의 각각의 EEPROM 셀 구조의 액세스 트랜지스터 제어 게이트에 액세스 전압을 인가하는 단계;
    선택된 EEPROM 셀 구조가 결합된 행의 워드선에 공급 전압을 인가하는 단계;
    선택된 EEPROM 셀 구조가 결합되지 않은 모든 행의 워드선에 공급 전압을 인가하는 단계;
    선택된 EEPROM 셀 구조가 결합되지 않은 모든 행의 각각의 EEPROM 셀 구조의 액세스 트랜지스터 제어 게이트에 공급 전압을 인가하는 단계; 및
    선택된 EEPROM 셀 구조가 결합된 모든 열의 비트선에 공급 전압을 인가하는 단계;를 구비하는 것을 특징으로 하는 방법.
  5. 제 1 항에 정의된 형태의 EEPROM 메모리 셀 구조의 행 및 열의 매트릭스를 구비하는 EEPROM 셀 어레이로서, 상기 어레이의 각각의 행은 상기 행의 각각의 EEPROM 구조의 기억 셀 제어 게이트에 접속된 도전 워드선을 포함하고, 상기 어레이의 각각의 열은 상기 열의 각각의 EEPROM 셀 구조의 드레인/비트선에 접속된 도전 비트선을 포함하는 것을 특징으로 하는 EEPROM 셀 어레이.
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