DE19748495A1

DE19748495A1 - EEPROM-Zellstruktur

Info

Publication number: DE19748495A1
Application number: DE19748495A
Authority: DE
Inventors: Albert Bergemont; Min-Hwa Chi
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1997-05-05
Filing date: 1997-11-03
Publication date: 1998-11-19
Anticipated expiration: 2017-11-04
Also published as: KR19980086411A; DE19748495C2; US5889700A; KR100264928B1

Description

Die Erfindung betrifft elektrisch löschbare, programmierbare Nurlesespeichervorrichtungen (EEPROM) hoher Packungsdichte, insbesondere eine EEPROM-Zellstruktur hoher Packungsdichte und eine daraus gebildete Matrixstruktur, die eine verkürzte Lesezeit ergibt.

Eine grundlegende, fundamentale Herausforderung beim Gestal ten einer elektrisch löschbaren, programmierbaren Nurlese speicherzelle (EEPROM) besteht darin, einen steuerbaren und reproduzierbaren elektrischen Effekt zu nutzen, der eine hinreichende Nichtlinearität aufweist, so daß die Speicher zelle bei Anlegen einer Spannung bei weniger als 1 ms be schrieben oder gelöscht und bei Anlegen einer anderen Span nung gelesen werden kann, ohne daß irgendeine Änderung der programmierten Daten in mehr als 10 Jahren stattfindet. Der Fowler-Nordheim-Tunneleffekt bietet die verlangte Nichtli nearität und wird weithin im Betrieb von EEPROM-Speichern genutzt.

In Silizium (Si) beträgt die Energiedifferenz zwischen dem Leitungsband und dem Valenzband 1,1 eV. In Silizium-Dioxid (SiO₂) beträgt die Energiedifferenz zwischen diesen Bändern etwa 8,1 eV, wobei das Leitungsband SiO₂ 3,2 eV oberhalb desjenigen von Si liegt. Da die Elektronenenergie bei Raum temperatur etwa 0,025 eV beträgt, ist die Wahrscheinlichkeit sehr klein, daß ein Elektron in Si genügend thermische Energie gewinnen kann, um die Si-zu SiO₂-Sperre überwinden und in das Leitungsband im SiO₂ eindringen zu können. Wenn Elektronen in ein floating Gate aus Polysilizium plaziert werden, das von SiO₂ umgeben ist, dann sichert dieses Band-Schema selbsttätig das Halten von Daten.

Eine Fowler-Nordheim-Emission, welche zu einem frühen Zeit punkt dieses Jahrhunderts im Falle einer Elektronen-Emission aus Metallen im Vakuum beobachtet wurde, wurde ebenso von Lenzliger und Snow 1969 für Elektronen-Emission aus Silizium in Silizium-Dioxid beobachtet. In Anwesenheit eines hohen elektrischen Feldes an der Si-SiO₂-Trennfläche werden die Energiebänder verzerrt, und es ergibt sich eine kleine, je doch endliche Wahrscheinlichkeit, daß ein Elektron in das Leitungsband des Si mechanisch einen Tunnel durch die Ener gie-Barriere quantelt und in das Leitungsband des SiO₂ ein dringt.

Dieser Tunneleffekt wächst exponentiell mit dem angelegten Feld gemäß der folgenden allgemeinen Stromdichtegleichung:

J = (AE2) exp (-B/E)

worin A und B Konstanten und E das Feld an der Si-SiO₂-Trennfläche sind.

Dieser Strom ist bei einer Stromdichte von 10E-6 A/cm² be obachtbar, wenn das Feld an der Si-SiO₂-Trennfläche etwa 10 MV/cm beträgt. Lokale Felder dieser Größe bei Spannungen, die zum Einsatz in der Mikroelektronik praktikabel sind, können durch Anlegen einer Spannung entweder an eine dünne (etwa 100 Å starke) Oxidschicht, die auf ein Silizium-Grund material aufgewachsen ist, oder an eine dickere (etwa 500 Å starke) Oxidschicht erhalten werden, welche auf Polysilizium aufgewachsen ist. Im letzten Fall entsteht die Feldverstär kung aus der Bildung von texturiertem Polysilizium, d. h. Gebieten mit positiver Krümmung an der Polysilizium-Polysi liziumoxid-Trennfläche, was zu einer Tunnelverstärkung bei ähnlichen Spannungen wie im ersten Falle führt.

Die theoretisch ideale EEPROM-Speicherzelle umfaßt einen einzigen Transistor, der durch Anlegen elektrischer Signale an eine ausgewählte Zeile und eine ausgewählte Spalte der Speichermatrix adressierbar ist. Z. B. wird zum Einschreiben eines logischen "1" oder eines logischen "0" in die "ideale" Speicherzelle eine Spannung an das Steuer-Gate entsprechend der Zeile (Wort-Linie oder -Leitung) der ausgewählten Zelle angelegt, während eine entweder einer "1" oder einer "0" entsprechende Spannung an die Source oder den Drain entspre chend der Spalte (Bit-Linie oder -Leitung) der ausgewählten Zelle angelegt wird.

Ein großes Problem bei dem Versuch, die "ideale" Speicher zelle zu realisieren, folgt aus der Notwendigkeit, einen zusätzlichen Zugriffstransistor in jeder Speicherzelle un terzubringen, um die Auswahl einer einzelnen Reihe von Spei cherzellen zu ermöglichen, wobei Daten in der ausgewählten Speicherzelle geändert werden sollen, ohne daß in anderen Zeilen bzw. Reihen gespeicherte Daten versehentlich einge schrieben oder gelöscht werden. Leider vergrößert ein zu sätzlicher Transistor in jeder Speicherzelle die Abmessungen derselben und führt zu unpraktischer Chipgröße bei Megabit-Speichermatrizen hoher Packungsdichte.

Es ist daher ein Ziel, eine EEPROM-Speicherzelle zu schaf fen, die nicht in jeder Speicherzelle einen zusätzlichen Zugriffstransistor aufweist, wobei gleichwohl eine verläß liche Auswahl einer einzelnen Speicherzelle zum Verändern von Daten unter Ausschluß eines zufälligen gleichzeitigen Programmierens oder Löschens von Daten in nicht ausgewählten Speicherzellen gewährleistet werden soll.

Fig. 1A zeigt einen Querschnitt der wohlbekannten FLOTOX-EEPROM-Speicherzelle. In der FLOTOX-Zelle ist das Tunnel-Oxid, welches gewöhnlich eine Dicke von weniger als 100 Å hat, über ein Gebiet aufgewachsen, welches photolithogra phisch im Drain-Gebiet (oder einer Ausdehnung des Drain-Ge bietes, welche "verdecktes" n+-Gebiet genannt wird) defi niert. Ein Laden des floating Gate zum Programmieren der Zelle wird durch Erden der Source und des Drains und durch Anlegen einer hohen Spannung an das Steuer-Gate erreicht. Die FLOTOX-Zelle ist so gestaltet, daß ein großer Anteil der angelegten Spannung über das Tunneloxid eingekoppelt wird, was zum Transport von Elektronen aus dem Drain zum floating Gate führt. Ein Entladen des floating Gate zum Löschen der Speicherzelle wird durch Erden des Steuer-Gates, durch Floa ten der Source und durch Anlegen einer hohen Spannung an den Drain erreicht. In diesem Fall wird der größte Teil der an gelegten Spannung über das Tunneloxid eingekoppelt, wobei jedoch das Feld umgekehrt ist, was zum Tunneltransport von Elektronen vom floating Gate zum Drain führt. Die Source wird so gefloatet, daß kein ständiger Strompfad vorhanden ist, was einen bedeutenden Faktor dann darstellt, wenn eine innere Ladungspumpe eingesetzt wird, um die hohe Spannung ausgehend von einer Spannungsquelle ≦5V zu erzeugen.

Wenn eine einzige Transistor-Speicherzelle in einer typischen Matrix mit an metallene Spalten angeschlossene Drains und an übliche Polysilizium-Wortleitungen ange schlossenen Gates plaziert ist, bedeutet ein Löschen der Speicherzelle mit geerdeter Wortleitung, daß eine hohe Span nung an alle Drains einer gemeinsamen Spalte angelegt ist. Ein Löschen kann in nicht ausgewählten Zellen durch Setzen nicht ausgewählter Wortleitungen auf eine hohe Spannung in hibiert werden. Dies bedeutet jedoch, daß nicht ausgewählte Zellen längs dergleichen Wortleitung programmiert werden können. Um solche Störbedingungen zu vermeiden, nutzt die FLOTOX-Zelle gemäß Fig. IA einen gesonderten Zu griffstransistor zum Isolieren des Drains von der Spalten-Bitleitung. Der Zugriffstransistor ist für solche Zeilen bzw. Reihen abgeschaltet, die nicht zum Löschen ausgewählt sind.

Fig. 1B zeigt ein Layout der FLOTOX-Zelle nach Fig. 1A, wo bei der darin gezeigte Querschnitt senkrecht zur Wortleitung (zum Steuer-Gate) und durch das Tunneloxid-Fenster gelegt ist.

Die Fig. 2A-2G zeigen eine Herstellprozeßschrittfolge, wel che zum Herstellen der FLOTOX-Zelle nach Fig. 1A eingesetzt wird. Wie in Fig. 2A gezeigt ist, beginnt die Herstellse quenz mit dem Bilden einer Oxidschicht 10 auf einem Silizi umsubstrat 12, gefolgt vom Strukturieren einer Photoresist-Maske 14 und einem Ionenimplantier-Schritt zum Formen der verdeckten n+-Gebiete 16 der EEPROM-Speicherzelle.

Wie in Fig. 2B gezeigt ist, wird nach dem Bilden der ver deckten n+-Gebiete 16 eine Tunnelfensteröffnung 18 in die Oxidschicht 10 unter Verwenden einer zweiten Photoresist-Maske 20 geätzt. Dann wird eine dünne Schicht aus Tunneloxid 22 einer Dicke von etwa 80 Å im Tunnelfenster gemäß Fig. 2C aufwachsen gelassen.

Gemäß Fig. 2D wird nach dem Aufwachsen des Tunneloxides 22 eine erste Polysilizium-Schicht abgelagert und auf eine ge wünschte Leitfähigkeit aufdotiert. Darauf folgend wird eine Oxid-/Nitrid-/Oxid-Schicht (ONO) auf die erste Polysilizium-Schicht aufgebracht. Die ONO-Schicht und die darunter lie gende erste Polysilizium-Schicht werden dann maskiert und geätzt, um das floating Gate 24 aus Polysilizium der Spei cherzelle mit einer ONO-Schicht 26 zu überlagern. Reoxidie ren und Zurückätzen führt zur Bildung von Seitenwand-Ab standhaltern 28 an den Rändern des floating Gate 24 und der ONO-Schicht 26.

Gemäß Fig. 2E wird eine zweite Schicht aus Polysilizium bis zu einer gewünschten Konzentration abgelagert und dotiert und anschließend geätzt, um ein Steuer-Gate 30 der Speicher zelle sowie das Gate 32 des Zugriffstransistors der FLOTOX-Zelle zu bilden. Darauf wird ein N+-Source-/Drain-Implantat gebildet, um die Speicherzelle und die Source-/Drain-Gebiete 34 des Zugriffstransistors gemäß Fig. 2F zu schaffen.

Schließlich wird eine Schicht aus dielektrischem Material 36 gebildet und planiert und anschließend geätzt, um eine Kon taktöffnung zur N+-Drain-/Bitleitung 34 zu formen. Hierauf folgt das Bilden einer metallenen Bitleitungsstruktur 38, was im Endergebnis die FLOTOX-Zelle gemäß Fig. 2G (identisch mit der Zelle nach Fig. 1A) ergibt.

Die FLOTOX-Zelle hat eine Reihe von Nachteilen. Erstens kann eine Fehlausrichtung zwischen dem Tunnelfenster und dem ver deckten N+-Gebiet der Speicherzelle auftreten. Die zweite Lage aus Polysilizium ist dazu genutzt, die Wortleitung der Speicherzelle und das Zugriffstransistor-Gate zu bilden. Jedoch findet keine Poly 1-/Poly 2-Ätzung mit selbsttätiger Ausrichtung statt, um die Bildung der Poly 1- und Poly 2-Gates des Speicherzellentransistors zu erlauben. Ferner kann eine Fehlausrichtung zwischen dem Poly 2-Zugriffstransistor-Gate und dem Poly 1-floating Gate der Speicherzelle auftre ten.

Ein grundlegendes EEPROM-Konzept ähnlich dem oben beschrie benen FLOTOX-Konzept ist in einem Aufsatz von E. K. Shelton, "Low-power EEPROM can be reprogrammed fast", Zeitschrift Electronics, 31. Juli 1980, Seiten 89-92 beschrieben. Jedoch hat die Shelton-Zelle gemäß Fig. 3 anstelle eines Tunnel oxid-Gebietes, welches lithographisch über dem Drain (ver decktes N+-Gebiet) definiert ist, ihr Tunnelgebiet in dem Kanal unter dem floating Gate aus Polysilizium. Das Polysi lizium-Gate überdeckt teilweise die Drainseite des Kanals, während der Rest des Kanals (Source-Seite) von einem darüber liegenden Aluminium-Steuergate überdeckt ist. Das Aluminium-Steuer gate ist von dem Polysilizium-floating Gate durch ei ne dünne Siliziumnitrid-Schicht isoliert.

Ferner ist die Shelton-Speicherzelle in einer P-Mulde auf einem N-Substrat geformt. Steuern des P-Mulden-Potentials ermöglicht das Eliminieren eines gesonderten Zugriffstransi stors für jede Speicherzelle. Das Potential der P-Mulde und der Sources und Drains nicht ausgewählter Zellen werden wäh rend Programmieroperationen ausgewählt, um Minoritätenträger daran zu hindern, irgendeines der floating Gates zum Substrat hin zu entladen, gleichzeitig jedoch Programmieren eines individuell ausgewählten floating Gates zuzulassen.

Programmieren der Zelle nach Fig. 3 wird durch Erden der P-Mulde und Anschließen des Drains über einen Lastwiderstand an die Programmierspannung erreicht. Die Source wird entwe der mit der Programmierspannung oder der Erde je nachdem verbunden, ob eine "1" oder eine "0" zu speichern ist. Um das Programmieren zu starten, wird das Aluminium-Steuergate mit der hohen Spannung verbunden. Wenn auch das Sourcepoten tial an die hohe Spannung angeschlossen ist, schaltet der interne Zugriffstransistor nicht ein, und die Oberfläche der P-Mulde unterhalb des floating Gates verarmt an Elektronen. Zwischen der Oberfläche der P-Mulde und dem floating Gate existiert nur eine kleine Potentialdifferenz. Daher wandern keine Elektronen in das Gate, und die Speicherzelle bleibt im 0-Zustand. Wenn der Sourceanschluß an Erde angeschlossen wird (um eine 1 zu programmieren), schaltet der interne Zu griffstransistor ein, die Oberflächenspannung unter dem floating Gate fällt auf einen Wert nahe 0 V ab und Elektronen wandern aus der Inversionsschicht durch die dünne Oxid schicht in das floating Gate.

Die Zelle nach Fig. 3 wird durch Erden des Steuergates und Anheben der P-Mulde auf Programmierspannung gelöscht. Dies veranlaßt Elektronen zum Wandern vom floating Gate zur P-Mulde über das Tunneloxid. Wenn Elektronen durch das Tunnel oxid wandern, verlangt das floating Gate eine insgesamt po sitive Ladung.

Obwohl die Shelton-Zelle nach Fig. 3 sich von der FLOTOX-Zelle nach Fig. 1 dahingehend unterscheidet, daß sie keinen gesonderten Zugriffstransistor erfordert, benötigt sie doch einen inneren Zugriffstransistor und erfordert daher eine vergleichsweise große Abmessung der Speicherzelle.

US-Patent 5,379,253 offenbart eine Speicherzelle, die weder einen gesonderten Zugriffstransistor (wie bei der FLOTOX-Zelle) noch einen internen Zugriffstransistor (wie bei der Shelton-Zelle) erfordert, um eine Speicherzelle, welche zum Programmieren ausgewählt wurde, von einer benachbarten Spei cherzelle, welche nicht zum Programmieren ausgewählt wurde, zu isolieren. Im Ergebnis ist die Chipgröße einer aus Spei cherzellen nach dem US-Patent '253 gestalteten EEPROM-Matrix kleiner als die Chipgröße einer EEPROM-Matrix aus FLOTOX- oder Shelton-Zellen.

Wie bekannt, stellt die zum Lesen einer Speicherzelle erfor derliche Zeitdauer einen signifikanten Faktor bei der Aus wahl einer EEPROM-Vorrichtung dar. Wenngleich die im US-Pa tent '253 beschriebene Speicherzelle das Erfordernis eines gesonderten Zugriffstransistors oder eines internen Zugriffstran sistors eliminiert, bleibt die zum Lesen einer Zelle erforderliche Zeit, unabhängig von der benutzten Zellen-Bau art zum Aufbau der Matrix im wesentlichen dieselbe. Es be steht daher das Bedürfnis nach einer EEPROM-Matrix, bei wel cher die zum Lesen einer Speicherzelle des Feldes erforder liche Zeit signifikant reduziert ist.

Diese Aufgabe ist durch Anspruch 1 gelöst. Verfahren zum Programmieren und Löschen von EEPROM-Zellstrukturen gemäß der Erfindung sind in den Ansprüchen 8 und 9 angegeben.

Die Erfindung schafft eine EEPROM-Zellstruktur hoher Packungsdichte, welche eine floating Gate-Architektur für den Zugriffstransistor und einen Doppel-Poly-Herstellprozeß verwirklicht, bei dem das Steuer-Gate und das floating Gate sowohl des Zugriffstransistors als auch der Speicherzelle selbsttätig ausgerichtet werden. Somit schafft die Erfindung eine viel kompaktere Speicherzelle als bisher erhältlich. Ferner nutzt die Herstellfolge nur zwei Masken im Vergleich zu den bei der Herstellfolge nach dem Stand der Technik er forderlichen vier Masken. Dies führt zur Kostenreduzierung beim Herstellprozeß. Die Struktur nach der Erfindung führt zu einer deutlich verringerten Lesezeit für die Zellen-Ma trix.

Die Erfindung ist im folgenden anhand schematischer Zeich nungen an einem Ausführungsbeispiel mit weiteren Einzelhei ten näher erläutert. Es zeigen:

Fig. 1A einen Querschnitt einer herkömmlichen FLOTOX-EEPROM-Zellenarchitektur;

Fig. 1B eine Layout-Darstellung der FLOTOX-Zelle nach Fig. 1A;

Fig. 2A-2G Querschnitte, welche eine Schrittfolge beim Herstellen der FLOTOX-Zelle nach Fig. 1A dar stellen;

Fig. 3 einen Querschnitt durch eine EEPROM-Zelle nach dem Stand der Technik, welche einen internen Zugriffstransistor einsetzt;

Fig. 4A-4D Querschnitte, welche eine Folge von Arbeitsschritten zum Herstellen einer EEPROM-Zelle gemäß der Erfindung darstellen;

Fig. 5A einen Querschnitt durch eine EEPROM-Zellstruktur gemäß der Erfindung;

Fig. 5B eine einfache schematische Darstellung der Struktur nach Fig. 5A;

Fig. 6 eine schematische Darstellung, welche das Program mieren einer EEPROM-Zelle gemäß der Erfindung illu striert, und

Fig. 7 eine schematische Darstellung, welche das Löschen einer EEPROM-Zelle gemäß der Erfindung illustriert.

In Verbindung mit den Teilquerschnitten gemäß Fig. 4A-4D sei nun ein Verfahren zum Herstellen einer EEPROM-Zellstruktur gemäß der Erfindung beschrieben. Während spezielle Verfah rensparameter nicht vorgesehen sind, erkennt der Fachmann, daß das Konzept der Erfindung unabhängig von solchen Parame tern anwendbar ist, welche je nach der herzustellenden spe ziellen Speicherzellenstruktur verschieden sein können.

In Fig. 4A ist die anfängliche Herstellsequenz gemäß der Erfindung gezeigt, in der in üblicher Weise eine n-Mulde, eine p-Mulde und Feldoxide gebildet werden. Dann wird eine Oxidschicht 100 einer Dicke von etwa 500 Å auf einem Silizi umsubstrat 102 geformt. Eine Photoresistschicht 104 wird sodann auf der Oxidschicht 100 geformt und strukturiert, um ein darunterliegendes Gebiet des Substrates 102 freizulegen. In einem ionenimplantierschritt wird dann eine N-Dotierung in das Substrat eingebracht, um ein verdecktes n+-Gebiet 106 zu formen.

Wie in Fig. 4B gezeigt ist, wird dann die Oxidschicht 100 maskiert und geätzt, um ein Tunneloxid-Fenster über dem ver deckten n+-Gebiet 106 zu bilden. Dann wird eine Implantie rung zum Einstellen der Zellen-Spannung VT vorgenommen. Ein thermischer Behandlungsschritt führt zu einem Wachsen der Tunneloxidschicht 108 auf eine Dicke von etwa 70 Å im Tun neloxid-Fenster.

Nach Bilden der Tunneloxidschicht 108 wird eine erste Schicht 110 aus Polysilizium auf der Oxidschicht 100 und auf der Tunneloxidschicht 108 geformt. Eine Schicht 112 aus die lektrischem Material, typischerweise aus einer Oxid-/Ni trid-/Oxid-Schicht (ONO) wird dann über der ersten Polysilizium schicht 110 geformt. Eine zweite Polysiliziumschicht 114 wird dann auf der ONO-Schicht 112 abgelagert. Diese Struktur wird dann mit einer Photoresistmaske 116 überzogen, welche zum Freilegen der Poly 2-/ONO-/Poly 1-Sandwich-Schichtung über dem verdeckten n+-Gebiet 106 strukturiert wird. Die Poly 2-/ONO-/Poly 1-Sandwich-Schichtung wird dann anisotro pisch geätzt, um eine Öffnung 118 über dem verdeckten N+-Gebiet 106 zu schaffen, wodurch zwei selbsttätig ausgerich tete Poly 2-/ONO-/Poly 1-Stapel gemäß Fig. 4C entstehen.

Die resultierenden Poly 2-/ONO-/Poly 1-Stapel werden in ei ner weiteren N-Dotierungsionenimplantation unterzogen, bei der die N+-Source- und Drain-Gebiete 120 der Speicherzellen struktur geschaffen werden. Hierauf erfolgt das Formen einer dielektrischen Schicht 122, das Formen von Kontaktöffnungen in der dielektrischen Schicht zu den N+-Drain-Gebieten und von Kontaktöffnungen auf der Poly 2-Schicht jeder Zelle. Eine erste metallene Wortleitung M1 wird zum Kontaktieren des Steuer-Gates jeder Zelle geformt. Eine zweite Metall schicht M2 wird als Bitleitung eingesetzt, um einen Kontakt zum N+-Drain-Gebiet über einen Metallpfropf und einen M1-Kontakt herzustellen, wie in Fig. 4D dargestellt ist.

Die endgültige Struktur ist in Fig. 5A dargestellt. Fig. 5A zeigt, daß Oxidwand-Abstandhalter 126 an den Rändern der Poly 2-/ONO-/Poly 1-Stapel geformt sind, um die selbstaus richtende Implantierung einer Dotierung vom N-Typ in die Source-/Drain-Gebiete zu erleichtern und die endgültigen N+-Source-/Drain-Übergänge zu bilden. Somit umfassen die resul tierende EEPROM-Zellstruktur und die Inseln aus Poly 2-/ONO/Poly 1-Stapeln gemäß der Erfindung einen Speicherzellen transistor, dessen floating Gate selbsttätig ausgerichtet bezüglich des darüberliegenden Poly 2-Steuer-Gates ist und insbesondere der Zugriffstransistor ebenfalls eine floating Gate-Struktur bildet, in der das floating Gate selbsttätig auf das darüberliegende Steuer-Gate ausgerichtet ist.

Fig. 5B illustriert schematisch die Speicherzellenstruktur nach Fig. 5A. Einander benachbarte Speicherzellen in der Matrix sind zueinander spiegelbildlich bezüglich des N+-Drain-Kontaktes (V_d) angeordnet.

Fig. 6 zeigt ein Verfahren zum Programmieren aller Speicher zellen auf einem Blatt oder alternativ in einem byte. Wie in Fig. 6 gezeigt ist, wird zum Programmieren der Zellen längs einer ausgewählten Wortzeile bzw. Wortleitung eine Program mierspannung V_pp an das Steuer-Gate der mit dieser Wortlei tung verbundenen Zellen angelegt. Die Drains aller Spalten der Matrix sind auf einer Speisespannung V_ss gehalten. Der Zugriffstransistor der zu programmierenden Zellen wird auf einer Zugriffsspannung V_acc gehalten, die hinreichend groß ist, um die Zugriffstransistoren zu schalten und dadurch die Speisespannung zu dem Drain der zu programmierenden Zelle zu leiten und dadurch die Injektion heißer Elektronen in das floating Gate der Zelle zu erleichtern. Die Programmierspan nung V_pp ist hinreichend groß, um heiße Elektronen in die floating Gates zu injizieren. In einer üblichen 0,35 Micron-Technologie betragen V_acc=5 V und V_pp=9 V.

Fig. 7 zeigt das selektive Löschen in einer EEPROM-Speicher matrix, welche zum Einsatz von Speicherzellen gemäß der Er findung gestaltet ist. Um die Zelle A zu löschen, wird die Programmierspannung V_pp an den verdeckten N+-Drain des Tran sistors in derjenigen Spalte angeschlossen, mit welcher die Zelle A verbunden ist. Eine Zugriffsspannung V_acc, die aus reichend groß zum Passierenlassen von V_pp über den Zugriffstran sistor ist, wird an das Steuer-Gate des Zugriffstransi stors für Zelle A angelegt. Das Gate der Zelle A wird auf der Speisespannung V_ss gehalten. Somit werden Elektronen von dem floating Gate der Zelle A zu deren Drain mittels des Fowler-Nordheim-Tunneleffekts transportiert. Die Zellen in bytes, in denen ein Löschen zu inhibieren ist, sind mit ih ren Steuer-Gates auf der Speisespannung V_ss gehalten, wie Fig. 7 zeigt. Typische Spannungen für eine 0,35 Micron-Tech nologie liegen bei

V_acc = 5 V und V_pp = 9 V.

Die in der obigen Beschreibung, den Figuren und den Ansprü chen offenbarten Merkmale können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung von Bedeutung sein.

Claims

1. EEPROM-Zellstruktur hoher Packungsdichte umfassend:
ein verdecktes Gebiet des N-leitenden Typs, welches in einem Halbleitersubstrat geformt ist;
ein Drain-/Bitleitungsgebiet des N-leitenden Typs, welches in dem Halbleitersubstrat mit Abstand von dem verdeckten Gebiet geformt ist, um dazwischen ein Substrat-Kanalgebiet für einen Zugriffstransistor zu schaffen;
ein Sourcegebiet des N-leitenden Typs, welches in dem Halbleitersubstrat mit Abstand von dem verdeckten Ge biet geformt ist, um dazwischen ein Substrat-Kanalgebiet für eine Speicherzelle zu schaffen,
ein leitendes floating Gate für einen Zugriffstransistor mit einem ersten Abschnitt, der über dem Substrat-Kanalge biet für den Zugriffstransistor geformt ist und davon durch erstes dielektrisches Material einer ersten Dicke getrennt ist, und mit einem zweiten Abschnitt, der über einem ersten Abschnitt des verdeckten Gebietes geformt und davon durch erstes dielektrisches Material einer zweiten Dicke getrennt ist, die kleiner als die erste Dicke ist;
ein leitendes Steuer-Gate für den Zugriffstransistor, das über dem floating Gate des Zugriffstransistors geformt und davon durch ein zweites dielektrisches Material getrennt ist;
ein leitendes floating Gate für die Speicherzelle mit ei nem ersten Abschnitt, der über dem Speicherzellen-Kanalge biet geformt und davon durch erstes dielektrisches Materi al der ersten Dicke getrennt ist, und mit einem zweiten Abschnitt, der über einem zweiten Abschnitt des verdeckten Gebietes geformt und davon durch erstes dielektrisches Material der zweiten Dicke getrennt ist; und
ein leitendes Steuer-Gate für die Speicherzelle, das über dem floating Gate für die Speicherzelle geformt und davon durch zweites dielektrisches Material getrennt ist.

2. EEPROM-Zellstruktur nach Anspruch 1, dadurch ge kennzeichnet, daß das floating Gate des Zu griffstransistors und das floating Gate für die Speicher zelle Polysilizium umfassen.

3. EEPROM-Zellstruktur nach Anspruch 2, dadurch ge kennzeichnet, daß das Steuer-Gate für den Zu griffstransistor und das Steuer-Gate für die Speicherzelle Polysilizium umfassen.

4. EEPROM-Zellstruktur nach einem der Ansprüche 1 bis 3, da durch gekennzeichnet, daß die erste Dicke etwa 500 Å beträgt.

5. EEPROM-Zellstruktur nach einem der Ansprüche 1 bis 4, da durch gekennzeichnet, daß die zweite Dicke etwa 70 Å beträgt.

6. EEPROM-Zellstruktur nach einem der Ansprüche 1 bis 5, da durch gekennzeichnet, daß das erste Dielek trikum Siliziumoxid ist.

7. EEPROM-Zellstruktur nach einem der Ansprüche 1 bis 6, da durch gekennzeichnet, daß das zweite Dielek trikum eine Oxid-/Nitrid-/Oxid-Schicht (ONO) ist.

8. Verfahren zum Programmieren ausgewählter EEPROM-Zellstruk turen nach einem der Ansprüche 1 bis 7 längs einer ausge wählten Wortleitung in einem Feld, wobei das Feld eine Matrix mit Zeilen und Spalten der besagten Zellstrukturen aufweist und jede Zeile des Feldes eine leitende Wortlei tung aufweist, welche mit dem Steuer-Gate jeder EEPROM-Zellstruktur der Zeile verbunden ist, und wobei jede Spal te des Feldes eine leitende Bitleitung aufweist, welche mit dem Drain-/Bitleitungsgebiet jeder EEPROM-Zellstruktur der Spalte verbunden ist, gekennzeichnet durch:
Anlegen einer Programmierspannung an das Steuer-Gate für die Speicherzelle jeder zu der ausgewählten Wortleitung gehörenden EEPROM-Zellstruktur;
Anlegen einer Speisespannung an Bitleitungen in dem Feld, welche zu den ausgewählten EEPROM-Zellstrukturen gehören; Anlegen der Programmierspannung an Bitleitungen in dem Feld, die zu anderen als den ausgewählten EEPROM-Zell strukturen gehören;
Anlegen einer Zugriffsspannung an das Steuer-Gate des Zu griffstransistors jeder zu der ausgewählten Wortleitung gehörenden EEPROM-Zellstruktur;
wobei die Programmierspannung ausreichend groß ist, um heiße Elektronen in das floating Gate der Speicherzelle jeder zu der ausgewählten Wortleitung gehörenden EEPROM-Zellstruktur zu injizieren.

9. Verfahren zum Löschen einer ausgewählten EEPROM-Zellstruk tur in einem Feld aus EEPROM-Zellstrukturen nach einem der Ansprüche 1 bis 7, wobei das Feld eine Matrix mit Zeilen und Spalten der besagten Zellstrukturen aufweist und wobei jede Zeile des Feldes eine an das Steuer-Gate der Spei cherzelle jeder EEPROM-Zellstruktur der Reihe angeschlos sene, leitende Wortleitung aufweist und wobei jede Spalte des Feldes eine leitende Bitleitung aufweist, welche mit dem Drain-/Bitleitungsgebiet jeder EEPROM-Zellstruktur der besagten Spalte verbunden ist, gekennzeich net durch:
Anlegen einer Programmierspannung an die zu der ausgewähl ten EEPROM-Zellstruktur gehörende Bitleitung der Spalte;
Anlegen einer Zugriffsspannung an das Steuer-Gate für den Zugriffstransistor jeder EEPROM-Zellstruktur der Zeile, zu der die ausgewählte EEPROM-Zellstruktur gehört;
Anlegen einer Speisespannung an die Wortleitung der Zeile, zu welcher die ausgewählte EEPROM-Zellstruktur gehört;
Anlegen der Speisespannung an die Wortleitung aller Zei len, welchen die ausgewählte EEPROM-Zellstruktur nicht angehört;
Anlegen der Speisespannung an das Steuer-Gate des Zugriffstransistors jeder EEPROM-Zellstruktur aller Zei len, welchen die ausgewählte EEPROM-Zellstruktur nicht angehört; und
Anlegen der Speisespannung an die Bitleitung aller Spal ten, welchen die ausgewählte EEPROM-Zellstruktur angehört.

10. EEPROM-Zellenfeld, umfassend:
eine Matrix aus Zeilen und Spalten mit EEPROM-Zellstruktu ren gemäß einem der Ansprüche 1 bis 7, wobei jede Zeile des Feldes eine leitende Wortleitung aufweist, welche mit dem Steuer-Gate der Speicherzelle jeder EEPROM-Zellstruk tur der besagten Zeile verbunden ist, und wobei jede Spal te des Feldes eine leitende Bitleitung aufweist, welche mit dem Drain-/Bitleitungsgebiet jeder EEPROM-Zellstruktur der besagten Spalte verbunden ist.