WO2001006570A1 - Nichtflüchtige halbleiterspeicherzelle und verfahren zur herstellung derselben - Google Patents

Nichtflüchtige halbleiterspeicherzelle und verfahren zur herstellung derselben Download PDF

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WO2001006570A1
WO2001006570A1 PCT/DE2000/001732 DE0001732W WO0106570A1 WO 2001006570 A1 WO2001006570 A1 WO 2001006570A1 DE 0001732 W DE0001732 W DE 0001732W WO 0106570 A1 WO0106570 A1 WO 0106570A1
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WO
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layer
memory cell
gate electrode
semiconductor memory
volatile semiconductor
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PCT/DE2000/001732
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Wolfgang RÖSNER
Ties Ramcke
Lothar Risch
Thomas Schulz
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Infineon Technologies Ag
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    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7888—Transistors programmable by two single electrons

Definitions

  • Non-volatile semiconductor memory cell and method for producing the same.
  • the invention relates to a non-volatile semiconductor memory cell according to the preamble of patent claim 1 and a method for producing the same according to the preamble of patent claim 8.
  • Flash EPROMs and EEPROMs Electrically Eraseable Programmable Read-Only Memories
  • Flash EPROMs and EEPROMs consist of a large number of non-volatile semiconductor memory cells, each of which comprises one or two transistors.
  • the programming of the non-volatile semiconductor memory cell takes place via an electrical recharge of a floating ("floating") gate, which can be carried out in different ways depending on the type of the memory cell.
  • the state of charge caused by the reloading of the floating gate remains for a long time (several years).
  • Erasable read-only memories with short programming times and long charge retention times are required for many applications. Furthermore, memory cells with two transistors have the disadvantage that they take up a relatively large amount of space.
  • German patent application DE 196 32 835 AI describes a semiconductor capacitor which has a capacitor electrode with a to enlarge its capacitor area
  • the column structures are formed using a statistical mask, which enables structure sizes in the sub-100 n range.
  • the invention has for its object to provide a non-volatile semiconductor memory cell which is suitable for the construction of highly integrated semiconductor memories and which furthermore has a high ratio of storage period to programming period.
  • the invention further aims to specify a method for producing such a semiconductor memory cell.
  • a long storage period of the semiconductor memory cell can be achieved by using column structures with at least one insulation layer zone acting as a charge barrier in the storage node.
  • the storage period corresponds to a characteristic period of time with which the charge (in the reading mode) flows from the storage node, ie in which the storage node automatically discharges to the extent that the S switching state of the transistor component is redefined and thus the information stored in the semiconductor memory cell is lost.
  • An advantageous embodiment of the invention is characterized in that the column structures each comprise a plurality of alternating semiconductor layer zones and insulation layer zones. As a result, the charge stored in the lowermost semiconductor layer zone is held there more effectively and, consequently, the storage period is extended.
  • the column structure group of the storage node is preferably completely penetrated by the control gate electrode. This enables a very effective penetration of the potential of the control gate electrode through the entire column structure group, since the individual column structures are surrounded on all sides by the control gate electrode.
  • a change in the gate potential shifts the energetic position of the conductor band in the (or) insulation layer zone (s) and in the adjacent semiconductor layer zones, as a result of which a charge transfer takes place via the energy barrier (s) caused by the insulation layer zone (s). away and, if necessary, with a sufficiently small thickness of the insulation layer (s), it can also pass through it ("tunneling"). The result is a considerable reduction in the programming time.
  • the transistor component has a floating gate electrode, and the storage node is connected either by an electrically conductive connection or capacitively to the floating gate electrode.
  • the storage node itself forms the gate electrode of the transistor component.
  • the floating gate electrode between the channel region of the transistor component and the storage node is omitted, ie the field generated by the charges stored in the column structures acts directly on the channel region of the transistor component.
  • This semiconductor memory cell has a more compact structure than in the case of the first embodiment.
  • the column structures preferably have a diameter of less than 50 nm, in particular less than 30 nm.
  • the individual semiconductor layer zones have a very small capacitance. This causes the potential barriers created by the insulation layer zones to be increased by the Coulomb blockade, i.e. the electrical conduction in the column structures can be realized by single-electron charge transitions.
  • a significant advantage of the method according to the invention is that the column structures are generated independently of the lithography using a statistical mask and, moreover, only conventional process steps are required to implement the non-volatile semiconductor memory cell.
  • FIG. 2 shows an equivalent circuit diagram of a semiconductor memory cell with a floating gate electrode
  • 3A-F are schematic sectional views showing the use of a statistical mask in the manufacture of a non-volatile semiconductor memory cell according to the invention.
  • 4A is a schematic representation of a single column structure
  • 4B shows a schematic sectional illustration of an individual column structure after execution of a lateral, self-limiting oxidation step.
  • a substrate for example a p-doped Si substrate
  • an n + -doped source region 2 and an n " " -doped drain region 3 are formed in the usual trough shape.
  • a substrate region 4 the region close to the surface of which realizes the channel region of the transistor component 2, 3, 4.
  • a thin gate electrode insulation layer 5 extends above the substrate region 4 and can be formed, for example, from SiO 2 .
  • the gate electrode 6 of the transistor component arranged above the gate electrode insulation layer 5 controls the current conduction in the channel region via the known field effect. It comprises a plurality of vertically oriented column structures 7 and a control gate electrode 8, which are electrically separated from one another by electrically insulating material regions 9.
  • the individual column structures 7 are, as it were, embedded in the control gate electrode 8, ie each de S äulen Design 7 is surrounded on all sides by the control gate electrode 8 and a peripheral region of the control gate electrode 8 is rotated thereby also the entire group of pillar structures. 7
  • Each column structure 7 consists of alternately arranged semiconductor layer zones 10 and insulation layer zones 11.
  • the semiconductor layer zones can be silicon (amorphous, polycrystalline or crystalline), for example, and the insulation layer zones 11 can be realized by thin nitride layers (Si 3 N 4 ).
  • the end-side layer zones of the column structures 7 facing the channel region are semiconductor layer zones 10 '.
  • the individual column structures 7 can have a diameter of less than 100 nm, preferably less than 30 nm.
  • the insulation layers 11 must be sufficiently thin (approximately 1 to 10 nm) to allow charge transfer. If the insulation layers 11 are very thin, the charge transfer can take place through tunnel processes, and if there are several insulation layers 11 (as shown), in this case each individual column structure 7 realizes a multiple tunnel connection, which in the art is also known as MTJ (multiple tunnel junctions).
  • the layer thicknesses of the semiconductor layer zones 10 can also be chosen to be very small and possibly reduced to approximately 2 nm.
  • a lateral structure reduction of the semiconductor layer zones 10 down to diameter values of approximately 2 nm can be achieved by an additional, lateral oxidation process, as will be explained in more detail in connection with FIGS. 4A, 4B.
  • the diminution in size causes a charge carrier localization, which leads to a level split of the electronic states and finally to the Coulomb blockage known for single electron components, by means of which a targeted transport of individual electrons from a semiconductor layer zone 10 to the next one.
  • the electrons finally arrive at the end-side semiconductor layer zones 10 ', from which can no longer be forwarded out of it, and - in the shown in Figure 1.
  • a metallic data line contact 14 is attached above the gate electrode 6 for the common electrical contacting of the column structure group 7.
  • a floating gate electrode FG (“floating gate”) can be arranged above the channel region and below the column structures 7.
  • the floating gate electrode FG is insulated from the channel region by a thin insulation layer (corresponds to the gate electrode insulation layer 5 in FIG. 1) and is either directly electrically conductively connected to the column structures 7 at its lowermost semiconductor layer zones 10 ′ or by means of a thin one Intermediate insulation layer (not shown) capacitively coupled to the latter.
  • FIG. 2 shows an equivalent circuit diagram of the memory cell with floating gate electrode FG described in the previous paragraph.
  • the metallic source contact area 12 is connected to a bit line BL.
  • the drain contact area 13 is at ground potential.
  • the control gate electrode 8 is connected to a word line WL. Since they are directly above the
  • floating gate electrode FG (not shown in Fig. 1) floating gate electrode FG and further penetrates the column structure group 7, on the one hand it directly controls the floating gate electrode FG (which is illustrated by the direct capacitive coupling between FG and the electrode 8) and on the other hand changes the potential in the entire area of column structure group 7.
  • the latter is connected via the data line contact 14 to a data line DL.
  • the floating gate electrode FG can be connected to the data line DL and reloaded by suitable control of the word line WL.
  • the extremely effective penetration of potential of the control gate electrode 8 by the column structure group (storage node) has the effect that the charge transfer along the column structures 7 can be controlled in an extremely sensitive manner, which leads to a considerable improvement in the ratio of storage time (greater than 10 years) to writing time (in Nanosecond range).
  • the equivalent circuit diagram at A has a capacitor. If, as shown in FIG. 1, there is no floating gate electrode FG, the storage node couples directly to the channel region of the transistor component 2, 3, 4 via the ends 10 'of the column structures 7.
  • 3A-F illustrate the manner in which the memory cell shown in FIG. 1 is manufactured.
  • LOCOS LOCal Oxidation of Silicon
  • oxide structures 20 are generated, between which there is an active region 21 according to FIG. 3A. Furthermore, the source and drain regions 2, 3 are formed in the usual way.
  • the oxide structures 20 serve for isolation from adjacent memory cells.
  • the trench isolation technology STI: Shallow Trench Isolation
  • STI Shallow Trench Isolation
  • a layer stack consisting of alternating Si 3 N ⁇ layers 22 and Si layers 23 is built up.
  • the SijN 4 layers 22 can be produced by a tempering step at about 900-1000 ° C in an NH 5 atmosphere.
  • a cover insulation layer 24 is deposited over the layer stack 22, 23 and the surrounding oxide layer 20.
  • the approximately 20 nm thick top insulation layer 24 can be, for example, an SiO 2 layer and can be deposited using the known TEOS (tetraethyl orthosilicate) method.
  • the cover insulation layer 24 is later used as a hard mask to form the column structures 7.
  • a first possibility for generating a statistical mask is to deposit statistically distributed mask structures in the form of germs 25 on the surface of the cover insulation layer 24, which are formed during a gas phase deposition in an epitaxial system.
  • An atmosphere of H 2 and SiH 4 can be used as the process gas, which is added to delay the nucleation process GeH 4 .
  • the partial pressure of SiH 4 and GeH 4 is in the range from 10 "3 to 1 ir-bar, the partial pressure of H 2 can be about 1 to 100 mbar.
  • the deposition is carried out in the temperature range between 500-700 ° C. Under these process conditions Individual silicon nuclei, which determine the distribution and density of the statistically distributed mask structures, form on the surface of the cover insulation layer 24. As soon as the density of the silicon nuclei 25 has a predetermined value, for example approximately the nucleation process is stopped.
  • the process conditions are then changed in order to specifically adjust the size of the silicon seeds 25.
  • process conditions are specified as they are used for selective epitaxy. Further nucleation on the surface of the cover insulation layer 24 is then prevented.
  • the selective epitaxy takes place, for example, with a gas mixture of Hi and SiH 2 Cl. in the temperature range between 600- 800 ° C. GeH 4 can be added to this gas mixture in order to adjust the material composition of the germs.
  • the nuclei 25 form statistically distributed mask structures of a statistical mask according to FIG. 3B.
  • a statistical mask can also be created in other ways.
  • a second possibility is to apply a continuous germanium layer on the top insulation layer 24, which in a subsequent tempering step (e.g. at 500 ° C.) breaks down into individual germanium nuclei, which form the statistically distributed mask structures.
  • a third possibility is to apply a layer with a deliberately rough surface on the top insulation layer 24.
  • the layer can consist, for example, of polysilicon or polygermanium. With an average thickness of e.g. 50 nm thickness fluctuations around 30 nm can be realized.
  • Statistically distributed mask structures are then produced by an anisotropic etching process in that the surface of the top insulation layer 24 is exposed at locations of smaller thickness of the layer above with a rough surface rather than at locations of greater layer thickness.
  • a first silicon layer with a thickness of, for example, 20 nm can be placed on the top insulation layer 24, an SiO 2 layer with a thickness of, for example, 3 n above and a second silicon layer over this Layer thickness of about 20 nm can be applied.
  • a tempering step at about 1000 ° C the Si0 2 layer embedded between the silicon layers decomposes and forms individual Si0 2 islands, which after removal of the upper silicon layer (and a structuring that occurs in the process) the lower silicon layer) can be used as statistically distributed mask structures.
  • an area above the channel region of the transistor component is covered by means of a mask L according to FIG. 3C. Unmasked germs 25 are removed in a subsequent etching step, while germs 25 'lying under the mask L remain.
  • the cover insulation layer 24 is first removed by anisotropic etching.
  • the statistical mask made of germs 25 ′ is transferred into the cover insulation layer 24 and forms a hard mask there.
  • the layer stack 22, 23 is then etched using the seeds 25 'or the hard mask. In this process, the column structures 7 are formed out of the layer stack 22, 23.
  • the residues of the germs 25 'and the hard mask are then removed and a thin insulation layer 26 is produced on the exposed wall areas of the column structures 7 and in the surrounding areas (FIG. 3E).
  • the insulation layer 26 can be made of a 3 to 5 nm thick thermal SiO ; -Layer exist, which is grown at about 700 - 800 ° C.
  • the insulation layer 26 serves for the electrical insulation of the column structures 7 from the control gate electrode 8.
  • the latter is doped by depositing an in situ
  • Polysilicon layer 27 is formed.
  • the polysilicon layer 27, as shown in FIG. 3F, fills the existing ones Free areas between the column structures 7 and thus creates the penetration of the storage node from the control gate electrode 8.
  • the polysilicon layer 27 is suitably structured and etched back, so that surface areas of the column structures 7 on the ceiling are exposed. Finally, the transistor component and the storage node are contacted by forming the metallic source and drain contact areas 12, 13 and the data line contact 14.
  • the method according to the invention also makes it possible, as already mentioned, to produce column structures 7 with single electron transitions between adjacent semiconductor layer zones 11 made of silicon.
  • the column structure shown in FIG. 4A is obtained by the process sequence explained with reference to FIGS. 3A-D.
  • the insulation layer zones 11 consist, for example, of S 3 N 4 and preferably have a small layer thickness of approximately 1-2 nm.
  • the diameter of the column structure 7 has the values already specified (for example 100 nm).
  • the column structure 7 in a jacket region 15 is oxidized over a period of about half an hour by a dry oxidation process at temperatures in the range from 800 to approximately 1000 ° C. Due to a self-restricted effect, which can possibly be attributed to the occurrence of a lattice tension in the central column area which inhibits oxygen diffusion, central silicon cores 16 remain in the silicon layer zones 11.
  • the silicon cores 16 have a diameter D of only about 2 nm, as is illustrated in FIG. 4B. Since only they are suitable for transferring the charge, charge transfer areas with extremely small vertical Cal and lateral dimensions (the layer thickness of the silicon layer zones 11 can also be only about 2 nm) are realized. This creates a single-electron component that can be operated at room temperature, the charge transfer of individual electrons being controlled by the potential of the control gate electrode 8.
  • the further process sequence for the construction of the semiconductor memory cell is as described in FIG. 3F.

Abstract

Eine nichtflüchtige Halbleiterspeicherzelle umfasst ein auf einem Substrat (1) gebildetes Transistorbauelement (2, 3, 6) und einen Speicherknoten, der den Schaltzustand des Transistorbauelements (2, 3, 6) bestimmt und in der Umgebung einer Steuergate-Elektrode (8) angeordnet ist. Der Speicherknoten weist eine Gruppe vertikal orientierter Säulenstrukturen (7) mit mindestens zwei Halbleiterschichtzonen (10) und einer dazwischen liegenden Isolationschichtzone (11) auf.

Description

Beschreibung
Nichtflüchtige Halbleiterspeicherzelle und Verfahren zur Herstellung derselben.
Die Erfindung betrifft eine nichtflüchtige Halbleiterspeicherzelle nach dem Oberbegriff des Patentanspruchs 1 sowie ein Verfahren zur Herstellung derselben nach dem Oberbegriff des Patentanspruchs 8.
Löschbare Festwertspeicher, sogenannte Flash-EPROMs und EE- PROMs (Electrically Eraseable Programmable Read-Only Memo- ries), sind bekannt und werden in den verschiedensten Bereichen der Technik als nichtflüchtige Speicherelemente einge- setzt. Flash-EPROMs und EEPROMs bestehen aus einer Vielzahl nichtflüchtiger Halbleiterspeicherzellen, die jeweils ein oder zwei Transistoren umfassen. Die Programmierung der nichtflüchtigen Halbleiterspeicherzelle erfolgt über eine elektrische Umladung eines schwebenden ("floatenden") Gates, welche je nach Bauart der Speicherzelle auf verschiedene Weise vorgenommen werden kann. Der durch die Umladung des schwebenden Gates bewirkte Ladungszustand desselben bleibt für lange Zeit (mehrere Jahre) erhalten.
Für viele Anwendungen werden löschbare Festwertspeicher mit kurzen Programmierzeitdauern und langen Ladungs-Erhaltungs- zeitdauern benötigt. Ferner weisen Speicherzellen mit zwei Transistoren den Nachteil auf, daß sie verhältnismäßig viel Platz beanspruchen.
In der Veröffentlichung "PLED - Planar Localized Electron Devices" von K. Nakazato, et al., IEDM 97-179, (1997) ist eine Halbleiterspeicherzelle beschrieben, bei der die schwebende Gate-Elektrode eines MOS- (Metall-Oxide-Semiconductor) Transi- stors über einen Schichtstapel, der aus alternierenden Poly- siliziu - und Siliziumnitrid-Schichten besteht, mit einer Datenleitung verbunden ist. Der Schichtstapel ist von einer Steuergate-Elektrode umrandet, mittels welcher das elektrische Potential im peripheren Bereich des Schichtstapelε verändert werden kann. Sowohl die schwebende Gate-Elektrode als auch die Steuergate-Elektrode sind an eine Wortleitung ange- schlössen. Durch geeignete Ansteuerung der Wortleitung kann daher die schwebende Gate-Elektrode mit der Datenleitung verbunden und umgeladen werden. Andererseits bewirken die Isolationsbarrieren (Siliziumnitrid-Schichten) des Schichtstapels eine verhältnismäßig lange Haltezeit für die Ladung, wenn die Gate-Spannung nicht dem Schreib- bzw. Programmiermodus entspricht.
In der deutschen Patentanmeldung DE 196 32 835 AI ist ein Halbleiterkondensator beschrieben, der zur Vergrößerung sei- ner Kondensatorfläche eine Kondensatorelektrode mit einer
Vielzahl von Säulenstrukturen aufweist. Die Säulenstrukturen werden unter Verwendung einer statistischen Maske gebildet, welche Strukturgrößen im Sub-100 n Bereich ermöglicht.
Der Erfindung liegt die Aufgabe zugrunde, eine nichtflüchtige Halbleiterspeicherzelle zu schaffen, die zum Aufbau hochintegrierter Halbleiterspeicher geeignet ist und die ferner ein hohes Verhältnis von Speicherzeitdauer zu Programmierzeitdauer aufweist. Ferner zielt die Erfindung darauf ab, ein Ver- fahren zur Herstellung einer derartigen Halbleiterspeicherzelle anzugeben.
Die der Erfindung zugrundeliegende Aufgabenstellung wird durch die Merkmale der Ansprüche 1 und 8 gelöst.
Durch die Verwendung von Säulenstrukturen mit wenigstens einer als Ladungsbarriere wirkenden Isolationsschichtzone im Speicherknoten kann eine lange Speicherzeitdauer der Halbleiterspeicherzelle erreicht werden. Die Speicherzeitdauer ent- spricht einer charakteristischen Zeitdauer, mit der Ladung (im Lesemodus) von dem Speicherknoten abfließt, d.h. in der sich der Speicherknoten selbsttätig soweit entlädt, daß der Schaltzustand des Transistorbauelements umdefiniert wird und damit die in der Halbleiterspeicherzelle gespeicherte Information verloren ist.
Eine vorteilhafte Ausgestaltung der Erfindung kennzeichnet sich dadurch, daß die Säulenstrukturen jeweils mehrere alternierend angeordnete Halbleiterschichtzonen und Isolationsschichtzonen umfassen. Dadurch wird die in der untersten Halbleiterschichtzone gespeicherte Ladung dort noch effekti- ver festgehalten und demzufolge eine Verlängerung der Speicherzeitdauer bewirkt.
Vorzugsweise wird die Säulenstrukturgruppe des Speicherknotens von der Steuergate-Elektrode vollständig durchsetzt. Dies ermöglicht einen ausgesprochen effektiven Durchgriff des Potentials der Steuergate-Elektrode durch die gesamte Säulenstrukturgruppe, da die einzelnen Säulenstrukturen allseitig von der Steuergate-Elektrode umgeben sind. Durch eine Änderung des Gatepotentials wird die energetische Lage des Lei- tungsbands in der (bzw. den) Isolationsschichtzon (en) und in den angrenzenden Halbleiterschichtzonen verschoben, wodurch ein Ladungstransfer über die durch die Isolationsschichtzone (n) bewirkte (n) Energiebarriere (n) hinweg und gegebenenfalls - bei ausreichend geringer Dicke der Isolations- schicht (en) - auch durch diese hindurch ("Tunneln") erfolgen kann. Im Ergebnis wird eine erhebliche Verkürzung der Programmierzeitdauer erreicht.
Nach einer ersten bevorzugten Ausführungsform der Erfindung weist das Transistorbauelement eine schwebende Gate-Elektrode auf, und der Speicherknoten ist entweder durch eine elektrisch leitende Verbindung oder kapazitiv mit der schwebenden Gate-Elektrode verbunden. In beiden Fällen ergibt sich wie bei einer herkömmlichen Speicherzelle eine Verschiebung der Einsatzspannung des Transistorbauelements infolge der im Speicherknoten gespeicherten Ladung. Eine zweite bevorzugte Ausführungsform kennzeichnet sich dadurch, daß der Speicherknoten selbst die Gate-Elektrode des Transistorbauelements bildet. In diesem Fall entfällt die schwebende Gate-Elektrode zwischen dem Kanalgebiet des Transistorbauelements und dem Speicherknoten, d.h. das von den in den Säulenstrukturen gespeicherten Ladungen erzeugte Feld wirkt direkt auf das Kanalgebiet des Transistorbauelements ein. Diese Halbleiterspeicherzelle weist einen kompakteren Aufbau als im Falle der ersten Ausführungsform auf.
Vorzugsweise weisen die Säulenstrukturen einen Durchmesser von weniger als 50 nm, insbesondere weniger als 30 nm, auf.
Durch eine geeignete Reduzierung der lateralen und axialen Dimensionen der Halbleiterschichtzonen kann erreicht werden, daß die einzelnen Halbleiterschichtzonen eine sehr kleine Kapazität aufweisen. Dies bewirkt, daß die durch die Isolationsschichtzonen erzeugten Potentialbarrieren durch die Coulomb-Blockade erhöht werden, d.h. die elektrische Leitung in den Säulenstrukturen durch Einzel-Elektronen-Ladungsübergänge realisiert werden kann.
Ein wesentlicher Vorteil des erfindungsgemäßen Verfahrens besteht darin, daß die Erzeugung der Säulenstrukturen mittels einer statistischen Maske lithographieunabhängig erfolgt und auch im übrigen ausschließlich konventionelle Prozeßschritte zur Realisierung der nichtflüchtigen Halbleiterspeicherzelle benötigt werden.
Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnung näher erläutert; in dieser zeigt: Fig. 1 eine schematische Schnittdarstellung einer erfindungsgemäßen nichtflüchtigen Halbleiterspeicherzelle;
Fig. 2 ein Ersatzschaltbild einer Halbleiterspeicherzelle mit einer schwebenden Gate-Elektrode;
Fig. 3A-F schematische Schnittdarstellungen, die die Verwendung einer statistischen Maske bei der Herstellung einer erfindungsgemäßen nichtflüchtigen Halbleiterspeicherzelle zeigen;
Fig. 4A eine schematische Darstellung einer einzelnen Säulenstruktur; und
Fig. 4B eine schematische Schnittdarstellung einer einzelnen Säulenstruktur nach Ausführung eines lateralen, selbstbeschränkenden Oxidationsschritts .
Nach Fig. 1 sind in einem Substrat 1, beispielsweise ein p-dotiertes Si-Substrat, ein n+-dotiertes Source-Gebiet 2 und ein n""-dotiertes Drain-Gebiet 3 in üblicher Wannenform ausgebildet. Zwischen dem Source-Gebiet 2 und dem Drain-Gebiet 3 befindet sich ein Substratgebiet 4, dessen oberflächennaher Bereich das Kanalgebiet des Transistorbauelements 2, 3, 4 realisiert. Oberhalb des Substratgebiets 4 erstreckt sich eine dünne Gateelektroden-Isolationsschicht 5, die beispielsweise aus Si02 gebildet sein kann.
Die oberhalb der Gateelektroden-Isolationsschicht 5 angeordnete Gate-Elektrode 6 des Transistorbauelements steuert über den bekannten Feldeffekt die Stromleitung im Kanalgebiet. Sie umfaßt eine Mehrzahl von vertikal orientierten Säulenstrukturen 7 und eine Steuergate-Elektrode 8, die durch elektrisch isolierende Materialbereiche 9 elektrisch voneinander getrennt sind. Die einzelnen Säulenstrukturen 7 sind dabei gleichsam in die Steuergate-Elektrode 8 eingebettet, d.h. je- de Säulenstruktur 7 wird allseitig von der Steuergate-Elektrode 8 umgeben und ein peripherer Bereich der Steuergate- Elektrode 8 umläuft dabei auch die gesamte Gruppe der Säulenstrukturen 7.
Jede Säulenstruktur 7 besteht aus alternierend angeordneten Halbleiterschichtzonen 10 und Isolationsschichtzonen 11. Bei den Halbleiterschichtzonen kann es sich beispielsweise um Silizium (amorph, polykristallin oder kristallin) handeln, die Isolationsschichtzonen 11 können durch dünne Nitridschichten (Si3N4) realisiert sein. Die dem Kanalgebiet zugewandten endseitigen Schichtzonen der Säulenstrukturen 7 sind Halbleiterschichtzonen 10'.
Die einzelnen Säulenstrukturen 7 können einen Durchmesser von unter 100 nm, vorzugsweise von unter 30 nm, aufweisen. Die Isolationsschichten 11 müssen ausreichend dünn sein (etwa 1 bis 10 nm) , um einen Ladungstransfer zu gestatten. Bei sehr geringer Dicke der Isolationsschichten 11 kann der Ladungs- transfer durch Tunnelprozesse erfolgen, und sofern (wie dargestellt) mehrere Isolationsschichten 11 vorhanden sind, realisiert in diesem Fall jede einzelne Säulenstruktur 7 eine Mehrfach-Tunnelverbindung, die in der Technik auch als MTJ (multiple tunnel junctions) bezeichnet wird.
Auch die Schichtdicken der Halbleiterschichtzonen 10 können sehr klein gewählt werden und gegebenenfalls bis auf etwa 2 nm reduziert werden. Ferner kann durch einen zusätzlichen, lateralen Oxidationsprozeß eine laterale Strukturverkleine- rung der Halbleiterschichtzonen 10 bis auf Durchmesserwerte von etwa 2 nm erreicht werden, wie dies im Zusammenhang mit den Fig. 4A, 4B noch näher erläutert wird. Die Dimensionsverkleinerung bewirkt eine Ladungsträgerlokalisierung, durch die es zu einer Niveauaufspaltung der elektronischen Zustände und schließlich zu der bei Einzel-Elektronenbauelementen bekannten Coulomb-Blockade kommt, durch welche ein gezielter Transport einzelner Elektronen von einer Halbleiterschichtzone 10 zur nächsten ermöglicht wird. Die Elektronen gelangen schließlich auf die endseitigen Halbleiterschichtzonen 10', von wo aus sie nicht mehr weitergeleitet werden können und - in der in Fig. 1 gezeigten Halbleiterspeicherzelle - durch die Gateelektroden-Isolationsschicht direkt auf das Kanalgebiet des Transistorbauelements 2, 3, 4 einwirken.
Die elektrische Kontaktierung der Source- und Drain-Gebiete 2, 3 erfolgt über metallische Kontaktbereiche 12 und 13. Zur gemeinsamen elektrischen Kontaktierung der Säulenstruktur- gruppe 7 ist ein metallischer Datenleitungskontakt 14 über der Gate-Elektrode 6 angebracht.
In nicht dargestellter Weise kann oberhalb des Kanalgebiets und unterhalb der Säulenstrukturen 7 eine schwebende Gate- Elektrode FG ("floating gate") angeordnet sein. Die schwebende Gate-Elektrode FG ist durch eine dünne Isolationsschicht (entspricht der Gateelektroden-Isolationsschicht 5 in Fig. 1) gegenüber dem Kanalgebiet isoliert und ist mit den Säulen- Strukturen 7 an ihren untersten Halbleiterschichtzonen 10' entweder direkt elektrisch leitend verbunden oder mittels einer dünnen (nicht dargestellten) Zwischenisolationsschicht kapazitiv an letztere angekoppelt.
Fig. 2 zeigt ein Ersatzschaltbild der im vorstehenden Absatz beschriebenen Speicherzelle mit schwebender Gate-Elektrode FG. Der metallische Source-Konatktbereich 12 steht mit einer Bit-Leitung BL in Verbindung. Der Drain-Kontaktbereich 13 liegt auf Erdpotential. Die Steuergate-Elektrode 8 ist mit einer Wortleitung WL verbunden. Da sie direkt oberhalb der
(in Fig. 1 nicht dargestellten) schwebenden Gate-Elektrode FG liegt und ferner die Säulenstrukturgruppe 7 durchsetzt, steuert sie einerseits direkt die schwebende Gate-Elektrode FG (was durch die direkte kapazitive Kopplung zwischen FG und der Elektrode 8 veranschaulicht ist) und verändert andererseits das Potential im gesamten Bereich der Säulenstruktur- gruppe 7. Letztere ist über den Datenleitungskontakt 14 mit einer Datenleitung DL verbunden.
Durch eine geeignete Ansteuerung der Wortleitung WL kann die schwebende Gate-Elektrode FG mit der Datenleitung DL verbunden und umgeladen werden. Der äußerst effektive Potentialdurchgriff der Steuergate-Elektrode 8 durch die Säulenstruk- turgruppe (Speicherknoten) bewirkt, daß der Ladungsübertritt entlang der Säulenstrukturen 7 ausgesprochen empfindlich steuerbar ist, was zu einer erheblichen Verbesserung des Verhältnisses von Speicherzeitdauer (größer als 10 Jahre) zu Schreibzeitdauer (im Nanosekundenbereich) führt.
Sofern eine kapazitive Kopplung der schwebenden Gate-Elek- trode FG mit dem Speicherknoten vorgesehen ist, weist das Ersatzschaltbild bei A einen Kondensator auf. Sofern gemäß der Darstellung in Fig. 1 keine schwebende Gate-Elektrode FG vorhanden ist, koppelt der Speicherknoten über die Enden 10' der Säulenstrukturen 7 direkt mit dem Kanalgebiet des Transistor- bauelements 2 , 3, 4.
Die Fig. 3A-F verdeutlichen die Herstellungsweise der in Fig. 1 gezeigten Speicherzelle.
Mittels einer LOCOS-Technik (LOCOS: LOCal Oxidation of Silicon) werden Oxidstrukturen 20 erzeugt, zwischen denen sich gemäß Fig. 3A ein aktives Gebiet 21 befindet. Ferner werden in üblicher Weise die Source- und Drain-Gebiete 2, 3 ausgebildet. Die Oxidstrukturen 20 dienen zur Isolation gegenüber benachbarten Speicherzellen. Alternativ zu der LOCOS-Technik kann auch die Graben-Isolationstechnik (STI: Shallow Trench Isolation) zur elektrischen Isolation benachbarter Speicherzellen eingesetzt werden.
In einem nächsten Schritt wird ein Schichtstapel bestehend aus alternierenden Si3N^-Schichten 22 und Si-Schichten 23 aufgebaut. Die Erzeugung der SijN4-Schichten 22 kann durch einen Temperschritt bei etwa 900 - 1000°C in einer NH5- Atmosphäre erfolgen.
Darauffolgend wird eine Deck-Isolationsschicht 24 über dem Schichtstapel 22, 23 und der umliegenden Oxidschicht 20 abgeschieden. Die etwa 20 nm dicke Deck-Isolationsschicht 24 kann beispielsweise eine Si02-Schicht sein und nach dem bekannten TEOS (Tetra-Ethyl-Ortho-Silicate) Verfahren abgeschieden werden. Die Deck-Isolationsschicht 24 wird später als Hartmaske zur Bildung der Säulenstrukturen 7 eingesetzt.
Eine erste Möglichkeit zur Erzeugung einer statistischen Maske besteht darin, auf der Oberfläche der Deck-Isolationsschicht 24 statistisch verteilte Maskenstrukturen in Form von Keimen 25 abzulagern, welche während einer Gasphasenabschei- dung in einer Epitaxieanlage gebildet werden. Als Prozeßgas kann eine Atmosphäre aus H2 und SiH4 verwendet werden, der zur Verzögerung des Keimbildungsprozesses GeH4 beigemischt wird. Der Partialdruck von SiH4 und GeH4 liegt im Bereich von 10"3 bis 1 ir-bar, der Partialdruck von H2 kann etwa 1 bis 100 mbar betragen. Die Abscheidung wird im Temperaturbereich zwischen 500 - 700°C durchgeführt. Bei diesen Prozeßbedingungen bilden sich an der Oberfläche der Deck-Isolationsschicht 24 einzelne Silizium-Keime, die die Verteilung und Dichte der statistisch verteilten Maskenstrukturen bestimmen. Sobald die Dichte der Silizium-Keime 25 einen vorgegebenen Wert, beispielsweise etwa
Figure imgf000011_0001
erreicht hat, wird der Keimbildungsprozeß abgebrochen.
Anschließend werden die Prozeßbedingungen verändert, um die Größe der Silizium-Keime 25 gezielt einzustellen. Dazu werden Prozeßbedingungen vorgegeben, wie sie für die selektive Epitaxie benutzt werden. Eine weitere Keimbildung an der Oberfläche der Deck-Isolationsschicht 24 ist dann unterbunden. Die selektive Epitaxie erfolgt beispielsweise mit einer Gasmischung aus Hi und SiH2Cl. im Temperaturbereich zwischen 600- 800°C. Dieser Gasmischung kann GeH4 zugegeben werden, um die Materialzusammensetzung der Keime einzustellen.
Sobald der Durchmesser der Keime einen gewünschten vorgegeben Wert (Durchmesser der Säulenstrukturen 7) erreicht hat, wird der Abscheideprozeß abgebrochen. Die Keime 25 bilden statistisch verteilte Maskenstrukturen einer statistischen Maske gemäß Fig. 3B.
Eine statistische Maske läßt sich auch auf andere Weise erzeugen. Eine zweite Möglichkeit besteht darin, auf der Deck- Isolationsschicht 24 eine durchgehende Germanium-Schicht aufzubringen, die in einem nachfolgenden Temperschritt (z.B. bei 500°C) in einzelne Germanium-Keime, die die statistisch ver- teilten Maskenstrukturen bilden, zerfällt.
Eine dritte Möglichkeit besteht darin, auf der Deck-Isolationsschicht 24 eine Schicht mit einer gewollt rauhen Oberfläche aufzubringen. Die Schicht kann beispielsweise aus Po- lysilizium oder Polygermanium bestehen. Bei einer mittleren Dicke von z.B. 50 nm können Dickenschwankungen um 30 nm realisiert werden. Durch einen anisotropen Ätzprozeß werden dann statistisch verteilte Maskenstrukturen dadurch erzeugt, daß die Oberfläche der Deck-Isolationsschicht 24 an Orten gerin- gerer Dicke der darüberliegenden Schicht mit rauher Oberfläche eher freigelegt wird als an Orten größerer Schichtdicke.
Gemäß einer vierten Verfahrensmöglichkeit zur Erzeugung einer statistischen Maske kann auf der Deck-Isolationsschicht 24 auch eine erste Silizium-Schicht einer Dicke von beispielsweise 20 nm, darüber eine SiO^-Schicht einer Dicke von beispielsweise 3 n und über dieser eine zweite Silizium-Schicht einer Schichtdicke von etwa 20 nm aufgebracht werden. In einem Temperschritt bei etwa 1000°C zersetzt sich die zwischen den Silizium-Schichten eingebettete Si02-Schicht und bildet einzelne Si02-Inseln, die nach einem Entfernen der oberen Silizium-Schicht (und einer dabei auftretenden Strukturierung der unteren Silizium-Schicht) als statistisch verteilte Maskenstrukturen verwendet werden können.
Nach Bildung der statistischen Maske wird gemäß Fig. 3C mit- tels einer Maske L ein Bereich oberhalb des Kanalgebiets des Transistorbauteils abgedeckt. Nichtmaskierte Keime 25 werden in einem nachfolgenden Ätzschritt entfernt, während unter der Maske L liegende Keime 25' stehen bleiben.
Die Anzahl der verbleibenden Keime 25' ist abhängig von dem zuvor durchgeführten Keimbildungsschritt und kann beispielsweise 200 bis 300 betragen.
In einem nächsten Prozeßschritt (Fig. 3D) wird zunächst die Deck-Isolationsschicht 24 durch anisotropes Ätzen entfernt. Die statistische Maske aus Keimen 25' wird dabei in die Deck- Isolationsschicht 24 übertragen und bildet dort eine Hartmaske.
Im Anschluß daran wird der Schichtstapel 22, 23 unter Verwendung der Keime 25' bzw. der Hartmaske geätzt. Bei diesem Vorgang werden die Säulenstrukturen 7 aus dem Schichtstapel 22, 23 herausgebildet.
Anschließend werden die Reste der Keime 25' und die Hartmaske entfernt und es wird eine dünne Isolationsschicht 26 an den freiliegenden Wandbereichen der Säulenstrukturen 7 sowie in den umliegenden Bereichen erzeugt (Fig. 3E) . Die Isolationsschicht 26 kann aus einer 3 bis 5 nm dicken thermischen SiO;-Schicht bestehen, die bei etwa 700 - 800°C aufgewachsen wird. Die Isolationsschicht 26 dient zur elektrischen Isolierung der Säulenstrukturen 7 gegenüber der Steuergate- Elektrode 8.
Letztere wird durch Abscheidung einer in-situ-dotierten
Polysilizium-Schicht 27 gebildet. Die Polysiliziu -Schicht 27 füllt, wie in Fig. 3F dargestellt, die bis dahin vorhandenen Freibereiche zwischen den Saulenstrukturen 7 und schafft somit die Durchdringung des Speicherknotens von der Steuergate- Elektrode 8.
In weiteren nicht mehr naher dargestellten Schritten wird die Polysilizium-Schicht 27 geeignet strukturiert und zuruckge- atzt, so daß deckenseitige Oberflachenbereiche der Saulenstrukturen 7 freigelegt werden. Schließlich erfolgt die Kontaktierung des Transistorbauelements und des Speicherknotens durch Ausbildung der metallischen Source- und Drain-Kontakt- bereiche 12, 13 und des Datenleitungskontaktes 14.
Durch die im folgenden anhand der Fig. 4A und 4B zu beschreibende Abwandlung ermöglicht das erfmdungsgemaße Verfahren wie bereits erwähnt auch die Herstellung von Saulenstrukturen 7 mit Emzelelektronenubergangen zwischen benachbarten Halb- leiterschichtzonen 11 aus Silizium. Die in Fig. 4A dargestellte Saulenstruktur wird durch die anhand der Fig. 3A - D erläuterte Prozeßfolge erhalten. Die Isolationsschichtzonen 11 bestehen beispielsweise aus Sι3N4 und weisen vorzugsweise eine geringe Schichtdicke von etwa 1-2 nm auf. Der Durchmesser der Saulenstruktur 7 weist die bereits angegebenen Werte (beispielsweise 100 nm) auf.
In einem anschließenden lateralen, selbstbeschrankenden Oxi- dationsschritt wird die Saulenstruktur 7 m einem Mantelbe- reich 15 durch einen trockenen Oxidationsprozeß bei Temperaturen im Bereich von 800 bis etwa 1000°C über eine Dauer von etwa einer halben Stunde oxidiert. Aufgrund eines selbstbe- schrankenen Effekts, der möglicherweise auf das Auftreten einer die Sauerstoff-Diffusion hemmenden Gitterverspannung im zentralen Saulenbereich zurückzuführen ist, bleiben in den Siliziu -Schichtzonen 11 zentrale Silizium-Kerne 16 stehen. Die Silizium-Kerne 16 weisen einen Durchmesser D von nur etwa 2 nm auf, wie dies in Fig. 4B verdeutlicht ist. Da nur noch sie für einen Transfer der Ladung in Frage kommen, werden auf diese Weise Ladungstransferbereiche mit extrem kleinen Verti- kal- und Lateraldimensionen (auch die Schichtdicke der Silizium-Schichtzonen 11 kann nur etwa 2 nm betragen) realisiert Dadurch wird ein bei Raumtemperatur betreibbares Einzelelektronenbauelement geschaffen, wobei der Ladungsübertritt einzelner Elektronen durch das Potential der Steuergate- Elektrode 8 kontrolliert wird. Die weitere Prozeßfolge zum Aufbau der Halbleiterspeicherzelle erfolgt gemäß der Beschreibung zu der Fig. 3F.

Claims

Patentansprüche
1. Nichtflüchtige Halbleiterspeicherzelle,
- mit einem auf einem Substrat (1) gebildeten Transistorbau- element (2, 3, 6), und
- mit einem Speicherknoten, der den Schaltzustand des Transistorbauelements (2, 3, 6) bestimmt und in' der Umgebung einer Steuergate-Elektrode (8) angeordnet ist, d a d u r c h g e k e n n z e i c h n e t, - daß der Speicherknoten eine Gruppe vertikal orientierter
Säulenstrukturen (7) mit mindestens zwei Halbleiterschichtzonen (10) und einer zwischen den beiden Halbleiterschichtzonen (10) angeordneten Isolationsschichtzone (11) umfaßt.
2. Nichtflüchtige Halbleiterspeicherzelle nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t,
- daß die Säulenstrukturen (7) jeweils mehrere alternierend angeordneten Halbleiterschichtzonen (10) und Isolationsschichtzonen (11) umfassen.
3. Nichtflüchtige Halbleiterspeicherzelle nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t,
- daß die Steuergate-Elektrode (8) die Säulenstrukturgruppe (7) des Speicherknotens vollständig durchsetzt.
4. Nichtflüchtige Halbleiterspeicherzelle nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, - daß das Transistorbauelement (2, 3, 6) eine schwebende
Gateelektrode (FG) aufweist, und der Speicherknoten kapazitiv oder durch eine elektrisch leitende Verbindung mit der schwebenden Gateelektrode (FG) gekoppelt ist.
5. Nichtflüchtige Halbleiterspeicherzelle nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, - daß der Speicherknoten die Gateelektrode (6) des Transistorbauelements (2, 3, 6) bildet.
6. Nichtflüchtige Halbleiterspeicherzelle nach einem der vor- hergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t,
- daß die Säulenstrukturen (7) einen Durchmesser von weniger als 50 nm, insbesondere weniger als 30 nm aufweisen.
7. Nichtflüchtige Halbleiterspeicherzelle nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t,
- daß Halbleiterschichtzonen (10) eine axiale Dicke von weniger als 10 nm, insbesondere weniger als 3 nm aufweisen.
8. Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeicherzelle, bei dem
- in einem Substrat Source-, Kanal- und Draingebiete eines Transistorbauelements (2, 3, 6) ausgebildet werden; - über dem Kanalgebiet eine Kanalisolationsschicht (5) erzeugt wird;
- oberhalb der Kanalisolationsschicht (5) eine Schichtfolge (22, 23) umfassend mindestens zwei Halbleiterschichtzonen (10) und eine zwischen den beiden Halbleiterschichtzonen (10) angeordnete Isolationsschicht aufgebaut wird;
- aus der Schichtfolge (22, 23) unter Verwendung einer statistischen Maske (25, 25') eine Gruppe vertikaler Säulenstrukturen (7) herausgebildet wird; und
- zur Ausbildung einer Steuerelektrode (8) ein elektrisch leitfähiges Material in der Umgebung der Säulenstruktur- gruppe und insbesondere zwischen den einzelnen Säulenstrukturen (7) abgeschieden wird.
9. Verfahren nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t,
- daß die Halbleiterschichtzonen aus Silizium bestehen, und - daß nach der Herausbildung der Säulenstrukturen (7) ein lateraler, selbstbegrenzender Oxidationsschritt zur Erzeugung von Silizium-Säulenstrukturen (16) reduzierter lateraler Dimensionen ausgeführt wird.
10. Verfahren nach Anspruch 8 oder 9, d a d u r c h g e k e n n z e i c h n e t,
- daß zwischen der Kanalisationsschicht (5) und der Schichtfolge (22, 23) eine Schicht aus einem elektrisch leitfähi- gen Material und darauf eine weitere Isolationsschicht abgeschieden werden, und
- daß in einem Strukturierungsschritt aus der Schicht aus einem elektrisch leitfähigen Material eine allseitig isolierte, schwebende Gateelektrode (FG) gebildet wird.
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