CN100379026C - 沙漏随机访问存储器 - Google Patents
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Abstract
一种具有非易失HGRAM单元的集成电路包括第一部分(12)和第二部分，在第一部分(12)中，向衬底(16)注入杂质材料以形成NPN晶体管区(18，20)，而第二部分具有对NPN晶体管区中传导的电流进行控制的栅极结构(14)。所述栅极结构(14)至少形成在所述衬底的P型沟道区的上方，并且包括带有栅极的沙漏形材料，用于控制空穴穿越沙漏的受限部分的移动。
Description
技术领域
本发明涉及半导体存储器。
背景技术
由于当今在半导体技术中的高度小型化，所以硬件中可以实现的设计的尺寸和复杂度大大增加。这使得开发相对于现有体系结构具有更高性能的高速专用体系结构在技术上和经济上都变得可行。在数据存储中提供不断改善的性能的同时，存储单元技术在降低产品成本方面起到至关重要的作用。
在当今的电子系统中，流行着几种不同的存储器技术。动态随机访问存储器(DRAM)通过使用电容保持电荷来存储数据，虽然DRAM简单而又快速，但是当掉电时，所存储的数据无法保留下来，并且需要频繁的刷新来保持存储器的内容。很多类型的非易失存储器也是可用的，例如闪存或铁电体存储器。闪存通过在标准控制栅极下嵌入一个浮动栅极，消除了刷新和易失性问题。可以通过使用热电子注入和/或隧穿在上述浮动栅极上存储并永久保持电荷，对该浮动栅极进行编程。然而，这种非易失特性的获得是有代价的，需要独立的擦除周期、高的编程/擦除电压、块级擦除、写周期数量上的持续时间限制、以及因隧穿开销引起的更长的写时间。
因此，需要这样一种存储单元技术，它是非易失、低功率的，并且可使用能为操作微处理器提供灵活性的标准工艺技术来制造。
发明内容
本发明提供了一种存储器器件，包括：具有源极区和漏极区的衬底；半导体材料，该半导体材料的上部区域通过桥区连接到下部区域，其中下部区域至少形成在源极区和漏极区之间的衬底的上方；和形成在桥区的相对侧上的第一和第二夹区材料，用于分别接收电势，所述电势允许或禁止电荷在半导体材料的上部区域和下部区域之间的迁移。
本发明还提供了一种存储器件，包括：带源极和漏极的衬底；以及具有半导体材料的栅极结构，该半导体材料的上部区域通过桥区连接到下部区域，所述下部区域位于衬底的上方，并且位于源极和漏极之间，其中在桥区的相对侧上的第一和第二夹区材料允许或禁止电荷通过桥区在上部区域和下部区域之间的迁移，并且下部区域中的电荷控制在源极和漏极之间形成的反型层(inversion layer)。
附图说明
在本发明的权利要求书中具体指出了本发明的主题，并对该主题提出了权利要求。然而，结合附图，参考以下详细说明，可以最好地理解本发明的构成和操作方法，以及其目的、特点和优点，在附图中：
图1图示了根据本发明实施例的非易失性HGRAM(沙漏随机访问存储器)单元；
图2是根据本发明实施例的HGRAM单元的另一个实施例；以及
图3图示了HGRAM存储器在计算机系统中的使用。
可以理解，为了图示的简化和清楚，没有必要按比例来绘制图中的元件。例如，为了清楚起见，某些元件的尺寸可以相对于其它元件被放大。此外，在认为适当的情况下，在图中重复使用标号来表示对应或类似的元件。
具体实施方式
在以下详细的描述中，阐述了很多具体细节，以提供对本发明的完整理解。然而，本领域的技术人员将会理解，没有这些具体的细节也可以实现本发明。此外，没有详细地描述公知的方法、过程、组件和电路，以免模糊本发明。
可在多种应用中使用本发明的各个实施例。虽然本发明并不限于以下方面，但是这里所公开的电路可用在微控制器、通用微处理器、数字信号处理器(DSP)、精简指令集计算(RISC)、复杂指令集计算(CISC)以及其它电子元件中。然而，应当理解，本发明的范围并不限于这些例子。
本发明的各个实施例也可以被包括在被称为主存储器、高速缓冲存储器或其它类型存储器的集成电路块中，这些电路块存储可由微处理器执行的电子指令，或者存储了可用在算术运算中的数据。总之，使用根据所要求主题的沙漏(hourglass)存储器的实施例可被包括到嵌入在微处理器中的存储器阵列中，或者可用在孤立的存储器器件中。需要注意的是，所要求的主题可用在被集成到无线电系统或手持便携设备中的多种应用中，特别是在这些设备需要节约功耗的时候。因此，规定以下设备或产品包括在本发明的范围内，其中包括台式计算机、蜂窝无线电话通信系统、双工无线电通信系统、单工寻呼机、双工寻呼机、个人通信系统(PCS)、个人数字助手(PDA)、照相机、固态盘/存储设备(固定的或可移动的)、以及其它产品。
在以下描述和权利要求书中，可以使用术语“耦合”和“连接”及其衍生词。应当理解，这些术语并不被视为相互同义的。相反，在特定的实施例中，“连接”可用来表示两个或多个元件彼此直接物理接触或电接触。“耦合”可以指两个或多个元件直接物理接触或电接触。不过，“耦合”也可以指两个或多个元件相互不直接接触，但仍相互协同工作或交互作用。
参考图1，所图示的非易失性沙漏随机访问存储器(HGRAM)单元10具有两部分。第一部分12包括注入到衬底16中的杂质材料，其可用于形成NPN晶体管区。具体地说，注入到衬底16的区域18和20中的N型杂质材料分别形成了金属氧化物半导体(MOS)或场效应器件的源极区和漏极区。源极区和漏极区18及20由衬底16中的P型沟道区在物理上相互分隔开。第二部分14包括栅极结构，其用于控制在NPN晶体管区中传导的电流。该栅极结构至少形成在衬底16的P型沟道区的上方，并且包括用于接收“字”选择线、“位”线和“数据”值的接线端。虽然附图和描述中参考的都是NPN晶体管区，但是本领域的技术人员将会认识到，PNP晶体管区也是可行的。
栅极结构包括多晶硅半导体材料22，其具有沙漏形状，并且掺入了少量杂质以具有正电荷。在衬底16的沟道区上形成材料22的一端，而其另一端则连接在用于接收“数据”值的栅极24上。另外，半导体材料32与栅极34一起形成了字夹区(word clamp)，而位夹区(bit clamp)是由半导体材料42与栅极44一同形成的。材料32和42都可以由在形成材料22后所沉积的多晶硅材料形成，并且材料32和42中都进行了重度掺杂以提供强的正电荷。在一个实施例中，材料32和42具有P型杂质。一种很薄的绝缘材料将材料32和42与材料22隔开。
HGRAM单元10包括具有三个区域的沙漏形材料22，上部区域通过桥区23与下部区域相连。桥区23在图1中被示为材料22的夹紧(pitched-in)区域，它具有形成在一侧的字夹区和形成在另一侧的位夹区。栅极34和44提供了以下机制，即控制字夹区和位夹区允许或是阻止被称为空穴的正电荷穿越桥区23。应当指出的是，桥区23比较窄，使得由每个夹区所提供的强电场可能会强有力地影响空穴穿越桥区23。通过向栅极34和44提供适当的电势，两个夹区中的任何一个可以阻止空穴在材料22的上部区域和下部区域之间的迁移。换句话说，通过栅极34和44提供给两个夹区的适当偏压将允许空穴穿过桥区23，在上部区域和下部区域之间移动。还要注意，不向栅极34和44施加任何电势会阻止空穴穿越桥区23。
HGRAM单元10可被如下排列：存储单元沿着阵列中通常与“字”线相连的每一行，并且位于通常与“数据”线和“位”线相连的列上。具体地说，由地址译码电路(未示出)产生的信号在存储器“字”线上被提供给栅极结构的栅极34和NPN晶体管区的源极区18。可在“数据”线上对数据进行读写，所述“数据”线与栅极结构的栅极24和NPN晶体管区的漏极区20相连，此外还与读出放大器(未示出)相连。
在操作中，在将一个逻辑0值写入HGRAM单元10的写模式中，可将负电荷施加到栅极34和栅极44，并可将一个为0的数据值提供给栅极24。供给栅极34和栅极44的负电荷吸引材料32和42中的空穴流向夹区的外边缘，即流向栅极34和44，而远离桥区23。桥区23附近空穴数量的减少降低了夹区对桥的颈缩。换言之，当栅极34和44获得负偏压时，空穴可以在沙漏的上部区域和下部区域之间自由移动(夹区打开了)，并且可以在整个材料22中均匀分布。应当指出的是，虽然对字夹区和位夹区施以偏压，以使得空穴能够在整个材料22中自由移动，但是提供给栅极24的数据值0将其中很多空穴吸引到栅极24，而远离了材料22的下部区域，因而也就远离了衬底16的沟道区。因此，当向HGRAM单元10中写入逻辑0值时，将阻止在衬底16的沟道区内形成一个传导沟道。提供给栅极24的“数据”值控制电荷在材料22的上部区域和下部区域之间的分布，并且在源极区18和漏极区20之间不形成任何传导沟道。
另一方面，通过在栅极24上提供一个具有正电荷的“数据”值，可向HGRAM单元10中写入逻辑1值。用负偏压值对字夹区和位夹区施以偏压，使得空穴在整个材料22中(包括桥区23)自由地移动，提供给栅极24的正偏压将很多空穴排斥远离该栅极，并进入到材料22的下部区域。在读操作中，材料22的下部区域中空穴数量的增加导致衬底16的沟道区的表面反转(invert)，并且在源极区18和漏极区20之间形成传导沟道。还是由提供给栅极24的“数据”值控制电荷在材料22的上部区域和下部区域之间的分布，并且确定在NPN晶体管区中是否形成传导沟道。
夹区一直都是关闭的，除非它们被各自的栅极有效地保持为打开。注意，夹区关闭意味着空穴穿越桥区23的移动受到了限制，而夹区打开则意味着空穴可以穿过桥区23。另外还要注意，字夹区和位夹区中的任何一个或它们二者一起可以提供禁止空穴传输通过桥区23的狭窄颈区的电场。总之，通过打开夹区，并向栅极24提供数据，然后在从栅极24清除数据之前关闭至少一个夹区，可以将数据写入并存储在HGRAM单元10中。通过向栅极24提供正数据值，可将逻辑1写入并存储在HGRAM单元10中，而通过提供负数据值，则可写入并存储逻辑0。
在HGRAM单元10的读模式中，可以向栅极34和源极区18提供负偏压。存储在存储单元中的0不会在衬底16的沟道区中形成传导沟道，因此，NPN晶体管未传导电流。另一方面，存储在存储单元中的1在衬底16的沟道区中形成了传导沟道，因而NPN晶体管将传导电流。总之，通过向源极区18提供负偏压，并探知NPN晶体管是否被加偏压以传导电流，可以从HGRAM单元10中读出所存储的数据。
因此，通过在“字”线上提供负压，并探知是否在“数据”线上传导电流，就可以读出HGRAM单元10中所存储的数据值。如同现有的存储器件那样，“位”线在读操作期间不被激活，所以“位”夹区保持关闭。如果在材料22的下部区域中没有足够的空穴(逻辑0值存储在HGRAM单元10中)，那么沙漏将不会将衬底16的沟道区中的电子作为反型层吸引到该沟道的顶部。即使将“字”线上的负偏压提供给源极区18，源极区18和漏极区20之间的电子沟道的匮乏也会妨碍电流在“数据”线上传导。另一方面，如果空穴集中在材料22的下部区域(逻辑1值存储在HGRAM单元10中)，那么衬底16的P沟道区中的电子将会被吸引到该沟道的上部。随着沟道在源极区18和漏极区20之间的形成，电流可在“数据”线上进行传导。应当指出的是，虽然“数据”线与栅极24相连，但是这个栅极没有克服“位”夹区的钳制效应，所述“位”夹区在读操作中并不被使用。实质上，这意味着“数据”夹区在读操作期间不会破坏存储在HGRAM单元10中的数据。
当栅极34和44中的任何一个(或二者都)接收到关闭所述夹区的正电势(或零电势)时，无论栅极24处提供的“数据”的极性如何，材料32和42中的重度掺杂都会限制空穴跨越桥区23进行重新分布。在夹区的这一“休眠状态”中，空穴被禁止穿越桥区23，因而HGRAM单元10具有非易失状态。在夹区再次打开之前，所述上部区域和下部区域之间的空穴分布保持不变。应当指出的是，HGRAM单元10不需要存储器刷新，因此节省了存储器带宽并节约了能量。还应当指出的是，即使在存储器掉电时，HGRAM单元10也在沙漏中保持着存储器值，这是因为沙漏材料22与材料32和42相互绝缘，即与外部接触绝缘。因此，即使HGRAM单元10掉电，夹区32和42也会继续关闭，所以电荷不会穿过桥区23发生迁移，也就不会破坏保留在材料22的下部区域中的存储值。
图2图示了HGRAM单元50的另一个实施例，它具有CLR栅极54和SET栅极56。在这个实施例中，SET栅极56可以接收负偏压，其将空穴吸引到材料22的下部区域，同时提供给CLR栅极54的正偏压将空穴排斥远离上部区域。或者，SET栅极56可以接收正偏压，其排斥空穴远离材料22的下部区域，同时提供给CLR栅极54的负偏压将空穴吸引到上部区域。在CLR栅极54和SET栅极56上的互补信号可以让空穴快速地移动通过桥区23，这样就有可能减少对HGRAM单元50的编程时间。HGRAM单元50的其它变化可包括：将“数据”线从位于单元顶部的栅极中分离出去(为了便于制造或者最小化沟道电子流对“数据”栅极的残留影响)，将“数据”栅极移动或添加到“字”栅极和“位”栅极的正上方，以及重新排列“字”线，以利于更好的行实现。另外，“位”线上的正电压可被用来关闭夹区，并提高读速度。
HGRAM单元10也可用在单位或多位操作中，所述多位操作在单个单元中存储两位或更多位。通过控制夹区在写操作期间处于打开的时间，可以区分空穴在材料22的下部区域中的不同浓度。因此，在一段时间内给夹区施加脉动偏压，将限制向下部区域传递的电荷，其进而控制场效应器件在提供多比特存储器操作时所传导的电流。对于多位存储单元而言，读“数据”线的电路(未示出)可以探知不同的传导电流，探知该传导电流是对衬底16的沟道区中的反转电流的强度的测量，其正比于存储在材料22的下部区域中的空穴浓度。虽然HGRAM对于单位操作可能不需要一个单独的擦除步骤，但是支持多位操作可能需要，也可能不需要单独的擦除步骤，以确保从一致的起点处测量成比例的定时。CLR栅极54和SET栅极56可以平衡SET和CLR栅极中的偏移吸引，并消除单独的擦除步骤。
图3图示了结合到具有操作系统(OS)的计算机系统的存储器中的HGRAM单元10或HGRAM单元50，所述OS可以管理计算机上所具有的有限物理存储器，在多个可能同时运行的进程之间划分物理存储器，并且向每一个进程分配适当的存储器共享。运行在微处理器上的OS可以依赖存储器管理单元(MMU)的硬件支持来管理存储器，并输出其它子系统和应用程序可用来与存储器交互的功能。
现在应当清楚，所提出的各个实施例是针对非易失并且紧密型的存储器。可以使用现有技术而无需特殊材料就可以生产HGRAM单元。存储单元非破坏性的写操作意味着它在事实上具有无限长的使用时间，甚至可用于系统存储器应用。
虽然这里图示并说明了本发明的某些特点，但是本领域的技术人员可以做出多种修改、替换、改变和等同物。例如，已针对具有P型夹区材料32和42的N沟道MOS器件描述并示出了HGRAM单元10，但是本发明也可应用于具有N型夹区材料的P沟道MOS器件，其中在材料22中是电子在移动而非空穴在移动。因此，可以理解，权利要求意在覆盖落入本发明真实精神之内的所有这些修改和改变。
Claims (8)
1.一种存储器器件，包括：
具有源极区和漏极区的衬底；
半导体材料，该半导体材料的上部区域通过桥区连接到下部区域，其中所述下部区域至少形成在所述源极区和所述漏极区之间的所述衬底的上方；和
形成在所述桥区的相对侧上的第一和第二夹区材料，用于分别接收电势，所述电势允许或禁止电荷在所述半导体材料的所述上部区域和所述下部区域之间的迁移。
2.如权利要求1所述的存储器器件，其中，供应到所述第一和第二夹区材料的所述电势禁止电荷从所述上部区域经过所述桥区向所述下部区域的迁移，以防止所述源极区和所述漏极区之间的传导。
3.如权利要求1所述的存储器器件，其中，供应到所述第一和第二夹区材料的所述电势允许电荷从所述上部区域经过所述桥区向所述下部区域的迁移，以允许所述源极区和所述漏极区之间的传导。
4.如权利要求1所述的存储器器件，还包括耦合到所述半导体材料的所述上部区域的栅极。
5.如权利要求4所述的存储器器件，其中，耦合到所述半导体材料的所述上部区域的所述栅极通过数据线耦合到所述漏极区。
6.如权利要求5所述的存储器器件，其中，耦合到所述第一夹区材料的栅极通过字线耦合到所述源极区。
7.一种存储器件，包括：
带源极和漏极的衬底；以及
具有半导体材料的栅极结构，该半导体材料的上部区域通过桥区连接到下部区域，所述下部区域位于所述衬底的上方，并且位于所述源极和漏极之间，其中在所述桥区的相对侧上的第一和第二夹区材料允许或禁止电荷通过所述桥区在所述上部区域和所述下部区域之间的迁移，并且所述下部区域中的电荷控制在所述源极和漏极之间形成的反型层。
8.如权利要求7所述的存储器件，其中，所述第一和第二夹区材料接收电势，所述电势用于允许或禁止所述电荷通过所述桥区在所述上部区域和所述下部区域之间的迁移。
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